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特開2024-101517メモリ構造体及び同メモリ構造体を動作させるための方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024101517
(43)【公開日】2024-07-29
(54)【発明の名称】メモリ構造体及び同メモリ構造体を動作させるための方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240722BHJP
H01L 21/8234 20060101ALI20240722BHJP
H01L 21/8249 20060101ALI20240722BHJP
H01L 29/786 20060101ALI20240722BHJP
G11C 11/405 20060101ALI20240722BHJP
【ＦＩ】
H10B12/00 801
H01L27/088 E
H01L27/06 321J
H01L29/78 613B
G11C11/405
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023108068
(22)【出願日】2023-06-30
(31)【優先権主張番号】63/439,281
(32)【優先日】2023-01-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/319,513
(32)【優先日】2023-05-18
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500454518
【氏名又は名称】マクロニクス インターナショナル カンパニー リミテッド
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ウェイ－チェン チェン
(72)【発明者】
【氏名】ハン－ティン ルエ
【テーマコード（参考）】
5F048
5F083
5F110
5M024
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BB19
5F048BB20
5F048BD06
5F048CB02
5F083AD01
5F083AD69
5F083GA01
5F083GA10
5F083KA01
5F083KA05
5F083KA11
5F083ZA12
5F110AA01
5F110AA04
5F110BB05
5F110BB06
5F110BB11
5F110BB13
5F110CC10
5F110EE01
5F110EE22
5F110FF01
5F110GG02
5F110GG22
5M024BB02
5M024CC03
5M024LL11
5M024PP03
5M024PP05
5M024PP09
(57)【要約】 （修正有）
【課題】メモリ構造体及びメモリ構造体を動作させる方法を提供する
【解決手段】メモリ構造体１０は、第１の方向に沿って配置され互いに分離している第１～第３のゲート構造体１１２、１１４、１１６、第１の端部１２０ａ及び第２の端部１２０ｂを有するチャネルボディ１２０、互いに分離しており、第１の導電型を有し、チャネルボディの第１の端部にそれぞれ接続されている複数のソース領域１０１、互いに分離しており、第２の導電型を有し、チャネルボディの第２の端部にそれぞれ接続されているドレイン領域１０２及び第２の方向に沿って配置され第３の方向に沿って延在しており、ソース領域及びチャネルボディに電気的に接続されている第１のサイドプラグ１３１を含む。第１のゲート構造体は、第２の方向に沿って配置され、第３の方向に沿って延在しているアイランド構造体１１２１を含む。
【選択図】図１
【解決手段】メモリ構造体１０は、第１の方向に沿って配置され互いに分離している第１～第３のゲート構造体１１２、１１４、１１６、第１の端部１２０ａ及び第２の端部１２０ｂを有するチャネルボディ１２０、互いに分離しており、第１の導電型を有し、チャネルボディの第１の端部にそれぞれ接続されている複数のソース領域１０１、互いに分離しており、第２の導電型を有し、チャネルボディの第２の端部にそれぞれ接続されているドレイン領域１０２及び第２の方向に沿って配置され第３の方向に沿って延在しており、ソース領域及びチャネルボディに電気的に接続されている第１のサイドプラグ１３１を含む。第１のゲート構造体は、第２の方向に沿って配置され、第３の方向に沿って延在しているアイランド構造体１１２１を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の方向に沿って配置され互いに分離している第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体；
互いに分離しており、前記第１の方向に沿って、前記第１のゲート構造体、前記第２のゲート構造体、及び前記第３のゲート構造体を通過している複数のチャネルボディ、前記複数のチャネルボディのそれぞれは、第１の端部、及び前記第１の端部から分離した第２の端部を有する；
互いに分離しており、第１の導電型を有する複数のソース領域、ここで前記複数のソース領域は、前記複数のチャネルボディの前記第１の端部にそれぞれ接続されている；
互いに分離しており、第２の導電型を有する複数のドレイン領域、ここで前記複数のドレイン領域は、前記複数のチャネルボディの前記第２の端部にそれぞれ接続されており、前記第１の導電型は前記第２の導電型とは異なる；及び
第２の方向に沿って配置され、第３の方向に沿って延在している複数の第１のサイドプラグ、ここで前記複数の第１のサイドプラグは、互いに分離しており、前記複数のソース領域及び前記複数のチャネルボディに電気的に接続されており、前記第１の方向、前記第２の方向、及び前記第３の方向は互いに直交している
を備え、
前記第１のゲート構造体が、互いに分離した複数のアイランド構造体を有し、前記複数のアイランド構造体が、前記第２の方向に沿って配置され、前記第３の方向に沿って延在している
メモリ構造体。
互いに分離しており、前記第１の方向に沿って、前記第１のゲート構造体、前記第２のゲート構造体、及び前記第３のゲート構造体を通過している複数のチャネルボディ、前記複数のチャネルボディのそれぞれは、第１の端部、及び前記第１の端部から分離した第２の端部を有する；
互いに分離しており、第１の導電型を有する複数のソース領域、ここで前記複数のソース領域は、前記複数のチャネルボディの前記第１の端部にそれぞれ接続されている；
互いに分離しており、第２の導電型を有する複数のドレイン領域、ここで前記複数のドレイン領域は、前記複数のチャネルボディの前記第２の端部にそれぞれ接続されており、前記第１の導電型は前記第２の導電型とは異なる；及び
第２の方向に沿って配置され、第３の方向に沿って延在している複数の第１のサイドプラグ、ここで前記複数の第１のサイドプラグは、互いに分離しており、前記複数のソース領域及び前記複数のチャネルボディに電気的に接続されており、前記第１の方向、前記第２の方向、及び前記第３の方向は互いに直交している
を備え、
前記第１のゲート構造体が、互いに分離した複数のアイランド構造体を有し、前記複数のアイランド構造体が、前記第２の方向に沿って配置され、前記第３の方向に沿って延在している
メモリ構造体。
【請求項2】
前記第２の方向に沿って配置され、前記第３の方向に沿って延在している複数の第２のサイドプラグをさらに備え、前記複数の第２のサイドプラグが、互いに分離しており、前記複数のドレイン領域及び前記複数のチャネルボディに電気的に接続されている、請求項１に記載のメモリ構造体。
【請求項3】
前記複数の第１のサイドプラグを介して前記複数のソース領域に電気的に接続された複数のソース線；及び
前記複数の第２のサイドプラグを介して前記複数のドレイン領域に電気的に接続された複数のビット線
をさらに備え、前記複数のソース線及び前記複数のビット線が、互いに直交している、請求項２に記載のメモリ構造体。
前記複数の第２のサイドプラグを介して前記複数のドレイン領域に電気的に接続された複数のビット線
をさらに備え、前記複数のソース線及び前記複数のビット線が、互いに直交している、請求項２に記載のメモリ構造体。
【請求項4】
前記第３の方向に沿って配置され、互いに分離している複数のサイドパッドをさらに備え、前記複数のサイドパッドが、前記複数のドレイン領域に接続されている、請求項１に記載のメモリ構造体。
【請求項5】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である、請求項１から４のいずれか一項に記載のメモリ構造体。
【請求項6】
複数のビット線を介して、メモリ構造体における複数のメモリセルに複数の入力信号を入力する段階；
前記複数のメモリセルに格納された複数の重みに基づき、前記複数のメモリセルにより、複数のセル電流を複数のソース線に対して生成する段階；
それぞれのソース線上の前記複数のセル電流の合計を計算して複数のソース線電流を生成する段階；及び
前記複数のソース線電流を出力信号に変換する段階
を有する順方向伝播段階、及び
複数のワード線を介して、前記メモリ構造体における前記複数のメモリセルに複数のエラー入力信号を入力する段階；
前記複数のエラー入力信号に基づき、前記複数のメモリセルにより、複数のエラーセル電流を前記複数のビット線に対して生成する段階；
それぞれのビット線上の前記複数のエラーセル電流の合計を計算して、複数のエラービット線電流を得る段階；
前記複数のエラービット線電流をエラー出力信号に変換する段階；及び
前記エラー出力信号に基づき、前記複数のメモリセルにおける前記複数の重みを更新する段階
を有する逆方向伝播段階
を備える、メモリ構造体を動作させるための方法。
前記複数のメモリセルに格納された複数の重みに基づき、前記複数のメモリセルにより、複数のセル電流を複数のソース線に対して生成する段階；
それぞれのソース線上の前記複数のセル電流の合計を計算して複数のソース線電流を生成する段階；及び
前記複数のソース線電流を出力信号に変換する段階
を有する順方向伝播段階、及び
複数のワード線を介して、前記メモリ構造体における前記複数のメモリセルに複数のエラー入力信号を入力する段階；
前記複数のエラー入力信号に基づき、前記複数のメモリセルにより、複数のエラーセル電流を前記複数のビット線に対して生成する段階；
それぞれのビット線上の前記複数のエラーセル電流の合計を計算して、複数のエラービット線電流を得る段階；
前記複数のエラービット線電流をエラー出力信号に変換する段階；及び
前記エラー出力信号に基づき、前記複数のメモリセルにおける前記複数の重みを更新する段階
を有する逆方向伝播段階
を備える、メモリ構造体を動作させるための方法。
【請求項7】
前記逆方向伝播段階中に、前記複数のソース線が接地される、請求項６に記載の方法。
【請求項8】
前記逆方向伝播段階中に、前記複数のワード線に－１Ｖ～２Ｖの電圧が印加される、請求項６に記載の方法。
【請求項9】
前記逆方向伝播段階中に、前記複数のビット線に正電圧が印加される、請求項６に記載の方法。
【請求項10】
前記順方向伝播段階中に、前記複数のビット線に正電圧が印加され、前記複数のソース線が接地される、請求項６に記載の方法。
【請求項11】
前記メモリ構造体が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である、請求項６に記載の方法。
【請求項12】
前記メモリ構造体の動作機構が、サイリスタに基づく、請求項６に記載の方法。
【請求項13】
前記順方向伝播段階中に、それぞれのメモリセルが、対応する前記入力信号及び対応する前記重みに基づき乗算演算を実行して、対応する前記セル電流を生成する、請求項６から１２のいずれか一項に記載の方法。
【請求項14】
複数の第１のビット線を介して、メモリ構造体の第１のメモリセルアレイに複数の第１の入力信号を入力する段階；
前記第１のメモリセルアレイに格納された複数の第１の重みに基づき、前記第１のメモリセルアレイにより、複数の第１のセル電流を複数の第１のソース線に対して生成する段階；
それぞれの第１のソース線上の前記複数の第１のセル電流の合計を計算して複数の第１のソース線電流を生成する段階；
複数の第２のビット線を介して、前記メモリ構造体における第２のメモリセルアレイに複数の第２の入力信号を入力する段階；
前記第２のメモリセルアレイに格納された複数の第２の重みに基づき、前記第２のメモリセルアレイにより、複数の第２のセル電流を複数の第２のソース線に対して生成する段階；
それぞれの第２のソース線上の前記複数の第２のセル電流の合計を計算して複数の第２のソース線電流を得る段階；及び
前記複数の第１のソース線電流及び前記複数の第２のソース線電流を、出力信号に変換する段階
を有する順方向伝播段階
を備え、前記複数の第１の重みが正の重みであり、前記複数の第２の重みが負の重みである、メモリ構造体を動作させるための方法。
前記第１のメモリセルアレイに格納された複数の第１の重みに基づき、前記第１のメモリセルアレイにより、複数の第１のセル電流を複数の第１のソース線に対して生成する段階；
それぞれの第１のソース線上の前記複数の第１のセル電流の合計を計算して複数の第１のソース線電流を生成する段階；
複数の第２のビット線を介して、前記メモリ構造体における第２のメモリセルアレイに複数の第２の入力信号を入力する段階；
前記第２のメモリセルアレイに格納された複数の第２の重みに基づき、前記第２のメモリセルアレイにより、複数の第２のセル電流を複数の第２のソース線に対して生成する段階；
それぞれの第２のソース線上の前記複数の第２のセル電流の合計を計算して複数の第２のソース線電流を得る段階；及び
前記複数の第１のソース線電流及び前記複数の第２のソース線電流を、出力信号に変換する段階
を有する順方向伝播段階
を備え、前記複数の第１の重みが正の重みであり、前記複数の第２の重みが負の重みである、メモリ構造体を動作させるための方法。
【請求項15】
前記出力信号が、第１の出力信号及び第２の出力信号を含み、前記第１の出力信号が、前記複数の第１のソース線電流の一部分及び前記複数の第２のソース線電流の一部分を変換することによって形成され、前記第２の出力信号が、前記複数の第１のソース線電流の別の一部分及び前記複数の第２のソース線電流の別の一部分を変換することによって形成される、請求項１４に記載の方法。
【請求項16】
前記メモリ構造体が、ダイナミックランダムアクセスメモリである、請求項１４に記載の方法。
【請求項17】
前記メモリ構造体の動作機構が、サイリスタに基づく、請求項１４に記載の方法。
【請求項18】
複数の第１のワード線を介して、前記メモリ構造体における前記第１のメモリセルアレイに複数の第１のエラー入力信号を入力する段階；
前記複数の第１のエラー入力信号に基づき、前記第１のメモリセルアレイにより、複数の第１のエラーセル電流を前記複数の第１のビット線に対して生成する段階；
それぞれの第１のビット線上の前記複数の第１のエラーセル電流の合計を計算して複数の第１のエラービット線電流を得る段階；
複数の第２のワード線を介して、前記メモリ構造体における前記第２のメモリセルアレイに複数の第２のエラー入力信号を入力する段階；
前記複数の第２のエラー入力信号に基づき、前記第２のメモリセルアレイにより、複数の第２のエラーセル電流を前記複数の第２のビット線に対して生成する段階；
それぞれの第２のビット線上の前記複数の第２のエラーセル電流の合計を計算して複数の第２のエラービット線電流を得る段階；
前記複数の第１のエラービット線電流及び前記複数の第２のエラービット線電流を、エラー出力信号に変換する段階；及び
前記エラー出力信号に基づき、前記第１のメモリセルアレイにおける前記複数の第１の重み、及び前記第２のメモリセルアレイにおける前記複数の第２の重みを更新する段階
を有する逆方向伝播段階
をさらに備える、請求項１４から１７のいずれか一項に記載の方法。
前記複数の第１のエラー入力信号に基づき、前記第１のメモリセルアレイにより、複数の第１のエラーセル電流を前記複数の第１のビット線に対して生成する段階；
それぞれの第１のビット線上の前記複数の第１のエラーセル電流の合計を計算して複数の第１のエラービット線電流を得る段階；
複数の第２のワード線を介して、前記メモリ構造体における前記第２のメモリセルアレイに複数の第２のエラー入力信号を入力する段階；
前記複数の第２のエラー入力信号に基づき、前記第２のメモリセルアレイにより、複数の第２のエラーセル電流を前記複数の第２のビット線に対して生成する段階；
それぞれの第２のビット線上の前記複数の第２のエラーセル電流の合計を計算して複数の第２のエラービット線電流を得る段階；
前記複数の第１のエラービット線電流及び前記複数の第２のエラービット線電流を、エラー出力信号に変換する段階；及び
前記エラー出力信号に基づき、前記第１のメモリセルアレイにおける前記複数の第１の重み、及び前記第２のメモリセルアレイにおける前記複数の第２の重みを更新する段階
を有する逆方向伝播段階
をさらに備える、請求項１４から１７のいずれか一項に記載の方法。
【請求項19】
前記エラー出力信号が、第１のエラー出力信号及び第２のエラー出力信号を含み、前記第１のエラー出力信号が、前記複数の第１のエラービット線電流の一部分及び前記複数の第２のエラービット線電流の一部分を変換することによって形成され、前記第２のエラー出力信号が、前記複数の第１のエラービット線電流の別の一部分及び前記複数の第２のエラービット線電流の別の一部分を変換することによって形成される、請求項１８に記載の方法。
【請求項20】
前記メモリ構造体が、ダイナミックランダムアクセスメモリであり、前記メモリ構造体の動作機構が、サイリスタに基づく、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体構造体、及び同半導体構造体を動作させるための方法に関し、より詳細にはメモリ構造体、及び同メモリ構造体を動作させるための方法に関する。
【背景技術】
【0002】
ビックデータ及び人工知能の革新の到来に伴い、人的活動によって発生するデータの量が爆発的に増大してきている。大量のデータを格納及び処理するために、大容量及び高演算速度を有するメモリデバイスの必要性が高まっている。しかしながら、フォンノイマンアーキテクチャに基づく既存の処理システムでは、データ処理ユニット（例えば中央処理装置）及びデータ格納ユニット（例えばメモリ）が分離しており、データ処理ユニットは、データ格納ユニットからデータを受信して処理し、その結果がデータ格納ユニットに送られて格納される。データは、データ処理ユニット及びデータ格納ユニット間で頻繁に転送されなくてはならない。フォンノイマンアーキテクチャでは、データ処理ユニット及びデータ格納ユニット間の転送速度により、データ格納の速度及び演算速度が制限されることになり、ひいてはそのようなアーキテクチャは、大量のデータ処理をロードすることが困難である。
【0003】
大容量、高演算速度、及び高耐久性を有する、改善されたメモリ構造体、及び同メモリ構造体を動作させるための方法に向けた技術を提供することが望ましい。
【発明の概要】
【0004】
本開示の一実施形態によれば、メモリ構造体が提供される。メモリ構造体は、第１のゲート構造体、第２のゲート構造体、第３のゲート構造体、複数のチャネルボディ、複数のソース領域、複数のドレイン領域、及び、複数の第１のサイドプラグを含む。第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体は、第１の方向に沿って配置され、互いに分離している。複数のチャネルボディは、互いに分離しており、第１の方向に沿って、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を通過する。複数のチャネルボディのそれぞれは、第１の端部、及び第１の端部から分離した第２の端部を有する。複数のソース領域は、互いに分離しており、第１の導電型を有する。複数のソース領域は、複数のチャネルボディの第１の端部にそれぞれ接続されている。複数のドレイン領域は、互いに分離しており、第２の導電型を有する。複数のドレイン領域は、複数のチャネルボディの第２の端部にそれぞれ接続されている。第１の導電型は、第２の導電型とは異なる。複数の第１のサイドプラグは、第２の方向に沿って配置され、第３の方向に沿って延在している。複数の第１のサイドプラグは、互いに分離しており、複数のソース領域及び複数のチャネルボディに電気的に接続されている。第１の方向、第２の方向、及び第３の方向は、互いに直交している。第１のゲート構造体は、互いに分離した複数のアイランド構造体を含む。複数のアイランド構造体は、第２の方向に沿って配置され、第３の方向に沿って延在している。
【0005】
本開示の別の実施形態によれば、メモリ構造体を動作させるための方法が提供される。この方法は、順方向伝播段階及び逆方向伝播段階を含む。順方向伝播段階は、複数のビット線を介して、メモリ構造体の複数のメモリセルに複数の入力信号を入力する段階；前記複数のメモリセルに格納された複数の重みに基づき、前記複数のメモリセルにより、複数のセル電流を複数のソース線に対して生成する段階；それぞれのソース線の前記複数のセル電流の合計を計算して複数のソース線電流を得る段階；前記複数のソース線電流を出力信号に変換する段階を含む。逆方向伝播段階は、複数のワード線を介して、前記メモリ構造体の前記複数のメモリセルに複数のエラー入力信号を入力する段階；前記複数のエラー入力信号に基づき、前記複数のメモリセルにより、複数のエラーセル電流を前記複数のビット線に対して生成する段階；それぞれのビット線の前記複数のエラーセル電流の合計を計算して、複数のエラービット線電流を得る段階；前記複数のエラービット線電流をエラー出力信号に変換する段階；前記エラー出力信号に基づき、前記複数のメモリセルの前記複数の重みを更新する段階を含む。
【0006】
本開示の別の実施形態によれば、メモリ構造体を動作させるための方法が提供される。方法は、順方向伝播段階を含む。順方向伝播段階は、複数の第１のビット線を介して、メモリ構造体の第１のメモリセルアレイに複数の第１の入力信号を入力する段階；前記第１のメモリセルアレイに格納された複数の第１の重みに基づき、前記第１のメモリセルアレイにより、複数の第１のセル電流を複数の第１のソース線に対して生成する段階；それぞれの第１のソース線の前記複数の第１のセル電流の合計を計算して複数の第１のソース線電流を生成する段階；複数の第２のビット線を介して、前記メモリ構造体の第２のメモリセルアレイに複数の第２の入力信号を入力する段階；前記第２のメモリセルアレイに格納された複数の第２の重みに基づき、前記第２のメモリセルアレイにより、複数の第２のセル電流を複数の第２のソース線に対して生成する段階；それぞれの第２のソース線の前記複数の第２のセル電流の合計を計算して複数の第２のソース線電流を得る段階；前記複数の第１のソース線電流及び前記複数の第２のソース線電流を、出力信号に変換する段階を含む。前記複数の第１の重みが正の重みであり、前記複数の第２の重みが負の重みである。
【0007】
非限定的な実施形態の以下の詳細な説明に関しては、本開示の上記及び他の実施形態のより良い理解が得られるであろう。下記説明は、添付図面を参照して行われる。
【図面の簡単な説明】
【0008】
【図1】本開示の一実施形態によるメモリ構造体の概略図を示す。
【0009】
【0010】
【図3】本開示の一実施形態によるメモリ構造体の等価回路図を示す。
【0011】
【0012】
【図7】本開示の一実施形態によるメモリ構造体の等価回路図を示す。
【0013】
【図8】本開示の一実施形態によるメモリ構造体の等価回路図を示す。
【発明を実施するための形態】
【0014】
様々な実施形態が、添付図面を参照して以下でより完全に説明されるが、これらは、限定する目的ではなく、例示及び説明の目的で提供される。明確にするために、要素は縮尺どおりに描かれていない場合がある。さらに、いくつかの要素及び／又は参照番号は、いくつかの図面から省略される場合がある。ある実施形態の要素及び特徴を、別の実施形態ではさらに列挙することなく有益に組み込むことができることが企図される。
【0015】
本開示の実施形態を、様々な種類の３次元積層型半導体デバイスに適用してもよい。例えば、実施形態を、積層チップを含む半導体デバイス、又は積層チップを含む半導体パッケージに適用してもよいが、これらに限定されない。
【0016】
本開示は、３つのトランジスタ（３Ｔ）を含む３次元メモリ構造体を提供する。
【0017】
図１を参照する。図１は、本開示の一実施形態によるメモリ構造体１０の概略図を示す。この実施形態において、Ｘ方向は第１の方向を表してよく、Ｙ方向は第２の方向を表してよく、Ｚ方向は第３の方向を表してよい。第１の方向、第２の方向、及び第３の方向は、互いに直交している。メモリ構造体１０は、第１のゲート構造体１１２、第２のゲート構造体１１４、第３のゲート構造体１１６、複数のチャネルボディ１２０、複数のソース領域１０１、複数のドレイン領域１０２、複数の誘電膜１２２、複数の第１のサイドプラグ１３１、複数の第２のサイドプラグ１３２、及び複数のサイドパッド１３３を含む。
【0018】
第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、Ｘ方向（例えば第１の方向）に沿って配置され、互いに分離している。第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、Ｙ方向（例えば第２の方向）及びＺ方向（例えば第３の方向）によって画定された平面に延在してよい。第２のゲート構造体１１４は、第１のゲート構造体１１２及び第３のゲート構造体１１６の間にある。第１のゲート構造体１１２は、Ｙ方向（例えば第２の方向）に沿って配置されて互いに分離した第１のアイランド構造体１１２１、第２のアイランド構造体１１２２、及び第３のアイランド構造体１１２３を含む。第１のアイランド構造体１１２１、第２のアイランド構造体１１２２、及び第３のアイランド構造体１１２３は、Ｚ方向（例えば第３の方向）に沿って延在してよい。第３のゲート構造体１１６は、Ｙ方向（例えば第２の方向）に沿って配置されて互いに分離した第４のアイランド構造体１１６１、第５のアイランド構造体１１６２、及び第６のアイランド構造体１１６３を含む。第４のアイランド構造体１１６１、第５のアイランド構造体１１６２、及び第６のアイランド構造体１１６３は、Ｚ方向（例えば第３の方向）に沿って延在してよい。第１のアイランド構造体１１２１、第２のアイランド構造体１１２２、第３のアイランド構造体１１２３、第４のアイランド構造体１１６１、第５のアイランド構造体１１６２、及び第６のアイランド構造体１１６３は、独立して制御可能である。一実施形態において、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、半導体材料又は金属材料を含んでよい。例えば、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、単結晶シリコン、又は多結晶シリコン、又は金属を含んでよい。
【0019】
チャネルボディ１２０は、互いに分離している。それぞれのチャネルボディ１２０は、Ｘ方向（例えば第１の方向）に沿って延在しており、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６を通過する。それぞれのチャネルボディ１２０は、第１の端部１２０ａ、及び第１の端部１２０ａから分離した第２の端部１２０ｂを有する。チャネルボディ１２０の第１の端部１２０ａ、及びチャネルボディ１２０の第２の端部１２０ｂは、それぞれＸ方向（例えば第１の方向）に沿ったチャネルボディ１２０の２つの反対側の端部部分にある。チャネルボディ１２０は、Ｙ方向（例えば第２の方向）に沿って配置された、チャネルボディの第１のグループ、チャネルボディの第２のグループ、及びチャネルボディの第３のグループを含む。チャネルボディの第２のグループは、チャネルボディの第１のグループ及びチャネルボディの第３のグループの間にある。
【0020】
チャネルボディの第１のグループは、Ｚ方向（例えば第３の方向）に沿って配置され且つ異なるレベルに配置された複数のチャネルボディ１２０を含む（図１に示す実施形態では、チャネルボディの第１のグループは４つのチャネルボディを含むが、本開示はこれに限定されない）。チャネルボディの第１のグループは、第１のゲート構造体１１２の第１のアイランド構造体１１２１、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第４のアイランド構造体１１６１を通過する。チャネルボディの第２のグループは、Ｚ方向（例えば第３の方向）に沿って配置され且つ異なるレベルに配置された複数のチャネルボディ１２０を含む（図１に示す実施形態では、チャネルボディの第２のグループは４つのチャネルボディを含むが、本開示はこれに限定されない）。チャネルボディの第２のグループは、第１のゲート構造体１１２の第２のアイランド構造体１１２２、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第５のアイランド構造体１１６２を通過する。チャネルボディの第３のグループは、Ｚ方向（例えば第３の方向）に沿って配置され且つ異なるレベルに配置された複数のチャネルボディ１２０を含む（図１に示す実施形態では、チャネルボディの第３のグループは４つのチャネルボディを含むが、本開示はこれに限定されない）。チャネルボディの第３のグループは、第１のゲート構造体１１２の第３のアイランド構造体１１２３、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第６のアイランド構造体１１６３を通過する。
【0021】
誘電膜１２２が、第１のゲート構造体１１２及びチャネルボディ１２０の間、第２のゲート構造体１１４及びチャネルボディ１２０の間、及び第３のゲート構造体１１６及びチャネルボディ１２０の間にある。誘電膜１２２は、チャネルボディ１２０の外側表面にあってよい。誘電膜１２２は、チャネルボディ１２０を取り囲んでいる。一実施形態において、第１のゲート構造体１１２は、誘電膜１２２によりチャネルボディ１２０から電気的に絶縁されており、第２のゲート構造体１１４は、誘電膜１２２によりチャネルボディ１２０から電気的に絶縁されており、第３のゲート構造体１１６は、誘電膜１２２によりチャネルボディ１２０から電気的に絶縁されている。一実施形態において、異なるチャネルボディ１２０を取り囲む誘電膜は互いに接続されており、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６を被覆している。一実施形態において、チャネルボディ１２０は、エピタキシャル成長プロセスによって形成されることが可能である。一実施形態において、チャネルボディ１２０は、単結晶シリコンなどの半導体材料を含んでよい。メモリ構造体１０の動作中（例えば、プログラミング又は消去の動作中）に、チャネルボディ１２０は、キャリア（例えば、電子又は正孔）を格納するために使用されてよい。誘電膜１２２は、キャリア（例えば、電子又は正孔）を格納する機能を有する必要はない。誘電膜１２２は、電荷格納構造、例えば酸化物―窒化物―酸化物（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ：ＯＮＯ）構造を含んでいなくてよい。換言すると、チャネルボディ１２０及びゲート構造体（すなわち、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６）の間にОＮО構造がなくてよい。一実施形態において、誘電膜１２２は、酸化物などの誘電材料を含んでよい。一実施形態において、誘電膜１２２は、単層構造であってよい。一実施形態において、誘電膜１２２は、誘電定数の高い材料（高誘電率材料）を含んでよい。
【0022】
この実施形態において、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、誘電膜１２２及びそれぞれのチャネルボディ１２０を取り囲んでおり、それによりメモリ構造体１０は、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ：ＧＡＡ）構造と理解されてよい。それぞれのチャネルボディ１２０は、３つのゲート（すなわち、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６）によって制御されてよい。チャネルボディの第１のグループのチャネルボディ１２０は、第１のゲート構造体１１２の第１のアイランド構造体１１２１、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第４のアイランド構造体１１６１によって制御されてよい。チャネルボディの第２のグループのチャネルボディ１２０は、第１のゲート構造体１１２の第２のアイランド構造体１１２２、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第５のアイランド構造体１１６２によって制御されてよい。チャネルボディの第３のグループのチャネルボディ１２０は、第１のゲート構造体１１２の第３のアイランド構造体１１２３、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第６のアイランド構造体１１６３によって制御されてよい。チャネルボディ１２０及びゲート構造体の交点のそれぞれに、トランジスタが形成されている。
【0023】
ソース領域１０１は、互いに分離している。それぞれのソース領域１０１は、Ｘ方向（例えば第１の方向）に沿って延在している。ソース領域１０１は、チャネルボディ１２０の第１の端部１２０ａにそれぞれ接続されてよい。ドレイン領域１０２は、互いに分離している。それぞれのドレイン領域１０２は、Ｘ方向（例えば第１の方向）に沿って延在している。ドレイン領域１０２は、チャネルボディ１２０の第２の端部１２０ｂにそれぞれ接続されてよい。それぞれのチャネルボディ１２０は、対応するソース領域１０１に第１の端部１２０ａにおいて接続され、対応するドレイン領域１０２に第２の端部１２０ｂにおいて接続されてよい。一実施形態において、ソース領域１０１及びドレイン領域１０２は、単結晶シリコンなどの半導体材料を含んでよい。ソース領域１０１は、第１の導電型を有してよい。ドレイン領域１０２は、第２の導電型を有してよい。第１の導電型は、第２の導電型とは異なる。一実施形態において、第１の導電型はＮ型であってよく、第２の導電型はＰ型であってよい。一実施形態において、ソース領域１０１は、高ドーピング濃度のＮ型（Ｎ＋）であってよく、ドレイン領域１０２は、高ドーピング濃度のＰ型（Ｐ＋）であってよい。
【0024】
第１のサイドプラグ１３１は、Ｙ方向（例えば第２の方向）に沿って配置され、互いに分離している。それぞれの第１のサイドプラグ１３１は、Ｚ方向（例えば第３の方向）に沿って延在している。第１のサイドプラグ１３１及び第１のゲート構造体１１２は、Ｘ方向に沿ってソース領域１０１の両端にある。第１のサイドプラグ１３１は、ソース領域１０１及びチャネルボディ１２０に電気的に接続されてよい。第１のサイドプラグ１３１のうちの１つは、チャネルボディの第１のグループ、及びチャネルボディの第１のグループに対応したソース領域１０１に電気的に接続されてよく、第１のサイドプラグ１３１のうちの別の１つは、チャネルボディの第２のグループ、及びチャネルボディの第２のグループに対応したソース領域１０１に電気的接続されてよく、第１のサイドプラグ１３１のうちの他の１つは、チャネルボディの第３のグループ、及びチャネルボディの第３のグループに対応したソース領域１０１に電気的に接続されてよい。
【0025】
第２のサイドプラグ１３２は、Ｙ方向（例えば第２の方向）に沿って配置され、互いに分離している。それぞれの第２のサイドプラグ１３２は、Ｚ方向（例えば第３の方向）に沿って延在している。第２のサイドプラグ１３２及び第３のゲート構造体１１６は、Ｘ方向に沿ってドレイン領域１０２の両端にある。サイドパッド１３３は、Ｚ方向（例えば第３の方向）に沿って配置され、互いに分離している。サイドパッド１３３は、それぞれ異なるレベルにある。サイドパッド１３３は、ドレイン領域１０２に電気的に接続されている。第２のサイドプラグ１３２は、それぞれ異なるレベルでサイドパッド１３３に電気的に接続されてよい。例えば、この実施形態において、第２のサイドプラグ１３２のうちの１つ（例えば、図１において最も短い第２のサイドプラグ１３２）は、サイドパッド１３３のうちの１つ（例えば、図１において最上レベルにあるサイドパッド１３３）を介して、最上レベルにあるドレイン領域１０２及び最上レベルにあるチャネルボディ１２０に電気的に接続されている；第２のサイドプラグ１３２のうちの１つ（例えば、図１において最も長い第２のサイドプラグ１３２）は、サイドパッド１３３のうちの１つ（例えば、図１において最下レベルにあるサイドパッド１３３）を介して、最下レベルにあるドレイン領域１０２及び最下レベルにあるチャネルボディ１２０に電気的に接続されている；他の第２のサイドプラグ１３２は、同様に他のサイドパッド１３３に電気的に接続されている。この実施形態において、サイドパッド１３３は、階段状構造を形成してよいが、本開示はこれに限定されない。一実施形態において、第１のサイドプラグ１３１、第２のサイドプラグ１３２、及びサイドパッド１３３は、半導体材料又は金属材料を含んでよい。例えば、第１のサイドプラグ１３１、第２のサイドプラグ１３２、及びサイドパッド１３３は、単結晶シリコン、又は多結晶シリコン、又は金属を含んでよい。
【0026】
メモリ構造体１０は、チャネルボディ１２０の上に上側導電構造体１４０を含んでよい。上側導電構造体１４０は、第１のゲート構造体１１２の上のコンタクト１４０１、コンタクト１４０１の上の第１の導体層１４１１（例えば金属層ＭＬ１）、第１の導体層１４１１の上のビア１４２１、及びビア１４２１の上の第２の導体層１４３１（例えば金属層ＭＬ２）を含む。第１のゲート構造体１１２、コンタクト１４０１、第１の導体層１４１１、ビア１４２１、及び第２の導体層１４３１は、互いに電気的に接続されている。上側導電構造体１４０は、第２のゲート構造体１１４の上のコンタクト１４０２、及びコンタクト１４０２の上の第１の導体層１４１２（例えば金属層ＭＬ１）を含む。第２のゲート構造体１１４、コンタクト１４０２、及び第１の導体層１４１２は、互いに電気的に接続されている。上側導電構造体１４０は、第３のゲート構造体１１６の上のコンタクト１４０３、コンタクト１４０３の上の第１の導体層１４１３（例えば金属層ＭＬ１）、第１の導体層１４１３の上のビア１４２３、及びビア１４２３の上の第２の導体層１４３３（例えば金属層ＭＬ２）を含む。第３のゲート構造体１１６、コンタクト１４０３、第１の導体層１４１３、ビア１４２３及び第２の導体層１４３３は、互いに電気的に接続されている。
【0027】
上側導電構造体１４０は、第１のサイドプラグ１３１の上のコンタクト１４０４、コンタクト１４０４の上のビア１４２４、ビア１４２４の上のビア１４３４、及びビア１４３４の上の第３の導体層１４４４（例えば金属層ＭＬ３）を含む。第１のサイドプラグ１３１、ビア１４２４、ビア１４３４、及び第３の導体層１４４４は、互いに電気的に接続されている。上側導電構造体１４０は、第２のサイドプラグ１３２の上のコンタクト１４０５、コンタクト１４０５の上のビア１４２５、ビア１４２５の上のビア１４３５、及びビア１４３５の上の第３の導体層１４４５（例えば金属層ＭＬ３）を含む。第２のサイドプラグ１３２、ビア１４２５、ビア１４３５、及び第３の導体層１４４５は、互いに電気的に接続されている。一実施形態において、コンタクト１４０１、１４０２、１４０３、１４０４、及び１４０５、第１の導体層１４１１、１４１２、及び１４１３、ビア１４２１、１４２３、１４２４、１４２５、１４３４、及び１４３５、第２の導体層１４３１及び１４３３、及び第３の導体層１４４４及び１４４５は、半導体材料及び金属材料を含んでよい。
【0028】
一実施形態において、メモリ構造体１０は、絶縁材料を含んでよい。例えば、絶縁材料は、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６の間の絶縁材料、第１のアイランド構造体１１２１、第２のアイランド構造体１１２２、及び第３のアイランド構造体１１２３の間の絶縁材料、第４のアイランド構造体１１６１、第５のアイランド構造体１１６２、及び第６のアイランド構造体１１６３の間の絶縁材料、第１のサイドプラグ１３１間の絶縁材料、第２のサイドプラグ１３２間の絶縁材料、及びサイドパッド１３３間の絶縁材料を含んでよい。
【0029】
一実施形態において、第１のゲート構造体１１２、第２のゲート構造体１１４、及び第３のゲート構造体１１６は、それぞれワード線（ＷＬ）として機能してよい。一実施形態において、アイランド構造体を含む第１のゲート構造体１１２及びチャネルボディ１２０の交点のそれぞれに形成されたトランジスタは、ストリング選択トランジスタとして機能してよい；アイランド構造体を含む第３のゲート構造体１１６及びチャネルボディ１２０の交点のそれぞれに形成されたトランジスタは、ストリング選択トランジスタとして機能してよい。一実施形態において、メモリ構造体１０は、互いに直交する複数のソース線（ＳＬ）線及び複数のビット線（ＢＬ）を含んでよい。例えば、ソース線は、Ｚ方向に沿って延在してよく、ビット線はＹ方向に沿って延在してよい；本開示はこれに限定されない。ソース線は、第１のサイドプラグ１３１を介してソース領域１０１に電気的に接続されてよい。ビット線は、第２のサイドプラグ１３２を介してドレイン領域１０２に電気的に接続されてよい。この実施形態において、それぞれのチャネルボディ１２０、及びこのチャネルボディ１２０に対応したソース領域１０１及びドレイン領域１０２は、サイリスタとして機能してよい。一実施形態において、本開示のメモリ構造体は、３次元構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）として機能してよく、メモリ構造体の動作機構は、サイリスタに基づいている。一実施形態において、ビット線及びソース線が互いに直交しているので、メモリ構造体では積和演算を実行することができる。
【0030】
一実施形態において、メモリ構造体１０は、積層ゲートオールアラウンドナノシートＣＭＯＳプロセスによって形成されてよい。横型チャネル（すなわちチャネルボディ１２０）を有するメモリ構造体１０は、Ｚ方向に沿って積層されたチャネルボディ１２０の層をより多く有することができ、それにより、より多くのビットが形成可能であり、横型チャネルを有するメモリ構造体１０は、より高密度のメモリセルを有することができ、これはメモリ構造体のサイズの小型化に一層有益である。一実施形態において、メモリ構造体１０は、Ｙ方向に沿って配置されたチャネルボディ１２０をより多く有することができ、第１のゲート構造体及び第３のゲート構造体は、より多くのアイランド構造体を含んでよく、それにより、より多くのビットが形成可能であり、横型チャネルを有するメモリ構造体１０は、より高密度のメモリセルを有することができ、これはメモリ構造体のサイズの小型化に一層有益である。
【0031】
図２を参照する。図２は、図１に示すメモリ構造体１０を動作させた結果を示す。Ｘ軸はビット線バイアス電圧（ＶＢＬ）を表し、単位はボルト（Ｖ）である；Ｙ軸はビット線電流（ＩＢＬ）を表し、単位はアンペア（Ａ）である。点線の曲線は、メモリ構造体１０のメモリセルが「１」のデータ状態（すなわちロジック「１」）にプログラムされるメモリ構造体１０のプログラミング動作を表す。実線の曲線は、メモリ構造体１０のメモリセルが「０」のデータ状態（すなわちロジック「０」）にプログラムされるメモリ構造体１０の消去動作を表す。同じビット線バイアス電圧下での実線の曲線及び点線の曲線の間の距離は、オン状態及びオフ状態の電流の比（オン／オフ比）を表す。図２に示すように、ビット線バイアス電圧が１．８Ｖのとき、本開示のメモリ構造体１０は、１０６より大きいオン／オフ比Ｒを有し、これは、メモリ構造体１０のオン状態及びオフ状態は区別が容易であり、メモリ構造体１０が大きいメモリ窓を有することを意味する。
【0032】
図１及び３を参照する。図３は、本開示の一実施形態によるメモリ構造体１０の等価回路図を示す。図３は、図１の４つの隣接したチャネルボディ１２０、例えば、第１のゲート構造体１１２の第１のアイランド構造体１１２１及び第２のアイランド構造体１１２２、第２のゲート構造体１１４、及び第３のゲート構造体１１６の第４のアイランド構造体１１６１及び第５のアイランド構造体１１６２を通過する４つのチャネルボディ１２０を概略的に示す。
【0033】
トランジスタＴ１及びトランジスタＴ１１が、第１のアイランド構造体１１２１及びチャネルボディ１２０の交点に、異なるレベルでそれぞれ形成されている。トランジスタＴ４及びトランジスタＴ４１が、第２のアイランド構造体１１２２及びチャネルボディ１２０の交点に、異なるレベルでそれぞれ形成されている。トランジスタＴ２、Ｔ２１、Ｔ５、及びＴ５１が、第２のゲート構造体１１４及び４つのチャネルボディ１２０の交点にそれぞれ形成されている。トランジスタＴ３及びトランジスタＴ３１が、第４のアイランド構造体１１６１及びチャネルボディ１２０の交点に、異なるレベルでそれぞれ形成されている。トランジスタＴ６及びトランジスタＴ６１が、第５のアイランド構造体１１６２及びチャネルボディ１２０の交点に、異なるレベルでそれぞれ形成されている。トランジスタＴ１、Ｔ２、及びＴ３は、同じチャネルボディ１２０によって形成されている。トランジスタＴ１、Ｔ２、及びＴ３は、ともにメモリセルＣＡを形成している。トランジスタＴ４、Ｔ５、及びＴ６は、同じチャネルボディ１２０によって形成されている。トランジスタＴ４、Ｔ５、及びＴ６は、ともにメモリセルＣＣを形成している。トランジスタＴ１１、Ｔ２１、及びＴ３１は、同じチャネルボディ１２０によって形成されている。トランジスタＴ１１、Ｔ２１、及びＴ３１は、ともにメモリセルＣＢを形成している。トランジスタＴ４１、Ｔ５１、及びＴ６１は、同じチャネルボディ１２０によって形成されている。トランジスタＴ４１、Ｔ５１、及びＴ６１は、ともにメモリセルＣＤを形成している。トランジスタＴ１、Ｔ２、及びＴ３（メモリセルＣＡ）は、ソース線ＳＬ１及びビット線ＢＬ１に電気的に接続されている。トランジスタＴ４、Ｔ５、及びＴ６（メモリセルＣＣ）は、ソース線ＳＬ２及びビット線ＢＬ１に電気的に接続されている。トランジスタＴ１１、Ｔ２１、及びＴ３１（メモリセルＣＢ）は、ソース線ＳＬ１及びビット線ＢＬ２に電気的に接続されている。トランジスタＴ４１、Ｔ５１、及びＴ６１（メモリセルＣＤ）は、ソース線ＳＬ２及びビット線ＢＬ２に電気的に接続されている。
【0034】
一実施形態において、本開示によるメモリ構造体を動作させるための方法は、行列乗算演算を含む。例えば、行列乗算演算がメモリ構造体１０において実行されるとき、複数の入力信号が、メモリセルに電気的に接続された複数のビット線を介して、複数のメモリセルに入力されることが可能である；メモリセルは、メモリセルに格納された複数の重み、及び入力信号に基づき、複数のセル電流を複数のソース線に対して生成することができる。例えば、入力信号は、変換ユニットを介して対応する電圧に変換可能であるか、又は入力信号は電圧の形態であり、電圧（又は入力信号）及び重みに基づきメモリセルにおいて乗算演算が実行されて、セル電流を得ることができる。この実施形態において、メモリセルに格納された重みは、メモリセルのコンダクタンスと理解することができ、重み及び電圧の積が、電流として出力される。それぞれのソース線から出力されるソース線電流は、それぞれのソース線のセル電流を合計することによって得ることができる。得られたソース線電流は、演算の結果である。一実施形態において、得られたソース線電流は、出力信号に変換可能である。
【0035】
図３に示す等価回路図を例にとると、重みｗＣＡはメモリセルＣＡに格納されており、重みｗＣＣはメモリセルＣＣに格納されており、重みｗＣＢはメモリセルＣＢに格納されており、重みｗＣＤはメモリセルＣＤに格納されている；電圧の形態の入力信号ＶＢＬ１は、ビット線ＢＬ１を介してメモリセルＣＡ及びＣＣに入力され、電圧の形態の入力信号ＶＢＬ２は、ビット線ＢＬ２を介してメモリセルＣＢ及びＣＤに入力される；メモリセルＣＡは、メモリセルＣＡに格納された重み及び入力信号に基づき、セル電流ＶＢＬ１×ｗＣＡをソース線ＳＬ１に対して生成する；メモリセルＣＣは、メモリセルＣＣに格納された重み及び入力信号に基づき、セル電流ＶＢＬ１×ｗＣＣをソース線ＳＬ２に対して生成する；メモリセルＣＢは、メモリセルＣＢに格納された重み及び入力信号に基づき、セル電流ＶＢＬ２×ｗＣＢをソース線ＳＬ１に対して生成する；メモリセルＣＤは、メモリセルＣＤに格納された重み及び入力信号に基づき、セル電流ＶＢＬ２×ｗＣＤをソース線ＳＬ２に対して生成する。ソース線ＳＬ１のソース線電流ＩＳＬ１及びソース線ＳＬ２のソース線電流ＩＳＬ２は、次の式（１）及び式（２）によって表すことができる。そのように行列乗算演算が実現される。
【数1】
【数2】
【0036】
一実施形態において、本開示によるメモリ構造体を動作させるための方法は、順方向伝播段階及び／又は逆方向伝播段階を含む。順方向伝播段階は以下を含む。複数の入力信号が、メモリセルに電気的に接続された複数のビット線を介して複数のメモリセルに入力される（ビット線は、ドレイン領域と等電位である）；入力信号が、対応する電圧に変換可能であるか、又は入力信号は電圧の形態である；メモリセルに格納された複数の重み及び入力信号に基づき、メモリセルが、（ソース領域と等電位の）複数のソース線に対して複数のセル電流を生成する；それぞれのソース線のセル電流の合計が計算されて、ソース線電流が得られる；ソース線電流が、出力信号に変換される。順方向伝播段階中に、正電圧に対応した入力信号の正電圧が、ビット線に印加されることが可能であり、ソース線は接地されることが可能である。順方向伝播段階中に、それぞれのメモリセルから入力されるセル電流は、対応するセル電流（又はメモリセルに印加される対応する電圧と理解されてもよい）及び対応する重み（メモリセルに格納された重み）の積とすることができる。逆方向伝播段階は以下を含む。複数のエラー入力信号が、第１のゲート構造体に電気的に接続された複数のワード線を介してメモリセルに入力される；エラー入力信号が、対応するエラー電圧に変換可能であるか、又はエラー入力信号が電圧の形態である；エラー入力信号に基づき、メモリセルが、複数のエラーセル電流をビット線に対して生成する；それぞれのビット線のエラーセル電流の合計が計算されて、複数のエラービット線電流が得られる；エラービット線電流が、エラー出力信号に変換される；メモリセルに格納された重みが、エラー出力信号に基づき更新される。逆方向伝播段階中に、ソース線は接地されることが可能であり、第１のゲート構造体に電気的に接続されたワード線に、－１Ｖ～２Ｖの電圧が印加され、正電圧がビット線に印加される。逆方向伝播の上記段階により、正しい電流方向が得られ、基板効果を低減又は回避することができる。
【0037】
一実施形態において、順方向伝播段階及び逆方向伝播段階は、ニューラルネットワークの訓練に使用することができる。
【0038】
本開示のメモリ構造体に適用可能な順方向伝播段階のうちの１つ、及び本開示のメモリ構造体に適用可能な逆方向伝播段階のうちの１つを、図１及び図４～６を参照しながら以下で説明する。本開示は、これに限定されない。
【0039】
図４～５は、図１に示すメモリ構造体１０で順方向伝播段階を実行することにより得られる、ビット線電流及びビット線バイアス電圧の関係を示す図である。図４において、Ｘ軸はビット線バイアス電圧を表し、単位はボルト（ｖ）である；Ｙ軸はビット線電流を表し、単位はマイクロアンペア（μＡ）である。図５において、Ｘ軸はビット線バイアス電圧を表し、単位はボルト（ｖ）である；Ｙ軸はビット線電流を表し、単位はアンペア（Ａ）である。この実施形態において、第２のゲート構造体１１４及び第３のゲート構造体１１６に印加される電圧は３Ｖであり、第１のゲート構造体１１２に印加される電圧は－１Ｖであり、（ソース領域１０１と等電位の）ソース線に印加される電圧は０Ｖ（接地）であり、（ドレイン領域１０２と等電位の）ビット線に印加される電圧は、０Ｖ～２Ｖである。図４～５に示すように、メモリ構造体１０にＰＮダイオードが存在することに起因して、ビット線バイアス電圧が増大するにつれて、ビット線電流は指数関数的に増大する。図４～５に示すように、順方向伝播段階に適したビット線バイアス電圧は、１Ｖ（１００ナノアンペア（ｎＡ）のビット線電流に対応）から２Ｖ（１０マイクロアンペア（μＡ）のビット線電流に対応）の範囲とすることができる。
【0040】
図６は、図１に示すメモリ構造体１０で逆方向伝播段階を実行することにより得られる、ビット線電流及び第１のゲートバイアス電圧（第１のゲート構造体に印加される電圧）の関係を示す図である。図６において、Ｘ軸は第１のゲートバイアス電圧を表し、単位はボルト（ｖ）である；Ｙ軸はビット線電流を表し、単位はマイクロアンペア（μＡ）である。この実施形態において、第２のゲート構造体１１４及び第３のゲート構造体１１６に印加される電圧は３Ｖであり、（ドレイン領域１０２と等電位の）ビット線に印加される電圧は１．２Ｖであり、（ソース領域１０１と等電位の）ソース線に印加される電圧は０Ｖ（接地）であり、第１のゲート構造体１１２に印加される電圧は、－２Ｖ～２Ｖである。図６に示すように、第１のゲートバイアス電圧が増大するにつれて、ビット線電流は線形に増大する。図６に示すように、逆方向伝播段階に適した第１のゲートバイアス電圧は、－１Ｖから２Ｖの範囲とすることができる。
【0041】
一実施形態において、本開示によるメモリ構造体を動作させるための方法は、メモリ構造体の異なるメモリセルアレイに、正の重み及び負の重みを格納し、次いで順方向伝播段階及び／又は逆方向伝播段階を実行する段階を含む。本開示のメモリ構造体に適用可能な動作方法のうちの１つを、図７～８を参照しながら以下で説明する。本開示は、これに限定されない。図７～８は、本開示の実施形態によるメモリ構造体２０の等価回路図を示す。メモリ構造体２０は、図１に示すメモリ構造体１０に類似した構造を有してよい。
【0042】
メモリ構造体２０は、第１のメモリセルアレイＲ１及び第２のメモリセルアレイＲ２を含む。第１のメモリセルアレイＲ１及び第２のメモリセルアレイＲ２は、異なるメモリセルを含む。第１のメモリセルアレイＲ１において、トランジスタＴＰ１、ＴＰ４、ＴＰ７、及びＴＰ１０が、第１のゲート構造体の２つのアイランド構造体及び４つのチャネルボディの交点にそれぞれ形成されており、トランジスタＴＰ２、ＴＰ５、ＴＰ８、及びＴＰ１１が、第２のゲート構造体及び４つのチャネルボディの交点にそれぞれ形成されており、トランジスタＴＰ３、ＴＰ６、ＴＰ９、及びＴＰ１２が、第３のゲート構造体の２つのアイランド構造体及び４つのチャネルボディの交点にそれぞれ形成されている。トランジスタＴＰ１、ＴＰ２、及びＴＰ３は、同じチャネルボディによって形成されている。トランジスタＴＰ１、ＴＰ２、及びＴＰ３は、ともにメモリセルＣＰ３３を形成している。トランジスタＴＰ４、ＴＰ５、及びＴＰ６は、同じチャネルボディによって形成されている。トランジスタＴＰ４、ＴＰ５、及びＴＰ６は、ともにメモリセルＣＰ３４を形成している。トランジスタＴＰ７、ＴＰ８、及びＴＰ９は、同じチャネルボディによって形成されている。トランジスタＴＰ７、ＴＰ８、及びＴＰ９は、ともにメモリセルＣＰ４３を形成している。トランジスタＴＰ１０、ＴＰ１１、及びＴＰ１２は、同じチャネルボディによって形成されている。トランジスタＴＰ１０、ＴＰ１１、及びＴＰ１２は、ともにメモリセルＣＰ４４を形成している。メモリセルＣＰ３３は、ビット線ＢＬ３及びソース線ＳＬ３に電気的に接続されている。メモリセルＣＰ３４は、ビット線ＢＬ３及びソース線ＳＬ４に電気的に接続されている。メモリセルＣＰ４３は、ビット線ＢＬ４及びソース線ＳＬ３に電気的に接続されている。メモリセルＣＰ４４は、ビット線ＢＬ４及びソース線ＳＬ４に電気的に接続されている。第２のメモリセルアレイＲ２において、トランジスタＴＮ１、ＴＮ４、ＴＮ７、及びＴＮ１０が、第１のゲート構造体の２つのアイランド構造体及び４つのチャネルボディの交点にそれぞれ形成されており、トランジスタＴＮ２、ＴＮ５、ＴＮ８、及びＴＮ１１が、第２のゲート構造体及び４つのチャネルボディの交点にそれぞれ形成されており、トランジスタＴＮ３、ＴＮ６、ＴＮ９、及びＴＮ１２が、第３のゲート構造体の２つのアイランド構造体及び４つのチャネルボディの交点にそれぞれ形成されている。トランジスタＴＮ１、ＴＮ２、及びＴＮ３は、同じチャネルボディによって形成されている。トランジスタＴＮ１、ＴＮ２、及びＴＮ３は、ともにメモリセルＣＮ３５を形成している。トランジスタＴＮ４、ＴＮ５、及びＴＮ６は、同じチャネルボディによって形成されている。トランジスタＴＮ４、ＴＮ５、及びＴＮ６は、ともにメモリセルＣＮ３６を形成している。トランジスタＴＮ７、ＴＮ８、及びＴＮ９は、同じチャネルボディによって形成されている。トランジスタＴＮ７、ＴＮ８、及びＴＮ９は、ともにメモリセルＣＮ４５を形成している。トランジスタＴＮ１０、ＴＮ１１、及びＴＮ１２は、同じチャネルボディによって形成されている。トランジスタＴＮ１０、ＴＮ１１、及びＴＮ１２は、ともにメモリセルＣＮ４６を形成している。メモリセルＣＮ３５は、ビット線ＢＬ５及びソース線ＳＬ５に電気的に接続されている。メモリセルＣＮ３６は、ビット線ＢＬ５及びソース線ＳＬ６に電気的に接続されている。メモリセルＣＮ４５は、ビット線ＢＬ６及びソース線ＳＬ５に電気的に接続されている。メモリセルＣＮ４６は、ビット線ＢＬ６及びソース線ＳＬ６に電気的に接続されている。
【0043】
メモリ構造体２０において、重みｗ３３、ｗ３４、ｗ４３、及びｗ４４（例えば第１の重み）が、それぞれメモリセルＣＰ３３、ＣＰ３４、ＣＰ４３、及びＣＰ４４に格納されており、重みｗ３３、ｗ３４、ｗ４３、及びｗ４４は正の重みである。メモリ構造体２０において、重みｗ３５、ｗ３６、ｗ４５、及びｗ４６（例えば第２の重み）が、それぞれメモリセルＣＮ３５、ＣＮ３６、ＣＮ４５、及びＣＮ４６に格納されており、重みｗ３５、ｗ３６、ｗ４５、及びｗ４６は負の重みである。
【0044】
動作方法は、メモリ構造体２０で順方向伝播段階を実行する段階を含んでよく、それには以下の段階が含まれる。電圧の形態の入力信号ＶＢＬ３及びＶＢＬ４（例えば第１の入力信号）が、ビット線ＢＬ３及びＢＬ４（例えば第１のビット線）を介して第１のメモリセルアレイＲ１に入力される。電圧の形態の入力信号ＶＢＬ５及びＶＢＬ６（例えば第２の入力信号）が、ビット線ＢＬ５及びＢＬ６（例えば第２のビット線）を介して第２のメモリセルアレイＲ２に入力される。入力信号ＶＢＬ３及び入力信号ＶＢＬ５は、同じとすることができる。入力信号ＶＢＬ４及び入力信号ＶＢＬ６は、同じとすることができる。第１のメモリセルアレイＲ１に格納された重みｗ３３、ｗ３４、ｗ４３、及びｗ４４（例えば第１の重み）及び入力信号に基づき、第１のメモリセルアレイＲ１のメモリセルＣＰ３３及びＣＰ４３において乗算演算が実行されて、対応する第１のセル電流がソース線ＳＬ３（例えば第１のソース線）に対して生成され、第１のメモリセルアレイＲ１のメモリセルＣＰ３４及びＣＰ４４において乗算演算が実行されて、対応する第１のセル電流がソース線ＳＬ４（例えば第１のソース線）に対して生成される。ソース線ＳＬ３及びＳＬ４のそれぞれの第１のセル電流を合計することにより、第１のソース線電流О１＋及びО２＋が得られる。第２のメモリセルアレイＲ２に格納された重みｗ３５、ｗ３６、ｗ４５、及びｗ４６（例えば第２の重み）及び入力信号に基づき、第２のメモリセルアレイＲ２のメモリセルＣＮ３５及びＣＮ４５において乗算演算が実行されて、対応する第２のセル電流がソース線ＳＬ５（例えば第２のソース線）に対して生成され、第２のメモリセルアレイＲ２のメモリセルＣＮ３６及びＣＮ４６において乗算演算が実行されて、対応する第２のセル電流がソース線ＳＬ６（例えば第２のソース線）に対して生成される。ソース線ＳＬ５及びＳＬ６のそれぞれの第２のセル電流を合計することにより、第２のソース線電流О１－及びО２－が得られる。第１のソース線電流О１＋及びО２＋、及び第２のソース線電流О１－及びО２－は、変換器７１及び変換器７２を介して出力信号に変換可能である。具体的には、出力信号は、第１の出力信号及び第２の出力信号を含み、第１の出力信号は、変換器７１を介して第１のソース線電流О１＋及び第２のソース線電流О１－を変換することによって形成され、第２の出力信号は、変換器７２を介して第１のソース線電流О２＋及び第２のソース線電流О２－を変換することによって形成される。順方向伝播段階における演算は、次の式（３）によって表すことができる。
【数3】
【0045】
動作方法は、メモリ構造体２０で逆方向伝播段階を実行する段階を含んでよく、それには以下の段階が含まれる。電圧の形態のエラー入力信号δ１及びδ２（例えば第１のエラー入力信号）が、第１のゲート構造体に電気的に接続されたワード線ＷＬ１及びＷＬ２（例えば第１のワード線）を介して第１のメモリセルアレイＲ１に入力される。電圧の形態のエラー入力信号δ３及びδ４（例えば第２のエラー入力信号）が、第１のゲート構造体に電気的に接続されたワード線ＷＬ３及びＷＬ４（例えば第２のワード線）を介して第２のメモリセルアレイＲ２に入力される。エラー入力信号δ１及びエラー入力信号δ３は同じとすることができる。エラー入力信号δ２及びエラー入力信号δ４は同じとすることができる。第１のメモリセルアレイＲ１に格納された重み、及びエラー入力信号δ１及びδ２に基づき、第１のメモリセルアレイＲ１のメモリセルＣＰ３３及びＣＰ３４が、対応する第１のエラーセル電流をビット線ＢＬ３に対して生成し、第１のメモリセルアレイＲ１のメモリセルＣＰ４３及びＣＰ４４が、対応する第１のエラーセル電流をビット線ＢＬ４に対して生成する。ビット線ＢＬ３及びＢＬ４のそれぞれの第１のエラーセル電流を合計することにより、第１のエラービット線電流σ１＋及びσ２＋が得られる。第２のメモリセルアレイＲ２に格納された重み、及びエラー入力信号δ３及びδ４に基づき、第２のメモリセルアレイＲ２のメモリセルＣＮ３５及びＣＮ３６が、対応する第２のエラーセル電流をビット線ＢＬ５に対して生成し、第２のメモリセルアレイＲ２のメモリセルＣＮ４５及びＣＮ４６が、対応する第２のエラーセル電流をビット線ＢＬ６に対して生成する。ビット線ＢＬ５及びＢＬ６のそれぞれの第２のエラーセル電流を合計することにより、第２のエラービット線電流σ１－及びσ２－が得られる。第１のエラービット線電流σ１＋及びσ２＋、及び第２のエラービット線電流σ１－及びσ２－は、変換器８１及び変換器８２を介してエラー出力信号に変換可能である。具体的には、エラー出力信号は、第１のエラー出力信号及び第２のエラー出力信号を含み、第１のエラー出力信号は、変換器８１を介して第１のエラービット線電流σ１＋及び第２のエラービット線電流σ１－を変換することによって形成され、第２のエラー出力信号は、変換器８２を介して第１のエラービット線電流σ２＋及び第２のエラービット線電流σ２－を変換することによって形成される。逆方向伝播段階における演算は、次の式（４）によって表すことができる。
【数4】
【0046】
動作方法は、第１のメモリセルアレイＲ１における重みｗ３３、ｗ３４、ｗ４３、及びｗ４４（例えば第１の重み）、及び第２のメモリセルアレイＲ２における重みｗ３５、ｗ３６、ｗ４５、及びｗ４６（例えば第２の重み）を更新する段階を含んでよい。
【0047】
比較例では、正の重み及び負の重みが同じメモリセルアレイに格納されている。比較例に比べて、本開示は、正の重み及び負の重みを異なるメモリセルアレイに格納しており、これにより、順方向伝播段階の重み行列及び逆方向伝播段階の重み行列を互いに転置できないという問題を回避することができる。
【0048】
一実施形態において、本開示によるメモリ構造体を動作させるための方法は、それぞれのメモリセルに格納されたビット数を単一ビット（つまり、単一のメモリセルをロジック「１」又はロジック「０」にプログラムできる）から複数ビットに増大させるためのシフター及び加算器を使用する段階を含む。そうして、それぞれのメモリセルに格納される重みを、単一レベルから複数レベルに増大することができる。
【0049】
上述の実施形態によれば、本開示のメモリ構造体は、異なるソース線に電気的に接続されたメモリセルを含む（例えば、メモリセルは、第１のサイドプラグ１３１を介して、互いに分離した異なるソース線に電気的に接続される）；そのような構成により、それぞれのソース線の出力値を別々に計算することができ、本開示のメモリ構造体が行列乗算演算を実行できるようになり、ひいては本開示のメモリ構造体を、ニューラルデバイス又は人工知能（ＡＩ）の分野に応用することができる。本開示のメモリ構造体、及びメモリ構造体を動作させるための方法では、コンピューティングインメモリ動作を実行することができ、データ処理ユニット及びデータ格納ユニットの間でデータを転送する必要がなく、ひいては本開示のメモリ構造体、及びメモリ構造体を動作させるための方法は、フォンノイマンアーキテクチャと比べて、演算速度及び大量のデータを処理するための能力を大幅に改善することができる。本開示は、コンピューティングインメモリ動作を実行可能な３次元構造を有するＤＲＡＭを提供し、メモリ構造体の動作機構は、サイリスタに基づいており、それにより、大容量で、格納密度が高く、拡張性が高く、耐久性が高く、データ保持時間が長く、演算速度が速いという特性を示す。さらに上記の特徴により、本開示は、大量のデータ計算を伴う人工知能訓練に応用可能であり、これにより、人工知能訓練における不十分なメモリ容量及び伝送帯域幅の問題を解決することができ、人工知能訓練の効率を大幅に改善することができる。
【0050】
上述の要素及び方法は、例示のために提供されていることに留意されたい。本開示は、上記で開示された構成及び手順に限定されない。既知の要素の異なる構成を有する他の実施形態を適用可能であり、例示された要素は、実際的用途の現実のニーズに基づいて調整及び変更され得る。もちろん、図の構成は例示のためにのみ描かれており、限定のためではないことに留意されたい。したがって、半導体素子内の関連する要素及び層、その要素の形状又は位置関係、及び手順の詳細は、実際的用途の現実の要件及び／又は製造段階に従って調整又は変更され得ることが、当業者には知られている。
【0051】
本開示は、例として、かつ例示的な実施形態の観点から、説明されてきたが、本開示はこれに限定されないことを理解するべきである。それどころか、様々な変形、及び同様の構成及び手順を包含することを目的としており、それゆえに、添付の特許請求の範囲は、そのような変形、及び同様の構成及び手順をすべて内包するように、最も広い解釈に従うべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】