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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024101576
(43)【公開日】2024-07-30
(54)【発明の名称】スイッチング電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20240723BHJP
【ＦＩ】
H02M3/28 H
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023005524
(22)【出願日】2023-01-18
(71)【出願人】
【識別番号】000006220
【氏名又は名称】ミツミ電機株式会社
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】加戸 稔
(72)【発明者】
【氏名】佐藤 武史
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730BB43
5H730DD04
5H730EE02
5H730EE07
5H730EE13
5H730EE58
5H730FD26
5H730FF06
(57)【要約】
【課題】同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができるスイッチング電源装置を提供する。
【解決手段】トランスの二次側コイルの電流を導通／遮断する同期整流素子と該同期整流素子をオン／オフ駆動する同期制御回路とを備えた同期整流型スイッチング電源装置において、同期制御回路に、同期整流素子をターンオンするタイミングを検出する検出回路と、同期整流素子をターンオフするタイミングを検出する検出回路と、前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路とを設けた。
【選択図】図１
【解決手段】トランスの二次側コイルの電流を導通／遮断する同期整流素子と該同期整流素子をオン／オフ駆動する同期制御回路とを備えた同期整流型スイッチング電源装置において、同期制御回路に、同期整流素子をターンオンするタイミングを検出する検出回路と、同期整流素子をターンオフするタイミングを検出する検出回路と、前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路とを設けた。
【選択図】図１
【特許請求の範囲】
【請求項1】
一次側に入力電圧を受けるトランスと、該トランスの二次側コイルの電流を導通／遮断する同期整流素子と、該同期整流素子をオン／オフ駆動する同期制御回路と、を備えた同期整流型スイッチング電源装置において、
前記同期制御回路は、
前記同期整流素子の端子電圧に基づいて当該同期整流素子をターンオンするタイミングを検出するオンタイミング検出回路と、
前記同期整流素子の端子電圧と所定のしきい値電圧とを比較して当該同期整流素子をターンオフするタイミングを検出するオフタイミング検出回路と、
前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路と、
を備えることを特徴とするスイッチング電源装置。
前記同期制御回路は、
前記同期整流素子の端子電圧に基づいて当該同期整流素子をターンオンするタイミングを検出するオンタイミング検出回路と、
前記同期整流素子の端子電圧と所定のしきい値電圧とを比較して当該同期整流素子をターンオフするタイミングを検出するオフタイミング検出回路と、
前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路と、
を備えることを特徴とするスイッチング電源装置。
【請求項2】
前記同期制御回路は、さらに、
前記同期整流素子のターンオフタイミングよりも前に前記同期整流素子のゲート端子の電荷を引き抜いて電圧を低下させるディスチャージ回路と、
前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を、前記同期整流素子の端子電圧の変化に基づいて、前記同期整流素子のターンオフタイミングが前記同期整流素子に流れる電流がゼロになるポイントに近づくように補正する電圧調整回路と、
を備えることを特徴とする請求項１に記載のスイッチング電源装置。
前記同期整流素子のターンオフタイミングよりも前に前記同期整流素子のゲート端子の電荷を引き抜いて電圧を低下させるディスチャージ回路と、
前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を、前記同期整流素子の端子電圧の変化に基づいて、前記同期整流素子のターンオフタイミングが前記同期整流素子に流れる電流がゼロになるポイントに近づくように補正する電圧調整回路と、
を備えることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項3】
前記ディスチャージ回路は、ディスチャージ開始後、前記同期整流素子の制御電圧が当該同期整流素子のオフ状態となる電位に降下する前にディスチャージを停止して、前記同期整流素子をディスチャージ開始前の低オン抵抗の状態から高オン抵抗の状態へ移行させるように構成されていることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項4】
前記電圧調整回路は、前記同期整流素子のターンオン後、当該同期整流素子のオン抵抗の増加またはドレイン電流の増加によるドレイン電圧波形の変化に基づいて、前記ターンオフしきい値電圧を設定するように構成されている事を特徴とする請求項２または３に記載のスイッチング電源装置。
【請求項5】
前記同期制御回路は、前記同期整流素子の端子電圧が低下したこと検出する電圧低下検出回路と、
前記電圧低下検出回路の検出結果に応じて前記ターンオフしきい値電圧を調整する電圧調整回路と、を備えていることを特徴とする請求項２または３に記載のスイッチング電源装置。
前記電圧低下検出回路の検出結果に応じて前記ターンオフしきい値電圧を調整する電圧調整回路と、を備えていることを特徴とする請求項２または３に記載のスイッチング電源装置。
【請求項6】
前記電圧調整回路は、前記電圧低下検出回路が前記同期整流素子の端子電圧が低下したことを判定した場合に、前記電圧調整回路により、オフタイミングが遅くなるように前記ターンオフしきい値電圧を調整するように構成されていることを特徴とする請求項５に記載のスイッチング電源装置。
【請求項7】
前記電圧調整回路は、前記電圧低下検出回路が前記同期整流素子の端子電圧が低下しないことを判定した場合に、前記電圧調整回路により、オフタイミングが早くなるように前記ターンオフしきい値電圧を調整するように構成されていることを特徴とする請求項６に記載のスイッチング電源装置。
【請求項8】
前記同期制御回路は、
前記同期整流素子の端子電圧が所定の電位以下に下がっている状態を検出する第１検出回路と、
前記ディスチャージ回路がディスチャージ動作を開始した後に前記同期整流素子の端子電圧が低下したことを検出する第２検出回路と、を備え、
前記電圧調整回路は、
前記第２検出回路の出力信号を、前記第１検出回路の出力信号の変化に応じて取り込む第１ラッチ回路と、
前記オンタイミング検出回路の出力信号の変化に応じて所定のパルス幅を有するパルス信号を生成するパルス生成回路と、
前記第１ラッチ回路の出力信号と前記パルス生成回路により生成された前記パルス信号との論理積をとる第１論理回路と、
前記第１ラッチ回路の反転出力信号と前記パルス生成回路により生成された前記パルス信号との論理積をとる第２論理回路と、
を備え、前記第１論理回路の出力信号に基づいて前記ターンオフしきい値電圧を所定量だけ高い方へ変化させ、前記第２論理回路の出力信号に基づいて前記ターンオフしきい値電圧を所定量だけ低い方へ変化させるように構成されていることを特徴とする請求項２または３に記載のスイッチング電源装置。
前記同期整流素子の端子電圧が所定の電位以下に下がっている状態を検出する第１検出回路と、
前記ディスチャージ回路がディスチャージ動作を開始した後に前記同期整流素子の端子電圧が低下したことを検出する第２検出回路と、を備え、
前記電圧調整回路は、
前記第２検出回路の出力信号を、前記第１検出回路の出力信号の変化に応じて取り込む第１ラッチ回路と、
前記オンタイミング検出回路の出力信号の変化に応じて所定のパルス幅を有するパルス信号を生成するパルス生成回路と、
前記第１ラッチ回路の出力信号と前記パルス生成回路により生成された前記パルス信号との論理積をとる第１論理回路と、
前記第１ラッチ回路の反転出力信号と前記パルス生成回路により生成された前記パルス信号との論理積をとる第２論理回路と、
を備え、前記第１論理回路の出力信号に基づいて前記ターンオフしきい値電圧を所定量だけ高い方へ変化させ、前記第２論理回路の出力信号に基づいて前記ターンオフしきい値電圧を所定量だけ低い方へ変化させるように構成されていることを特徴とする請求項２または３に記載のスイッチング電源装置。
【請求項9】
前記同期制御回路は、前記電圧調整回路が前記ターンオフしきい値電圧を所定量だけ高い方へ変化させるのを禁止する判定回路を備え、
前記判定回路は、前記同期整流素子がターンオフされてから前記端子電圧が上昇するまでの時間が予め設定された所定時間以下の場合には、前記電圧調整回路が前記ターンオフしきい値電圧を高い方へ変化させるのを禁止するように構成されていることを特徴とする請求項８に記載のスイッチング電源装置。
前記判定回路は、前記同期整流素子がターンオフされてから前記端子電圧が上昇するまでの時間が予め設定された所定時間以下の場合には、前記電圧調整回路が前記ターンオフしきい値電圧を高い方へ変化させるのを禁止するように構成されていることを特徴とする請求項８に記載のスイッチング電源装置。
【請求項10】
前記判定回路は、前記オフタイミング検出回路の出力信号の変化に応じて前記所定時間の計時を開始するタイマ回路と、前記第１検出回路の出力信号の変化に応じて前記タイマ回路の出力信号の状態を取り込む第２ラッチ回路と、を備え、
前記第２ラッチ回路の出力信号が前記第１論理回路に入力されるように構成されていることを特徴とする請求項９に記載のスイッチング電源装置。
前記第２ラッチ回路の出力信号が前記第１論理回路に入力されるように構成されていることを特徴とする請求項９に記載のスイッチング電源装置。
【請求項11】
前記しきい値電圧を設定する電圧調整回路を備え、
前記電圧調整回路は、前記同期整流素子のターンオン後、当該同期整流素子のオン抵抗の増加またはドレイン電流の増加によるドレイン電圧波形の変化に基づいて、前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を設定するように構成されていることを特徴とする請求項１に記載のスイッチング電源装置。
前記電圧調整回路は、前記同期整流素子のターンオン後、当該同期整流素子のオン抵抗の増加またはドレイン電流の増加によるドレイン電圧波形の変化に基づいて、前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を設定するように構成されていることを特徴とする請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧変換用のトランスを備えたスイッチング制御方式の直流電源装置に関し、例えばトランスの二次側に同期整流回路を備えた絶縁型ＤＣ－ＤＣコンバータに利用して有効な技術に関する。
【背景技術】
【0002】
従来、スイッチング電源装置の１つとして、トランスの一次側コイルに間欠的に電流を流すためのスイッチング素子としてのＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）および該素子をオン／オフ制御する制御回路（ＩＣ）を備えたスイッチング電源装置（絶縁型ＤＣ－ＤＣコンバータ）がある。この種のスイッチング電源装置には、一次側コイルに電流を流すことで二次側コイルに誘起された電流を整流素子により整流し、コンデンサで平滑して出力するものがある。しかるに、二次側回路の整流素子としてダイオードを用いた絶縁型ＤＣ－ＤＣコンバータにおいては、整流用のダイオードにおける損失が大きく効率を低下させる原因となる。
【0003】
そこで、二次側回路の整流用ダイオードの代わりに同期整流用のスイッチング素子（ＭＯＳトランジスタ）を設けるとともに、二次側制御回路によって同期整流素子の端子電圧（ソース－ドレイン間電圧）を検出し、一次側回路のスイッチング素子のオフタイミングに同期して二次側同期整流素子をターンオン制御することによって、整流素子における損失を減らし高効率化を図るようにした技術がある。
なお、同期整流方式のスイッチング電源装置において、二次側同期整流素子のオフタイミングを調整することで、低損失化を図るようにした発明として、例えば特許文献１に記載されているものがある。二次側同期整流素子は、電流がゼロになった時点でオフされるのが理想的なタイミングである。
なお、同期整流方式のスイッチング電源装置において、二次側同期整流素子のオフタイミングを調整することで、低損失化を図るようにした発明として、例えば特許文献１に記載されているものがある。二次側同期整流素子は、電流がゼロになった時点でオフされるのが理想的なタイミングである。
【0004】
上記特許文献１に記載されている発明は、同期整流用のスイッチング素子のボディダイオードに順方向電流が流れる第１タイミングを検出する第１タイミング検出回路と、同期整流用スイッチング素子のオン／オフ制御信号の変化タイミングを検出する第２タイミング検出回路と、ボディダイオードがオフした瞬間に発生する逆起電圧で第３タイミングを検出する第３タイミング検出回路と、を備え、第１タイミングで同期整流用スイッチング素子をオンさせ、第３タイミングよりも前に同期整流用スイッチング素子をオフさせるとともに、このスイッチング素子のオフタイミングを第３タイミングに近づけるように同期整流用スイッチング素子のオン／オフ制御信号を生成するというものである。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第４８６２４３２号公報
【特許文献2】米国特許第１０７８４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１に記載されている同期整流方式のスイッチング電源装置においては、同期整流用のＭＯＳトランジスタのゲート容量が大きい場合、図７に示すように、ドレイン端子ＶＤの電圧がターンオフしきい値電圧ＶTH_OFFに達したことを検知したターンオフ検知時に、ゲート端子ＶＧの電圧を立下げるべくゲート容量の電荷を引き抜くディスチャージ電流のピークが高くなる。そのため、高周波ノイズが発生する原因となるという問題点がある（問題点１）。
【0007】
また、同期整流用のＭＯＳトランジスタのオン抵抗を低く抑えるため充分に高いゲート電圧が印加されるように、制御回路が設定されている場合、図８に実線で示すように、ゲート端子ＶＧの電圧が低い場合（一点鎖線）に比べて同期整流トランジスタのドレイン電流Ｉｄが低下してもドレイン端子ＶＤの電圧がなかなか上昇しないため、ターンオフタイミングを精度よく検出することができない。
また、オン抵抗が小さく設定されている条件下でしきい値電圧Ｖth_OFFがプラス側にばらついた場合、オフタイミングの検出が遅れて、図９に破線で示すように、ドレイン電流Ｉｄが逆流してドレイン端子ＶＤの電圧にサージＳが発生してしまう。そのため、同期整流トランジスタを早めにターンオフしてボディダイオードによる整流期間を設ける必要がある。しかし、ターンオフのタイミングが早過ぎると、ボディダイオードに電流が流れる時間が長くなり損失が増加してしまうという問題点がある（問題点２）。
また、オン抵抗が小さく設定されている条件下でしきい値電圧Ｖth_OFFがプラス側にばらついた場合、オフタイミングの検出が遅れて、図９に破線で示すように、ドレイン電流Ｉｄが逆流してドレイン端子ＶＤの電圧にサージＳが発生してしまう。そのため、同期整流トランジスタを早めにターンオフしてボディダイオードによる整流期間を設ける必要がある。しかし、ターンオフのタイミングが早過ぎると、ボディダイオードに電流が流れる時間が長くなり損失が増加してしまうという問題点がある（問題点２）。
【0008】
そこで、本発明者らは、上記２つの問題点を解決する方法について検討した。そして、２つの解決方法を考えついた。１つ目の解決方法は、同期整流トランジスタのターンオフしきい値電圧ＶTH_OFFを調整する機能（補正回路）を同期整流制御回路に設けるというもの、２つ目の解決方法は、同期整流トランジスタのターンオフ時のゲート電圧を直前に低くするというものである。なお、上記２つ目の解決方法に関連して、従来、ターンオフ時のゲート電圧を低くする制御を行うようにしたＩＣが提供されている。また、ゲート電圧波形が類似しているスイッチング電源装置に関する発明が特許文献２に記載されている。
【0009】
しかし、上記１つ目の解決方法にあっては、ドレイン端子ＶＤの電圧の波形の傾きが緩やかな条件においては、ターンオフしきい値電圧ＶTH_OFFの調整時の補正精度の影響を受け易くなり、精度の高い補正回路を採用すると補正回路の規模が増大する。また、低い補正精度に合わせてターンオフを早くすると、ボディダイオード整流期間が長くなって損失が増加するという問題点があることが分かった（問題点３）。
【0010】
一方、ターンオフ時のゲート電圧を低くする２つ目の解決方法は、ターンオフ時のディスチャージ電流のピークを低下させ、高周波ノイズを抑制することができるという利点がある。また、ドレイン電圧波形の傾きは同期整流トランジスタのオン抵抗によって異なることから、２つ目の解決方法は、ターンオフ直前にゲート電圧を低くしてオン抵抗を増加させることで、ドレイン電圧波形の上昇傾きを大きくして、ターンオフ直前のボディダイオードによる整流期間を短くすることができるという利点がある。
【0011】
しかし、上記２つ目の解決方法にあっては、ターンオフしきい値及びディスチャージ開始電圧はＩＣの製造バラツキによってバラツキが生じるため、ディスチャージが開始する前にターンオフ動作へ移行しないようにするには、図１０に示すように、ターンオフしきい値電圧ＶTH_OFFとディスチャージ開始電圧ＶTH_DSとの間に誤動作防止用のマージンを含んだ電位差ΔＶを設ける必要がある。また、ディスチャージ開始電圧が低いと、図１１に一点鎖線で示すように、ディスチャージ開始ポイントＴdsが早まりゲート端子ＶＧの電圧が早い段階で低下してオン抵抗が増加するので、導通損失が増加するおそれがあるという問題点があることが分かった（問題点４）。
【0012】
この発明は上記のような問題点に着目してなされたもので、その目的とするところは、同期整流トランジスタのターンオフ時の電流ピークを低下させ、高周波ノイズを抑制することができるスイッチング電源装置を提供することにある。
この発明の他の目的は、同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができるスイッチング電源装置を提供することにある。
この発明のさらに他の目的は、同期整流トランジスタのターンオフしきい値を最適な電圧値に調整することで、ディスチャージ開始電圧レベルを高く設定することができ、それによって導通損失の増加を抑えることができるスイッチング電源装置を提供することにある。
この発明の他の目的は、同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができるスイッチング電源装置を提供することにある。
この発明のさらに他の目的は、同期整流トランジスタのターンオフしきい値を最適な電圧値に調整することで、ディスチャージ開始電圧レベルを高く設定することができ、それによって導通損失の増加を抑えることができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【0013】
本発明は、上記目的を達成するため、
一次側に入力電圧を受けるトランスと、該トランスの二次側コイルの電流を導通／遮断する同期整流素子と、該同期整流素子をオン／オフ駆動する同期制御回路と、を備えた同期整流型スイッチング電源装置において、
前記同期制御回路は、
前記同期整流素子の端子電圧に基づいて当該同期整流素子をターンオンするタイミングを検出するオンタイミング検出回路と、
前記同期整流素子の端子電圧と所定のしきい値電圧とを比較して当該同期整流素子をターンオフするタイミングを検出するオフタイミング検出回路と、
前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路と、
を備えるようにしたものである。
また、前記同期制御回路は、さらに、前記同期整流素子のターンオフタイミングよりも前に前記同期整流素子のゲート端子の電荷を引き抜いて電圧を低下させるディスチャージ回路と、
前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を、前記同期整流素子の端子電圧の変化に基づいて、前記同期整流素子のターンオフタイミングが前記同期整流素子に流れる電流がゼロになるポイントに近づくように補正する電圧調整回路と、を備えるようにする。
一次側に入力電圧を受けるトランスと、該トランスの二次側コイルの電流を導通／遮断する同期整流素子と、該同期整流素子をオン／オフ駆動する同期制御回路と、を備えた同期整流型スイッチング電源装置において、
前記同期制御回路は、
前記同期整流素子の端子電圧に基づいて当該同期整流素子をターンオンするタイミングを検出するオンタイミング検出回路と、
前記同期整流素子の端子電圧と所定のしきい値電圧とを比較して当該同期整流素子をターンオフするタイミングを検出するオフタイミング検出回路と、
前記オンタイミング検出回路の出力信号および前記オフタイミング検出回路の出力信号に基づいて前記同期整流素子のオン／オフ制御信号を生成するオン／オフ制御回路と、
を備えるようにしたものである。
また、前記同期制御回路は、さらに、前記同期整流素子のターンオフタイミングよりも前に前記同期整流素子のゲート端子の電荷を引き抜いて電圧を低下させるディスチャージ回路と、
前記オフタイミング検出回路が前記同期整流素子のターンオフタイミングを検出するために用いるターンオフしきい値電圧を、前記同期整流素子の端子電圧の変化に基づいて、前記同期整流素子のターンオフタイミングが前記同期整流素子に流れる電流がゼロになるポイントに近づくように補正する電圧調整回路と、を備えるようにする。
【0014】
上記のような構成を有するスイッチング電源装置によれば、同期整流素子（同期整流トランジスタ）がターンオフする前にゲート端子の電荷を引き抜くディスチャージ回路を備えるため、同期整流トランジスタのターンオフ時の電流ピークを低下させ、高周波ノイズを抑制することができる。
また、電圧調整回路が、同期整流素子（同期整流トランジスタ）のターンオフタイミングを、同期整流トランジスタに流れる電流がゼロになるポイントに近づけるように、同期整流トランジスタのターンオフしきい値電圧を補正するため、同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができる。さらに、同期整流トランジスタのターンオフしきい値を最適な電圧値に調整することで、ディスチャージ開始電圧レベルを高く設定することができ、それによって導通損失の増加を抑えることができる。
また、電圧調整回路が、同期整流素子（同期整流トランジスタ）のターンオフタイミングを、同期整流トランジスタに流れる電流がゼロになるポイントに近づけるように、同期整流トランジスタのターンオフしきい値電圧を補正するため、同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができる。さらに、同期整流トランジスタのターンオフしきい値を最適な電圧値に調整することで、ディスチャージ開始電圧レベルを高く設定することができ、それによって導通損失の増加を抑えることができる。
【発明の効果】
【0015】
以上説明したように、本発明に従うと、同期整流トランジスタのターンオフ時の電流ピークを低下させ、高周波ノイズを抑制することができる。また、同期整流トランジスタのターンオフ直前のボディダイオードによる整流期間を短くして損失を低減することができる。さらに、同期整流トランジスタのターンオフしきい値を最適な電圧値に調整することで、ディスチャージ開始電圧レベルを高く設定することができ、それによって導通損失の増加を抑えることができるという効果がある。
【図面の簡単な説明】
【0016】
【図1】本発明を適用した同期整流型のＤＣコンバータの一実施形態を示すブロック図である。
【図6】保護判定回路による保護機能が働く場合における同期整流制御回路内の信号の変化を示すタイミングチャートである。
【図7】一般的な同期整流方式のＤＣコンバータにおける同期整流トランジスタのターンオフ時のドレイン電圧とゲート電圧とディスチャージ電流の変化の様子を示す波形図である。
【図8】一般的な同期整流方式のＤＣコンバータにおける同期整流トランジスタのゲート電圧が高い場合と低い場合のドレイン電圧とゲート電圧とディスチャージ電流の変化の様子を示す波形図である。
【図9】同期整流トランジスタのゲート電圧が高い場合と低い場合にそれぞれターンオフしきい値がばらついた際のドレイン電圧の変化の様子を示す波形図である。
【図10】ターンオフの直前に同期整流トランジスタのゲート端子をディスチャージする方式のＤＣコンバータにおけるターンオフ前後のドレイン電圧とゲート電圧の変化の様子を示す波形図である。
【図11】ターンオフの直前に同期整流トランジスタのゲート端子のディスチャージを開始するための開始しきい値電圧を高くした場合と低くした場合におけるターンオフ前後のドレイン電圧とゲート電圧の変化の様子を示す波形図である。
【発明を実施するための形態】
【0017】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は本発明を適用した同期整流方式のＤＣコンバータの一実施形態を示す。
本実施形態のＤＣコンバータは、特に限定されるものではないが、一次側コイルに直流電圧が入力されるトランスＴＲを備える。このトランスＴＲの二次側コイルＬｓの一方の端子は、Ｎチャネル形ＭＯＳトランジスタからなる同期整流素子（同期整流トランジスタ）Ｑ１を介して接地点に接続されている。
また、二次側コイルＬｓの他方の端子は出力端子ＯＵＴに接続され、ＯＵＴと接地点との間には平滑用コンデンサＣｏが接続されている。従って、同期整流トランジスタＱ１のソース端子は、接地点に接続されることとなる。
図１は本発明を適用した同期整流方式のＤＣコンバータの一実施形態を示す。
本実施形態のＤＣコンバータは、特に限定されるものではないが、一次側コイルに直流電圧が入力されるトランスＴＲを備える。このトランスＴＲの二次側コイルＬｓの一方の端子は、Ｎチャネル形ＭＯＳトランジスタからなる同期整流素子（同期整流トランジスタ）Ｑ１を介して接地点に接続されている。
また、二次側コイルＬｓの他方の端子は出力端子ＯＵＴに接続され、ＯＵＴと接地点との間には平滑用コンデンサＣｏが接続されている。従って、同期整流トランジスタＱ１のソース端子は、接地点に接続されることとなる。
【0018】
なお、トランスＴＲの一次側コイルと直列にスイッチング素子が接続され、このスイッチング素子が一次側の制御回路によって間欠的にオン、オフされて、トランスＴＲにエネルギーが蓄積される。そして、二次側コイルＬｓに誘起された電流が同期整流トランジスタＱ１により整流され、平滑用コンデンサＣｏによって平滑されて出力端子ＯＵＴよりＶout電圧が出力される。ＡＣ－ＤＣコンバータの場合、トランスＴＲの一次側コイルに入力される直流電圧は、交流（ＡＣ）がダイオードブリッジで整流され平滑用コンデンサによって平滑された電圧とされる。
【0019】
さらに、この実施形態のＤＣコンバータには、上記同期整流トランジスタＱ１のドレイン電圧Ｖｄが入力される外部端子ＶＤおよび上記同期整流トランジスタＱ１のゲート制御電圧ＶGSを出力する外部端子ＶＧを備える同期整流制御回路１０が設けられている。また、図示しないが、同期整流制御回路１０には、回路動作の基準となる基準電位が印加されるグランド端子が設けられている。従って、同期整流制御回路１０は、同期整流トランジスタＱ１のドレイン・ソース間電圧を監視することができる。なお、本実施形態における同期整流制御回路１０は、１個の半導体チップ上に半導体集積回路（ＩＣ）として、または１つのパッケージ内に実装された半導体装置として構成されている。
また、同期整流制御回路１０は、電源端子を備え、この電源端子には出力端子ＯＵＴより出力される電圧Ｖoutが印加され、出力電圧Ｖoutをシリーズレギュレータ等により降圧した電圧ＲＥＧを電源電圧として内部回路が動作するように構成されている。
また、同期整流制御回路１０は、電源端子を備え、この電源端子には出力端子ＯＵＴより出力される電圧Ｖoutが印加され、出力電圧Ｖoutをシリーズレギュレータ等により降圧した電圧ＲＥＧを電源電圧として内部回路が動作するように構成されている。
【0020】
また、同期整流制御回路１０には、外部端子ＶＤに入力される上記同期整流トランジスタＱ１のドレイン電圧Ｖｄに基づいて、同期整流トランジスタＱ１をオンするタイミングを検出するオン検出回路１１と、同期整流トランジスタＱ１をオフするタイミングを検出するオフ検出回路１２が設けられている。オン検出回路１１は、ドレイン電圧Ｖｄとしきい値電圧Ｖth_ONとを比較して、オフ検出回路１２はドレイン電圧Ｖｄとしきい値電圧Ｖth_OFFとを比較して、それぞれタイミングの検出を行う。
また、同期整流制御回路１０には、同期整流トランジスタＱ１のドレイン電圧Ｖｄとしきい値電圧Ｖth1,Ｖth2,Ｖth3とを比較して大小を検出するドレイン電圧検出回路１３Ａ,１３Ｂ,１３Ｃと、同期整流トランジスタＱ１のドレイン電圧Ｖｄを監視して、Ｑ１のゲート端子のディスチャージ開始タイミングを検出して、Ｑ１のゲート端子（外部端子ＶＧ）のディスチャージを実行するディスチャージ回路１４が設けられている。
また、同期整流制御回路１０には、同期整流トランジスタＱ１のドレイン電圧Ｖｄとしきい値電圧Ｖth1,Ｖth2,Ｖth3とを比較して大小を検出するドレイン電圧検出回路１３Ａ,１３Ｂ,１３Ｃと、同期整流トランジスタＱ１のドレイン電圧Ｖｄを監視して、Ｑ１のゲート端子のディスチャージ開始タイミングを検出して、Ｑ１のゲート端子（外部端子ＶＧ）のディスチャージを実行するディスチャージ回路１４が設けられている。
【0021】
さらに、同期整流制御回路１０は、上記オン検出回路１１の出力信号ON_SIGとオフ検出回路１２の出力信号OFF_SIGに基づいて、同期整流トランジスタＱ１のオン／オフ制御信号ON/OFFを生成するオン／オフ制御回路１５と、生成されたオン／オフ制御信号ON/OFFに基づいて外部端子ＶＧを駆動してゲート制御電圧ＶGSを出力するゲートドライバ１６を備えている。
具体的には、ドレイン電圧Ｖｄがしきい値電圧Ｖth_ONよりも低くなると、ゲート制御電圧ＶGSがハイレベルに変化されて同期整流トランジスタＱ１がオンされ、ドレイン電圧Ｖｄがしきい値電圧Ｖth_OFFよりも高くなると、ゲート制御電圧ＶGSがロウレベルに変化されて同期整流トランジスタＱ１がオフされる。
具体的には、ドレイン電圧Ｖｄがしきい値電圧Ｖth_ONよりも低くなると、ゲート制御電圧ＶGSがハイレベルに変化されて同期整流トランジスタＱ１がオンされ、ドレイン電圧Ｖｄがしきい値電圧Ｖth_OFFよりも高くなると、ゲート制御電圧ＶGSがロウレベルに変化されて同期整流トランジスタＱ１がオフされる。
【0022】
上記オン検出回路１１とオフ検出回路１２およびドレイン電圧検出回路１３Ａ,１３Ｂ,１３Ｃは、コンパレータ（電圧比較回路）などにより構成することができる。ディスチャージ回路１４は、コンパレータ（電圧比較回路）と、外部端子ＶＧとトランジスタＱ１のソース側と同一の回路動作の基準となる基準電位が印加されるグランド端子ＧＮＤとの間に接続されたディスチャージ用のスイッチ素子とより構成することができる。
ディスチャージ回路１４は、同期整流トランジスタＱ１のドレイン電圧Ｖｄがディスチャージ開始電圧Ｖth4に達したと、判定するとディスチャージを実行する。
上記ターンオフしきい値電圧Ｖth_OFFは、同期整流トランジスタＱ１のゲート端子の電荷がディスチャージされた後にＱ１がオフされるようにするため、ディスチャージ開始電圧Ｖth4よりも高い値に補正される。そのため、ディスチャージ開始した後にドレイン電圧Ｖｄがターンオフしきい値電圧Ｖth_OFFに達したと、上記オフ検出回路１２が判定すると、オン／オフ制御回路１５の出力信号ON/OFFが変化してゲートドライバ１６によりゲート端子ＶＧがロウレベルに駆動されて、同期整流トランジスタＱ１がオフされる。具体的には、ドレイン電流Ｉdｓが０Ａに近づくことで、ドレイン電圧Ｖｄが、ＭＯＳトランジスタのドレイン電圧の式（Ｖｄ＝Ｉds×(Ｒon＋Ｒ)＋Ｌ×ｄIds/dt）に従って変化し、ターンオフしきい値電圧Ｖth_OFFを超えることで同期整流用トランジスタＱ１がオフされる。なお、ドレイン電圧の式中のＲonは同期整流用トランジスタＱ１オン抵抗、Ｒは配線パターンの寄生抵抗、Ｌは配線パターンの寄生インダクタンスである。
ディスチャージ回路１４は、同期整流トランジスタＱ１のドレイン電圧Ｖｄがディスチャージ開始電圧Ｖth4に達したと、判定するとディスチャージを実行する。
上記ターンオフしきい値電圧Ｖth_OFFは、同期整流トランジスタＱ１のゲート端子の電荷がディスチャージされた後にＱ１がオフされるようにするため、ディスチャージ開始電圧Ｖth4よりも高い値に補正される。そのため、ディスチャージ開始した後にドレイン電圧Ｖｄがターンオフしきい値電圧Ｖth_OFFに達したと、上記オフ検出回路１２が判定すると、オン／オフ制御回路１５の出力信号ON/OFFが変化してゲートドライバ１６によりゲート端子ＶＧがロウレベルに駆動されて、同期整流トランジスタＱ１がオフされる。具体的には、ドレイン電流Ｉdｓが０Ａに近づくことで、ドレイン電圧Ｖｄが、ＭＯＳトランジスタのドレイン電圧の式（Ｖｄ＝Ｉds×(Ｒon＋Ｒ)＋Ｌ×ｄIds/dt）に従って変化し、ターンオフしきい値電圧Ｖth_OFFを超えることで同期整流用トランジスタＱ１がオフされる。なお、ドレイン電圧の式中のＲonは同期整流用トランジスタＱ１オン抵抗、Ｒは配線パターンの寄生抵抗、Ｌは配線パターンの寄生インダクタンスである。
【0023】
また、本実施形態におけるディスチャージ回路１４は、同期整流トランジスタＱ１のゲート電圧が、ＭＯＳトランジスタのゲートしきい値電圧相当まで低下すると、トランジスタのオン抵抗が変化してドレイン電圧Ｖｄ波形に影響が現れるので、その変化を検出するとディスチャージを停止する。そして、その後、ドレイン電圧Ｖｄがターンオフしきい値電圧Ｖth_OFFに達するとゲート端子ＶＧがロウレベルに駆動されて同期整流トランジスタＱ１がオフされる。これにより、同期整流トランジスタＱ１のゲート電圧は、ターンオフの直前に段階的に変化することとなる（図５参照）。ドレイン電流Ｉｄ波形に合わせてドレイン電圧Ｖｄが上昇することでターンオフしきい値電圧Ｖth_OFFに到達することとなる。なお、上記のような同期整流トランジスタＱ１のゲート電圧の段階的変化は、例えばディスチャージ回路１４に、タイマあるいはコンパレータを設けることで実現することができる。ゲート電圧の段階的変化は２段階に限定されず、しきい値電圧に到達するたびに補正することも可能であり、段階も別けることも可能である。
【0024】
ドレイン電圧検出回路１３Ａで用いられる上記しきい値電圧Ｖth1は、同期整流トランジスタＱ１のドレイン電圧Ｖｄに基づいて二次側導通期間の判定に使用するためのもので、一次側導通期間が終了してドレイン電圧ＶｄがＶth1以下に立ち下がるとハイレベルの信号ＶＤＬを出力する。また、ドレイン電圧Ｖｄがさらに低下して、オン検出回路１１の出力信号ON_SIGが変化し、オン／オフ制御回路１５が、ターンオン条件（Ｖｄ＜Vth_ON）が成立したと判定すると、同期整流トランジスタＱ１のゲート電圧ＶGSがハイレベルに変化される。なお、ドレイン電圧検出回路１３Ａの出力信号ＶＤＬは、後述の保護判定回路１７と電圧調整回路１８へ供給される。
【0025】
ドレイン電圧検出回路１３Ｂで用いられる上記しきい値電圧Ｖth2は、同期整流トランジスタＱ１のオン抵抗の増加やドレイン電流Ｉｄの増加によりドレイン電圧Ｖｄの波形が低下する状況を検出するためのもので、そのような状況をドレイン電圧検出回路１３Ｂがしきい値電圧Ｖth2を用いて検出するとハイレベルの信号ＶＤ_fallを出力する。
ドレイン電圧検出回路１３Ｃで用いられる上記しきい値電圧Ｖth3は、二次側導通期間が終了してドレイン電圧Ｖｄが上昇したことを検出するためのものである。しきい値電圧Ｖth3はＶth1よりも高い値に設定されており、ドレイン電圧検出回路１３ＣがＶｄ＞Ｖth3の状態を検出するとＶＤＰ信号を出力する。この信号ＶＤＰは、ドレイン電圧検出回路１３Ｂへ供給され、ドレイン電圧検出回路１３Ｂは信号ＶＤＰがハイレベル（またはロウレベル）であることを条件に、図４の実施例回路では、VD_fall信号は、しきい値電圧Ｖth2よりもドレイン電圧Ｖｄが低下するとハイレベルに、ＶＤＰ信号が検出されるとロウレベルに切替わる。
ドレイン電圧検出回路１３Ｃで用いられる上記しきい値電圧Ｖth3は、二次側導通期間が終了してドレイン電圧Ｖｄが上昇したことを検出するためのものである。しきい値電圧Ｖth3はＶth1よりも高い値に設定されており、ドレイン電圧検出回路１３ＣがＶｄ＞Ｖth3の状態を検出するとＶＤＰ信号を出力する。この信号ＶＤＰは、ドレイン電圧検出回路１３Ｂへ供給され、ドレイン電圧検出回路１３Ｂは信号ＶＤＰがハイレベル（またはロウレベル）であることを条件に、図４の実施例回路では、VD_fall信号は、しきい値電圧Ｖth2よりもドレイン電圧Ｖｄが低下するとハイレベルに、ＶＤＰ信号が検出されるとロウレベルに切替わる。
【0026】
さらに、本実施形態における同期整流制御回路１０は、上記オフ検出回路１２の出力信号OFF_SIGとドレイン電圧検出回路１３Ａの出力信号ＶＤＬに基づいて、保護動作をするか否かを判定し判定信号JDG_SGを生成する保護判定回路１７と、オフ検出回路１２で使用されるターンオフしきい値電圧Ｖth_OFFの調整を行う電圧調整回路１８を備えている。電圧調整回路１８は、ドレイン電圧検出回路１３Ａの出力信号ＶＤＬと、ドレイン電圧検出回路１３Ｂの出力信号ＶＤ_fallと、保護判定回路１７からの判定信号JDG_SGと、オン検出回路１１の出力信号ON_SIGとに基づいて、Ｖth_OFFの調整を行う。
【0027】
具体的には、電圧調整回路１８は、ドレイン電圧検出回路１３Ｂからの信号ＶＤ_fallに基づいて、同期整流トランジスタＱ１のオン抵抗の増加やドレイン電流Ｉｄの増加によりドレイン電圧Ｖｄの波形が低下する状況が発生したと判定した場合に、ターンオフしきい値（Vth_OFF）を高くなる方向へ補正する。一方、そのような状況が発生していないと判定した場合、電圧調整回路１８はターンオフしきい値（Vth_OFF）を低くなる方へ補正する機能を有する。つまり、Vth_OFFを、同期整流素子のターンオフタイミングが同期整流トランジスタに流れる電流がゼロになるポイントに近づくように補正する
かかる機能を設けたことにより、前述した、ターンオフを早くするとボディダイオード整流期間が長くなって損失が増加するという前述の問題点３やゲート電圧ＶGSが早い段階で低下してオン抵抗が増加して導通損失が増加するという問題点４を解決することができる。
かかる機能を設けたことにより、前述した、ターンオフを早くするとボディダイオード整流期間が長くなって損失が増加するという前述の問題点３やゲート電圧ＶGSが早い段階で低下してオン抵抗が増加して導通損失が増加するという問題点４を解決することができる。
【0028】
保護判定回路１７は、予め設定された保護動作範囲（後述のＴ１）では、電圧調整回路１８がターンオフしきい値（Vth_OFF）を高くする補正を実行するのを禁止する機能を有する。かかる機能を設けている理由は、深い電流連続モード等において、同期整流トランジスタＱ１のオン抵抗の増加やドレイン電流Ｉｄの増加によりドレイン電圧Ｖｄの波形が下り傾斜する状況が検出しにくい状況に対応するためである。保護動作範囲の判定により、ターンオフしきい値（Vth_OFF）の補正後の安定点を、ドレイン電流Ｉｄが逆流する手前に設定することができる。
【0029】
図２には図１の同期整流制御回路１０を構成する電圧調整回路１８の具体的な回路構成例が、図３には図１の同期整流制御回路１０を構成する保護判定回路１７の具体的な回路構成例がそれぞれ示されている。
図２に示すように、電圧調整回路１８は、ラッチ対象の信号が入力されるＤ端子を有するフリップフロップＦＦ１と、上記オン検出回路１１の出力信号ON_SIGの立ち上がりに応じてワンショットパルス信号ＰＳを生成し出力するワンショットパルス生成回路ＯＰＧを備えている。上記フリップフロップＦＦ１のクロック端子ＣＬＫには、上記ドレイン電圧検出回路１３Ａの出力信号ＶＤＬが入力されており、該信号ＶＤＬの立ち上がりに同期して、そのときＤ端子に入力されている信号ＶＤ_ fallを取り込んで保持する。
図２に示すように、電圧調整回路１８は、ラッチ対象の信号が入力されるＤ端子を有するフリップフロップＦＦ１と、上記オン検出回路１１の出力信号ON_SIGの立ち上がりに応じてワンショットパルス信号ＰＳを生成し出力するワンショットパルス生成回路ＯＰＧを備えている。上記フリップフロップＦＦ１のクロック端子ＣＬＫには、上記ドレイン電圧検出回路１３Ａの出力信号ＶＤＬが入力されており、該信号ＶＤＬの立ち上がりに同期して、そのときＤ端子に入力されている信号ＶＤ_ fallを取り込んで保持する。
【0030】
また、電圧調整回路１８は、上記フリップフロップＦＦ１の出力Ｑと保護判定回路１７からの判定信号JDG_SGとワンショットパルス生成回路ＯＰＧからのパルス信号ＰＳを入力とするＡＮＤゲートＧ１と、上記フリップフロップＦＦ１の反転出力／Ｑとワンショットパルス生成回路ＯＰＧからのパルス信号ＰＳを入力とするＡＮＤゲートＧ２を備えている。
さらに、電圧調整回路１８は、上記ＡＮＤゲートＧ１の出力信号によってオン／オフ制御されるスイッチ素子Ｓ１と、該スイッチ素子Ｓ１と内部電源電圧ＲＥＧが印加される端子との間に接続された定電流源ＣＣ１と、上記ＡＮＤゲートＧ２の出力信号によってオン／オフ制御されるスイッチ素子Ｓ２と、該スイッチ素子Ｓ２と接地点との間に接続された定電流源ＣＣ２と、を備えている。そして、上記スイッチ素子Ｓ１とスイッチ素子Ｓ２とが直列に接続され、その接続ノードと接地点との間にコンデンサＣ１が接続されている。従って、スイッチ素子Ｓ１はコンデンサＣ１を充電するスイッチとして機能し、スイッチ素子Ｓ２はコンデンサＣ１を放電するスイッチとして機能する。なお、定電流源ＣＣ１、ＣＣ２は、カレントミラー回路からなる定電流源で構成することができる。
さらに、電圧調整回路１８は、上記ＡＮＤゲートＧ１の出力信号によってオン／オフ制御されるスイッチ素子Ｓ１と、該スイッチ素子Ｓ１と内部電源電圧ＲＥＧが印加される端子との間に接続された定電流源ＣＣ１と、上記ＡＮＤゲートＧ２の出力信号によってオン／オフ制御されるスイッチ素子Ｓ２と、該スイッチ素子Ｓ２と接地点との間に接続された定電流源ＣＣ２と、を備えている。そして、上記スイッチ素子Ｓ１とスイッチ素子Ｓ２とが直列に接続され、その接続ノードと接地点との間にコンデンサＣ１が接続されている。従って、スイッチ素子Ｓ１はコンデンサＣ１を充電するスイッチとして機能し、スイッチ素子Ｓ２はコンデンサＣ１を放電するスイッチとして機能する。なお、定電流源ＣＣ１、ＣＣ２は、カレントミラー回路からなる定電流源で構成することができる。
【0031】
一方、保護判定回路１７は、図３に示すように、上記オフ検出回路１２の出力信号OFF_SIGの立ち上がりによって起動され予め設定された所定時間（Ｔ１）を計時するタイマ回路ＴＭと、該タイマ回路ＴＭのタイムアップ信号が入力されるＤ端子を有するフリップフロップＦＦ２とを備えている。該フリップフロップＦＦ２のクロック端子ＣＬＫには、上記ドレイン電圧検出回路１３Ａの出力信号ＶＤＬが入力されており、信号ＶＤＬの立ち上がりに同期して、そのときＤ端子に入力されているタイマ回路ＴＭのタイムアップ信号を取り込んで保持する。そして、このフリップフロップＦＦ２の出力信号Ｑが、判定信号JDG_SIGとして上記電圧調整回路１８へ出力されるように構成されている。
なお、保護判定回路１７は図３の構成に限定されるものでなく、例えば後段の電圧生成回路（定電流源ＣＣ１，ＣＣ２、スイッチ素子Ｓ１，Ｓ２、コンデンサＣ１）の部分を、アップダウンカウンタとＤＡ変換回路で構成することも可能である。
なお、保護判定回路１７は図３の構成に限定されるものでなく、例えば後段の電圧生成回路（定電流源ＣＣ１，ＣＣ２、スイッチ素子Ｓ１，Ｓ２、コンデンサＣ１）の部分を、アップダウンカウンタとＤＡ変換回路で構成することも可能である。
【0032】
保護判定回路１７が上記のように構成されていることにより、オフ検出回路１２がターンオフタイミングを検出して出力信号OFF_SIGが立ち上がるとタイマ回路ＴＭが計時を開始し、所定の固定時間（Ｔ１）を計時する前にドレイン電圧検出回路１３Ａの出力信号ＶＤＬがロウレベルに変化すると、保護判定回路１７はロウレベルの信号JDG_SIGを電圧調整回路１８へ出力するため、電圧調整回路１８による補正は禁止される。
【0033】
一方、タイマ回路ＴＭが所定時間（Ｔ１）を計時した後にドレイン電圧検出回路１３Ａの出力信号ＶＤＬがロウレベルに変化すると、保護判定回路１７はハイレベルの信号JDG_SIGを電圧調整回路１８へ出力するため、電圧調整回路１８によるターンオフしきい値（Vth_OFF）を高くする補正が禁止されない。つまり、同期整流素子がターンオフされてからドレイン電圧が上昇するまでの時間が予め設定された所定時間以下の場合には電圧調整回路１８がターンオフしきい値（Vth_OFF）を高くする方向へ変化させるのが禁止されることとなる。なお、信号JDG_SIGは電圧調整回路１８のＡＮＤゲートＧ２には入力されていないため、信号JDG_SIGのいかんにかかわらず、電圧調整回路１８によるVth_OFFを低い方へ調整する補正は禁止されない。
【0034】
図４には、図１のＤＣコンバータにおける同期整流トランジスタＱ１のドレイン電圧Ｖｄおよび同期整流制御回路１０内の信号の変化（タイミングチャート）が示されている。
以下、図４～図６の波形図を参照しながら、図１の同期整流制御回路１０の動作について説明する。なお、図４は同期整流制御回路１０の５周期分の動作波形を示したもの、図５は図４におけるＴ０期間（Ｑ１がターンオフする前後の期間）を拡大して示したものである。
以下、図４～図６の波形図を参照しながら、図１の同期整流制御回路１０の動作について説明する。なお、図４は同期整流制御回路１０の５周期分の動作波形を示したもの、図５は図４におけるＴ０期間（Ｑ１がターンオフする前後の期間）を拡大して示したものである。
【0035】
図５において、実線は同期整流トランジスタＱ１が低オン抵抗のままターンオフしきい値（Vth_OFF）を補正した場合のドレイン電圧Ｖｄとゲート電圧ＶGSと同期整流トランジスタＱ１のドレイン電流Ｉｄの変化を示す。また、一点鎖線は同期整流トランジスタＱ１が高オン抵抗の状態でVth_OFFを補正した場合のドレイン電圧Ｖｄとゲート電圧ＶGSとＱ１のドレイン電流Ｉｄの変化を示す。さらに、破線はVth_OFFの補正後の波形を表わしている。
【0036】
図５に示されているように、Ｑ１が低オン抵抗の場合、ターンオフしきい値Vth_OFFの補正前においては、ドレイン電圧Ｖｄが補正前のVth_OFFに達するとゲート電圧ＶGSがロウレベルに立ち下がり、同期整流トランジスタＱ１がオフされる（ｔ３）。また、Ｑ１が低オン抵抗の場合、Vth_OFFの補正後においては、ドレイン電圧Ｖｄが補正後のVth_OFF1に達すると、ゲート電圧ＶGSがロウレベルに立ち下がり同期整流トランジスタＱ１がオフされる（ｔ３’）。ここで、ｔ３’はｔ３よりも、ドレイン電流Ｉｄが０に近いタイミングである。これにより、Ｑ１が低オン抵抗の場合でも、Vth_OFFを補正することで、製造工程でVth_OFFがばらついたとしても、ボディダイオード整流期間が長くなって損失が増加するのを防止することができる。
【0037】
一方、Ｑ１が高オン抵抗の場合、先ず低オン抵抗でドレイン電圧Ｖｄがディスチャージ開始電圧Ｖth4に達したタイミングｔ１でゲート電圧ＶGSが下がり始め、それによってオン抵抗が増加するのに応じてドレイン電圧Ｖｄが減少する。これをドレイン検出回路１３Ｂが検出して出力信号ＶＤ_fallが変化することで、ゲート電圧ＶGSが低い状態に保持される（ｔ２）。その後、ドレイン電圧Ｖｄが上昇し、ターンオフしきい値Vth_OFFの補正前においては、ドレイン電圧Ｖｄが補正前のVth_OFFに達すると、ゲート電圧ＶGSがロウレベルに立ち下がり同期整流トランジスタＱ１がオフされる（ｔ４）。
【0038】
また、ターンオフしきい値Vth_OFFの補正後においては、ドレイン電圧Ｖｄが補正後のVth_OFF1に達するとゲート電圧ＶGSがロウレベルに立ち下がり同期整流トランジスタＱ１がオフされる（ｔ４’）。これにより、Ｑ１が高オン抵抗の場合、Vth_OFFを補正することで、低オン抵抗の場合よりもさらにＱ１のオフのタイミングを、ドレイン電流Ｉｄのゼロのポイントに近付けることができる。
従来のターンオフしきい値電圧及びディスチャージ開始電圧は製造バラツキや動作条件によってバラツキが生じるため、図１０に示すように、ターンオフしきい値電圧ＶTH_OFFとディスチャージ開始電圧ＶTH_DSとの間に誤動作防止用のマージンを含んだ電位差ΔＶを設ける必要があるが、ディスチャージが開始する前にターンオフ動作へ移行しないようにするには、上記構成により、ディスチャージ開始電圧Ｖth4を比較的高い値に設定することが可能となり、それによってターンオフの直前にオン抵抗が高くなる期間を短くすることができる。その結果、Ｑ１における導通損失を減少させることができるという利点がある。
従来のターンオフしきい値電圧及びディスチャージ開始電圧は製造バラツキや動作条件によってバラツキが生じるため、図１０に示すように、ターンオフしきい値電圧ＶTH_OFFとディスチャージ開始電圧ＶTH_DSとの間に誤動作防止用のマージンを含んだ電位差ΔＶを設ける必要があるが、ディスチャージが開始する前にターンオフ動作へ移行しないようにするには、上記構成により、ディスチャージ開始電圧Ｖth4を比較的高い値に設定することが可能となり、それによってターンオフの直前にオン抵抗が高くなる期間を短くすることができる。その結果、Ｑ１における導通損失を減少させることができるという利点がある。
【0039】
また、図５において、Ｔ２はＱ１が低オン抵抗の場合における電圧調整回路１８によるターンオフしきい値Vth_OFFの補正が可能な範囲、Ｔ３はＱ１が高オン抵抗の場合における電圧調整回路１８によるVth_OFFの補正が可能な範囲である。図５より、Ｔ３はＴ２よりも狭いつまりＴ３＜Ｔ２であることが分かる。これにより、ＶTH_OFFの調整時の補正精度の影響を小さくすることができ、ターンオフ直前の同期整流トランジスタＱ１のボディダイオードによる整流期間を、低オン抵抗の場合よりも短くして損失を小さくすることができる。なお、Ｔ３＜Ｔ２となるのは、ドレイン電圧Ｖｄの波形の上昇傾きが高オン抵抗の場合の方が急であることに起因する。
【0040】
次に、電圧調整回路１８がターンオフしきい値Vth_OFFを高くする補正を実行するのを、保護判定回路１７により禁止する機能とその利点について、図５および図６を用いて説明する。なお、図５において、Ｔ１は保護判定回路１７による保護動作が行われる範囲を示している。
本実施形態においては、電圧調整回路１８がターンオフしきい値Vth_OFFを高くする補正を実行するのを禁止する機能があるため、図６に示すように、ターンオフが保護動作範囲Ｔ１に差し掛かる破線Ａで囲まれているような状況の下では、ドレイン電圧検出回路１３Ａの出力信号ＶＤＬの立ち上がりに同期して、ワンショットパルス生成回路ＯＰＧからパルス信号ＰＳが出力されても、Vth_OFFを高くする補正は行われず、直前のレベルを維持することとなる。
本実施形態においては、電圧調整回路１８がターンオフしきい値Vth_OFFを高くする補正を実行するのを禁止する機能があるため、図６に示すように、ターンオフが保護動作範囲Ｔ１に差し掛かる破線Ａで囲まれているような状況の下では、ドレイン電圧検出回路１３Ａの出力信号ＶＤＬの立ち上がりに同期して、ワンショットパルス生成回路ＯＰＧからパルス信号ＰＳが出力されても、Vth_OFFを高くする補正は行われず、直前のレベルを維持することとなる。
【0041】
上記のようなVth_OFFを高くする補正を禁止する機能がない場合、電圧調整回路１８がVth_OFFを高くする補正を実行することで、補正後の電圧Vth_OFF2が０Ｖよりも高くなり、ドレイン電流Ｉｄが負になるつまり同期整流トランジスタＱ１に逆流が発生するおそれがある。そして、逆流が発生すると、図５に破線Ｓで示すように、ドレイン電圧Ｖｄにサージ電圧が発生してしまう。一方、上述したように、電圧調整回路１８がVth_OFFを高くする補正を実行するのを禁止する機能があると、電圧調整回路１８による補正後の電圧がVth_OFF2のように高くなるのを回避することができ、ドレイン電圧Ｖｄにサージ電圧が発生するのを防止することができる。
【0042】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば上記実施形態の同期整流制御回路においては、コンパレータなどからなるドレイン電圧検出回路１３Ｂが設けられていると説明したが、この検出回路１３Ｂは、オン抵抗の増加や電流値の増加を検出できればよいため、ドレイン電圧Ｖｄの波形の下り傾斜を検知して判定基準として用いるように構成しても良い。また、コンパレータ以外の回路として、必要な信号だけを取り出すロジック回路を設けても良い。
また、上記実施形態の同期整流制御回路においては、ターンオフしきい値（Vth_OFF）の補正のタイミングをオン検出回路１１の出力信号ON_SIGに同期して行うようにしているが、他の信号（例えばＶＤＬ、ＶＤ_fall）に同期して行うようにしても良い。また、安定性を目的に補正のタイミング信号を、複数回観測してから補正を実行するなど別の条件の成立で生成して使用するようにしても良い。
また、上記実施形態の同期整流制御回路においては、ターンオフしきい値（Vth_OFF）の補正のタイミングをオン検出回路１１の出力信号ON_SIGに同期して行うようにしているが、他の信号（例えばＶＤＬ、ＶＤ_fall）に同期して行うようにしても良い。また、安定性を目的に補正のタイミング信号を、複数回観測してから補正を実行するなど別の条件の成立で生成して使用するようにしても良い。
【0043】
さらに、本発明を適用する同期整流回路は、上記実施形態のような二次側のコイルが１つである半波同期整流回路に限定されるものではなく、本発明は異なる電源方式の同期整流回路にも適用可能である。例えば、コンバータや二次側のコイルが２つである両波同期整流回路にも適用することができる。さらに、フライバック型に限定されず、フォワード型や共振型のスイッチング電源装置にも適用することができる。
【符号の説明】
【0044】
１０…同期整流制御回路、１１…オン検出回路（オンタイミング検出回路）、１２…オフ検出回路（オフタイミング検出回路）、１３Ａ…第１ドレイン検出回路（第１検出回路）、１３Ｂ…第２ドレイン検出回路（第２検出回路）、１３Ｃ…第３ドレイン検出回路、１４…ディスチャージ回路、１５…オン／オフ制御回路、１６…ゲートドライバ、１７…保護判定回路、１８…電圧調整回路、Ｌｓ…二次側コイル、Ｑ１…同期整流素子（同期整流用ＭＯＳトランジスタ、同期整流トランジスタ）、ＦＦ１…Ｄフリップフロップ（第１ラッチ回路）、ＦＦ２…Ｄフリップフロップ（第２ラッチ回路）、ＯＰＧ…ワンショットパルス生成回路、Ｇ１…ＡＮＤゲート（第１論理回路）、Ｇ２…ＡＮＤゲート（第２論理回路）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】