特開 2024-101608 デジタルアナログ変換器、データドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024101608

(43)【公開日】2024-07-30

(54)【発明の名称】デジタルアナログ変換器、データドライバ及び表示装置

(51)【国際特許分類】

   H03M 1/74 20060101AFI20240723BHJP

   G09G 3/20 20060101ALI20240723BHJP

   G09G 3/36 20060101ALI20240723BHJP

   G09G 3/3208 20160101ALI20240723BHJP

   G02F 1/133 20060101ALI20240723BHJP

【ＦＩ】

H03M1/74

G09G3/20 623F

G09G3/20 623H

G09G3/20 623G

G09G3/20 623R

G09G3/20 612D

G09G3/20 680G

G09G3/36

G09G3/3208

G09G3/20 641C

G09G3/20 611F

G02F1/133 550

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023005605

(22)【出願日】2023-01-18

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

2H193

5C006

5C080

5C380

5J022

【Ｆターム（参考）】

2H193ZA02

2H193ZF04

2H193ZF05

2H193ZF06

2H193ZF32

2H193ZF33

2H193ZF34

5C006AA16

5C006AF83

5C006BB11

5C006BC03

5C006BC11

5C006BF03

5C006BF04

5C006BF25

5C006BF31

5C006BF43

5C006BF46

5C006EC08

5C006FA41

5C080AA06

5C080AA10

5C080BB05

5C080DD22

5C080EE29

5C080JJ02

5C080JJ03

5C080KK26

5C380AA01

5C380AB04

5C380AC20

5C380BA11

5C380CA04

5C380CA12

5C380CA16

5C380CA31

5C380CB01

5C380CB37

5C380CE05

5C380CE07

5C380CF07

5C380CF09

5C380CF24

5C380CF26

5C380CF29

5C380CF48

5C380CF64

5C380DA06

5J022AB06

5J022BA06

5J022CD03

5J022CE09

5J022CF09

(57)【要約】

【目的】回路規模の増大を抑えて省面積化を図ることが可能な多ビットデジタルアナログ変換器、データドライバ及び表示装置を提供する。
【構成】本発明は、低電圧のデジタルデータ信号の振幅を増加させた高電圧のデジタルデータ信号により、複数の参照電圧のうちから選択した２つの参照電圧のうちの一方又は他方を夫々が有する複数の入力電圧を生成するデコーダと、複数の差動対を有し、複数の差動対各々の非反転入力端で複数の入力電圧を受け、夫々の反転入力端で出力電圧信号を受けることで、２つの参照電圧を２のべき乗個に分割した電圧レベルのうちの１の電圧レベルを有する出力電圧信号を生成する差動増幅器と、を含み、差動増幅器は、複数の差動対各々のテイルに流すテイル電流を生成する複数の電流源と、複数の差動対各々のテイルと複数の電流源各々との間に設けられており、複数の電流源各々に掛かる電圧を低電圧以下に保持する複数のクランプトランジスタと、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

低電圧のデジタルデータ信号を高電圧のアナログの出力電圧信号に変換するデジタルアナログ変換器であって、
互いに異なる複数の参照電圧を生成する参照電圧生成部と、
前記低電圧のデジタルデータ信号を受けその信号の振幅を増加させた高電圧のデジタルデータ信号に変換するレベルシフタと、
前記高電圧のデジタルデータ信号に基づき、前記複数の参照電圧のうちから電圧値が異なる２つの参照電圧を選択し、前記２つの参照電圧のうちの一方又は他方を夫々が有する複数の入力電圧を生成するデコーダと、
並列接続された複数の差動対を有し、前記複数の差動対各々の非反転入力端で前記複数の入力電圧を受けると共に前記複数の差動対各々の反転入力端で前記出力電圧信号を受けることで、前記２つの参照電圧を２のべき乗個に分割した電圧レベルのうちの１の電圧レベルを有する前記出力電圧信号を生成する差動増幅器と、を含み、
前記差動増幅器は、
前記複数の差動対各々のテイルに流すテイル電流を生成する複数の電流源と、
前記複数の差動対各々のテイルと前記複数の電流源各々との間に設けられており、前記複数の電流源各々に掛かる電圧を前記高電圧より低い電圧に保持する複数のクランプトランジスタと、を含むことを特徴とするデジタルアナログ変換器。

【請求項2】

前記複数の電流源の各々は、前記差動対を構成するトランジスタ及び前記クランプトランジスタよりも低耐圧の低電圧トランジスタから構成されることを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項3】

前記複数のクランプトランジスタの各々は、自身のドレインが前記差動対の前記テイルに接続されており、自身のソースが前記電流源に接続されており、自身のゲートに所定のバイアス電圧が供給されているトランジスタであることを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項4】

前記複数のクランプトランジスタの各々は、前記複数の電流源各々に掛かる電圧を前記低電圧以下に保持することを特徴とする請求項３に記載のデジタルアナログ変換器。

【請求項5】

前記複数の電流源の各々は、前記低電圧のデジタルデータ信号の所定ビット群に基づき前記差動対の各々に流す前記テイル電流の電流比が可変な可変電流源であることを特徴とする請求項１又は２に記載のデジタルアナログ変換器。

【請求項6】

前記複数の電流源は、
夫々が自身のゲートで受けたバイアス電圧に対応した固定電流を生成する複数の定電流源トランジスタと、
前記所定ビット群により前記複数の差動対各々のテイルを前記複数の定電流源トランジスタに接続する経路を制御するスイッチ回路と、から構成されることを特徴とする請求項５に記載のデジタルアナログ変換器。

【請求項7】

前記差動増幅器は、等価な２のＫ乗個（但しＫは１以上の整数）の差動対を有し、前記２のＫ乗個の差動対各々のテイルに流す前記テイル電流の電流比が一定に制御され、前記２つの参照電圧を２のＫ乗個に分割した電圧レベルのうちの１の電圧レベルを有する前記出力電圧信号を生成する、ことを特徴とする請求項１～４のいずれか１に記載のデジタルアナログ変換器。

【請求項8】

前記差動増幅器は、等価な２のＫ乗個（但しＫは１以上の整数）の差動対を有し、前記２のＫ乗個の差動対各々のテイルに流すテイル電流の電流比が可変に制御され、前記２つの参照電圧を２のＭ乗個（但しＭはＫより大の整数）に分割した電圧レベルのうちの１の電圧レベルを有する前記出力電圧信号を生成する、ことを特徴とする請求項１～４のいずれか１に記載のデジタルアナログ変換器。

【請求項9】

請求項１又は２に記載の前記デジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ信号の各々を前記低電圧のデジタルデータ信号として受け、前記映像デジタルデータ信号の各々を複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧信号に変換して表示パネルの複数のデータ線に供給することを特徴とするデータドライバ。

【請求項10】

クロック信号に同期してタイミングが異なる複数のラッチタイミング信号を生成するシフトレジスタと、
前記複数のラッチタイミング信号のタイミングで前記映像デジタルデータ信号の各々を取り込むデータレジスタラッチと、
前記データレジスタラッチに取り込まれた前記映像デジタルデータ信号各々に対して振幅を増加するレベルシフト処理を施すことで複数の前記高電圧のデジタルデータ信号を生成する高電圧レベルシフタと、を含み、
前記高電圧レベルシフタ、前記デコーダ、前記差動対及び前記複数のクランプトランジスタは高電圧回路で構成され、
前記シフトレジスタ、前記データレジスタラッチ、及び前記複数の電流源は、前記高電圧回路よりも低い電源電圧で動作する低電圧回路で構成されていることを特徴とする請求項９に記載のデータドライバ。

【請求項11】

夫々に複数の表示セルが接続されている複数のデータ線を有する表示パネルと、
前記低電圧のデジタルデータ信号として各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ信号の各々を受け、前記映像デジタルデータ信号の各々を請求項１又は２に記載の前記デジタルアナログ変換器の各々によって夫々がアナログの電圧値を有する複数の前記出力電圧信号に変換して前記表示パネルの前記複数のデータ線に供給するデータドライバと、を含むことを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルアナログ変換器、及び当該デジタルアナログ変換器を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。

【背景技術】

【0002】

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。

【0003】

以下に、データドライバの概略構成について説明する。

【0004】

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。

【0005】

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のＳ個（Ｓは２以上の整数）毎に取り込み、Ｓ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたＳ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たＳ個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。

【0006】

デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。

【0007】

参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも２つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。

【0008】

デコーダ部は、データドライバの各出力に夫々対応して設けられているＳ個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された参照電圧群が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。

【0009】

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するＳ個の差動増幅器を有する。

【0010】

ところで、上記したデジタルアナログ変換部では、参照電圧群生成部で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。

【0011】

しかしながら、参照電圧群生成部で生成する参照電圧の数を増やすと、その分の配線領域や参照電圧を選択するデコーダに含まれるスイッチ素子の数も増加し、データドライバのチップサイズ（製造コスト）が増加する。

【0012】

そこで、上記した差動増幅器として、輝度レベルに基づいて選択された２つの参照電圧を、所定の重み付けにて分割（内挿）することで、３つ以上の複数の電圧値を出力することが可能な差動増幅器を採用したデジタルアナログ変換器が提案されている（例えば、特許文献１参照）。

【0013】

特許文献１には、２つの参照電圧を４個に分割する４個の電圧値のうちの１の電圧値を有する出力電圧を出力する負帰還型の差動増幅器と、それを用いたデジタルアナログ変換器が提案されている。かかる差動増幅器は、出力電圧がそれぞれの反転入力端に共通に帰還入力され、非反転入力端は１対１対２毎に共通接続された等価な４つの差動対を備える。当該差動増幅器では、デジタルアナログ変換の対象となるデジタルデータ信号の下位２ｂｉｔのデータに応じて、上記した２つの参照電圧を各差動対の非反転入力端に選択的に入力することで、該２つの参照電圧を分割する４つのアナログの電圧レベルを選択出力することができる。該差動増幅器を含むデジタルアナログ変換器は、デジタルデータ信号の上位ｂｉｔデータにより、４階調置きの参照電圧群から隣接する２つの参照電圧を選択することで、参照電圧群の電圧数Ｆ（Ｆは２以上の整数）に対して（Ｆ－１）の４倍の電圧レベルを該差動増幅器から出力することが可能である。

【0014】

なお、上記デジタルアナログ変換器は拡張可能であり、例えば、等価な８つの差動対により、デジタルデータ信号の下位３ｂｉｔのデータに基づき、２つの参照電圧を選択的に各差動対の非反転入力端に入力することで該２つの参照電圧を分割する８つの電圧レべルが出力可能な差動増幅器を含む。これにより、当該デジタルアナログ変換器は、デジタルデータに応じて、入力する参照電圧群の電圧数Ｆに対して（Ｆ－１）の８倍の電圧レベルを出力することが可能となる。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開２００２－４３９４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

医療やプロ仕様等の高精細な画像が要求されるハイエンド表示装置では、例えば１０～１２ｂｉｔの多階調での表示が求められている。また有機ＥＬ表示装置では、ガンマカーブがＲＧＢ毎に異なるため、ＲＧＢ共通のガンマ構成にする場合は、色毎のガンマカーブに対応するため少なくとも１０ｂｉｔ以上のデジタルデータに対応した階調を備える必要がある。

【0017】

ところで、例えば１０ｂｉｔデジタルデータに対応したデジタルアナログ変換器で表現する階調数は１０２４階調であり、当該デジタルデータのビット数が１ｂｉｔ増加する毎に、その階調数は２倍単位で増加する。このように、デジタルアナログ変換器では、デジタルデータのビット数が１ｂｉｔ増加する毎に回路規模（面積）が倍数で増加するので、１０ｂｉｔ以上の多ｂｉｔのデジタルデータに対応したデジタルアナログ変換器は面積増加が著しい。

【0018】

尚、省面積化を図るべく、デジタルアナログ変換器として特許文献１の技術を適用した場合にも、２つの参照電圧を分割する電圧レベル数（以下。分割電圧レベル数）を増やさなければならない。

【0019】

例えば特許文献１のデジタルアナログ変換器では、分割電圧レベル数は４、８、１６、…と増やすことが可能であるが、使用する差動増幅器は分割電圧レベル数と同数の差動対が必要となる。

【0020】

よって、分割電圧レベル数を大幅に増やす（例えば８→１６）と、デジタルアナログ変換器を構成するデコーダ面積は削減される一方、差動増幅器の面積自体が大幅に増加するという問題が生じる。

【0021】

そこで、本発明は、分割電圧レベル数が大きくても省面積化を図ることが可能なデジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及び表示装置を提供する。

【課題を解決するための手段】

【0022】

本発明に係るデジタルアナログ変換器は、低電圧のデジタルデータ信号を高電圧のアナログの出力電圧信号に変換するデジタルアナログ変換器であって、互いに異なる複数の参照電圧を生成する参照電圧生成部と、前記低電圧のデジタルデータ信号を受けその信号の振幅を増加させた高電圧のデジタルデータ信号に変換するレベルシフタと、前記高電圧のデジタルデータ信号に基づき、前記複数の参照電圧のうちから電圧値が異なる２つの参照電圧を選択し、前記２つの参照電圧のうちの一方又は他方を夫々が有する複数の入力電圧を生成するデコーダと、並列接続された複数の差動対を有し、前記複数の差動対各々の非反転入力端で前記複数の入力電圧を受けると共に前記複数の差動対各々の反転入力端で前記出力電圧信号を受けることで、前記２つの参照電圧を２のべき乗個に分割した電圧レベルのうちの１の電圧レベルを有する前記出力電圧信号を生成する差動増幅器と、を含み、前記差動増幅器は、前記複数の差動対各々のテイルに流すテイル電流を生成する複数の電流源と、前記複数の差動対各々のテイルと前記複数の電流源各々との間に設けられており、前記複数の電流源各々に掛かる電圧を前記高電圧より低い電圧に保持する複数のクランプトランジスタと、を含む。

【0023】

本発明に係るデータドライバは、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ信号の各々を前記低電圧のデジタルデータ信号として受け、前記映像デジタルデータ信号の各々を複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧信号に変換して表示パネルの複数のデータ線に供給することを特徴とする。

【0024】

本発明に係る表示装置は、夫々に複数の表示セルが接続されている複数のデータ線を有する表示パネルと、前記低電圧のデジタルデータ信号として各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ信号の各々を受け、前記映像デジタルデータ信号の各々を上記したデジタルアナログ変換器の各々によって夫々がアナログの電圧値を有する複数の前記出力電圧信号に変換して前記表示パネルの前記複数のデータ線に供給するデータドライバと、を含む。

【発明の効果】

【0025】

本発明では、低電圧のデジタルデータ信号を高電圧のアナログの出力電圧信号に変換するデジタルアナログ変換器として、以下のレベルシフタ、デコーダ、及び差動増幅器を含むものを採用している。

【0026】

すなわち、レベルシフタは、低電圧のデジタルデータ信号の振幅を増加させることでこれを高電圧のデジタルデータ信号に変換する。デコーダは、この高電圧のデジタルデータ信号に基づき、複数の参照電圧のうちから２つの参照電圧を選択し、選択した２つの参照電圧のうちの一方又は他方を夫々が有する複数の入力電圧を生成し差動増幅器に供給する。この差動増幅器は、並列接続された複数の差動対を有し、これら差動対各々の非反転入力端で上記した複数の入力電圧を受けると共に当該差動対各々の反転入力端で出力電圧信号を受けることで、２つの参照電圧を２のべき乗個に分割した電圧レベルのうちの１の電圧レベルを有する出力電圧信号を生成する。

【0027】

ここで、かかる差動増幅器では、上記した複数の差動対各々のテイルに流すテイル電流を生成する複数の電流源と、複数の差動対との間に、当該複数の電流源各々に掛かる電圧を低電圧以下に保持する複数のクランプトランジスタを設けている。なお、クランプトランジスタは高電圧素子で構成されるが、電流源等を制御するトランジスタとは異なり高精度は必要ないため、例えば高電圧素子の最小サイズで構成できる。

【0028】

さらに、各電流源を低電圧回路で構成することができるので、差動対の数を増やすことで分割電圧レベル数を増加してもデジタルアナログ変換器の省面積化を図ることが可能となる。また、このようなデジタルアナログ変換器を、表示パネルを駆動するデータドライバ内の複数の出力段各々の増幅器として用いることで、データドライバ自体を省面積化することが可能となる。この際、当該増幅器の各々に含まれる差動対に流すテイル電流を生成する電流源を、一般的に高電圧回路よりも製造ばらつきが小さく高密度化が可能な低電圧回路（低電圧トランジスタを含む）で構成することができるので、高精度化及び省面積化を図ることが可能となる。

【図面の簡単な説明】

【0029】

【図1】本発明に係る第１の実施例によるデジタルアナログ変換器１００の構成を示す回路図である。

【図2A】デジタルアナログ変換器１００の第１の仕様の一例を示す図である。

【図2B】デジタルアナログ変換器１００の第１の仕様の他の一例を示す図である。

【図2C】デジタルアナログ変換器１００の第１の仕様の更に他の一例を示す図である。

【図3】デジタルアナログ変換器１００の第２の仕様の一例を示す図である。

【図4】本発明に係る第２の実施例によるデジタルアナログ変換器２００の構成を示す回路図である。

【図5】デジタルアナログ変換器２００の第１の仕様の一例を示す図である。

【図6】テイル電流制御回路１４Ｂ＿Ｘの構成を示す回路図である。

【図7】デジタルアナログ変換器２００の第２の仕様の一例を示す図である。

【図8】テイル電流制御回路１４Ｂ＿Ｙの構成を示す回路図である。

【図9】本発明に係る第３の実施例によるデジタルアナログ変換器３００の構成を示す回路図である。

【図10】デジタルアナログ変換器３００の第１の仕様の一例を示す図である。

【図11】テイル電流制御回路１４Ｃ＿Ｘの構成を示す回路図である。

【図12】本発明に係るデジタルアナログ変換器を含むデータドライバを有する表示装置５００の構成を示すブロック図である。

【図13】テイル電流制御回路１４及び低電圧バイアス回路１４０の内部構成の一例を示す回路図である。

【発明を実施するための形態】

【0030】

以下に本発明の実施例について詳細に説明する。

【実施例0031】

図１は、本発明に係る第１の実施例によるデジタルアナログ変換器１００の構成を示す回路図である。

【0032】

デジタルアナログ変換器１００は、変換対象となる低電圧のＮビット（Ｎは３以上の正数）のデジタルデータ信号ＤＴを受け、これを高電圧のアナログの電圧値を有する出力電圧信号Ｖｏｕｔに変換して出力する。

【0033】

デジタルアナログ変換器１００は、デコーダ５０、レベルシフタ６０及び差動増幅器１０＿１を含む。

【0034】

レベルシフタ６０は、デジタルデータ信号ＤＴの信号レベルの振幅を増加する方向にレベルシフトした高電圧のＮビットのデジタルデータ信号を生成し、これをデコーダ５０に供給する。

【0035】

デコーダ５０は、かかる高電圧のデジタルデータ信号と共に参照電圧群を受ける。尚、参照電圧群とは、デジタルデータ信号ＤＴによって表現可能な最大値に対応した最大電圧値及び最小値に対応した最小電圧値と、これら最大電圧値及び最小電圧値間の複数の中間電圧値と、を夫々が有する複数の電圧からなる。

【0036】

デコーダ５０は、高電圧のデジタルデータ信号に基づき、参照電圧群のうちから、互いに異なる電圧値を有する２つの参照電圧を参照電圧Ｖｇｘ及びＶｇｙとして選択する。次に、デコーダ５０は、選択した２つの参照電圧Ｖｇｘ及びＶｇｙを、差動増幅器１０＿１の非反転入力端ｔ１～ｔ２^Ｋ（Ｋは１以上Ｎ未満の整数）に夫々振り分けることで、当該非反転入力端ｔ１～ｔ２^Ｋに入力する入力電圧Ｖ１～Ｖ２^Ｋを生成する。すなわち、デコーダ５０は、夫々が参照電圧Ｖｇｘ及びＶｇｙのうちの一方を有する入力電圧Ｖ１～Ｖ２^Ｋを、差動増幅器１０＿１の非反転入力端ｔ１～ｔ２^Ｋに供給する。

【0037】

差動増幅器１０＿１は、夫々が参照電圧Ｖｇｘ及びＶｇｙのうちの一方を有する入力電圧Ｖ１～Ｖ２^Ｋに基づき、参照電圧Ｖｇｘ及びＶｇｙ間の電圧を２のべき乗個に分割した電圧レベルのうちの１つを、出力電圧信号Ｖｏｕｔとして出力する。

【0038】

差動増幅器１０＿１は、各々にテイル電流が供給され、出力対同士が互いに共通接続された２のＫ乗個の同一導電型（図１ではＮチャネル型）の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）と、耐圧保護回路１３Ａ、テイル電流制御回路１４Ａ、カレントミラー回路２０、及び増幅段３０を含む。ここで、２のＫ乗個の差動対は、各々を構成するトランジスタの特性が同等である等価な差動対で構成されるものとする。なお、２のＫ乗個の差動対において、各端子同士が共通な信号を受ける複数のトランジスタを集約し、トランジスタサイズを変更して差動対数を削減する等価変更も本発明に含むものとする。但し、説明の便宜上、各実施例の差動増幅器は、等価な２のべき乗個の差動対を有する構成で説明する。

【0039】

カレントミラー回路２０は、ゲート同士、ソース同士がそれぞれ共通接続されたＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ１１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ１２に接続されている。またノードｎ１１、ｎ１２は、２のＫ乗個の差動対の共通接続された出力対とそれぞれ接続されている。かかる構成により、カレントミラー回路２０は、２のＫ乗個の差動対に共通の負荷として機能する。

【0040】

増幅段３０は、共通接続された２のＫ乗個の差動対の出力対（ノードｎ１１、ｎ１２）の一方又は両方の出力信号を受けて増幅作用を生じ、当該増幅作用によって生成された電圧を出力電圧信号Ｖｏｕｔとして出力端子Ｓｋを介して出力する。

【0041】

差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の反転入力端、つまりＮチャネル型のトランジスタ（以下、差動対トランジスタとも称する）１２＿１～１２＿２^Ｋ各々のゲートには、出力電圧信号Ｖｏｕｔが帰還入力されている。

【0042】

差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端、つまりＮチャネル型のトランジスタ（以下、差動対トランジスタとも称する）１１＿１～１１＿２^Ｋ各々のゲートには、非反転入力端ｔ１～ｔ２^Ｋで受けた電圧（Ｖｇｘ又はＶｇｙ）が供給される。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各々は、対を為すトランジスタ各々のソース同士が接続されている。

【0043】

尚、トランジスタ１１＿１～１１＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１１によって共通に接続されている。トランジスタ１２＿１～１２＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１２によって共通に接続されている。すなわち２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は出力対同士が共通接続された並列形態の接続構成とされている。

【0044】

耐圧保護回路１３Ａは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各々に対応して設けられているＮチャネル型のトランジスタ（以下、クランプトランジスタとも称する）１３Ａ＿１～１３Ａ＿２^Ｋを含む。クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋ各々のドレインは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）のうちの対応する差動対のソースに夫々接続されている。また、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋ各々のゲートには所定の電圧値を有するバイアス電圧ＢＩＡＳが供給されている。

【0045】

テイル電流制御回路１４Ａは、トランジスタで構成された複数の電流源（以下、電流源トランジスタとも称する）１４Ａ＿１～１４Ａ＿２^Ｋを含む。電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋ各々のドレインは、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋ各々のソースと接続されている。また、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋ各々のソースには基準電源電圧ＶＳＳＡ（例えば０Ｖ）が印加されており、夫々のゲートには、低電圧のバイアス電圧が供給されている。尚、この低電圧のバイアス電圧は、後述する低位電源電圧ＶＤＤＤ未満の電圧値を有する。かかる構成により、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各々に、電流値一定の基準電流Ｉｏをテイル電流として流す。

【0046】

ここで、上記したカレントミラー回路２０のトランジスタ２１、２２、差動対トランジスタ１１＿１～１１＿２^Ｋ、１２＿１～１２＿２^Ｋ、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋの各々は、高位電源電圧ＶＤＤＡ（例えば８Ｖ）で動作する耐圧の高い高電圧トランジスタで構成される。なお、かかる高電圧トランジスタの素子耐圧は、高位電源電圧ＶＤＤＡに対して所定（例えば＋１０％～＋２０％程度）の電圧マージンを加えたものとする。

【0047】

一方、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋの各々は、高位電源電圧ＶＤＤＡよりも低い低位電源電圧ＶＤＤＤ（例えば１．５Ｖ）で動作する、耐圧の低い低電圧トランジスタで構成される。なお、かかる低電圧トランジスタの素子耐圧は、低位電源電圧ＶＤＤＤに対して所定（例えば＋１０％～＋２０％程度）の電圧マージンを加えたものとする。

【0048】

このように、デジタルアナログ変換器１００に含まれる差動増幅器１０＿１では、差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）の各テイルと、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋの各々との間に、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋを設けている。

【0049】

クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋの各々は、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋ各々のドレイン電圧を、バイアス電圧ＢＩＡＳから各クランプトランジスタの閾値電圧を差し引いた分だけ低い電圧以下に保持する。尚、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋの各ゲートに供給されているバイアス電圧ＢＩＡＳは、例えば低位電源電圧ＶＤＤＤ、又は低位電源電圧ＶＤＤＤ近傍の電圧値とする。

【0050】

よって、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋにより、差動増幅器１０＿１に含まれる電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋのドレイン・ソース間電圧を、高位電源電圧ＶＤＤＡより低い電圧である低位電源電圧ＶＤＤＤ以下に保持することが可能となる。

【0051】

これにより、差動増幅器１０＿１に含まれる差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）の各々に流すテイル電流を生成する電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋとして、前述したように耐圧の低い低電圧トランジスタを用いることが可能となる。

【0052】

以下に、図１に示す差動増幅器１０＿１の電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋを低電圧トランジスタで構成することによって得られる効果について説明する。

【0053】

図１に示す差動増幅器１０＿１は、前述したように複数の差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）を備える。差動増幅器１０＿１では、これら差動対各々の非反転入力端に供給された２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の組合せに応じて、各差動対から出力される差動出力電流を合成し、カレントミラー回路２０及び増幅段３０で電流電圧変換することで出力電圧信号Ｖｏｕｔを生成する。

【0054】

ここで、差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）の各々にテイル電流を供給する電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋは、予め定められた電流比のテイル電流を供給する必要がある。尚、高精度な出力電圧信号Ｖｏｕｔを生成するためには、差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）の相対精度とともに、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋで出力するテイル電流の電流比の相対精度を高くする必要が生じる。
なお、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋがない構成の場合には、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋは、高電圧トランジスタで構成されるとともに、差動対の各テイルの電位変動に対応するため、ドレイン・ソース間電圧が変動しても電流精度が保てるように、自身のチャネル長を大きく設定する必要がある。

【0055】

したがって、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋは、一般的に設計基準（最小値）よりも大きなサイズのものが用いられる。またトランジスタの相対精度は、トランジスタの耐圧（ゲート絶縁膜厚）にも依存し、トランジスタの耐圧が高くなるほどゲート絶縁膜厚の製造ばらつきが増加するため、相対精度は低下する。

【0056】

しかし、クランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋを設けることで、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋは低電圧トランジスタで構成できるとともに、差動対の各テイルの電位変動の影響を受けないため、各電流源トランジスタはチャネル長を小さく設定できる。

【0057】

よって、差動増幅器１０＿１のように電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋを製造ばらつきの小さい低電圧トランジスタで構成することで、高電圧トランジスタで構成する場合より数分の１の小さいサイズで同等の相対精度を実現できる。

【0058】

また、トランジスタ間の分離基準も縮まるため、多数の電流源トランジスタを含む回路のレイアウト面積を削減することができる。なお、電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋを低電圧トランジスタで構成することで、その耐圧を保持するためのクランプトランジスタ１３Ａ＿１～１３Ａ＿２^Ｋが必要となるが、クランプトランジスタは電流比の相対精度に寄与しないので高電圧トランジスタの設計基準（最小値）で構成することができる。

【0059】

したがって、図１に示すデジタルアナログ変換器１００では、差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）に流す電流を供給する電流源トランジスタ１４Ａ＿１～１４Ａ＿２^Ｋの各々として、耐圧の低い低電圧トランジスタを採用することで、デジタルアナログ変換精度を落とすことなく省面積化を図ることが可能となる。

【0060】

なお、差動増幅器１０＿１に含まれるカレントミラー回路２０としては、図１に示す構成に限らず、例えばカスコード型等の任意のカレントミラー回路を採用しても良い。

【0061】

また、差動増幅器１０＿１に含まれる差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）としては、図１に示すＮチャネル型の差動対に代えて、Ｐチャネル型の差動対や、Ｎチャネル型のトランジスタ及びＰチャネル型のトランジスタで対を為す両導電型の差動対を採用しても良い。

【0062】

そこで、以下の各実施例においても説明の便宜上、図１と同様な２のＫ乗個のＮチャネル型の差動対を備えた構成例で説明するが、上記したような部分的置換が同様に可能であることは勿論である。

【0063】

次に、図１に示すデジタルアナログ変換器１００の具体例について説明する。図１に示すデジタルアナログ変換器１００は、差動増幅器１０＿１が等価な２のＫ乗個の差動対を備え、各差動対には電流比が一定のテイル電流が供給され、デコーダ５０で選択された２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を２のＫ乗個に分割する電圧レベルから、デジタルデータ信号ＤＴの下位Ｋｂｉｔに対応する１の電圧レベルを増幅出力するものである。

【0064】

図２Ａ～図２Ｃは、デジタルアナログ変換器１００の差動対を４個（Ｋ＝２）で構成した場合での仕様例を示す図である。

【0065】

尚、図２Ａ～図２Ｃの各々では、デジタルデータ信号ＤＴの下位２ｂｉｔ（Ｄ０、Ｄ１）に基づきデコーダ５０が４個の差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）の第１～第４の非反転入力端に供給する入力電圧Ｖ１～Ｖ４に夫々割り当てる２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の組合せと、その結果、差動増幅器１０＿１から出力される出力電圧信号Ｖｏｕｔとの関係を表す。

【0066】

ここで、４つの差動対を有する差動増幅器１０＿１から出力される出力電圧信号Ｖｏｕｔは、以下の式で表される。

【0067】

Ｖｏｕｔ＝（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／４
尚、便宜上、図２Ａ～図２Ｃでは、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を電圧レベル（０、４）で表している。この際、出力電圧信号Ｖｏｕｔは、電圧レベル０及び４の間を４分割する電圧レベル０～４のうちの１の電圧レベルを有する信号となる。

【0068】

すなわち、デコーダ５０は、デジタルデータ信号ＤＴから下位２ｂｉｔ（Ｄ０、Ｄ１）を除く上位ビット群の値により、電圧レベルが４レベル間隔の電圧からなる参照電圧群から、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）として、例えば電圧レベル（０、４）、（４、８）、（８、１２）、・・・、のうちの１組を選択する。図２Ａ～図２Ｃに示す一例では、デコーダ５０が参照電圧（Ｖｇｘ，Ｖｇｙ）として電圧レベル（０、４）を選択した場合での仕様例を表している。よって、図２Ａ～図２Ｃでは、電圧レベル０及び４の間を２の２乗個に分割、つまり４分割した電圧レベル０、１、２、３、４のうち電圧レベル０～３又は１～４を出力電圧信号Ｖｏｕｔとして出力する仕様例が示されている。

【0069】

例えば図２Ａは、デジタルデータ信号ＤＴの下位２ｂｉｔ（Ｄ０、Ｄ１）により、参照電圧Ｖｇｙ（電圧レベル４）を含む電圧レベル１～４を取り出す仕様である。図２Ａに示す仕様では、下位２ｂｉｔ（Ｄ１、Ｄ０）で表される４つのコード（０、０）～（１、１）により、そのコードの値が１つ増える度に、４個の差動対の第１～第４の非反転入力端に供給される入力電圧Ｖ１～Ｖ４が、Ｖ１、Ｖ２、Ｖ３、Ｖ４の順に電圧レベル０の状態から電圧レベル４の状態に変化する。

【0070】

図２Ｂは、デジタルデータ信号ＤＴの下位２ｂｉｔ（Ｄ０、Ｄ１）により、参照電圧Ｖｇｘ（電圧レベル０）を含む電圧レベル０～３を取り出す仕様である。図２Ａに示す仕様では、下位２ｂｉｔ（Ｄ１、Ｄ０）で表される４つのコード（０、０）～（１、１）により、そのコードの値が１つ増える度に、４個の差動対のうちの第１～第３の非反転入力端に供給される入力電圧Ｖ１～Ｖ３が、Ｖ１、Ｖ２、Ｖ３の順に電圧レベル０の状態から電圧レベル４の状態に変化する。尚、図２Ｂの仕様では、第４の非反転入力端に供給される入力電圧Ｖ４は電圧レベル０が固定して供給される。

【0071】

図２Ｃは、電圧レベル１～４を取り出す仕様であり、且つ４個の差動対のうち第３番目と第４番目の差動対の非反転入力端に対して共通の電圧レベルを有する入力電圧Ｖ３及びＶ４を供給するようにした仕様である。

【0072】

この際、デジタルアナログ変換器１００は、図２Ａ～図２Ｃのいずれの仕様を採用した場合でも、４個の差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）に電流を供給する電流源（１４Ａ＿１～１４Ａ＿４）を低電圧の電流源トランジスタで構成することで、差動増幅器１０＿１及びデジタルアナログ変換器１００の省面積化が実現できる。

【0073】

図３は、図１に示すデジタルアナログ変換器１００で差動対を８個（Ｋ＝３）で構成した場合での仕様例を示す図である。

【0074】

尚、図３では、デジタルデータ信号ＤＴの下位３ｂｉｔ（Ｄ０、Ｄ１、Ｄ２）に基づきデコーダ５０が８個の差動対（１１＿１、１２＿１）～（１１＿８、１２＿８）の第１～第８の非反転入力端に供給する入力電圧Ｖ１～Ｖ８に夫々割り当てる２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の組合せと、その結果、差動増幅器１０＿１から出力される出力電圧信号Ｖｏｕｔとの関係を表す。

【0075】

ここで、８つの差動対を有する差動増幅器１０＿１から出力される出力電圧信号Ｖｏｕｔは、以下の式で表される。

【0076】

Ｖｏｕｔ＝（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４＋Ｖ５＋Ｖ６＋Ｖ７＋Ｖ８）／８
尚、便宜上、図８では、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を電圧レベル（０、８）で表している。この際、出力電圧信号Ｖｏｕｔは、電圧レベル０及び８の間を８分割する電圧レベル０～８のうちの１の電圧レベルを有する信号となる。

【0077】

すなわち、デコーダ５０は、デジタルデータ信号ＤＴから下位３ｂｉｔ（Ｄ０－Ｄ２）を除く上位ビット群の値により、電圧レベルが８レベル間隔の電圧からなる参照電圧群から、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）として、例えば電圧レベル（０、８）、（８、１６）、（１６、２４）、・・・、のうちの１組を選択する。図３に示す一例では、デコーダ５０が参照電圧（Ｖｇｘ，Ｖｇｙ）として電圧レベル（０、８）を選択した場合での仕様例を表している。よって、図３では、電圧レベル０及び８の間を２の３乗個に分割、つまり８分割した電圧レベル０、１、２、３、４、５、６、７、８のうち電圧レベル０～７又は１～８を出力電圧信号Ｖｏｕｔとして出力する仕様例が示されている。

【0078】

例えば図３は、デジタルデータ信号ＤＴの下位３ｂｉｔ（Ｄ０－Ｄ２）により、参照電圧Ｖｇｙ（電圧レベル８）を含む電圧レベル１～８を取り出す仕様である。更に、図３に示す仕様では、８個の差動対のうち第３番目と第４番目の差動対の非反転入力端に対して共通の電圧レベルを有する入力電圧Ｖ３及びＶ４を供給すると共に、第５～第８番目の差動対の非反転入力端に対して共通の電圧レベルを有する入力電圧Ｖ５～Ｖ８を供給するようにしている。

【0079】

尚、図３に示す仕様でも、図２Ａ～図２Ｃに示す仕様と同様に、電圧レベルとデジタルデータ信号ＤＴの下位ｂｉｔとの関係や、各非反転入力端に供給する入力電圧Ｖ１～Ｖ８への２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の割り当てが異なる各種の仕様をとりうる。

【0080】

この際、デジタルアナログ変換器１００は、図３の仕様を採用した場合でも、８個の差動対（１１＿１、１２＿１）～（１１＿８、１２＿８）に電流を供給する電流源（１４Ａ＿１～１４Ａ＿８）を低電圧の電流源トランジスタで構成することで、差動増幅器１０＿１及びデジタルアナログ変換器１００の省面積化が実現できる。

【実施例0081】

図４は、本発明に係る第２の実施例によるデジタルアナログ変換器２００の構成を示す回路図である。

【0082】

デジタルアナログ変換器２００は、変換対象となる低電圧のＮビット（Ｎは３以上の正数）のデジタルデータ信号ＤＴを受け、これを高電圧のアナログの電圧値を有する出力電圧信号Ｖｏｕｔに変換して出力する。

【0083】

図４に示すデジタルアナログ変換器２００は、デコーダ５０、レベルシフタ６０、及び差動増幅器１０＿２を含む。

【0084】

レベルシフタ６０は、デジタルデータ信号ＤＴの信号レベルの振幅を増加する方向にレベルシフトした高電圧のＮビットのデジタルデータ信号を生成し、これをデコーダ５０に供給する。

【0085】

デコーダ５０は、かかる高電圧のデジタルデータ信号と共に参照電圧群を受ける。尚、参照電圧群とは、デジタルデータ信号ＤＴによって表現可能な最大値に対応した最大電圧値及び最小値に対応した最小電圧値と、これら最大電圧値及び最小電圧値間の複数の中間電圧値と、を夫々が有する複数の電圧からなる。

【0086】

デコーダ５０は、高電圧のデジタルデータ信号に基づき、参照電圧群のうちから、互いに異なる電圧値を有する２つの参照電圧を参照電圧Ｖｇｘ及びＶｇｙとして選択する。次に、デコーダ５０は、選択した２つの参照電圧Ｖｇｘ及びＶｇｙを、差動増幅器１０＿２の非反転入力端ｔ１及びｔ２に夫々振り分けることで、当該非反転入力端ｔ１及びｔ２に入力する入力電圧Ｖ１及びＶ２を生成する。すなわち、デコーダ５０は、夫々が参照電圧Ｖｇｘ及びＶｇｙのうちの一方を有する入力電圧Ｖ１及びＶ２を、差動増幅器１０＿２の非反転入力端ｔ１及びｔ２に供給する。

【0087】

差動増幅器１０＿２は、夫々が参照電圧Ｖｇｘ及びＶｇｙのうちの一方を有する入力電圧Ｖ１及びＶ２に基づき、参照電圧Ｖｇｘ及びＶｇｙ間の電圧を２のべき乗個に分割した電圧レベルのうちの１つを、出力電圧信号Ｖｏｕｔとして出力する。

【0088】

差動増幅器１０＿２は、各々にテイル電流が供給され、出力対同士が互いに共通接続された２つの同一導電型（図４ではＮチャネル型）の差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）と、耐圧保護回路１３Ｂ、テイル電流制御回路１４Ｂ、カレントミラー回路２０、及び増幅段３０を含む。

【0089】

カレントミラー回路２０は、ゲート同士、ソース同士がそれぞれ共通接続されたＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ１１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ１２に接続されている。またノードｎ１１、ｎ１２は、２のＫ乗個の差動対の共通接続された出力対とそれぞれ接続されている。かかる構成により、カレントミラー回路２０は、上記した２つの差動対に共通の負荷として機能する。

【0090】

増幅段３０は、共通接続された２つの差動対の出力対（ノードｎ１１、ｎ１２）の一方又は両方の出力信号を受けて増幅作用を生じ、当該増幅作用によって生成された電圧を出力電圧信号Ｖｏｕｔとして出力端子Ｓｋを介して出力する。

【0091】

差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々の反転入力端、つまりＮチャネル型のトランジスタ（以下、差動対トランジスタとも称する）１２＿１及び１２＿２各々のゲートには、出力電圧信号Ｖｏｕｔが帰還入力されている。

【0092】

差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々の非反転入力端、つまりＮチャネル型のトランジスタ（以下、差動対トランジスタとも称する）１１＿１及び１１＿２各々のゲートには、非反転入力端ｔ１及びｔ２で受けた電圧（Ｖｇｘ又はＶｇｙ）が供給される。差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）の各々は、対を為すトランジスタ各々のソース同士が接続されている。

【0093】

尚、トランジスタ１１＿１及び１１＿２は同一のトランジスタ特性を有し、夫々のドレインはノードｎ１１によって共通に接続されている。トランジスタ１２＿１及び１２＿２は同一のトランジスタ特性を有し、夫々のドレインはノードｎ１２によって共通に接続されている。すなわち２つの差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）は出力対同士が共通接続された並列形態の接続構成とされている。

【0094】

耐圧保護回路１３Ｂは、差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）の各々に対応して設けられているＮチャネル型のトランジスタ（以下、クランプトランジスタとも称する）１３Ｂ＿１及び１３Ｂ＿２を含む。クランプトランジスタ１３Ｂ＿１のドレインは、差動対（１１＿１、１２＿１）のソースに接続されている。クランプトランジスタ１３Ｂ＿２のドレインは、差動対（１１＿２、１２＿２）のソースに接続されている。また、クランプトランジスタ１３Ｂ＿１及び１３Ｂ＿２各々のゲートには所定の電圧値を有するバイアス電圧ＢＩＡＳが供給されている。

【0095】

テイル電流制御回路１４Ｂは、差動対（１１＿１、１２＿１）に流す電流（テイル電流）を生成する可変電流源１４Ｂ＿１、及び差動対（１１＿２、１２＿２）に流す電流（テイル電流）を生成する可変電流源１４Ｂ＿２を含む。可変電流源１４Ｂ＿１は、クランプトランジスタ１３Ｂ＿１のソース及び基準電源電圧ＶＳＳＡ（例えば０Ｖ）の供給ライン間に接続されており、可変電流源１４Ｂ＿２は、クランプトランジスタ１３Ｂ＿２のソース及び基準電源電圧ＶＳＳＡの供給ライン間に接続されている。また、可変電流源１４Ｂ＿１及び１４Ｂ＿２は、デジタルデータ信号ＤＴの下位ｂｉｔ群に基づき、夫々が流すテイル電流の電流比が可変である。かかる構成により、可変電流源１４Ｂ＿１は、デジタルデータ信号ＤＴの下位ｂｉｔ群によって設定された電流比ｍ１に基準電流Ｉｏを乗算した電流（ｍ１・Ｉｏ）をテイル電流として、クランプトランジスタ１３Ｂ＿１を介して差動対（１１＿１、１２＿１）に流す。一方、可変電流源１４Ｂ＿２は、デジタルデータ信号ＤＴの下位ｂｉｔ群によって設定された電流比ｍ２に基準電流Ｉｏを乗算した電流（ｍ２・Ｉｏ）をテイル電流として、クランプトランジスタ１３Ｂ＿２を介して差動対（１１＿２、１２＿２）に流す。

【0096】

ここで、上記したトランジスタ２１、２２、差動対トランジスタ１１＿１、１２＿１、１１＿２、１２＿２、及びクランプトランジスタ１３Ａ＿１及び１３Ａ＿２の各々は、高位電源電圧ＶＤＤＡ（例えば８Ｖ）で動作する耐圧の高い高電圧トランジスタで構成される。なお、かかる高電圧トランジスタの素子耐圧は、高位電源電圧ＶＤＤＡに対して所定（例えば＋１０％～＋２０％程度）の電圧マージンを加えたものとする。

【0097】

一方、可変電流源１４Ｂ＿１及び１４Ｂ＿２の各々は、高位電源電圧ＶＤＤＡよりも低い低位電源電圧ＶＤＤＤ（例えば１．５Ｖ）で動作する、耐圧の低い低電圧トランジスタで構成される。なお、かかる低電圧トランジスタの素子耐圧は、低位電源電圧ＶＤＤＤに対して所定（例えば＋１０％～＋２０％程度）の電圧マージンを加えたものとする。

【0098】

このように、デジタルアナログ変換器２００に含まれる差動増幅器１０＿２では、差動対（１１＿１，１２＿１）及び（１１＿２，１２＿２）の各テイルと、可変電流源１４Ｂ＿１及び１４Ｂ＿２との間に、クランプトランジスタ１３Ｂ＿１、１３Ｂ＿２を設けている。

【0099】

クランプトランジスタ１３Ｂ＿１は、可変電流源１４Ｂ＿１との接続点の電圧を、バイアス電圧ＢＩＡＳから当該クランプトランジスタの閾値電圧を差し引いた分だけ低い電圧以下に保持する。クランプトランジスタ１３Ｂ＿２は、可変電流源１４Ｂ＿２との接続点の電圧を、バイアス電圧ＢＩＡＳから当該クランプトランジスタの閾値電圧を差し引いた分だけ低い電圧以下に保持する。尚、クランプトランジスタ１３Ａ＿１及び１３Ａ＿２の各ゲートに供給されているバイアス電圧ＢＩＡＳは、例えば低位電源電圧ＶＤＤＤ、又は低位電源電圧ＶＤＤＤ近傍の電圧値とする。

【0100】

よって、クランプトランジスタ１３Ａ＿１及び１３Ａ＿２により、差動増幅器１０＿１に含まれる可変電流源１４Ｂ＿１及び１４Ｂ＿２に掛かる電圧を、高位電源電圧ＶＤＤＡより低い低位電源電圧ＶＤＤＤ以下に保持することが可能となる。

【0101】

これにより、差動増幅器１０＿２に含まれる差動対（１１＿１，１２＿１）及び（１１＿２、１２＿２）の各々に流すテイル電流を生成する可変電流源１４Ｂ＿１及び１４Ｂ＿２として、耐圧の低い低電圧トランジスタを含む低電圧回路を採用することが可能となる。

【0102】

よって、図１に示す差動増幅器１０＿１と同様に、可変電流源１４Ｂ＿１及び１４Ｂ＿２を低電圧回路で構成することで、高電圧回路で構成する場合よりも数分の１の小さいサイズで、所望とするデジタルアナログ変換精度を実現することができる。また、トランジスタ間の分離基準も縮まるため、高密度レイアウトが可能となり回路全体の面積を削減することができる。

【0103】

このように、図４に示すデジタルアナログ変換器２００では、２つの差動対を有する差動増幅器の各差動対にテイル電流を供給する可変電流源を低電圧の可変電流源、もしくは可変電流源を実現する低電圧回路で構成することができるので、省面積化を図ることが可能となる。

【0104】

次に、図４に示すデジタルアナログ変換器２００の具体例について説明する。図４及び後述する図９に示すデジタルアナログ変換器は、差動増幅器が等価な２のＫ乗個（Ｋは１以上の正数）の差動対を備え、且つ、各々の差動対に供給されるテイル電流の電流比が可変に制御されることにより、デコーダ５０で選択された２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を２のＭ乗個（ＭはＫより大きい正数）に分割する電圧レベルから、デジタルデータ信号ＤＴの所定下位ｂｉｔ群に対応する１の電圧レベルを増幅出力するものである。

【0105】

図５は、デジタルアナログ変換器２００に含まれる２つの差動対（Ｋ＝１）を３レベルの電流比で制御する場合の仕様例を示す図である。

【0106】

図５では、デジタルデータ信号ＤＴに基づきデコーダ５０で選択された２つの参照電圧（Ｖｇｘ，Ｖｇｙ）と、デジタルデータ信号ＤＴの下位２ｂｉｔ（Ｄ１、Ｄ０）に応じて、２つの差動対の第１及び第２の非反転入力端への入力電圧Ｖ１、Ｖ２と、電圧Ｖ１、Ｖ２に割り当てられる２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の組合せと、電圧Ｖ１、Ｖ２が供給される差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）をそれぞれ駆動する第１のテイル電流（ｍ１・Ｉｏ）及び第２のテイル電流（ｍ２・Ｉｏ）の電流比（ｍ１，ｍ２）の組合せと、差動増幅器１０＿２から増幅出力される出力電圧信号Ｖｏｕｔの関係を表す。

【0107】

なお、出力電圧信号Ｖｏｕｔに対する差動増幅器１０＿２の駆動能力を均一に保つため、２つの差動対のテイル電流の合計はほぼ一定に制御される。

【0108】

ここで、３レベルの電流比で２つの差動対各々のテイル電流を制御する差動増幅器１０＿２が出力する出力電圧信号Ｖｏｕｔの電圧値は以下の式で表される。

【0109】

Ｖｏｕｔ＝（ｍ１・Ｖ１＋ｍ２・Ｖ２）／（ｍ１＋ｍ２）
尚、便宜上、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を電圧レベル（０、４）で表すと、出力電圧信号Ｖｏｕｔは、電圧レベル（０、４）を４分割する電圧レベル０～４のうちの１つを表す。

【0110】

すなわち、デコーダ５０は、デジタルデータ信号ＤＴから下位２ｂｉｔ（Ｄ０、Ｄ１）を除く上位ビット群の値により、電圧レベルが４レベル間隔の電圧からなる参照電圧群から、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）として、例えば電圧レベル（０、４）、（４、８）、（８、１２）、・・・、のうちの１組を選択する。

【0111】

図５に示す一例では、デコーダ５０が参照電圧（Ｖｇｘ，Ｖｇｙ）として電圧レベル（０、４）を選択した場合での仕様例を表している。これにより、下位２ｂｉｔ（Ｄ１、Ｄ０）の設定により、電圧レベル０及び４の間を２の２乗個（Ｍ＝２）に分割、つまり４分割した電圧レベル０、１、２、３、４のうち電圧レベル０～３又は１～４を出力電圧信号Ｖｏｕｔとして取り出すことが可能となる。

【0112】

また、図５の仕様では、電圧レベル０～４に対して、電圧レベル０のときは２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル０が共通に割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（１、１）に制御される。電圧レベル１～３のときは、２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル４、０がそれぞれ割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（０．５，１．５）、（１，１）、（１．５，０．５）に順次制御される。電圧レベル４のときは、２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル４が共通に割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（１，１）に制御される。なお図５における下位２ｂｉｔ（Ｄ１，Ｄ０）の設定は、参照電圧Ｖｇｙ（電圧レベル４）を含む電圧レベル１～４に割り当てられている。なお、図５の仕様も、図２Ａと図２Ｂと同様に、各電圧レベルとデジタルデータ信号ＤＴの下位ｂｉｔの割り当て変更が可能である。

【0113】

図６は、図５に示す仕様でテイル電流制御回路１４Ｂを実現する場合の具体的な回路構成としてのテイル電流制御回路１４Ｂ＿Ｘを示す回路図である。尚、テイル電流制御回路１４Ｂ＿Ｘは、デジタルデータ信号ＤＴの下位２ｂｉｔ（Ｄ１、Ｄ０）及びその相補ｂｉｔ（ＸＤ１、ＸＤ０）に基づき、２つの差動対にテイル電流（ｍ１・Ｉｏ、ｍ２・Ｉｏ）を供給する可変電流源（１４Ｂ＿１、１４Ｂ＿２）と等価な機能を有するものである。

【0114】

テイル電流制御回路１４Ｂ＿Ｘは、電流比０．５：０．５：１．０にて定電流を生成する最少３つの定電流源１４ａ～１４ｃと、下位２ｂｉｔ（Ｄ１，Ｄ０）により定電流源１４ａ～１４ｃの電流の組合せを制御するスイッチ１５ａ～１５ｃを含む。スイッチ１５ａ～１５ｃの制御によって２つの差動対に夫々供給するテイル電流の電流比（ｍ１，ｍ２）を制御することで、テイル電流（ｍ１・Ｉｏ，ｍ２・Ｉｏ）を生成する。この際、定電流源１４ａ～１４ｃを低電圧のトランジスタで構成し、スイッチ１５ａ～１５ｃも低電圧のトランジスタスイッチで構成することで、差動増幅器１０＿２及びデジタルアナログ変換器２００の省面積化が実現できる。なお、図６では定電流源１４ａ～１４ｃを、電流比に応じたバイアス電圧ＢＳ１、ＢＳ２がそれぞれのゲートに供給されるトランジスタで示している。これに対し、バイアス電圧をＢＳ１の１種類のみとし、定電流源１４ｃを２個の並列接続したトランジスタで構成することも可能である。

【0115】

図７は、図４に示すデジタルアナログ変換器２００に含まれる２つの差動対のテイル電流を７レベルの電流比で制御する場合の仕様例を示す図である。

【0116】

図７では、デジタルデータ信号ＤＴに基づきデコーダ５０で選択された２つの参照電圧（Ｖｇｘ，Ｖｇｙ）と、デジタルデータ信号ＤＴの下位３ｂｉｔ（Ｄ２、Ｄ１、Ｄ０）に応じて、２つの差動対の各非反転入力端への入力電圧Ｖ１、Ｖ２と、電圧Ｖ１、Ｖ２に割り当てられる２つの参照電圧（Ｖｇｘ，Ｖｇｙ）の組合せと、２つの差動対にテイル電流を供給する際の電流比（ｍ１，ｍ２）の組合せと、差動増幅器１０＿２から増幅出力される出力電圧信号Ｖｏｕｔの関係を表す。尚、便宜上、２つの参照電圧（Ｖｇｘ，Ｖｇｙ）を電圧レベル（０，８）で表すと、出力電圧信号Ｖｏｕｔは、電圧レベル（０，８）を８分割する電圧レベル０～８のうちの１つを表す。そして、下位３ｂｉｔ（Ｄ２、Ｄ１、Ｄ０）の設定により、電圧レベル０及び８の間を２の３乗個（Ｍ＝３）に分割、つまり８分割した電圧レベル０～８のうち電圧レベル０～７又は１～８を出力電圧信号Ｖｏｕｔとして取り出すことが可能となる。

【0117】

また、図７の仕様では、電圧レベル０～８に対して、電圧レベル０のときは２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル０が共通に割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（１、１）に制御される。電圧レベル１～７のときは、２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル８、０がそれぞれ割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（０．２５，１．７５）、（０．５，１．５）、（０．７５，１．２５）、（１，１）、（１．２５，０．７５）、（１．５，０．５）、（１．７５，０．２５）に順次制御される。電圧レベル８のときは、２つの差動対の第１、第２の非反転入力端に供給される入力電圧Ｖ１、Ｖ２として電圧レベル８が共通に割り当てられるとともに、電圧Ｖ１、Ｖ２を受ける差動対のテイル電流の電流比（ｍ１，ｍ２）が（１，１）に制御される。なお図７における下位３ｂｉｔ（Ｄ２、Ｄ１、Ｄ０）の設定は、参照電圧Ｖｇｙ（電圧レベル８）を含む電圧レベル１～８に割り当てられている。なお、図７の仕様も、図２Ａと図２Ｂと同様に、各電圧レベルとデジタルデータ信号ＤＴの下位ｂｉｔの割り当て変更が可能である。

【0118】

図８は、図７に示す仕様でテイル電流制御回路１４Ｂを実現する場合の具体的な回路構成としてのテイル電流制御回路１４Ｂ＿Ｙを示す回路図である。尚、テイル電流制御回路１４Ｂ＿Ｙは、デジタルデータ信号ＤＴの下位３ｂｉｔ（Ｄ２、Ｄ１、Ｄ０）及びその相補ｂｉｔ（ＸＤ２、ＸＤ１、ＸＤ０）に基づき、２つの差動対にテイル電流（ｍ１・Ｉｏ、ｍ２・Ｉｏ）を供給する可変電流源（１４Ｂ＿１、１４Ｂ＿２）と等価な機能を有する。

【0119】

テイル電流制御回路１４Ｂ＿Ｙは、電流比０．２５：０．２５：０．５：１．０の定電流を生成する定電流源１４ａ～１４ｄと、下位３ｂｉｔ（Ｄ２，Ｄ１，Ｄ０）により定電流源１４ａ～１４ｄの電流の組合せを制御するスイッチ１５ａ～１５ｄを含む。

【0120】

定電流源１４ａ～１４ｄの各々は、例えば夫々のソースが基準電源電圧ＶＳＳＡ（例えば０Ｖ）の供給ラインに接続されているＮチャネル型のトランジスタから構成される。この際、定電流源１４ａとしてのトランジスタのドレインがスイッチ１５ａに接続されており、定電流源１４ｂとしてのトランジスタのドレインがスイッチ１５ｂに接続されている。また、定電流源１４ｃとしてのトランジスタのドレインがスイッチ１５ｃに接続されており、定電流源１４ｄとしてのトランジスタのドレインがスイッチ１５ｄに接続されている。更に、定電流源１４ａ及び１４ｂを為すトランジスタ各々のゲートには所定のバイアス電圧ＢＳ１が供給されており、定電流源１４ｃを為すトランジスタのゲートにはバイアス電圧ＢＳ１より高電圧のバイアス電圧ＢＳ２が供給さている。定電流源１４ｄを為すトランジスタのゲートにはバイアス電圧ＢＳ２より高電圧のバイアス電圧ＢＳ１が供給さている。

【0121】

テイル電流制御回路１４Ｂ＿Ｙでは、スイッチ１５ａ～１５ｄにより２つの差動対に供給するテイル電流の電流比（ｍ１、ｍ２）を制御することで、テイル電流（ｍ１・Ｉｏ、ｍ２・Ｉｏ）を生成する。この際、定電流源１４ａ～１４ｄを低電圧のトランジスタで構成し、スイッチ１５ａ～１５ｄも低電圧のトランジスタスイッチで構成することで、差動増幅器１０＿２及びデジタルアナログ変換器２００の省面積化が実現できる。

【0122】

尚、テイル電流制御回路１４Ｂ＿Ｙは、テイル電流（ｍ１Ｉｏ、ｍ２Ｉｏ）を７レベルのテイル電流比にて制御するにあたり、定電流源を最少の４個で実現しているが、５個以上の定電流源を用いてテイル電流比を７レベルに制御しても良い。