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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024101650
(43)【公開日】2024-07-30
(54)【発明の名称】ダイオード回路及び回路装置
(51)【国際特許分類】
H01L 29/861 20060101AFI20240723BHJP
H01L 21/822 20060101ALI20240723BHJP
H01L 27/06 20060101ALI20240723BHJP
【ＦＩ】
H01L29/91 K
H01L27/04 H
H01L27/06 311B
H01L29/91 C
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023005671
(22)【出願日】2023-01-18
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】池田 益英
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038AV04
5F038AV06
5F038BH02
5F038BH07
5F038BH09
5F038BH13
5F048AB10
5F048AC06
5F048AC10
5F048BA01
5F048BB04
5F048BH05
5F048CC01
5F048CC06
5F048CC09
(57)【要約】
【課題】チップ面積の増大を抑えつつ被保護素子を保護できる十分な電流能力を有するダイオード回路の提供。
【解決手段】ダイオード回路１は、第１不純物領域８３と第１ウェル３０１と第１プラグ領域３０２と第２導電型の埋め込み層３０４と第２プラグ領域３３と第２不純物領域９３と第３不純物領域９４と、を含む。第１不純物領域８３は、アノードラインＬ１及びカソードラインＬ２の一方である第１ラインに電気的に接続される第１導電型の不純物領域である。第３不純物領域９４は、第１不純物領域８３の第２方向ＤＲ２且つ第１導電型の第１ウェル３０１の第３方向ＤＲ３であって第１不純物領域８３と第２不純物領域９３の間の領域に設けられ、第２ラインに電気的に接続され、第２導電型である。
【選択図】 図１
【解決手段】ダイオード回路１は、第１不純物領域８３と第１ウェル３０１と第１プラグ領域３０２と第２導電型の埋め込み層３０４と第２プラグ領域３３と第２不純物領域９３と第３不純物領域９４と、を含む。第１不純物領域８３は、アノードラインＬ１及びカソードラインＬ２の一方である第１ラインに電気的に接続される第１導電型の不純物領域である。第３不純物領域９４は、第１不純物領域８３の第２方向ＤＲ２且つ第１導電型の第１ウェル３０１の第３方向ＤＲ３であって第１不純物領域８３と第２不純物領域９３の間の領域に設けられ、第２ラインに電気的に接続され、第２導電型である。
【選択図】 図１
【特許請求の範囲】
【請求項1】
アノードライン及びカソードラインの一方である第１ラインに電気的に接続される第１導電型の第１不純物領域と、
半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる前記第１導電型の第１ウェルと、
前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、
前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、
前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、
前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、
前記第１不純物領域の前記第２方向かつ前記第１ウェルの前記第３方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、前記第２ラインに電気的に接続される前記第２導電型の第３不純物領域と、
を含むことを特徴とするダイオード回路。
半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる前記第１導電型の第１ウェルと、
前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、
前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、
前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、
前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、
前記第１不純物領域の前記第２方向かつ前記第１ウェルの前記第３方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、前記第２ラインに電気的に接続される前記第２導電型の第３不純物領域と、
を含むことを特徴とするダイオード回路。
【請求項2】
請求項１に記載のダイオード回路おいて、
前記第１不純物領域の前記第２方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、前記第１ラインに電気的に接続される前記第２導電型の第４不純物領域と、
前記第３不純物領域と前記第４不純物領域の間に設けられ、前記第１ラインに電気的に接続されるゲート層と、
を含むことを特徴とするダイオード回路。
前記第１不純物領域の前記第２方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、前記第１ラインに電気的に接続される前記第２導電型の第４不純物領域と、
前記第３不純物領域と前記第４不純物領域の間に設けられ、前記第１ラインに電気的に接続されるゲート層と、
を含むことを特徴とするダイオード回路。
【請求項3】
請求項１に記載のダイオード回路おいて、
前記第１不純物領域の前記第２方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、
前記第１ラインに電気的に接続される前記第２導電型の第４不純物領域を含むことを特徴とするダイオード回路。
前記第１不純物領域の前記第２方向であって前記第１不純物領域と前記第２不純物領域の間の領域に設けられ、
前記第１ラインに電気的に接続される前記第２導電型の第４不純物領域を含むことを特徴とするダイオード回路。
【請求項4】
請求項１乃至３のいずれか一項に記載のダイオード回路おいて、
前記半導体基板に直交する前記第１方向での平面視において、
前記第２不純物領域に囲まれる領域に、前記第１不純物領域及び前記第３不純物領域が設けられることを特徴とするダイオード回路。
前記半導体基板に直交する前記第１方向での平面視において、
前記第２不純物領域に囲まれる領域に、前記第１不純物領域及び前記第３不純物領域が設けられることを特徴とするダイオード回路。
【請求項5】
アノードライン及びカソードラインの一方である第１ラインに電気的に接続される第１導電型の第１不純物領域と、
半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる前記第１導電型の第１ウェルと、
前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、
前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、
前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、
前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、
前記第１不純物領域の前記第２方向かつ前記第２プラグ領域の前記第３方向に設けられ、前記第１ラインに電気的に接続される前記第１導電型の第３不純物領域と、
を含むことを特徴とするダイオード回路。
半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる前記第１導電型の第１ウェルと、
前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、
前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、
前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、
前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、
前記第１不純物領域の前記第２方向かつ前記第２プラグ領域の前記第３方向に設けられ、前記第１ラインに電気的に接続される前記第１導電型の第３不純物領域と、
を含むことを特徴とするダイオード回路。
【請求項6】
請求項５に記載のダイオード回路おいて、
前記第１不純物領域の前記第２方向に設けられ、前記第２ラインに電気的に接続される前記第１導電型の第４不純物領域と、
前記第３不純物領域と前記第４不純物領域の間に設けられ、前記第２ラインに電気的に接続されるゲート層と、
を含むことを特徴とするダイオード回路。
前記第１不純物領域の前記第２方向に設けられ、前記第２ラインに電気的に接続される前記第１導電型の第４不純物領域と、
前記第３不純物領域と前記第４不純物領域の間に設けられ、前記第２ラインに電気的に接続されるゲート層と、
を含むことを特徴とするダイオード回路。
【請求項7】
請求項５に記載のダイオード回路おいて、
前記第１不純物領域の前記第２方向に設けられ、前記第２ラインに電気的に接続される前記第１導電型の第４不純物領域を含むことを特徴とするダイオード回路。
前記第１不純物領域の前記第２方向に設けられ、前記第２ラインに電気的に接続される前記第１導電型の第４不純物領域を含むことを特徴とするダイオード回路。
【請求項8】
請求項５乃至７のいずれか一項に記載のダイオード回路おいて、
前記半導体基板に直交する前記第１方向での平面視において、前記第２不純物領域に囲まれる領域に、前記第１不純物領域及び前記第３不純物領域が設けられることを特徴とするダイオード回路。
前記半導体基板に直交する前記第１方向での平面視において、前記第２不純物領域に囲まれる領域に、前記第１不純物領域及び前記第３不純物領域が設けられることを特徴とするダイオード回路。
【請求項9】
請求項１乃至３のいずれか一項に記載のダイオード回路おいて、
前記第１ラインと前記第２ラインの間の電圧に基づく電圧が印加される回路と、
を含むことを特徴とする回路装置。
前記第１ラインと前記第２ラインの間の電圧に基づく電圧が印加される回路と、
を含むことを特徴とする回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダイオード回路及び回路装置等に関する。
【背景技術】
【0002】
特許文献１には、バーチカル型のツェナーダイオードとラテラル型のツェナーダイオードを用いた保護素子が開示されている。当該保護素子では、ラテラル型のツェナーダイオードの降伏電圧がバーチカル型のツェナーダイオードの降伏電圧よりも高い。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１０８０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示された保護素子よれば、ラテラル型のツェナーダイオードの降伏電圧はバーチカル型のツェナーダイオードの降伏電圧よりも高くなり、バーチカル型ツェナーダイオードの降伏電流のみでは十分な電流能力を確保できなくなる。このため、被保護素子に電位差が生じ、被保護素子がダメージを受ける恐れがある。このような事態を防ぐためにバーチカル型ツェナーダイオードのオン抵抗を下げることも考えられるが、オン抵抗を下げた場合、素子のサイズを大きくする必要があり、チップ面積の増大により、コストの増加に繋がる。
【課題を解決するための手段】
【0005】
本開示の一態様は、アノードライン及びカソードラインの一方である第１ラインに電気的に接続される第１導電型の第１不純物領域と、半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる前記第１導電型の第１ウェルと、前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、前記第１不純物領域の前記第２方向且つ前記第１ウェルの前記第３方向であって前記第１不純物領域と前記第２不純物領域の間の領域に、前記第１ウェルの一部と接するように設けられ、前記第２ラインに電気的に接続される前記第２導電型の第３不純物領域と、を含むダイオード回路に関係する。
【0006】
また本開示の他の態様は、アノードライン及びカソードラインの一方である第１ラインに電気的に接続される第１導電型の第１不純物領域と、半導体基板に直交する方向を第１方向としたとき、前記第１不純物領域の前記第１方向に設けられる第１導電型の第１ウェルと、前記第１ウェルの前記第１方向に設けられる第２導電型の第１プラグ領域と、前記第１プラグ領域の前記第１方向に設けられる前記第２導電型の埋め込み層と、前記第１方向に直交する方向を第２方向とし、前記第１方向の反対方向を第３方向としたとき、前記第１プラグ領域の前記第２方向であって前記埋め込み層の前記第３方向に設けられる前記第２導電型の第２プラグ領域と、前記第２プラグ領域の前記第３方向に設けられ、前記アノードライン及び前記カソードラインの他方である第２ラインに電気的に接続される前記第２導電型の第２不純物領域と、前記第１不純物領域の前記第２方向に設けられ、前記第１ラインに電気的に接続される前記第１導電型の第３不純物領域と、を含むダイオード回路に関係する。
【0007】
また本開示の他の態様は、上記に記載のダイオード回路において、前記第１ラインと前記第２ラインの間の電圧に基づく電圧が印加される回路と、を含む回路装置に関係する。
【図面の簡単な説明】
【0008】
【図1】本実施形態の第１構成例の断面視での概略図。
【図2】本実施形態の第１構成例の平面視での概略図。
【図3】本実施形態の回路装置の回路構成例。
【図4】本実施形態の回路装置にサージ電流が流れた際の電流経路を示す図。
【図5】本実施形態のダイオード回路の電流電圧特性を示す図。
【図6】従来技術を適用した場合のダイオード回路の断面視での概略図。
【図7】従来技術を適用した場合のダイオード回路の平面視での概略図。
【図8】従来技術を適用した場合のダイオード回路における電流電圧特性を示す図。
【図9】本実施形態の第２構成例の断面視での概略図。
【図10】本実施形態の第２構成例の平面視での概略図。
【図11】第２構成例を適用した場合のダイオード回路の電流電圧特性を示す図。
【図12】第２構成例においてドレインをシリサイドブロック化した場合の概略図。
【図13】本実施形態の第３構成例の断面視での概略図。
【図14】本実施形態の第３構成例の平面視での概略図。
【図15】本実施形態の第４構成例の断面視での概略図。
【図16】本実施形態の第４構成例の平面視での概略図。
【図17】本実施形態の第５構成例の断面視での概略図。
【図18】本実施形態の第５構成例の平面視での概略図。
【図19】本実施形態の第６構成例の断面視での概略図。
【図20】本実施形態の第６構成例の平面視での概略図。
【図21】本実施形態の回路装置の回路構成例。
【図22】本実施形態の回路装置におけるサージ電流の放電経路を示す図。
【図23】本実施形態のダイオード回路の他の構成例の断面視での概略図。
【図24】本実施形態のダイオード回路の他の構成例の平面視での概略図。
【図25】本実施形態のダイオード回路の他の構成例の断面視での概略図。
【図26】本実施形態のダイオード回路の他の構成例の平面視での概略図。
【発明を実施するための形態】
【0009】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【0010】
１．ダイオード回路
図１に本実施形態のダイオード回路１の基板構成を示す。図１は、基板２と基板２上に形成された素子を含むダイオード回路１の断面視における第１構成例である。基板２は、例えばＳｉ基板であり、例えば不純物としてＰがドープされたＳｉ基板を用いることができる。基板２のことを半導体基板ともいう。また図１に示すように、基板２を含む平面に対して下方を第１方向ＤＲ１とする。下方とは、基板２の厚み方向において表面から裏面への方向のことである。第１方向ＤＲ１の反対方向、即ち基板２を含む平面に対して上方を第３方向とする。即ち第１方向ＤＲ１、第３方向ＤＲ３は、半導体基板に直交する方向になっている。そして基板２を含む平面に沿う１方向を第２方向ＤＲ２とする。第２方向ＤＲ２は、後述の図２に示すように、例えば第１不純物領域８３と第２不純物領域９３が交互に並んで配置される方向に沿う方向を向いている。そして基板２を含む平面に沿う方向であって、第２方向ＤＲ２と直交する方向を第４方向ＤＲ４とする。
図１に本実施形態のダイオード回路１の基板構成を示す。図１は、基板２と基板２上に形成された素子を含むダイオード回路１の断面視における第１構成例である。基板２は、例えばＳｉ基板であり、例えば不純物としてＰがドープされたＳｉ基板を用いることができる。基板２のことを半導体基板ともいう。また図１に示すように、基板２を含む平面に対して下方を第１方向ＤＲ１とする。下方とは、基板２の厚み方向において表面から裏面への方向のことである。第１方向ＤＲ１の反対方向、即ち基板２を含む平面に対して上方を第３方向とする。即ち第１方向ＤＲ１、第３方向ＤＲ３は、半導体基板に直交する方向になっている。そして基板２を含む平面に沿う１方向を第２方向ＤＲ２とする。第２方向ＤＲ２は、後述の図２に示すように、例えば第１不純物領域８３と第２不純物領域９３が交互に並んで配置される方向に沿う方向を向いている。そして基板２を含む平面に沿う方向であって、第２方向ＤＲ２と直交する方向を第４方向ＤＲ４とする。
【0011】
図１に示すように、本実施形態のダイオード回路１は、第１不純物領域８３と第１ウェル３０１と第１プラグ領域３０２と埋め込み層３０４と第２プラグ領域３３と第２不純物領域９３と第３不純物領域９４と、を含む。またダイオード回路１は、アノードラインＬ１とカソードラインＬ２とを含む。
【0012】
アノードラインＬ１は、ダイオード回路１のアノード端子Ｔ１に接続される。カソードラインＬ２は、ダイオード回路１のカソード端子Ｔ２に接続される。アノード端子Ｔ１及びカソード端子Ｔ２は、例えばダイオード回路１を含む集積回路装置の端子であるが、これに限らず、集積回路装置の内部ノードであってもよい。アノードラインＬ１及びカソードラインＬ２は、集積回路装置の金属配線及びビアなどである。本実施形態においてダイオード回路１はツェナーダイオードとして用いられる。即ち、カソード端子Ｔ２の電位がアノード端子Ｔ１の電位より高い状態、つまり逆バイアスの状態で、ダイオード回路１が保護対象に接続される。以下、カソード端子Ｔ２の電位がアノード端子Ｔ１の電位より高ものとする。
【0013】
第１不純物領域８３は、Ｐ型の不純物がドープされた不純物領域である。第１不純物領域８３は、第１ウェル３０１の第３方向ＤＲ３側、即ち第１ウェル３０１上に設けられる。第１不純物領域８３は、後述する第１ダイオードＤ１及び第２ダイオードＤ２のアノード電極に対応しており、コンタクトＡＮを介してアノードラインＬ１に接続される。
【0014】
第１ウェル３０１は、図１に示すように第１不純物領域８３の第１方向ＤＲ１に設けられたＰ型の領域である。Ｐ型は第１導電型であり、Ｎ型が第２導電型である。第１ウェル３０１は、第１方向ＤＲ１側で、後述する第１プラグ領域３０２や深いウェル３０３と接している。第１ウェル３０１は第１不純物領域８３と同様に例えばＰ型であるが、その不純物濃度は第１不純物領域８３の濃度よりも低くなっている。このように第１ウェル３０１は、半導体基板に直交する方向を第１方向ＤＲ１としたとき、第１不純物領域の第１方向ＤＲ１に設けられる。
【0015】
第１プラグ領域３０２は、図１に示すように、断面視において、第１ウェル３０１の第１方向ＤＲ１側に第１ウェル３０１と接するように設けられている。但し、第１プラグ領域３０２と第１ウェル３０１の間に更に層が設けられることを妨げない。第１プラグ領域３０２は第２導電型、即ちＮ型である。このため、第１ウェル３０１と第１プラグ領域３０２はＰ型の領域とＮ型の領域が接しており、ＰＮダイオードになっている。第１ウェル３０１と第１プラグ領域３０２を含むダイオードを第１ダイオードＤ１という。図１に示すように、第１プラグ領域３０２は、第２方向ＤＲ２に方向に沿う方向で、Ｎ型である深いウェル３０３と接している。第１プラグ領域３０２の不純物濃度は後述する同じ第２導電型の第２不純物領域９３の不純物濃度よりも低いが、深いウェル３０３の不純物濃度よりも高い濃度になっている。
【0016】
埋め込み層３０４は、図１に示すように第１プラグ領域３０２の第１方向ＤＲ１に設けられたＮ型の領域である。埋め込み層３０４は、図１に示すように、前述した第１ダイオードＤ１のカソード側である第１プラグ領域３０２を、第２プラグ領域３３を介して、第２不純物領域９３に接続する。
【0017】
第２プラグ領域３３は、図１に示すように、第１プラグ領域３０２の第２方向ＤＲ２であって埋め込み層３０４の第３方向ＤＲ３に設けられたＮ型の領域である。そして、第２プラグ領域３３は、第３方向ＤＲ３側で第２不純物領域９３と接している。なお、第２プラグ領域３３は、図１に示すように、第１プラグ領域３０２から見て第２方向ＤＲ２の反対方向側にも設けることができる。
【0018】
第２不純物領域９３は、第２プラグ領域３３の第３方向ＤＲ３に設けられたＮ型の領域である。第２不純物領域９３は、第１ダイオードＤ１のカソード電極に対応しており、コンタクトＣＳ１を介してカソードラインＬ２に接続される。
【0019】
第３不純物領域９４は、図１に示すように、第１不純物領域８３の第２方向ＤＲ２に設けられている。そして、Ｐ型の第１ウェル３０１の第３方向ＤＲ３であって、第１不純物領域８３と第２不純物領域９３の間の領域に設けられている。ここで、第３不純物領域９４は、第１ウェル３０１と第１方向ＤＲ１において少なくとも、第１ウェル３０１の一部と接するように設けられている。また第３不純物領域９４は、第１不純物領域８３から見て、第２方向ＤＲ２の反対方向側に設けることができる。第３不純物領域９４は、第２ダイオードＤ２のカソード電極に対応しており、コンタクトＣＳ２を介してカソードラインＬ２に接続される。第３不純物領域の導電型は、Ｎ型である。
【0020】
第３不純物領域９４は、第３不純物領域９４の第１方向ＤＲ１側に設けられるＰ型の第１ウェル３０１と接するように設けられている。第３不純物領域９４はＮ型であるため、第３不純物領域９４と第１ウェル３０１の接合部は、ＰＮダイオードになっている。第３不純物領域９４と第１ウェル３０１を含むダイオードを第２ダイオードＤ２という。この第２ダイオードＤ２は、第１ダイオードＤ１に対して並列に接続されている。
【0021】
ここで、前述した第１ダイオードＤ１は、ＰＮ接合部が第１不純物領域８３の直下に設けられており、第１方向ＤＲ１からの平面視で、ＰＮ接合部と第１不純物領域８３が重なって見える。このような上下方向において設けられたダイオードをバーチカル型のダイオードという。一方、第２ダイオードＤ２では、ＰＮ接合部は、第１方向ＤＲ１からの平面視で、第１不純物領域８３と重ならない位置に設けられている。このようなダイオードをラテラル型のダイオードという。
【0022】
【0023】
第１ウェル３０１は、図２の破線で示すように平面視においては、第１不純物領域８３と第３不純物領域９４を含む形状になっている。即ち、破線は、平面視における第１ウェル３０１の外形を示しており、その外形の内側に第１不純物領域８３と第３不純物領域９４が配置されている。第１ウェル３０１、第１不純物領域８３及び第３不純物領域９４の各々は、例えば矩形である。
【0024】
第２不純物領域９３は、平面視において、第１ウェル３０１、第１不純物領域８３、及び第３不純物領域９４を囲む形状で設けられる。同様に第２プラグ領域３３は、平面視において、第１ウェル３０１、第１不純物領域８３、及び第３不純物領域９４を囲む形状で設けられる。第２プラグ領域３３は、平面視においては、第２不純物領域９３を含む形状になっている。即ち、第２プラグ領域３３の外形は、第２不純物領域９３の外形より外側であり、第２プラグ領域３３の内形は、第２不純物領域９３の内形より内側である。これらの領域の内形及び外形は、例えば矩形である。
【0025】
第５不純物領域１０３は、図２に示すように、平面視において第２不純物領域９３を囲むように設けられたＰ型の領域である。第５不純物領域１０３は、図１に示すように断面視において、後述する同じＰ型の第３ウェル６０の第３方向ＤＲ３側に設けられている。第５不純物領域１０３は、基板２の電位を設定するための不純物領域であり、例えばグランド等に電気的に接続される。
【0026】
第３ウェル６０は、図１に示すように第５不純物領域１０３の第１方向ＤＲ１側に設けられているＰ型の領域である。第３ウェル６０は、図２に示すように平面視において、第５不純物領域１０３とその一部が重なるように設けられている。第３ウェル６０は、第１方向ＤＲ１側では、後述のエピタキシャル層３０５と接している。
【0027】
エピタキシャル層３０５は、図１に示すように断面視において第２プラグ領域３３と第３ウェル６０と後述する埋め込み層３０６の間のスペースに設けられている。エピタキシャル層３０５は、基板２の上に成長させたＰ型の単結晶Ｓｉである。
【0028】
埋め込み層３０６は、断面視においてエピタキシャル層３０５の第１方向ＤＲ１側に設けられたＰ型の領域である。埋め込み層３０６は、例えばＣＶＤ（Chemical Vapor Deposition）で成膜したＰ型不純物のドープされたアモルファスＳｉを活性化アニールすることで設けることができる。
【0029】
【0030】
カレントミラー回路４０３は、Ｐ型のトランジスターＴＡ１、ＴＡ２と、前述したダイオード回路１を含む。トランジスターＴＡ１、ＴＡ２は例えばＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）のトランジスターである。図３に示す回路のノードＮ１には電源電圧が供給され、ノードＮ２にはグランド電圧が供給される。電源電圧は、例えば電源４００により６０Ｖに設定されている。カレントミラー回路４０３及び内部回路４０７はノードＮ１とノードＮ２の間に直列に接続されており、カレントミラー回路４０３が内部回路４０７にバイアス電流を供給するようになっている。静電気保護回路４０６は、カレントミラー回路４０３及び内部回路４０７に対して並列に設けられている。
【0031】
カレントミラー回路４０３において、ダイオード回路１のカソード端子はトランジスターＴＡ１、ＴＡ２のソースに接続されている。そして、ダイオード回路１のアノード端子Ｔ１は、トランジスターＴＡ１のゲート及びドレインとトランジスターＴＡ２のゲートに接続されている。サージ電圧が印加されていない通常動作においては、ダイオード回路１の降伏電圧によってトランジスターＴＡ１、ＴＡ２のゲート－ソース間電圧が一定に保たれる。例えば、降伏電圧は６Ｖ程度である。このゲート－ソース間電圧によってカレントミラー回路４０３が内部回路４０７に一定のバイアス電流を供給する。
【0032】
図４は、図３に示す回路装置１０において、ＶＤＤ端子に静電気等のサージ電圧が印加された場合に、どのような経路でサージ電流が流れるかについて説明した図である。ＶＤＤ端子にサージ電圧が印加された場合、まずノードＮ１から、静電気保護回路４０６を介して、ノードＮ２へサージ電流が流れ、内部回路４０７やカレントミラー回路４０３にサージ電圧が印加されないようになる。このとき、サージ電流の大部分は静電気保護回路４０６を介してグランドに流れるが、サージ電流の一部は、カレントミラー回路４０３内にダイオード回路１を介して流れる。このとき、ダイオード回路１の電流能力不足によりトランジスターＴＡ１、ＴＡ２に通常動作における電圧よりも大きな電圧が印加され、これらのトランジスターがゲート破壊に至る可能性がある。
【0033】
図５に本実施形態のダイオード回路１の電流電圧特性を示す図である。具体的には、ダイオード回路１のアノード端子Ｔ１、カソード端子Ｔ２の間に逆バイアスの電圧が印加された場合の電流電圧特性を示している。そして、太線は第１ダイオードＤ１の電流電圧特性であり、一点鎖線は第２ダイオードＤ２の電流電圧特性である。二点鎖線は、第１ダイオードＤ１と第２ダイオードＤ２を足した電流電圧特性、即ちダイオード回路１の電流電圧特性である。また電圧が６Ｖでの線は、ダイオード回路１の降伏電圧を示しており、図３の回路装置１０の通常動作におけるトランジスターＴＡ１、ＴＡ２のゲート－ソース間電圧の最大電圧に相当する。電圧が２２．５Ｖでの破線はトランジスターＴＡ１、ＴＡ２のゲート破壊電圧を示す。
【0034】
図５において、太線で示す第１ダイオードＤ１の電流は５Ｖ付近までほぼ流れないが、逆バイアス電圧が６Ｖ付近になり、第１ダイオードＤ１が降伏を起こすと、第１降伏電流が流れ始める。そして、トランジスターＴＡ１、ＴＡ２の破壊電圧である２２．５Ｖを超えた２５Ｖ付近から、さらに増加する。一点鎖線で示す第２ダイオードＤ２の電流は、７．５Ｖ付近までほぼ流れないが、逆バイアス電圧が７．５Ｖ付近を超えて第２ダイオードＤ２が降伏を起こすと、第２降伏電流が流れ始める。そして第２降伏電圧は、破線で示すトランジスターＴＡ１、ＴＡ２のゲート破壊電圧である２２．５Ｖを超えるまで増加していく。このため、二点鎖線で示すダイオード回路１の電流は、逆バイアスの電圧が６Ｖを超える電圧付近から第１降伏電流が流れ、逆バイアスの電圧が７．５Ｖを超える電圧付近からは第２降伏電流の分さらに増加する。
【0035】
このようにダイオード回路１において、平面視において第１不純物領域８３と第２不純物領域９３の間に第３不純物領域９４が設けられているため、第２ダイオードは、第１ウェル３０１よりも不純物濃度の高い第３不純物領域９４と第１ウェル３０１のＰＮ接合によって形成される。このため、第２ダイオードの降伏電圧を低くすることができ、第１ダイオードが降伏電圧に達し、第１降伏電流が流れた後、第２ダイオードの降伏が発生するまで、第１ダイオードの第１降伏電流のみの少ない電流で被保護素子を保護する事態を防止できる。従って、第１ダイオードと第２ダイオードの両方の降伏電流を使って、被保護素子を保護することができるようになる。
【0036】
また本実施形態によれば、第１ダイオードＤ１と第２ダイオードＤ２のアノードとして第１不純物領域８３を共有した構造により、面積増加を抑えつつ第２ダイオードＤ２を設けることができる。従って、第２ダイオードＤ２の降伏電圧が高いことにより被保護素子を保護するための電流能力が不足する問題を回避しつつ、チップ面積の増大を少なくすることができる。
【0037】
図６は、本実施形態を用いない場合のダイオード構成の一例である。図６に示すダイオード回路３００では、第１不純物領域８３と第２不純物領域９３との間に第３不純物領域９４が設けられていない。即ち、図６に示すダイオード回路３００は、第１ウェル３０１と第１プラグ領域３０２を含むバーチカル型のダイオードは、図１等で説明したバーチカル型の第１ダイオードＤ１と同様な構成になっているが、ラテラル型のダイオードは、図１等で説明したラテラル型の第２ダイオードＤ２とは構成が異なっている。具体的には、図６に示す特許文献１に開示されるダイオード回路３００を適用した場合の例では、ラテラル型のダイオードは、Ｐ型の第１ウェル３０１とＮ型の第２ウェル３０３のＰＮ接合を含む構成になっている。
【0038】
【0039】
図６に示す構成を採用した場合、第１不純物領域８３の第１方向ＤＲ１に設けられるバーチカル型の第１ダイオードの第１降伏電流と、第２不純物領域９３を用いたラテラル型の第２ダイオードの第２降伏電流によって、被保護素子は静電気などのサージ電圧から保護される。ここで、第１ダイオードＤ１は、不純物濃度の高い第１不純物領域８３と第１ウェル３０１のＰＮ接合により形成され、降伏電圧を低くすることが容易になる。一方で、第２不純物領域９３を用いた第２ダイオードＤ２は、第１不純物領域８３等の不純物領域よりも不純物濃度の低い第１ウェル３０１と第２ウェル３０３のＰＮ接合により形成されるため、第２ダイオードＤ２の降伏電圧は高い電圧になる。従って、第１ダイオードＤ１の降伏が発生した後、第２ダイオードＤ２の降伏が発生するまでは、第１ダイオードＤ１の第１降伏電流のみよって被保護素子を保護しなければならず、十分な第１降伏電流が確保できない場合には、被保護素子をサージ電圧から保護することが難しくなる。
【0040】
図８は、図６に示す構成を採用した場合のダイオード回路３００の電流電圧特性を示す図である。図８において、電圧が６Ｖでの線は被保護素子の動作最大電圧にあたる電圧を示しており、電圧が２２．５Ｖでの破線は被保護素子のゲート破壊電圧を示す。図６に示す構成においても第１ダイオードの降伏電圧は６Ｖ付近であり、逆バイアスの電圧が６Ｖ付近を超えると、第１ダイオードの降伏電流が流れ始める。しかし、前述したように、第２ダイオードＤ２の降伏電流は高い電圧になるため、図６に示すように、逆バイアスの電圧が２５Ｖ付近を超えるまで第２ダイオードＤ２の降伏は起こらない。このため、逆バイアスの電圧が、第１ダイオードＤ１が降伏を起こす６Ｖから、第２ダイオードＤ２の降伏が降伏を起こす２５Ｖ付近までは、ダイオード回路３００の電流能力は第１ダイオードＤ１の降伏電流のみによって賄われる。
【0041】
またチップ面積の観点では、図６に示す構成を採用した場合、第３不純物領域９４を設けないで、第２ダイオードＤ２を設けることができるため、チップ面積を増大させることなくラテラル型の第２ダイオードＤ２を設けることができる。しかし、上述したように第１ダイオードＤ１によって、十分な降伏電流が確保できない場合には被保護素子をサージ電圧から保護することできない。第１ダイオードＤ１のオン抵抗を下げて電流能力を上げるためには、図７に示す第１不純物領域８３の高さ３０７を大きくする必要があり、大幅にオン抵抗を下げようとするとダイオード回路３００のレイアウト面積が非常に大きくなる。
【0042】
この点、本実施形態によれば、第１ウェル３０１と第１プラグ領域３０２の間のＰＮ接合により第１ダイオードＤ１が構成される。第１ダイオードＤ１のアノードは第１不純物領域８３であり、カソードは、第２導電型の埋め込み層３０４と第２導電型の第２プラグ領域３３とを介して第１プラグ領域３０２に接続された、第２導電型の第２不純物領域９３である。また、第１ウェル３０１と第３不純物領域９４の間のＰＮ接合により、第２ダイオードＤ２が構成される。第２ダイオードＤ２のアノードは第１不純物領域８３であり、カソードは、第３不純物領域９４である。これにより、第１ダイオードＤ１と並列に第２ダイオードＤ２が構成される。そして、逆バイアスがそして、第１降伏電圧より高くなると、第１ダイオードＤ１に降伏電流が流れ、逆バイアスが第２降伏電圧より高くなると、第２ダイオードＤ２に降伏電流が流れる。第１ダイオードＤ１に並列に第２ダイオードＤ２を設けたことで、サージ等による大電荷が入力されたとき、第２ダイオードＤ２が降伏することで電荷を逃がすことができる。これにより、第１ダイオードＤ１のみの場合に比べてダイオード回路１のオン抵抗が下がり、クランプ電圧を下げることが可能になる。
【0043】
具体的には、ダイオード回路１は、第１ウェル３０１の第１方向ＤＲ１であって第１ウェル３０１と第２導電型の埋め込み層３０４との間に設けられる第２導電型の第２ウェル３０３を含む。通常、不純物領域の不純物濃度はウェルの不純物濃度より高いので、第３不純物領域９４の濃度は第２ウェル３０３の濃度よりも高い。これにより、第１ウェル３０１と第３不純物領域９４の間の降伏電圧は、第１ウェル３０１と第２不純物領域９３の間の降伏電圧よりも低くなる。即ち、本願の第２ダイオードの降伏電圧を、図６に示した本実施形態を用いない例におけるラテラル型ダイオードの降伏電圧よりも低くできる。これにより、サージ等による大電荷が入力されたとき、第２ダイオードが降伏することで電荷を逃がすことができ、図６の例に比べてクランプ電圧を下げることが可能になる。
【0044】
また本実施形態では、ダイオード回路１は、第１導電型の第１不純物領域８３と、第１不純物領域８３の第１方向ＤＲ１に設けられる第１導電型の第１ウェル３０１と、第１ウェル３０１の第１方向ＤＲ１に設けられる第２導電型の第１プラグ領域３０２と、第１不純物領域８３の第２方向ＤＲ２かつ第１導電型の第１ウェル３０１の第３方向ＤＲ３に設けられる第２導電型の第３不純物領域９４と、を含む。
【0045】
第１ダイオードでは、アノードである第１不純物領域８３の第１方向ＤＲ１に、カソードに接続される第１プラグ領域３０２が設けられ、第２ダイオードＤ２では、アノードである第１不純物領域８３の第２方向ＤＲ２に、カソードである第３不純物領域９４が設けられる。
【0046】
このように第１方向ＤＲ１の構造と第２方向ＤＲ２の構造を組み合わせたことで、第１ダイオードＤ１と第２ダイオードＤ２のアノードとして第１不純物領域８３を共有できる。従って、第１不純物領域８３が共有され、チップ面積の増大を抑えて第２ダイオードＤ２を設けることができる。
【0047】
また本実施形態では、半導体基板に直交する第１方向ＤＲ１での平面視において、第２不純物領域９３に囲まれる領域に、第１不純物領域８３及び第３不純物領域９４が設けられる。
【0048】
このようにすれば、平面視において第２不純物領域９３の中に、第１不純物領域８３と第３不純物領域９４を並べて設けることができる。従って、第２ダイオードＤ２をチップ面積の増大を抑えながら設けることができる。例えば、第１不純物領域８３の短辺方向に第１不純物領域８３と第３不純物領域９４を並べて設けることができる。これにより、図６に示した例において第１不純物領域８３の長辺方向の高さ３０７を大きくする場合に比べて、面積の増大を抑えながらダイオード回路１のオン抵抗を下げることが可能になる。
【0049】
２．詳細な構成例
図９は、本実施形態の第２構成例の断面視での概略図である。第２構成例は、図１、図２に示す構成とラテラル型の第２ダイオードＤ２の構成が異なっている。具体的には、第２構成例では、第１不純物領域８３の第２方向ＤＲ２側において、第１不純物領域８３と第２不純物領域９３の間に、第３不純物領域９４及び第４不純物領域９５が設けられている。
図９は、本実施形態の第２構成例の断面視での概略図である。第２構成例は、図１、図２に示す構成とラテラル型の第２ダイオードＤ２の構成が異なっている。具体的には、第２構成例では、第１不純物領域８３の第２方向ＤＲ２側において、第１不純物領域８３と第２不純物領域９３の間に、第３不純物領域９４及び第４不純物領域９５が設けられている。
【0050】
第３不純物領域９４は、第４不純物領域９５の第２方向ＤＲ２側に設けられる。そして、第３不純物領域９４と第４不純物領域９５の間にはゲート層Ｇが設けられている。第２構成例では、ソースである第４不純物領域９５、ドレインである第３不純物領域９４及びゲート層ＧがＮＭＯＳトランジスターを構成する。当該ＮＭＯＳトランジスターは、ゲート、ソース、サブストレートがグランドに設定されたＧＧＮＭＯＳ（Grounded Gate NMOS）になっている。第２構成例では、ＧＧＮＭＯＳのドレインが第２ダイオードＤ２のカソードになっている。図１０は、第２構成例の平面視における概略図である。第２構成例では、図９で説明したＧＧＮＭＯＳは、第１不純物領域８３の第２方向ＤＲ２側とその反対方向側に設けられている。
【0051】
ＧＧｎＭＯＳのドレインである第３不純物領域９４は、コンタクトＤを介してカソードラインＬ２に接続されている。ゲートは、アノードラインＬ１に接続され、ＧＧＮＭＯＳのソースである第４不純物領域９５は、コンタクトＳを介してアノードラインＬ１に接続されている。ＧＧＮＭＯＳのサブストレートは、新たに設けることなくダイオード回路１のアノード側である第１ウェル３０１を兼用している。そして、第２ダイオードＤ２の降伏電圧は、Ｎ型である第３不純物領域９４とＰ型である第１ウェル３０１との接合耐圧で決まり、例えば７～１１Ｖになる。
【0052】
図１１は第２構成例を適用した場合の、ダイオード回路１の電流電圧特性を示す図である。図５で説明したのと同様に、太線は第１ダイオードＤ１の電流電圧特性であり、一点鎖線は第２ダイオードＤ２の電流電圧特性である。第２ダイオードＤ２の電流電圧特性は、具体的には前述したＧＧＮＭＯＳの特性である。そして、二点鎖線は第２構成例を適用した場合のダイオード回路１の電流電圧特性である。また電圧が６Ｖでの線はトランジスターＴＡ１、ＴＡ２の動作最大電圧にあたる電圧を示し、電圧が２２．５Ｖでの破線はトランジスターＴＡ１、ＴＡ２のゲート破壊電圧を示す。
【0053】
図１１において、太線で示す第１ダイオードＤ１の電流は、５Ｖ付近までほぼ流れないが、逆バイアス電圧が６Ｖ付近になり、第１ダイオードＤ１が降伏を起こすと、第１降伏電流が流れ始める。そして、トランジスターＴＡ１、ＴＡ２の破壊電圧である２２．５Ｖを超えた２５Ｖ付近から、さらに増加する。第２ダイオードＤ２は、図１１の一点鎖線で示すように、ＧＧＮＭＯＳのドレインにかかる電界がある値を超えるとアバランシェ降伏を起こす。そして、寄生的なｎｐｎ型バイポーラトランジスターの動作が開始し、ドレイン、ソース間の電圧が下がり、大電流を通電するスナップバック動作が開始する。バイポーラトランジスターは、ダイオードと比較し大電流を流すことができるため、例えば、ＧＧＮＭＯＳのチャネル幅が４０ｕｍの場合、４００ｍＡ以上流すことができる。図１、図２で説明した構成例の第２ダイオードＤ２では、電流が６０ｍＡを超えると電圧が２２．５Ｖに達するのに対し、第２構成例を採用した場合の第２ダイオードＤ２、即ちＧＧＮＭＯＳでは、６倍以上のＥＳＤサージ電流が流れたとしても被保護素子である破壊電圧の２２．５Ｖに対して７～８Ｖの電圧でクランプできる。このように第２構成例では、第１ダイオードＤ１にＧＧＮＭＯＳを含む第２ダイオードＤ２を、アノードと兼用させて追加することにより、面積を増大させることなく、通常動作時は被保護素子を通常動作時の最大電圧以下で動作させ、かつ、サージ電圧の印加時には被保護素子にゲート破壊電圧が印加されるリスクを低減する効果がある。
【0054】
即ち本実施形態のダイオード回路１は、第４不純物領域９５とゲート層Ｇを含む。第４不純物領域９５は、第１不純物領域８３の第２方向ＤＲ２であって第１不純物領域８３と第２不純物領域９３の間の領域に設けられ、アノードラインＬ１に電気的に接続される第２導電型の領域である。ゲート層Ｇは、第３不純物領域９４と第４不純物領域９５の間に設けられ、アノードラインＬ１に電気的に接続される。
【0055】
このようにすれば、第３不純物領域９４、第４不純物領域９５、ゲート層Ｇを、例えばソース、ドレイン、ゲートとするＮＭＯＳトランジスターを第１不純物領域８３と第２不純物領域９３の間に設けることができる。これにより、ＮＭＯＳトランジスターのドレインと第１ウェル３０１のＰＮ接合を第２ダイオードＤ２として用いることができる。また第２ダイオードＤ２が降伏した後にＮＭＯＳトランジスターの寄生バイポーラトランジスターがスナップバックすることで大電流を流すため、第１構成例に比べて更にダイオード回路１のオン抵抗を下げることが可能になる。
【0056】
図１２は第２構成例において、ＧＧＮＭＯＳのドレインをシリサイドブロック化した例の断面視における概略図である。第２構成例は、図１２に示すように、ＧＧＮＭＯＳのドレイン領域をシリサイドブロック構造にしてもよい。このようにＧＧＮＭＯＳのドレインの第１方向ＤＲ１側に成膜されたシリサイド層１１０２について、ドレイン領域のシリサイド層を除去することによって、ＰＮ接合で降伏が起こる際の実効接合断面積を確保でき、スナップバック動作前の接合破壊のリスクを低減することができる。
【0057】
図１３は、本実施形態の第３構成例の断面視における概略図である。第３構成例は、第２構成例の構成に対して、第１不純物領域８３から見て第２方向ＤＲ２側にｎｐｎバイポーラトランジスターを設けた例である。即ち、第３不純物領域９４、第４不純物領域９５が、それぞれｎｐｎバイポーラトランジスターのコレクター、エミッターに対応する。コレクターである第３不純物領域９４は、コンタクトＣを介してカソードラインＬ２に接続され、エミッターである第４不純物領域９５はコンタクトＥを介してアノードラインＬ１に接続される。ｎｐｎバイポーラトランジスター１２０３のベースは、Ｐ型の第１ウェル３０１であり、Ｐ型の第１不純物領域８３に接続されている。第１不純物領域８３は、新たに設けることなく第１ダイオードＤ１のアノードと兼用されている。図１４は、第３構成例の平面視における概略図である。第３構成例の平面視における形状は、第２構成例と比較してゲート層Ｇが設けられていない点が異なっている。
【0058】
第１ウェル３０１内に設けたｎｐｎバイポーラトランジスター１２０３の降伏電圧は、第４不純物領域９５と第１ウェル３０１のＰＮ接合部で決まり、例えば７～１１Ｖの電圧の特性を得ることができる。そして第３構成例を採用した場合、図１１で説明したのと同様の電流電圧特性が得られる。ｎｐｎバイポーラトランジスター１２０３は、コレクターにかかる電圧がある電圧を超えるとアバランシェ降伏を起こし、ｎｐｎバイポーラトランジスター１２０３の動作を開始し、コレクターとエミッターの間の電圧が下がり、大電流を通電するようになり、スナップバック動作を開始する。
【0059】
このように、降伏電圧が４．５Ｖ～５．５Ｖであるバーチカル型の第１ダイオードＤ１のアノードである第１不純物領域８３を兼用して、降伏電圧が７～１０Ｖであるｎｐｎバイポーラトランジスター１２０３を設けることができる。これにより、チップ面積を増大させることなく、通常動作時には被保護素子であるトランジスターＴＡ１、ＴＡ２のゲート、ソース間の電圧を例えば６Ｖ程度の動作最大電圧以下で動作させ、かつサージ電圧が印加されたときには、ゲート破壊電圧を超えるリスクを低減する効果がある。
【0060】
また、図１２で説明したのと同様に、第３構成例においてｎｐｎバイポーラトランジスター１２０３のコレクター領域をシリサイドブロック構造にしてもよい。コレクター領域のシリサイド層を除去することによってブレークダウン実効接合断面積を確保し、スナップバック動作前の接合破壊のリスクを低減できる。
【0061】
即ち本実施形態では、第１不純物領域８３の第２方向ＤＲ２であって第１不純物領域８３と第２不純物領域９３の間の領域に設けられ、第１ラインに電気的に接続される第２導電型の第４不純物領域９５を含む。
【0062】
このようにすれば、第１導電型の第１ウェル３０１の第３方向ＤＲ３側に第２導電型の第４不純物領域９５を設けることができる。これにより、第１ウェル３０１、第３不純物領域９４及び第４不純物領域９５によりｎｐｎバイポーラトランジスター１２０３を構成できる。そして、ｎｐｎバイポーラトランジスター１２０３のコレクターにはカソードラインＬ２が、ベースにはアノードラインＬ１が接続されるため、コレクター、ベース間に降伏電圧以上の電圧が印加されると、ＰＮ接合の降伏が起こり、ｎｐｎバイポーラトランジスター１２０３の動作が開始する。従って、ラテラル型の第２ダイオードＤ２として、ｎｐｎバイポーラトランジスター１２０３の動作を用いて大きな電流を流すことができる。
【0063】
図１５は、本実施形態の第４構成例の断面視における概略図を示す。第１～第３構成例では第１ダイオードＤ１と第２ダイオードＤ２がアノードを共有しているが、本構成例では第１ダイオードＤ１と第２ダイオードＤ２がカソードを共有する。第４構成例においては、第２プラグ領域３３内にＰ型である第３不純物領域９４を設けることで、ラテラル型の第２ダイオードＤ２が設けられている。第２ダイオードＤ２のコンタクトＡＮ２は、第１ダイオードＤ１のコンタクトＡＮと、アノードラインＬ１により接続されている。そして第２ダイオードＤ２のカソード側のコンタクトは新たに設けることなく、第１ダイオードＤ１のカソードである第２不純物領域９３を兼用して設けられている。第２不純物領域９３は、第３不純物領域９４の第２方向ＤＲ２側に設けられてもよいし、第２方向ＤＲ２の反対方向側に設けられてもよいし、それら両方側に設けられてもよい。図１６は、第４構成例の平面視における概略図である。図１６に示すように、第２不純物領域９３は、第１不純物領域８３と第３不純物領域９４を囲むようにして設けられている。このようにして第２ダイオードＤ２は、第３不純物領域９４とその周りを取り囲む第２不純物領域９３との間に形成されている。第２プラグ領域３３内に形成した第２ダイオードＤ２の降伏電圧は、Ｐ型の第３不純物領域９４とＮ型の第２プラグ領域３３とのＰＮ接合部で特性が決まり、例えば７～１１Ｖの降伏電圧の特性になる。
【0064】
第４構成例によって、第２ダイオードＤ２を設けても、図１、図２で説明した第１構成例の電流電圧特性と同様の特性が得られる。また図１等で説明した第１構成例では、ラテラル方向のＰＮ接合面が２つであるのに対し、第４構成例では、ラテラル方向のＰＮ接合面が４つ設けられる。さらに第４構成例における拡散層幅１３０５は、図１等で説明した第１構成例における拡散層幅よりも長いため、第４構成例によれば、ダイオード回路１の電流能力は図１等で説明した第１構成例における電流能力の２倍以上になる。
【0065】
このように第４構成例によれば、降伏電圧が例えば４．５Ｖ～５．５Ｖを有するバーチカル型の第１ダイオードＤ１のカソードと兼用して、例えば７～１０Ｖの降伏電圧を有するラテラル型の第２ダイオードＤ２を追加することができる。このため、チップ面積を増大させることなく、通常動作時は被保護素子であるトランジスターＴＡ１、ＴＡ２のゲート、ソース間を動作最大電圧６Ｖ以下で動作させ、静電気印加時にはゲート破壊電圧２２．５Ｖを超えるリスクを低減する効果がある。
【0066】
本実施形態のダイオード回路１は、第１不純物領域８３と第１ウェル３０１と第１プラグ領域３０２と埋め込み層３０４と第２プラグ領域３３と第２不純物領域９３と第３不純物領域９４を含む。第１不純物領域８３は、アノードラインＬ１に電気的に接続され、Ｐ型である。第１ウェル３０１は、半導体基板に直交する方向を第１方向ＤＲ１としたとき、第１不純物領域８３の第１方向ＤＲ１に設けられ、Ｐ型である。第１プラグ領域３０２は、第１ウェル３０１の第１方向ＤＲ１に設けられ、Ｎ型である。埋め込み層３０４は、第１プラグ領域３０２の第１方向ＤＲ１に設けられ、Ｎ型である。第２プラグ領域３３は、第１方向ＤＲ１に直交する方向を第２方向ＤＲ２とし、第１方向ＤＲ１の反対方向を第３方向ＤＲ３としたとき、第１プラグ領域３０２の第２方向ＤＲ２であって埋め込み層３０４の第３方向ＤＲ３に設けられ、Ｎ型である。第２不純物領域９３は、第２プラグ領域３３の第３方向ＤＲ３に設けられ、カソードラインＬ２に電気的に接続され、Ｎ型である。第３不純物領域９４は、第１不純物領域８３の第２方向ＤＲ２かつ第２プラグ領域３３の第３方向ＤＲ３に設けられ、アノードラインＬ１に電気的に接続され、Ｐ型である。
【0067】
本実施形態によれば、Ｐ型の第１ウェル３０１とＮ型の第１プラグ領域３０２の間のＰＮ接合により第１ダイオードＤ１が構成される。第１ダイオードＤ１のアノードは第１不純物領域８３であり、カソードは、Ｎ型の埋め込み層３０４とＮ型の第２プラグ領域３３とを介して第１プラグ領域３０２に接続された、Ｎ型の第２不純物領域９３である。また、Ｐ型の第１ウェル３０１とＮ型の第３不純物領域９４の間のＰＮ接合により、第２ダイオードＤ２が構成される。第２ダイオードＤ２のアノードはＰ型の第３不純物領域９４であり、カソードは、Ｎ型の第２不純物領域９３である。これにより、第１ダイオードＤ１と並列に第２ダイオードＤ２が構成される。そして、第１ダイオードＤ１に並列に第２ダイオードＤ２を設けたことで、静電荷等の大電荷が流れたとき、第２ダイオードＤ２が降伏することで電荷を逃がすことができる。これにより、第１ダイオードＤ１のみの場合に比べてダイオード回路１のオン抵抗が下がり、クランプ電圧を下げることが可能になる。
【0068】
具体的には、第２ダイオードＤ２のアノードと第２ダイオードＤ２のカソードは、第３不純物領域９４と第２プラグ領域３３のＰＮ接合で接合しており、通常、ウェルに比べて不純物濃度が高い領域同士のＰＮ接合になる。このためＰＮ接合の降伏電圧を低くすることが容易になり、図６等で説明した構成例に比べてクランプ電圧を下げることが可能になる。従って、第４構成例によれば、第１ダイオードＤ１の降伏電流と第２ダイオードＤ２の降伏電流の双方を用いることが可能になり、クランプ電圧を下げることが可能になる。
【0069】
また本実施形態によれば、第１方向ＤＲ１の構造と第２方向ＤＲ２の構造を組み合わせたことで、第１ダイオードＤ１と第２ダイオードＤ２のカソードとして第２不純物領域９３を共有できる。従って、第２不純物領域９３が共有されることで、面積増加を抑えて第２ダイオードＤ２を設けることができる。
【0070】
図１７は、本実施形態の第５構成例の断面視における概略図である。第５構成例は、図１、図２で説明した第１構成例と異なり、第２プラグ領域３３内にＰ型の第３不純物領域９４、第４不純物領域９５が設けられ、ラテラル型のｐｎｐバイポーラトランジスター１４０４が設けられている。ｐｎｐバイポーラトランジスター１４０４のコレクターは第３不純物領域９４であり、アノードラインＬ１により第１ダイオードＤ１の第１不純物領域８３と接続され、エミッターは第４不純物領域９５であり、カソードラインＬ２により第２ダイオードＤ２の第２不純物領域９３と接続されている。ｐｎｐバイポーラトランジスター１４０４のベースは新たに設けず、第２ダイオードＤ２のカソードであるＮ型の第２不純物領域９３と兼用されている。
【0071】
図１８は、本実施形態の第６構成例の平面視における概略図である。図１８に示すように、第５構成例では、第４構成例と同様に平面視において、第１不純物領域８３、第３不純物領域９４が、第２不純物領域９３に囲まれるように設けられている。
【0072】
第２プラグ領域３３内に形成したｐｎｐバイポーラトランジスター１４０４の降伏電圧は、Ｐ型の第３不純物領域９４と第２プラグ領域３３とのＰＮ接合部で特性が決まり、例えば７～１１Ｖの電圧の降伏電圧になる。ｐｎｐバイポーラトランジスター１４０４は、コレクターにかかる電圧がある値を超えると、ベース、コレクター間のＰＮ接合でアバランシェ降伏が起こり、ｐｎｐバイポーラトランジスター１４０４の動作が開始される。そして、ｐｎｐバイポーラトランジスター１４０４のコレクター、エミッター間の電圧が下がることで大電流が流れ、スナップバック動作が開始する。以上により、降伏電圧が４．５Ｖ～５．５Ｖであるバーチカル型の第１ダイオードＤ１のカソードと兼用して、降伏電圧が７～１０Ｖのｐｎｐバイポーラトランジスター１４０４を追加することができる。これにより、チップ面積を増大させることなく、通常動作時は、被保護素子であるトランジスターＴＡ１、ＴＡ２のゲート、ソース間を動作最大電圧６Ｖ以下にして、静電気印加時にはゲート破壊電圧の２２．５Ｖを超えるリスクを低減させることができる。
【0073】
また本実施形態では、第１不純物領域８３の第２方向ＤＲ２に設けられ、カソードラインＬ２に電気的に接続されるＰ型の第４不純物領域９５を含む。
【0074】
このようにすれば、平面視において第２プラグ領域３３の領域内に第３不純物領域９４と第４不純物領域９５を設けることができる。そして、ｐｎｐバイポーラトランジスターのベースをＮ型の第２プラグ領域３３とし、エミッターをＰ型の第４不純物領域９５とし、コレクターをＰ型の第３不純物領域９４として、ｐｎｐバイポーラトランジスター１４０４を構成することができる。そして、ｐｎｐバイポーラトランジスター１４０４のベース、コレクター間のＰＮ接合を第２ダイオードＤ２として、バイポーラトランジスターの動作を用いた電流により被保護素子を保護できるようになる。また第２不純物領域９３を、第１ダイオードＤ１のカソードと、ｐｎｐバイポーラトランジスター１４０４のベースに兼用させることができ、チップ面積の増大を防ぐこともできる。
【0075】
図１９は、本実施形態の第６構成例の断面視における概略図である。第６構成例は、図１７、図１８で説明した第５構成例において第２プラグ領域３３に設けられたｐｎｐバイポーラトランジスター１４０４に代えて、ＰＭＯＳトランジスター１５０３を配置した構成例である。図１９に示すように、第３不純物領域９４がドレインであり、第４不純物領域９５がソースであり、第３不純物領域９４と第４不純物領域９５の間にゲート層Ｇが設けられる。ＰＭＯＳトランジスター１５０３のドレインは、第１ダイオードＤ１のアノードとカソードラインＬ２により接続されており、ソース、ゲートは、第１ダイオードＤ１のカソードである第２不純物領域９３と、カソードラインＬ２により接続されている。
【0076】
図２０は、第６構成例の平面視における概略図である。第６構成例の平面視における形状は、図１８に示す第５構成例と基本的に同じになっているが、２つの第３不純物領域９４の間にＰＭＯＳトランジスター１５０３のゲート層が設けられている点が異なっている。ＰＭＯＳトランジスター１５０３のサブストレートは、新たに設けず、第１ダイオードＤ１のカソードであるＮ型の第２不純物領域９３が兼用されている。
【0077】
第６構成例においては第２プラグ領域３３内に形成したＰＭＯＳトランジスター１５０３の降伏電圧は、ドレインにあたるＰ型の第３不純物領域９４と第２プラグ領域３３のＰＮ接合で特性が決まり、その降伏電圧は例えば７～１１Ｖになる。ＰＭＯＳトランジスター１５０３は、ドレインにかかる電圧がある値を超えると、ドレインにあたるＰ型の第３不純物領域９４とサブストレートにあたる第２プラグ領域３３の間のＰＮ接合で、アバランシェ降伏が起こり、スナップバック動作が開始される。以上により、降伏電圧が例えば４．５Ｖ～５．５Ｖのバーチカル型の第１ダイオードＤ１のカソードを兼用することで、チップ面積を増大させることなく、降伏電圧が例えば７～１０ＶのＰＭＯＳトランジスター１５０３を設けることができる。これにより、通常動作時は、被保護素子であるトランジスターＴＡ１、ＴＡ２を動作最大電圧の例えば６Ｖ以下で動作させつつ、静電気印加時には、ゲート破壊電圧の例えば２２．５Ｖを超える電圧がかかるリスクを低減する効果が得られる。
【0078】
また本実施形態では、第１不純物領域８３の第２方向ＤＲ２に設けられ、カソードラインＬ２に電気的に接続されるＰ型の第４不純物領域９５と、第３不純物領域９４と第４不純物領域９５の間に設けられ、カソードラインＬ２に電気的に接続されるゲート層Ｇと、を含む。
【0079】
このようにすれば、平面視において第２プラグ領域３３の領域内に、ゲート層Ｇをゲートとし、第２不純物領域９３と第２プラグ領域３３をサブストレートとし、第３不純物領域９４をドレインとし、第４不純物領域９５をソースとするＰＭＯＳトランジスター１５０３を設けることができる。
【0080】
そして、ＰＭＯＳトランジスター１５０３において、ドレインにあたるＰ型の第３不純物領域９４とサブストレートにあたる第２プラグ領域３３の間のＰＮ接合を第２ダイオードＤ２として、第２ダイオードＤ２でのアバランシェ降伏による大電流を用いて被保護素子を保護できる。また第２プラグ領域３３を、第１ダイオードＤ１のカソードと、ＰＭＯＳトランジスター１５０３のサブストレートに兼用させることができ、チップ面積の増大を防ぐこともできる。
【0081】
また本実施形態では、半導体基板に直交する第１方向ＤＲ１での平面視において、第２不純物領域９３に囲まれる領域に、第１不純物領域８３及び第３不純物領域９４が設けられる。
【0082】
このようにすれば、平面視において第２不純物領域９３の中に、第１不純物領域８３と第３不純物領域９４を並べて設けることができる。従って、第２ダイオードＤ２をチップ面積の増大を抑えながら設けることができる。
【0083】
上記では図３に示すように、Ｐ型のトランジスターＴＡ１、ＴＡ２を含む回路で、ダイオード回路１の第１ダイオードＤ１、第２ダイオードＤ２のアノードをトランジスターＴＡ１等のゲートに接続し、カソードをトランジスターＴＡ１等のソースに接続した場合について説明したが、トランジスターＴＡ１等がＮ型の場合でも同様の効果が得られる。即ち、第１ダイオードＤ１、第２ダイオードＤ２のアノードをＮ型のトランジスターＴＡ１等のドレインに接続し、カソードをＮ型のトランジスターＴＡ１等のゲートに接続した場合においても、ゲート破壊のリスクを低減する効果が得られる。
【0084】
図２１は本実施形態の回路装置１０の回路構成例を示す。上記では、図３に示すようにダイオード回路１をトランジスターＴＡ１、ＴＡ２のゲート、ソース間に接続した場合について説明してきたが、ダイオード回路１をトランジスターＴＡ１、ＴＡ２を駆動する５Ｖ制御回路１６１６と並列に設けることもできる。
【0085】
図２１に示すように定電圧回路１６１０は、基準電圧回路１６１２とソースフォロア回路１６１４を含む。５Ｖ制御回路１６１６は、Ｐ型のトランジスターＴＢ１とＮ型のトランジスターＴＢ２を含む。そして、通常動作において５Ｖ制御回路１６１６は、動作最大電圧の例えば６Ｖ以下で動作されるため、Ｎ型のトランジスターＴＣ１のゲート、ソース間の電圧も６Ｖ以下で、オン、オフ制御される。
【0086】
まず、通常動作時における動作について具体的に説明する。基準電圧回路１６１２において、抵抗素子１６０３を例えば６０ｋΩに設定すると、基準電圧回路１６１２には１ｍＡ未満の電流が流れ、ツェナーダイオードとして用いられるダイオード回路１の第１ダイオードＤ１、第２ダイオードＤ２には、逆バイアスの電圧がかかり、第１ダイオードＤ１の降伏電圧により約５Ｖの電圧を発生させることができる。またＮ型のトランジスターＴＡ１の閾値電圧をＶｔｈ、ゲート、ドレイン間の電圧をＶｇｓ、ドレイン、ソース間の電圧をＶｄｓとすると、トランジスターＴＡ１のゲートとドレインを接続しているためＶｇｓ－Ｖｔｈ＜Ｖｄｓの関係が成り立つ場合には、トランジスターＴＡ１は飽和領域で動作する。よって、ドレインに流れる電流はＭＯＳの設計方程式より式（１）で表される。
【数1】
【0087】
式（１）をＶｇｓ１について解くと、Ｖｇｓ１は式（２）のように表される。
【数2】
【0088】
よって、基準電圧回路１６１２により生成される基準電圧ＶＲＥＦは、式（３）のように表される。
【数3】
【0089】
式（３）より、基準電圧はおよそダイオード回路１の降伏電圧Ｖｚと、トランジスターＴＡ１の敷値電圧Ｖｔｈの和より少し高い電位になる。
【0090】
ソースフォロア回路１６１４については、Ｎ型のトランジスターＴＡ２の閾値電圧をＶｔｈ、ゲート、ドレイン間の電圧をＶｇｓ、ドレイン、ソース間の電圧をＶｄｓとすると、ドレインの電位が十分高いため、Ｖｇｓ－Ｖｔｈ＜Ｖｄｓの関係が成り立ち、トランジスターＴＡ２も飽和領域で動作する。よって、ドレインに流れる電流Ｉｄ１はＭＯＳトランジスターの設計方程式より式（４）により表される。
【数4】
【0091】
式（４）をＶｇｓ２について解くと、式（５）のようになる。
【数5】
【0092】
式（５）より、トランジスターＴＡ２のソースは、ゲート電位に対して式（５）の電圧Ｖｇｓ２だけ低い電位を出力する。従って、定電圧回路１６１０の出力電圧ＶＲＥＧは、ＶＲＥＧ＝ＶＲＥＦ－Ｖｇｓ２となる。この式に式（３）、式（５）を代入すると、出力電圧ＶＲＥＧは式（６）のように表される。
【数6】
【0093】
式（６）よりトランジスターＴＡ１、ＴＡ２の電流利得βを最適化すれば、出力電圧ＶＲＥＧは、式（７）のようにすることができる。
【数7】
【0094】
即ちダイオード回路１の降伏電圧Ｖｚを電源電圧ＶＤＤの大きさ関わらず、約５Ｖの一定の電圧を出力することができる。このように、通常動作において、５Ｖ制御回路１６１６を動作最大電圧の例えば６Ｖ以下で動作させることができ、トランジスターＴＣ１のゲート、ソース間の電圧も６Ｖ以下で、オン、オフ制御することができる。
【0095】
次に静電気等のサージ電圧が印加された場合について説明する。図２２は、本実施形態の回路装置１０においてサージ電圧が印加されたときの放電経路を示す図である。回路装置１にサージ電圧が加わった場合、サージ電流は、例えば通常時に電源電圧ＶＤＤの印加されているカソード端子Ｔ２から静電気保護回路１６０８へ流れ、静電気保護回路１６０８からアノード端子Ｔ１への経路でグランドに放電される。しかし、サージ電圧が印加されたときは、定電圧回路１６１０は正常に動作しないため、通常動作時に流れる電流よりも大きい電流１７０１、１７０２が流れる。定電圧回路１６１０に用いられるツェナーダイオードの電流能力が低い場合、定電圧回路１６１０の出力電圧ＶＲＥＧが５Ｖ制御回路１６１６の耐圧以上になって５Ｖ制御回路１６１６が破壊される可能性がある。
【0096】
そこで本実施形態の回路装置１０に、上述したダイオード回路１を適用することにより、面積を増大させることなく、第１ダイオードＤ１に加えて第２ダイオードＤ２を設けることができる。そして回路装置１０の通常動作時は、５Ｖ制御回路と、トランジスターＴＡ１、ＴＡ２のゲート、ソースの間の動作最大電圧を例えば６Ｖ以下で動作させつつ、静電気印加時は、５Ｖ制御回路１６１６や、トランジスターＴＡ１、ＴＡ２のゲート破壊のリスクを低減させることができる。
【0097】
【0098】
このようにすれば、上述したダイオード回路１の効果を有する回路装置１０を実現できる。
【0099】
図２３～図２６は、図１、図２で説明した第１構成例の他の構成例を示す。第１構成例においては、平面視において第１不純物領域８３の第２方向ＤＲ２側とその反対側に第３不純物領域９４が設けられ、ラテラル型の第２ダイオードＤ２が２つ設けられた構成であったが、図２３に示す構成例では、第１不純物領域８３の第２方向ＤＲ２と反対方向側にのみ第３不純物領域９４が設けられている。このため図２３に示す構成例では、第２ダイオードＤ２が１つ設けられた構成になっている。このようにしても、第１構成例の効果と同じ効果が得られる。なお、第３不純物領域９４は第１不純物領域８３の第２方向ＤＲ２側に設けてもよいし、第２方向ＤＲ２と反対方向側に設けてもよい。
【0100】
図２５、図２６は、図１等で説明した第１構成例において、第２ダイオードＤ２を３つ以上設けた場合の例である。図２５は断面視における概略図、図２５は平面視での概略図である。図２６の平面図に示すように、第１不純物領域８３が中央に例えば略正方形の形状で設けられており、コンタクトＡＮは、図２５に示すように複数設けられている。そして、第１不純物領域８３の４辺と対向するように第３不純物領域９４が設けられている。第３不純物領域９４は、第１不純物領域８３の４辺すべてに対向するように設けなくてもよく、第１不純物領域８３のずれか３辺に対して対向するように設けてもよい。このようにしても、第１構成例の効果と同じ効果が得られる。
【0101】
以下において、第１導電型、第２導電型、第１ライン及び第２ラインという用語を用いる。以上の実施形態においては、第１導電型がＰ型であり、第２導電型がＮ型であり、第１ラインがアノードラインであり、第２ラインがカソードラインである場合を例に説明した。但し、第１導電型がＮ型であり、第２導電型がＰ型であり、第１ラインがカソードラインであり、第２ラインがアノードラインであってもよい。
【0102】
以上に説明したように本実施形態のダイオード回路は、第１不純物領域と第１ウェルと第１プラグ領域と埋め込み層と第２プラグ領域と第２不純物領域と第３不純物領域と、を含む。第１不純物領域は、アノードライン及びカソードラインの一方である第１ラインに電気的に接続される第１導電型の不純物領域である。第１ウェルは、半導体基板に直交する方向を第１方向としたとき、第１不純物領域の第１方向に設けられ、第１導電型である。第１プラグ領域は、第１ウェルの第１方向に設けられ、第２導電型である。埋め込み層は、第１プラグ領域の第１方向に設けられ、第２導電型である。第２プラグ領域は、第１方向に直交する方向を第２方向とし、第１方向の反対方向を第３方向としたとき、第１プラグ領域の第２方向であって埋め込み層の第３方向に設けられ、第２導電型である。第２プラグ領域は、第１方向に直交する方向を第２方向とし、第１方向の反対方向を第３方向としたとき、第１プラグ領域の第２方向であって埋め込み層の第３方向に設けられ、第２導電型である。第２不純物領域は、第２プラグ領域の第３方向に設けられ、アノードライン及びカソードラインの他方である第２ラインに電気的に接続され、第２導電型である。第３不純物領域は、第１不純物領域の第２方向且つ第１ウェルの第３方向であって第１不純物領域と第２不純物領域の間の領域に、第１ウェルの一部と接するように設けられ、第２ラインに電気的に接続され、第２導電型である。
【0103】
本実施形態によれば、第１ウェルと第１プラグ領域により第１ダイオードが構成され、第１ウェルと第３不純物領域により第２ダイオードが構成され、第１ダイオードと第２ダイオードが並列に設けられる。第１ダイオードに並列に第２ダイオードを設けたことで、サージ等による大電荷が入力されたとき、第２ダイオードが降伏することで電荷を逃がすことができる。これにより、第１ダイオードのみの場合に比べてダイオード回路のオン抵抗が下がり、クランプ電圧を下げることが可能になる。また、第１ダイオードと第２ダイオードが、第１ラインに電気的に接続される第１不純物領域を共有するので、面積増加を抑えつつ第２ダイオードを設けることが可能になる。
【0104】
また本実施形態のダイオード回路は、第４不純物領域とゲート層を含む。第４不純物領域は、第１不純物領域の第２方向であって第１不純物領域と第２不純物領域の間の領域に設けられ、第１ラインに電気的に接続される第２導電型の領域である。ゲート層は、第３不純物領域と第４不純物領域の間に設けられ、第１ラインに電気的に接続される。
【0105】
このようにすれば、第３不純物領域、第４不純物領域、ゲート層を、例えばソース、ドレイン、ゲートとするＮＭＯＳトランジスターを第１不純物領域と第２不純物領域の間に設けることができる。これにより、ＮＭＯＳトランジスターのドレインと第１ウェルのＰＮ接合を第２ダイオードとして、用いることができる。
【0106】
また本実施形態では、第１不純物領域の第２方向であって第１不純物領域と第２不純物領域の間の領域に設けられ、第１ラインに電気的に接続される第２導電型の第４不純物領域を含む。
【0107】
このようにすれば、第１導電型の第１ウェルの第３方向側に第２導電型の第４不純物領域を設けることができる。これにより、第１ウェルと第４不純物領域を含むｎｐｎバイポーラトランジスターを構成できる。そして、ｎｐｎバイポーラトランジスターのコレクターにはカソードラインが、ベースにはアノードラインが接続されるため、コレクター、ベース間に降伏電圧以上の電圧が印加されると、ＰＮ接合の降伏が起こり、ｎｐｎバイポーラトランジスターの動作が開始する。従って、ラテラル型の第２ダイオードとして、ｎｐｎバイポーラトランジスターの動作を用いて大きな電流を流すことができる。
【0108】
また本実施形態では、第３不純物領域は、第１ウェルの第３方向に設けられる。
【0109】
このようにすれば、第１導電型の第１ウェルの第３方向側に第２導電型の第３不純物領域を設けることができる。このため、平面視において、第１不純物領域から見て第１方向側に設けられるバーチカル型の第１ダイオードに対して、第１不純物領域の第２方向側にラテラル型の第２ダイオードを設けることができる。
【0110】
また本実施形態では、半導体基板に直交する第１方向での平面視において、第２不純物領域に囲まれる領域に、第１不純物領域及び第３不純物領域が設けられる。
【0111】
このようにすれば、平面視において第２不純物領域の中に、第１不純物領域と第３不純物領域を並べて設けることができる。従って、第２ダイオードをチップ面積の増大を抑えながら設けることができる。
【0112】
本実施形態のダイオード回路は、第１不純物領域と第１ウェルと第１プラグ領域と埋め込み層と第２プラグ領域と第２不純物領域と第３不純物領域を含む。第１不純物領域は、アノードライン及びカソードラインの一方である第１ラインに電気的に接続され、第１導電型である。第１ウェルは、半導体基板に直交する方向を第１方向としたとき、第１不純物領域の第１方向に設けられ、第１導電型である。第１プラグ領域は、第１ウェルの第１方向に設けられ、第２導電型である。埋め込み層は、第１プラグ領域の第１方向に設けられ、第２導電型である。第２プラグ領域は、第１方向に直交する方向を第２方向とし、第１方向の反対方向を第３方向としたとき、第１プラグ領域の第２方向であって埋め込み層の第３方向に設けられ、第２導電型である。第２不純物領域は、第２プラグ領域の第３方向に設けられ、アノードライン及びカソードラインの他方である第２ラインに電気的に接続され、第２導電型である。第３不純物領域は、第１不純物領域の第２方向に設けられ、第１ラインに電気的に接続され、第１導電型である。
【0113】
本実施形態によれば、第１ダイオードに並列に第２ダイオードを設けたことで、静電荷等の大電荷が流れたとき、第２ダイオードが降伏を起こすことで電荷を逃がすことができる。これにより、第１ダイオードのみの場合に比べてダイオード回路のオン抵抗が下がり、クランプ電圧を下げることが可能になる。
【0114】
また本実施形態では、第１不純物領域の第２方向に設けられ、第２ラインに電気的に接続される第１導電型の第４不純物領域と、第３不純物領域と第４不純物領域の間に設けられ、第２ラインに電気的に接続されるゲート層と、を含む。
【0115】
このようにすれば、平面視において第２プラグ領域の領域内に、ゲート層をゲートとし、第２不純物領域と第２プラグ領域をサブストレートとし、第３不純物領域をドレインとし、第４不純物領域をソースとするＰＭＯＳトランジスターを設けることができる。そして、ＰＭＯＳトランジスターにおいて、ドレインにあたるＰ型の第３不純物領域とサブストレートにあたる第２プラグ領域の間のＰＮ接合を第２ダイオードＤ２として、第２ダイオードでのアバランシェ降伏による大電流を用いて被保護素子を保護できる。また第２プラグ領域を、第１ダイオードのカソードと、ＰＭＯＳトランジスターのサブストレートに兼用させることができ、チップ面積の増大を防ぐこともできる。
【0116】
また本実施形態では、第１不純物領域の第２方向に設けられ、第２ラインに電気的に接続される第１導電型の第４不純物領域を含む。
【0117】
このようにすれば、平面視において第２プラグ領域の領域内に第３不純物領域と第４不純物領域を設けることができる。そして、ｐｎｐバイポーラトランジスターのベースを第２プラグ領域とし、エミッターを第４不純物領域とし、コレクターを第３不純物領域として、ｐｎｐバイポーラトランジスターを構成することができる。そして、ｐｎｐバイポーラトランジスターのベース、コレクター間のＰＮ接合を第２ダイオードとして、バイポーラトランジスターの動作を用いた電流により被保護素子を保護できるようになる。また第２不純物領域を、第１ダイオードのカソードと、ｐｎｐバイポーラトランジスターのベースに兼用させることができ、チップ面積の増大を防ぐこともできる。
【0118】
また本実施形態では、第３不純物領域は、第２プラグ領域の第３方向に設けられる。
【0119】
このようにすれば、第２導電型の第２プラグ領域の第３方向側に第１導電型の第３不純物領域を設けることができる。このため、平面視において、第１不純物領域から見て第１方向側に設けられるバーチカル型の第１ダイオードに対して、第１不純物領域の第２方向側にラテラル型の第２ダイオードを設けることができる。
【0120】
また本実施形態では、半導体基板に直交する第１方向での平面視において、第２不純物領域に囲まれる領域に、第１不純物領域及び第３不純物領域が設けられる。
【0121】
このようにすれば、平面視において第２不純物領域の中に、第１不純物領域と第３不純物領域を並べて設けることができる。従って、第２ダイオードをチップ面積の増大を抑えながら設けることができる。
【0122】
また本実施形態の回路装置は、第１ラインと第２ラインの間の電圧に基づく電圧が印加される回路を含む。
【0123】
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。またダイオード回路、回路装置の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0124】
１…ダイオード回路、２…基板、４…拡散層幅、１０…回路装置、３３…第２プラグ領域、６０…第３ウェル、８３…第１不純物領域、９３…第２不純物領域、９４…第３不純物領域、９５…第４不純物領域、１０３…第５不純物領域、３００…ダイオード回路、３０１…第１ウェル、３０２…第１プラグ領域、３０３…第２ウェル、３０４…埋め込み層、３０５…エピタキシャル層、３０６…埋め込み層、３０７…高さ、４００…電源、４０３…カレントミラー回路、４０６…静電気保護回路、４０７…内部回路、１１０２…シリサイド層、１２０３…ｎｐｎバイポーラトランジスター、１３０５…拡散層幅、１４０４…ｐｎｐバイポーラトランジスター、１５０３…ＰＭＯＳトランジスター、１６０３…抵抗素子、１６０８…静電気保護回路、１６１０…定電圧回路、１６１２…基準電圧回路、１６１４…ソースフォロア回路、１６１６…５Ｖ制御回路、１７０１…電流、１７０２…電流、ＡＮ…コンタクト、ＡＮ２…コンタクト、Ｃ、ＣＳ１、ＣＳ２、Ｄ…コンタクト、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、ＤＲ１…第１方向、ＤＲ２…第２方向、ＤＲ３…第３方向、ＤＲ４…第４方向、Ｅ…コンタクト、Ｇ…ゲート層、Ｉｄ１…電流、Ｌ１…アノードライン、Ｌ２…カソードライン、Ｎ１、Ｎ２…ノード、Ｓ…コンタクト、Ｔ１…アノード端子、Ｔ２…カソード端子、ＴＡ１、ＴＡ２、ＴＢ１、ＴＢ２、ＴＣ１…トランジスター、ＶＤＤ…電源電圧、ＶＲＥＦ…基準電圧、ＶＲＥＧ…出力電圧、Ｖｇｓ２…電圧、Ｖｔｈ…敷値電圧、Ｖｚ…降伏電圧、β…電流利得
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図17】
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【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
