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特開2024-102306関連する電流センサを備えたバックツーバックパワー電界効果トランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024102306
(43)【公開日】2024-07-30
(54)【発明の名称】関連する電流センサを備えたバックツーバックパワー電界効果トランジスタ
(51)【国際特許分類】
H01L 29/78 20060101AFI20240723BHJP
H01L 21/8234 20060101ALI20240723BHJP
【ＦＩ】
H01L29/78 657F
H01L29/78 656A
H01L29/78 652Q
H01L27/088 B
【審査請求】有
【請求項の数】34
【出願形態】ＯＬ
(21)【出願番号】P 2024077376
(22)【出願日】2024-05-10
(62)【分割の表示】P 2021540277の分割
【原出願日】2020-01-09
(31)【優先権主張番号】62/791,013
(32)【優先日】2019-01-10
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/368,313
(32)【優先日】2019-03-28
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】インドゥミニ ランムツ
(57)【要約】 （修正有）
【課題】電流センサを備えたバックツーバックパワー電界効果トランジスタを提供する。
【解決手段】パワートランジスタアッセンブリ２０２は、、第１のソース３０６を有する第１のパワー電界効果トランジスタ（ＦＥＴ）２０４と、第２のソース３０８を有する第２のパワーＦＥＴ２０６と、を含む。第１のパワーＦＥＴ及び第２のパワーＦＥＴは、共通のドレイン４０２を共有する。第１のソース３０６及び第２のソース３０８は、基板４０６の第１の側に配置され、共通のドレイン４０２は、基板４０６の第１の側とは反対の第２の側に配置される、第１のソースの第１の部分と第２の部分との間に配置される電流感知ＦＥＴを含む。電流感知ＦＥＴは、第１のパワーＦＥＴ及び第２のパワーＦＥＴを通過する電流を感知する。
【選択図】図４
【解決手段】パワートランジスタアッセンブリ２０２は、、第１のソース３０６を有する第１のパワー電界効果トランジスタ（ＦＥＴ）２０４と、第２のソース３０８を有する第２のパワーＦＥＴ２０６と、を含む。第１のパワーＦＥＴ及び第２のパワーＦＥＴは、共通のドレイン４０２を共有する。第１のソース３０６及び第２のソース３０８は、基板４０６の第１の側に配置され、共通のドレイン４０２は、基板４０６の第１の側とは反対の第２の側に配置される、第１のソースの第１の部分と第２の部分との間に配置される電流感知ＦＥＴを含む。電流感知ＦＥＴは、第１のパワーＦＥＴ及び第２のパワーＦＥＴを通過する電流を感知する。
【選択図】図４
【特許請求の範囲】
【請求項1】
装置であって、
第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のソースを有する第２のパワーＦＥＴ、及び
前記第１のパワーＦＥＴの前記第１のソースの第１の部分と前記第１のパワーＦＥＴの前記第１のソースの第２の部分との間に配置される電流感知ＦＥＴ、
を含み、
前記第１及び第２のパワーＦＥＴが、共通のドレインを共有するためのものであって、前記第１及び第２のソースが基板の第１の側に配置され、前記共通のドレインが前記第１の側とは反対の前記基板の第２の側に配置され、
前記電流感知ＦＥＴが、前記第１及び第２のパワーＦＥＴを通過する電流を感知するためのものである、装置。
第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のソースを有する第２のパワーＦＥＴ、及び
前記第１のパワーＦＥＴの前記第１のソースの第１の部分と前記第１のパワーＦＥＴの前記第１のソースの第２の部分との間に配置される電流感知ＦＥＴ、
を含み、
前記第１及び第２のパワーＦＥＴが、共通のドレインを共有するためのものであって、前記第１及び第２のソースが基板の第１の側に配置され、前記共通のドレインが前記第１の側とは反対の前記基板の第２の側に配置され、
前記電流感知ＦＥＴが、前記第１及び第２のパワーＦＥＴを通過する電流を感知するためのものである、装置。
【請求項2】
請求項１に記載の装置であって、
前記電流感知ＦＥＴ、及び、前記第１及び第２のパワーＦＥＴが、前記共通のドレインを共有する、装置。
前記電流感知ＦＥＴ、及び、前記第１及び第２のパワーＦＥＴが、前記共通のドレインを共有する、装置。
【請求項3】
請求項１に記載の装置であって、
前記第１のソースが、前記第１及び第２のパワーＦＥＴ間の中央平面に沿って長手方向に延在するトレンチによって前記第２のソースから分離され、前記第１のソースが前記中央平面から離れて第１の横方向側部へ延在し、
前記第２のソースが、前記第１の横方向側部とは反対の第２の横方向側部に前記中央平面から離れて延在する、装置。
前記第１のソースが、前記第１及び第２のパワーＦＥＴ間の中央平面に沿って長手方向に延在するトレンチによって前記第２のソースから分離され、前記第１のソースが前記中央平面から離れて第１の横方向側部へ延在し、
前記第２のソースが、前記第１の横方向側部とは反対の第２の横方向側部に前記中央平面から離れて延在する、装置。
【請求項4】
請求項３に記載の装置であって、
前記電流感知ＦＥＴが、前記中心平面と前記第１の側との間の距離の３分の１～３分の２に配置される、装置。
前記電流感知ＦＥＴが、前記中心平面と前記第１の側との間の距離の３分の１～３分の２に配置される、装置。
【請求項5】
請求項３に記載の装置であって、
前記電流感知ＦＥＴが、前記中央平面と前記第１の横方向側部との間の第２の距離の１０パーセント以内である、前記中央平面からの第１の距離に配置される、装置。
前記電流感知ＦＥＴが、前記中央平面と前記第１の横方向側部との間の第２の距離の１０パーセント以内である、前記中央平面からの第１の距離に配置される、装置。
【請求項6】
請求項３に記載の装置であって、
前記第１のソースが前記第１のパワーＦＥＴの第１の端部と第２の端部との間の前記長手方向に沿って整合されるソース接続の列（ｒｏｗ）を含み、前記ソース接続が、下にある導電性表面から突出している、装置。
前記第１のソースが前記第１のパワーＦＥＴの第１の端部と第２の端部との間の前記長手方向に沿って整合されるソース接続の列（ｒｏｗ）を含み、前記ソース接続が、下にある導電性表面から突出している、装置。
【請求項7】
請求項６に記載の装置であって、
前記電流感知ＦＥＴが、前記ソース接続のいずれよりも前記第１のパワーＦＥＴの前記第１の端部に近接して配置される、装置。
前記電流感知ＦＥＴが、前記ソース接続のいずれよりも前記第１のパワーＦＥＴの前記第１の端部に近接して配置される、装置。
【請求項8】
請求項６に記載の装置であって、
前記ソース接続のうちの第１のソース接続が、前記電流感知ＦＥＴよりも前記第１のパワーＦＥＴの前記第１の端部に近接して配置され、前記ソース接続のうちの第２のソース接続が、前記電流感知ＦＥＴよりも前記第１のパワーＦＥＴの前記第２の端部に近接して配置される、装置。
前記ソース接続のうちの第１のソース接続が、前記電流感知ＦＥＴよりも前記第１のパワーＦＥＴの前記第１の端部に近接して配置され、前記ソース接続のうちの第２のソース接続が、前記電流感知ＦＥＴよりも前記第１のパワーＦＥＴの前記第２の端部に近接して配置される、装置。
【請求項9】
請求項６に記載の装置であって、
前記ソース接続の列がソース接続の第１の列であり、
前記第１のソースが、前記長手方向に沿って整合されるソース接続の第２の列を含み、前記ソース接続の第２の列が、前記ソース接続の前記第１の列よりも前記中央平面から遠くに位置し、
前記電流感知ＦＥＴが、前記ソース接続の前記第１の列よりも前記中央平面から遠くであり前記ソース接続の前記第２の列よりも前記中央平面に近くに位置する、装置。
前記ソース接続の列がソース接続の第１の列であり、
前記第１のソースが、前記長手方向に沿って整合されるソース接続の第２の列を含み、前記ソース接続の第２の列が、前記ソース接続の前記第１の列よりも前記中央平面から遠くに位置し、
前記電流感知ＦＥＴが、前記ソース接続の前記第１の列よりも前記中央平面から遠くであり前記ソース接続の前記第２の列よりも前記中央平面に近くに位置する、装置。
【請求項10】
請求項１に記載の装置であって、
前記電流感知ＦＥＴが、第３のソースを含み、前記第１、第２、及び第３のソースが、共通の導電層材料に関連し、前記第１、第２、及び第３のソースが、前記前記導電層材料を介して延在するトレンチによって互いに絶縁されている、装置。
前記電流感知ＦＥＴが、第３のソースを含み、前記第１、第２、及び第３のソースが、共通の導電層材料に関連し、前記第１、第２、及び第３のソースが、前記前記導電層材料を介して延在するトレンチによって互いに絶縁されている、装置。
【請求項11】
請求項１に記載の装置であって、
前記第１及び第２のパワーＦＥＴの動作を制御するためのコントローラをさらに含み、前記第１及び第２のパワーＦＥＴが、単一パッケージ内で前記コントローラと集積される、装置。
前記第１及び第２のパワーＦＥＴの動作を制御するためのコントローラをさらに含み、前記第１及び第２のパワーＦＥＴが、単一パッケージ内で前記コントローラと集積される、装置。
【請求項12】
請求項１１に記載の装置であって、
前記コントローラが、前記第２のパワーＦＥＴのゲート・ソース電圧を可変的に調整するためのものであり、前記電流感知ＦＥＴが、前記第１のパワーＦＥＴによって囲まれ、前記第２のパワーＦＥＴから離間されている、装置。
前記コントローラが、前記第２のパワーＦＥＴのゲート・ソース電圧を可変的に調整するためのものであり、前記電流感知ＦＥＴが、前記第１のパワーＦＥＴによって囲まれ、前記第２のパワーＦＥＴから離間されている、装置。
【請求項13】
請求項１に記載の装置であって、
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記装置が第２の電流感知ＦＥＴをさらに含み、
前記第１の電流感知ＦＥＴが、前記第１のソースと第２のソースとの間に延在する平面から第１の距離に位置し、
前記第２の電流感知ＦＥＴが、前記平面からの第２の距離に位置し、前記第１の距離が前記第２の距離よりも大きい、装置。
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記装置が第２の電流感知ＦＥＴをさらに含み、
前記第１の電流感知ＦＥＴが、前記第１のソースと第２のソースとの間に延在する平面から第１の距離に位置し、
前記第２の電流感知ＦＥＴが、前記平面からの第２の距離に位置し、前記第１の距離が前記第２の距離よりも大きい、装置。
【請求項14】
装置であって、
パワートランジスタアッセンブリであって、複数のバックツーバックパワー電界効果トランジスタ（ＦＥＴ）を含み、前記パワーＦＥＴ内に集積される電流感知ＦＥＴを含む、前記パワートランジスタアッセンブリ、及び
前記パワーＦＥＴの動作を制御するコントローラ、
を含み、
前記パワーＦＥＴが、単一パッケージ内に前記コントローラと集積される、装置。
パワートランジスタアッセンブリであって、複数のバックツーバックパワー電界効果トランジスタ（ＦＥＴ）を含み、前記パワーＦＥＴ内に集積される電流感知ＦＥＴを含む、前記パワートランジスタアッセンブリ、及び
前記パワーＦＥＴの動作を制御するコントローラ、
を含み、
前記パワーＦＥＴが、単一パッケージ内に前記コントローラと集積される、装置。
【請求項15】
請求項１４に記載の装置であって、
前記パワーＦＥＴのうちの第１のパワーＦＥＴの第１の部分が、前記電流感知ＦＥＴよりも前記パワーＦＥＴのうちの第２のパワーＦＥＴに近く、前記第１のパワーＦＥＴの第２の部分が、前記電流感知ＦＥＴよりも前記第２のパワーＦＥＴから遠い、装置。
前記パワーＦＥＴのうちの第１のパワーＦＥＴの第１の部分が、前記電流感知ＦＥＴよりも前記パワーＦＥＴのうちの第２のパワーＦＥＴに近く、前記第１のパワーＦＥＴの第２の部分が、前記電流感知ＦＥＴよりも前記第２のパワーＦＥＴから遠い、装置。
【請求項16】
請求項１４に記載の装置であって、
前記第１の部分が、前記第２のパワーＦＥＴに近接している前記第１のパワーＦＥＴの内側端部と、前記第２のパワーＦＥＴの末端の前記第１のパワーＦＥＴの外側横方向側部との間の距離の少なくとも３分の１延在し、
前記第２の部分が、前記第１のパワーＦＥＴの内側端部と、前記第１のパワーＦＥＴの外側横方向端部との間の前記距離の少なくとも３分の１延在する、装置。
前記第１の部分が、前記第２のパワーＦＥＴに近接している前記第１のパワーＦＥＴの内側端部と、前記第２のパワーＦＥＴの末端の前記第１のパワーＦＥＴの外側横方向側部との間の距離の少なくとも３分の１延在し、
前記第２の部分が、前記第１のパワーＦＥＴの内側端部と、前記第１のパワーＦＥＴの外側横方向端部との間の前記距離の少なくとも３分の１延在する、装置。
【請求項17】
請求項１４に記載の装置であって、
前記電流感知ＦＥＴが、前記パワーＦＥＴの外側横方向端部間に延在する第２の距離の１０パーセント以内である、前記パワーＦＥＴのインターフェースからの第１の距離に配置される、装置。
前記電流感知ＦＥＴが、前記パワーＦＥＴの外側横方向端部間に延在する第２の距離の１０パーセント以内である、前記パワーＦＥＴのインターフェースからの第１の距離に配置される、装置。
【請求項18】
装置であって、
第１のドープされた領域に結合される第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のドープされた領域に結合される第２のソースを有する第２のパワーＦＥＴ、及び
第３のドープされた領域に結合される第３のソースを有する電流感知ＦＥＴ、
を含み、
前記第１のドープされた領域が、前記第１及び第２のパワーＦＥＴのための共通のドレインに関連する共通の基板上の第２のドープされた領域に隣接して配置され、前記基板が、電流が前記第１及び第２のパワーＦＥＴ間を通るときに非均一な電流密度分布を有するようになっており、
前記第３のドープされた領域が、第１の位置において前記共通の基板上に配置され、前記電流感知ＦＥＴが、前記第１の位置において前記第１のパワーＦＥＴと前記第２のパワーＦＥＴとの間を通る前記電流を測定するためである、装置。
第１のドープされた領域に結合される第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のドープされた領域に結合される第２のソースを有する第２のパワーＦＥＴ、及び
第３のドープされた領域に結合される第３のソースを有する電流感知ＦＥＴ、
を含み、
前記第１のドープされた領域が、前記第１及び第２のパワーＦＥＴのための共通のドレインに関連する共通の基板上の第２のドープされた領域に隣接して配置され、前記基板が、電流が前記第１及び第２のパワーＦＥＴ間を通るときに非均一な電流密度分布を有するようになっており、
前記第３のドープされた領域が、第１の位置において前記共通の基板上に配置され、前記電流感知ＦＥＴが、前記第１の位置において前記第１のパワーＦＥＴと前記第２のパワーＦＥＴとの間を通る前記電流を測定するためである、装置。
【請求項19】
請求項１８に記載の装置であって、
前記基板が、
前記第１及び第２のドープされた領域の第１の部分間の電流が、第１の深さで前記基板を横方向に延在するための第１の電流経路と、
前記第１及び第２のドープされた領域の第２の部分間の電流が、前記第１の深さよりも大きい第２の深さで前記基板を横方向に延在するための第２の電流経路と、
前記第１及び第２のドープされた領域の第３の部分間の電流が、前記第２の深さよりも大きい第３の深さで前記基板を横方向に延在するための第３の電流経路と、
を提供するようになっている、装置。
前記基板が、
前記第１及び第２のドープされた領域の第１の部分間の電流が、第１の深さで前記基板を横方向に延在するための第１の電流経路と、
前記第１及び第２のドープされた領域の第２の部分間の電流が、前記第１の深さよりも大きい第２の深さで前記基板を横方向に延在するための第２の電流経路と、
前記第１及び第２のドープされた領域の第３の部分間の電流が、前記第２の深さよりも大きい第３の深さで前記基板を横方向に延在するための第３の電流経路と、
を提供するようになっている、装置。
【請求項20】
請求項１９に記載の装置であって、
前記第２及び第３の電流経路が、対応する前記第２及び第３の深さで前記基板を横方向に延在する前に、前記第１のドープされた領域の対応する前記第２及び第３の部分から離れて前記基板内に実質的に垂直に延在するようになっている、装置。
前記第２及び第３の電流経路が、対応する前記第２及び第３の深さで前記基板を横方向に延在する前に、前記第１のドープされた領域の対応する前記第２及び第３の部分から離れて前記基板内に実質的に垂直に延在するようになっている、装置。
【請求項21】
請求項１９に記載の装置であって、
前記第１及び第２のドープされた領域の前記第１の部分が、前記第２の部分よりも互いに近く、前記第２の部分が、前記第３の部分よりも互いに近い、装置。
前記第１及び第２のドープされた領域の前記第１の部分が、前記第２の部分よりも互いに近く、前記第２の部分が、前記第３の部分よりも互いに近い、装置。
【請求項22】
請求項２１に記載の装置であって、
前記電流密度分布が、前記第１及び第２のパワーＦＥＴが通常動作条件にあるときに対して、前記第１及び第２のパワーＦＥＴが過電流条件にあるときに異なっており、前記電流密度分布が、前記通常動作条件の間よりも前記過電流条件の間に、前記第１及び第２のドープされた領域の前記第１の部分に近接している一層高い電流密集を示す、装置。
前記電流密度分布が、前記第１及び第２のパワーＦＥＴが通常動作条件にあるときに対して、前記第１及び第２のパワーＦＥＴが過電流条件にあるときに異なっており、前記電流密度分布が、前記通常動作条件の間よりも前記過電流条件の間に、前記第１及び第２のドープされた領域の前記第１の部分に近接している一層高い電流密集を示す、装置。
【請求項23】
請求項１９に記載の装置であって、
前記第１の電流経路が、前記第２の電流経路よりも前記電流密度分布内のより高い電流に対応し、前記第２の電流経路が、前記第３の電流経路よりも前記電流密度分布内のより高い電流に対応する、装置。
前記第１の電流経路が、前記第２の電流経路よりも前記電流密度分布内のより高い電流に対応し、前記第２の電流経路が、前記第３の電流経路よりも前記電流密度分布内のより高い電流に対応する、装置。
【請求項24】
請求項１９に記載の装置であって、
前記第１の電流経路が前記電流密度分布における最高の電流に対応し、前記第１の位置が前記第１の電流経路に近接している、装置。
前記第１の電流経路が前記電流密度分布における最高の電流に対応し、前記第１の位置が前記第１の電流経路に近接している、装置。
【請求項25】
請求項１９に記載の装置であって、
前記第２の電流経路が、前記第１及び第２のパワーＦＥＴ間を通る総電流に対する前記電流密度分布における平均電流に対応し、前記第１の位置が前記第２の電流経路に近接している、装置。
前記第２の電流経路が、前記第１及び第２のパワーＦＥＴ間を通る総電流に対する前記電流密度分布における平均電流に対応し、前記第１の位置が前記第２の電流経路に近接している、装置。
【請求項26】
請求項１９に記載の装置であって、
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記装置が、第４のドープされた領域に結合される第４のソースを有する第２の電流感知ＦＥＴをさらに含み、前記第４のドープされた領域が第２の位置で前記共通の基板上に配置され、前記第１の位置が前記第１の電流経路に近接しており、前記第２の位置が前記第２の電流経路に近接している、装置。
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記装置が、第４のドープされた領域に結合される第４のソースを有する第２の電流感知ＦＥＴをさらに含み、前記第４のドープされた領域が第２の位置で前記共通の基板上に配置され、前記第１の位置が前記第１の電流経路に近接しており、前記第２の位置が前記第２の電流経路に近接している、装置。
【請求項27】
電子デバイスであって、
ユニバーサルシリアルバス（ＵＳＢ）コネクタ、
前記ＵＳＢコネクタを前記電子デバイスの内部回路要素に通信可能に結合する内部回路要素コネクタ、
第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のソースを有する第２のパワーＦＥＴ、及び
前記第１及び第２のパワーＦＥＴ内に集積される電流感知ＦＥＴ、
を含み、
前記第１及び第２のパワーＦＥＴが共通のドレインを共有し、前記第１及び第２のソースが基板の第１の側に配置され、前記共通のドレインが前記第１の側とは反対の前記基板の第２の側に配置され、前記第１及び第２のパワーＦＥＴが、前記第１及び第２のパワーＦＥＴがオンにされたとき前記内部回路要素から外部デバイスに電流を流すために、前記ＵＳＢコネクタと前記内部回路要素のコネクタとの間に電気的に結合される、電子デバイス。
ユニバーサルシリアルバス（ＵＳＢ）コネクタ、
前記ＵＳＢコネクタを前記電子デバイスの内部回路要素に通信可能に結合する内部回路要素コネクタ、
第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）、
第２のソースを有する第２のパワーＦＥＴ、及び
前記第１及び第２のパワーＦＥＴ内に集積される電流感知ＦＥＴ、
を含み、
前記第１及び第２のパワーＦＥＴが共通のドレインを共有し、前記第１及び第２のソースが基板の第１の側に配置され、前記共通のドレインが前記第１の側とは反対の前記基板の第２の側に配置され、前記第１及び第２のパワーＦＥＴが、前記第１及び第２のパワーＦＥＴがオンにされたとき前記内部回路要素から外部デバイスに電流を流すために、前記ＵＳＢコネクタと前記内部回路要素のコネクタとの間に電気的に結合される、電子デバイス。
【請求項28】
請求項２７に記載の電子デバイスであって、
前記電流感知ＦＥＴの出力に基づいて前記第１及び第２のパワーＦＥＴを制御するためのコントローラをさらに含む、電子デバイス。
前記電流感知ＦＥＴの出力に基づいて前記第１及び第２のパワーＦＥＴを制御するためのコントローラをさらに含む、電子デバイス。
【請求項29】
請求項２７に記載の電子デバイスであって、
前記ＵＳＢコネクタがＵＳＢ－Ｃコネクタである、電子デバイス。
前記ＵＳＢコネクタがＵＳＢ－Ｃコネクタである、電子デバイス。
【請求項30】
請求項２７に記載の電子デバイスであって、
前記第１及び第２のパワーＦＥＴの前記第１及び第２のソースが、第１及び第２の端部の間で長手方向に並んで延在し、前記第１及び第２のパワーＦＥＴの前記第１及び第２のソースが、それぞれの第１及び第２の横方向側部に向かって互いに横方向に離れて延在するようになっており、
前記電流感知ＦＥＴが、前記第１及び第２の端部間及び前記第１及び第２の横方向側部間に配置される、電子デバイス。
前記第１及び第２のパワーＦＥＴの前記第１及び第２のソースが、第１及び第２の端部の間で長手方向に並んで延在し、前記第１及び第２のパワーＦＥＴの前記第１及び第２のソースが、それぞれの第１及び第２の横方向側部に向かって互いに横方向に離れて延在するようになっており、
前記電流感知ＦＥＴが、前記第１及び第２の端部間及び前記第１及び第２の横方向側部間に配置される、電子デバイス。
【請求項31】
請求項３０に記載の電子デバイスであって、
前記電流感知ＦＥＴが、前記第１及び第２のパワーＦＥＴの前記第１及び第２のソース間に長手方向に延在する中央平面に近接して位置する、電子デバイス。
前記電流感知ＦＥＴが、前記第１及び第２のパワーＦＥＴの前記第１及び第２のソース間に長手方向に延在する中央平面に近接して位置する、電子デバイス。
【請求項32】
請求項３０に記載の電子デバイスであって、
前記第１のパワーＦＥＴの前記第１のソースが、前記第２のソースに近接している内側の第３の領域と、前記第１の横方向側部に近接している外側の第３の領域と、前記内側の第３の領域と前記外側の第３の領域との間の中央の第３の領域とを含み、前記電流感知ＦＥＴが前記中央第３の領域内に位置する、電子デバイス。
前記第１のパワーＦＥＴの前記第１のソースが、前記第２のソースに近接している内側の第３の領域と、前記第１の横方向側部に近接している外側の第３の領域と、前記内側の第３の領域と前記外側の第３の領域との間の中央の第３の領域とを含み、前記電流感知ＦＥＴが前記中央第３の領域内に位置する、電子デバイス。
【請求項33】
請求項３０に記載の電子デバイスであって、
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記電子デバイスが第２の電流感知ＦＥＴをさらに含み、
前記第２の電流感知ＦＥＴが、前記第１の端部と前記第２の端部との間、及び前記第１の横方向側部と前記第２の横方向側部との間に位置し、
前記第１の電流感知ＦＥＴが、前記第１横方向側部から第１の距離に位置し、
前記第２の電流感知ＦＥＴが、前記第１横方向側部から前記第１の距離とは異なる第２の距離に位置する、電子デバイス。
前記電流感知ＦＥＴが第１の電流感知ＦＥＴであり、
前記電子デバイスが第２の電流感知ＦＥＴをさらに含み、
前記第２の電流感知ＦＥＴが、前記第１の端部と前記第２の端部との間、及び前記第１の横方向側部と前記第２の横方向側部との間に位置し、
前記第１の電流感知ＦＥＴが、前記第１横方向側部から第１の距離に位置し、
前記第２の電流感知ＦＥＴが、前記第１横方向側部から前記第１の距離とは異なる第２の距離に位置する、電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、一般にパワートランジスタに関し、より詳細には、関連する電流センサを備えたバックツーバックパワー電界効果トランジスタに関する。
【背景技術】
【0002】
パワートランジスタは、パワーエレクトロニクスのスイッチとして用いられている。多くの既存の応用例（例えば、ＵＳＢポート）では、電力スイッチは、別個の外部コントローラによって起動又は制御される別個の（例えば、スタンドアロンの）トランジスタを用いて達成される。多くの状況において、パワートランジスタを通過する電流は、パワートランジスタと直列に配置される抵抗器の電圧降下を検出することによって監視される。
【発明の概要】
【0003】
例示の装置が、第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）と、第２のソースを有する第２のパワーＦＥＴとを含む。第１及び第２のパワーＦＥＴは、共通のドレインを共有する。第１のソース及び第２のソースは、基板の第１の側に配置され、共通のドレインは、第１の側とは反対の基板の第２の側に配置される。この例示の装置は、第１のパワーＦＥＴの第１のソースの第１の部分と第１のパワーＦＥＴの第１のソースの第２の部分との間に配置される電流感知ＦＥＴを含む。電流感知ＦＥＴは、第１及び第２のパワーＦＥＴを通過する電流を感知する。
【0004】
例示の装置が、バックツーバックパワー電界効果トランジスタ（ＦＥＴ）を含み、パワーＦＥＴ内に集積された電流感知ＦＥＴを含む、パワートランジスタアッセンブリを含む。また、この装置は、パワーＦＥＴの動作を制御するためのコントローラを含み、パワーＦＥＴは、単一パッケージ内のコントローラと集積される。
【0005】
例示の装置が、第１のドープされた領域に結合される第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）を含む。この例示の装置は、第２のドープされた領域に結合される第２のソースを有する第２のパワーＦＥＴを含む。第１のドープされた領域は、第１及び第２のパワーＦＥＴのための共通のドレインに関連する共通の基板上の第２のドープされた領域に近接して配置される。この基板は、第１及び第２のパワーＦＥＴ間に電流が通過しているとき、不均一な電流密度分布を有する。例示の装置は、第３のドープされた領域に結合される第３のソースを有する電流感知ＦＥＴを含む。第３のドープされた領域は、共通の基板上の第１の位置に配置される。電流感知ＦＥＴは、第１の位置で第１のパワーＦＥＴと第２のパワーＦＥＴとの間を通過する電流を測定する。
【0006】
例示の電子デバイスが、ユニバーサルシリアルバス（ＵＳＢ）コネクタを含む。例示の電子デバイスは、ＵＳＢコネクタを、電子デバイスの内部回路要素に通信可能に結合する内部回路要素コネクタを含む。この例の電子デバイスは、第１のソースを有する第１のパワー電界効果トランジスタ（ＦＥＴ）を含む。例示の電子デバイスは、第２のソースを有する第２のパワーＦＥＴを含む。第１のソース及び第２のソースは、基板の第１の側に配置され、共通のドレインは、第１の側とは反対の基板の第２の側に配置される。第１及び第２のパワーＦＥＴは、ＵＳＢコネクタと内部回路要素コネクタとの間に電気的に結合されて、第１及び第２のパワーＦＥＴがオンにされたときに内部回路要素から外部デバイスに電流を流す。例示の電子デバイスは、第１及び第２のパワーＦＥＴ内に集積された電流感知ＦＥＴを含む。
【図面の簡単な説明】
【0007】
【図1】本明細書に記載された教示に従って構成された例示の電子デバイスを図示する。
【0008】
【0009】
【0010】
【0011】
【0012】
【0013】
【0014】
【発明を実施するための形態】
【0015】
図面は一定の縮尺で描かれていない。代わりに、図面において層又は領域の厚さが拡大されている場合がある。概して、同じ又は類似の部分を参照するために同じ参照番号が図面及び付随する説明全体にわたって用いられる。本明細書で用いられるように、任意の部分（例えば、層、膜、領域、領域、又はプレート）が、何らかの方式で別の部分上にある（例えば、別の部分上に配置される、別の部分上に位置する、又は別の部分上に形成されるなど）という記載は、参照される部分が他の部分と接触しているか、又は参照される部分が、間に１つ又は複数の中間部分がある他の部分の上にあることを示す。任意の部分が別の部分と接しているという記載は、それら２つの部分の間に中間部分がないことを意味する。図面は明確な線及び境界を用いて各層及び領域を示しているが、これらの線及び／又境界の幾つか又は全部は、理想化されている場合がある。実際には、境界及び／又は線が観察不可能である、混合されている、及び／又は不規則である場合もある。
【0016】
本明細書で用いられるように、用語「～の上」は、集積回路の構成要素が上に形成されるベース半導体基板（例えば、半導体ウェハ）のバルク領域に関して用いられる。特に、本明細書で用いられるように、集積回路の第１の構成要素は、第１の構成要素が半導体基板のバルク領域からより離れているときには、第２の構成要素の「上」にある。同様に、本明細書で用いられるように、第１の構成要素は、第１の構成要素が半導体基板のバルク領域により近いときには、別の構成要素の「下」にある。上述のように、１つの構成要素は、それらの間にあるか又は、互いに直接接している他の構成要素の上又は下にあり得る。
【0017】
多くの電子デバイスにおいて、パワートランジスタは、パワートランジスタの外部（別個の集積回路（ＩＣ）内）に実装されたコントローラによってオン又はオフに切り替えるように制御される。しかし、外部コントローラと１つ又は複数の関連するパワートランジスタとの間の接続（例えば、ワイヤ盆Ｄ及び／又はクリップボンド）は、関連するシステムの全体的な性能を低下させる恐れのある付加的な抵抗を生成する。また、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能及び／又は能力を規定する要因の１つは、トランジスタの電源が投入されたときのドレインとソースとの間の総抵抗（オン抵抗（Ｒｏｎ）とも呼ばれる）である。概して、オン抵抗が減少するにつれて、関連するトランジスタの性能が増加する。本明細書に記載される例は、コントローラとトランジスタとの間の接続にわたる抵抗を低減するために、単一パッケージ内のコントローラと集積された超低オン抵抗（例えば、２．５ｍΩ未満）のパワートランジスタを実装する。これは、２つの電界効果トランジスタ（ＦＥＴ）をバックツーバック配置で用いてパワートランジスタを実装し、ウェハレベルチップスケールパッケージ（ＷＣＳＰ）においてコントローラと集積することにより達成される。本明細書で用いられるように、バックツーバックＦＥＴとは、２つのＦＥＴが別々のソースを有するが共通のドレインを共有する、特定の回路トポロジーで配置された２つのＦＥＴを指す。また、本明細書に記載される幾つかの例示のバックツーバックのＦＥＴは、単一の半導体（例えば、シリコン）基板上に２つのＦＥＴが互いに近接して形成される、特定の物理的構造を有する。このような例では、共通のドレインは、基板の反対側に形成され、ソース金属間に半導体基板内に延在するトレンチを介して互いに絶縁された別個のソースを備える半導体基板及び／又は下にある裏側金属に対応する。バックツーバック配置により、ＦＥＴがオフにされたときに電流がどちらかの方向にシステムを介して流れることが阻止できる。また、パワーＦＥＴを、対応するコントローラと単一パッケージ内に集積することで、他の電子デバイスに実装される同様の機能性を備えた回路要素よりもはるかに小さなフットプリントも提供される。
【0018】
ＷＣＳＰにおいてバックツーバックパワーＦＥＴを実装することは、抵抗を低減し得るが、そのような実装は、ＦＥＴ全体にわたる電流密度の分布が不均一である電流集中につながる。不均一な電流密度分布は、多くの電子デバイスにおいて実装されるパワートランジスタに対してしばしば行われるような、電流の正確な感知を困難にする。例えば、既存の多くの電子デバイスでは、パワートランジスタを通過する電流は、パワートランジスタと直列に配置された抵抗器の電圧降下に基づいて測定される。しかし、外部抵抗を介した電流の感知では、関連するトランジスタ内の不均一な電流分布を正確に判定することができない。本明細書に記載する例は、１つ又は複数の電流感知ＦＥＴを、バックツーバックパワーＦＥＴを実装するために用いられる主ＦＥＴと集積することによって、この課題を克服する。より具体的には、幾つかの例において、電流感知ＦＥＴが、主パワーＦＥＴ内の異なる電流密度に関連する異なる位置に配置され得るように、１つ又は複数の電流感知ＦＥＴは、主パワーＦＥＴよりも著しく小さい。このようにして、電流密度分布は不均一であるが、主パワーＦＥＴにわたる平均電流が、一層正確に測定され得、この平均電流は、主パワーＦＥＴと直列の抵抗器を通過する外部電流ではなく、主パワーＦＥＴを通過する電流の垂直経路に基づいている。また、幾つかの例において、ピーク電流値を監視して（例えば、意図される又は予期される電流を超える過剰電流が存在するときに）潜在的な過電流状況をより正確に識別するために、電流が最高であると予期される位置が、特定の電流感知ＦＥＴによって測定されてもよい。また、主パワーＦＥＴの構造に組み込まれた電流感知ＦＥＴが、外部電流センサに基づく他の電流感知方法を用いて可能な応答時間よりも速い応答時間を提供する。
【0019】
図１は、本明細書に記載された教示に従って構成された、例示の電子デバイス１００を図示する。例えば、図１の例示の電子デバイス１００は、例示の電源１０２、例示の中央処理ユニット１０４、及び、例示のＵＳＢ（ユニバーサルシリアルバス）インターフェース１０６を含む。電子デバイス１００は、ラップトップコンピュータ、タブレットコンピュータ、デスクトップコンピュータ、スマートフォン、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）などの任意のタイプの電子デバイスとすることができる。電源１０２は、直流電源（例えば、バッテリー）又は交流電源と関連付けられてもよい。この例では、ＵＳＢインターフェース１０６は、本明細書で説明する教示に従って構成されたパワートランジスタを実装する。図２に関連して、ＵＳＢインターフェース１０６の実装に関する詳細が提供される。パワートランジスタは、図１の例示のＵＳＢインターフェース１０６の文脈で説明されるが、本明細書で説明される例は、電力をオンオフするための任意の適切な応用例で実装され得る。そのため、ＵＳＢインターフェース１０６の包含は単なる例であり、本明細書で説明される教示は、追加的として又は代替として、ＵＳＢインターフェースを含んでも含まなくてもよい電子デバイスにおける他の電力応用例のために実装され得る。
【0020】
図２の図示した例に示されるように、ＵＳＢインターフェース１０６は、ＵＳＢコネクタ２０８を介して接続された外部デバイスへの電力の搬送のオンオフを切り替えるための主パワーＦＥＴ（図示された例ではＭ１及びＭ２と標示されている）として働く、２つのバックツーバックのパワーＦＥＴ２０４、２０６を含むパワートランジスタアッセンブリ２０２を含む。幾つかの例において、ＵＳＢコネクタ２０８は、ＵＳＢタイプＣ（ＵＳＢ－Ｃ）コネクタに対応する。ＵＳＢコネクタ２０８を介して外部装置に搬送される電力は、内部集積回路（ＩＣ）コネクタ２１０を介して図１の電源１０２から得られる。幾つかの例において、パワートランジスタアセンブリ２０２の主パワーＦＥＴ２０４、２０６は、単一パッケージ内の例示のコントローラ２１２と集積される。例示のコントローラ２１２は、主パワーＦＥＴ２０４、２０６がオン及びオフされるときを制御する。さらに、幾つかの例において、コントローラ２１２は、パワートランジスタアセンブリ２０２を通過する電流を適切なときに制限するために（例えば、電流を或る閾値以下に維持するために）、主パワーＦＥＴ２０４、２０６のうちの少なくとも１つについてゲート・ソース電圧（Ｖｇｓ）を可変的に調整（例えば、減少）し得る。図示された図２の例では、第２の主パワーＦＥＴ２０６が調節可能Ｖｇｓを有するＦＥＴとして示されている。
【0021】
幾つかの例において、コントローラ２１２が主パワーＦＥＴ２０４、２０６を通過する電流をオンにするか、オフにするか、又はその他の方式で調整するかは、１つ又は複数の電流感知ＦＥＴ２１４、２１６の出力に基づく（図示の例では２つがＳＦ１及びＳＦ２として標示されて示されている）。幾つかの例において、電流感知ＦＥＴ２１４、２１６は、図３に関連して以下に示され説明されるように、パワートランジスタアセンブリ２０２の主パワーＦＥＴ２０４、２０６内の異なる位置において集積される。本明細書の記載と一貫して、電流感知ＦＥＴは、電流感知ＦＥＴが主パワーＦＥＴ２０４、２０６の少なくとも一方の一部によって少なくとも部分的に囲まれている場合に、主パワーＦＥＴ２０４、２０６内に位置すると説明することができる。一実装において、例えば、電流感知ＦＥＴ２１４、２１６は、主パワーＦＥＴ２０４、２０６の外周内に配置されてもよい。別の実装において、例えば、電流感知ＦＥＴ２１４、２１６は、第１の主パワーＦＥＴ２０４の少なくとも一部と第２の主パワーＦＥＴ２０６の少なくとも一部との間に配置されてもよい。幾つかの例において、電流感知ＦＥＴ２１４、２１６は、主パワーＦＥＴ２０４、２０６と同様の構造を有し、主パワーＦＥＴ２０４、２０６と同じドレインを共有する。
【0022】
図２の例示のコントローラ２１２は、ハードウェア、ソフトウェア、ファームウェア、及び／又は、ハードウェア、ソフトウェア、及び／又はファームウェアの任意の組合せによって実装され得る。そのため、例えば、例示のコントローラ２１２は、１つ又は複数のアナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、プログラマブルコントローラ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、及び／又はフィールドプログラマブル論理デバイス（ＦＰＬＤ）によって実装することができる。また、図１の例示のＵＳＢインターフェース１０６は、図２で図示されたものに加えて、又はその代わりに、１つ又は複数の要素、プロセス、及び／又はデバイスを含み得、及び／又は、図示された要素、プロセス、及びデバイスのいずれか又はすべてのうちの２つ以上を含み得る。本願において用いられるように、「通信して」という表現はその変形例も含め、直接的な通信、及び／又は、一つ又は複数の媒介構成要素を介した間接的な通信を包含し、直接の物理的（例えば、有線）通信及び／又は一定の通信を必要とせず、周期的間隔、スケジュールされた間隔、非周期的間隔、及び／又は一度限りの事象における選択的通信を付加的に含む。
【0023】
図３は、単一パッケージ３００内の図２の例示のコントローラ２１２と集積された図２の例示のパワートランジスタアッセンブリ２０２の上面図である。幾つかの例において、コントローラ２１２及びパワートランジスタアセンブリ２０２が単一ダイ内に集積される。他の例において、コントローラ２１２及びパワートランジスタアセンブリ２０２は、後に単一パッケージ３００内に集積される、２つの別個のダイ上に製造されてもよい。コントローラ２１２がパワートランジスタアセンブリ２０２と同じダイ上に含まれているかどうかにかかわらず、コントローラ２１２は、図３に例示されているように、主パワーＦＥＴ２０４、２０６の各々及び電流感知ＦＥＴ２１４、２１６の各々に通信可能に結合される。コントローラ２１２及びパワートランジスタアッセンブリ２０２は、図３において単一パッケージ３００に集積されているように示されているが、幾つかの例において、コントローラ２１２が第１のパッケージに実装され得、一方で、パワートランジスタアッセンブリ２０２が第２の別個のパッケージに実装され得る。
【0024】
図３に示された例示のパワートランジスタアセンブリ２０２を参照すると、主パワーＦＥＴ２０４、２０６は、主パワーＦＥＴ２０４、２０６の各々のためのソースを画定する下にある層の導電層３０４の頂部表面上に形成されたバンプに対応する複数のソース接続３０２を含む。より詳細には、この例では、主パワーＦＥＴ２０４、２０６の各々は、主パワーＦＥＴ２０４、２０６の相対する端間に延在する１０個の接続の２つの列（ｒｏｗ）に配置された２０個のソース接続３０２を含む。他の例において、主パワーＦＥＴ２０４、２０６は、異なる数の列、及び／又は、列当たりの異なる数の接続を用いて実装され得る。例えば、幾つかの例において、各パワーＦＥＴ２０４、２０６は、任意の適切な数（５、８、１０、１１など）のソース接続３０２の単一行のみで構成され得る。他の例において、各パワーＦＥＴ２０４、２０６は、任意の適切な数の３列以上のソース接続３０２で構成され得る。複数のソース接続３０２が存在するが、第１の主パワーＦＥＴ２０４に関連するソース接続３０２のすべてが、同じ第１のソース３０６に対応し、下にある導電層３０４を介して電気的に結合される。同様に、第２の主パワーＦＥＴ２０６に関連するすべてのソース接続３０２が、同じ第２のソース３０８に対応し、関連する下にある導電層３０４を介して電気的に結合される。幾つかの例において、図３においてソース接続３０２として指定される各ソース３０６、３０８に関連する円のうちの少なくとも１つが、対応するソース３０６、３０８から隔離され得、対応するソースのためのゲートとして働くことができる。
【0025】
第１及び第２の主パワーＦＥＴ２０４、２０６は別々のソースを有するが、それらは、図４の断面図に示されるように、共通のドレイン４０２を備えたバックツーバック配置で構成される。より詳細には、例示の第１及び第２の主パワーＦＥＴ２０４、２０６は垂直ＦＥＴであり、ソース３０６が、基板４０６の第１の側で互いに近接し、基板４０６の反対側に位置する共通のドレイン４０２から垂直に、又はそれより上にずらされている。すなわち、図４の図示された例に示されるように、両方の主パワーＦＥＴ２０４、２０６のためのドレイン４０２は、基板４０６の底部（背面）側に位置する背面金属（ＢＳＭ）４０４に対応する。ＢＳＭは、銀などの任意の適切な金属を含み得る。基板４０６は、シリコン及び／又はｎ型又はｐ型シリコンなどの任意の適切な半導体を含み得る。図示の例では、対応するパワーＦＥＴ２０４、２０６のためのチャネルの位置に対応する第１及び第２のドープされた領域４０８、４１０が、ＢＳＭ４０４とは反対側の基板４０６上に形成されている。幾つかの例において、ドープされた領域４０８、４１０は、ｎ型半導体又はｐ型半導体のいずれかを形成するために任意の適切なドーパントでドープ又は拡散された基板４０６の一部に対応する。導電層３０４は、ドープされた領域４０８、４１０上に形成され、その上にソース接続３０２が形成される。導電層３０４は、アルミニウムなどの任意の適切な金属を含み得る。ソース接続３０２は、はんだボールなどの任意の適切な形状の任意の適切な金属を含み得る。
【0026】
図３及び図４の図示の例に示すように、第１の主パワーＦＥＴ２０４の第１のソース３０６は、例示のパワートランジスタアセンブリ２０２の第１の横方向側部３１０と、例示のパワートランジスタアセンブリ２０２の中心軸又は平面３１２との間に延在する。第２の主パワーＦＥＴ２０６の第２のソース３０８は、中央平面３１２の反対側に位置し、例示のパワートランジスタアセンブリ２０２の第２の横方向側部３１４と中央平面３１２との間に延在する。図示の例に示すように、第１及び第２のソース３０６、３０８、ならびに対応する第１及び第２のドープされた領域４０８、４１０は、トレンチ４１２によって分離されている。幾つかの例において、トレンチ４１２は、ドープされた領域４０８、４１０の下の基板４０６内に延在してもよい。幾つかの例において、トレンチ４１２は、２つの主パワーＦＥＴ２０４、２０６に対応する別個のソース３０６、３０８を絶縁及び／又は隔離するために、任意の適切な誘電体材料で充填されてもよい。
【0027】
パワートランジスタアセンブリ２０２の頂部側の主パワーＦＥＴ２０４、２０６のためのソース３０６、３０８と、アセンブリの裏側のドレイン４０２とを備え、ＦＥＴ２０４、２０６は垂直ＦＥＴであり、電流はドープされた領域４０８、４１０を介して垂直方向に進行する。しかしながら、電流経路は、パワートランジスタアセンブリ２０２全体にわたって一貫しておらず、電流が第１のソース３０６から出て（又は入って）、第２のソース３０８に（又はそこから）進む中央平面３１２からの距離に応じて変更する。様々な例示の電流経路が、図４で示される矢印によって表される。この例では、電流が第１のＦＥＴ２０４で発生し、第２のＦＥＴ２０６に移動するものとして表される。他の状況において、電流の方向を逆にすることができる。いずれにせよ、パワートランジスタアセンブリ２０２の外側の端部（例えば、横方向側部３１０、３１４に向かって）において、電流が、基板４０６を介して第１のソース３０６から下方に実質的に垂直な経路を従い得、次いで、基板４０６を介して実質的に垂直に上方に進む前に、ドレイン４０２を横方向に横切って進み得、第１の電流経路によって表される第２のソース３０８に達する。この文脈で用いられるように、垂直方向は、主パワーＦＥＴ２０４、２０６が形成される基板４０６の平面に直交するものとして定義される。そのため、本明細書で用いられるように、「実質的に垂直な」電流経路は、基板４０６の平面から９０度の或る閾値（５度、１０度など）内にある電流経路を指す。中央平面３１２により近い（例えば、中央平面３１２と第１の横方向側部３１０との間の中間点付近の）基板４０６に入る電流は、横方向に進む前に、ＢＳＭ４０４（例えば、ドレイン４０２）に到達することなく、基板４０６内に実質的な深さまで延在し、次いで、第２のソース３０８に戻る第２の電流経路４１６に従い得る。ＦＥＴ２０４、２０６間の中央平面３１２に隣接する位置で基板４０６に入る電流は、第３の電流経路４１８に従い得、ここで、電流は主に、トレンチ４１２の下の基板４０６を横切って他のソースに到達するために横方向に進む。図示された例に示されているように、幾つかの電流経路はＢＳＭ４０４内に延在していない。幾つかの例において、ＢＳＭ４０４は、主パワーＦＥＴ２０４、２０６のためのドレイン４０２として機能する基板４０６と共に省かれてもよい。
【0028】
２つの主パワーＦＥＴ２０４、２０６のソース間の不均一な電流経路は、パワートランジスタアセンブリ２０２にわたる不均一な電流密度分布をもたらす。図５は、図２～図４の例示のパワートランジスタアセンブリ２０２のドープされた領域４０８、４１０内のＸＹ平面内の例示の電流密度分布を図示する図である。図５の図に表わされるように、電流は、中心平面３１２に近接する主パワーＦＥＴ２０４、２０６の内側端部で最も高く、中心平面３１２から遠く離れ、横方向側部３１０、３１４に向かう位置で減少する。中央平面３１２近傍の比較的高い電流は、中央平面３１２に近接する２つの主パワーＦＥＴ２０４、２０６のドープされた領域４０８、４１０の内側端部間の短い電流経路（例えば、図４の経路４１８）の抵抗が比較的小さいことに起因する。対照的に、中央平面３１２から遠く離れた距離における一層低い電流は、ＦＥＴ２０４、２０６の外側端部に関連する一層長い電流経路（例えば、図４の経路４１４、４１６）の一層大きな抵抗に起因する。図５に示されるようにＸＹ平面にわたって変化する電流密度分布に加えて、電流密度分布もまた、Ｚ方向に（例えば、基板４０６内の異なる深さで）変化し得る。
【0029】
多くの状況において、パワートランジスタを通過する電流を測定することが望ましい。これは、多くの場合、電流感知ＦＥＴを用いて行われる。例示の例の例示のパワートランジスタアセンブリ２０２に対するこのアプローチの課題は、測定された電流が、電流感知ＦＥＴが配置されている場所に依存することである。電流感知ＦＥＴが中央平面３１２により近くに位置するほど、検出される電流は高くなる。逆に、電流感知ＦＥＴが中央平面３１２から遠くに位置するほど、検出される電流は低くなる。
【0030】
正確な測定のために、基板抵抗は、電流感知ＦＥＴの抵抗と一致する。幾つかの例において、これは、主パワーＦＥＴ２０４、２０６と同様の構造を用いて（及び同じ材料を用いて）、電流が総電流分布のほぼ平均である場所に位置する電流感知ＦＥＴ２１４、２１６を構成することによって達成される。本明細書で用いられるように、ほぼ平均であるとは、平均の或る閾値（例えば、１０％）内にあると理解することができる。幾つかの例において、電流は、図３に示すように各ＦＥＴ２０４、２０６の中央の第３の領域３１６における総電流分布のほぼ平均である。すなわち、幾つかの例において、電流感知ＦＥＴ（例えば、第１の電流感知ＦＥＴ２１４）は、中央平面３１２と対応する横方向側部３１０、３１４との間の総距離の約３分の１～３分の２である、中央平面３１２から或る距離に位置する。幾つかの例において、主パワーＦＥＴ２０４、２０６が（図３に示されるように）２列のソース接続３０２を含む場合、電流感知ＦＥＴ２１４は、２列のソース接続３０２の間の中央平面３１２からの或る距離に位置する。言い換えると、幾つかの例において、電流感知ＦＥＴ２１４は、主パワーＦＥＴ２０４、２０６のうちの一方によって囲まれ、他のパワーＦＥＴから或る距離に位置する。
【0031】
第１の電流感知ＦＥＴ２１４は、電流分布が主パワーＦＥＴ２０４、２０６の長手方向に沿って実質的に均一であるため、中央の第３の領域３１６の長さに沿った任意の適切な位置に配置し得る。幾つかの例において、第１の電流感知ＦＥＴ２１４を作製するための製造プロセスは、主パワーＦＥＴ２０４、２０６の一端に配置されている場合、単純化され得る。従って、図３の図示された例では、第１の電流感知ＦＥＴ２１４がパワーＦＥＴの一端において第１の主パワーＦＥＴ２０４に関連付けられた第３の領域３１６内に位置する。幾つかの例において、第１の主パワーＦＥＴ２０４の基板４０６の中央の第３の領域３１６内の電流は、第２の主パワーＦＥＴ２０６の基板４０６の中央の第３の領域３１６内の電流とほぼ同じである。このように、幾つかの例において、第１の電流感知ＦＥＴ２１４は、代替として、第２の主パワーＦＥＴ２０６の第３の領域３１６に配置されてもよい。幾つかの例において、異なる電流感知ＦＥＴを、両方の主パワーＦＥＴ２０４、２０６の中央の第３の領域３１６に配置してもよい。幾つかの例において、主パワーＦＥＴ２０４、２０６のうちの一方の中央の第３の領域３１６に、複数の電流感知ＦＥＴを配置し得る。このような幾つかの例において、異なる電流感知ＦＥＴを、対応する主パワーＦＥＴの長手方向長さに沿った異なる位置に配置し得る。幾つかの例において、複数の電流感知ＦＥＴを、中央平面３１２から異なる距離にある単一の主パワーＦＥＴ上の異なる位置に配置し得る。このような幾つかの例において、異なる電流感知ＦＥＴはすべて、主パワーＦＥＴの中央の第３の領域３１６内に配置されてもよい。他のそのような例において、１つ又は複数の電流感知ＦＥＴを、中間の第３の領域３１６の外に配置し得る。
【0032】
幾つかの例において、１つの電流感知ＦＥＴ（例えば、図３の電流感知ＦＥＴ２１４）のみが、両方の主パワーＦＥＴ２０４、２０６にわたって用いられる場合、電流感知ＦＥＴ２１４は、動作の間、線形領域に留まり、飽和に達しない主パワーＦＥＴ内に位置する。図２に関連して上述したように、コントローラ２１２は、パワートランジスタアセンブリ２０２を通過する電流を制限するために、第２の主パワーＦＥＴ２０６のＶｇを可変的に調整（例えば、減少）し得る。第２の主パワーＦＥＴ２０６のＶｇが減少すると、ドレイン・ソース電圧（Ｖｄｓ）は増加し、飽和状態になることがある。対照的に、第１の主パワーＦＥＴ２０４は、完全にオン又は完全にオフのいずれかにされるので、第１の主パワーＦＥＴ２０４は線形領域で動作する。このような例では、図３に示されるように、第１の主パワーＦＥＴ２０４は飽和状態に入らないため、第１の電流感知ＦＥＴ２１４は第１の主パワーＦＥＴ２０４上に位置する。
【0033】
第１の電流感知ＦＥＴ２１４の構造は、図３の線６－６に沿って切り取られた図６に示されている例示のパワートランジスタアセンブリ２０２の断面図に示されているようにその大きさを除くと、第１の主パワーＦＥＴ２０４の構造と実質的に同様である。図６の図示の例に示されるように、比較的小さな第１の電流感知ＦＥＴ２１４は、基板４０６上の同じドープされた領域４０８上にある同じ導電層３０４上のソース接続６０２を有する、はるかに大きい第１の主パワーＦＥＴ２０４の構造内に形成される。また、電流感知ＦＥＴ２１４は、第１及び第２の主パワーＦＥＴ２０４、２０６の両方の間で共通である同じドレイン４０２を共有する。第１の電流感知ＦＥＴ２１４は、導電層３０４及びドープされた領域４０８を介してエッチングされたトレンチ６０４に基づいて、第１の主パワーＦＥＴ２０４から電気的に絶縁される。幾つかの例において、トレンチ６０４は誘電体材料で充填される。図６の図示の例に示されるように、第１の電流感知ＦＥＴ２１４は、第１の主パワーＦＥＴ２０４の第１のソース３０６の第１の部分６０６と第２の部分６０８との間に配置される。
【0034】
第１の主パワーＦＥＴ２０４の中央の第３の領域３１６内に図３で示されるように配置された第１の電流感知ＦＥＴ２１４は、通常動作の間の総電流分布に対するパワートランジスタアセンブリ２０２内の平均電流の正確な判定を可能にする。電流感知ＦＥＴの精度に影響を与える重要な要因は、電流感知ＦＥＴ及び関連する主パワーＦＥＴが動作している温度であり、これは、ＦＥＴの特性が温度と共に変化するためである。図７は、２５℃のときと１２５℃のときの第１の電流感知ＦＥＴ２１４の抵抗と主パワーＦＥＴ２０４、２０６の抵抗との比の変化率を図示するグラフである。対照的に、図８は、２５℃のときと１２５℃のときの第２の電流感知ＦＥＴ２１６の抵抗と主パワーＦＥＴ２０４、２０６の抵抗との比の変化率を図示するグラフである。図７及び図８のグラフを参照して示されるように、第１の電流感知ＦＥＴ２１４に対する２５℃から１２５℃までの温度変化に対する比率の変化の割合は、第２の電流感知ＦＥＴ２１６に対する比率の変化の割合のほぼ半分である。比の変化が少ないことは、より正確な測定に対応する。従って、第１の主パワーＦＥＴ２０４の中央の第３の領域３１６における第１の電流感知ＦＥＴ２１４の位置は、中央平面３１２の近くに位置する第２の電流感知ＦＥＴ２１６と比較して、電流の測定においてより高い精度を提供する。
【0035】
第１の電流感知ＦＥＴ２１４の位置は、通常の動作条件下で正確な電流測定を提供するが、第１の電流感知ＦＥＴ２１４は過電流状態を正確に検出することができない。図５に関連して上述したように、電流は、トレンチ４１２によって画定されるような中央平面３１２に近接する主パワーＦＥＴ２０４、２０６の内側端部で最も高く、トレンチ４１２の下にある基板４０６内の対応する位置で最も高くなる。過電流状態において中央平面３１２の近くに大電流が密集すると、パワートランジスタアセンブリ２０２、特に中央平面３１２に近接する領域が過熱する可能性がある。パワートランジスタアセンブリ２０２の温度が上昇すると、第１の電流感知ＦＥＴ２１４と対応する主パワーＦＥＴ２０４との間の抵抗の一致が妨げられる。その結果、このような条件における第１の電流感知ＦＥＴ２１４による電流測定は、正確又は信頼性がなくなり得る。また、過電流条件を検出する場合、存在する最高電流を検出することが望ましい。しかしながら、第１の電流感知ＦＥＴ２１４は、最も高い電流ではなく平均電流を検出するように配置され、それによって、電流を送るＦＥＴの能力をさらに弱めて、過電流条件を確実に検出する。そのため、幾つかの例において、第２の電流感知ＦＥＴ２１６が、電流が最も高い図３に示されるように、中央平面３１２又はその近傍で、パワートランジスタアセンブリ２０２内に配置される。より詳細には、幾つかの例において、第２の電流感知ＦＥＴ２１６は、中央平面３１２と横方向側部３１０、３１４のうちの一方との間の総距離の１０％以内である、中央平面３１２から或る距離に位置する。
【0036】
電流は、パワートランジスタアセンブリ２０２の長手方向長さに沿って実質的に一貫しているが、電流は端部から離れるアセンブリの中央付近で、わずかに高くなり得る。これは過電流条件において特にそうである。というのも、温度が上昇するにつれてＦＥＴの特性が変化し、最高温度は、電流も最高であるパワートランジスタアセンブリ２０２の中央付近にある可能性が高いためである。従って、この例では、第２の電流感知ＦＥＴ２１６は、パワートランジスタアセンブリ２０２の中央に向かって位置している。より具体的には、幾つかの例において、第２の電流感知ＦＥＴ２１６は、長手方向に延在するパワートランジスタアセンブリ２０２の中央の３分の２内に位置する。
【0037】
第２の電流感知ＦＥＴ２１６の構造は、第２の電流感知ＦＥＴ２１６が中央平面３１２及びトレンチ４１２により近い位置に配置されることを除くと、図６に示される第１の電流感知ＦＥＴ２１４の構造と実質的に同様である。図示の例示の図３では、第２の電流感知ＦＥＴ２１６が、第１の電流感知ＦＥＴ２１４と同じ中央平面３１２の側に位置している（例えば、第１の主パワーＦＥＴ２０４によって囲まれている）。他の例において、第２の電流感知ＦＥＴ２１６が、第２の主パワーＦＥＴ２０６内に位置するように中央平面３１２の反対側に配置されてもよい。他の例において、別個の電流感知ＦＥＴを中央平面３１２のいずれかの側に配置し得る。図示の例に示すように、電流感知ＦＥＴが、関連する主パワーＦＥＴ内に形成され、トレンチ４１２のため中央平面３１２から離間しているので、第２の電流感知ＦＥＴ２１６は中央平面３１２と直に列状に配置されない。しかし、この例では、第２の電流感知ＦＥＴ２１６がトレンチ４１２に直接近接している。
【0038】
幾つかの例において、パワートランジスタアセンブリ２０２は、通常の動作条件下で電流を正確に監視するための第１の電流感知ＦＥＴ２１４（電流が平均である中央の第３の領域３１６に配置されている）と、過電流状態を確実に検出するための第２の電流感知ＦＥＴ２１６（電流が最も高い中央平面３１２に又はその近くに配置されている）の両方を含む。他の例において、第１又は第２の電流感知ＦＥＴ２１４、２１６のうちの一方のみがパワートランジスタアセンブリ２０２に含まれてもよい。他の例において、任意の適切な方式で平均化及び／又は組み合わせることができる冗長性及び／又は追加の測定点を提供するために、さらなる電流感知ＦＥＴをパワートランジスタアセンブリ２０２に含めてもよい。電流感知ＦＥＴ２１４、２１６の一般的な領域を上述してきたが、特定のパワートランジスタアッセンブリ設計のための正確な位置は、その特定の設計の有限要素解析を実行することによって判定され得る。
【0039】
本明細書では、用語「及び／又は」（Ａ、Ｂ、及び／又はＣなどの形態で用いられる場合）は、（ａ）Ａ単独、（ｂ）Ｂ単独、（ｃ）Ｃ単独、（ｄ）Ｂを備えるＡ、（ｅ）Ｃを備えるＡ、（ｆ）Ｃを備えるＢ、及び、（ｇ）ＢとＣを備えるＡなど、Ａ、Ｂ、Ｃの任意の組合せ又はサブセットを指す。また、本明細書で用いられる場合、フレーズ「Ａ又はＢのうちの少なくとも１つ」（又は「Ａ及びＢのうちの少なくとも１つ」）は、（ａ）少なくとも１つのＡ、（ｂ）少なくとも１つのＢ、及び、（ｃ）少なくとも１つのＡ及び少なくとも１つのＢ、のいずれかを含む実装を指す。
【0040】
従って、他の電子デバイスで利用可能なものよりも小さなフォームファクタで、パワートランジスタアッセンブリ及び関連するコントローラを備えるパワースイッチング構成要素（例えば、ＵＳＢインターフェース）の実装を可能にする例示の方法、装置、及び製造品を説明してきた。小さなフォームファクタは、関連するコントローラを備えた２つのバックツーバックパワーＦＥＴを単一パッケージに集積することによって達成される。また、ここで説明する例は、ＦＥＴの電流密度分布がそれらの構造及び動作モードに基づいて不均一であるという事実にもかかわらず、主パワーＦＥＴを通過する平均電流の正確な測定を可能にする。正確な電流測定は、通常の動作条件の間、電流が平均であると予期される主パワーＦＥＴ内の或る位置において１つ又は複数の電流感知ＦＥＴを実装することによって達成される。幾つかの例において、過電流条件の正確な検出が、電流が最も高いと予期される主パワーＦＥＴ内の或る位置において１つ又は複数の電流感知ＦＥＴを実装することによって達成される。本明細書に記載される位置における電流感知ＦＥＴは、他の電流感知技術よりも主パワーＦＥＴにおける電流条件のより正確な監視を提供するだけでなく、電流感知ＦＥＴは、関連するコントローラが、適切な場合により迅速に応答することを可能にする他の既知の手法よりも速い応答時間を提供することができ、それによってシステムの動作を改善する。
【0041】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2024-05-16
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、
トランジスタアセンブリであって、
それぞれのドープされた領域とそれぞれのソースとを含むバックツーバック電界効果トランジスタ（ＦＥＴ）であって、ドレインを共用する、前記バックツーバックＦＥＴと、
前記バックツーバックＦＥＴの１つのＦＥＴのドープされた領域とソースとによって少なくとも部分的に囲まれるドープされた領域とソースとを含む電流感知ＦＥＴと、
前記電流感知ＦＥＴのドープされた領域とソースとを囲んで前記バックツーバックＦＥＴの１つのＦＥＴのドープされた領域とソースとから分離するトレンチと、
を含む、前記トランジスタアセンブリと、
前記バックツーバックＦＥＴの動作を制御するように構成されるコントローラと、
を含む、装置。
トランジスタアセンブリであって、
それぞれのドープされた領域とそれぞれのソースとを含むバックツーバック電界効果トランジスタ（ＦＥＴ）であって、ドレインを共用する、前記バックツーバックＦＥＴと、
前記バックツーバックＦＥＴの１つのＦＥＴのドープされた領域とソースとによって少なくとも部分的に囲まれるドープされた領域とソースとを含む電流感知ＦＥＴと、
前記電流感知ＦＥＴのドープされた領域とソースとを囲んで前記バックツーバックＦＥＴの１つのＦＥＴのドープされた領域とソースとから分離するトレンチと、
を含む、前記トランジスタアセンブリと、
前記バックツーバックＦＥＴの動作を制御するように構成されるコントローラと、
を含む、装置。
【請求項2】
請求項１に記載の装置であって、
前記バックツーバックＦＥＴの第１のＦＥＴのドープされた領域とソースとの第１の部分が前記電流感知ＦＥＴのドープされた領域とソースとよりも前記バックツーバックＦＥＴの第２のＦＥＴのドープされた領域とソースとに近く、前記第１のＦＥＴのドープされた領域とソースとの第２の部分が前記電流感知ＦＥＴのドープされた領域とソースとよりも前記第２のＦＥＴのドープされた領域とソースとから遠い、装置。
前記バックツーバックＦＥＴの第１のＦＥＴのドープされた領域とソースとの第１の部分が前記電流感知ＦＥＴのドープされた領域とソースとよりも前記バックツーバックＦＥＴの第２のＦＥＴのドープされた領域とソースとに近く、前記第１のＦＥＴのドープされた領域とソースとの第２の部分が前記電流感知ＦＥＴのドープされた領域とソースとよりも前記第２のＦＥＴのドープされた領域とソースとから遠い、装置。
【請求項3】
請求項２に記載の装置であって、
前記第１の部分が、前記第２のＦＥＴに近接する前記第１のＦＥＴの内側端部と前記第２のＦＥＴから離れる前記第１のＦＥＴの外側横方向側部との間の距離の少なくとも３分の１延在し、
前記第２の部分が、前記第１のＦＥＴの内側端部と前記第１のＦＥＴの外側横方向端側部との間の距離の少なくとも３分の１延在する、装置。
前記第１の部分が、前記第２のＦＥＴに近接する前記第１のＦＥＴの内側端部と前記第２のＦＥＴから離れる前記第１のＦＥＴの外側横方向側部との間の距離の少なくとも３分の１延在し、
前記第２の部分が、前記第１のＦＥＴの内側端部と前記第１のＦＥＴの外側横方向端側部との間の距離の少なくとも３分の１延在する、装置。
【請求項4】
請求項１に記載の装置であって、
前記電流感知ＦＥＴが前記バックツーバックＦＥＴの２つのＦＥＴの界面から第１の距離にあり、前記第１の距離が前記２つのＦＥＴの外側横方向側部の間に延在する第２の距離の１０パーセント以内である、装置。
前記電流感知ＦＥＴが前記バックツーバックＦＥＴの２つのＦＥＴの界面から第１の距離にあり、前記第１の距離が前記２つのＦＥＴの外側横方向側部の間に延在する第２の距離の１０パーセント以内である、装置。
【請求項5】
電子デバイスであって、
ユニバーサルシリアルバス（ＵＳＢ）コネクタと、
回路要素と、
前記回路要素に結合される第１のコネクタと、
前記ＵＳＢコネクタと前記第１のコネクタとの間に電気的に結合されるインターフェースデバイスであって、
第１の側と前記第１の側の反対の第２の側とを有する基板と、
前記基板の第１の側における第１のドープされた領域と前記第１のドープされた領域上の第１のソースと前記基板の第２の側における共用ドレインとを含む第１の電界効果トランジスタ（ＦＥＴ）と、
前記基板の第１の側における第２のドープされた領域と前記第２のドープされた領域上の第２のソースと前記共用ドレインとを含む第２のＦＥＴと、
前記基板の第１の側における第３のドープされた領域と前記第３のドープされた領域上の第３のソースとを含む第１の電流感知ＦＥＴであって、前記第３のドープされた領域が前記第１のドープされた領域によって少なくとも部分的に囲まれ、前記第３のソースが前記第３のソースによって少なくとも部分的に囲まれる、前記第１の電流感知ＦＥＴと、
を含む、前記インターフェースデバイスと、
を含む、電子デバイス。
ユニバーサルシリアルバス（ＵＳＢ）コネクタと、
回路要素と、
前記回路要素に結合される第１のコネクタと、
前記ＵＳＢコネクタと前記第１のコネクタとの間に電気的に結合されるインターフェースデバイスであって、
第１の側と前記第１の側の反対の第２の側とを有する基板と、
前記基板の第１の側における第１のドープされた領域と前記第１のドープされた領域上の第１のソースと前記基板の第２の側における共用ドレインとを含む第１の電界効果トランジスタ（ＦＥＴ）と、
前記基板の第１の側における第２のドープされた領域と前記第２のドープされた領域上の第２のソースと前記共用ドレインとを含む第２のＦＥＴと、
前記基板の第１の側における第３のドープされた領域と前記第３のドープされた領域上の第３のソースとを含む第１の電流感知ＦＥＴであって、前記第３のドープされた領域が前記第１のドープされた領域によって少なくとも部分的に囲まれ、前記第３のソースが前記第３のソースによって少なくとも部分的に囲まれる、前記第１の電流感知ＦＥＴと、
を含む、前記インターフェースデバイスと、
を含む、電子デバイス。
【請求項6】
請求項５に記載の電子デバイスであって、
前記インターフェースデバイスが、前記第１の電流感知ＦＥＴの出力に基づいて前記第１及び第２のＦＥＴを制御するように構成されるコントローラを更に含む、電子デバイス。
前記インターフェースデバイスが、前記第１の電流感知ＦＥＴの出力に基づいて前記第１及び第２のＦＥＴを制御するように構成されるコントローラを更に含む、電子デバイス。
【請求項7】
請求項５に記載の電子デバイスであって、
前記ＵＳＢコネクタがＵＳＢ－Ｃコネクタである、電子デバイス。
前記ＵＳＢコネクタがＵＳＢ－Ｃコネクタである、電子デバイス。
【請求項8】
請求項５に記載の電子デバイスであって、
前記第１及び第２のソースが、第１及び第２の端部の間で長手方向に並んで延在し、それぞれの第１及び第２の横方向側部に向かって互いに横方向に離れて延在し、
前記第１の電流感知ＦＥＴが、前記第１及び第２の端部の間と前記第１及び第２の横方向側部の間とに位置する、電子デバイス。
前記第１及び第２のソースが、第１及び第２の端部の間で長手方向に並んで延在し、それぞれの第１及び第２の横方向側部に向かって互いに横方向に離れて延在し、
前記第１の電流感知ＦＥＴが、前記第１及び第２の端部の間と前記第１及び第２の横方向側部の間とに位置する、電子デバイス。
【請求項9】
請求項８に記載の電子デバイスであって、
前記第１の電流感知ＦＥＴが、前記第１及び第２のソースの間に長手方向に延在する中央平面に近接する、電子デバイス。
前記第１の電流感知ＦＥＴが、前記第１及び第２のソースの間に長手方向に延在する中央平面に近接する、電子デバイス。
【請求項10】
請求項８に記載の電子デバイスであって、
前記第１のソースが、前記第２のソースに近接する内側の第３の領域と、前記第１の横方向側部に近接する外側の第３の領域と、前記内側の第３の領域と前記外側の第３の領域との間の中間の第３の領域とを含み、
前記第３のドープされた領域と前記第３のソースとが前記中間の第３の領域に隣接する、電子デバイス。
前記第１のソースが、前記第２のソースに近接する内側の第３の領域と、前記第１の横方向側部に近接する外側の第３の領域と、前記内側の第３の領域と前記外側の第３の領域との間の中間の第３の領域とを含み、
前記第３のドープされた領域と前記第３のソースとが前記中間の第３の領域に隣接する、電子デバイス。
【請求項11】
請求項８に記載の電子デバイスであって、
前記インターフェースデバイスが、前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含む第２の電流感知ＦＥＴであって、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれ、前記第４のソースが前記第１及び第２の端部の間と前記第１及び第２の横方向側部との間とに前記第１のソース又は前記第２のソースによって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第１の電流感知ＦＥＴが前記第１の横方向側部から第１の距離にあり、前記第２の電流感知ＦＥＴが前記第１の横方向側部から前記第１の距離とは異なる第２の距離にある、電子デバイス。
前記インターフェースデバイスが、前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含む第２の電流感知ＦＥＴであって、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれ、前記第４のソースが前記第１及び第２の端部の間と前記第１及び第２の横方向側部との間とに前記第１のソース又は前記第２のソースによって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第１の電流感知ＦＥＴが前記第１の横方向側部から第１の距離にあり、前記第２の電流感知ＦＥＴが前記第１の横方向側部から前記第１の距離とは異なる第２の距離にある、電子デバイス。
【請求項12】
装置であって、
第１の側と前記第１の側の反対の第２の側とを有する基板と、
前記基板の第１の側における第１のドープされた領域と前記第１のドープされた領域上の第１のソースとを含む第１の電界効果トランジスタ（ＦＥＴ）と、
前記基板の第１の側における第２のドープされた領域と前記第２のドープされた領域上の第２のソースと前記基板の第２の側におけるドレインとを含む第２のＦＥＴであって、前記ドレインが前記第１のＦＥＴと共用される、前記第２のＦＥＴと、
前記基板の第１の側における第３のドープされた領域と前記第３のドープされた領域上の第３のソースとを含む第１の電流感知ＦＥＴであって、前記第３のドープされた領域が前記第１のドープされた領域によって少なくとも部分的に囲まれ、前記第３のソースが前記第１のソースによって少なくとも部分的に囲まれる、前記第１の電流感知ＦＥＴと、
前記第３のドープされた領域と前記第３のソースとを少なくとも部分的に囲んで前記第１のドープされた領域と前記第１のソースとから分離するトレンチと、
を含む、装置。
第１の側と前記第１の側の反対の第２の側とを有する基板と、
前記基板の第１の側における第１のドープされた領域と前記第１のドープされた領域上の第１のソースとを含む第１の電界効果トランジスタ（ＦＥＴ）と、
前記基板の第１の側における第２のドープされた領域と前記第２のドープされた領域上の第２のソースと前記基板の第２の側におけるドレインとを含む第２のＦＥＴであって、前記ドレインが前記第１のＦＥＴと共用される、前記第２のＦＥＴと、
前記基板の第１の側における第３のドープされた領域と前記第３のドープされた領域上の第３のソースとを含む第１の電流感知ＦＥＴであって、前記第３のドープされた領域が前記第１のドープされた領域によって少なくとも部分的に囲まれ、前記第３のソースが前記第１のソースによって少なくとも部分的に囲まれる、前記第１の電流感知ＦＥＴと、
前記第３のドープされた領域と前記第３のソースとを少なくとも部分的に囲んで前記第１のドープされた領域と前記第１のソースとから分離するトレンチと、
を含む、装置。
【請求項13】
請求項１２に記載の装置であって、
前記第１の電流感知ＦＥＴと前記第１及び第２のＦＥＴとが、前記ドレインを共用する、装置。
前記第１の電流感知ＦＥＴと前記第１及び第２のＦＥＴとが、前記ドレインを共用する、装置。
【請求項14】
請求項１２に記載の装置であって、
前記第１のソースと前記第１のドープされた領域とが、前記第１のＦＥＴと前記第２のＦＥＴとの間の中央平面に沿った縦方向において延在する第２のトレンチによって前記第２のソースと前記第２のドープされた領域とから分離され、
前記第１のソースと前記第１のドープされた領域とが、前記中央平面から離れて第１の横方向側部に延在し、
前記第２のソースと前記第２のドープされた領域とが、前記中央平面から離れて前記第１の横方向側部と反対の第２の横方向側部に延在する、装置。
前記第１のソースと前記第１のドープされた領域とが、前記第１のＦＥＴと前記第２のＦＥＴとの間の中央平面に沿った縦方向において延在する第２のトレンチによって前記第２のソースと前記第２のドープされた領域とから分離され、
前記第１のソースと前記第１のドープされた領域とが、前記中央平面から離れて第１の横方向側部に延在し、
前記第２のソースと前記第２のドープされた領域とが、前記中央平面から離れて前記第１の横方向側部と反対の第２の横方向側部に延在する、装置。
【請求項15】
請求項１４に記載の装置であって、
前記第１の電流感知ＦＥＴが、前記中央平面と前記第１の横方向側部との間の距離の３分の１と３分の２との間に位置する、装置。
前記第１の電流感知ＦＥＴが、前記中央平面と前記第１の横方向側部との間の距離の３分の１と３分の２との間に位置する、装置。
【請求項16】
請求項１４に記載の装置であって、
前記第１の電流感知ＦＥＴが、前記中央平面から前記第１の横方向側部と前記中央平面との間の距離の１０％以内の距離に位置する、装置。
前記第１の電流感知ＦＥＴが、前記中央平面から前記第１の横方向側部と前記中央平面との間の距離の１０％以内の距離に位置する、装置。
【請求項17】
請求項１４に記載の装置であって、
前記第１のソースが、前記第１のソースの第１及び第２の端部の間に縦方向に沿って整列される第１のソース接続の列を含み、前記ソース接続が、下層導電表面から突出する、装置。
前記第１のソースが、前記第１のソースの第１及び第２の端部の間に縦方向に沿って整列される第１のソース接続の列を含み、前記ソース接続が、下層導電表面から突出する、装置。
【請求項18】
請求項１７に記載の装置であって、
前記第１の電流感知ＦＥＴが、前記ソース接続のどれよりも前記第１のソースの第１の端部に近い、装置。
前記第１の電流感知ＦＥＴが、前記ソース接続のどれよりも前記第１のソースの第１の端部に近い、装置。
【請求項19】
請求項１７に記載の装置であって、
前記ソース接続の第１のソース接続が、前記第３のソースと前記第３のドープされた領域よりも前記第１のソースの第１の端部に近い、装置。
前記ソース接続の第１のソース接続が、前記第３のソースと前記第３のドープされた領域よりも前記第１のソースの第１の端部に近い、装置。
【請求項20】
請求項１７に記載の装置であって、
前記第１のソースが、前記縦方向に沿って整列される第２のソース接続の列を更に含み、前記第２のソース接続の列が、前記第１のソース接続の列よりも前記中央平面から遠く、
前記第１の電流感知ＦＥＴが、前記第１のソース接続の列よりも前記中央平面から遠く、前記第２のソース接続の列よりも前記中央平面に近い、装置。
前記第１のソースが、前記縦方向に沿って整列される第２のソース接続の列を更に含み、前記第２のソース接続の列が、前記第１のソース接続の列よりも前記中央平面から遠く、
前記第１の電流感知ＦＥＴが、前記第１のソース接続の列よりも前記中央平面から遠く、前記第２のソース接続の列よりも前記中央平面に近い、装置。
【請求項21】
請求項１２に記載の装置であって、
前記第１の電流感知ＦＥＴの出力に基づいて前記第１及び第２のＦＥＴの動作を制御するように構成されるコントローラと、
前記第１及び第２のＦＥＴと前記第１の電流感知ＦＥＴとをその中に統合するパッケージと、
を更に含む、装置。
前記第１の電流感知ＦＥＴの出力に基づいて前記第１及び第２のＦＥＴの動作を制御するように構成されるコントローラと、
前記第１及び第２のＦＥＴと前記第１の電流感知ＦＥＴとをその中に統合するパッケージと、
を更に含む、装置。
【請求項22】
請求項２１に記載の装置であって、
前記コントローラが、前記第２のＦＥＴのゲート・ソース電圧を可変的に調整するように更に構成される、装置。
前記コントローラが、前記第２のＦＥＴのゲート・ソース電圧を可変的に調整するように更に構成される、装置。
【請求項23】
請求項１２に記載の装置であって、
前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含む第２の電流感知ＦＥＴであって、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれ、前記第４のソースが前記第１のソース又は前記第２のソースによって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第３のソースが前記第１及び第２のソースの間に延在する平面から第１の距離だけ離れており、前記第４のソースが前記平面から前記第１の距離よりも大きい第２の距離だけ離れている、装置。
前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含む第２の電流感知ＦＥＴであって、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれ、前記第４のソースが前記第１のソース又は前記第２のソースによって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第３のソースが前記第１及び第２のソースの間に延在する平面から第１の距離だけ離れており、前記第４のソースが前記平面から前記第１の距離よりも大きい第２の距離だけ離れている、装置。
【請求項24】
請求項１２に記載の装置であって、
前記第１及び第２のソースが、第１及び第２の端部の間に並んで縦方向に延在し、それぞれの第１及び第２の横方向側部に向かって互いに離れて横方向に延在し、
前記第１のソースが、前記第２のソースに近接する内部第３領域と前記第１の側面側に近接する外部第３領域と前記内部第３領域と前記外部第３領域との間の中間第３領域とを含み、
前記第３のソースが、前記内部第３領域と前記外部第３領域との間にある、装置。
前記第１及び第２のソースが、第１及び第２の端部の間に並んで縦方向に延在し、それぞれの第１及び第２の横方向側部に向かって互いに離れて横方向に延在し、
前記第１のソースが、前記第２のソースに近接する内部第３領域と前記第１の側面側に近接する外部第３領域と前記内部第３領域と前記外部第３領域との間の中間第３領域とを含み、
前記第３のソースが、前記内部第３領域と前記外部第３領域との間にある、装置。
【請求項25】
請求項１２に記載の装置であって、
前記第１及び第２のソースが、第１及び第２の端部の間に並んで縦方向に延在し、それぞれの第１及び第２の横方向側部に向かって互いに離れて横方向に延在し、
前記第１のソースが、前記第２のソースに近接する内部第３領域と前記第１の側面側に近接する外部第３領域と前記内部第３領域と前記外部第３領域との間の中間第３領域とを含み、
前記第３のソースが、前記内部第３領域によって少なくとも部分的に囲まれる、装置。
前記第１及び第２のソースが、第１及び第２の端部の間に並んで縦方向に延在し、それぞれの第１及び第２の横方向側部に向かって互いに離れて横方向に延在し、
前記第１のソースが、前記第２のソースに近接する内部第３領域と前記第１の側面側に近接する外部第３領域と前記内部第３領域と前記外部第３領域との間の中間第３領域とを含み、
前記第３のソースが、前記内部第３領域によって少なくとも部分的に囲まれる、装置。
【請求項26】
請求項１２に記載の装置であって、
前記基板が、前記第１及び第２のＦＥＴの間を通る電流としての非均一な電流密度分布を含み、
前記第３のソースが、第１の位置にある、装置。
前記基板が、前記第１及び第２のＦＥＴの間を通る電流としての非均一な電流密度分布を含み、
前記第３のソースが、第１の位置にある、装置。
【請求項27】
請求項２６に記載の装置であって、
前記基板が、前記第１及び第２のドープされた領域の第１の部分の間の電流が第１の深さで前記基板を横方向に延在するための第１の電流経路と、前記第１及び第２のドープされた領域の第２の部分の間の電流が前記第１の深さよりも大きい第２の深さで前記基板を横方向に延在するための第２の電流経路と、前記第１及び第２のドープされた領域の第３の部分の間の電流が前記第２の深さよりも大きい第３の深さで前記基板を横方向に延在するための第３の電流経路とを提供する、装置。
前記基板が、前記第１及び第２のドープされた領域の第１の部分の間の電流が第１の深さで前記基板を横方向に延在するための第１の電流経路と、前記第１及び第２のドープされた領域の第２の部分の間の電流が前記第１の深さよりも大きい第２の深さで前記基板を横方向に延在するための第２の電流経路と、前記第１及び第２のドープされた領域の第３の部分の間の電流が前記第２の深さよりも大きい第３の深さで前記基板を横方向に延在するための第３の電流経路とを提供する、装置。
【請求項28】
請求項２７に記載の装置であって、
前記第２及び第３の電流経路が、対応する前記第２及び第３の深さで前記基板を横方向に延在する前に、前記第１のドープされた領域の対応する前記第２及び第３の部分から離れて前記基板内に実質的に垂直に延在する、装置。
前記第２及び第３の電流経路が、対応する前記第２及び第３の深さで前記基板を横方向に延在する前に、前記第１のドープされた領域の対応する前記第２及び第３の部分から離れて前記基板内に実質的に垂直に延在する、装置。
【請求項29】
請求項２７に記載の装置であって、
前記第１及び第２のドープされた領域の前記第１の部分が前記第２の部分よりも互いに近く、前記第２の部分が前記第３の部分よりも互いに近い、装置。
前記第１及び第２のドープされた領域の前記第１の部分が前記第２の部分よりも互いに近く、前記第２の部分が前記第３の部分よりも互いに近い、装置。
【請求項30】
請求項２９に記載の装置であって、
前記電流密度分布が、前記第１及び第２のＦＥＴが通常動作条件にあるときに対して、前記第１及び第２のＦＥＴが過電流条件にあるときに異なっており、
前記電流密度分布が、前記通常動作条件の間よりも前記過電流条件の間に、前記第１及び第２のドープされた領域の第１の部分に近接している一層高い電流密集を示す、装置。
前記電流密度分布が、前記第１及び第２のＦＥＴが通常動作条件にあるときに対して、前記第１及び第２のＦＥＴが過電流条件にあるときに異なっており、
前記電流密度分布が、前記通常動作条件の間よりも前記過電流条件の間に、前記第１及び第２のドープされた領域の第１の部分に近接している一層高い電流密集を示す、装置。
【請求項31】
請求項２７に記載の装置であって、
前記第１の電流経路が前記第２の電流経路よりも前記電流密度分布内のより高い電流に対応し、前記第２の電流経路が前記第３の電流経路よりも前記電流密度分布内のより高い電流に対応する、装置。
前記第１の電流経路が前記第２の電流経路よりも前記電流密度分布内のより高い電流に対応し、前記第２の電流経路が前記第３の電流経路よりも前記電流密度分布内のより高い電流に対応する、装置。
【請求項32】
請求項２７に記載の装置であって、
前記第１の電流経路が前記電流密度分布における最高の電流に対応し、
前記第１の位置が前記第１の電流経路に近接している、装置。
前記第１の電流経路が前記電流密度分布における最高の電流に対応し、
前記第１の位置が前記第１の電流経路に近接している、装置。
【請求項33】
請求項２７に記載の装置であって、
前記第２の電流経路が前記第１及び第２のＦＥＴの間を通る総電流に対する前記電流密度分布における平均電流に対応し、
前記第１の位置が前記第２の電流経路に近接している、装置。
前記第２の電流経路が前記第１及び第２のＦＥＴの間を通る総電流に対する前記電流密度分布における平均電流に対応し、
前記第１の位置が前記第２の電流経路に近接している、装置。
【請求項34】
請求項２７に記載の装置であって、
前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含み、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第１の位置が前記第１の電流経路に近接しており、前記第２の位置が前記第２の電流経路に近接している、装置。
前記基板の第１の側における第４のドープされた領域と前記第４のドープされた領域上の第４のソースとを含み、前記第４のドープされた領域が前記第１のドープされた領域又は前記第２のドープされた領域によって少なくとも部分的に囲まれる、前記第２の電流感知ＦＥＴを更に含み、
前記第１の位置が前記第１の電流経路に近接しており、前記第２の位置が前記第２の電流経路に近接している、装置。