特開 2024-102651 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024102651

(43)【公開日】2024-07-31

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240724BHJP

   H01L 21/306 20060101ALI20240724BHJP

【ＦＩ】

H01L27/04 C

H01L21/306 B

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023006688

(22)【出願日】2023-01-19

(71)【出願人】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(71)【出願人】

【識別番号】507308902

【氏名又は名称】ルノー エス．ア．エス．

【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．

【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】丸井 俊治

(72)【発明者】

【氏名】沼倉 啓一郎

(72)【発明者】

【氏名】倪 威

(72)【発明者】

【氏名】早見 泰明

(72)【発明者】

【氏名】矢野 新也

(72)【発明者】

【氏名】松尾 健志

【テーマコード（参考）】

5F038

5F043

【Ｆターム（参考）】

5F038AC04

5F038AC05

5F038AC10

5F038EZ01

5F038EZ02

5F038EZ14

5F038EZ15

5F038EZ20

5F043AA02

5F043BB02

5F043FF01

(57)【要約】      （修正有）

【課題】溝の内部に形成された誘電体に起因する半導体基板の反りを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、矩形状の複数の溝１０が第１主面から第２主面に向けて形成された半導体基板１と、溝の内部に誘電層と導電層を積層したキャパシタ構造と、を備える。溝は、第１方向Ｄ１に延伸する第１側壁と、第１方向と交差する第２方向に第１側壁と異なる長さで延伸する第２側壁を有する。第１溝間隔Ｗ１で相互間が離隔されて第１方向に溝が配列された第１溝列１０Ａと、第２方向に第２溝間隔だけ離隔して第１溝列に隣接して配置され、第１溝間隔で相互間が離隔されて溝が第１方向に配列された第２溝列１０Ｂを構成するように、溝が配置されている。第１溝列の溝の間の第２方向と平行な溝間領域と、第２溝列の溝の間の第２方向と平行な溝間領域は、相互に異なる直線上を延伸する。
【選択図】図１

【特許請求の範囲】

【請求項1】

矩形状の複数の溝が第１主面から第２主面に向けて形成された半導体基板と、
前記溝の内部に誘電層と導電層を積層したキャパシタ構造と
を備え、
前記溝が、第１方向に延伸する第１側壁と、前記第１方向と交差する第２方向に前記第１側壁と異なる長さで延伸する第２側壁を有し、
複数の前記溝が、
第１溝間隔で相互間が離隔されて前記第１方向と平行に前記溝が配列された第１溝列と、
前記第２方向に第２溝間隔だけ離隔して前記第１溝列に隣接して配置された第２溝列であって、前記第１溝間隔で相互間が離隔されて前記第１方向と平行に前記溝が配列された前記第２溝列と
を構成するように配置され、
前記第１溝列の前記溝の間の前記第２方向と平行な溝間領域と、前記第２溝列の前記溝の間の前記第２方向と平行な溝間領域が、相互に異なる直線上を延伸する、
半導体装置。

【請求項2】

隣接する前記溝の長手方向の側壁の間隔が、前記溝の短手方向の側壁の長さよりも短い、請求項１に記載の半導体装置。

【請求項3】

前記溝の長手方向の側壁の長さと前記溝の短手方向の側壁の長さのアスペクト比が５以上である、請求項１に記載の半導体装置。

【請求項4】

前記第１主面に電極が配置され、
前記第１主面の法線方向から見て隣接する前記溝の間に、前記電極と前記導電層を電気的に接続するコンタクトホールが配置されている、
請求項１に記載の半導体装置。

【請求項5】

前記溝が、前記第１主面から前記第２主面まで前記半導体基板を貫通している、請求項１に記載の半導体装置。

【請求項6】

前記第１主面と前記第２主面のそれぞれに、前記導電層と電気的に接続する電極が配置されている、請求項１に記載の半導体装置。

【請求項7】

前記半導体基板がシリコン基板である、請求項１に記載の半導体装置。

【請求項8】

前記半導体基板の前記第１主面の面方位が（１１０）面であり、
前記溝の側壁の面方位が（１１１）面である、
請求項７に記載の半導体装置。

【請求項9】

前記半導体基板が化合物半導体基板である、請求項１に記載の半導体装置。

【請求項10】

前記半導体基板が導電性基板である、請求項１に記載の半導体装置。

【請求項11】

前記半導体基板が絶縁性基板である、請求項１に記載の半導体装置。

【請求項12】

第１方向に延伸する第１側壁と、前記第１方向と交差する第２方向に前記第１側壁と異なる長さで延伸する第２側壁を有する矩形状の複数の溝を、半導体基板の第１主面から第２主面に向けて形成する工程と、
前記溝の内部に誘電層と導電層を積層したキャパシタ構造を形成する工程と
を備え、
複数の前記溝を、
第１溝間隔で相互間が離隔されて前記第１方向に前記溝が配列された第１溝列と、
前記第２方向に第２溝間隔だけ離隔して前記第１溝列に隣接して配置された第２溝列であって、前記第１溝間隔で相互間が離隔されて前記第１方向に前記溝が配列された前記第２溝列と
を構成するように配置し、
前記第１溝列の前記溝の間の前記第２方向と平行な溝間領域と、前記第２溝列の前記溝の間の前記第２方向と平行な溝間領域が、相互に異なる直線上を延伸するように、前記溝を形成する、
半導体装置の製造方法。

【請求項13】

ドライエッチングにより前記半導体基板に前記溝を形成する、
請求項１２に半導体装置の製造方法。

【請求項14】

ウェットエッチングにより前記半導体基板に前記溝を形成する、
請求項１２に半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体基板の溝の内部にキャパシタ構造を形成した半導体コンデンサが知られている。キャパシタ構造は、半導体基板の表面に形成した溝の内部に誘電層と導電層を積層して形成される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－５４３１６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体コンデンサでは、溝の内部に半導体基板と異なる材質の誘電層を形成しているために、誘電層から半導体基板に応力が加わる。この応力は、溝と溝の間の領域（以下において「溝間領域」とも称する。）が直交する部分に集中する。応力の集中により、半導体基板が反るなどの問題が生じる。

【0005】

本発明は、上記課題に鑑みて成されたものであり、その目的は、溝の内部に形成された誘電体に起因する半導体基板の反りを抑制できる半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0006】

本発明の一態様に係る半導体装置は、矩形状の複数の溝が第１主面から第２主面に向けて形成された半導体基板と、溝の内部に誘電層と導電層を積層したキャパシタ構造を備える。溝は、第１方向に延伸する第１側壁と、第１方向と交差する第２方向に第１側壁と異なる長さで延伸する第２側壁を有する。第１溝間隔で相互間が離隔されて第１方向に溝が配列された第１溝列と、第２方向に第２溝間隔だけ離隔して第１溝列に隣接して配置され、第１溝間隔で相互間が離隔されて第１方向に溝が配列された第２溝列とを構成するように、溝が配置されている。第１溝列の溝の間の第２方向と平行な溝間領域と、第２溝列の溝の間の第２方向と平行な溝間領域は、相互に異なる直線上を延伸する。

【発明の効果】

【0007】

本発明によれば、溝の内部に形成された誘電体に起因する半導体基板の反りを抑制できる半導体装置およびその製造方法を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。

【図2】図２は、図１のＩＩ－ＩＩ方向に沿った模式的な断面図である。

【図3A】図３Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１）。

【図3B】図３Ｂは、図３ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図4A】図４Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その２）。

【図4B】図４Ｂは、図４ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図5A】図５Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その３）。

【図5B】図５Ｂは、図５ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図6A】図６Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その４）。

【図6B】図６Ｂは、図６ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図7A】図７Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その５）。

【図7B】図７Ｂは、図７ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図8A】図８Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その６）。

【図8B】図８Ｂは、図８ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図9A】図９Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その７）。

【図9B】図９Ｂは、図９ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図10A】図１０Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その８）。

【図10B】図１０Ｂは、図１０ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図11A】図１１Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その９）。

【図11B】図１１Ｂは、図１１ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図12A】図１２Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１０）。

【図12B】図１２Ｂは、図１２ＡのＢ－Ｂ方向に沿った模式的な断面図である。

【図13】図１３は、比較例モデルを用いた計算結果を示す圧力分布である。

【図14】図１４は、第１の実施形態のモデルを用いた計算結果を示す圧力分布である。

【図15】図１５は、第２の実施形態に係る半導体装置の構成を示す模式的な平面図である。

【図16】図１６は、比較例モデルを用いた計算結果を示す圧力分布である。

【図17】図１７は、第２の実施形態のモデルを用いた計算結果を示す圧力分布である。

【図18】図１８は、第３の実施形態に係る半導体装置の構成を示す模式的な平面図である。

【図19】図１９は、第４の実施形態に係る半導体装置の構成を示す模式的な断面図である。

【発明を実施するための形態】

【0009】

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

【0010】

（第１の実施形態）
図１に示す本発明の第１の実施形態に係る半導体装置は、矩形状の複数の溝１０が第１主面から第２主面に向けて形成された半導体基板１を備える。そして、第１の実施形態に係る半導体装置は、図２に示すように、溝１０の内部に誘電層と導電層を交互に積層したキャパシタ構造を備える。図２に示したキャパシタ構造は、第１誘電層３１、第１導電層４１、第２誘電層３２、第２導電層４２、第３誘電層３３、第３導電層４３をこの順に積層した構造である。以下において、第１誘電層３１～第３誘電層３３のそれぞれを限定しない場合は、誘電層３０と表記する。第１導電層４１～第３導電層４３のそれぞれを限定しない場合は、導電層４０と表記する。

【0011】

溝１０は、半導体基板１の第１主面１１０の法線方向である第３方向Ｄ３から見て（以下、「平面視」ともいう。）、第１方向Ｄ１に延伸する第１側壁と、第１方向Ｄ１と交差する第２方向Ｄ２に第１側壁と異なる長さで延伸する第２側壁を有する。図１に示した半導体装置では、平面視で第１方向Ｄ１と第２方向Ｄ２は直交する。図１に示すように、第１方向Ｄ１が溝１０の短手方向であり、第２方向Ｄ２が溝１０の長手方向である。言い換えると、溝１０の短手方向に延伸する側壁が第１側壁であり、溝１０の長手方向に延伸する側壁が第２側壁である。以下において、溝１０の長手方向の側壁の長さを「溝の長さ」、短手方向の側壁の長さを「溝の幅」とも称する。

【0012】

図１に示すように、半導体基板１に形成された複数の溝１０は、第１溝列１０Ａと第２溝列１０Ｂを構成するように配置されている。第１溝列１０Ａと第２溝列１０Ｂは、隣接して配置されている。

【0013】

第１溝列１０Ａは、第１溝間隔で相互間が離隔されて第１方向Ｄ１に溝１０が配列された構成である。図１に示す半導体装置では、第１溝間隔は、隣接する溝１０の長手方向に延伸する側壁同士の間隔（以下において、「長手間隔」とも称する。）である。言い換えると、図１に示す半導体装置の第１溝間隔は、長手間隔Ｗ１である。

【0014】

第２溝列１０Ｂは、第１溝列１０Ａと同様に、第１溝間隔で相互間が離隔されて溝１０が第１方向Ｄ１に配列された構成である。第２溝列１０Ｂは、第１溝列１０Ａから第２方向Ｄ２に第２溝間隔だけ離隔して配置されている。図１に示す半導体装置では、第２溝間隔は、隣接する溝１０の短手方向に延伸する側壁同士の間隔（以下において「短手間隔」とも称する。）である。言い換えると、図１に示す半導体装置の第２溝間隔は、短手間隔Ｗ２である。

【0015】

以下において、第１溝列１０Ａと第２溝列１０Ｂのそれぞれを限定しない場合は、単に溝列と表記する。溝列は、長手間隔Ｗ１で相互間が離隔されて第１方向Ｄ１に溝１０が配列された構成である。

【0016】

図１に示すように、第１溝列１０Ａの第２方向Ｄ２と平行な溝間領域１０１の延伸方向は、第２溝列１０Ｂの第２方向Ｄ２と平行な溝間領域１０１の延伸方向に対して、第１方向Ｄ１に沿ってずれている。隣接する溝列において溝間領域１０１が特定の方向に沿ってずらした溝１０の配置を、以下において「オフセット配置」とも称する。例えば、溝列の間隔を１ピッチとして、第１溝列１０Ａと第２溝列１０Ｂとが第１方向Ｄ１について半ピッチずれるように、溝１０を配置してもよい。

【0017】

オフセット配置では、第１溝列１０Ａの第２方向Ｄ２と平行な溝間領域１０１と、第２溝列１０Ｂの第２方向Ｄ２と平行な溝間領域１０１は、相互に異なる直線上を延伸する。言い換えると、第１溝列１０Ａと第２溝列１０Ｂとでは、第２方向Ｄ２と平行な溝間領域１０１が同一の直線上で連続しない。溝列の溝間領域１０１は、隣接する溝列の短手方向の側壁であって第１方向Ｄ１に延伸する第１側壁に対向する。

【0018】

半導体装置が半導体コンデンサとして機能するために、図２に示すように、第１電極２１が、第１コンタクトホール２１１を介して導電性を有する半導体基板１と電気的に接続する。第１電極２１は、第２コンタクトホール２１２を介して第２導電層４２と電気的に接続する。また、第２電極２２が、第３コンタクトホール２２１を介して第１導電層４１と電気的に接続する。第２電極２２は、第４コンタクトホール２２２を介して第３導電層４３と電気的に接続する。以下において、第１電極２１と第２電極２２のそれぞれを限定しない場合は、単に電極と表記する。また、第１コンタクトホール２１１～第４コンタクトホール２２２を総称して「コンタクトホール」と表記する。半導体基板１の第１主面１１０の上方に積層された第１層間絶縁膜５１と第２層間絶縁膜５２を貫通するコンタクトホールの内部に、電極が埋め込まれている。コンタクトホールの側面は第２層間絶縁膜５２により被覆されており、電極はコンタクトホールの底面に露出した半導体基板１又は導電層４０とのみ電気的に接続する。以下において、第１層間絶縁膜５１と第２層間絶縁膜５２を総称して層間絶縁膜５０と表記する。

【0019】

第１電極２１に負の電圧、第２電極２２に正の電圧を印加すると、第１導電層４１および第３導電層４３に正電荷が充電され、第２導電層４２に負電荷が充電される。このとき、導電層４０の間に配置された誘電層３０の内部で分極が起こり、静電容量が発生する。また、半導体基板１が導電性基板の場合に、半導体基板１をキャパシタ構造の電極として機能させてもよい。すなわち、半導体基板１と第１導電層４１の間に配置された第１誘電層３１の内部で分極が起こり、半導体基板１に負電荷が充電される。これにより、キャパシタ構造の容量値を増大させることができる。なお、第１電極２１と第２電極２２に印加する電圧の正負は上記と逆でもよい。

【0020】

図１に示すように、第１主面１１０の法線方向から見て隣接する溝１０の間に、電極と導電層４０又は半導体基板１とを電気的に接続するコンタクトホールが配置されている。溝１０の間にコンタクトホールを配置することにより、半導体基板１の外縁領域にコンタクトホールを配置する場合に比べて、コンタクトホールの個数を多くすることができる。また、半導体基板１の中心付近に形成した溝１０の近傍にコンタクトホールを配置することができるため、電極と導電層４０の間の等価直列抵抗（ＥＳＲ）を低減することができる。

【0021】

図２に示した半導体装置では、半導体基板１に形成した溝１０の内部に複数の誘電層３０を導電層４０と交互に積層し、それぞれの誘電層３０で静電容量を発生できる。このため、半導体基板１の面積あたりの容量密度を向上することができる。

【0022】

以下に、図３Ａ、図３Ｂ～図１２Ａ、図１２Ｂを参照して、第１の実施形態に係る半導体装置の製造方法を説明する。図３Ｂ～図１２Ｂは、図３Ａ～図１２ＡのＢ－Ｂ方向に沿った断面図である。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

【0023】

まず、図３Ａおよび図３Ｂに示すように、半導体基板１の第１主面１１０から第２主面１２０に向けて複数の溝１０を形成する。第２方向Ｄ２から見て、隣接する溝１０の間隔は長手間隔Ｗ１である。溝１０は、例えば、第１主面１１０上に堆積させたマスク材をパターニングして形成したエッチングマスクを用いたエッチングにより形成される。半導体基板１は、例えば導電性のシリコン基板である。

【0024】

マスク材としては、例えばシリコン酸化膜を用いることができる。マスク材の堆積方法としては、熱化学気相成長法（熱ＣＶＤ法）やプラズマ化学気相成長法（プラズマＣＶＤ法）を用いることができる。マスク材のパターニングは、例えばマスク材の上面に形成したフォトレジスト膜をフォトリソグラフィ技術によりパターニングし、フォトレジスト膜をエッチングマスクとしてマスク材をエッチングして行う（以下のマスク材のパターニングにおいて同様。）。フォトレジスト膜は、酸素プラズマや硫酸などにより除去する。

【0025】

溝１０を形成するためのエッチング方法としては、水酸化カリウム（ＫＯＨ）をエッチング液に用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。

【0026】

溝１０は、第１溝列１０Ａの第２方向Ｄ２と平行な溝間領域１０１と、第２溝列１０Ｂの第２方向Ｄ２と平行な溝間領域１０１とが相互に異なる直線上を延伸するように、形成される。言い換えると、第１溝列１０Ａと第２溝列１０Ｂとでは第２方向Ｄ２と平行な溝間領域１０１が同一の直線上で連続しないように、溝１０が形成される。図３Ｂに示した例では、第２方向Ｄ２に沿って図面の上から１行目と３行目の溝列である第１溝列１０Ａの溝１０に対し、図面の上から２行目の溝列である第２溝列１０Ｂの溝１０が、第１方向Ｄ１に沿って半ピッチずれて配置されている。第２方向Ｄ２に沿った溝列の間隔は短手間隔Ｗ２である。

【0027】

溝１０を形成した後、図４Ａおよび図４Ｂに示すように、半導体基板１の表面に沿って第１誘電層３１を堆積する。誘電層３０として、例えばシリコン酸化膜を用いてもよい。誘電層３０の堆積方法として、熱酸化法又は熱ＣＶＤ法を用いてもよい。熱ＣＶＤ法を用いる場合は、減圧条件で誘電層３０を堆積することによって、溝１０が深い場合にもカバレッジ良くシリコン酸化膜を溝１０の内部に堆積できる。

【0028】

次に、図５Ａおよび図５Ｂに示すように、第１誘電層３１を覆うように第１導電層４１を堆積する。導電層４０として、例えばポリシリコン膜を用いてもよい。ポリシリコン膜の堆積方法に、減圧ＣＶＤ法を用いてもよい。なお、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ₃）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、導電層４０に導電性を持たせてもよい。或いは、金属膜およびシリサイド膜を導電層４０に用いてもよい。

【0029】

その後、第１誘電層３１および第１導電層４１の形成と同様にして、第２誘電層３２、第２導電層４２、第３誘電層３３および第３導電層４３を順次積層する。溝１０は第３導電層４３により埋め込まれる。これにより、図６Ａおよび図６Ｂに示すように、溝１０の内部に誘電層３０と導電層４０を３層ずつ堆積した構造が形成される。

【0030】

次いで、図７Ａおよび図７Ｂに示すように、第３導電層４３を覆って半導体基板１の第１主面１１０の上方に第１層間絶縁膜５１を堆積する。第１層間絶縁膜５１に、例えばシリコン酸化膜を用いてもよい。

【0031】

その後、図８Ａおよび図８Ｂに示すように、第１層間絶縁膜５１の上面に形成した第１マスク材７１をパターニングしたエッチングマスクを用いて、半導体基板１および導電層４０の一部がそれぞれ露出するコンタクトホールを形成する。例えば、第１マスク材７１にフォトレジスト膜を用いてもよいし、ドライエッチングによってコンタクトホールを形成してもよい。第１コンタクトホール２１１は、第１層間絶縁膜５１、誘電層３０および導電層４０のそれぞれ一部をエッチング除去して形成される。第１コンタクトホール２１１の底部に、半導体基板１の第１主面１１０の一部が露出する。第２コンタクトホール２１２は、第１層間絶縁膜５１、第３導電層４３および第３誘電層３３のそれぞれ一部をエッチング除去して形成される。第２コンタクトホール２１２の底部に、第２導電層４２の一部が露出する。第３コンタクトホール２２１は、第１層間絶縁膜５１、第３導電層４３、第３誘電層３３、第２導電層４２および第２誘電層３２のそれぞれ一部をエッチング除去して形成される。第３コンタクトホール２２１の底部に、第１導電層４１の一部が露出する。第４コンタクトホール２２２は、第１層間絶縁膜５１の一部をエッチング除去して形成される。第４コンタクトホール２２２の底部に、第３導電層４３の一部が露出する。

【0032】

上記のように、第１コンタクトホール２１１、第２コンタクトホール２１２、第３コンタクトホール２２１および第４コンタクトホール２２２のそれぞれに応じて、エッチングにより除去する層が異なる。このため、例えば各層を貫通する工程ごとに第１マスク材７１のパターンを作り変えてもよい。

【0033】

第１マスク材７１を除去した後、図９Ａおよび図９Ｂに示すように、第２層間絶縁膜５２を形成する。第２層間絶縁膜５２は、第１層間絶縁膜５１の上面と、コンタクトホールの側面および底面を覆う。

【0034】

次いで、図１０Ａおよび図１０Ｂに示すように、第２層間絶縁膜５２の上面に形成した第２マスク材７２をパターニングしたエッチングマスクを用いて、コンタクトホールの底面の第２層間絶縁膜５２を除去する。例えば、第２マスク材７２にフォトレジスト膜を用いて、ドライエッチングによってコンタクトホールの底面の第２層間絶縁膜５２を除去してもよい。

【0035】

第２マスク材７２を除去した後、図１１Ａおよび図１１Ｂに示すように、第２層間絶縁膜５２の上面に電極膜２０を形成する。電極膜２０により、コンタクトホールは埋め込まれる。これにより、電極膜２０は導電層４０および半導体基板１と電気的に接続する。電極膜２０に、例えばチタン(Ｔｉ)／アルミニウム（Ａｌ）膜を用いてもよい。電極膜２０の形成方法には、スパッタ法、電子ビーム（ＥＢ）蒸着法、原子層体積（Atomic Layer Deposition：ＡＬＤ)法などを使用可能である。

【0036】

その後、図１２Ａおよび図１２Ｂに示すように、電極膜２０の上面に形成した第３マスク材７３をパターニングしたエッチングマスクを用いたドライエッチングにより、電極膜２０を第１電極２１と第２電極２２に分離する。第１電極２１は、第１コンタクトホール２１１を介して半導体基板１と電気的に接続し、第２コンタクトホール２１２を介して第２導電層４２と電気的に接続する。第２電極２２は、第３コンタクトホール２２１を介して第１導電層４１と電気的に接続し、第４コンタクトホール２２２を介して第３導電層４３と電気的に接続する。

【0037】

以上により、図１および図２に示した半導体装置が完成する。半導体基板１に溝１０を形成するエッチングには、ドライエッチングを用いてもよいし、ウェットエッチングを用いてもよい。ドライエッチングを用いることにより、深い溝１０を容易に形成することができる。ウェットエッチングを用いることにより、ドライエッチングよりも安いコストで溝１０を形成することができる。

【0038】

半導体基板１に形成した溝１０の内部に誘電層３０と導電層４０を交互に積層した半導体コンデンサでは、半導体基板１と異なる材質の誘電層３０を溝１０の内部に形成しているために、誘電層３０から半導体基板１に応力が加わる。誘電層３０に起因する応力は、半導体基板１の溝間領域の両端に働く。このため、第１方向Ｄ１に延伸する溝間領域と第２方向Ｄ２に延伸する溝間領域が一点で交差すると、溝間領域が重なる交差部分に応力が集中し、半導体基板に反りが発生するなどの問題が起こる。これに対し、第１の実施形態に係る半導体装置によれば、誘電層３０に起因して半導体基板１に加わる応力を、以下に説明するように低減することができる。

【0039】

図１３に、第１方向Ｄ１と平行に延伸する溝間領域（以下、「第１溝間領域」と称する。）と、第２方向Ｄ２と平行に延伸する溝間領域（以下、「第２溝間領域」と称する。）が直交する比較例モデルを用いた圧力分布の計算結果を示す。比較例モデルの溝１０の内部には誘電層と導電層が積層されたキャパシタ構造が形成されている。比較例モデルでは、第１溝間領域と第２溝間領域が直交する交差領域Ｐに最も応力が集中する。比較例モデルの交差領域Ｐの応力は、１．７２Ｅ＋８［Ｐａ］である。

【0040】

図１４に、第１の実施形態に係る半導体装置と同様の構成の実施形態モデルを用いた圧力分布の計算結果を示す。この実施形態モデルでは、隣接する溝列において、第２方向Ｄ２と平行な溝間領域１０１は、同一の直線上で連続せず、相互に異なる直線上を延伸する。実施形態モデルの溝１０の内部には、比較例モデルと同様のキャパシタ構造が形成されている。第１溝間領域と第２溝間領域が重なる領域の応力は、１．５４Ｅ＋８［Ｐａ］である。

【0041】

上記のように、隣接する溝列において第２方向Ｄ２と平行な溝間領域１０１が相互に異なる直線上を延伸する構造では、第１溝間領域と第２溝間領域が直交する構造に対して、半導体基板１の溝間領域が交差する領域に加わる応力が１０．４％低減している。この応力の低減は、溝間領域により生じるモーメントの集中が緩和された効果によるものである。

【0042】

以上に説明したように、第１の実施形態に係る半導体装置では、隣接する溝列において、第２方向Ｄ２と平行な溝間領域１０１が同一の直線上で連続せず、相互に異なる直線上を延伸する。このため、半導体基板１は、第１方向Ｄ１と平行に延伸する溝間領域と第２方向Ｄ２と平行に延伸する溝間領域とが直角をなして交差する領域を有さない。その結果、第１の実施形態に係る半導体装置によれば、溝１０の内部に誘電層３０を形成することに起因して半導体基板１に加わる応力を低減することができる。

【0043】

なお、図１に示すように、長手間隔Ｗ１が溝１０の幅よりも短くてもよい。隣接する溝１０の長手方向の側壁の間隔を溝１０の幅よりも短くすることにより、半導体基板１の第１主面１１０に溝１０を密集させて配置することができる。これにより、半導体基板１に形成したキャパシタ構造の容量密度が上げられる。また、長手間隔Ｗ１を溝１０の幅よりも短くすることにより、溝１０の内部に誘電層３０と導電層４０を積層した際の溝１０の内部の導電層４０の面積を大きくすることができる。その結果、キャパシタ構造の容量値を増大させることができる。

【0044】

溝１０の長さと溝１０の幅のアスペクト比（以下、単に「アスペクト比」という。）は、大きいことが好ましい。溝１０の側壁から離れるほど、導電層４０の面積が小さくなる。導電層４０の面積が小さくなることにより、半導体装置のキャパシタ構造の容量値は減少する。特に、アスペクト比が小さいほど、キャパシタ構造の容量値が減少する割合が大きい。本発明者らの検討によれば、アスペクト比を５以上にすることにより、キャパシタ構造の容量値の低下を１０％以下に抑制することができる。したがって、アスペクト比は５以上であることが好ましい。

【0045】

容量値の低下を抑制するためにはアスペクト比が大きいほどよいが、アスペクト比を大きくしすぎると溝間領域１０１の強度が低下する。溝１０の間隔を広げることにより溝間領域１０１の強度を上げることができるが、溝１０の間隔を広げると半導体装置の容量密度が低下する。このため、アスペクト比は、所望の容量値および容量密度などに応じて適宜設定してもよい。

【0046】

上記では、第１主面１１０から第２主面１２０に向かって形成された溝１０の底部が、半導体基板１の内部に位置する場合を示した。一方、溝１０が、第１主面１１０から第２主面１２０まで半導体基板１を貫通してもよい。溝１０が半導体基板１を貫通することにより、溝１０の内部の導電層４０の面積が増大し、半導体基板１の単位面積当たりの容量密度を上げることができる。

【0047】

半導体基板１に、シリコン基板を用いてもよい。安価なシリコン基板を半導体基板１に使用することにより、半導体装置の製造コストを低減することができる。

【0048】

半導体基板１にシリコン基板を用いた場合に、半導体基板１の第１主面１１０の面方位を（１１０）面とし、溝１０の側壁の面方位を（１１１）面としてもよい。半導体基板１がシリコン基板の場合には、（１１１）面に沿って半導体基板１が劈開しやすい。このため、溝１０の長手方向の側壁を（１１１）面にすることにより、半導体基板１の（１１１）面が溝１０の長手方向の側壁を横切ることを防止できる。その結果、溝１０を分断する劈開の発生を抑制できる。また、第１主面１１０が（１１０）面であり溝１０の側壁が（１１１）面である場合に、溝１０の側壁が第１主面１１０と直交する。つまり、第１主面１１０から垂直に溝１０が深さ方向に延伸する。

【0049】

上記では、半導体基板１が導電性基板である場合について説明したが、半導体基板１が絶縁性基板であってもよい。半導体基板１が絶縁性であることにより、半導体基板１に複数の素子を形成した場合に、素子間を絶縁分離する分離領域を形成する必要がない。つまり、素子分離が容易である。なお、半導体基板１が絶縁性基板である場合には、半導体基板１と電極とを電気的に接続するコンタクトホールは不要である。

【0050】

（第２の実施形態）
第１の実施形態では、溝１０の短手方向が第１方向Ｄ１であり、溝１０の長手方向が第２方向Ｄ２である場合を例示的に説明した。第２の実施形態に係る半導体装置は、図１５に示すように、溝１０の長手方向が第１方向Ｄ１であり、短手方向が第２方向Ｄ２である。言い換えると、溝１０の長手方向に延伸する側壁が第１側壁であり、溝１０の短手方向に延伸する側壁が第２側壁である。その他の構成については、第２の実施形態に係る半導体装置は、第１の実施形態と同様である。

【0051】

図１５に示すように、第２の実施形態に係る半導体装置の溝列は、短手間隔Ｗ２を第１溝間隔として相互間が離隔された溝１０が、長手方向である第１方向Ｄ１に配列された構成である。第２溝列１０Ｂは、溝１０の短手方向である第２方向Ｄ２に第２溝間隔だけ離隔して第１溝列１０Ａに隣接して配置されている。図１５に示す半導体装置の第２溝間隔は、長手間隔Ｗ１である。そして、図１５に示すように、第１溝列１０Ａの第２方向Ｄ２と平行な溝間領域１０１と、第２溝列１０Ｂの第２方向Ｄ２と平行な溝間領域１０１は、同一の直線上で連続せず、相互に異なる直線上を延伸する。言い換えると、第１溝列１０Ａの第２方向Ｄ２と平行な溝間領域１０１の延伸方向と、第２溝列１０Ｂの第２方向Ｄ２と平行な溝間領域１０１の延伸方向とが第１方向Ｄ１に沿ってずれるように、溝１０がオフセット配置されている。

【0052】

オフセット配置により、図１５に示した半導体装置では、図面の左側から奇数番目の溝列である第１溝列１０Ａの溝１０に対し、図面の左側から偶数番目の溝列である第２溝列１０Ｂの溝１０が、図面の上下方向に沿って半ピッチずれて配置されている。

【0053】

図１６に、第１溝間領域と第２溝間領域が直交する比較例モデルを用いた圧力分布の計算結果を示す。第１溝間領域と第２溝間領域が直交する交差領域Ｐの応力は、１．７２Ｅ＋８［Ｐａ］である。

【0054】

図１７に、第２の実施形態に係る半導体装置と同様の構成である実施形態モデルを用いた圧力分布の計算結果を示す。この実施形態モデルでは、隣接する溝列において、第２方向Ｄ２と平行な溝間領域１０１が同一の直線上で連続せず、相互に異なる直線上を延伸する。第１溝間領域と第２溝間領域が重なる領域の応力は、１．５８Ｅ＋８［Ｐａ］である。上記のように、実施形態モデルでは、比較例モデルに対して、半導体基板１の溝間領域が交差する領域に加わる応力が８．１％低減している。この応力の低減は、溝１０の溝間領域により生じるモーメントの集中が緩和された効果によるものである。

【0055】

以上に説明したように、第２の実施形態に係る半導体装置では、隣接する溝列において溝間領域１０１が同一の直線上で連続せず、相互に異なる直線上を延伸する。このため、半導体基板１は、第１方向Ｄ１と平行に延伸する溝間領域と第２方向Ｄ２と平行に延伸する溝間領域とが直交する領域を有さない。その結果、第２の実施形態に係る半導体装置によれば、溝１０の内部に誘電層３０を形成することに起因して半導体基板１に加わる応力を低減することができる。

【0056】

上記のように、第２の実施形態に係る半導体装置では、第１溝列１０Ａと第２溝列１０Ｂが、溝１０の長手方向についてオフセット配置されている。他は、第２の実施形態に係る半導体装置は第１の実施形態と実質的に同様であるので、重複した説明を省略する。

【0057】

（第３の実施形態）
第３の実施形態に係る半導体装置は、図１８に示すように、第１方向Ｄ１と第２方向Ｄ２のいずれについても隣接する溝列について溝間領域の延伸方向がずれるように、溝１０がオフセット配置されている。例えば、溝間領域の第２方向Ｄ２の延伸方向が第１方向Ｄ１について半ピッチずれ、且つ、溝間領域の第１方向Ｄ１の延伸方向が第２方向Ｄ２について半ピッチずれるように、溝１０を配置してもよい。

【0058】

図１８に示した半導体装置では、半導体基板１は、第１方向Ｄ１と平行に延伸する溝間領域と第２方向Ｄ２と平行に延伸する溝間領域とが直角をなして交差する領域を有さない。その結果、第３の実施形態に係る半導体装置によれば、溝１０の内部に誘電層３０を形成することに起因して半導体基板１に加わる応力を低減することができる。

【0059】

第３の実施形態に係る半導体装置は、第１方向Ｄ１又は第２方向Ｄ２のいずれかについて溝１０がオフセット配置された第１、第２の実施形態に係る半導体装置と異なり、第１方向Ｄ１と第２方向Ｄ２のそれぞれについて溝１０がオフセット配置されている。このため、第３の実施形態に係る半導体装置によれば、誘電層３０に起因する半導体基板１に加わる応力の集中をより緩和することができる。他は、第３の実施形態に係る半導体装置は第１、第２の実施形態と実質的に同様であるので、重複した説明を省略する。

【0060】

（第４の実施形態）
第４の実施形態に係る半導体装置は、図１９に示すように、溝１０が第１主面１１０から第２主面１２０まで半導体基板１を貫通する。溝１０の内部には、誘電層３０と導電層４０を交互に積層したキャパシタ構造が形成されている。そして、第１主面１１０と第２主面１２０の両面に電極が配置されている。すなわち、第１主面１１０に第１電極２１と第２電極２２が配置され、第２主面１２０に第３電極２３と第４電極２４が配置されている。

【0061】

第１電極２１は、半導体基板１および第２導電層４２と電気的に接続する。第２電極２２は、第１導電層４１および第３導電層４３と電気的に接続する。第３電極２３は、第１電極２１と同様に、半導体基板１および第２導電層４２と電気的に接続する。第４電極２４は、第２電極２２と同様に、第１導電層４１および第３導電層４３と電気的に接続する。第３電極２３と第４電極２４は、半導体基板１の第２主面１２０に配置された層間絶縁膜を貫通するコンタクトホールを介して、半導体基板１および導電層４０と電気的に接続する。

【0062】

第４の実施形態に係る半導体装置における溝１０のオフセット配置は、図１、図１５又は図１８に示したいずれのオフセット配置であってもよい。第４の実施形態に係る半導体装置によっても、誘電層３０に起因する半導体基板１に加わる応力の集中を緩和することができる。更に、第１主面１１０と第２主面１２０のそれぞれに電極が配置された第４の実施形態に係る半導体装置よれば、半導体装置をモジュールなどに実装することが容易である。例えば、下面を実装基板に配置した半導体装置の上面に素子を接続して、設置面積を大きく低減させる実装が可能となる。他は、第４の実施形態に係る半導体装置は第１乃至第３の実施形態と実質的に同様であるので、重複した説明を省略する。

【0063】

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0064】

例えば、上記では、半導体基板１がシリコン基板である場合を説明したが、半導体基板１はシリコン基板に限られない。例えば、半導体基板１が化合物半導体基板であってもよい。半導体基板１に化合物半導体基板を使用することにより、化合物半導体の物性値を生かした素子を作成することができる。例えば、化合物半導体を用いたトランジスタとキャパシタ構造を同一の半導体基板１に形成することにより、化合物半導体の特性を生かしたトランジスタを形成することができる。例えば、バンドギャップが広い炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの基板を半導体基板１に使用してもよい。これにより、トランジスタの絶縁破壊電圧を向上させることができる。

【0065】

上記では導電層４０がｎ型のポリシリコン膜である場合を説明したが、導電層４０がｐ型のポリシリコン膜であってもよい。或いは、導電層４０が他の半導体材料であってもよいし、金属材などの導電性材料であってもよい。例えば、導電層４０の材料が、導電型ポリ炭化珪素、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）であってもよい。また、電極の材料は、Ｔｉ／Ａｌ以外の例えば銀（Ａｇ）、ニッケル（Ｎｉ）などの金属材であってもよい。

【符号の説明】

【0066】

１ 半導体基板
１０ 溝
２１ 第１電極
２２ 第２電極
３０ 誘電層
４０ 導電層
５０ 層間絶縁膜
１０１ 溝間領域
１０Ａ 第１溝列
１０Ｂ 第２溝列
２１１ 第１コンタクトホール
２１２ 第２コンタクトホール
２２１ 第３コンタクトホール
２２２ 第４コンタクトホール

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】