特開 2024-102696 トレンチゲート型半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024102696

(43)【公開日】2024-07-31

(54)【発明の名称】トレンチゲート型半導体装置とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240724BHJP

   H01L 29/12 20060101ALI20240724BHJP

   H01L 21/336 20060101ALI20240724BHJP

   H01L 29/739 20060101ALI20240724BHJP

   H01L 21/02 20060101ALI20240724BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/78 653C

H01L29/78 658K

H01L29/78 658F

H01L29/78 655A

H01L21/02 B

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023006764

(22)【出願日】2023-01-19

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】富田 英幹

(57)【要約】

【課題】 チャネル抵抗及びコンタクト抵抗の両方を低減する技術を提供する。
【解決手段】 トレンチゲート型半導体装置は、半導体基板と、第１トレンチと、第２トレンチと、ゲート絶縁膜と、ゲート電極と、上部電極、を備えている。半導体基板が、上部電極に接するｎ型の第１半導体領域と、第１半導体領域の下側に配置されており、第１トレンチ内のゲート絶縁膜に接する位置から第２トレンチ内のゲート絶縁膜に接する位置まで伸びているｐ型のボディ領域と、ボディ領域の下側に配置されており、第１トレンチ内のゲート絶縁膜から第２トレンチ内のゲート絶縁膜に接する位置まで伸びているｎ型の第２半導体領域、を有している。ボディ領域が配置されている深さ範囲における第１トレンチと第２トレンチの間の間隔の最大値が、２００ｎｍ未満である。半導体基板の上面における第１トレンチと第２トレンチの間の間隔が、上記最大値よりも大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

トレンチゲート型半導体装置（１０）であって、
半導体基板（１２）と、
前記半導体基板の上面（１２ａ）に設けられている第１トレンチ（２２ａ）と、
前記半導体基板の前記上面に前記第１トレンチから間隔を空けて設けられている第２トレンチ（２２ｂ）と、
前記第１トレンチの内面及び前記第２トレンチの内面を覆うゲート絶縁膜（２４）と、
前記第１トレンチ内及び前記第２トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、
前記半導体基板の前記上面を覆う上部電極（７０）、
を備えており、
前記半導体基板が、
前記第１トレンチと前記第２トレンチの間に配置されており、前記上部電極に接するｎ型の第１半導体領域（３０）と、
前記第１トレンチと前記第２トレンチの間に配置されており、前記第１半導体領域の下側に配置されており、前記第１トレンチ内の前記ゲート絶縁膜に接する位置から前記第２トレンチ内の前記ゲート絶縁膜に接する位置まで伸びているｐ型のボディ領域（３２）と、
前記第１トレンチと前記第２トレンチの間に配置されており、前記ボディ領域の下側に配置されており、前記第１トレンチ内の前記ゲート絶縁膜から前記第２トレンチ内の前記ゲート絶縁膜に接する位置まで伸びており、前記ボディ領域によって前記第１半導体領域から分離されているｎ型の第２半導体領域（３４）、
を有しており、
前記ボディ領域が配置されている深さ範囲における前記第１トレンチと前記第２トレンチの間の間隔の最大値が、２００ｎｍ未満であり、
前記半導体基板の前記上面における前記第１トレンチと前記第２トレンチの間の間隔が、前記最大値よりも大きい、
トレンチゲート型半導体装置。

【請求項2】

前記第１トレンチと前記第２トレンチの間の間隔が、前記半導体基板の前記上面から下側に向かうにつれて小さくなっている、請求項１に記載のトレンチゲート型半導体装置。

【請求項3】

トレンチゲート型半導体装置（１０）の製造方法であって、
ｎ型基板（５０）の上面に設けられたｎ型の第１半導体領域（３０）と、前記第１半導体領域の上面に設けられたｐ型のボディ領域（３２）と、前記ボディ領域の上面に設けられたｎ型の第２半導体領域（３４）と、を有する第１基板（６０）を準備する工程と、
前記第２半導体領域の上面近傍に非晶質層（４０）を形成する工程と、
それぞれが前記第２半導体領域の前記上面から前記第１半導体領域に達する第１トレンチ（２２ａ）及び第２トレンチ（２２ｂ）を形成する工程であって、前記ボディ領域が配置されている深さ範囲における前記第１トレンチと前記第２トレンチの間の間隔の最大値が２００ｎｍ未満となり、前記第１トレンチ及び前記第２トレンチの底部における前記第１トレンチと前記第２トレンチの間の間隔が前記最大値よりも大きくなるように、前記第１トレンチ及び前記第２トレンチを形成する前記工程と、
前記第１トレンチの内面及び前記第２トレンチの内面を覆う第１絶縁膜（４２、４４）と、前記第１トレンチ内及び前記第２トレンチ内に配置されたゲート電極（２６）と、前記ゲート電極の上面を覆う第２絶縁膜（４６）と、を形成する工程と、
前記非晶質層が残存するように、前記第２半導体領域の前記上面と前記第２絶縁膜の上面を平坦化する工程と、
上面近傍に非晶質層（４８）が形成されたｎ型の第２基板（６２）を準備する工程と、
前記第１基板の前記非晶質層と前記第２基板の前記非晶質層とが向かい合うように前記第１基板と前記第２基板を接合する工程と、
前記第１基板を前記ｎ型基板側から研削することにより、前記第１半導体領域と前記第１絶縁膜を露出させる工程と、
露出させた前記第１半導体領域に接する電極（７０）を形成する工程、
を備える、製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、トレンチゲート型半導体装置とその製造方法に関する。

【背景技術】

【0002】

特許文献１には、トレンチゲートを備える半導体装置が開示されている。この半導体装置は、上面に間隔を空けて設けられた複数のトレンチを有する半導体基板と、トレンチ内に配置されたゲート絶縁膜及びゲート電極と、半導体基板の上面を覆う上部電極を有している。また、半導体基板が、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域を有している。ソース領域は、２つのトレンチの間に配置されており、上部電極に接している。ボディ領域は、２つのトレンチの間に配置されており、一方のトレンチ内のゲート絶縁膜に接する位置から他方のトレンチ内のゲート絶縁膜に接する位置まで伸びている。ドリフト領域は、２つのトレンチの間に配置されており、ボディ領域の下側に配置されており、ボディ領域によってソース領域から分離されている。

【0003】

この半導体装置では、２つの隣接するトレンチの間の間隔が比較的小さく、半導体装置がオンするときに、トレンチ間に位置するボディ領域の略全域が反転してチャネルが形成される。本明細書では、半導体装置がオンするときに、ボディ領域の略全域がチャネルとして機能する現象をＦｉｎＦＥＴ効果という。ＦｉｎＦＥＴ効果が生じると、ゲート絶縁膜から離れた位置においても電子が流れる。このため、電子が、ゲート絶縁膜とボディ領域の間の界面に起因する散乱の影響を受け難い。したがって、電子の移動度を向上させることができ、チャネル抵抗が低減される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】英国特許第２５７２４４２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

上述の通り、特許文献１の半導体装置では、２つの隣接するトレンチの間隔を小さくすることによって、チャネル抵抗を低減することができる。しかしながら、特許文献１の半導体装置では、２つの隣接するトレンチの間隔が小さいため、ソース領域と上部電極の接触面積を確保し難い。このため、コンタクト抵抗が大きいという問題がある。本明細書では、チャネル抵抗及びコンタクト抵抗の両方を低減する技術を提供する。

【課題を解決するための手段】

【0006】

本明細書が開示するトレンチゲート型半導体装置（１０）は、半導体基板（１２）と、前記半導体基板の上面（１２ａ）に設けられている第１トレンチ（２２ａ）と、前記半導体基板の前記上面に前記第１トレンチから間隔を空けて設けられている第２トレンチ（２２ｂ）と、前記第１トレンチの内面及び前記第２トレンチの内面を覆うゲート絶縁膜（２４）と、前記第１トレンチ内及び前記第２トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、前記半導体基板の前記上面を覆う上部電極（７０）、を備えている。前記半導体基板が、前記第１トレンチと前記第２トレンチの間に配置されており、前記上部電極に接するｎ型の第１半導体領域（３０）と、前記第１トレンチと前記第２トレンチの間に配置されており、前記第１半導体領域の下側に配置されており、前記第１トレンチ内の前記ゲート絶縁膜に接する位置から前記第２トレンチ内の前記ゲート絶縁膜に接する位置まで伸びているｐ型のボディ領域（３２）と、前記第１トレンチと前記第２トレンチの間に配置されており、前記ボディ領域の下側に配置されており、前記第１トレンチ内の前記ゲート絶縁膜から前記第２トレンチ内の前記ゲート絶縁膜に接する位置まで伸びており、前記ボディ領域によって前記第１半導体領域から分離されているｎ型の第２半導体領域（３４）、を有している。前記ボディ領域が配置されている深さ範囲における前記第１トレンチと前記第２トレンチの間の間隔の最大値が、２００ｎｍ未満である。前記半導体基板の前記上面における前記第１トレンチと前記第２トレンチの間の間隔が、前記最大値よりも大きい。

【0007】

上記のトレンチゲート型半導体装置では、ボディ領域が、第１トレンチ内のゲート絶縁膜に接する位置から第２トレンチ内のゲート絶縁膜に接する位置まで伸びている。また、ボディ領域が配置されている深さ範囲における第１トレンチと第２トレンチの間の間隔の最大値が２００ｎｍ未満であり、ＦｉｎＦＥＴ効果を生じさせることが可能なほど十分に小さい。このため、この半導体装置がオンするときには、ボディ領域の略全域にチャネルが形成される。

【0008】

また、上記のトレンチゲート型半導体装置では、半導体基板の上面における第１トレンチと第２トレンチの間の間隔が、上記最大値よりも大きい。したがって、第１半導体領域と上部電極との接触面積が比較的大きい。このため、第１半導体領域と上部電極とのコンタクト抵抗が小さい。以上に説明したように、このトレンチゲート型半導体装置では、低いチャネル抵抗及び低いコンタクト抵抗を実現することができる。

【0009】

本明細書が開示するトレンチゲート型半導体装置（１０）の製造方法は、ｎ型基板（５０）の上面に設けられたｎ型の第１半導体領域（３０）と、前記第１半導体領域の上面に設けられたｐ型のボディ領域（３２）と、前記ボディ領域の上面に設けられたｎ型の第２半導体領域（３４）と、を有する第１基板（６０）を準備する工程と、前記第２半導体領域の上面近傍に非晶質層（４０）を形成する工程と、それぞれが前記第２半導体領域の前記上面から前記第１半導体領域に達する第１トレンチ（２２ａ）及び第２トレンチ（２２ｂ）を形成する工程であって、前記ボディ領域が配置されている深さ範囲における前記第１トレンチと前記第２トレンチの間の間隔の最大値が２００ｎｍ未満となり、前記第１トレンチ及び前記第２トレンチの底部における前記第１トレンチと前記第２トレンチの間の間隔が前記最大値よりも大きくなるように、前記第１トレンチ及び前記第２トレンチを形成する前記工程と、前記第１トレンチの内面及び前記第２トレンチの内面を覆う第１絶縁膜（４２、４４）と、前記第１トレンチ内及び前記第２トレンチ内に配置されたゲート電極（２６）と、前記ゲート電極の上面を覆う第２絶縁膜（４６）と、を形成する工程と、前記非晶質層が残存するように、前記第２半導体領域の前記上面と前記第２絶縁膜の上面を平坦化する工程と、上面近傍に非晶質層（４８）が形成されたｎ型の第２基板（６２）を準備する工程と、前記第１基板の前記非晶質層と前記第２基板の前記非晶質層とが向かい合うように前記第１基板と前記第２基板を接合する工程と、前記第１基板を前記ｎ型基板側から研削することにより、前記第１半導体領域と前記第１絶縁膜を露出させる工程と、露出させた前記第１半導体領域に接する電極（７０）を形成する工程、を備える。

【0010】

一般的に、上部よりも下部の幅が狭いトレンチを形成することは比較的容易である一方、上部よりも下部の幅が広いトレンチを形成することは難しい。上記の製造方法では、第１トレンチ及び第２トレンチの底部における第１トレンチと第２トレンチの間の間隔が、ボディ領域が配置されている深さ範囲における第１トレンチと第２トレンチの間の間隔の最大値よりも大きくなるように、第１基板に各トレンチが形成される。そして、第２基板の上面（非晶質層が形成された面）と、第１基板のトレンチ形成面（すなわち、第２半導体領域側の面）とを接合する。すなわち、第２基板に対して、トレンチを形成した第１基板を上下反転させて接合する。その後、トレンチ形成面とは反対側の面（すなわち、接合された基板の第１基板側の面）を研削することにより、第１半導体領域とトレンチ内の第１絶縁膜とを露出させる。そして、露出させた第１半導体領域に接する電極を形成する。これにより、電極に接する位置（第１トレンチ及び第２トレンチの底部であった部分）における第１トレンチと第２トレンチの間の間隔が、上記最大値よりも大きくなるようなトレンチを得ることができる。このため、第１半導体領域と電極との接触面積を確保することができる。また、第１トレンチ及び第２トレンチは、上記最大値が２００ｎｍ未満となるように形成される。その結果、ＦｉｎＦＥＴ効果による低いチャネル抵抗を有するとともに、低いコンタクト抵抗を有する半導体装置を製造することができる。

【図面の簡単な説明】

【0011】

【図1】実施例に係るトレンチゲート型半導体装置の断面図。

【図2】トレンチゲート型半導体装置の製造工程を説明するための図。

【図3】トレンチゲート型半導体装置の製造工程を説明するための図。

【図4】トレンチゲート型半導体装置の製造工程を説明するための図。

【図5】トレンチゲート型半導体装置の製造工程を説明するための図。

【図6】トレンチゲート型半導体装置の製造工程を説明するための図。

【図7】トレンチゲート型半導体装置の製造工程を説明するための図。

【図8】トレンチゲート型半導体装置の製造工程を説明するための図。

【図9】トレンチゲート型半導体装置の製造工程を説明するための図。

【図10】トレンチゲート型半導体装置の製造工程を説明するための図。

【発明を実施するための形態】

【0012】

本明細書が開示する一例のトレンチゲート型半導体装置では、前記第１トレンチと前記第２トレンチの間の間隔が、前記半導体基板の前記上面から下側に向かうにつれて小さくなっていてもよい。

【0013】

（実施例）
図１に示す実施例のトレンチゲート型半導体装置１０（以下、単に半導体装置１０という。）は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。半導体装置１０は、半導体基板１２を有している。半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。ただし、半導体基板１２の材料は特に限定されず、例えば、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等であってもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。

【0014】

半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて互いに平行に伸びている。各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２の内部には、例えばポリシリコンによって構成されたゲート電極２６が配置されている。ゲート絶縁膜２４はまた、ゲート電極２６の上面を覆っている。すなわち、ゲート電極２６は、ゲート絶縁膜２４によってその周囲が包囲されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。ゲート絶縁膜２４の一部は、半導体基板１２の上面１２ａに露出している。各トレンチ２２の幅（すなわち、ｘ方向の長さ）は、半導体基板１２の上面１２ａから下側に向かうにつれて広くなっている。各トレンチ２２の両側面が、底面側に向かうほど、トレンチ２２の中心から遠ざかるように傾斜している。より詳細には、各トレンチ２２の両側面は、半導体基板１２の上面１２ａに接続されている第１側面２３ａと、第１側面２３ａの下端に接続されている第２側面２３ｂと、により構成されている。第１側面２３ａは、上に凸となるようにわずかに湾曲しながら伸びている。第２側面２３ｂは、略平面状に伸びている。第２側面２３ｂと上面１２ａとなす角は、第１側面２３ａと上面１２ａとがなす角よりも大きい（すなわち、第２側面２３ｂは第１側面２３ａよりも傾斜が緩やかである）。トレンチ２２の側面の大部分は、第２側面２３ｂにより構成されている。以下では、説明の便宜上、図１において左側のトレンチ２２を第１トレンチ２２ａといい、図１において右側のトレンチ２２を第２トレンチ２２ｂということがある。なお、図示されていないが、図１において、第１トレンチ２２ａの左側及び第２トレンチ２２ｂの右側には、トレンチ２２と同様のトレンチが複数形成されている。

【0015】

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、ソースコンタクト電極７０ａと、ソース電極７０ｂを有している。ソースコンタクト電極７０ａは、例えばニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ）等によって構成されている。ソースコンタクト電極７０ａは、ゲート絶縁膜２４が露出していない範囲に設けられている。ソース電極７０ｂは、例えばアルミニウムシリコン（ＡｌＳｉ）によって構成されている。ソース電極７０ｂは、ソースコンタクト電極７０ａ及びゲート絶縁膜２４の上面を覆っている。上部電極７０は、ゲート絶縁膜２４によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。

【0016】

半導体基板１２の内部には、ソース領域３０、ボディ領域３２、ドリフト領域３４、及びドレイン領域３６が設けられている。

【0017】

ソース領域３０は、ｎ型領域である。ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０（ソースコンタクト電極７０ａ）にオーミック接触している。ソース領域３０は、第１トレンチ２２ａ内のゲート絶縁膜２４から第２トレンチ２２ｂ内のゲート絶縁膜２４に接する位置まで伸びている。ソース領域３０は、第１トレンチ２２ａの上端部及び第２トレンチ２２ｂの上端部において、各ゲート絶縁膜２４に接している。

【0018】

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、ソース領域３０に接している。ボディ領域３２は、ソース領域３０の下側において、第１トレンチ２２ａ内のゲート絶縁膜２４から第２トレンチ２２ｂ内のゲート絶縁膜２４に接する位置まで伸びている。ボディ領域３２は、ソース領域３０の下側で各トレンチ２２ａ、２２ｂ内のゲート絶縁膜に接している。なお、図示していないが、ボディ領域３２は、図１とは異なる断面において、ソースコンタクト電極７０ａにオーミック接触している。

【0019】

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されている。ドリフト領域３４は、第１トレンチ２２ａ内のゲート絶縁膜２４から第２トレンチ２２ｂ内のゲート絶縁膜２４に接する位置まで伸びている。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、各トレンチ２２の下端よりも下側の深さ範囲まで分布している。ドリフト領域３４は、第１トレンチ２２ａの底部を覆うとともに、第２トレンチ２２ｂの底部を覆っている。

【0020】

ドレイン領域３６は、ｎ型領域である。ドレイン領域３６は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３６は、ドリフト領域３４の下側に配置されている。ドレイン領域３６は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３６は、下部電極７２にオーミック接触している。

【0021】

図１に示すように、ボディ領域３２が配置されている深さ範囲Ｄ_ｂでは、第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗ（隣接する２つのトレンチ２２の対向する側面の間の間隔）の最大値Ｗ_Ｆが、２００ｎｍ未満である。本実施例では、各トレンチ２２の幅が、下側に向かうにつれて大きくなっているので、深さ範囲Ｄ_ｂにおける最大値Ｗ_Ｆは、ボディ領域３２の上端部となる。また、各トレンチ２２の幅が、下側に向かうにつれて大きくなっているので、半導体基板１２の上面１２ａにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗ_Ｔは、最大値Ｗ_Ｆよりも大きい。

【0022】

次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、半導体装置１０と負荷（例えば、モータ）と電源が直列に接続される。半導体装置１０と負荷の直列回路に対して、電源電圧が印加される。半導体装置１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。半導体装置１０をオンするときには、ゲート電極２６の電位を、ゲート閾値よりも高い電位まで上昇させる。ゲート電極２６の電位を上昇させる過程において、まず、第１トレンチ２２ａ内のゲート絶縁膜２４及び第２トレンチ２２ｂ内のゲート絶縁膜２４の接する範囲のボディ領域３２がｎ型に反転する。本実施例では、ボディ領域３２が配置されている深さ範囲Ｄ_ｂにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗの最大値Ｗ_Ｆ（すなわち、ボディ領域３２の幅の最大値）が、２００ｎｍ未満である。ボディ領域３２の幅が十分に狭いので、ゲート電極２６の電位をさらに上昇させると、ＦｉｎＦＥＴ効果が生じることにより反転層が広がり、ボディ領域３２の略全域がｎ型に反転する。これにより、第１トレンチ２２ａと第２トレンチ２２ｂの間のボディ領域３２の略全域にチャネルが形成される。チャネルによりソース領域３０とドリフト領域３４が接続されると、ソース領域３０からチャネルを介してドリフト領域３４へ電子が流れる。これにより、半導体装置１０がオンする。半導体装置１０をオフするときには、ゲート電極２６の電位をゲート閾値よりも低くする。すると、ボディ領域３２に形成されていたチャネルが消失し、半導体装置１０がオフする。

【0023】

以上に説明したように、本実施例の半導体装置１０では、ボディ領域３２が配置されている深さ範囲Ｄ_ｂにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗの最大値Ｗ_Ｆが２００ｎｍ未満であり、ＦｉｎＦＥＴ効果を生じさせることが可能なほど十分に小さい。このため、ボディ領域３２の略全域にチャネルを形成することができる。したがって、半導体装置１０は、低いチャネル抵抗を有する。

【0024】

また、半導体基板１２の上面１２ａにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗ_Ｔが、上記最大値Ｗ_Ｆよりも大きい。すなわち、ソース領域３０が、半導体基板１２の上面１２ａの広範囲に露出している。このため、ソース領域３０と上部電極７０（ソースコンタクト電極７０ａ）との十分な接触面積を確保することができる。したがって、半導体装置１０は、低いコンタクト抵抗を有する。

【0025】

以上の通り、本実施例の半導体装置１０によれば、低いチャネル抵抗及び低いコンタクト抵抗を実現することができる。

【0026】

次に、図２～図１０を参照して、半導体装置１０の製造方法について説明する。まず、図２に示すように、ｎ型基板５０と、ｎ型基板５０上に設けられたｎ型のソース領域３０と、ソース領域３０上に設けられたｐ型のボディ領域３２と、ボディ領域３２上に設けられたｎ型のドリフト領域３４と、を有する第１基板６０を準備する。第１基板６０は、例えば、ｎ型基板５０に対して、エピタキシャル成長やイオン注入等の公知の手法を適宜組み合わせてソース領域３０、ボディ領域３２、及びドリフト領域３４を形成することにより製造することができる。

【0027】

次に、図３に示すように、ドリフト領域３４の上面近傍に非晶質層４０を形成する。ここでは、例えば、ドリフト領域３４の上面に対して、アルゴン原子を照射する。これにより、ドリフト領域３４の上面近傍の原子配列が乱れ、非晶質層４０が形成される。

【0028】

次に、図４に示すように、エッチングにより、ドリフト領域３４の上面に選択的に複数のトレンチ２２を形成する。ここでは、ドリフト領域３４の上面からボディ領域３２を貫通してソース領域３０の底面近傍まで達するトレンチ２２を形成する。第１基板６０をエッチングすることにより形成されるトレンチ２２の側面は、トレンチ２２の上端部の幅がトレンチ２２の底部の幅よりも広くなる向きに傾斜する。すなわち、トレンチ２２は、下側に向かって徐々に幅が狭くなるように形成される。また、トレンチ２２は、その底面が湾曲した形状を有するように形成される。なお、この工程では、ボディ領域３２が配置されている深さ範囲Ｄ_ｂにおける、隣接する２つのトレンチ２２（第１トレンチ２２ａ及び第２トレンチ２２ｂ）の間の間隔Ｗの最大値が２００ｎｍ未満となるように、各トレンチ２２が形成される。また、隣接する２つのトレンチ２２の底部間の間隔Ｗ_Ｂが、間隔Ｗの最大値よりも大きくなるように、各トレンチ２２が形成される。

【0029】

次に、図５に示すように、各トレンチ２２の底面を覆うように、絶縁膜４２を形成する。絶縁膜４２は、その上端がソース領域３０の上端よりも下側に位置するように形成される。次いで、各トレンチ２２の側面に絶縁膜４４を形成した後、各トレンチ２２の内部にポリシリコンを堆積させることにより、ゲート電極２６を形成する。ゲート電極２６は、その上端がボディ領域３２の上端よりも上側に位置するように形成される。次いで、ゲート電極２６の上面を覆うように、絶縁膜４６を形成する。

【0030】

次に、図６に示すように、非晶質層４０が残存するように、ドリフト領域３４の上面と絶縁膜４６の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）技術を利用して平坦化する。残存した絶縁膜４２、４４、４６が。ゲート絶縁膜２４となる。

【0031】

次に、図７に示す第２基板６２を準備する。第２基板６２は、ｎ型のドレイン領域３６と、ドレイン領域３６上に設けられたｎ型のドリフト領域３４を有している。第２基板６２は、例えば、ドレイン領域３６となるｎ型基板に対して、エピタキシャル成長を行ってドリフト領域３４を形成することにより製造することができる。そして、ドリフト領域３４の上面近傍に非晶質層４８を形成する。非晶質層４８は、図３の非晶質層４０と同様の工程により形成することができる。

【0032】

次に、図８に示すように、第１基板６０と第２基板６２を接合する。ここでは、真空環境下で、第１基板６０の非晶質層４０と第２基板６２の非晶質層４８とが向かい合うように第１基板６０と第２基板６２を接触させた状態で、約１０００℃での熱処理を行う。これにより、非晶質層４０、４８の乱れた原子が整列する方向に流動し、非晶質層４０、４８が結晶状態に戻る。この過程で、第１基板６０と第２基板６２が接合される。なお、図８以降では、図２～図７の第１基板６０が上下反転して描かれていることに留意されたい。

【0033】

次に、図９に示すように、ｎ型基板５０を除去する。具体的には、第１基板６０をｎ型基板５０側から、例えばＣＭＰ技術を利用して研削することにより、ソース領域３０とゲート絶縁膜２４（絶縁膜４２）を露出させる。研削後の第１基板６０及び第２基板６２が、半導体基板１２となる。

【0034】

次に、図１０に示すように、半導体基板１２の上面１２ａにソース領域３０に接する上部電極７０を形成する。具体的には、ソース領域３０が露出している範囲を覆うようにソースコンタクト電極７０ａを形成した後、ソースコンタクト電極７０ａ及びゲート絶縁膜２４を覆うようにソース電極７０ｂを形成する。

【0035】

その後、半導体基板１２の下面１２ｂに下部電極７２を形成することで、図１に示す半導体装置１０が完成する。

【0036】

上述した製造方法では、第１トレンチ２２ａ及び第２トレンチ２２ｂの底部における第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗ_Ｂが、ボディ領域３２が配置されている深さ範囲Ｄ_ｂにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔Ｗの最大値よりも大きくなるように、第１基板６０に各トレンチ２２が形成される。そして、第２基板６２の上面（非晶質層４８が形成された面）と、第１基板６０のトレンチ形成面（すなわち、ドリフト領域３４側の面）とを接合する。すなわち、第２基板６２に対して、トレンチ２２を形成した第１基板６０を上下反転させて接合する。その後、トレンチ形成面とは反対側の面（すなわち、接合された基板の第１基板側の面）を研削することにより、ソース領域３０とトレンチ２２内のゲート絶縁膜２４（絶縁膜４２）とを露出させる。そして、露出させたソース領域３０に接する上部電極７０を形成する。これにより、上部電極７０に接する位置（第１トレンチ２２ａ及び第２トレンチ２２ｂの底部であった部分）における第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔が、上記最大値よりも大きくなるようなトレンチ２２を得ることができる。このように、上述の製造方法では、２つの基板６０、６２を準備することにより、従来は困難であった上部よりも下部の幅が広いトレンチ２２を得ることができる。このため、ソース領域３０と上部電極７０との接触面積を確保することができる。また、第１トレンチ２２ａ及び第２トレンチ２２ｂは、上記最大値が２００ｎｍ未満となるように形成される。その結果、ＦｉｎＦＥＴ効果による低いチャネル抵抗を有するとともに、低いコンタクト抵抗を有する半導体装置１０を製造することができる。

【0037】

ソース領域３０が「第１半導体領域」の一例であり、ドリフト領域３４が「第２半導体領域」の一例である。絶縁膜４２、４４が、「第１絶縁膜」の一例であり、絶縁膜４６が「第２絶縁膜」の一例である。

【0038】

上述した実施例では、トレンチ２２の側面が、第１側面２３ａと第２側面２３ｂにより構成されていた。しかしながら、トレンチ２２の側面は、例えば第２側面２３ｂのみにより構成されていてもよい。また、上述した実施例では、トレンチ２２の側面が、半導体基板１２の上面１２ａから下側に向かうにつれて小さくなっていたが、このような構成に限られない。本明細書に開示の技術では、半導体基板１２の上面１２ａにおける第１トレンチ２２ａと第２トレンチ２２ｂの間の間隔（換言すると、２つのトレンチ２２間に露出するソース領域３０の幅）が、最大値Ｗ_Ｆよりも大きければよく、トレンチ２２の側面の形状は特に限定されない。

【0039】

上述した実施例では、ソース領域３０がゲート絶縁膜２４に接していた。しかしながら、ソース領域３０は、ゲート絶縁膜２４に接していなくてもよい。本明細書に開示の技術では、ボディ領域３２の略全域にチャネルが形成されるので、ボディ領域３２内のゲート絶縁膜２４から離れた位置においても電子が流れる。したがって、ソース領域３０がゲート絶縁膜２４に接していない場合であっても、上部電極７０からソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３６を経由して下部電極７２へ電子を流すことができる。

【0040】

また、上述した実施例では、半導体装置１０がＭＯＳＦＥＴである場合を説明した。しかしながら、半導体装置１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ドレイン領域３６をｐ型領域に変更することにより、ＩＧＢＴの構造を得ることができる。

【0041】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0042】

１０：トレンチゲート型半導体装置、１２：半導体基板、２２ａ：第１トレンチ、２２ｂ：第２トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、３０：ソース領域、３２：ボディ領域、３４：ドリフト領域、３６：ドレイン領域、７０：上部電極、７２：下部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】