知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024010307
(43)【公開日】2024-01-24
(54)【発明の名称】光検出装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20240117BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】36
【出願形態】ＯＬ
(21)【出願番号】P 2022111571
(22)【出願日】2022-07-12
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】小野 瑞生
(72)【発明者】
【氏名】安藤 幸弘
(72)【発明者】
【氏名】土井 浩平
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118BA14
4M118CA03
4M118DD04
4M118DD12
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118GA02
4M118GB07
4M118GB11
4M118GB12
4M118GC07
4M118GD04
4M118GD07
4M118HA33
(57)【要約】
【課題】 負バイアスの伝送路を比較的容易に形成可能な光検出装置を提供する。
【解決手段】 導体基板の光電変換部間の領域に貫通トレンチ部を備えるようにした。そして、貫通トレンチ部を、半導体基板の裏面側に形成され、裏面に開口部を有する第１のトレンチ部、並びに裏面と反対側の表面側に形成され、第１のトレンチ部のそ子面及び表面のそれぞれに開口部を有する第２のトレンチ部を有するものとした。また、第１のトレンチ部の幅を第２のトレンチ部の幅よりも広くした。また、第２のトレンチ部内に配置された第２の導体からなる第２の導体部と、第２のトレンチ部の内側面と第２の導体部との間に配置された絶縁膜と、第１のトレンチ部内に配置され、第２の導体部の裏面側の端部と接し、且つ第１の導体からなる第１の導体部とを備えるようにした。
【選択図】図２
【解決手段】 導体基板の光電変換部間の領域に貫通トレンチ部を備えるようにした。そして、貫通トレンチ部を、半導体基板の裏面側に形成され、裏面に開口部を有する第１のトレンチ部、並びに裏面と反対側の表面側に形成され、第１のトレンチ部のそ子面及び表面のそれぞれに開口部を有する第２のトレンチ部を有するものとした。また、第１のトレンチ部の幅を第２のトレンチ部の幅よりも広くした。また、第２のトレンチ部内に配置された第２の導体からなる第２の導体部と、第２のトレンチ部の内側面と第２の導体部との間に配置された絶縁膜と、第１のトレンチ部内に配置され、第２の導体部の裏面側の端部と接し、且つ第１の導体からなる第１の導体部とを備えるようにした。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部と、
前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備える
光検出装置。
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部と、
前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備える
光検出装置。
【請求項2】
前記第１のトレンチ部の幅は、前記第２のトレンチ部の幅よりも１００ｎｍ以上大きい
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項3】
前記第２の導体部の前記第１面側の端部は、前記第１のトレンチ部の前記底面側の開口部から前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第１のトレンチ部内において、前記底面側の開口部から突出している前記第２の導体部の前記第１面側の端部と接している
請求項１に記載の光検出装置。
前記第１の導体部は、前記第１のトレンチ部内において、前記底面側の開口部から突出している前記第２の導体部の前記第１面側の端部と接している
請求項１に記載の光検出装置。
【請求項4】
前記第１のトレンチ部の内面及び前記半導体基板の前記第１面を連続的に覆う固定電荷膜を備える
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項5】
前記第２の導体は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項6】
前記第１の導体は、前記第２の導体よりも抵抗率が低い材料である
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項7】
前記第１の導体は、金属材料又はＩＴＯである
請求項６に記載の光検出装置。
請求項６に記載の光検出装置。
【請求項8】
前記半導体基板の厚さ方向から見た場合に、前記第１のトレンチ部の幅方向の中心及び前記第１の導体部の幅方向の中心のそれぞれは、前記第２のトレンチ部の幅方向の中心よりも前記二次元アレイの中心部側に位置している
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項9】
さらに、前記半導体基板の前記第１面側に、入射光を回折させる回折構造を備える
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項10】
前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の一方又は両方に形成されている
請求項１に記載の光検出装置。
請求項１に記載の光検出装置。
【請求項11】
前記半導体基板の厚さ方向から見た場合に、前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置にのみ形成されており、
さらに、前記第１の導体部と前記マイクロレンズとの間に配置され、前記第１の導体部を互いに電気的に接続する第３の導体からなる第３の導体部を備える
請求項１に記載の光検出装置。
さらに、前記第１の導体部と前記マイクロレンズとの間に配置され、前記第１の導体部を互いに電気的に接続する第３の導体からなる第３の導体部を備える
請求項１に記載の光検出装置。
【請求項12】
前記第３の導体は、前記第１の導体と同じ材料、又は前記第２の導体よりも抵抗率が低い材料である
請求項１１に記載の光検出装置。
請求項１１に記載の光検出装置。
【請求項13】
前記第３の導体は、金属材料又はＩＴＯである
請求項１２に記載の光検出装置。
請求項１２に記載の光検出装置。
【請求項14】
前記第３の導体部は、前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と重なる位置及び列方向に沿って延びている領域と重なる位置の一方又は両方に形成されている
請求項１１に記載の光検出装置。
請求項１１に記載の光検出装置。
【請求項15】
前記第２の導体部の前記第１面側の端部は、該端部が前記第２のトレンチ部内に位置するように、前記第１のトレンチ部の底面よりも前記第２面側に引っ込んでおり、
前記第１の導体部は、前記第２のトレンチ部内に入り込んで、前記第２の導体部の前記第１面側の端部と接している
請求項１に記載の光検出装置。
前記第１の導体部は、前記第２のトレンチ部内に入り込んで、前記第２の導体部の前記第１面側の端部と接している
請求項１に記載の光検出装置。
【請求項16】
さらに、前記第１の導体部と前記第２のトレンチ部の内側面との間に配置された層間膜を備え、
前記層間膜は、絶縁膜、固定電荷膜又はそれらが積層された多層膜である
請求項１５に記載の光検出装置。
前記層間膜は、絶縁膜、固定電荷膜又はそれらが積層された多層膜である
請求項１５に記載の光検出装置。
【請求項17】
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部と、
前記半導体基板の前記第１面を覆うように配置された固定電荷膜と、
前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部と、
前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備え、
前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している
光検出装置。
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部と、
前記半導体基板の前記第１面を覆うように配置された固定電荷膜と、
前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部と、
前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備え、
前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している
光検出装置。
【請求項18】
前記第１の導体部は、前記光電変換部と前記マイクロレンズとの間に配置された透明導電膜である
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項19】
前記第１の導体部は、前記貫通トレンチ部と前記マイクロレンズとの間に配置された画素間遮光部である
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項20】
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さと、前記半導体基板の前記第１面からの前記絶縁膜の高さとが同一となるように、前記第１面よりも前記マイクロレンズ側に突出している
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項21】
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さが、前記第１面からの前記絶縁膜の高さよりも高くなるように、前記第１面よりも前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第２の導体部の前記第１面側の端部の頂面及び側面と接している
請求項１７に記載の光検出装置。
前記第１の導体部は、前記第２の導体部の前記第１面側の端部の頂面及び側面と接している
請求項１７に記載の光検出装置。
【請求項22】
前記貫通トレンチ部内には、複数種類の導体が配置されている
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項23】
前記半導体基板の前記第１面に、前記第１面と反対側の第２面側に窪んだ凹構造を備える
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項24】
複数の前記マイクロレンズは、隣り合う２以上の前記光電変換部からなる１つの光電変換部群に対して１つ配置される共有型のマイクロレンズを含んでいる
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項25】
前記貫通トレンチ部は、前記光電変換部を挟んで互いに対向する部分に、前記光電変換部の内側に突出している突出部を有する
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項26】
前記光電変換部間の領域のうちの、前記貫通トレンチ部が形成された領域以外の領域に形成され、前記半導体基板の前記第１面又は前記第１面と反対側の第２面の一方にのみ開口部を有する有底のトレンチ部を備える
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項27】
前記半導体基板を有する第１の基板、画素トランジスタを有する第２の半導体基板、及びロジック回路を有する第３の半導体基板がこの順に積層された積層構造を有する
請求項１７に記載の光検出装置。
請求項１７に記載の光検出装置。
【請求項28】
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部と、
前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜とを備え、
前記光電変換部は、第１の導電型の半導体領域を含み、
前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している
光検出装置。
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部と、
前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜とを備え、
前記光電変換部は、第１の導電型の半導体領域を含み、
前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している
光検出装置。
【請求項29】
前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置における、前記第１のトレンチ部と前記第２のトレンチ部との界面は、その他の位置の前記界面に比べて、前記第１面に近い側に形成されている
請求項２８に記載の光検出装置。
請求項２８に記載の光検出装置。
【請求項30】
前記第１のトレンチ部は、前記半導体基板の前記第１面側に向かうほど幅が大きくなっており、前記第１のトレンチ部の前記第１面側の端部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっている
請求項２８に記載の光検出装置。
請求項２８に記載の光検出装置。
【請求項31】
前記導体部は、前記半導体基板の前記第１面側に形成された第１の導体部と、前記半導体基板の前記第２面側に形成された第２の導体部とを有し、
前記第１の導体部と前記第２の導体部とが互いに異なる材料で形成されている
請求項２８に記載の光検出装置。
前記第１の導体部と前記第２の導体部とが互いに異なる材料で形成されている
請求項２８に記載の光検出装置。
【請求項32】
前記第１の導体部の材料は、前記第２の導体部の材料よりも抵抗率が低い材料である
請求項３１に記載の光検出装置。
請求項３１に記載の光検出装置。
【請求項33】
前記第２の導体部の材料は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
請求項３１に記載の光検出装置。
請求項３１に記載の光検出装置。
【請求項34】
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を有し、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部、前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を有する光検出装置を備える
電子機器。
電子機器。
【請求項35】
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部、前記半導体基板の前記第１面を覆うように配置された固定電荷膜、前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部、前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を備え、前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している光検出装置を備える
電子機器。
電子機器。
【請求項36】
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を備え、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部、及び前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜を備え、前記光電変換部は、第１の導電型の半導体領域を含み、前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している光検出装置を備える
電子機器。
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、光検出装置及び電子機器に関する。
【背景技術】
【0002】
従来、例えば、半導体基板と、半導体基板に二次元アレイ状に形成された光電変換部と、光電変換部間に形成された貫通トレンチ部と、貫通トレンチ部内に配置された導体部と、貫通トレンチ部の内側面と導体部との間に配置された絶縁膜と、半導体基板の受光面側において貫通トレンチ部に沿うように形成された画素間遮光部と、を備える光検出装置が提案されている（例えば、特許文献１参照）。特許文献１に記載の光検出装置では、導体部と画素間遮光部とがコンタクトを介して接続されており、画素領域の外側から画素間遮光部及びコンタクトを通して導体部に負バイアスを印加することで、暗電流の発生を抑制可能となっている。また、導体部に画素間遮光部が接続されているので、画素間遮光部の分だけ負バイアスの伝送路の抵抗値を低減でき、ＩＲドロップを抑制可能となっている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０２０／０１７３４４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、画素の微細化が進みつつあるが、特許文献１に記載の光検出装置では、画素の微細化が進むと、導体部とコンタクトとの合わせずれに対するマージンが少なくなるため、コンタクトが導体部を踏み外す可能性が高くなり、導体部と画素間遮光部との接続の形成が難しくなる。それゆえ、負バイアスの伝送路の形成が難しくなる。
【0005】
本開示は、負バイアスの伝送路を比較的容易に形成可能な光検出装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板に二次元アレイ状に形成された複数の光電変換部と、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、（ｄ）半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを有し、（ｅ）貫通トレンチ部は、半導体基板の第１面側に形成され、第１面に開口部を有する第１のトレンチ部、並びに第１面と反対側の第２面側に形成され、第１のトレンチ部の底面及び第２面のそれぞれに開口部を有する第２のトレンチ部を有し、（ｆ）第１のトレンチ部の幅が第２のトレンチ部の幅よりも広くなっており、（ｇ）さらに、第１のトレンチ部内に配置された第１の導体からなる第１の導体部と、（ｈ）第２のトレンチ部内に配置され、第１面側の端部が第１の導体部と接し、且つ第１の導体と異なる第２の導体からなる第２の導体部と、（ｉ）第２のトレンチ部の内側面と第２の導体部との間に配置された絶縁膜とを備えることを要旨とする。
【0007】
本開示の他の光検出装置は、（ａ）半導体基板と、（ｂ） 半導体基板に二次元アレイ状に形成された複数の光電変換部と、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、（ｄ）半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部と、（ｅ）半導体基板の第１面を覆うように配置された固定電荷膜と、（ｆ）固定電荷膜とマイクロレンズとの間に配置された第１の導体からなる第１の導体部と、（ｇ）貫通トレンチ部内に配置され、第１面側の端部が第１の導体部と接し、且つ第１の導体と異なる第２の導体からなる第２の導体部と、（ｈ）貫通トレンチ部の内側面と第２の導体部との間に配置された絶縁膜とを備え、（ｉ）絶縁膜の第１面側の端部は、貫通トレンチ部の第１面側の開口部からマイクロレンズ側に突出していることを要旨とする。
【0008】
本開示の他の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板に二次元アレイ状に形成された複数の光電変換部と、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、（ｄ）半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、（ｅ）貫通トレンチ部は、半導体基板の第１面側に形成され、第１面に開口部を有する第１のトレンチ部、並びに第１面と反対側の第２面側に形成され、第１のトレンチ部の底面及び第２面のそれぞれに開口部を有する第２のトレンチ部を有し、第１のトレンチ部の幅が第２のトレンチ部の第１のトレンチ部との境界部の幅よりも広くなっており、（ｆ）さらに、第１のトレンチ部内及び第２のトレンチ部内に配置された導体部と、（ｇ）第１のトレンチ部の内側面と導体部との間、並びに第２のトレンチ部の内側面と導体部との間に配置された絶縁膜とを備え、（ｈ）光電変換部は、第１の導電型の半導体領域を含み、（ｉ）半導体基板は、光電変換部と貫通トレンチ部との間に、第１のトレンチ部の内側面及び第２のトレンチ部の内側面に連続的に沿うように形成された、第１の導電型とは逆導電型の半導体領域からなるピニング領域を有していることを要旨とする。
【0009】
本開示の電子機器は、（ａ）半導体基板、（ｂ）半導体基板に二次元アレイ状に形成された複数の光電変換部、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、（ｄ）及び半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を有し、（ｅ）貫通トレンチ部は、半導体基板の第１面側に形成され、第１面に開口部を有する第１のトレンチ部、並びに第１面と反対側の第２面側に形成され、第１のトレンチ部の底面及び第２面のそれぞれに開口部を有する第２のトレンチ部を有し、（ｆ）第１のトレンチ部の幅が第２のトレンチ部の幅よりも広くなっており、（ｇ）さらに、第１のトレンチ部内に配置された第１の導体からなる第１の導体部、（ｈ）第２のトレンチ部内に配置され、第１面側の端部が第１の導体部と接し、且つ第１の導体と異なる第２の導体からなる第２の導体部、（ｉ）及び第２のトレンチ部の内側面と第２の導体部との間に配置された絶縁膜を有する光検出装置を備えることを要旨とする。
【0010】
本開示の他の電子機器は、（ａ）半導体基板、（ｂ）半導体基板に二次元アレイ状に形成された複数の光電変換部、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、（ｄ）半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部、（ｅ）半導体基板の第１面を覆うように配置された固定電荷膜、（ｆ）固定電荷膜とマイクロレンズとの間に配置された第１の導体からなる第１の導体部、（ｇ）貫通トレンチ部内に配置され、第１面側の端部が第１の導体部と接し、且つ第１の導体と異なる第２の導体からなる第２の導体部、（ｈ）及び貫通トレンチ部の内側面と第２の導体部との間に配置された絶縁膜を備え、（ｉ）絶縁膜の第１面側の端部は、貫通トレンチ部の第１面側の開口部からマイクロレンズ側に突出している光検出装置を備えることを要旨とする。
【0011】
本開示の他の電子機器は、（ａ）半導体基板、（ｂ）半導体基板に二次元アレイ状に形成された複数の光電変換部、（ｃ）半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、（ｄ）及び半導体基板の光電変換部間の領域のうちの少なくとも一部に形成され、半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を備え、（ｅ）貫通トレンチ部は、半導体基板の第１面側に形成され、第１面に開口部を有する第１のトレンチ部、並びに第１面と反対側の第２面側に形成され、第１のトレンチ部の底面及び第２面のそれぞれに開口部を有する第２のトレンチ部を有し、第１のトレンチ部の幅が第２のトレンチ部の第１のトレンチ部との境界部の幅よりも広くなっており、（ｆ）さらに、第１のトレンチ部内及び第２のトレンチ部内に配置された導体部、（ｇ）及び第１のトレンチ部の内側面と導体部との間、並びに第２のトレンチ部の内側面と導体部との間に配置された絶縁膜を備え、（ｈ）光電変換部は、第１の導電型の半導体領域を含み、（ｉ）半導体基板は、光電変換部と貫通トレンチ部との間に、第１のトレンチ部の内側面及び第２のトレンチ部の内側面に連続的に沿うように形成された、第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している光検出装置を備えることを要旨とする。
【図面の簡単な説明】
【0012】
【図1】第１の実施形態に係る固体撮像装置の全体構成を示す図である。
【図4】比較例に係る固体撮像装置の断面構成を示す図である。
【図5A】固体撮像装置の製造方法を示す図である。
【図5B】固体撮像装置の製造方法を示す図である。
【図5C】固体撮像装置の製造方法を示す図である。
【図5D】固体撮像装置の製造方法を示す図である。
【図5E】固体撮像装置の製造方法を示す図である。
【図5F】固体撮像装置の製造方法を示す図である。
【図5G】固体撮像装置の製造方法を示す図である。
【図6】変形例に係る固体撮像装置の断面構成を示す図である。
【図8】変形例に係る固体撮像装置の断面構成を示す図である。
【図10】変形例に係る固体撮像装置の第１のトレンチ部及び第２のトレンチ部の平面構成を示す図である。
【図12】変形例に係る固体撮像装置の第１のトレンチ部及び第２のトレンチ部の平面構成を示す図である。
【図14】変形例に係る固体撮像装置の第１のトレンチ部、第２のトレンチ部及び第３の導体部の平面構成を示す図である。
【図15】変形例に係る固体撮像装置の断面構成を示す図である。
【図16】第２の実施形態に係る固体撮像装置の断面構成を示す図である。
【図17】比較例に係る固体撮像装置の断面構成を示す図である。
【図18A】固体撮像装置の製造方法を示す図である。
【図18B】固体撮像装置の製造方法を示す図である。
【図18C】固体撮像装置の製造方法を示す図である。
【図18D】固体撮像装置の製造方法を示す図である。
【図18E】固体撮像装置の製造方法を示す図である。
【図18F】固体撮像装置の製造方法を示す図である。
【図19】変形例に係る固体撮像装置の断面構成を示す図である。
【図20】変形例に係る固体撮像装置の断面構成を示す図である。
【図21】変形例に係る固体撮像装置の断面構成を示す図である。
【図22】変形例に係る固体撮像装置の断面構成を示す図である。
【図23】変形例に係る固体撮像装置の断面構成を示す図である。
【図24】変形例に係る固体撮像装置の断面構成を示す図である。
【図25】変形例に係る固体撮像装置の断面構成を示す図である。
【図26】変形例に係る固体撮像装置の断面構成を示す図である。
【図28】変形例に係る固体撮像装置の断面構成を示す図である。
【図30】変形例に係る固体撮像装置の断面構成を示す図である。
【図31】第３の実施形態に係る固体撮像装置の断面構成を示す図である。
【図33】クロス部及びスリット部の断面構成を示す図である。
【図34A】固体撮像装置の製造方法を示す図である。
【図34B】固体撮像装置の製造方法を示す図である。
【図34C】固体撮像装置の製造方法を示す図である。
【図34D】固体撮像装置の製造方法を示す図である。
【図34E】固体撮像装置の製造方法を示す図である。
【図34F】固体撮像装置の製造方法を示す図である。
【図34G】固体撮像装置の製造方法を示す図である。
【図34H】固体撮像装置の製造方法を示す図である。
【図34I】固体撮像装置の製造方法を示す図である。
【図34J】固体撮像装置の製造方法を示す図である。
【図34K】固体撮像装置の製造方法を示す図である。
【図34L】固体撮像装置の製造方法を示す図である。
【図34M】固体撮像装置の製造方法を示す図である。
【図35】変形例に係る固体撮像装置の断面構成を示す図である。
【図36】変形例に係る固体撮像装置の断面構成を示す図である。
【図37】変形例に係る固体撮像装置の断面構成を示す図である。
【図38】第４の実施形態に係る電子機器の概略構成示す図である。
【発明を実施するための形態】
【0013】
以下に、本開示の実施形態に係る光検出装置及び電子機器の一例を、図１～図３８を参照しながら説明する。本開示の実施形態は以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果は例示であって限定されるものではなく、また他の効果があってもよい。
【0014】
１．第１の実施形態：固体撮像装置
１－１ 固体撮像装置の全体の構成
１－２ 要部の構成
１－３ 固体撮像装置の製造方法
１－４ 変形例
２．第２の実施形態：固体撮像装置
２－１ 要部の構成
２－２ 固体撮像装置の製造方法
２－３ 変形例
３．第３の実施形態：固体撮像装置
３－１ 要部の構成
３－２ 固体撮像装置の製造方法
３－３ 変形例
４．第４の実施形態：電子機器への応用例
１－１ 固体撮像装置の全体の構成
１－２ 要部の構成
１－３ 固体撮像装置の製造方法
１－４ 変形例
２．第２の実施形態：固体撮像装置
２－１ 要部の構成
２－２ 固体撮像装置の製造方法
２－３ 変形例
３．第３の実施形態：固体撮像装置
３－１ 要部の構成
３－２ 固体撮像装置の製造方法
３－３ 変形例
４．第４の実施形態：電子機器への応用例
【0015】
〈１．第１の実施形態：固体撮像装置〉
［１－１ 固体撮像装置の全体の構成］
本開示の第１の実施形態に係る固体撮像装置１（広義には「光検出装置」）について説明する。図１は、第１の実施形態に係る固体撮像装置１の全体構成を示す図である。
図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図３８に示すように、固体撮像装置１（１００２）はレンズ群１００１を介して、被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
図１に示すように、固体撮像装置１は、画素領域２と、垂直駆動回路３と、カラム信号処理回路４と、水平駆動回路５と、出力回路６と、制御回路７とを備えている。
［１－１ 固体撮像装置の全体の構成］
本開示の第１の実施形態に係る固体撮像装置１（広義には「光検出装置」）について説明する。図１は、第１の実施形態に係る固体撮像装置１の全体構成を示す図である。
図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図３８に示すように、固体撮像装置１（１００２）はレンズ群１００１を介して、被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
図１に示すように、固体撮像装置１は、画素領域２と、垂直駆動回路３と、カラム信号処理回路４と、水平駆動回路５と、出力回路６と、制御回路７とを備えている。
【0016】
画素領域２は、半導体基板８上において、二次元アレイ状に配列された複数の画素９を有している。画素９は、図２に示した光電変換部１９と、複数の画素トランジスタとを有している。複数の画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタが挙げられる。
垂直駆動回路３は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路３は、画素領域２の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部１９において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路４に供給する。
垂直駆動回路３は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路３は、画素領域２の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部１９において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路４に供給する。
【0017】
カラム信号処理回路４は、例えば、画素９の列毎に配置されており、１行分の画素９から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路４は画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)及びＡＤ(Analog Digital)変換等の信号処理を行う。
水平駆動回路５は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４の各々を順番に選択し、カラム信号処理回路４の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
水平駆動回路５は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４の各々を順番に選択し、カラム信号処理回路４の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0018】
出力回路６は、カラム信号処理回路４の各々から水平信号線１２を通して、順次に供給される画素信号に対し信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等に出力する。
制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等に出力する。
【0019】
［１－２ 要部の構成］
次に、固体撮像装置１の詳細構造について説明する。図２は、図１のＡ－Ａ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。
図２に示すように、固体撮像装置１は、半導体基板８、固定電荷膜１３、及び絶縁膜１４がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の絶縁膜１４側の面（以下、「裏面Ｓ１」とも呼ぶ）には、各画素９に対応するように二次元アレイ状に配列された、複数のカラーフィルタ１６、及び複数のマイクロレンズ１７がこの順に配置されている。即ち、複数のマイクロレンズ１７は、半導体基板８の受光面（以下、「裏面Ｓ２」とも呼ぶ。広義には「第１面」）側に配置されている。さらに、受光層１５の半導体基板８側の面（以下、「表面Ｓ３」とも呼ぶ）には、配線層１８が配置されている。なお、以下では、半導体基板８の受光面と反対側の面（広義には「第２面」）も「表面Ｓ３」と記載する。
次に、固体撮像装置１の詳細構造について説明する。図２は、図１のＡ－Ａ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。
図２に示すように、固体撮像装置１は、半導体基板８、固定電荷膜１３、及び絶縁膜１４がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の絶縁膜１４側の面（以下、「裏面Ｓ１」とも呼ぶ）には、各画素９に対応するように二次元アレイ状に配列された、複数のカラーフィルタ１６、及び複数のマイクロレンズ１７がこの順に配置されている。即ち、複数のマイクロレンズ１７は、半導体基板８の受光面（以下、「裏面Ｓ２」とも呼ぶ。広義には「第１面」）側に配置されている。さらに、受光層１５の半導体基板８側の面（以下、「表面Ｓ３」とも呼ぶ）には、配線層１８が配置されている。なお、以下では、半導体基板８の受光面と反対側の面（広義には「第２面」）も「表面Ｓ３」と記載する。
【0020】
半導体基板８は、例えば、シリコン（Si）基板によって構成されている。半導体基板８には、各画素９の領域それぞれに光電変換部１９が形成されている。即ち、光電変換部１９は、半導体基板８に二次元アレイ状に形成されている。光電変換部１９には、半導体基板８の裏面Ｓ２側から表面Ｓ３側に順に、ｐ型半導体領域２０と、ｎ型半導体領域２１と、ｐwell領域２２とが形成されている。そして、光電変換部１９は、ｐｎ接合によってフォトダイオードを構成し、受光量に応じた電荷を生成する。また、光電変換部１９は、ｐｎ接合で生じる静電容量（接合容量）に光電変換で生成した電荷を蓄積する。
【0021】
また、半導体基板８には、光電変換部１９間の領域のうちの少なくとも一部に貫通トレンチ部２３が形成されている。図２では、貫通トレンチ部２３を、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の両方に形成した場合を例示している。即ち、光電変換部１９間の領域すべてに、格子状に貫通トレンチ部２３が形成されている。貫通トレンチ部２３は、半導体基板８の厚さ方向に半導体基板８を貫通して形成されている。貫通トレンチ部２３は、半導体基板８の裏面Ｓ２側に形成された第１のトレンチ部２４と、半導体基板８の表面Ｓ３側に形成された第２のトレンチ部２５とを有している。第１のトレンチ部２４は、半導体基板８の裏面Ｓ２に開口部２６を有し、開口部２６から半導体基板８の深さ方向に形成されている。また、第２のトレンチ部２５は、半導体基板８の表面Ｓ３及び第１のトレンチ部２４の底面Ｓ４のそれぞれに開口部２８，２９を有し、開口部２８から半導体基板８の深さ方向に形成されている。また、第１のトレンチ部２４の幅Ｗ1は、第２のトレンチ部２５の幅Ｗ2よりも広くなっている。好ましくは、第１のトレンチ部２４の幅Ｗ1は、第２のトレンチ部２５の幅Ｗ2よりも１００ｎｍ以上大きくする。
また、図３に示すように、半導体基板８の厚さ方向から見た場合に、第２のトレンチ部２５の幅方向の中心は、第１のトレンチ部２４の幅方向の中心と重なるように位置している。図３は、図１のＢ領域における、第１のトレンチ部２４及び第２のトレンチ部２５の平面構成を示す図である。図３では、マイクロレンズ１７等、他の構成は省略している。
また、図３に示すように、半導体基板８の厚さ方向から見た場合に、第２のトレンチ部２５の幅方向の中心は、第１のトレンチ部２４の幅方向の中心と重なるように位置している。図３は、図１のＢ領域における、第１のトレンチ部２４及び第２のトレンチ部２５の平面構成を示す図である。図３では、マイクロレンズ１７等、他の構成は省略している。
【0022】
第２のトレンチ部２５の内部には、半導体基板８の表面Ｓ３側から第１のトレンチ部２４の底面Ｓ４側まで、所定の導体（以下、「第２の導体」とも呼ぶ）からなる第２の導体部３０が配置されている。第２の導体部３０は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部２３と同一の格子状に形成されている。これにより、第２の導体部３０に負バイアスを印加することで、光電変換部１９の第２のトレンチ部２５側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、貫通トレンチ部２３の周囲における暗電流の発生を抑制することができる。第２の導体部３０の裏面Ｓ２側の端部２７は、底面Ｓ４側の第２のトレンチ部２５の開口部２９からマイクロレンズ１７側に突出している。これにより、第２の導体部３０の端部２７は、第１のトレンチ部２４内（第１のトレンチ部２４の開口部２６と底面Ｓ４との間）に位置し、第１の導体部３３と接することで、第１の導体部３３と電気的に接続されている。
【0023】
第２の導体部３０の材料（第２の導体）としては、例えば、リン(P)及びボロン(B)の少なくとも一方が添加されたポリシリコンを採用できる。ここで、例えば、第２の導体として、タングステン、アルミニウム等の金属を用いた場合、金属は光の吸収率が高いため、量子効率ＱＥが低下する可能性がある。また、金属を用いた場合、金属が光電変換部１９内に拡散する可能性がある。これに対し、第１の実施形態では、第２の導体として、リンやボロンが添加されたポリシリコンを用いることで、光の吸収率が低いため、量子効率ＱＥの低下を抑制でき、また、光電変換部１９内への金属の拡散を防止できる。
【0024】
第２のトレンチ部２５の内側面と第２の導体部３０との間には、絶縁膜３１が配置されている。絶縁膜３１は、第２のトレンチ部２５の内側面全体を被覆している。これにより、絶縁膜３１は、第２の導体部３０と光電変換部１９とを電気的に絶縁している。絶縁膜３１の裏面Ｓ２側の端部３２は、第１のトレンチ部２４の底面Ｓ４と同じ面内に位置している。また、絶縁膜３１の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
【0025】
第１のトレンチ部２４の内部には、第２の導体と異なる所定の導体（以下、「第１の導体」とも呼ぶ）からなる第１の導体部３３が配置されている。第１の導体部３３は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部２３及び第２の導体部３０と同一の格子状に形成されている。第１の導体部３３は、第１のトレンチ部２４内において、底面Ｓ４側の第２のトレンチ部２５の開口部２６から突出している第２の導体部３０の端部２７と接している。即ち、第１の導体部３３は、第２の導体部３０の端部２７を覆って、第２の導体部３０に電気的に接続される。これにより、第１の導体部３３は、第２の導体部３０の各部と接続された格子状の配線として機能し、負バイアスの伝送路の抵抗値を全体として低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）を抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９におけるシェーディング特性の悪化を抑制できる。
また、第１の導体部３３は、第２の導体部３０の端部２７を覆うことで、端部２７への光の入射を妨げる画素間遮光部としても機能する。また、第１の導体部３３の幅Ｗ3は、第２の導体部３０の幅Ｗ4よりも広くなっている。例えば、第１の導体部３３の幅Ｗ3は、製造時に発生する第１の導体部３３と第２の導体部３０との合わせずれによっても、第１の導体部３３が第２の導体部３０を踏み外すことがなく、また、第１の導体部３３の側面が第１のトレンチ部２４の内側面に接触することがない幅となるように設計する。
また、第１の導体部３３は、第２の導体部３０の端部２７を覆うことで、端部２７への光の入射を妨げる画素間遮光部としても機能する。また、第１の導体部３３の幅Ｗ3は、第２の導体部３０の幅Ｗ4よりも広くなっている。例えば、第１の導体部３３の幅Ｗ3は、製造時に発生する第１の導体部３３と第２の導体部３０との合わせずれによっても、第１の導体部３３が第２の導体部３０を踏み外すことがなく、また、第１の導体部３３の側面が第１のトレンチ部２４の内側面に接触することがない幅となるように設計する。
【0026】
第１の導体部３３の材料（第１の導体）としては、例えば、第２の導体部３０の材料（第２の導体）よりも抵抗率が低い材料を採用できる。これにより、第１の導体部３３の抵抗値を低下でき、画素領域２の外側から印加される負バイアスの電位降下（ＩＲドロップ）をより適切に抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９における、シェーディング特性の悪化をより適切に抑制することができる。第２の導体よりも抵抗率が低い材料としては、例えば、金属材料（タングステン(W)、アルミニウム(Al)、銅(Cu)等）、ＩＴＯ(Indium Tin Oxide)が挙げられる。
【0027】
固定電荷膜１３は、半導体基板８の裏面Ｓ２（光電変換部１９の裏面Ｓ２）、及び第１のトレンチ部２４の内面（内側面、底面Ｓ４）を連続的に被覆している。即ち、固定電荷膜１３は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９と重なるように、光電変換部１９と同一の二次元アレイ状に配置される。これにより、光電変換部１９の裏面Ｓ２側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、暗電流の発生を抑制することができる。図２では、固定電荷膜１３は、底面Ｓ４側の開口部２６から突出している第２の導体部３０の側面も被覆している。固定電荷膜１３の材料としては、例えば、半導体基板８上に形成することで、固定電荷を発生させてピニングを強化させることが可能な、負の電荷を有する高屈折率材料膜又は高誘電体膜を採用できる。例えば、ハフニウム（Hf）、アルミニウム（Al）、ジルコニウム（Zr）、タンタル（Ta）及びチタン（Ti）の少なくとも１つの元素を含む酸化物又は窒化物等が挙げられる。特に、半導体基板８上に形成することで、ブリスターの発生を抑制でき、半導体基板８の平面部から剥がれ難いという点から、酸化ハフニウム（HfO2）がより好ましい。
【0028】
絶縁膜１４は、固定電荷膜１３の裏面Ｓ５側に配置され、受光層１５の裏面Ｓ１側全体が平坦面となるように、固定電荷膜１３の裏面Ｓ５及び第１の導体部３３を連続的に被覆している。絶縁膜１４の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、絶縁膜１４の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、絶縁膜１４の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。
【0029】
マイクロレンズ１７は、カラーフィルタ１６の裏面Ｓ６側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのマイクロレンズ１７が形成されている。これにより、マイクロレンズ１７それぞれは、被写体からの像光（入射光）を集光し、集光した入射光を、対応する光電変換部１９内に入射させる。
配線層１８は、半導体基板８の表面Ｓ３側に配置されている。配線層１８は、層間絶縁膜３４と、層間絶縁膜３４を介して複数層に積層された配線（不図示）とを有している。そして配線層１８は、複数層の配線を介して、各画素９の画素トランジスタを駆動する。
配線層１８は、半導体基板８の表面Ｓ３側に配置されている。配線層１８は、層間絶縁膜３４と、層間絶縁膜３４を介して複数層に積層された配線（不図示）とを有している。そして配線層１８は、複数層の配線を介して、各画素９の画素トランジスタを駆動する。
【0030】
以上の構成を有する固体撮像装置１では、半導体基板８の裏面Ｓ２側から光が照射され、照射された光がマイクロレンズ１７及びカラーフィルタ１６を透過し、透過した光が光電変換部１９で光電変換されて信号電荷が生成される。そして、生成された信号電荷が、配線層１８の配線で形成された図１の垂直信号線１１から画素信号として出力される。
また、第１の実施形態に係る固体撮像装置１では、第１のトレンチ部２４の幅Ｗ1を第２のトレンチ部２５の幅Ｗ2よりも広くした。それゆえ、第１のトレンチ部２４内に配置する第１の導体部３３の幅Ｗ3を広くすることができ、第１の導体部３３と第２の導体部３０との接続箇所において、第１の導体部３３が第２の導体部３０を踏み外す可能性を低減できる。そのため、第１の導体部３３と第２の導体部３０とを比較的容易に接続できる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
また、第１の実施形態に係る固体撮像装置１では、第１のトレンチ部２４の幅Ｗ1を第２のトレンチ部２５の幅Ｗ2よりも広くした。それゆえ、第１のトレンチ部２４内に配置する第１の導体部３３の幅Ｗ3を広くすることができ、第１の導体部３３と第２の導体部３０との接続箇所において、第１の導体部３３が第２の導体部３０を踏み外す可能性を低減できる。そのため、第１の導体部３３と第２の導体部３０とを比較的容易に接続できる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
【0031】
ここで、例えば、図４に示すように、第１のトレンチ部２４が省略され、第２のトレンチ部２５が半導体基板８の厚さ方向に半導体基板８を貫通し、第２の導体部３０の裏面Ｓ２側の端部２７が半導体基板８の裏面Ｓ２と同じ面内に位置する場合を考える。この場合、第１の導体部３３と第２の導体部３０との接続箇所において、第１の導体部３３がずれると、第１の導体部３３が半導体基板８と接続され、リーク電流を生じる可能性がある。
これに対し、第１の実施形態では、第２の導体部３０の裏面Ｓ２側の端部２７を、第１のトレンチ部２４の底面Ｓ４側の開口部２９からマイクロレンズ１７側に突出させるようにした。そして、第１の導体部３３を、第１のトレンチ部２４内において、底面Ｓ４側の開口部２６から突出している第２の導体部３０の裏面Ｓ２側の端部２７と接するようにした。そのため、第１の導体部３３と第２の導体部３０との接続時に、第１の導体部３３と第２の導体部３０との合わせずれが生じても、半導体基板８と第２の導体部３０とが電気的に接続されることを防止することができ、リーク電流を抑制することができる。
これに対し、第１の実施形態では、第２の導体部３０の裏面Ｓ２側の端部２７を、第１のトレンチ部２４の底面Ｓ４側の開口部２９からマイクロレンズ１７側に突出させるようにした。そして、第１の導体部３３を、第１のトレンチ部２４内において、底面Ｓ４側の開口部２６から突出している第２の導体部３０の裏面Ｓ２側の端部２７と接するようにした。そのため、第１の導体部３３と第２の導体部３０との接続時に、第１の導体部３３と第２の導体部３０との合わせずれが生じても、半導体基板８と第２の導体部３０とが電気的に接続されることを防止することができ、リーク電流を抑制することができる。
【0032】
［１－３ 固体撮像装置の製造方法］
次に、固体撮像装置１の製造方法について説明する。
まず、図５Ａに示すように、光電変換部１９、第２のトレンチ部２５、絶縁膜３１及び第２の導体部３０の形成、並びに薄肉化が行われた半導体基板８を用意する。第２のトレンチ部２５としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、第２のトレンチ部２５の底面Ｓ７は、図２に示した固体撮像装置１の第２のトレンチ部２５の開口部２９よりも深い位置（裏面Ｓ２側の位置）に形成する。薄肉化の方法としては、例えば、特開２０１１－９６８５１号公報に記載の方法を採用できる。
次に、固体撮像装置１の製造方法について説明する。
まず、図５Ａに示すように、光電変換部１９、第２のトレンチ部２５、絶縁膜３１及び第２の導体部３０の形成、並びに薄肉化が行われた半導体基板８を用意する。第２のトレンチ部２５としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、第２のトレンチ部２５の底面Ｓ７は、図２に示した固体撮像装置１の第２のトレンチ部２５の開口部２９よりも深い位置（裏面Ｓ２側の位置）に形成する。薄肉化の方法としては、例えば、特開２０１１－９６８５１号公報に記載の方法を採用できる。
【0033】
続いて、リソグラフィー法及びドライエッチング法を用いて、図５Ｂに示すように、半導体基板８の裏面Ｓ２側にエッチングを行い、半導体基板８の裏面Ｓ２側に第１のトレンチ部２４を形成する。また、第１のトレンチ部２４の底面Ｓ４は、図５Ａに示した第２のトレンチ部２５の底面Ｓ７よりも深い位置（表面Ｓ３側の位置）に形成する。その際、絶縁膜３１及び第２の導体部３０をエッチングせずにそのまま残し、第１のトレンチ部２４の底面Ｓ４から、絶縁膜１４で被覆された第２の導体部３０の端部２７を突出させる。
【0034】
続いて、図５Ｃに示すように、底面Ｓ４側の開口部２６から突出している第２の導体部３０の端部２７から絶縁膜１４を除去した後、半導体基板８の裏面Ｓ２側に固定電荷膜１３を形成する。固定電荷膜１３は、半導体基板８の裏面Ｓ２、第２のトレンチ部２５の内面（内側面、底面Ｓ４）及び第２の導体部３０の端部２７を連続的に被覆するように形成する。続いて、図５Ｄに示すように、固定電荷膜１３の裏面Ｓ５側に絶縁膜１４を形成した後、ＣＭＰ(Chemical Mechanical Polishing)法を用いて、絶縁膜１４の裏面Ｓ１側を平坦化させる。絶縁膜１４は、第１のトレンチ部２４内を絶縁膜１４で埋めて形成する。
【0035】
続いて、リソグラフィー法及びドライエッチング法を用いて、図５Ｅに示すように、絶縁膜１４の裏面Ｓ１側にエッチングを行い、第１の導体部３３の形成予定位置に溝３５を形成する。溝３５は、第２の導体部３０の端部２７が溝３５の底面Ｓ８から露出されるように形成する。続いて、ＰＶＤ(Physical Vapor Deposition)法を用いて、図５Ｆに示すように、絶縁膜１４の裏面Ｓ１側に第１の導体部３３の材料（例えば、タングステン(W)）からなる導体層３６を形成する。導体層３６は、溝３５内を導体層３６が埋め尽くすように形成する。続いて、ＣＭＰ法を用いて、図５Ｇに示すように、導体層３６及び絶縁膜１４の裏面Ｓ１側の部分を除去して、第１の導体部３３を形成する。第１の導体部３３は、溝３５の底面Ｓ８において、第２の導体部３０の端部２７と接続される。
続いて、図２に示すように、絶縁膜１４の裏面Ｓ１側の部分を形成した後、絶縁膜１４の裏面Ｓ１側にカラーフィルタ１６及びマイクロレンズ１７をこの順に形成する。
このような手順により、図２に示した固体撮像装置１を製造する。
続いて、図２に示すように、絶縁膜１４の裏面Ｓ１側の部分を形成した後、絶縁膜１４の裏面Ｓ１側にカラーフィルタ１６及びマイクロレンズ１７をこの順に形成する。
このような手順により、図２に示した固体撮像装置１を製造する。
【0036】
［１－４ 変形例］
（１）なお、第１の実施形態では、半導体基板８の厚さ方向から見た場合に、第１のトレンチ部２４の幅方向の中心と、第２のトレンチ部２５の幅方向の中心とが重なるように位置している例を示したが、他の構成を採用することもできる。例えば、図６及び図７に示すように、第１のトレンチ部２４の幅方向の中心と、第２のトレンチ部２５の幅方向の中心とがずれていてもよい。一例としては、半導体基板８の厚さ方向から見た場合に、第１のトレンチ部２４の幅方向の中心及び第１の導体部３３の幅方向の中心のそれぞれが、第２のトレンチ部２５の幅方向の中心よりも画素領域２（画素９の二次元アレイ）の中心部側に位置している構成としてもよい。これにより、画素領域２の端部側（高像高側）において、入射光が第１の導体部３３にあたって遮られること抑制でき、画素領域２の中心部側（低像高側）の画素９と高像高側の画素９との出力バラツキを抑制することができる。
（１）なお、第１の実施形態では、半導体基板８の厚さ方向から見た場合に、第１のトレンチ部２４の幅方向の中心と、第２のトレンチ部２５の幅方向の中心とが重なるように位置している例を示したが、他の構成を採用することもできる。例えば、図６及び図７に示すように、第１のトレンチ部２４の幅方向の中心と、第２のトレンチ部２５の幅方向の中心とがずれていてもよい。一例としては、半導体基板８の厚さ方向から見た場合に、第１のトレンチ部２４の幅方向の中心及び第１の導体部３３の幅方向の中心のそれぞれが、第２のトレンチ部２５の幅方向の中心よりも画素領域２（画素９の二次元アレイ）の中心部側に位置している構成としてもよい。これにより、画素領域２の端部側（高像高側）において、入射光が第１の導体部３３にあたって遮られること抑制でき、画素領域２の中心部側（低像高側）の画素９と高像高側の画素９との出力バラツキを抑制することができる。
【0037】
（２）また、第１の実施形態では、半導体基板８の裏面Ｓ２側に、固定電荷膜１３、絶縁膜１４及び第１の導体部３３が配置された第１のトレンチ部２４（ＳＴＩ）を形成する例を示したが、他の構成を採用することもできる。例えば、図８及び図９に示すように、半導体基板８の裏面Ｓ２側に、入射光を回折させる回折構造３７を更に形成してもよい。一例としては、半導体基板８の厚さ方向から見た場合に、回折構造３７として、光電変換部１９の中心部に角筒状の凹部が形成されている構成としてもよい。即ち、第１のトレンチ部２４のＳＴＩを形成するときに、マイクロレンズ１７の直下に、第１の導体部３３が配置されていないＳＴＩを形成する。これにより、マイクロレンズ１７で集光され入射した光が斜め方向に回折されることで、光路長が長くなり、量子効率ＱＥを増加できる。
【0038】
（３）また、第１の実施形態では、貫通トレンチ部２３を、半導体基板８の光電変換部１９間の領域すべてに形成して、クロスパターンのレイアウトとする例を示したが、他の構成を採用することもできる。例えば、図１０及び図１１に示すように、貫通トレンチ部２３を、光電変換部１９間の領域のうちの一部にのみ貫通トレンチ部２３が形成された構成（ストライプパターンのレイアウト）としてもよい。一例としては、貫通トレンチ部２３を、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の一方に形成する。図１０では、貫通トレンチ部２３が行方向にのみに沿って形成されている場合を例示している。第２のトレンチ部２５は、半導体基板８の光電変換部１９間の領域すべてに形成する。図１１に示すように、貫通トレンチ部２３が形成されていない領域（図１０では、列方向に沿って延びている領域）の第２のトレンチ部２５は有底のトレンチ部とする。図１１は、図１０のＣ－Ｃ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。
【0039】
（４）また、例えば、図１２及び図１３に示すように、貫通トレンチ部２３を、半導体基板８の厚さ方向から見た場合に、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置にのみ形成されている構成としてもよい。この場合、第２のトレンチ部２５は、半導体基板８の光電変換部１９間の領域すべてに形成する。図１３に示すように、貫通トレンチ部２３が形成されていない領域（図１２では、交差する位置以外のすべての領域）の第２のトレンチ部２５は、有底のトレンチ部とする。図１３は、図１１のＤ－Ｄ’線で破断した場合の、固体撮像装置１の断面構成を示す図である。これにより、第１の導体部３３は、第２の導体部３０の交差部それぞれと接続された十字状の配線として機能し、第１の実施形態に示した第１の導体部３３による格子状の配線には劣るが、負バイアスの伝送路の抵抗値を全体として低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）を抑制でき、シェーディング特性の悪化を抑制できる。図１３は図１２のＤ－Ｄ’線で破断した場合の固体撮像装置１の断面構成を示す図である。
【0040】
また、絶縁膜１４には、第１の導体部３３とカラーフィルタ１６（マイクロレンズ１７）との間に、所定の導体（以下、「第３の導体」とも呼ぶ）からなる第３の導体部３８が配置されている。第３の導体部３８は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部２３及び第２の導体部３０と同一の格子状に形成されている。即ち、第３の導体部３８は、半導体基板８の厚さ方向から見た場合に、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域と重なる位置及び列方向に沿って延びている領域と重なる位置の両方に形成されている。また、第３の導体部３８は、底面Ｓ４側の開口部２６から突出している第１の導体部３３の端部３９と接している。即ち、第３の導体部３８は、第１の導体部３３を互いに電気的に接続している。図１３では、第３の導体部３８が第１の導体部３３の端部３９を覆っている場合を例示している。これにより、第３の導体部３８は、第１の導体部３３それぞれと接続された網状の配線として機能し、負バイアスの伝送路の抵抗値を全体としてより低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）をより抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり画素領域２の中央部の画素９における、シェーディング特性の悪化をより抑制することができる。
【0041】
第３の導体部３８の材料（第３の導体）としては、例えば、第１の導体と同じ材料、又は第２の導体部３０の材料（第２の導体）よりも抵抗率が低い材料を採用できる。これにより、第３の導体部３８の抵抗値を低下でき、画素領域２の外側から印加される負バイアスの電位降下（ＩＲドロップ）をより適切に抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり画素領域２の中央部の画素９における、シェーディング特性の悪化をより適切に抑制することができる。第２の導体よりも抵抗率が低い材料としては、例えば、金属材料（タングステン(W)、アルミニウム(Al)、銅(Cu)等）、ＩＴＯが挙げられる。
【0042】
なお、図１２では、第３の導体部３８を、半導体基板８の厚さ方向から見た場合に、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域のそれぞれと重なる位置に形成して、クロスパターンのレイアウトとする場合を例示している。第３の導体部３８のレイアウトは、他の構成を採用することもできる。例えば、図１４に示すように、第３の導体部３８を、光電変換部１９間の領域と重なる位置のうちの一部にのみ第３の導体部３８が形成された構成（ストライプパターンのレイアウト）としてもよい。一例としては、第３の導体部３８を、半導体基板８の厚さ方向から見た場合に、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域と重なる位置及び列方向に沿って延びている領域と重なる位置の一方に形成する。図１４では、第３の導体部３８が列方向にのみに沿って形成されている場合を例示している。
【0043】
（５）また、第１の実施形態では、第２の導体部３０の裏面Ｓ２側の端部２７が、第１のトレンチ部２４の底面Ｓ４側の開口部２６からマイクロレンズ１７側に突出しており、第１の導体部３３が、突出した第２の導体部３０の端部２７と接している例を示したが、他の構成を採用することもできる。例えば、図１５に示すように、第２の導体部３０の裏面Ｓ２側の端部２７は、その端部２７が第２のトレンチ部２５内に位置するように、第１のトレンチ部２４の底面Ｓ４よりも表面Ｓ３側に引っ込んでいる構成としてもよい。この場合、第１の導体部３３は、第２のトレンチ部２５内に入り込んで、引っ込んだ第２の導体部３０の端部２７と接している構成とする。これにより、例えば、第１の導体部３３の材料としてタングステン(W)、アルミニウム(Al)、銅(Cu)等等の金属材料が用いることで、金属材料は光の透過率が低いので、ある画素９の光電変換部１９に入射した光が、隣接する画素９の光電変換部１９に進入することを防止でき、画素９毎の混色を抑制できる。
また、第１の導体部３３と第２のトレンチ部２５の内側面との間には、層間膜４０を配置してもよい。層間膜４０としては、例えば、絶縁膜、固定電荷膜又はそれらが積層された多層膜を採用できる。絶縁膜の材料としては、例えば、絶縁膜３１と同じ材料が挙げられる。また、固定電荷膜の材料としては、例えば、固定電荷膜１３と同じ材料が挙げられる。図１５では、層間膜４０として、絶縁膜３１を延長して用いた場合を例示している。
また、第１の導体部３３と第２のトレンチ部２５の内側面との間には、層間膜４０を配置してもよい。層間膜４０としては、例えば、絶縁膜、固定電荷膜又はそれらが積層された多層膜を採用できる。絶縁膜の材料としては、例えば、絶縁膜３１と同じ材料が挙げられる。また、固定電荷膜の材料としては、例えば、固定電荷膜１３と同じ材料が挙げられる。図１５では、層間膜４０として、絶縁膜３１を延長して用いた場合を例示している。
【0044】
（６）また、第１の実施形態では、固定電荷膜１３の裏面Ｓ５及び第１の導体部３３を連続的に被覆する膜として、絶縁膜１４を用いる例を示したが、他の構成を採用することもできる。例えば、絶縁膜１４に代えて、透明導電膜を用いた構成としてもよい。これにより、透明導電膜は、第１の導体部３３それぞれと接続されたシート状の配線として機能し、負バイアスの伝送路の抵抗値を全体としてより低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）をより抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９における、シェーディング特性の悪化をより抑制できる。透明導電膜の材料としては、例えば、ＩＴＯを採用することができる。
【0045】
（７）また、本技術は、上述したイメージセンサとしての固体撮像装置１の他、ＴｏＦ（Time of Flight）センサとも呼ばれる距離を測定する測距センサ等も含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素９の構造を採用することができる。
【0046】
〈２．第２の実施形態：固体撮像装置〉
［２－１ 要部の構成］
次に、本開示の第２の実施形態に係る固体撮像装置１について説明する。第２の実施形態に係る固体撮像装置１の全体構成は、図１と同様であるから図示を省略する。図１６は、第２の実施形態に係る固体撮像装置１の断面構成を示す図である。図１６は、図１６において、図２に対応する部分には同一符号を付し重複説明を省略する。
［２－１ 要部の構成］
次に、本開示の第２の実施形態に係る固体撮像装置１について説明する。第２の実施形態に係る固体撮像装置１の全体構成は、図１と同様であるから図示を省略する。図１６は、第２の実施形態に係る固体撮像装置１の断面構成を示す図である。図１６は、図１６において、図２に対応する部分には同一符号を付し重複説明を省略する。
【0047】
図１６に示すように、固体撮像装置１は、半導体基板８、固定電荷膜４９、反射防止膜５０、及び透明導電膜５１（広義には「第１の導体部」）がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の透明導電膜５１側の面（裏面Ｓ１）には、各画素９に対応するように二次元アレイ状に配列された、複数のカラーフィルタ１６、及び複数のマイクロレンズ１７がこの順に配置されている。即ち、複数のマイクロレンズ１７は、半導体基板８の受光面（裏面Ｓ２。広義には「第１面」）側に配置されている。また、透明導電膜５１は、固定電荷膜４９とマイクロレンズ１７との間に配置されている。さらに、受光層１５の半導体基板８側の面（表面Ｓ３）には、配線層１８が配置されている。なお、以下では、半導体基板８の受光面と反対側の面（広義には「第２面」）も「表面Ｓ３」と記載する。
【0048】
半導体基板８は、例えば、シリコン（Si）基板によって構成されている。半導体基板８には、各画素９の領域それぞれに光電変換部１９が形成されている。即ち、光電変換部１９は、半導体基板８に二次元アレイ状に形成されている。光電変換部１９には、半導体基板８の裏面Ｓ２側にｎ型半導体領域が形成され、表面Ｓ３側にｐ型半導体領域が形成されている。そして、光電変換部１９は、ｐｎ接合によってフォトダイオードを構成し、受光量に応じた電荷を生成する。また、光電変換部１９は、ｎ型半導体領域とｐ型半導体領域とのｐｎ接合で生じる静電容量（接合容量）に光電変換で生成した電荷を蓄積する。
【0049】
また、半導体基板８には、光電変換部１９間の領域のうちの少なくとも一部に貫通トレンチ部５２が形成されている。図１６では、貫通トレンチ部５２を、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域のそれぞれに形成した場合を例示している。即ち光電変換部１９間の領域すべてに、格子状に貫通トレンチ部５２が形成されている。貫通トレンチ部５２は、半導体基板８の厚さ方向に半導体基板８を貫通して形成されている。
【0050】
貫通トレンチ部５２の内部には、半導体基板８の表面Ｓ３側から裏面Ｓ２側まで、所定の導体（以下、「第２の導体」とも呼ぶ）からなる導体部５３（広義には「第２の導体部」）が配置されている。導体部５３は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部５２と同一の格子状に形成されている。これにより、導体部５３に負バイアスを印加することで、光電変換部１９の貫通トレンチ部５２側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、貫通トレンチ部２３の周囲における暗電流の発生を抑制できる。導体部５３の裏面Ｓ２側の端部５４は、半導体基板８の裏面Ｓ２からの導体部５３の高さが、半導体基板８の裏面Ｓ２からの絶縁膜５６の高さとが同一となるように、貫通トレンチ部５２の裏面Ｓ２側の開口部５５からマイクロレンズ１７側に突出している。これにより、半導体基板８の裏面Ｓ２側において、絶縁膜５６の端部５７間から導体部５３の端部５４が露出されるため、露出された端部５４が、透明導電膜５１と接することで、透明導電膜５１と電気的に接続されている。
【0051】
導体部５３の材料（第２の導体）としては、例えば、リン(P)及びボロン(B)の少なくとも一方が添加されたポリシリコンを採用できる。ここで、例えば、第２の導体として、タングステン(W)、アルミニウム(Al)等の金属を用いた場合、金属が光電変換部１９内に拡散する可能性がある。また、金属を用いた場合、金属は光の吸収率が高いため、量子効率ＱＥが低下する可能性がある。これに対し、第２の実施形態では、第２の導体として、リン(P)やボロン(B)が添加されたポリシリコンを用いることで、光電変換部１９内への金属の拡散を防止でき、また、光の吸収率が低いため、量子効率ＱＥの低下を抑制できる。
【0052】
貫通トレンチ部５２の内側面と導体部５３との間には、絶縁膜５６が配置されている。絶縁膜５６は、貫通トレンチ部５２の内側面全体を被覆している。これにより、絶縁膜５６は、導体部５３と光電変換部１９とを電気的に絶縁している。また、絶縁膜５６の裏面Ｓ２側の端部５７は、貫通トレンチ部５２の裏面Ｓ２側の開口部５５からマイクロレンズ１７側に突出している。また、絶縁膜５６は、貫通トレンチ部５２の表面Ｓ３側を閉塞している。絶縁膜５６の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
【0053】
固定電荷膜４９は、半導体基板８の裏面Ｓ２（光電変換部１９の裏面Ｓ２）を被覆している。即ち、固定電荷膜４９は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９と重なるように、光電変換部１９と同一の二次元アレイ状に配置される。これにより、光電変換部１９の裏面Ｓ２側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、暗電流の発生を抑制することができる。図１６では、固定電荷膜４９は、裏面Ｓ２側の開口部５５から突出している導体部５３（絶縁膜５６の被覆あり）の側面も被覆している。固定電荷膜４９の材料としては、例えば、半導体基板８上に形成することで、固定電荷を発生させてピニングを強化させることが可能な、負の電荷を有する高屈折率材料膜又は高誘電体膜を採用できる。例えば、ハフニウム（Hf）、アルミニウム（Al）、ジルコニウム（Zr）、タンタル（Ta）及びチタン（Ti）の少なくとも１つの元素を含む酸化物又は窒化物等が挙げられる。特に酸化ハフニウム（HfO2）が好ましい。
反射防止膜５０は、固定電荷膜４９の裏面Ｓ９を被覆している。即ち、反射防止膜５０は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９と重なるように、光電変換部１９と同一の二次元アレイ状に配置される。これにより、光電変換部１９に入射される光が透明導電膜５１と固定電荷膜４９との界面で反射されることを抑制できる。反射防止膜５０の材料としては、例えば、酸化タンタル(TaO)を採用することができる。
反射防止膜５０は、固定電荷膜４９の裏面Ｓ９を被覆している。即ち、反射防止膜５０は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９と重なるように、光電変換部１９と同一の二次元アレイ状に配置される。これにより、光電変換部１９に入射される光が透明導電膜５１と固定電荷膜４９との界面で反射されることを抑制できる。反射防止膜５０の材料としては、例えば、酸化タンタル(TaO)を採用することができる。
【0054】
透明導電膜５１は、反射防止膜５０の裏面Ｓ１０側に配置され、反射防止膜５０の裏面Ｓ１０及び導体部５３の裏面Ｓ２側の端部５４を連続的に被覆している。即ち、透明導電膜５１は、光電変換部１９とマイクロレンズ１７との間に配置されている。また透明導電膜５１は、裏面Ｓ２側の開口部５５から突出している導体部５３の端部５４と接している。即ち、絶縁膜５６の端部５７間から露出された端部５４と電気的に接続される。これにより、透明導電膜５１は、導体部５３の各部と接続されたシート状の配線として機能し、負バイアスの伝送路の抵抗値を全体として低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）を抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり画素領域２の中央部の画素９におけるシェーディング特性の悪化を抑制できる。
【0055】
透明導電膜５１の材料（広義には「第１の導体」）としては、例えば、導体部５３の材料（第２の導体）よりも抵抗率が低い材料を採用できる。即ち、第１の導体は第２の導体と異なる導体とする。これにより、透明導電膜５１の抵抗値を低下でき、画素領域２の外側から印加される負バイアスの電位降下（ＩＲドロップ）をより適切に抑制でき、画素領域２の中央部の画素９におけるシェーディング特性の悪化をより適切に抑制することができる。第２の導体よりも抵抗率が低い材料としては、例えばＩＴＯが挙げられる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、透明導電膜５１の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、透明導電膜５１の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。
【0056】
また、カラーフィルタ１６間のうち、透明導電膜５１側の部分には、画素間遮光部５８が配置されている。画素間遮光部５８は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部５２及び導体部５３と同一の格子状に形成されている。これにより、画素間遮光部５８は、導体部５３の端部５４を覆うことで、端部５４への光の入射を妨げることができる。また、画素間遮光部５８は、透明導電膜５１の裏面Ｓ１と接し、透明導電膜５１を介して導体部５３と電気的に接続されている。これにより、画素間遮光部５８は、透明導電膜５１の各部と接続された格子状の配線として機能し、負バイアスの伝送路の抵抗値を全体として低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）をより抑制することができる。それゆえ画素領域２の中央部の画素９におけるシェーディング特性の悪化をより抑制することができる。
【0057】
画素間遮光部５８の材料としては、例えば、導体部５３の材料（第２の導体）よりも抵抗率が低い材料を採用できる。これにより、画素間遮光部５８の抵抗値を低下でき、画素領域２の外側から印加される負バイアスの電位降下（ＩＲドロップ）をより適切に抑制できる。それゆえ、画素領域２の中央部の画素９におけるシェーディング特性の悪化をより適切に抑制できる。第２の導体よりも抵抗率が低い材料としては、例えば金属材料（タングステン(W)、アルミニウム(Al)、銅(Cu)）が挙げられる。図１６では、画素間遮光部５８が、透明導電膜５１側にチタニウム(Ti)からなる第１の遮光膜５９を有し、マイクロレンズ１７側にタングステン(W)からなる第２の遮光膜６０を有する場合を例示している。
また、カラーフィルタ１６間のうち、透明導電膜５１側の部分には、絶縁膜６１が配置されている。絶縁膜５６の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
また、カラーフィルタ１６間のうち、透明導電膜５１側の部分には、絶縁膜６１が配置されている。絶縁膜５６の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
【0058】
マイクロレンズ１７は、カラーフィルタ１６の裏面Ｓ６側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのマイクロレンズ１７が形成されている。これにより、マイクロレンズ１７それぞれは、被写体からの像光（入射光）を集光し、集光した入射光を、対応する光電変換部１９内に入射させる。
配線層１８は、半導体基板８の表面Ｓ３側に配置されている。配線層１８は、層間絶縁膜３４と、層間絶縁膜３４を介して複数層に積層された配線（不図示）とを有している。そして配線層１８は、複数層の配線を介して、各画素９の画素トランジスタを駆動する。
配線層１８は、半導体基板８の表面Ｓ３側に配置されている。配線層１８は、層間絶縁膜３４と、層間絶縁膜３４を介して複数層に積層された配線（不図示）とを有している。そして配線層１８は、複数層の配線を介して、各画素９の画素トランジスタを駆動する。
【0059】
以上の構成を有する固体撮像装置１では、半導体基板８の裏面Ｓ２側から光が照射され、照射された光がマイクロレンズ１７及びカラーフィルタ１６を透過し、透過した光が光電変換部１９で光電変換されて信号電荷が生成される。そして、生成された信号電荷が、配線層１８の配線で形成された図１の垂直信号線１１から画素信号として出力される。
また、第２の実施形態に係る固体撮像装置１では、絶縁膜５６の裏面Ｓ２側の端部５７を、貫通トレンチ部５２の裏面Ｓ２側の開口部５５からマイクロレンズ１７側に突出させるようにした。そして、半導体基板８の裏面Ｓ２を固定電荷膜４９によって覆うようにした。それゆえ、光電変換部１９の裏面Ｓ２及び側面を絶縁膜５６及び固定電荷膜４９で覆うことができ、光電変換部１９と透明導電膜５１とが電気的に接続されることを防止できる。そのため、透明導電膜５１と導体部５３とを比較的容易に接続することができる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
また、第２の実施形態に係る固体撮像装置１では、絶縁膜５６の裏面Ｓ２側の端部５７を、貫通トレンチ部５２の裏面Ｓ２側の開口部５５からマイクロレンズ１７側に突出させるようにした。そして、半導体基板８の裏面Ｓ２を固定電荷膜４９によって覆うようにした。それゆえ、光電変換部１９の裏面Ｓ２及び側面を絶縁膜５６及び固定電荷膜４９で覆うことができ、光電変換部１９と透明導電膜５１とが電気的に接続されることを防止できる。そのため、透明導電膜５１と導体部５３とを比較的容易に接続することができる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
【0060】
ここで、例えば、半導体基板８の表面Ｓ３側から半導体基板８内にｐ型の不純物を拡散し、光電変換部１９の貫通トレンチ部５２側にｐ型の不純物領域を形成した場合、高ホール濃度状態とすることで、暗電流の発生を抑制できる。しかし、ｐ型の不純物領域を形成する方法では、ｐ型の不純物領域の分だけ、光電変換部１９の体積が減少する。これに対し、例えば、貫通トレンチ部５２の内部に導体部５３を配置し、導体部５３に負バイアスを印加して、光電変換部１９の貫通トレンチ部５２側を高ホール濃度状態とする方法によれば、ｐ型の不純物領域を使わないので、光電変換部１９の体積が減少せずに済む。
しかし、負バイアスを印加する方法では、画素領域２の外側から導体部５３を通して導体部５３の各部に負バイアスを印加するため、導体部５３の抵抗値が高いと、リーク電流が発生する可能性があった。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９において、負バイアスのＩＲドロップが発生し、シェーディング特性が悪化する可能性あった。ＩＲドロップは、チップサイズが大きくなるほど顕著となる。それゆえ、近年のチップサイズの拡大によって、導体部５３が金属材料等の抵抗値が低い材料から構成される場合にも、ＩＲドロップが問題となる可能性があった。
しかし、負バイアスを印加する方法では、画素領域２の外側から導体部５３を通して導体部５３の各部に負バイアスを印加するため、導体部５３の抵抗値が高いと、リーク電流が発生する可能性があった。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９において、負バイアスのＩＲドロップが発生し、シェーディング特性が悪化する可能性あった。ＩＲドロップは、チップサイズが大きくなるほど顕著となる。それゆえ、近年のチップサイズの拡大によって、導体部５３が金属材料等の抵抗値が低い材料から構成される場合にも、ＩＲドロップが問題となる可能性があった。
【0061】
そのため、例えば、図１７に示すように、半導体基板８の裏面Ｓ２とカラーフィルタ１６との間に透明導電膜５１を配置し、透明導電膜５１と導体部５３とを電気的に接続することで、負バイアスのＩＲドロップを抑制することが考えられる。しかし、透明導電膜５１と導体部５３との接続箇所において、透明導電膜５１からのコンタクトの形成位置がずれると、透明導電膜５１が半導体基板８と接続され、リーク電流を生じる可能性がある。
これに対し、第２の実施形態では、光電変換部１９の裏面Ｓ２及び側面を絶縁膜５６及び固定電荷膜４９で覆うようにした。これにより、光電変換部１９と透明導電膜５１とが電気的に接続されることを防止することができ、リーク電流を抑制することができる。
これに対し、第２の実施形態では、光電変換部１９の裏面Ｓ２及び側面を絶縁膜５６及び固定電荷膜４９で覆うようにした。これにより、光電変換部１９と透明導電膜５１とが電気的に接続されることを防止することができ、リーク電流を抑制することができる。
【0062】
［２－２ 固体撮像装置の製造方法］
次に、固体撮像装置１の製造方法について説明する。
まず、図１８Ａに示すように、光電変換部１９、貫通トレンチ部５２、絶縁膜５６及び導体部５３の形成、並びに薄肉化が行われた半導体基板８を用意する。貫通トレンチ部５２としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、貫通トレンチ部５２の底面Ｓ１１は、図１６に示した固体撮像装置１の貫通トレンチ部５２の開口部５５よりも深い位置（裏面Ｓ２側の位置）に形成する。また、薄肉化の方法としては、例えば、ＣＭＰ(Chemical Mechanical Polishing)法を採用できる。
次に、固体撮像装置１の製造方法について説明する。
まず、図１８Ａに示すように、光電変換部１９、貫通トレンチ部５２、絶縁膜５６及び導体部５３の形成、並びに薄肉化が行われた半導体基板８を用意する。貫通トレンチ部５２としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、貫通トレンチ部５２の底面Ｓ１１は、図１６に示した固体撮像装置１の貫通トレンチ部５２の開口部５５よりも深い位置（裏面Ｓ２側の位置）に形成する。また、薄肉化の方法としては、例えば、ＣＭＰ(Chemical Mechanical Polishing)法を採用できる。
【0063】
続いて、リソグラフィー法及びドライエッチング法を用いて、図１８Ｂに示すように、半導体基板８の裏面Ｓ２側にエッチングを行い、半導体基板８の裏面Ｓ２側から、絶縁膜５６で被覆された導体部５３の端部５４を突出させる（操作型ドライエッチング）。半導体基板８の裏面Ｓ２からの導体部５３の高さは、例えば１μｍ±０．７μｍ程度とする。
続いて、図１８Ｃに示すように、半導体基板８の裏面Ｓ２側に固定電荷膜４９及び反射防止膜５０をこの順に形成する。固定電荷膜４９及び反射防止膜５０は、半導体基板８の裏面Ｓ２、導体部５３（絶縁膜５６あり）の側面及び頂面、を連続的に被覆するように形成する。固定電荷膜４９は、例えば、厚さ１４ｎｍ程度の酸化アルミニウム膜(AlxOy)とする。また、反射防止膜５０は、例えば、厚さ４４ｎｍ程度の酸化タンタル膜(TaO)とする。続いて、図１８Ｄに示すように、反射防止膜５０の裏面Ｓ１０側に第１の透明導電膜５１aを形成する。第１の透明導電膜５１aの材料としては、例えば、ＩＴＯを採用できる。続いて、ＣＭＰ法を用いて、図１８Ｅに示すように、第１の透明導電膜５１a、絶縁膜５６及び導体部５３の裏面Ｓ１２側を平坦化させる。平坦化は、導体部５３の端部５４が絶縁膜５６間から露出されるように、導体部５３の端部５４よりも深い位置まで行う。
続いて、図１８Ｃに示すように、半導体基板８の裏面Ｓ２側に固定電荷膜４９及び反射防止膜５０をこの順に形成する。固定電荷膜４９及び反射防止膜５０は、半導体基板８の裏面Ｓ２、導体部５３（絶縁膜５６あり）の側面及び頂面、を連続的に被覆するように形成する。固定電荷膜４９は、例えば、厚さ１４ｎｍ程度の酸化アルミニウム膜(AlxOy)とする。また、反射防止膜５０は、例えば、厚さ４４ｎｍ程度の酸化タンタル膜(TaO)とする。続いて、図１８Ｄに示すように、反射防止膜５０の裏面Ｓ１０側に第１の透明導電膜５１aを形成する。第１の透明導電膜５１aの材料としては、例えば、ＩＴＯを採用できる。続いて、ＣＭＰ法を用いて、図１８Ｅに示すように、第１の透明導電膜５１a、絶縁膜５６及び導体部５３の裏面Ｓ１２側を平坦化させる。平坦化は、導体部５３の端部５４が絶縁膜５６間から露出されるように、導体部５３の端部５４よりも深い位置まで行う。
【0064】
続いて、図１８Ｆに示すように、第１の透明導電膜５１aの裏面Ｓ１２に第２の透明導電膜５１bを形成して、透明導電膜５１を形成する。第２の透明導電膜５１b（透明導電膜５１）は、絶縁膜５６間から露出された導体部５３の端部５４と接続される。第２の透明導電膜５１bの材料としては第１の透明導電膜５１aの材料と同じ材料を採用できる。
続いて、図１６に示すように、透明導電膜５１の裏面Ｓ１側にカラーフィルタ１６（画素間遮光部５８を含む）及びマイクロレンズ１７をこの順に形成する。
このような手順により、図１６に示した固体撮像装置１を製造する。
続いて、図１６に示すように、透明導電膜５１の裏面Ｓ１側にカラーフィルタ１６（画素間遮光部５８を含む）及びマイクロレンズ１７をこの順に形成する。
このような手順により、図１６に示した固体撮像装置１を製造する。
【0065】
［２－３ 変形例］
【0066】
（１）なお、第２の実施形態では、透明導電膜５１を介して、導体部５３と画素間遮光部５８とを電気的に接続する例を示したが、他の構成を採用することもできる。例えば、図１９及び図２０に示すように、導体部５３と画素間遮光部５８とを直接に電気的に接続する構成としてもよい。一例としては、画素間遮光部５８（広義には「第１の導体部」）が導体部５３の端部５４に接するように、画素間遮光部５８を、カラーフィルタ１６間から導体部５３の端部５４まで突出させて形成する。即ち、第２の実施形態の「第１の導体部」として、貫通トレンチ部５２とマイクロレンズ１７との間に配置された画素間遮光部５８を用いる。これにより、画素間遮光部５８は、導体部５３の端部５４を直接に覆うことで、端部５４への光の入射をより適切に妨げることができ、導体部５３（ポリシリコン等）による光の吸収を抑制できる。また、端部５４への入射を妨げられた光を反射して、光電変換部１９に向けることができる。図１９では、図１６に示した透明導電膜５１に代えて、絶縁膜６２を用い場合を例示している。絶縁膜６２の材料としては、例えば、シリコン酸化物(SiO)を採用できる。また図２０では、透明導電膜５１を絶縁膜６２に変更せず、画素間遮光部５８の構成のみを変更した場合を例示している。これにより、絶縁膜６２に変更した場合に比べ、負バイアスの伝送路の抵抗値を全体としてより低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）をより抑制できる。それゆえ、画素領域２の中央部の画素９におけるシェーディング特性の悪化をより抑制できる。
【0067】
（２）また、第２の実施形態では、貫通トレンチ部５２内に導体部５３のみが配置された例、つまり１種類の導体のみが配置された例を示したが、他の構成を採用することもできる。例えば、貫通トレンチ部５２内に複数種類の導体が配置された構成としてもよい。一例としては、図２１に示すように、２種類の導体が配置された構成とする。図２１では、導体部５３の裏面Ｓ２側の端部５４は、その端部５４が貫通トレンチ部５２内に位置するように、絶縁膜５６の裏面Ｓ２側の端部５７よりも表面Ｓ３側に引っ込んでいる構成とする。この場合、透明導電膜５１は、貫通トレンチ部５２内に入り込んで、引っ込んだ導体部５３の端部５４と接している構成とする。これにより、導体部５３の端部５４への光の入射をより適切に妨げることができ、導体部５３による光の吸収を抑制できる。また、他の一例としては、導体部５３の材料（第２の導体）が複数種類の導体からなる構成としてもよい。例えば、図１６に示した導体部５３の端部５４側を金属材料で形成してもよい。
【0068】
（３）また、第２の実施形態では、半導体基板８の裏面Ｓ２側に、固定電荷膜４９、反射防止膜５０及び透明導電膜５１を形成する例を示したが、他の構成を採用することもできる。例えば、図２２に示すように、半導体基板８の裏面Ｓ２に、半導体基板８の裏面Ｓ２側に窪んだ凹構造６３を更に形成してもよい。一例としては、半導体基板８の厚さ方向から見た場合に、凹構造６３として、光電変換部１９の中心部に凹部が形成されている構成としてもよい。これにより、凹構造６３内に透明導電膜５１が配置され、透明導電膜５１が裏面Ｓ２側に近づくことで、光電変換部１９で生成された電荷が半導体基板８の裏面Ｓ２側から表面Ｓ３に転送されるように、光電変換部１９内に電位勾配を形成できる。
【0069】
（４）また、第２の実施形態では、半導体基板８の裏面Ｓ２からの導体部５３の突出量と絶縁膜５６の突出量とを同一とする例を示したが、他の構成を採用することもできる。例えば、図２３に示すように、導体部５３の裏面Ｓ２側の端部５４が、絶縁膜５６の端部５７よりもマイクロレンズ１７側に突出した構造としてもよい。即ち、導体部５３の裏面Ｓ２側の端部５４を、半導体基板８の裏面Ｓ２からの導体部５３の高さが、裏面Ｓ２からの絶縁膜５６の高さよりも高くなるように、裏面Ｓ２よりもマイクロレンズ１７側に突出した構造としてもよい。図２３では、図１６に示した絶縁膜５６から、導体部５３の側面のうちの、反射防止膜５０の裏面Ｓ１０よりもマイクロレンズ１７側の部分を省略した構造とした場合を例示している。この場合、透明導電膜５１は、導体部５３の端部５４の頂面及び側面と接する。これにより、導体部５３と透明導電膜５１との接触面積を増大でき、負バイアスの伝送路の抵抗値を全体としてより低減することができ、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）をより適切に抑制することができる。
【0070】
（５）また、第２の実施形態では、複数のマイクロレンズ１７に、１つの光電変換部１９に対して１つ配置される個別型のマイクロレンズ１７を配置する例を示したが、他の構成を採用することもできる。例えば、図２４に示すように、複数のマイクロレンズ１７に、隣り合う２以上の光電変換部１９からなる１つの光電変換部群６４に対して１つ配置される共有型のマイクロレンズ１７を含む構成としてもよい。図２４では、２行×２列の光電変換部１９に対して１つの共有型のマイクロレンズ１７を配置した場合を例示している。
【0071】
（６）また、第２の実施形態では、貫通トレンチ部５２を、半導体基板８の光電変換部１９間の領域すべてに形成する例を示したが、他の構成を採用することもできる。例えば、図２５、図２６及び図２７に示すように、貫通トレンチ部５２を、光電変換部１９間の領域のうちの一部にのみ貫通トレンチ部５２が形成された構成としてもよい。一例としては、１行×２列の合計２つの光電変換部１９からなる光電変換部群６４に対して１つの共有型のマイクロレンズ１７を配置し、また、光電変換部群６４の外周の領域にのみ貫通トレンチ部５２を形成する。この場合、光電変換部群６４を構成する２つの光電変換部１９間の領域には、半導体基板８の裏面Ｓ２及び表面Ｓ３の一方にのみ開口部６５を有する有底のトレンチ部６６を形成する。即ち、有底のトレンチ部６６は、光電変換部１９間の領域のうちの、貫通トレンチ部５２が形成された領域以外の領域に形成される。図２５は、開口部６５を表面Ｓ３に有し、トレンチ部６６の内部に絶縁膜５６及び導体部５３が内面（内側面、底面）側からこの順に配置されている場合を例示している。また、図２６は、開口部６５を裏面Ｓ２に有し、トレンチ部６６の内部に固定電荷膜４９、反射防止膜５０及び導体部５３が内面側からこの順に配置されている場合を例示している。図２５及び図２６は、図２７のＥ－Ｅ’線で破断した場合の固体撮像装置１の断面構成を示す図である。
【0072】
（７）また、例えば、図２８及び図２９に示すように、マイクロレンズ１７側から見た場合に、貫通トレンチ部５２が、光電変換部１９を挟んで互いに対向する部分に、光電変換部１９の内側に突出している突出部６７を有する構成としてもよい。図２８及び図２９では、突出部６７は、光電変換部１９を挟んで互いに対向する部分と同様に、半導体基板８の厚さ方向に半導体基板８を貫通して形成されている。また、突出部６７の内部には、絶縁膜５６及び導体部５３が配置されている。これにより、１つの画素９に対して２つのフォトダイオードを有するデュアルＰＤ(Dual Photo Diode)を構成することができる。図２８は、図２９のＦ－Ｆ’線で破断した場合の固体撮像装置１の断面構成を示す図である。
【0073】
（８）また、例えば、図３０に示すように、固体撮像装置１は、半導体基板８を有する第１の基板５００、画素トランジスタ６８を有する第２の基板６００、及びロジック回路６９を有する第３の基板７００がこの順に積層された構成としてもよい。一例としては、半導体基板８、転送ゲート７０及びフローティングディフュージョン７１を有する第１の基板５００（広義には「センサ基板」）、フローティングディフュージョン７１に蓄積された信号電荷を読み出す画素トランジスタ６８を有する第２の基板６００、及び読み出した画素信号を処理するロジック回路６９を有する第３の基板７００（広義には「ロジック基板」）がこの順に積層された積層構造とする。信号電荷を読み出す画素トランジスタ６８としては、例えば、リセットトランジスタ、増幅トランジスタ、選択トランジスタが挙げられる。また、ロジック回路６９としては、例えば、垂直駆動回路３、カラム信号処理回路４、水平駆動回路５、出力回路６及び制御回路７が挙げられる。図３０では、第１の基板５００は、２行×２列の画素９それぞれのフローティングディフュージョン７１を互いに接続するパッド部７２を備えている。これにより、フローティングディフュージョン７１を画素トランジスタ６８へ接続するための配線を減らすことができる。
【0074】
（９）また、本技術は、上述したイメージセンサとしての固体撮像装置１の他、ＴｏＦ（Time of Flight）センサとも呼ばれる距離を測定する測距センサ等も含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素９の構造を採用することができる。
【0075】
〈３．第３の実施形態〉
［３－２ 要部の構成］
次に、本開示の第３の実施形態に係る固体撮像装置１について説明する。第３の実施形態に係る固体撮像装置１の全体構成は、図１と同様であるから図示を省略する。図３１は、第３の実施形態に係る固体撮像装置１の断面構成を示す図である。図３１は、図３１において、図２に対応する部分には同一符号を付し重複説明を省略する。
図３１に示すように、固体撮像装置１は、半導体基板８、ピニング膜８０、及び絶縁膜８１がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の絶縁膜８１側の面（以下、「裏面Ｓ１」とも呼ぶ）には、各画素９に対応するように二次元アレイ状に配列された、複数のカラーフィルタ１６、及び複７数のマイクロレンズ１７がこの順に配置されている。即ち、複数のマイクロレンズ１７は、半導体基板８の受光面（以下、「裏面Ｓ２」とも呼ぶ。広義には「第１面」）側に配置されている。なお、以下では、半導体基板８の受光面と反対側の面（広義には「第２面」）も「表面Ｓ３」と記載する。また、図３１では、半導体基板８を有する第１の基板５００、ＳＦ(Source Follower)回路及び配線層(BEOL:back end of line)を有する第２の基板６００、及びロジック回路を有する第３の基板７００がこの順に積層された構成とした場合を例示している。
［３－２ 要部の構成］
次に、本開示の第３の実施形態に係る固体撮像装置１について説明する。第３の実施形態に係る固体撮像装置１の全体構成は、図１と同様であるから図示を省略する。図３１は、第３の実施形態に係る固体撮像装置１の断面構成を示す図である。図３１は、図３１において、図２に対応する部分には同一符号を付し重複説明を省略する。
図３１に示すように、固体撮像装置１は、半導体基板８、ピニング膜８０、及び絶縁膜８１がこの順に積層されてなる受光層１５が配置されている。また、受光層１５の絶縁膜８１側の面（以下、「裏面Ｓ１」とも呼ぶ）には、各画素９に対応するように二次元アレイ状に配列された、複数のカラーフィルタ１６、及び複７数のマイクロレンズ１７がこの順に配置されている。即ち、複数のマイクロレンズ１７は、半導体基板８の受光面（以下、「裏面Ｓ２」とも呼ぶ。広義には「第１面」）側に配置されている。なお、以下では、半導体基板８の受光面と反対側の面（広義には「第２面」）も「表面Ｓ３」と記載する。また、図３１では、半導体基板８を有する第１の基板５００、ＳＦ(Source Follower)回路及び配線層(BEOL:back end of line)を有する第２の基板６００、及びロジック回路を有する第３の基板７００がこの順に積層された構成とした場合を例示している。
【0076】
半導体基板８は、例えば、シリコン（Si）基板によって構成されている。半導体基板８には、各画素９の領域それぞれに光電変換部１９が形成されている。即ち、光電変換部１９は、半導体基板８に二次元アレイ状に形成されている。光電変換部１９には、半導体基板８の裏面Ｓ２側から表面Ｓ３側に順に、ｐ型半導体領域８２と、ｎ型半導体領域８３と、ｐ型半導体領域８４とが形成されている。即ち、光電変換部１９は、ｎ型（広義には「第１の導電型」）の半導体領域を含んでいる。そして、光電変換部１９は、ｐｎ接合によってフォトダイオードを構成し、受光量に応じた電荷を生成する。また、光電変換部１９は、ｐｎ接合で生じる静電容量（接合容量）に光電変換で生成した電荷を蓄積する。
【0077】
また、半導体基板８には、光電変換部１９間の領域のうちの少なくとも一部に貫通トレンチ部８５が形成されている。図３１では、貫通トレンチ部８５を、半導体基板８の光電変換部１９間の領域のうち、光電変換部１９の二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の両方に形成した場合を例示している。即ち、光電変換部１９間の領域すべてに、格子状に貫通トレンチ部８５が形成されている。貫通トレンチ部８５は、半導体基板８の厚さ方向に半導体基板８を貫通して形成されている。貫通トレンチ部８５は、半導体基板８の裏面Ｓ２側に形成された第１のトレンチ部８６と、半導体基板８の表面Ｓ３側に形成された第２のトレンチ部８７とを有している。
第２のトレンチ部８７は、半導体基板８の表面Ｓ３側及び第１のトレンチ部８６の底面Ｓ４側のそれぞれに開口部８８，８９を有し、表面Ｓ３側の開口部８８から半導体基板８の深さ方向に形成されている。また、第２のトレンチ部８７の幅Ｗ2は、半導体基板８の表面Ｓ３側から第１のトレンチ部８６の底面Ｓ４側に向かうにつれて連続的に小さくなっている。また、第１のトレンチ部８６は、半導体基板８の裏面Ｓ２に開口部９０を有し、第２のトレンチ部８７と連続するように、第２のトレンチ部８７の開口部８９から半導体基板８の深さ方向に形成されている。また、第１のトレンチ部８６の幅Ｗ1は、半導体基板８の深さ方向の位置に関わらず、一定となっている。また、第１のトレンチ部８６の幅Ｗ1は、第２のトレンチ部８７のうちの狭い部分、つまり第２のトレンチ部８７と第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くなっている。また、第２のトレンチ部８７の幅方向の中心は、第１のトレンチ部８６の幅方向の中心と重なるように位置している。
第２のトレンチ部８７は、半導体基板８の表面Ｓ３側及び第１のトレンチ部８６の底面Ｓ４側のそれぞれに開口部８８，８９を有し、表面Ｓ３側の開口部８８から半導体基板８の深さ方向に形成されている。また、第２のトレンチ部８７の幅Ｗ2は、半導体基板８の表面Ｓ３側から第１のトレンチ部８６の底面Ｓ４側に向かうにつれて連続的に小さくなっている。また、第１のトレンチ部８６は、半導体基板８の裏面Ｓ２に開口部９０を有し、第２のトレンチ部８７と連続するように、第２のトレンチ部８７の開口部８９から半導体基板８の深さ方向に形成されている。また、第１のトレンチ部８６の幅Ｗ1は、半導体基板８の深さ方向の位置に関わらず、一定となっている。また、第１のトレンチ部８６の幅Ｗ1は、第２のトレンチ部８７のうちの狭い部分、つまり第２のトレンチ部８７と第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くなっている。また、第２のトレンチ部８７の幅方向の中心は、第１のトレンチ部８６の幅方向の中心と重なるように位置している。
【0078】
また、図３２及び図３３に示すように、半導体基板８の厚さ方向から見た場合に、半導体基板８の光電変換部１９間の領域のうち、二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置（以下「クロス部Ｇ」とも呼ぶ）における、第１のトレンチ部８６と第２のトレンチ部８７との界面は、その他の位置（以下「スリット部Ｈ」とも呼ぶ）の界面に比べて、裏面Ｓ２に近い側に形成されている。これにより、例えばクロス部Ｇの界面とスリット部Ｈの界面とを同じ深さ位置とした場合に比べ、クロス部Ｇにおいて、第１のトレンチ部８６が形成される範囲、つまり比較的幅が広い溝が形成される範囲が狭くて済み、光電変換部１９の体積の減少を抑制できる。
【0079】
なお、クロス部Ｇの界面とスリット部Ｈの界面との深さ位置の差は、第２のトレンチ部８７を形成する際に、マイクロローディング効果により、スリット部Ｈの第２のトレンチ部８７のエッチング速度に比べ、クロス部Ｇの第２のトレンチ部８７のエッチング速度が速くなることを利用することで構成できる。また、クロス部Ｇの第１のトレンチ部８６の幅Ｗ5は、スリット部Ｈの第１のトレンチ部８６の幅Ｗ6よりも広くなっている。図３２は、図１のＢ領域における、第１のトレンチ部８６の平面構成を示す図である。また、光電変換部１９の体積の点から、スリット部Ｈにおける、第１のトレンチ部８６と第２のトレンチ部８７との界面についても、可能な限り裏面Ｓ２側に形成することが望ましい。
【0080】
また、貫通トレンチ部８５（第１のトレンチ部８６、第２のトレンチ部８７）の内部には、半導体基板８の表面Ｓ３側から裏面Ｓ２側まで、所定の導体からなる導体部９１が配置されている。導体部９１は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部８５と同一の格子状に形成されている。これにより、導体部９１に負バイアスを印加することで、光電変換部１９の貫通トレンチ部８５側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、貫通トレンチ部８５の周囲における暗電流の発生を抑制することができる。導体部９１は、半導体基板８の裏面Ｓ２側に形成された第１の導体部９２と、半導体基板８の表面Ｓ３側に形成された第２の導体部９３とを有している。第２の導体部９３は、第２のトレンチ部８７の開口部８８側から半導体基板８の深さ方向に形成されている。また、第２の導体部９３の幅Ｗ4は、半導体基板８の表面Ｓ３側から第１のトレンチ部８６の底面Ｓ４側に向かうほど小さくなっている。また、第１の導体部９２は、第２のトレンチ部８７の開口部８９側から半導体基板８の深さ方向に形成されている。また、第１の導体部９２の幅Ｗ3は、第１のトレンチ部８６の底面Ｓ４側から半導体基板８の裏面Ｓ２側に向かうほど大きくなっている。
【0081】
また、第２の導体部９３の裏面Ｓ２側の端部９４は、底面Ｓ４側の第２のトレンチ部８７の開口部８９からマイクロレンズ１７側に突出している。これにより、導体部９１の端部９４は、第１のトレンチ部８６内に位置し、第１の導体部９２と接することで、第１の導体部９２と電気的に接続されている。即ち、第１の導体部９２は、第２の導体部９３の端部９４を覆って、第２の導体部９３に電気的に接続される。これにより、第１の導体部９２は、第２の導体部９３の各部と接続された格子状の配線として機能し、負バイアスの伝送路の抵抗値を全体として低減でき、伝送路の抵抗成分による負バイアスの電位降下（ＩＲドロップ）を抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９におけるシェーディング特性の悪化を抑制することができる。図３１では、第１の導体部９２と第２の導体部９３とが同一の材料で一体的に形成されている場合を例示している。また、第１の導体部９２（導体部９１）の裏面Ｓ２側の端部９５は、第１のトレンチ部８６の開口部９０から突出し、絶縁膜８１と接している。
【0082】
導体部９１の材料（所定の導体）としては、例えば、リン(P)及びボロン(B)の少なくとも一方が添加されたポリシリコンを採用できる。ここで、例えば、所定の導体として、タングステン、アルミニウム等の金属を用いた場合、金属は光の吸収率が高いため、量子効率ＱＥが低下する可能性がある。また、金属を用いた場合、金属が光電変換部１９内に拡散する可能性がある。これに対し、第１の実施形態では、所定の導体として、リンやボロンが添加されたポリシリコンを用いることで、光の吸収率が低いため、量子効率ＱＥの低下を抑制でき、また、光電変換部１９内への金属の拡散を防止することができる。
【0083】
また、貫通トレンチ部８５（第１のトレンチ部８６、第２のトレンチ部８７）の内側面と導体部９１（第１の導体部９２、第２の導体部９３）との間には、絶縁膜９６が配置されている。絶縁膜９６は、貫通トレンチ部８５の内側面全体を被覆している。これにより、絶縁膜９６は、導体部９１と光電変換部１９とを電気的に絶縁している。絶縁膜９６の裏面Ｓ２側の端部９７は、第１のトレンチ部８６の開口部９０から突出し、絶縁膜８１と接している。絶縁膜９６の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
【0084】
また、半導体基板８には、光電変換部１９と貫通トレンチ部８５との間に、ｐ型（広義には「第１の導電型とは逆導電型の半導体領域」）の半導体領域からなるピニング領域９８を有している。図３１では、ピニング領域９８が、第１のトレンチ部８６の内側面、及び第２のトレンチ部８７の内側面に連続的に沿うように、半導体基板８の表面Ｓ３側から裏面Ｓ２側まで形成されている場合を例示している。ピニング領域９８は、マイクロレンズ１７側から見た場合に、光電変換部１９それぞれの周囲を取り囲むように、額縁状に形成されている。ｐ型の半導体領域を構成する不純物としては、例えば、ボロン（B）を採用できる。これにより、負バイアスの印加の度合いに関わらず、光電変換部１９の貫通トレンチ部８５側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、貫通トレンチ部８５の周囲における暗電流の発生をより抑制することができる。
【0085】
ピニング膜８０は、半導体基板８の裏面Ｓ２のうちの、第１のトレンチ部８６間の部分（光電変換部１９の裏面Ｓ２）を被覆している。即ち、ピニング膜８０は、半導体基板８の厚さ方向から見た場合に、各光電変換部１９と重なるように、光電変換部１９と同一の二次元アレイ状に配置される。ピニング膜８０としては、ｐ型の不純物領域、固定電荷膜を採用できる。固定電荷膜の材料としては、例えば、半導体基板８上に形成することで、固定電荷を発生させてピニングを強化可能な、負の電荷を有する高屈折率材料膜又は高誘電体膜を採用できる。例えば、ハフニウム（Hf）、アルミニウム（Al）、ジルコニウム（Zr）、タンタル（Ta）及びチタン（Ti）の少なくとも１つの元素を含む酸化物又は窒化物等が挙げられる。特に、半導体基板８上に形成することで、ブリスターの発生を抑制でき、半導体基板８の平面部から剥がれ難いという点から、酸化ハフニウム（HfO2）がより好ましい。これにより、光電変換部１９の裏面Ｓ２側を高ホール濃度状態（ホールアキュミレーション状態）とすることができ、暗電流の発生を抑制することができる。
【0086】
絶縁膜８１は、ピニング膜８０の裏面Ｓ５側に配置され、受光層１５の裏面Ｓ１側全体が平坦面となるように、ピニング膜８０の裏面Ｓ５及び第１の導体部９２を連続的に被覆している。絶縁膜８１の材料としては、例えば、シリコン酸化物(SiO2)を採用できる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、絶縁膜８１の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。カラーフィルタ１６の配列としては、例えば、Ｂａｙｅｒ配列を採用できる。また、カラーフィルタ１６間には、画素間遮光部９９が配置されている。画素間遮光部９９は、マイクロレンズ１７側から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部５２及び導体部５３と同一の格子状に形成されている。これにより、画素間遮光部５８は、第１の導体部９２（導体部９１）の端部９５への光の入射を妨げることができる。
カラーフィルタ１６は、マイクロレンズ１７側から見た場合に、絶縁膜８１の裏面Ｓ１側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのカラーフィルタ１６が形成されている。カラーフィルタ１６としては、例えば、マイクロレンズ１７が集光した光に含まれる所定波長の光を透過させる複数種類のフィルタを採用できる。これにより、カラーフィルタ１６それぞれは、カラーフィルタ１６に応じた所定波長の光を透過し、透過した光を光電変換部１９に入射させる。カラーフィルタ１６の配列としては、例えば、Ｂａｙｅｒ配列を採用できる。また、カラーフィルタ１６間には、画素間遮光部９９が配置されている。画素間遮光部９９は、マイクロレンズ１７側から見た場合に、各光電変換部１９を囲むように、貫通トレンチ部５２及び導体部５３と同一の格子状に形成されている。これにより、画素間遮光部５８は、第１の導体部９２（導体部９１）の端部９５への光の入射を妨げることができる。
【0087】
マイクロレンズ１７は、カラーフィルタ１６の裏面Ｓ６側であって、各光電変換部１９と重なる位置に配置されている。即ち、１つの光電変換部１９に対して１つのマイクロレンズ１７が形成されている。これにより、マイクロレンズ１７それぞれは、被写体からの像光（入射光）を集光し、集光した入射光を、対応する光電変換部１９内に入射させる。
【0088】
以上の構成を有する固体撮像装置１では、半導体基板８の裏面Ｓ２側から光が照射され、照射された光がマイクロレンズ１７及びカラーフィルタ１６を透過し、透過した光が光電変換部１９で光電変換されて信号電荷が生成される。そして、生成された信号電荷が、配線層１８の配線で形成された図１の垂直信号線１１から画素信号として出力される。
また、第３の実施形態に係る固体撮像装置１では、第１のトレンチ部８６の幅Ｗ1を第２のトレンチ部８７の第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くした。それゆえ、第１のトレンチ部８６内に配置する第１の導体部９２の幅Ｗ3を広くすることができる。そのため、例えば、画素領域２の外側で第１の導体部９２の裏面Ｓ２側の端部９５にコンタクト（不図示）を介して負バイアスを印加する場合、第１の導体部９２とコンタクトとの合わせずれに対するマージンが大きくなるため、コンタクトが第１の導体部９２を踏み外す可能性を低減できる。その結果、コンタクトと第１の導体部９２とを比較的容易に接続できる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
また、第３の実施形態に係る固体撮像装置１では、第１のトレンチ部８６の幅Ｗ1を第２のトレンチ部８７の第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くした。それゆえ、第１のトレンチ部８６内に配置する第１の導体部９２の幅Ｗ3を広くすることができる。そのため、例えば、画素領域２の外側で第１の導体部９２の裏面Ｓ２側の端部９５にコンタクト（不図示）を介して負バイアスを印加する場合、第１の導体部９２とコンタクトとの合わせずれに対するマージンが大きくなるため、コンタクトが第１の導体部９２を踏み外す可能性を低減できる。その結果、コンタクトと第１の導体部９２とを比較的容易に接続できる。したがって、負バイアスの伝送路を比較的容易に形成することができる。
【0089】
ここで、例えば、高エネルギーイオン注入を用いて、半導体基板８の表面Ｓ３側から半導体基板８内にｐ型の不純物を拡散し、光電変換部１９の貫通トレンチ部８５側にｐ型の不純物領域を形成した場合、高ホール濃度状態とすることで、暗電流の発生を抑制できる。しかし、高エネルギーイオン注入を用いる方法では、半導体基板８が厚い場合、ｐ型の不純物領域が表面Ｓ３と平行な方向に広がるため、ｐ型の不純物領域の分だけ、光電変換部１９の体積が減少する可能性がある。また、高エネルギーイオン注入によって光電変換部１９内に結晶欠陥を生じ、結晶欠陥由来の暗電流や白点が発生する可能性がある。
これに対し、第３の実施形態に係る固体撮像装置１では、光電変換部１９と貫通トレンチ部８５との間に、第１のトレンチ部８６の内側面及び第２のトレンチ部８７の内側面に連続的に沿うように形成されたｐ型（第１の導電型とは逆導電型）の半導体領域からなるピニング領域９８を有するようにした。即ち、ピニング領域９８を、貫通トレンチ部８５の内側面から光電変換部１９側にｐ型の不純物を側壁ドーピングをすることで得られる構成とした。それゆえ、例えば、半導体基板８の表面Ｓ３側から不純物を拡散してｐ型の不純物領域を形成する方法に比べ、ｐ型の不純物が拡散される範囲が狭くなるため、ｐ型の不純物領域が形成される範囲が狭くて済み、光電変換部１９の体積の減少を抑制できる。また、例えば、高エネルギーイオン注入を用いる方法と異なり、光電変換部１９内に結晶欠陥を生じることを抑制でき、結晶欠陥由来の暗電流や白点の発生を抑制できる。
これに対し、第３の実施形態に係る固体撮像装置１では、光電変換部１９と貫通トレンチ部８５との間に、第１のトレンチ部８６の内側面及び第２のトレンチ部８７の内側面に連続的に沿うように形成されたｐ型（第１の導電型とは逆導電型）の半導体領域からなるピニング領域９８を有するようにした。即ち、ピニング領域９８を、貫通トレンチ部８５の内側面から光電変換部１９側にｐ型の不純物を側壁ドーピングをすることで得られる構成とした。それゆえ、例えば、半導体基板８の表面Ｓ３側から不純物を拡散してｐ型の不純物領域を形成する方法に比べ、ｐ型の不純物が拡散される範囲が狭くなるため、ｐ型の不純物領域が形成される範囲が狭くて済み、光電変換部１９の体積の減少を抑制できる。また、例えば、高エネルギーイオン注入を用いる方法と異なり、光電変換部１９内に結晶欠陥を生じることを抑制でき、結晶欠陥由来の暗電流や白点の発生を抑制できる。
【0090】
［３－２ 固体撮像装置の製造方法］
次に、固体撮像装置１の製造方法について説明する。
まず、図３４Ａに示すように、光電変換部１９及び第２のトレンチ部８７が形成された半導体基板８を用意する。第２のトレンチ部８７としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、第２のトレンチ部８７の底面Ｓ１３は、図３１に示した固体撮像装置１の第２のトレンチ部８７の開口部８９よりも深い位置（裏面Ｓ２側の位置）に形成する。第２のトレンチ部８７の形成方法としては、例えば、リソグラフィー法及びドライエッチング法を用いて、エッチングを行う方法を採用できる。図３４Ａでは、半導体基板８の表面Ｓ３に酸化膜１００を配置した場合を例示している。
次に、固体撮像装置１の製造方法について説明する。
まず、図３４Ａに示すように、光電変換部１９及び第２のトレンチ部８７が形成された半導体基板８を用意する。第２のトレンチ部８７としては、半導体基板８の表面Ｓ３側から掘り込んだ有底のトレンチ部を形成する。また、第２のトレンチ部８７の底面Ｓ１３は、図３１に示した固体撮像装置１の第２のトレンチ部８７の開口部８９よりも深い位置（裏面Ｓ２側の位置）に形成する。第２のトレンチ部８７の形成方法としては、例えば、リソグラフィー法及びドライエッチング法を用いて、エッチングを行う方法を採用できる。図３４Ａでは、半導体基板８の表面Ｓ３に酸化膜１００を配置した場合を例示している。
【0091】
続いて、図３４Ｂに示すように、第２のトレンチ部８７の内側面側に拡散防止膜１０１を形成する。拡散防止膜１０１は、第２のトレンチ部８７の内側面及び底面を被覆するように形成した後、異方性エッチングを用いて底面を被覆する部分のみ除去することで、第２のトレンチ部８７の内側面のみを被覆するように形成される。拡散防止膜１０１は、半導体基板８を構成するシリコン(Si)に対して高い選択比を有する膜である。拡散防止膜１０１の形成方法としては、例えば、シリコン酸化膜(SiO2)とシリコン窒化膜(SiN)とで形成する方法を採用できる。これにより、後述する工程において、第１のトレンチ部８６を形成する際に、第２のトレンチ部８７の内側面が削れることを防止することができる。
【0092】
続いて、図３４Ｃに示すように、半導体基板８の表面Ｓ３側からエッチングを行い、第２のトレンチ部８７の底面Ｓ１３側に第１のトレンチ部８６を形成する。第１のトレンチ部８６としては、第２のトレンチ部８７の底面Ｓ１３側から掘り込んだ有底のトレンチ部を形成する。続いて、図３４Ｄに示すように、第１のトレンチ部８６の内側面から光電変換部１９側にｐ型の不純物を拡散する側壁ドーピングを行い、第１のトレンチ部８６の内側面に沿うように、ｐ型の半導体領域からなる第１のピニング領域１０２を形成する。第１のピニング領域１０２は、図３１に示したピニング領域９８の一部を構成する。側壁ドーピングの方法としては、例えば、プラズマドーピング法（ＰＬＡＤ法）、固相拡散法を採用できる。特に、後述するように、第１のトレンチ部８６の幅Ｗ1が、半導体基板８の裏面Ｓ２側に向かうほど大きい構成とする場合には、コンフォーマリティに優れた固相拡散が好ましい。図３４Ｄでは、プラズマドーピング法を採用し、直進するプラズマによって、第１のトレンチ部８６の内側面側よりも底面側で第１のピニング領域１０２の深さが深くなった場合を例示している。続いて、アニール（ＡＮＬ）処理を行い、ｐ型の不純物を活性化させる。
【0093】
続いて、洗浄を行って、図３４Ｅに示すように、第２のトレンチ部８７の内側面から拡散防止膜１０１を除去する。続いて、第２のトレンチ部８７の内側面から光電変換部１９側にｐ型の不純物を拡散する側壁ドーピングを行い、第２のトレンチ部８７の内側面に沿うように、ｐ型の半導体領域からなる第２のピニング領域１０３を形成する。なお、側壁ドーピングの方法としては、例えば、第１のピニング領域１０２の形成に用いた方法と異なる方法を採用してもよいし、同じ方法を採用してもよい。同じ方法を採用する場合、第１のピニング領域１０２の形成のための側壁ドーピングと、第２のピニング領域１０３の形成のための側壁ドーピングとを同時に行ってもよい。図３４Ｅでは、プラズマドーピング法を採用し、直進するプラズマによって、第１のトレンチ部８６の底面側で第１のピニング領域１０２の深さがさらに深くなった場合を例示している。続いて、アニール処理を行い、ｐ型の不純物を活性化させる。続いて、図３４Ｆに示すように第１のトレンチ部８６及び第２のトレンチ部８７の内面（内側面、底面）に酸化膜(SiO2)１０４を形成する。
【0094】
続いて、図３４Ｇに示すように、第１のトレンチ部８６及び第２のトレンチ部８７の内部に導体部９１を形成する。導体部９１は、第１のトレンチ部８６及び第２のトレンチ部８７内を所定の導体が埋め尽くすように形成する。続いて、図３４Ｈに示すように、半導体基板８の裏面Ｓ２側からエッチングを行い、半導体基板８の裏面Ｓ２側に、図３４Ｉに示したＳＴＩ(Shallow Trench Isolation)部１０７を形成するための溝部１０５を形成する。続いて、図３４Ｉに示すように、溝部１０５の内部に酸化膜(SiO2)１０６を形成する。酸化膜(SiO2)１０６は、溝部１０５内をシリコン酸化物(SiO2)が埋め尽くすように形成する。溝部１０５と酸化膜(SiO2)１０６とにより、ＳＴＩ部１０７を構成する。
続いて、図３４Ｊに示すように、半導体基板８の表面Ｓ３側に、ＦＤ拡散層及びＦＤコンタクトを形成するためのポリシリコン１０８を埋設する。図３４Ｊでは、ＳＴＩ部１０７に埋込コンタクトを形成した場合を例示した。なお、ＦＤ拡散層の形成手法及びＦＤコンタクトの構造及びレイアウトは図３４Ｊに示した形成手法等に限定されない。続いて、図３４Ｋに示すように、転送ゲート１０９を形成する。転送ゲート１０９としては、例えば、平面タイプの転送ゲート、掘り込みタイプ（垂直転送）の転送ゲートを採用できる。
続いて、図３４Ｊに示すように、半導体基板８の表面Ｓ３側に、ＦＤ拡散層及びＦＤコンタクトを形成するためのポリシリコン１０８を埋設する。図３４Ｊでは、ＳＴＩ部１０７に埋込コンタクトを形成した場合を例示した。なお、ＦＤ拡散層の形成手法及びＦＤコンタクトの構造及びレイアウトは図３４Ｊに示した形成手法等に限定されない。続いて、図３４Ｋに示すように、転送ゲート１０９を形成する。転送ゲート１０９としては、例えば、平面タイプの転送ゲート、掘り込みタイプ（垂直転送）の転送ゲートを採用できる。
【0095】
続いて、図３４Ｌに示すように、第１の基板５００を形成した後に、ＳＦ回路のトランジスタ形成及び配線層形成を行い、第１の基板５００に第２の基板６００を積層する。トランジスタの構造としては、例えば、平面レイアウト、２階構造を採用できる。続いて、ロジック回路を有する第３の基板７００を第２の基板６００に接合する。続いて、ＣＭＰ法を用いて、半導体基板８の裏面Ｓ２側の部分を除去し貫通トレンチ部８５を形成する。
続いて、図３４Ｍに示すように、第１の基板５００（半導体基板８）の裏面Ｓ２側にピニング膜８０及び絶縁膜８１をこの順に形成する。続いて、絶縁膜８１の裏面Ｓ１側にカラーフィルタ１６及びマイクロレンズ１７をこの順に形成する。
このような手順により、図３１に示した固体撮像装置１を製造する。
続いて、図３４Ｍに示すように、第１の基板５００（半導体基板８）の裏面Ｓ２側にピニング膜８０及び絶縁膜８１をこの順に形成する。続いて、絶縁膜８１の裏面Ｓ１側にカラーフィルタ１６及びマイクロレンズ１７をこの順に形成する。
このような手順により、図３１に示した固体撮像装置１を製造する。
【0096】
ここで、例えば、第１の基板５００に第２の基板６００及び第３の基板７００を積層した後、半導体基板８の裏面Ｓ２側から掘り込んで第１のトレンチ部８６を形成し、第１のトレンチ部８６の内側面側からｐ型の不純物の拡散を行う場合を考える。この場合、第３の基板７００が有するロジック回路が高温に弱いため、アニール（ＡＮＬ）処理を行うことができない。そのため、ｐ型の不純物を活性化できず、暗電流の発生を抑制できない。
これに対し、第３の実施形態では、第１の基板５００に第２の基板６００及び第３の基板７００を積層する前に、半導体基板８の表面Ｓ３側から掘り込んで第１のトレンチ部８６を形成し、第１のトレンチ部８６の内側面側からｐ型の不純物の拡散を行うようにした。それゆえ、第３の基板７００が有するロジック回路に高温にさらされずに済むため、アニール処理を行うことができ、ｐ型の不純物を活性化でき、暗電流の発生を抑制できる。
これに対し、第３の実施形態では、第１の基板５００に第２の基板６００及び第３の基板７００を積層する前に、半導体基板８の表面Ｓ３側から掘り込んで第１のトレンチ部８６を形成し、第１のトレンチ部８６の内側面側からｐ型の不純物の拡散を行うようにした。それゆえ、第３の基板７００が有するロジック回路に高温にさらされずに済むため、アニール処理を行うことができ、ｐ型の不純物を活性化でき、暗電流の発生を抑制できる。
【0097】
［３－２ 変形例］
（１）第１の実施形態では、第１のトレンチ部８６の幅Ｗ1を、半導体基板８の深さ方向の位置に関わらず一定とする例を示したが、他の構成を採用することもできる。例えば、図３５に示すように、第１のトレンチ部８６の幅Ｗ1が、半導体基板８の裏面Ｓ２側に向かうほど大きくなっている構成としてもよい。ここで、例えば、図３４Ｄ及び図３４Ｅに示すように、第１のトレンチ部８６の内壁面→第２のトレンチ部８７の内壁面の順に側壁ドーピングを行う場合、第１のトレンチ部８６の内壁面は側壁ドーピングが２回行われる。これに対し、第１のトレンチ部８６の幅Ｗ1を、半導体基板８の裏面Ｓ２側に向かうほど大きくした場合、２回目の側壁ドーピングにおいて、第１のトレンチ部８６の内壁面にｐ型の不純物が入り難くすることができ、第１のトレンチ部８６の内壁面のｐ型の不純物の濃度が高くなり過ぎることを防止できる。また、例えば、第１のトレンチ部８６の幅Ｗ1を一定とした場合に比べ、第１のトレンチ部８６が形成される範囲、つまり、比較的幅が広い溝が形成される範囲が狭くて済み、光電変換部１９の体積の減少を抑制できる。
また、第１のトレンチ部８６のテーパー角（互いに対向する内壁面同士がなす角度）と、第２のトレンチ部８７のテーパー角との差は、側壁ドーピングの都合上、可能な限り小さくすることが望ましい。なお、第１のトレンチ部８６の幅Ｗ1を半導体基板８の裏面Ｓ２側に向かうほど大きくした場合、第１のトレンチ部８６の裏面Ｓ２側の端部の幅Ｗ1aは、第２のトレンチ部８７の第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くする。
（１）第１の実施形態では、第１のトレンチ部８６の幅Ｗ1を、半導体基板８の深さ方向の位置に関わらず一定とする例を示したが、他の構成を採用することもできる。例えば、図３５に示すように、第１のトレンチ部８６の幅Ｗ1が、半導体基板８の裏面Ｓ２側に向かうほど大きくなっている構成としてもよい。ここで、例えば、図３４Ｄ及び図３４Ｅに示すように、第１のトレンチ部８６の内壁面→第２のトレンチ部８７の内壁面の順に側壁ドーピングを行う場合、第１のトレンチ部８６の内壁面は側壁ドーピングが２回行われる。これに対し、第１のトレンチ部８６の幅Ｗ1を、半導体基板８の裏面Ｓ２側に向かうほど大きくした場合、２回目の側壁ドーピングにおいて、第１のトレンチ部８６の内壁面にｐ型の不純物が入り難くすることができ、第１のトレンチ部８６の内壁面のｐ型の不純物の濃度が高くなり過ぎることを防止できる。また、例えば、第１のトレンチ部８６の幅Ｗ1を一定とした場合に比べ、第１のトレンチ部８６が形成される範囲、つまり、比較的幅が広い溝が形成される範囲が狭くて済み、光電変換部１９の体積の減少を抑制できる。
また、第１のトレンチ部８６のテーパー角（互いに対向する内壁面同士がなす角度）と、第２のトレンチ部８７のテーパー角との差は、側壁ドーピングの都合上、可能な限り小さくすることが望ましい。なお、第１のトレンチ部８６の幅Ｗ1を半導体基板８の裏面Ｓ２側に向かうほど大きくした場合、第１のトレンチ部８６の裏面Ｓ２側の端部の幅Ｗ1aは、第２のトレンチ部８７の第１のトレンチ部８６との境界部の幅Ｗ2aよりも広くする。
【0098】
（２）また、第１の実施形態では、第１の導体部９２と第２の導体部９３とを同一の材料で形成する例を示したが、他の構成を採用することもできる。例えば、図３６に示すように、第１の導体部９２と第２の導体部９３とを互いに異なる材料で形成する構成としてもよい。第２の導体部９３の材料としては、例えば、リン(P)及びボロン(B)の少なくとも一方が添加されたポリシリコンを採用できる。また、第１の導体部９２の材料としては、例えば、第２の導体部９３の材料よりも抵抗率が低い材料が挙げられる。これにより、導体部９１の抵抗値をより低下でき、画素領域２の外側から印加される負バイアスの電位降下をより適切に抑制できる。それゆえ、画素領域２の外周から遠い画素９、つまり、画素領域２の中央部の画素９における、シェーディング特性の悪化をより適切に抑制することができる。第２の導体部９３の材料よりも抵抗率が低い材料としては、例えば、金属材料（タングステン(W)、アルミニウム(Al)、銅(Cu)等）、ＩＴＯが挙げられる。図３６では、第１の導体部９２が、埋め込み遮光メタルとして機能する金属材料からなる場合を例示している。また、第１の導体部９２は、複数の異種材料が積層された構成としてもよい。
【0099】
（３）また、第１の実施形態では、第１のトレンチ部８６と第２のトレンチ部８７との界面を、可能な限り半導体基板８の裏面Ｓ２側の位置（図３３参照）に形成する例を示したが、他の構成を採用することもできる。例えば、図３７に示すように、図３３に示した位置よりも、半導体基板８の表面Ｓ３に近い側に形成してもよい。図３７では、さらに、クロス部Ｇにおける、第１のトレンチ部８６と第２のトレンチ部８７との界面が、スリット部Ｈにおける界面よりも、表面Ｓ３側に形成されている場合を例示している。
【0100】
（４）また、第１の実施形態では、１つの光電変換部１９に対してカラーフィルタ１６を１つ形成する例を示したが、他の構成を採用することもできる。例えば、２×２、３×３、４×４、１×２の光電変換部１９に対してカラーフィルタ１６を１つ形成する構成としてもよい。２×２の光電変換部１９に対してカラーフィルタ１６を１つ形成する場合には、カラーフィルタ１６の配列としては、例えば、Ｑｕａｄ Ｂａｙｅｒ配列を採用できる。また、１×２の光電変換部１９に対してカラーフィルタ１６を１つ形成する場合には、例えば、１つの画素９に２つの光電変換部１９を形成し、１つの画素９に対して１つのカラーフィルタ１６を形成する構成や、１つの画素９に１つの光電変換部１９を形成し、２つの画素９に対して１つのカラーフィルタ１６を形成する構成を採用できる。
【0101】
（４）また、本技術は、上述したイメージセンサとしての固体撮像装置１の他、ＴｏＦ（Time of Flight）センサとも呼ばれる距離を測定する測距センサ等も含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素９の構造を採用することができる。
【0102】
〈４．第４の実施形態〉
本開示に係る技術（本技術）は、各種の電子機器に適用されてもよい。
図３８は、本技術を適用した電子機器としての撮像装置（ビデオカメラ、デジタルスチルカメラ等）の概略的な構成の一例を示す図である。
図３８に示すように、撮像装置１０００は、レンズ群１００１と、固体撮像装置１００２（第１の実施形態に係る固体撮像装置１）と、ＤＳＰ(Digital Signal Processor)回路１００３と、フレームメモリ１００４と、モニタ１００５と、メモリ１００６とを備えている。ＤＳＰ回路１００３、フレームメモリ１００４、モニタ１００５及びメモリ１００６は、バスライン１００７を介して相互に接続されている。
本開示に係る技術（本技術）は、各種の電子機器に適用されてもよい。
図３８は、本技術を適用した電子機器としての撮像装置（ビデオカメラ、デジタルスチルカメラ等）の概略的な構成の一例を示す図である。
図３８に示すように、撮像装置１０００は、レンズ群１００１と、固体撮像装置１００２（第１の実施形態に係る固体撮像装置１）と、ＤＳＰ(Digital Signal Processor)回路１００３と、フレームメモリ１００４と、モニタ１００５と、メモリ１００６とを備えている。ＤＳＰ回路１００３、フレームメモリ１００４、モニタ１００５及びメモリ１００６は、バスライン１００７を介して相互に接続されている。
【0103】
レンズ群１００１は、被写体からの入射光（像光）を固体撮像装置１００２に導き、固体撮像装置１００２の受光面（画素領域）に結像させる。
固体撮像装置１００２は、上述した第１の実施の形態のＣＭＯＳイメージセンサからなる。固体撮像装置１００２は、レンズ群１００１によって受光面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像装置１００２から供給される画素信号に対して所定の画像処理を行う。そして、ＤＳＰ回路１００３は、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、フレームメモリ１００４に一時的に記憶させる。
固体撮像装置１００２は、上述した第１の実施の形態のＣＭＯＳイメージセンサからなる。固体撮像装置１００２は、レンズ群１００１によって受光面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像装置１００２から供給される画素信号に対して所定の画像処理を行う。そして、ＤＳＰ回路１００３は、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、フレームメモリ１００４に一時的に記憶させる。
【0104】
モニタ１００５は、例えば、液晶パネルや、有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなる。モニタ１００５は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、被写体の画像（動画）を表示する。
メモリ１００６は、ＤＶＤ、フラッシュメモリ等からなる。メモリ１００６は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出して記録する。
メモリ１００６は、ＤＶＤ、フラッシュメモリ等からなる。メモリ１００６は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出して記録する。
【0105】
なお、固体撮像装置１を適用できる電子機器としては、撮像装置１０００に限られるものではなく、他の電子機器にも適用することができる。また、固体撮像装置１００２として、第１の実施形態に係る固体撮像装置１を用いる構成としたが、他の構成を採用することもできる。例えば、第２の実施形態に係る固体撮像装置１、第３の実施形態に係る固体撮像装置１、及び第１～第３の実施形態の変形例に係る固体撮像装置１等、本技術を適用した他の光検出装置を用いる構成としてもよい。
【0106】
なお、本技術は、以下のような構成も取ることができる。
（１）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部と、
前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備える
光検出装置。
（２）
前記第１のトレンチ部の幅は、前記第２のトレンチ部の幅よりも１００ｎｍ以上大きい
前記（１）に記載の光検出装置。
（３）
前記第２の導体部の前記第１面側の端部は、前記第１のトレンチ部の前記底面側の開口部から前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第１のトレンチ部内において、前記底面側の開口部から突出している前記第２の導体部の前記第１面側の端部と接している
前記（１）又は（２）に記載の光検出装置。
（４）
前記第１のトレンチ部の内面及び前記半導体基板の前記第１面を連続的に覆う固定電荷膜を備える
前記（１）から（３）の何れかに記載の光検出装置。
（５）
前記第２の導体は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
前記（１）から（４）の何れかに記載の光検出装置。
（６）
前記第１の導体は、前記第２の導体よりも抵抗率が低い材料である
前記（１）から（５）の何れかに記載の光検出装置。
（７）
前記第１の導体は、金属材料又はＩＴＯである
前記（６）に記載の光検出装置。
（８）
前記半導体基板の厚さ方向から見た場合に、前記第１のトレンチ部の幅方向の中心及び前記第１の導体部の幅方向の中心のそれぞれは、前記第２のトレンチ部の幅方向の中心よりも前記二次元アレイの中心部側に位置している
前記（１）から（７）の何れかに記載の光検出装置。
（９）
さらに、前記半導体基板の前記第１面側に、入射光を回折させる回折構造を備える
前記（１）から（８）の何れかに記載の光検出装置。
（１０）
前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の一方又は両方に形成されている
前記（１）から（９）の何れかに記載の光検出装置。
（１１）
前記半導体基板の厚さ方向から見た場合に、前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置にのみ形成されており、
さらに、前記第１の導体部と前記マイクロレンズとの間に配置され、前記第１の導体部を互いに電気的に接続する第３の導体からなる第３の導体部を備える
前記（１）から（９）の何れかに記載の光検出装置。
（１２）
前記第３の導体は、前記第１の導体と同じ材料、又は前記第２の導体よりも抵抗率が低い材料である
前記（１１）に記載の光検出装置。
（１３）
前記第３の導体は、金属材料又はＩＴＯである
前記（１２）に記載の光検出装置。
（１４）
前記第３の導体部は、前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と重なる位置及び列方向に沿って延びている領域と重なる位置の一方又は両方に形成されている
前記（１）から（１３）の何れかに記載の光検出装置。
（１５）
前記第２の導体部の前記第１面側の端部は、該端部が前記第２のトレンチ部内に位置するように、前記第１のトレンチ部の底面よりも前記第２面側に引っ込んでおり、
前記第１の導体部は、前記第２のトレンチ部内に入り込んで、前記第２の導体部の前記第１面側の端部と接している
前記（１）から（５）の何れかに記載の光検出装置。
（１６）
さらに、前記第１の導体部と前記第２のトレンチ部の内側面との間に配置された層間膜を備え、
前記層間膜は、絶縁膜、固定電荷膜又はそれらが積層された多層膜である
前記（１５）に記載の光検出装置。
（１７）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部と、
前記半導体基板の前記第１面を覆うように配置された固定電荷膜と、
前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部と、
前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備え、
前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している
光検出装置。
（１８）
前記第１の導体部は、前記光電変換部と前記マイクロレンズとの間に配置された透明導電膜である
前記（１７）に記載の光検出装置。
（１９）
前記第１の導体部は、前記貫通トレンチ部と前記マイクロレンズとの間に配置された画素間遮光部である
前記（１７）に記載の光検出装置。
（２０）
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さと、前記半導体基板の前記第１面からの前記絶縁膜の高さとが同一となるように、前記第１面よりも前記マイクロレンズ側に突出している
前記（１７）から（１９）の何れかに記載の光検出装置。
（２１）
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さが、前記第１面からの前記絶縁膜の高さよりも高くなるように、前記第１面よりも前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第２の導体部の前記第１面側の端部の頂面及び側面と接している
前記（１７）に記載の光検出装置。
（２２）
前記貫通トレンチ部内には、複数種類の導体が配置されている
前記（１７）から（２１）の何れかに記載の光検出装置。
（２３）
前記半導体基板の前記第１面に、前記第１面と反対側の第２面側に窪んだ凹構造を備える
前記（１７）から（２２）の何れかに記載の光検出装置。
（２４）
複数の前記マイクロレンズは、隣り合う２以上の前記光電変換部からなる１つの光電変換部群に対して１つ配置される共有型のマイクロレンズを含んでいる
前記（１７）から（２３）の何れかに記載の光検出装置。
（２５）
前記貫通トレンチ部は、前記光電変換部を挟んで互いに対向する部分に、前記光電変換部の内側に突出している突出部を有する
前記（１７）から（２４）の何れかに記載の光検出装置。
（２６）
前記光電変換部間の領域のうちの、前記貫通トレンチ部が形成された領域以外の領域に形成され、前記半導体基板の前記第１面又は前記第１面と反対側の第２面の一方にのみ開口部を有する有底のトレンチ部を備える
前記（１７）から（２５）の何れかに記載の光検出装置。
（２７）
前記半導体基板を有する第１の基板、画素トランジスタを有する第２の半導体基板、及びロジック回路を有する第３の半導体基板がこの順に積層された積層構造を有する
前記（１７）から（２６）の何れかに記載の光検出装置。
（２８）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部と、
前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜とを備え、
前記光電変換部は、第１の導電型の半導体領域を含み、
前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している
光検出装置。
（２９）
前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置における、前記第１のトレンチ部と前記第２のトレンチ部との界面は、その他の位置の前記界面に比べて、前記第１面に近い側に形成されている
前記（２８）に記載の光検出装置。
（３０）
前記第１のトレンチ部は、前記半導体基板の前記第１面側に向かうほど幅が大きくなっており、前記第１のトレンチ部の前記第１面側の端部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっている
前記（２８）又は（２９）に記載の光検出装置。
（３１）
前記導体部は、前記半導体基板の前記第１面側に形成された第１の導体部と、前記半導体基板の前記第２面側に形成された第２の導体部とを有し、
前記第１の導体部と前記第２の導体部とが互いに異なる材料で形成されている
前記（２８）から（３０）の何れかに記載の光検出装置。
（３２）
前記第１の導体部の材料は、前記第２の導体部の材料よりも抵抗率が低い材料である
前記（３１）に記載の光検出装置。
（３３）
前記第２の導体部の材料は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
前記（３１）又は（３２）に記載の光検出装置。
（３４）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を有し、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部、前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を有する光検出装置を備える
電子機器。
（３５）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部、前記半導体基板の前記第１面を覆うように配置された固定電荷膜、前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部、前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を備え、前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している光検出装置を備える
電子機器。
（３６）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を備え、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部、及び前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜を備え、前記光電変換部は、第１の導電型の半導体領域を含み、前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している光検出装置を備える
電子機器。
（１）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部と、
前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備える
光検出装置。
（２）
前記第１のトレンチ部の幅は、前記第２のトレンチ部の幅よりも１００ｎｍ以上大きい
前記（１）に記載の光検出装置。
（３）
前記第２の導体部の前記第１面側の端部は、前記第１のトレンチ部の前記底面側の開口部から前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第１のトレンチ部内において、前記底面側の開口部から突出している前記第２の導体部の前記第１面側の端部と接している
前記（１）又は（２）に記載の光検出装置。
（４）
前記第１のトレンチ部の内面及び前記半導体基板の前記第１面を連続的に覆う固定電荷膜を備える
前記（１）から（３）の何れかに記載の光検出装置。
（５）
前記第２の導体は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
前記（１）から（４）の何れかに記載の光検出装置。
（６）
前記第１の導体は、前記第２の導体よりも抵抗率が低い材料である
前記（１）から（５）の何れかに記載の光検出装置。
（７）
前記第１の導体は、金属材料又はＩＴＯである
前記（６）に記載の光検出装置。
（８）
前記半導体基板の厚さ方向から見た場合に、前記第１のトレンチ部の幅方向の中心及び前記第１の導体部の幅方向の中心のそれぞれは、前記第２のトレンチ部の幅方向の中心よりも前記二次元アレイの中心部側に位置している
前記（１）から（７）の何れかに記載の光検出装置。
（９）
さらに、前記半導体基板の前記第１面側に、入射光を回折させる回折構造を備える
前記（１）から（８）の何れかに記載の光検出装置。
（１０）
前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域及び列方向に沿って延びている領域の一方又は両方に形成されている
前記（１）から（９）の何れかに記載の光検出装置。
（１１）
前記半導体基板の厚さ方向から見た場合に、前記貫通トレンチ部は、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置にのみ形成されており、
さらに、前記第１の導体部と前記マイクロレンズとの間に配置され、前記第１の導体部を互いに電気的に接続する第３の導体からなる第３の導体部を備える
前記（１）から（９）の何れかに記載の光検出装置。
（１２）
前記第３の導体は、前記第１の導体と同じ材料、又は前記第２の導体よりも抵抗率が低い材料である
前記（１１）に記載の光検出装置。
（１３）
前記第３の導体は、金属材料又はＩＴＯである
前記（１２）に記載の光検出装置。
（１４）
前記第３の導体部は、前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と重なる位置及び列方向に沿って延びている領域と重なる位置の一方又は両方に形成されている
前記（１）から（１３）の何れかに記載の光検出装置。
（１５）
前記第２の導体部の前記第１面側の端部は、該端部が前記第２のトレンチ部内に位置するように、前記第１のトレンチ部の底面よりも前記第２面側に引っ込んでおり、
前記第１の導体部は、前記第２のトレンチ部内に入り込んで、前記第２の導体部の前記第１面側の端部と接している
前記（１）から（５）の何れかに記載の光検出装置。
（１６）
さらに、前記第１の導体部と前記第２のトレンチ部の内側面との間に配置された層間膜を備え、
前記層間膜は、絶縁膜、固定電荷膜又はそれらが積層された多層膜である
前記（１５）に記載の光検出装置。
（１７）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部と、
前記半導体基板の前記第１面を覆うように配置された固定電荷膜と、
前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部と、
前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部と、
前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜とを備え、
前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している
光検出装置。
（１８）
前記第１の導体部は、前記光電変換部と前記マイクロレンズとの間に配置された透明導電膜である
前記（１７）に記載の光検出装置。
（１９）
前記第１の導体部は、前記貫通トレンチ部と前記マイクロレンズとの間に配置された画素間遮光部である
前記（１７）に記載の光検出装置。
（２０）
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さと、前記半導体基板の前記第１面からの前記絶縁膜の高さとが同一となるように、前記第１面よりも前記マイクロレンズ側に突出している
前記（１７）から（１９）の何れかに記載の光検出装置。
（２１）
前記第２の導体部の前記第１面側の端部は、前記半導体基板の前記第１面からの前記第２の導体部の高さが、前記第１面からの前記絶縁膜の高さよりも高くなるように、前記第１面よりも前記マイクロレンズ側に突出しており、
前記第１の導体部は、前記第２の導体部の前記第１面側の端部の頂面及び側面と接している
前記（１７）に記載の光検出装置。
（２２）
前記貫通トレンチ部内には、複数種類の導体が配置されている
前記（１７）から（２１）の何れかに記載の光検出装置。
（２３）
前記半導体基板の前記第１面に、前記第１面と反対側の第２面側に窪んだ凹構造を備える
前記（１７）から（２２）の何れかに記載の光検出装置。
（２４）
複数の前記マイクロレンズは、隣り合う２以上の前記光電変換部からなる１つの光電変換部群に対して１つ配置される共有型のマイクロレンズを含んでいる
前記（１７）から（２３）の何れかに記載の光検出装置。
（２５）
前記貫通トレンチ部は、前記光電変換部を挟んで互いに対向する部分に、前記光電変換部の内側に突出している突出部を有する
前記（１７）から（２４）の何れかに記載の光検出装置。
（２６）
前記光電変換部間の領域のうちの、前記貫通トレンチ部が形成された領域以外の領域に形成され、前記半導体基板の前記第１面又は前記第１面と反対側の第２面の一方にのみ開口部を有する有底のトレンチ部を備える
前記（１７）から（２５）の何れかに記載の光検出装置。
（２７）
前記半導体基板を有する第１の基板、画素トランジスタを有する第２の半導体基板、及びロジック回路を有する第３の半導体基板がこの順に積層された積層構造を有する
前記（１７）から（２６）の何れかに記載の光検出装置。
（２８）
半導体基板と、
前記半導体基板に二次元アレイ状に形成された複数の光電変換部と、
前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズと、
前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部とを備え、
前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、
さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部と、
前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜とを備え、
前記光電変換部は、第１の導電型の半導体領域を含み、
前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している
光検出装置。
（２９）
前記半導体基板の厚さ方向から見た場合に、前記半導体基板の前記光電変換部間の領域のうち、前記二次元アレイの行方向に沿って延びている領域と列方向に沿って延びている領域とが互いに交差する位置における、前記第１のトレンチ部と前記第２のトレンチ部との界面は、その他の位置の前記界面に比べて、前記第１面に近い側に形成されている
前記（２８）に記載の光検出装置。
（３０）
前記第１のトレンチ部は、前記半導体基板の前記第１面側に向かうほど幅が大きくなっており、前記第１のトレンチ部の前記第１面側の端部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっている
前記（２８）又は（２９）に記載の光検出装置。
（３１）
前記導体部は、前記半導体基板の前記第１面側に形成された第１の導体部と、前記半導体基板の前記第２面側に形成された第２の導体部とを有し、
前記第１の導体部と前記第２の導体部とが互いに異なる材料で形成されている
前記（２８）から（３０）の何れかに記載の光検出装置。
（３２）
前記第１の導体部の材料は、前記第２の導体部の材料よりも抵抗率が低い材料である
前記（３１）に記載の光検出装置。
（３３）
前記第２の導体部の材料は、リン及びボロンの少なくとも一方が添加されたポリシリコンである
前記（３１）又は（３２）に記載の光検出装置。
（３４）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を有し、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の幅よりも広くなっており、さらに、前記第１のトレンチ部内に配置された第１の導体からなる第１の導体部、前記第２のトレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記第２のトレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を有する光検出装置を備える
電子機器。
（３５）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部、前記半導体基板の前記第１面を覆うように配置された固定電荷膜、前記固定電荷膜と前記マイクロレンズとの間に配置された第１の導体からなる第１の導体部、前記貫通トレンチ部内に配置され、前記第１面側の端部が前記第１の導体部と接し、且つ前記第１の導体と異なる第２の導体からなる第２の導体部、及び前記貫通トレンチ部の内側面と前記第２の導体部との間に配置された絶縁膜を備え、前記絶縁膜の前記第１面側の端部は、前記貫通トレンチ部の前記第１面側の開口部から前記マイクロレンズ側に突出している光検出装置を備える
電子機器。
（３６）
半導体基板、前記半導体基板に二次元アレイ状に形成された複数の光電変換部、前記半導体基板の受光面である第１面側に配置された複数のマイクロレンズ、及び前記半導体基板の前記光電変換部間の領域のうちの少なくとも一部に形成され、前記半導体基板を該半導体基板の厚さ方向に貫通する貫通トレンチ部を備え、前記貫通トレンチ部は、前記半導体基板の前記第１面側に形成され、前記第１面に開口部を有する第１のトレンチ部、並びに前記第１面と反対側の第２面側に形成され、前記第１のトレンチ部の底面及び前記第２面のそれぞれに開口部を有する第２のトレンチ部を有し、前記第１のトレンチ部の幅が前記第２のトレンチ部の前記第１のトレンチ部との境界部の幅よりも広くなっており、さらに、前記第１のトレンチ部内及び前記第２のトレンチ部内に配置された導体部、及び前記第１のトレンチ部の内側面と前記導体部との間、並びに前記第２のトレンチ部の内側面と前記導体部との間に配置された絶縁膜を備え、前記光電変換部は、第１の導電型の半導体領域を含み、前記半導体基板は、前記光電変換部と前記貫通トレンチ部との間に、前記第１のトレンチ部の内側面及び前記第２のトレンチ部の内側面に連続的に沿うように形成された、前記第１の導電型とは逆導電型の半導体領域からなるピニング領域を有している光検出装置を備える
電子機器。
【符号の説明】
【0107】
１…固体撮像装置、２…画素領域、３…垂直駆動回路、４…カラム信号処理回路、５…水平駆動回路、６…出力回路、７…制御回路、８…半導体基板、９…画素、１０…画素駆動配線、１１…垂直信号線、１２…水平信号線、１３…固定電荷膜、１４…絶縁膜、１５…受光層、１６…カラーフィルタ、１７…マイクロレンズ、１８…配線層、１９…光電変換部、２０…ｐ型半導体領域、２１…ｎ型半導体領域、２２…ｐwell領域、２３…貫通トレンチ部、２４…第１のトレンチ部、２５…第２のトレンチ部、２６…開口部、２７…端部、２８…開口部、２９…開口部、３０…第２の導体部、３１…絶縁膜、３２…端部、３３…第１の導体部、３４…層間絶縁膜、３５…溝、３６…導体層、３７…回折構造、３８…第３の導体部、３９…端部、４０…層間膜、４９…固定電荷膜、５０…反射防止膜、５１…透明導電膜、５１a…第１の透明導電膜、５１b…第２の透明導電膜、５２…貫通トレンチ部、５３…導体部、５４…端部、５５…開口部、５６…絶縁膜、５７…端部、５８…画素間遮光部、５９…第１の遮光膜、６０…第２の遮光膜、６１,６２…絶縁膜、６３…凹構造、６４…光電変換部群、６５…開口部、６６…トレンチ部、６７…突出部、６８…画素トランジスタ、６９…ロジック回路、７０…転送ゲート、７１…フローティングディフュージョン、７２…パッド部、８０…ピニング膜、８１…絶縁膜、８２…ｐ型半導体領域、８３…ｎ型半導体領域、８４…ｐ型半導体領域、８５…貫通トレンチ部、８６…第１のトレンチ部、８７…第２のトレンチ部、８８…開口部、８９…開口部、９０…開口部、９１…導体部、９２…第１の導体部、９３…第２の導体部、９４…端部、９５…端部、９６…絶縁膜、９７…端部、９８…ピニング領域、９９…画素間遮光部、１００…酸化膜、１０１…拡散防止膜、１０２…第１のピニング領域、１０３…第２のピニング領域、１０４…酸化膜、１０５…溝部、１０６…酸化膜、１０７…ＳＴＩ部、１０８…ポリシリコン、１０９…転送ゲート、５００…第１の基板、６００…第２の半導体基板、７００…第３の半導体基板、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像装置、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…モニタ、１００６…メモリ、１００７…バスライン
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34A】
【図34B】
【図34C】
【図34D】
【図34E】
【図34F】
【図34G】
【図34H】
【図34I】
【図34J】
【図34K】
【図34L】
【図34M】
【図35】
【図36】
【図37】
【図38】