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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024103191
(43)【公開日】2024-08-01
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 13/16 20060101AFI20240725BHJP
G06F 12/00 20060101ALI20240725BHJP
G06F 13/10 20060101ALI20240725BHJP
G06F 13/36 20060101ALI20240725BHJP
G06F 13/12 20060101ALI20240725BHJP
【ＦＩ】
G06F13/16 510D
G06F12/00 550E
G06F12/00 560A
G06F12/00 597U
G06F13/10 310E
G06F13/36 530B
G06F13/12 330A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023007389
(22)【出願日】2023-01-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】石黒 孝
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA14
5B160MB06
(57)【要約】
【課題】 データ伝送に関する性能と消費電力のバランスを保つことができるメモリシステムを実現する。
【解決手段】 実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリを制御する。コントローラは、ホストからメモリシステムに対して発行された１つ以上のコマンドに関する情報に基づいて、ホストとメモリシステムとの間のリンクに含まれる複数のレーンの内、動作状態に設定されるレーンの数を決定する。コントローラは、複数のレーンの内、決定された数のレーンを動作状態に設定する。コントローラは、複数のレーンの内、決定された数のレーン以外のレーンを低消費電力状態に設定する
【選択図】図３
【解決手段】 実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリを制御する。コントローラは、ホストからメモリシステムに対して発行された１つ以上のコマンドに関する情報に基づいて、ホストとメモリシステムとの間のリンクに含まれる複数のレーンの内、動作状態に設定されるレーンの数を決定する。コントローラは、複数のレーンの内、決定された数のレーンを動作状態に設定する。コントローラは、複数のレーンの内、決定された数のレーン以外のレーンを低消費電力状態に設定する
【選択図】図３
【特許請求の範囲】
【請求項1】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御し、
前記ホストから前記メモリシステムに対して発行された１つ以上のコマンドに関する情報に基づいて、前記ホストと前記メモリシステムとの間のリンクに含まれる複数のレーンの内、動作状態に設定されるレーンの数を決定し、
前記複数のレーンの内、前記決定された数のレーンを前記動作状態に設定し、
前記複数のレーンの内、前記決定された数のレーン以外のレーンを低消費電力状態に設定するように構成されるコントローラと、
を具備する、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御し、
前記ホストから前記メモリシステムに対して発行された１つ以上のコマンドに関する情報に基づいて、前記ホストと前記メモリシステムとの間のリンクに含まれる複数のレーンの内、動作状態に設定されるレーンの数を決定し、
前記複数のレーンの内、前記決定された数のレーンを前記動作状態に設定し、
前記複数のレーンの内、前記決定された数のレーン以外のレーンを低消費電力状態に設定するように構成されるコントローラと、
を具備する、
メモリシステム。
【請求項2】
前記情報は、前記ホストによって発行された後、対応する処理が前記メモリシステムにおいてまだ行われていないコマンドの数である第１コマンド数に関する情報を含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記第１コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第１コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項２に記載のメモリシステム。
前記第１コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第１コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項２に記載のメモリシステム。
【請求項4】
前記情報は、前記ホストによって発行された後、前記メモリシステムによってまだ受け付けられていないコマンドの数である第２コマンド数に関する情報を含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記第２コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第２コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項４に記載のメモリシステム。
前記第２コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第２コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項４に記載のメモリシステム。
【請求項6】
前記情報は、前記ホストによって発行され、前記メモリシステムによって受け付けられた後、対応する処理が前記メモリシステムにおいてまだ行われていないコマンドの数である第３コマンド数に関する情報を含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項7】
前記コントローラは、
前記第３コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第３コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項６に記載のメモリシステム。
前記第３コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第３コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項６に記載のメモリシステム。
【請求項8】
前記情報は、前記ホストによって発行され、前記メモリシステムによって受け付けられた後、対応する処理が前記メモリシステムにおいて一部行われたもののまだすべての処理が完了していないコマンドの数である第４コマンド数に関する情報を含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項9】
前記コントローラは、
前記第４コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第４コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項８に記載のメモリシステム。
前記第４コマンド数が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記第４コマンド数が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項８に記載のメモリシステム。
【請求項10】
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記ホストから前記メモリシステムに転送されるべきデータの内、まだ転送されていないデータの量である第１データ量を示す情報と、前記１つ以上のコマンドの少なくともいずれかに応じて前記メモリシステムから前記ホストに転送されるべきデータの内、まだ転送されていないデータの量である第２データ量を示す情報とを含む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項11】
前記コントローラは、
前記第１データ量と、前記第２データ量と、の合計が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記合計が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項１０に記載のメモリシステム。
前記第１データ量と、前記第２データ量と、の合計が増加した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させ、
前記合計が減少した場合、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項１０に記載のメモリシステム。
【請求項12】
前記１つ以上のコマンドの少なくともいずれかに応じて前記ホストから前記メモリシステムに転送されるべきデータは、前記不揮発性メモリに書き込まれるべきデータである、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項13】
前記１つ以上のコマンドの少なくともいずれかに応じて前記メモリシステムから前記ホストに転送されるべきデータは、前記不揮発性メモリから読み出されたデータである、
請求項１２に記載のメモリシステム。
請求項１２に記載のメモリシステム。
【請求項14】
ランダムアクセスメモリをさらに具備し、
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリに書き込まれるべきデータの、前記ランダムアクセスメモリへの格納が完了したことを示す格納完了情報を含み、
前記コントローラは、前記格納完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項１に記載のメモリシステム。
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリに書き込まれるべきデータの、前記ランダムアクセスメモリへの格納が完了したことを示す格納完了情報を含み、
前記コントローラは、前記格納完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を減少させるように構成される、
請求項１に記載のメモリシステム。
【請求項15】
ランダムアクセスメモリをさらに具備し、
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリから読み出されたデータの、前記ランダムアクセスメモリへの格納が完了したことを示す格納完了情報を含み、
前記コントローラは、前記格納完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させるように構成される、
請求項１に記載のメモリシステム。
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリから読み出されたデータの、前記ランダムアクセスメモリへの格納が完了したことを示す格納完了情報を含み、
前記コントローラは、前記格納完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させるように構成される、
請求項１に記載のメモリシステム。
【請求項16】
ランダムアクセスメモリをさらに具備し、
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリから読み出されるべきデータを前記不揮発性メモリから前記ランダムアクセスメモリへ出力する準備が完了したことを示す出力準備完了情報を含み、
前記コントローラは、前記出力準備完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させるように構成される、
請求項１に記載のメモリシステム。
前記情報は、前記１つ以上のコマンドの少なくともいずれかに応じて前記不揮発性メモリから読み出されるべきデータを前記不揮発性メモリから前記ランダムアクセスメモリへ出力する準備が完了したことを示す出力準備完了情報を含み、
前記コントローラは、前記出力準備完了情報に応じ、前記複数のレーンの内、前記動作状態に設定されるレーンの数を増加させるように構成される、
請求項１に記載のメモリシステム。
【請求項17】
前記リンクは、ＰＣＩｅ規格で規定されたリンクパワーステートＬ０ｐに設定されている、
請求項１乃至請求項１６のいずれか一項に記載のメモリシステム。
請求項１乃至請求項１６のいずれか一項に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを制御する技術に関する。
【背景技術】
【0002】
ホストとメモリシステムとを接続するためのインタフェース規格の１つとして、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格が知られている。ＰＣＩｅ規格に準拠したインタフェースにより、ホストとメモリシステムとはリンクと称される伝送経路を介して接続される。リンク上では、パケットを用いてデータが伝送される。パケットを用いて伝送されるデータは、例えば、ホストからメモリシステムへの要求、メモリシステムからホストへの応答、またはユーザデータを含む。
【0003】
ＰＣＩｅ規格では、デバイスが動作状態であってもリンクを低消費電力状態に設定可能な機能が規定されている。この機能は、Ａｃｔｉｖｅ Ｓｔａｔｅ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ（ＡＳＰＭ）と称される。
【0004】
リンクを介したパケット伝送が特定の期間無い場合、デバイスは、ＡＳＰＭ機能により、リンクを通常動作状態から低消費電力状態に遷移させる。ＰＣＩｅ規格において、通常動作状態は、例えば、リンクパワーステートＬ０として規定される。また、低消費電力状態は、例えば、リンクパワーステートＬ１として規定される。
【0005】
ＰＣＩｅ Ｇｅｎ６（ＰＣＩｅ ６．０規格）では新たに、リンクパワーステートＬ０内に、ｆｌｏｗ ｃｏｎｔｒｏｌ ｕｎｉｔ（ＦＬＩＴ）モードにおけるリンクパワーステートＬ０ｐが規定されている。リンクパワーステートＬ０ｐは、データ伝送可能であり、且つ消費電力を低減可能なリンクパワーステートである。リンクパワーステートＬ０ｐでは、リンク幅（ｌｉｎｋ ｗｉｄｔｈ）が動的に制御されることによって、消費電力が低減され得る。リンク幅は、リンクに含まれる複数のレーンの内の、通常動作状態に設定されているレーンの数である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０２１／００４２２４８号明細書
【特許文献2】米国特許出願公開第２０１９／０２５０９３０号明細書
【特許文献3】米国特許第１１０８０２１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の一実施形態は、データ伝送に関する性能と消費電力とのバランスを保つことができるメモリシステムを提供する。
【課題を解決するための手段】
【0008】
実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリを制御する。コントローラは、ホストからメモリシステムに対して発行された１つ以上のコマンドに関する情報に基づいて、ホストとメモリシステムとの間のリンクに含まれる複数のレーンの内、動作状態に設定されるレーンの数を決定する。コントローラは、複数のレーンの内、決定された数のレーンを動作状態に設定する。コントローラは、複数のレーンの内、決定された数のレーン以外のレーンを低消費電力状態に設定する。
【図面の簡単な説明】
【0009】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態のメモリシステムにおいて、リンク幅に応じて設定されるレーンの状態の例を示す図。
【図3】実施形態のメモリシステムにおけるリンク幅の第１の制御例を示すタイムチャート。
【図4】実施形態のメモリシステムにおいて実行される第１リンク幅制御処理の手順の例を示すフローチャート。
【図5】実施形態のメモリシステムにおけるリンク幅の第２の制御例を示すタイムチャート。
【図6】実施形態のメモリシステムにおいて実行される第２リンク幅制御処理の手順の例を示すフローチャート。
【発明を実施するための形態】
【0010】
以下、実施の形態について図面を参照して説明する。
【0011】
まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成の例を説明する。情報処理システム１は、ホストデバイス２とメモリシステム３とを含む。
【0012】
ホストデバイス２は、データをメモリシステム３に格納する情報処理装置である。ホストデバイス２は、例えば、大量且つ多様なデータをメモリシステム３に格納するストレージサーバ、またはパーソナルコンピュータである。以下では、ホストデバイス２を、ホスト２と称する。
【0013】
メモリシステム３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリシステム３は、ストレージデバイスとも称される。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現される。
【0014】
メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に接続され得る。
【0015】
ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩｅ、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）等の規格に準拠する。
【0016】
メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリ４、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５、およびコントローラ６を備える。
【0017】
ＮＡＮＤ型フラッシュメモリ４は、１つ以上のメモリチップを含む。各メモリチップは、ページバッファ４１とメモリセルアレイ４２とを含む。ページバッファ４１は、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）で構成される。メモリセルアレイ４２は、複数のブロックを含む。各ブロックは、それぞれがデータを不揮発に記憶するように構成された複数のメモリセルを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0018】
データ書き込み動作の際、コントローラ６から受信されたデータは、ページバッファ４１に一時的に格納された後、メモリセルアレイ４２にプログラムされる。コントローラ６から受信されたデータをページバッファ４１に一時的に格納する動作をデータイン動作と称する。また、ページバッファ４１に一時的に格納されたデータをメモリセルアレイ４２にプログラムする動作をプログラム動作と称する。
【0019】
データ読み出し動作の際、メモリセルアレイ４２から読み出されたデータは、ページバッファ４１に一時的に格納された後、コントローラ６に出力される。メモリセルアレイ４２から読み出されたデータをページバッファ４１に一時的に格納する動作をセンス動作と称する。また、ページバッファ４１に一時的に格納されたデータをコントローラ６に出力する動作をデータアウト動作と称する。
【0020】
ＤＲＡＭ５は、揮発性のメモリである。ＤＲＡＭ５の記憶領域は、例えば、ファームウェア（ＦＷ）の格納領域、および論理物理アドレス変換テーブルのキャッシュ領域として割り当てられる。ＤＲＡＭ５の記憶領域は、ユーザデータを一時的に記憶するバッファ領域として割り当てられてもよい。
【0021】
コントローラ６は、ＮＡＮＤ型フラッシュメモリ４およびＤＲＡＭ５を制御するメモリコントローラである。コントローラ６は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現される。
【0022】
コントローラ６は、例えば、セントラルプロセッシングユニット（ＣＰＵ）１１、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１３、ＳＲＡＭインタフェース（ＳＲＡＭ Ｉ／Ｆ）１４、ホストインタフェース（ホストＩ／Ｆ）１５、およびＳＲＡＭ１６を含む。これらＣＰＵ１１、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、ＳＲＡＭ Ｉ／Ｆ１４、およびホストＩ／Ｆ１５は、バス１０を介して接続されていてもよい。
【0023】
ＣＰＵ１１は、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、ＳＲＡＭ Ｉ／Ｆ１４、およびホストＩ／Ｆ１５を制御するように構成されたプロセッサである。ＣＰＵ１１は、ＮＡＮＤ型フラッシュメモリ４からＤＲＡＭ５にロードされたＦＷを実行することによって、様々な処理を行う。ＦＷは、ＣＰＵ１１に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１１は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１１の動作は、ＣＰＵ１１によって実行されるＦＷによって制御される。コントローラ６内の各部の機能は、コントローラ６内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１１がＦＷを実行することによって実現されてもよい。
【0024】
ＮＡＮＤ Ｉ／Ｆ１２は、コントローラ６とＮＡＮＤ型フラッシュメモリ４とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
【0025】
ＮＡＮＤ Ｉ／Ｆ１２は、ＮＡＮＤ型フラッシュメモリ４を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１２は、複数のチャネルを介して、ＮＡＮＤ型フラッシュメモリ４内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ４とコントローラ６との間のアクセスを広帯域化することができる。
【0026】
ＮＡＮＤ Ｉ／Ｆ１２は、出力準備完了情報１２１をコントローラ６内の各部、例えばホストＩ／Ｆ１５に送出可能である。出力準備完了情報１２１は、リードコマンドに応じて読み出されるべきユーザデータをＮＡＮＤ型フラッシュメモリ４から出力する準備が完了したことを示す情報を含む。ＮＡＮＤ型フラッシュメモリ４（より詳しくはメモリセルアレイ４２）から読み出されたユーザデータは、データアウト動作によって、例えば、ＳＲＡＭ１６へ送出され、ＳＲＡＭ１６に一時的に格納される。なお、ＮＡＮＤ型フラッシュメモリ４から読み出されたユーザデータは、ＤＲＡＭ５へ送出され、ＤＲＡＭ５に一時的に格納されてもよい。ＮＡＮＤ Ｉ／Ｆ１２は、例えば、リードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されるべきユーザデータを、ＳＲＡＭ１６またはＤＲＡＭ５へ出力する準備が完了したことに応じ、出力準備完了情報１２１をホストＩ／Ｆ１５に送出する。ＮＡＮＤ Ｉ／Ｆ１２は、例えば、リードコマンドに応じてセンス動作が完了したことに応じ、出力準備完了情報１２１をホストＩ／Ｆ１５に送出する。
【0027】
ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ５へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。
【0028】
ＳＲＡＭ Ｉ／Ｆ１４は、ＳＲＡＭ１６を制御するように構成されたＳＲＡＭ制御回路として機能する。ＳＲＡＭ１６は、揮発性のメモリである。ＳＲＡＭ１６の記憶領域は、例えば、ユーザデータを一時的に記憶するバッファ領域（データバッファ）として割り当てられる。ＳＲＡＭ１６に格納されるユーザデータは、例えば、ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ４に書き込まれるべきユーザデータ、およびリードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されたユーザデータである。ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ４に書き込まれるべきユーザデータを、ライトデータとも称する。リードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されたユーザデータを、リードデータとも称する。
【0029】
ＳＲＡＭ Ｉ／Ｆ１４は、データ格納完了情報１４１をコントローラ６内の各部、例えばホストＩ／Ｆ１５に送出可能である。データ格納完了情報１４１は、ライトデータのＳＲＡＭ１６への格納が完了したことを示す情報と、リードデータのＳＲＡＭ１６への格納が完了したことを示す情報の少なくともいずれかを含む。具体的には、ＳＲＡＭ Ｉ／Ｆ１４は、例えば、ライトデータのＳＲＡＭ１６への格納が完了したことに応じ、データ格納完了情報１４１をホストＩ／Ｆ１５に送出する。ＳＲＡＭ Ｉ／Ｆ１４は、例えば、ライトデータに対するデータイン動作の準備が完了したことに応じ、データ格納完了情報１４１をホストＩ／Ｆ１５に送出する。また、ＳＲＡＭ Ｉ／Ｆ１４は、例えば、リードデータのＳＲＡＭ１６への格納が完了したことに応じ、データ格納完了情報１４１をホストＩ／Ｆ１５に送出する。ＳＲＡＭ Ｉ／Ｆ１４は、例えば、リードデータに対するデータアウト動作が完了したことに応じ、データ格納完了情報１４１をホストＩ／Ｆ１５に送出する。
【0030】
なお、ライトデータがＤＲＡＭ５に格納される場合には、ＤＲＡＭ Ｉ／Ｆ１３が、ライトデータのＤＲＡＭ５への格納が完了したことを示す情報をホストＩ／Ｆ１５に送出する。また、リードデータがＤＲＡＭ５に格納される場合には、ＤＲＡＭ Ｉ／Ｆ１３が、リードデータのＤＲＡＭ５への格納が完了したことを示す情報をホストＩ／Ｆ１５に送出する。
【0031】
以下では、ＳＲＡＭ１６にライトデータおよびリードデータが格納される場合について例示する。
【0032】
ホストＩ／Ｆ１５は、メモリシステム３とホスト２との間の通信を行うインタフェースとして機能する回路である。ホストＩ／Ｆ１５は、ホスト２にパケットを送信するための回路と、ホスト２からパケットを受信するための回路とを含む。パケットは、例えば、ＰＣＩｅ規格に準拠したパケットである。パケットは、例えば、コマンド、応答、またはユーザデータを含む。コマンドは、例えば、入出力（Ｉ／Ｏ）コマンド、または各種制御コマンドである。Ｉ／Ｏコマンドは、例えば、リードコマンド、またはライトコマンドである。
【0033】
ホストＩ／Ｆ１５は、例えば、ＰＣＩｅ ＰＨＹ２１、ＰＣＩｅリンクコントローラ２２、およびＮＶＭｅコントローラ２３を備える。
【0034】
ＰＣＩｅ ＰＨＹ２１は、シリアルインタフェースを介してホスト２と接続される回路である。このシリアルインタフェースは、ホスト２とメモリシステム３とを相互接続可能なリンク３１を含む。ＰＣＩｅ ＰＨＹ２１は、ＰＣＩｅ規格で規定された物理レイヤに相当する。ＰＣＩｅ ＰＨＹ２１は、例えば、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。ＰＣＩｅ ＰＨＹ２１は、リンク３１を介してデータを物理的に送受信するインタフェース動作を行う。
【0035】
リンク３１は、複数のレーンで構成される。複数のレーンそれぞれは、ホスト２からメモリシステム３へ伝送される信号用の信号線と、メモリシステム３からホスト２へ伝送される信号用の信号線とのペアである。複数のレーンそれぞれは、例えば、レーン番号で特定される。図１では、リンク３１が８つのレーン０、レーン１、……、およびレーン７で構成される場合を例示している。８つのレーン０、レーン１、……、およびレーン７は、例えば、０から７までのレーン番号でそれぞれ特定される。
【0036】
ＰＣＩｅリンクコントローラ２２は、リンク３１を管理し、ＰＣＩｅ ＰＨＹ２１とＮＶＭｅコントローラ２３との間でデータをやり取りするための処理を行う回路である。より具体的には、ＰＣＩｅリンクコントローラ２２は、リンク３１およびＰＣＩｅ ＰＨＹ２１を介してホスト２からパケットを受信する。ＰＣＩｅリンクコントローラ２２は、パケットを処理して、例えば、ＮＶＭｅコントローラ２３に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ２２は、取得されたデータをＮＶＭｅコントローラ２３に送出する。ＮＶＭｅコントローラ２３に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ４へのアクセスに関連するデータである。より詳しくは、ＮＶＭｅコントローラ２３に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ４に対するリードコマンド、ライトコマンド、およびユーザデータである。
【0037】
ＰＣＩｅリンクコントローラ２２は、リンク幅制御部２２１を備える。リンク幅制御部２２１は、ホスト２からメモリシステム３に対して発行されたコマンドに関する情報に基づいて、リンク幅を制御する。リンク幅制御部２２１の具体的な動作については、図３から図６を参照して後述する。
【0038】
ＮＶＭｅコントローラ２３は、ＮＡＮＤ型フラッシュメモリ４に対するリードコマンド、またはライトコマンドのようなトランザクションを処理する回路である。ＮＶＭｅコントローラ２３は、ＰＣＩｅ ＰＨＹ２１およびＰＣＩｅリンクコントローラ２２を介してホスト２から受信したデータに含まれるコマンドに応じた動作を行う。また、ＮＶＭｅコントローラ２３は、コマンドに対する応答を含むデータをＰＣＩｅリンクコントローラ２２およびＰＣＩｅ ＰＨＹ２１を介してホスト２へ送信するための動作を行う。ＮＶＭｅコントローラ２３による動作は、例えば、ＮＶＭｅ規格に準拠する。また、ＮＶＭｅコントローラ２３は、コマンド情報２３１を管理する。
【0039】
コマンド情報２３１は、ホスト２からメモリシステム３に対して発行された１つ以上のコマンドに関する情報を含む。より具体的には、コマンド情報２３１は、例えば、ホスト２によって発行された後、対応する処理がメモリシステム３においてまだ行われていないコマンドの数に関する情報を含む。ホスト２によって発行された後、対応する処理がメモリシステム３においてまだ行われていないコマンドを、未処理コマンドと称する。未処理コマンドは、（ａ）ホスト２によって発行された後、メモリシステム３によってまだ受け付けられていないコマンド（以下、未受付コマンドと称する）と、（ｂ）ホスト２によって発行され、メモリシステム３によって受け付けられた後、対応する処理がメモリシステム３においてまだ行われていないコマンド（以下、未実行コマンドと称する）と、（ｃ）ホスト２によって発行され、メモリシステム３によって受け付けられた後、対応する処理がメモリシステム３において一部行われたもののまだすべての処理が完了していないコマンド（以下、未完了コマンドと称する）と、を含む。ホスト２によって発行され、メモリシステム３によって受け付けられたコマンドは、ＰＣＩｅ ＰＨＹ２１およびＰＣＩｅリンクコントローラ２２を介してホスト２から受信したデータに含まれるコマンドである。コマンド情報２３１は、例えば、未処理コマンドの総数を示す情報を含む。未処理コマンドの総数は、未受付コマンドの総数、未実行コマンドの総数、および未完了コマンドの総数、のうちのいずれかであってもよい。あるいは、未処理コマンドの総数は、未受付コマンドの総数、未実行コマンドの総数、および未完了コマンドの総数、のうちの任意の２つ以上の総数の和であってもよい。
【0040】
なお、コマンド情報２３１によって管理される対象のコマンドは、特定の種類のコマンドであってもよい。特定の種類のコマンドは、例えば、リードコマンド、およびライトコマンドである。この場合、コマンド情報２３１は、例えば、ホスト２によって発行された後、対応する処理がメモリシステム３においてまだ行われていないリードコマンドおよびライトコマンドの総数に関する情報を含む。
【0041】
また、ホスト２によるコマンドの発行は、例えば、ホスト２が、ホスト２内のメモリ（例えば、サブミッションキュー）にコマンドを格納して、コマンドが格納される位置を示すポインタの値を、メモリシステム３内のレジスタ（すなわち、サブミッションキュー・テール・ドアベル・レジスタ）に書き込むことを意味する。メモリシステム３によるコマンドの受け付けは、例えば、メモリシステム３（より詳しくはコントローラ６）がホスト２内のメモリからコマンドをフェッチしたことを意味する。コントローラ６は、例えば、コマンドをフェッチすべき位置を示すポインタ（すなわち、サブミッションキュー・ヘッド・ドアベル・レジスタ）と、サブミッションキュー・テール・ドアベル・レジスタとの差分から、未受付コマンドの数を管理し得る。
【0042】
コマンド情報２３１は、コマンドに応じてホスト２からメモリシステム３に転送されるべきデータの内、まだ転送されていないデータの量を示す情報と、コマンドに応じてメモリシステム３からホスト２に転送されるべきデータの内、まだ転送されていないデータの量を示す情報とを含んでいてもよい。コマンドに応じてホスト２からメモリシステム３に転送されるべきデータは、例えば、ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ４に書き込まれるべきユーザデータである。コマンドに応じてメモリシステム３からホスト２に転送されるべきデータは、例えば、リードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されたユーザデータである。以下では、コマンドに応じてホスト２からメモリシステム３に転送されるべきデータの内、まだ転送されていないデータの量と、コマンドに応じてメモリシステム３からホスト２に転送されるべきデータの内、まだ転送されていないデータの量と、の合計を、残りデータ転送量と称する。
【0043】
このように、ＰＣＩｅ ＰＨＹ２１、ＰＣＩｅリンクコントローラ２２、およびＮＶＭｅコントローラ２３は、ホスト２とメモリシステム３との間のデータ伝送を制御および管理する。
【0044】
ここで、リンクに対して設定されるリンクパワーステートについて説明する。リンクパワーステートは、リンクに対して設定される電力状態である。リンクパワーステートは、例えば、ＰＣＩｅ規格で規定されたＡＳＰＭ機能によって設定される。より具体的には、リンクパワーステートは、例えば、ＡＳＰＭ機能を有するＰＣＩｅリンクコントローラ２２によって制御される。ＡＳＰＭ機能は、デバイス（例えば、メモリシステム３）が動作状態であってもリンクを低消費電力状態に設定可能な機能である。リンクパワーステートは、例えば、リンクパワーステートＬ０とリンクパワーステートＬ１とを含む。リンクパワーステートＬ０は、通常動作状態（アクティブ状態）である。リンクパワーステートＬ１は、低消費電力状態（インアクティブ状態）である。
【0045】
リンクパワーステートＬ０は、リンクパワーステートＬ０ｐを含むことがある。リンクパワーステートＬ０ｐは、ＰＣＩｅ Ｇｅｎ６で新たに規定されたＦＬＩＴモードにおけるリンクパワーステートである。ＦＬＩＴモードは、物理レイヤでデータの再送が可能なモードである。ＦＬＩＴモードでは、上位レイヤから受け取ったデータが、例えば２５６バイト単位のＦＬＩＴパケットに分解され、ＦＬＩＴパケット単位で再送制御が行われる。リンクパワーステートＬ０ｐは、データ伝送可能であり、且つ消費電力を低減可能なリンクパワーステートである。リンクパワーステートＬ０ｐでは、少なくとも１つのレーンが通常動作状態（すなわち、データ伝送可能な状態）に維持される。そのため、リンクパワーステートＬ０ｐでは、リンクが切れることがない。リンクパワーステートＬ０ｐでは、リンク幅が動的に制御されることによって、消費電力が低減され得る。
【0046】
リンクがリンクパワーステートＬ０ｐに設定されている間、リンクに含まれる複数のレーンそれぞれは、通常動作状態と低消費電力状態のいずれかに設定される。低消費電力状態における消費電力は、通常動作状態における消費電力よりも低い。通常動作状態に設定されているレーンを、アクティブなレーンとも称する。低消費電力状態に設定されているレーンを、インアクティブなレーンとも称する。リンクパワーステートＬ０ｐに遷移したリンク内のインアクティブなレーンでは、リンクパワーステートＬ１に遷移したリンク内のレーンと同程度の消費電力の低減が期待される。リンク幅は、リンクに含まれる複数のレーンの内のアクティブなレーンの数Ｎで表される。リンク幅は、例えば、“ｘＮ”と表記される。ＰＣＩｅ規格では、例えば、リンクが８つのレーンで構成される場合、リンク幅は、ｘ１、ｘ２、ｘ４、およびｘ８のいずれかに設定される。つまり、リンクがリンクパワーステートＬ０ｐに設定されている間、８つのレーンの内、１つ、２つ、４つ、または８つのレーンが通常動作状態に設定される。残りのレーンは、低消費電力状態に設定される。
【0047】
リンク３１がリンクパワーステートＬ０ｐに遷移した場合に、８つのレーンそれぞれが設定される状態について具体的に説明する。８つのレーンを、レーン０、レーン１、……、およびレーン７とする。
【0048】
図２は、リンク幅に応じて設定されるレーンの状態の例を示す。図２では、リンク幅がｘＮである場合の、アクティブなレーンのレーン番号と、インアクティブなレーンのレーン番号とを示している。なお、レーン０は、リンク幅に関わらず常に通常動作状態に設定されるレーンである。つまり、レーン０は、リンク幅に関わらず常にアクティブなレーンである。
【0049】
リンク幅がｘ１である場合、レーン０は通常動作状態に設定され、レーン１からレーン７までの７つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ１に相当する１つのレーン（レーン０）がアクティブなレーンであり、残りの７つのレーン（レーン１～レーン７）はインアクティブなレーンである。
【0050】
リンク幅がｘ２である場合、レーン０とレーン１の２つのレーンは通常動作状態に設定され、レーン２からレーン７までの６つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ２に相当する２つのレーン（レーン０およびレーン１）がアクティブなレーンであり、残りの６つのレーン（レーン２～レーン７）はインアクティブなレーンである。
【0051】
リンク幅がｘ４である場合、レーン０からレーン３までの４つのレーンは通常動作状態に設定され、レーン４からレーン７までの４つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ４に相当する４つのレーン（レーン０～レーン３）がアクティブなレーンであり、残りの４つのレーン（レーン４～レーン７）はインアクティブなレーンである。
【0052】
リンク幅がｘ８である場合、レーン０からレーン７までの８つのレーンは通常動作状態に設定される。つまり、この場合、リンク幅ｘ８に相当する８つのレーン（レーン０～レーン７）はアクティブなレーンである。
【0053】
ここで、リンク幅が広げられる、または狭められる場合に状態が遷移するレーンの単位について説明する。
【0054】
リンク幅が広げられる場合、リンク３１では、広げられるリンク幅に応じた特定の単位で、レーンが低消費電力状態から通常動作状態に遷移する。具体的には、リンク幅がｘ１からｘ２に広げられる場合、１つのレーン（レーン１）が低消費電力状態から通常動作状態に遷移する（図２中のＴ１）。リンク幅がｘ２からｘ４に広げられる場合、２つのレーン（レーン２およびレーン３）が低消費電力状態から通常動作状態に遷移する（図２中のＴ２）。リンク幅がｘ４からｘ８に広げられる場合、４つのレーン（レーン４、レーン５、レーン６、およびレーン７）が低消費電力状態から通常動作状態に遷移する（図２中のＴ３）。
【0055】
リンク幅が狭められる場合にも同様に、リンク３１では、狭められるリンク幅に応じた特定の単位で、レーンが通常動作状態から低消費電力状態に遷移する。具体的には、リンク幅がｘ８からｘ４に狭められる場合、４つのレーン（レーン４、レーン５、レーン６、およびレーン７）が通常動作状態から低消費電力状態に遷移する（図２中のＴ３）。リンク幅がｘ４からｘ２に狭められる場合、２つのレーン（レーン２およびレーン３）が通常動作状態から低消費電力状態に遷移する（図２中のＴ２）。リンク幅がｘ２からｘ１に狭められる場合、１つのレーン（レーン１）が通常動作状態から低消費電力状態に遷移する（図２中のＴ１）。
【0056】
このように、リンク３１では、リンク幅が広げられること、または狭められることに応じて、対応する単位のレーンの状態が遷移する。以下では、リンク幅がｘ１とｘ２との間で変化する場合に状態が遷移する１つのレーン（レーン１）を、第１グループのレーンとも称する。リンク幅がｘ２とｘ４との間で変化する場合に状態が遷移する２つのレーン（レーン２およびレーン３）を、第２グループのレーンとも称する。リンク幅がｘ４とｘ８との間で変化する場合に状態が遷移する４つのレーン（レーン４、レーン５、レーン６、およびレーン７）を、第３グループのレーンとも称する。なお、リンク幅に関わらず通常動作状態に設定されるレーン０を、第０グループのレーンとも称する。
【0057】
次いで、図３から図６を参照して、ＰＣＩｅリンクコントローラ２２のリンク幅制御部２２１の具体的な動作について説明する。リンク幅制御部２２１は、コマンド情報２３１に基づいて、リンク幅を決定する。そして、リンク幅制御部２２１は、ＰＣＩｅ ＰＨＹ２１を介して、決定されたリンク幅に対応する数のレーンを通常動作状態に設定し、残りのレーンを低消費電力状態に設定する。
【0058】
具体的には、リンク幅制御部２２１は、コマンド情報２３１に基づいて、リンク幅を狭める動作、またはリンク幅を広げる動作を行う。リンク幅を狭める動作は、未処理コマンドの数、および残りデータ転送量のいずれかの減少に応じて、リンク３１に含まれるレーンの内、通常動作状態に設定されるレーンの数を減少させ、低消費電力状態に設定されるレーンの数を増加させる動作である。リンク幅を広げる動作は、未処理コマンドの数、および残りデータ転送量のいずれかの増加に応じて、リンク３１に含まれるレーンの内、通常動作状態に設定されるレーンの数を増加させ、低消費電力状態に設定されるレーンの数を減少させる動作である。以下では、リンク幅を狭める動作と、リンク幅を広げる動作とをそれぞれ具体的に説明する。なお、ここでは、コマンド情報２３１が、リードコマンドおよびライトコマンドについての未処理コマンドの総数（以下、未処理リード／ライトコマンド数と称する）を示す場合について例示する。また、リンク３１の最大リンク幅がｘ８であるものとする。
【0059】
（リンク幅を狭める動作）
リンク幅制御部２２１が未処理リード／ライトコマンド数の減少に応じてリンク幅を狭める動作について説明する。リンク幅を狭める場合のリンク幅ｘｎに対応する閾値を、ＴＮｎとする。閾値ＴＮｎは、リンク幅をリンク幅ｘｎからリンク幅ｘ（ｎ／２）に狭めるか否かの判定に用いられる閾値である。閾値ＴＮｎは、０以上の整数である。リンク幅ｘｎに対応する閾値ＴＮｎは、リンク幅ｘ（ｎ／２）に対応する閾値ＴＮ（ｎ／２）よりも大きい。
リンク幅制御部２２１が未処理リード／ライトコマンド数の減少に応じてリンク幅を狭める動作について説明する。リンク幅を狭める場合のリンク幅ｘｎに対応する閾値を、ＴＮｎとする。閾値ＴＮｎは、リンク幅をリンク幅ｘｎからリンク幅ｘ（ｎ／２）に狭めるか否かの判定に用いられる閾値である。閾値ＴＮｎは、０以上の整数である。リンク幅ｘｎに対応する閾値ＴＮｎは、リンク幅ｘ（ｎ／２）に対応する閾値ＴＮ（ｎ／２）よりも大きい。
【0060】
具体的には、リンク３１の最大リンク幅がｘ８である場合、リンク幅をｘ８からｘ４に狭めるか否かの判定に用いられる閾値は、ＴＮ８である。リンク幅をｘ４からｘ２に狭めるか否かの判定に用いられる閾値は、ＴＮ４である。リンク幅をｘ２からｘ１に狭めるか否かの判定に用いられる閾値は、ＴＮ２である。リンク幅をｘ１からｘ０に狭めるか否か（すなわち、リンクパワーステートＬ０ｐからリンクパワーステートＬ１に遷移させるか否か）の判定に用いられる閾値は、ＴＮ１である。ＴＮ８は、ＴＮ４よりも大きい。ＴＮ４は、ＴＮ２よりも大きい。ＴＮ２は、ＴＮ１よりも大きい。ＴＮ１は、例えば、０である。
【0061】
図３は、リンク幅制御部２２１によるリンク幅の第１の制御例を示すタイムチャートである。第１の制御例は、未処理リード／ライトコマンド数の減少に応じて、リンク幅が狭められる場合の制御例を示す。
【0062】
ここでは、時刻ｔ１０において、未処理リード／ライトコマンド数がａ個であり、リンク３１がパワーステートＬ０に設定されていることを想定する。リンク３１がパワーステートＬ０に設定されている場合、リンク幅はｘ８（最大リンク幅）である。リンク幅がｘ８であるので、全てのレーン（レーン０、レーン１、レーン２、レーン３、レーン４、レーン５、レーン６、およびレーン７）が通常動作状態に設定されている。なお、図３に示した（ａ－１）は、（ＴＮ８＋１）よりも大きいものとする。
【0063】
時刻ｔ１１において、未処理リード／ライトコマンド数は、（ａ－１）個に減少している。リンク幅制御部２２１は、（ａ－１）が閾値ＴＮ８より大きいので、リンク幅ｘ８を維持する。
【0064】
時刻ｔ１２において、未処理リード／ライトコマンド数は、（ＴＮ８＋１）個に減少している。リンク幅制御部２２１は、（ＴＮ８＋１）が閾値ＴＮ８より大きいので、リンク幅ｘ８を維持する。
【0065】
時刻ｔ１３において、未処理リード／ライトコマンド数は、ＴＮ８個に減少している。そして、未処理リード／ライトコマンド数は、時刻ｔ１３から時刻ｔ１４までの期間ｐの間、ＴＮ８個に維持されている。
【0066】
時刻ｔ１４において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＮ８以下である状態が期間ｐ以上継続したことに応じ、リンク３１をリンクパワーステートＬ０からリンクパワーステートＬ０ｐに遷移させ、リンク幅をｘ８からｘ４に狭める。期間ｐは、任意に設定される継続時間である。リンク幅制御部２２１は、リンク幅をｘ８からｘ４に狭める場合、ＰＣＩｅ ＰＨＹ２１を介して、例えば、第３グループのレーン（レーン４、レーン５、レーン６、およびレーン７）を低消費電力状態に設定する。
【0067】
次いで、時刻ｔ１５において、未処理リード／ライトコマンド数は、（ＴＮ４＋１）個に減少している。リンク幅制御部２２１は、（ＴＮ４＋１）が閾値ＴＮ４より大きいので、リンク幅ｘ４を維持する。
【0068】
時刻ｔ１６において、未処理リード／ライトコマンド数は、ＴＮ４個に減少している。そして、未処理リード／ライトコマンド数は、時刻ｔ１６から時刻ｔ１７までの期間ｐの間、ＴＮ４個に維持されている。
【0069】
時刻ｔ１７において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＮ４以下である状態が期間ｐ以上継続したことに応じ、リンク幅をｘ４からｘ２に狭める。リンク幅制御部２２１は、リンク幅をｘ４からｘ２に狭める場合、ＰＣＩｅ ＰＨＹ２１を介して、例えば、第２グループのレーン（レーン２、およびレーン３）をさらに低消費電力状態に設定する。
【0070】
次いで、時刻ｔ１８において、未処理リード／ライトコマンド数は、（ＴＮ２＋１）個に減少している。リンク幅制御部２２１は、（ＴＮ２＋１）が閾値ＴＮ２より大きいので、リンク幅ｘ２を維持する。
【0071】
時刻ｔ１９において、未処理リード／ライトコマンド数は、ＴＮ２個に減少している。そして、未処理リード／ライトコマンド数は、時刻ｔ１９から時刻ｔ２０までの期間ｐの間、ＴＮ２個に維持されている。
【0072】
時刻ｔ２０において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＮ２以下である状態が期間ｐ以上継続したことに応じ、リンク幅をｘ２からｘ１に狭める。リンク幅制御部２２１は、リンク幅をｘ２からｘ１に狭める場合、ＰＣＩｅ ＰＨＹ２１を介して、例えば、第１グループのレーン（レーン１）をさらに低消費電力状態に設定する。
【0073】
次いで、時刻ｔ２１において、未処理リード／ライトコマンド数は、（ＴＮ１＋１）個に減少している。リンク幅制御部２２１は、（ＴＮ１＋１）が閾値ＴＮ１より大きいので、リンク幅ｘ１を維持する。
【0074】
時刻ｔ２２において、未処理リード／ライトコマンド数は、ＴＮ１個に減少している。そして、未処理リード／ライトコマンド数は、時刻ｔ２２から時刻ｔ２３までの期間ｐの間、ＴＮ１個に維持されている。
【0075】
時刻ｔ２３において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＮ１以下である状態が期間ｐ以上継続したことに応じ、リンク３１をリンクパワーステートＬ０ｐからリンクパワーステートＬ１に遷移させる。したがって、リンク幅はｘ０になる。
【0076】
このような制御により、リンク幅制御部２２１は、未処理リード／ライトコマンド数の減少に応じて、段階的にリンク幅を狭めることができる。なお、図３に示した第１の制御例において、未処理リード／ライトコマンド数は、残りデータ転送量に置き換えられてもよい。その場合、リンク幅制御部２２１は、残りデータ転送量の減少に応じて、段階的にリンク幅を狭めることができる。
【0077】
図４は、リンク幅制御部２２１によって実行される第１リンク幅制御処理の手順の例を示すフローチャートである。第１リンク幅制御処理は、未処理リード／ライトコマンド数の減少に応じてリンク幅を狭める処理である。リンク幅制御部２２１は、例えば、リンクパワーステートがＬ０とＬ０ｐのいずれかに設定されている間、例えば、期間ｐ毎に第１リンク幅制御処理を実行する。なお、第１リンク幅制御処理で用いられるフラグ（以下、第１フラグと称する）は、例えばメモリシステム３の起動後の初期状態において、クリアされているものとする。第１フラグは、未処理リード／ライトコマンド数が閾値以下になったことを示すフラグである。
【0078】
まず、リンク幅制御部２２１は、未処理リード／ライトコマンド数を取得する（ステップＳ１０１）。リンク幅制御部２２１は、リンク幅を現在のリンク幅ｘｎから狭める場合の判定に用いられる閾値ＴＮｎを取得する（ステップＳ１０２）。そして、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＮｎ以下であるか否かを判定する（ステップＳ１０３）。
【0079】
未処理リード／ライトコマンド数が閾値ＴＮｎを上回っている場合（ステップＳ１０３でｎｏ）、リンク幅制御部２２１は、第１フラグがセットされているか否かを判定する（ステップＳ１０４）。
【0080】
第１フラグがセットされている場合（ステップＳ１０４でｙｅｓ）、リンク幅制御部２２１は、第１フラグをクリアし（ステップＳ１０５）、第１リンク幅制御処理を終了する。つまり、未処理リード／ライトコマンド数が閾値ＴＮｎ以下である状態が期間ｐ以上継続していないので、リンク幅を狭めることなく、第１リンク幅制御処理を終了する。
【0081】
第１フラグがセットされていない場合（ステップＳ１０４でｎｏ）、リンク幅制御部２２１は第１リンク幅制御処理を終了する。つまり、未処理リード／ライトコマンド数が閾値ＴＮｎを上回っているので、リンク幅を狭めることなく、第１リンク幅制御処理を終了する。
【0082】
未処理リード／ライトコマンド数が閾値ＴＮｎ以下である場合（ステップＳ１０３でｙｅｓ）、リンク幅制御部２２１は、第１フラグがセットされているか否かを判定する（ステップＳ１０６）。
【0083】
第１フラグがセットされていない場合（ステップＳ１０６でｎｏ）、リンク幅制御部２２１は、第１フラグをセットし（ステップＳ１０７）、第１リンク幅制御処理を終了する。
【0084】
第１フラグがセットされている場合（ステップＳ１０６でｙｅｓ）、リンク幅制御部２２１は、リンク３１がリンクパワーステートＬ０に設定されているか否かを判定する（ステップＳ１０８）。
【0085】
リンク３１がリンクパワーステートＬ０に設定されている場合（ステップＳ１０８でｙｅｓ）、リンク幅制御部２２１は、リンク３１を、リンクパワーステートＬ０からリンクパワーステートＬ０ｐに遷移させる（ステップＳ１０９）。リンク幅制御部２２１は、リンク幅を半分に狭める（ステップＳ１１０）。そして、リンク幅制御部２２１は、第１フラグをクリアし（ステップＳ１１１）、第１リンク幅制御処理を終了する。
【0086】
リンク３１がリンクパワーステートＬ０に設定されていない場合（ステップＳ１０８でｎｏ）、すなわち、リンク３１がリンクパワーステートＬ０ｐに設定されている場合、リンク幅制御部２２１は、未処理リード／ライトコマンド数が０であるか否かを判定する（ステップＳ１１２）。
【0087】
未処理リード／ライトコマンド数が０でない場合（ステップＳ１１２でｎｏ）、リンク幅制御部２２１は、リンク幅を半分に狭める（ステップＳ１１０）。そして、リンク幅制御部２２１は、第１フラグをクリアし（ステップＳ１１１）、第１リンク幅制御処理を終了する。
【0088】
未処理リード／ライトコマンド数が０である場合（ステップＳ１１２でｙｅｓ）、リンク幅制御部２２１は、リンク３１を、リンクパワーステートＬ０ｐからリンクパワーステートＬ１に遷移させる（ステップＳ１１３）。そして、リンク幅制御部２２１は、第１フラグをクリアし（ステップＳ１１１）、第１リンク幅制御処理を終了する。
【0089】
以上の第１リンク幅制御処理により、未処理リード／ライトコマンド数が閾値ＴＮｎ以下である状態が期間ｐ以上継続した場合、リンク幅制御部２２１は、リンク幅を半分に狭める。また、未処理リード／ライトコマンド数が閾値ＴＮｎ以下である状態が期間ｐ以上継続し、且つ未処理リード／ライトコマンド数が０である場合、リンク幅制御部２２１は、リンク３１をリンクパワーステートＬ０ｐからリンクパワーステートＬ１に遷移させる。これにより、メモリシステム３では、未処理リード／ライトコマンド数が減少した場合に、リンク３１における必要なデータ転送の性能を維持しながら、消費電力を低減できる。したがって、メモリシステム３では、未処理リード／ライトコマンド数に応じて、リンク３１のデータ転送の性能と消費電力のバランスを保つことができる。
【0090】
なお、リンク幅制御部２２１は、第１リンク幅制御処理において、未処理リード／ライトコマンド数を、残りデータ転送量に置き換えて実行してもよい。その場合、メモリシステム３では、残りデータ転送量に応じて、リンク３１のデータ転送の性能と消費電力のバランスを保つことができる。
【0091】
（リンク幅を広げる動作）
次いで、リンク幅制御部２２１が未処理リード／ライトコマンド数の増加に応じてリンク幅を広げる動作について説明する。リンク幅を広げる場合のリンク幅ｘｎに対応する閾値を、ＴＷｎとする。閾値ＴＷｎは、リンク幅をリンク幅ｘｎからリンク幅ｘ（２ｎ）に広げるか否かの判定に用いられる閾値である。閾値ＴＷｎは、１以上の整数である。リンク幅ｘｎに対応する閾値ＴＷｎは、リンク幅ｘ（２ｎ）に対応する閾値ＴＷ（２ｎ）よりも小さい。
次いで、リンク幅制御部２２１が未処理リード／ライトコマンド数の増加に応じてリンク幅を広げる動作について説明する。リンク幅を広げる場合のリンク幅ｘｎに対応する閾値を、ＴＷｎとする。閾値ＴＷｎは、リンク幅をリンク幅ｘｎからリンク幅ｘ（２ｎ）に広げるか否かの判定に用いられる閾値である。閾値ＴＷｎは、１以上の整数である。リンク幅ｘｎに対応する閾値ＴＷｎは、リンク幅ｘ（２ｎ）に対応する閾値ＴＷ（２ｎ）よりも小さい。
【0092】
具体的には、リンク３１の最大リンク幅がｘ８である場合、リンク幅をｘ１からｘ２に広げるか否かの判定に用いられる閾値は、ＴＷ１である。リンク幅をｘ２からｘ４に広げるか否かの判定に用いられる閾値は、ＴＷ２である。リンク幅をｘ４からｘ８に広げるか否かの判定に用いられる閾値は、ＴＷ４である。ＴＷ１は、ＴＷ２よりも小さい。ＴＷ２は、ＴＷ４よりも小さい。
【0093】
図５は、リンク幅制御部２２１によるリンク幅の第２の制御例を示すタイムチャートである。第２の制御例は、未処理リード／ライトコマンド数の増加に応じて、リンク幅が広げられる場合の制御例を示す。
【0094】
ここでは、時刻ｔ５０において、未処理リード／ライトコマンド数が０個であり、リンク３１が、リンク幅がｘ１であるパワーステートＬ０ｐに設定されていることを想定する。リンク幅がｘ１であるので、第０グループのレーン（レーン０）は通常動作状態に設定され、他の第１グループ、第２グループ、および第３グループのレーン（レーン１、レーン２、レーン３、レーン４、レーン５、レーン６、およびレーン７）は低消費電力状態に設定されている。なお、図５に示した（ＴＷ１－１）は、１よりも大きいものとする。
【0095】
時刻ｔ５１において、未処理リード／ライトコマンド数は、１個に増加している。リンク幅制御部２２１は、１が閾値ＴＷ１より小さいので、リンク幅ｘ１を維持する。
【0096】
時刻ｔ５２において、未処理リード／ライトコマンド数は、（ＴＷ１－１）個に増加している。リンク幅制御部２２１は、（ＴＷ１－１）が閾値ＴＷ１より小さいので、リンク幅ｘ１を維持する。
【0097】
時刻ｔ５３において、未処理リード／ライトコマンド数は、ＴＷ１個に増加している。そして、未処理リード／ライトコマンド数は、時刻ｔ５３から時刻ｔ５４までの期間ｑの間、ＴＷ１個に維持されている。
【0098】
時刻ｔ５４において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＷ１以上である状態が期間ｑ以上継続したことに応じ、リンク幅をｘ１からｘ２に広げる。期間ｑは、任意に設定される継続時間である。期間ｑは、期間ｐと同一であってもよいし、異なっていてもよい。リンク幅制御部２２１は、リンク幅をｘ１からｘ２に広げる場合、ＰＣＩｅ ＰＨＹ２１を介して、例えば、第１グループのレーン（レーン１）を通常動作状態に設定する。
【0099】
次いで、時刻ｔ５５において、未処理リード／ライトコマンド数は、（ＴＷ２－１）個に増加している。リンク幅制御部２２１は、（ＴＷ２－１）が閾値ＴＷ２より小さいので、リンク幅ｘ２を維持する。
【0100】
時刻ｔ５６において、未処理リード／ライトコマンド数は、ＴＷ２個に増加している。そして、未処理リード／ライトコマンド数は、時刻ｔ５６から時刻ｔ５７までの期間ｑの間、ＴＷ２個に維持されている。
【0101】
時刻ｔ５７において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＷ２以上である状態が期間ｑ以上継続したことに応じ、リンク幅をｘ２からｘ４に広げる。リンク幅制御部２２１は、リンク幅をｘ２からｘ４に広げる場合、ＰＣＩｅ ＰＨＹ２１を介して、例えば、第２グループのレーン（レーン２、およびレーン３）をさらに通常動作状態に設定する。
【0102】
次いで、時刻ｔ５８において、未処理リード／ライトコマンド数は、（ＴＷ４－１）個に増加している。リンク幅制御部２２１は、（ＴＷ４－１）が閾値ＴＷ４より小さいので、リンク幅ｘ４を維持する。
【0103】
時刻ｔ５９において、未処理リード／ライトコマンド数は、ＴＷ４個に増加している。そして、未処理リード／ライトコマンド数は、時刻ｔ５９から時刻ｔ６０までの期間ｑの間、ＴＷ４個に維持されている。
【0104】
時刻ｔ６０において、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＷ４以上である状態が期間ｑ以上継続したことに応じ、リンク３１をリンクパワーステートＬ０ｐからリンクパワーステートＬ０に遷移させる。したがって、リンク幅はｘ８になる。
【0105】
このような制御により、リンク幅制御部２２１は、未処理リード／ライトコマンド数の増加に応じて、段階的にリンク幅を広げることができる。なお、図５に示した第２の制御例において、未処理リード／ライトコマンド数は、残りデータ転送量に置き換えられてもよい。その場合、リンク幅制御部２２１は、残りデータ転送量の増加に応じて、段階的にリンク幅を広げることができる。
【0106】
また、リンク幅制御部２２１によるリンク幅を狭める動作とリンク幅を広げる動作とにヒステリシスを持たせてもよい。この場合、例えば、リンク幅をリンク幅ｘｎからリンク幅ｘ（２ｎ）に広げるか否かの判定に用いられる閾値ＴＷｎは、リンク幅ｘ（２ｎ）からリンク幅ｘｎに狭めるか否かの判定に用いられる閾値ＴＮ（２ｎ）よりも大きな値に設定される。閾値ＴＷｎと閾値ＴＮ（２ｎ）とが同じ値であったならば、未処理リード／ライトコマンド数が１変化したことに応じて、リンク幅ｘｎとリンク幅ｘ（２ｎ）との間でリンク幅が頻繁に切り替えられる可能性がある。本実施形態のメモリシステム３では、閾値ＴＷｎが閾値ＴＮ（２ｎ）よりも大きな値に設定されることにより、リンク幅ｘｎとリンク幅ｘ（２ｎ）との間の頻繁な切り替えを回避できる。
【0107】
図６は、リンク幅制御部２２１によって実行される第２リンク幅制御処理の手順の例を示すフローチャートである。第２リンク幅制御処理は、未処理リード／ライトコマンド数の増加に応じてリンク幅を広げる処理である。リンク幅制御部２２１は、例えば、リンクパワーステートがＬ０ｐに設定されている間、例えば、期間ｑ毎に第２リンク幅制御処理を実行する。なお、第２リンク幅制御処理で用いられるフラグ（以下、第２フラグと称する）は、例えばメモリシステム３の起動後の初期状態において、クリアされているものとする。第２フラグは、未処理リード／ライトコマンド数が閾値以上になったことを示すフラグである。
【0108】
まず、リンク幅制御部２２１は、未処理リード／ライトコマンド数を取得する（ステップＳ２０１）。リンク幅制御部２２１は、リンク幅を現在のリンク幅ｘｎから広げる場合の判定に用いられる閾値ＴＷｎを取得する（ステップＳ２０２）。そして、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＷｎ以上であるか否かを判定する（ステップＳ２０３）。
【0109】
未処理リード／ライトコマンド数が閾値ＴＷｎ未満である場合（ステップＳ２０３でｎｏ）、リンク幅制御部２２１は、第２フラグがセットされているか否かを判定する（ステップＳ２０４）。
【0110】
第２フラグがセットされている場合（ステップＳ２０４でｙｅｓ）、リンク幅制御部２２１は、第２フラグをクリアし（ステップＳ２０５）、第２リンク幅制御処理を終了する。つまり、未処理リード／ライトコマンド数が閾値ＴＷｎ以上である状態が期間ｑ以上継続していないので、リンク幅を広げることなく、第２リンク幅制御処理を終了する。
【0111】
第２フラグがセットされていない場合（ステップＳ２０４でｎｏ）、リンク幅制御部２２１は第２リンク幅制御処理を終了する。つまり、未処理リード／ライトコマンド数が閾値ＴＷｎ未満であるので、リンク幅を広げることなく、第２リンク幅制御処理を終了する。
【0112】
未処理リード／ライトコマンド数が閾値ＴＷｎ以上である場合（ステップＳ２０３でｙｅｓ）、リンク幅制御部２２１は、第２フラグがセットされているか否かを判定する（ステップＳ２０６）。
【0113】
第２フラグがセットされていない場合（ステップＳ２０６でｎｏ）、リンク幅制御部２２１は、第２フラグをセットし（ステップＳ２０７）、第２リンク幅制御処理を終了する。
【0114】
第２フラグがセットされている場合（ステップＳ２０６でｙｅｓ）、リンク幅制御部２２１は、現在のリンク幅から広げられた場合のリンク幅が最大リンク幅であるか否かを判定する（ステップＳ２０８）。
【0115】
現在のリンク幅から広げられた場合のリンク幅が最大リンク幅である場合（ステップＳ２０８でｙｅｓ）、リンク幅制御部２２１は、リンク３１を、リンクパワーステートＬ０ｐからリンクパワーステートＬ０に遷移させる（ステップＳ２０９）。そして、リンク幅制御部２２１は、第２フラグをクリアし（ステップＳ２１０）、第２リンク幅制御処理を終了する。
【0116】
現在のリンク幅から広げられた場合のリンク幅が最大リンク幅でない場合（ステップＳ２０８でｎｏ）、リンク幅制御部２２１は、リンク幅を２倍に広げる（ステップＳ２１１）。そして、リンク幅制御部２２１は、第２フラグをクリアし（ステップＳ２１０）、第２リンク幅制御処理を終了する。
【0117】
以上の第２リンク幅制御処理により、リンク幅制御部２２１は、未処理リード／ライトコマンド数が閾値ＴＷｎ以上である状態が期間ｑ以上継続した場合に、リンク幅を２倍に広げる。また、広げられたリンク幅が最大リンク幅である場合には、リンク幅制御部２２１は、リンク３１をリンクパワーステートＬ０ｐからリンクパワーステートＬ０に遷移させる。これにより、メモリシステム３では、未処理リード／ライトコマンド数が増加した場合に、消費電力を低減しながら、リンク３１において必要なデータ転送の性能を確保できる。したがって、メモリシステム３では、未処理リード／ライトコマンド数に応じて、リンク３１のデータ転送の性能と消費電力のバランスを保つことができる。
【0118】
なお、リンク幅制御部２２１は、第２リンク幅制御処理において、未処理リード／ライトコマンド数を、残りデータ転送量に置き換えて実行してもよい。その場合、メモリシステム３では、残りデータ転送量に応じて、リンク３１のデータ転送の性能と消費電力のバランスを保つことができる。
【0119】
また、リンク幅制御部２２１は、リンク幅を狭める動作とリンク幅を広げる動作のそれぞれにおいて、データ格納完了情報１４１および出力準備完了情報１２１をさらに用いてもよい。
【0120】
具体的には、例えば、リンク幅制御部２２１は、ライトデータのＳＲＡＭ１６への格納が完了したことを示すデータ格納完了情報１４１に応じ、現在のリンク幅ｘｎをリンク幅ｘ（ｎ／２）に狭める。これは、ホスト２からメモリシステム３に転送されるべきライトデータのＳＲＡＭ１６への格納が完了したことにより、ホスト２からメモリシステム３へのデータ転送に必要なバンド幅が減少することが予測されるためである。
【0121】
例えば、リンク幅制御部２２１は、リードデータのＳＲＡＭ１６への格納が完了したことを示すデータ格納完了情報１４１に応じ、現在のリンク幅ｘｎをリンク幅ｘ（２ｎ）に広げる。これは、ＳＲＡＭ１６に格納されたリードデータが、メモリシステム３からホスト２に転送されるべきデータであるので、メモリシステム３からホスト２へのデータ転送に必要なバンド幅が増加することが予測されるためである。
【0122】
また例えば、リンク幅制御部２２１は、リードコマンドに応じてＮＡＮＤ型フラッシュメモリ４から読み出されるべきユーザデータ（リードデータ）を、ＳＲＡＭ１６へ出力する準備が完了したことを示す出力準備完了情報１２１に応じ、現在のリンク幅ｘｎをリンク幅ｘ（２ｎ）に広げる。これは、ＮＡＮＤ型フラッシュメモリ４から出力されるリードデータが、ＳＲＡＭ１６に格納された後、メモリシステム３からホスト２に転送されるべきデータであるので、メモリシステム３からホスト２へのデータ転送に必要なバンド幅が増加することが予測されるためである。
【0123】
リンク幅制御部２２１は、データ格納完了情報１４１および出力準備完了情報１２１をさらに用いることにより、コマンド情報２３１だけを用いる場合と比較して、リンク幅をより細かく制御できる。
【0124】
以上説明したように、本実施形態によれば、データ伝送に関する性能と消費電力とのバランスを保つことができる。リンク幅制御部２２１は、ホスト２からメモリシステム３に対して発行された１つ以上のコマンドに関する情報に基づいて、ホスト２とメモリシステム３との間のリンク３１に含まれる複数のレーンの内、動作状態（通常動作状態）に設定されるレーンの数を決定する。リンク幅制御部２２１は、複数のレーンの内、決定された数のレーンを動作状態（通常動作状態）に設定する。リンク幅制御部２２１は、複数のレーンの内、決定された数のレーン以外のレーンを低消費電力状態に設定する。低消費電力状態における消費電力は、動作状態（通常動作状態）における消費電力よりも低い。
【0125】
このように、メモリシステム３では、ホスト２からメモリシステム３に対して発行された１つ以上のコマンドに関する情報に基づいて、リンク幅が制御される。これにより、リンク３１を介したデータ伝送に関する性能と消費電力とのバランスを保つことができる。
【0126】
本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
【0127】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0128】
１…情報処理システム、２…ホスト、３…メモリシステム、４…ＮＡＮＤ型フラッシュメモリ、４１…ページバッファ、４２…メモリセルアレイ、５…ＤＲＡＭ、６…コントローラ、１１…ＣＰＵ、１２…ＮＡＮＤ Ｉ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４…ＳＲＡＭ Ｉ／Ｆ、１６…ＳＲＡＭ、１５…ホストＩ／Ｆ、２１…ＰＣＩｅ ＰＨＹ、２２…ＰＣＩｅリンクコントローラ、２３…ＮＶＭｅコントローラ、３１…リンク、１２１…出力準備完了情報、１４１…データ格納完了情報、２２１…リンク幅制御部、２３１…コマンド情報。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】