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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024103196
(43)【公開日】2024-08-01
(54)【発明の名称】情報処理システム
(51)【国際特許分類】
G06F 3/06 20060101AFI20240725BHJP
【ＦＩ】
G06F3/06 305C
G06F3/06 540
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023007397
(22)【出願日】2023-01-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】中塚 裕康
(72)【発明者】
【氏名】永井 宏一
(57)【要約】
【課題】 ホストにかかる負荷を軽減しながら、全体の性能を向上できる情報処理システムを実現する。
【解決手段】 実施形態によれば、情報処理システムは、ホストと、各々がコントローラと不揮発性メモリとを含む複数のメモリシステムと、を備える。第１メモリシステムは第１データを第１不揮発性メモリに格納する。第２メモリシステムは第２データを第２不揮発性メモリに格納する。ホストは、第１データから更新された第１更新データを第１メモリシステムに送信し、第２データから更新された第２更新データを第２メモリシステムに送信する。第１メモリシステムは、少なくとも第１データと第１更新データのＸＯＲ演算を行うことにより、第１ＸＯＲデータを生成し、第２メモリシステムに送信する。第２メモリシステムは、第２データと第２更新データと第１ＸＯＲデータとのＸＯＲ演算を行うことにより、第２ＸＯＲデータを生成し、第３メモリシステムに送信する。
【選択図】図７
【解決手段】 実施形態によれば、情報処理システムは、ホストと、各々がコントローラと不揮発性メモリとを含む複数のメモリシステムと、を備える。第１メモリシステムは第１データを第１不揮発性メモリに格納する。第２メモリシステムは第２データを第２不揮発性メモリに格納する。ホストは、第１データから更新された第１更新データを第１メモリシステムに送信し、第２データから更新された第２更新データを第２メモリシステムに送信する。第１メモリシステムは、少なくとも第１データと第１更新データのＸＯＲ演算を行うことにより、第１ＸＯＲデータを生成し、第２メモリシステムに送信する。第２メモリシステムは、第２データと第２更新データと第１ＸＯＲデータとのＸＯＲ演算を行うことにより、第２ＸＯＲデータを生成し、第３メモリシステムに送信する。
【選択図】図７
【特許請求の範囲】
【請求項1】
ホストと、各々がコントローラと不揮発性メモリとを含む複数のメモリシステムと、を備える情報処理システムであって、
前記複数のメモリシステムの内の第１メモリシステムの前記コントローラは、第１データを第１不揮発性メモリに格納し、
前記複数のメモリシステムの内の第２メモリシステムの前記コントローラは、第２データを第２不揮発性メモリに格納し、
前記第１データと前記第２データとは、１つの誤り訂正符号フレームの一部を構成し、
前記ホストは、前記第１データと前記第２データとが更新される場合、
前記第１データから更新された第１更新データを前記第１メモリシステムに送信し、
前記第２データから更新された第２更新データを前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、
少なくとも前記第１データと前記第１更新データの排他的論理和演算を行うことにより、第１排他的論理和データを生成し、
前記第１排他的論理和データを前記第２メモリシステムに送信し、
前記第２メモリシステムの前記コントローラは、
前記第２データと前記第２更新データと前記第１排他的論理和データとの排他的論理和演算を行うことにより、第２排他的論理和データを生成し、
前記第２排他的論理和データを前記複数のメモリシステムの内の第３メモリシステムに送信する、
情報処理システム。
前記複数のメモリシステムの内の第１メモリシステムの前記コントローラは、第１データを第１不揮発性メモリに格納し、
前記複数のメモリシステムの内の第２メモリシステムの前記コントローラは、第２データを第２不揮発性メモリに格納し、
前記第１データと前記第２データとは、１つの誤り訂正符号フレームの一部を構成し、
前記ホストは、前記第１データと前記第２データとが更新される場合、
前記第１データから更新された第１更新データを前記第１メモリシステムに送信し、
前記第２データから更新された第２更新データを前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、
少なくとも前記第１データと前記第１更新データの排他的論理和演算を行うことにより、第１排他的論理和データを生成し、
前記第１排他的論理和データを前記第２メモリシステムに送信し、
前記第２メモリシステムの前記コントローラは、
前記第２データと前記第２更新データと前記第１排他的論理和データとの排他的論理和演算を行うことにより、第２排他的論理和データを生成し、
前記第２排他的論理和データを前記複数のメモリシステムの内の第３メモリシステムに送信する、
情報処理システム。
【請求項2】
前記第３メモリシステムの前記コントローラは、パリティを第３不揮発性メモリに格納し、
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項１に記載の情報処理システム。
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項１に記載の情報処理システム。
【請求項3】
前記ホストは、
前記第１データと前記第２データとが更新される場合、第１要求と前記第１更新データとを前記第１メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信したことに応じ、第２要求と前記第２更新データとを前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第１排他的論理和データを前記第２メモリシステムに送信し、
前記第２メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第２排他的論理和データを生成し、
前記第２要求に対する第２応答を前記ホストに送信し、
前記第２排他的論理和データを前記第３メモリシステムに送信する、
請求項１に記載の情報処理システム。
前記第１データと前記第２データとが更新される場合、第１要求と前記第１更新データとを前記第１メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信したことに応じ、第２要求と前記第２更新データとを前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第１排他的論理和データを前記第２メモリシステムに送信し、
前記第２メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第２排他的論理和データを生成し、
前記第２要求に対する第２応答を前記ホストに送信し、
前記第２排他的論理和データを前記第３メモリシステムに送信する、
請求項１に記載の情報処理システム。
【請求項4】
前記第３メモリシステムの前記コントローラは、パリティを第３不揮発性メモリに格納し、
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成し、
前記ホストは、前記第２応答を受信したことに応じ、第３要求を前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第３要求を受信したことに応じ、前記パリティと前記第２排他的論理和データとの排他的論理和演算を行うことにより、更新パリティを生成し、
前記第１更新データと、前記第２更新データと、前記更新パリティとは、更新された前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項３に記載の情報処理システム。
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成し、
前記ホストは、前記第２応答を受信したことに応じ、第３要求を前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第３要求を受信したことに応じ、前記パリティと前記第２排他的論理和データとの排他的論理和演算を行うことにより、更新パリティを生成し、
前記第１更新データと、前記第２更新データと、前記更新パリティとは、更新された前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項３に記載の情報処理システム。
【請求項5】
前記ホストは、
前記第１データと前記第２データとが更新される場合、第１要求と前記第１更新データとを前記第１メモリシステムに送信し、第２要求と前記第２更新データとを前記第２メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信し、且つ、前記第２メモリシステムから前記第２要求に対する第２応答を受信したことに応じ、第３要求を前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第２メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第２データと前記第２更新データの排他的論理和演算を行うことにより、第３排他的論理和データを生成し、
前記第２応答を前記ホストに送信し、
前記第２メモリシステムの前記コントローラは、前記第３要求を受信したことに応じ、
前記第１メモリシステムから前記第１排他的論理和データを受信し、
前記第１排他的論理和データと前記第３排他的論理和データの排他的論理和演算を行うことにより、前記第２排他的論理和データを生成し、
前記第３要求に対する第３応答を前記ホストに送信し、
前記第２排他的論理和データを前記第３メモリシステムに送信する、
請求項１に記載の情報処理システム。
前記第１データと前記第２データとが更新される場合、第１要求と前記第１更新データとを前記第１メモリシステムに送信し、第２要求と前記第２更新データとを前記第２メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信し、且つ、前記第２メモリシステムから前記第２要求に対する第２応答を受信したことに応じ、第３要求を前記第２メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第２メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第２データと前記第２更新データの排他的論理和演算を行うことにより、第３排他的論理和データを生成し、
前記第２応答を前記ホストに送信し、
前記第２メモリシステムの前記コントローラは、前記第３要求を受信したことに応じ、
前記第１メモリシステムから前記第１排他的論理和データを受信し、
前記第１排他的論理和データと前記第３排他的論理和データの排他的論理和演算を行うことにより、前記第２排他的論理和データを生成し、
前記第３要求に対する第３応答を前記ホストに送信し、
前記第２排他的論理和データを前記第３メモリシステムに送信する、
請求項１に記載の情報処理システム。
【請求項6】
前記第３メモリシステムの前記コントローラは、パリティを第３不揮発性メモリに格納し、
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成し、
前記ホストは、前記第３応答を受信したことに応じ、第４要求を前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第４要求を受信したことに応じ、前記パリティと前記第２排他的論理和データとの排他的論理和演算を行うことにより、更新パリティを生成し、
前記第１更新データと、前記第２更新データと、前記更新パリティとは、更新された前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項５に記載の情報処理システム。
前記第１データと前記第２データと前記パリティとは、前記誤り訂正符号フレームの少なくとも一部を構成し、
前記ホストは、前記第３応答を受信したことに応じ、第４要求を前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第４要求を受信したことに応じ、前記パリティと前記第２排他的論理和データとの排他的論理和演算を行うことにより、更新パリティを生成し、
前記第１更新データと、前記第２更新データと、前記更新パリティとは、更新された前記誤り訂正符号フレームの少なくとも一部を構成する、
請求項５に記載の情報処理システム。
【請求項7】
ホストと、各々がコントローラと不揮発性メモリとを含む複数のメモリシステムと、を備える情報処理システムであって、
前記複数のメモリシステムの内の第１メモリシステムの前記コントローラは、第１データを第１不揮発性メモリに格納し、
前記複数のメモリシステムの内の第２メモリシステムの前記コントローラは、第２データを第２不揮発性メモリに格納し、
前記複数のメモリシステムの内の第３メモリシステムの前記コントローラは、パリティを第３不揮発性メモリに格納し、
前記第１データと前記第２データと前記パリティとは、１つの誤り訂正符号フレームの少なくとも一部を構成し、
前記第２メモリシステムが故障した場合、
前記第１メモリシステムの前記コントローラは、
第３データと前記第１データとの排他的論理和演算を行うことにより、第１排他的論理和データを生成し、
前記第１排他的論理和データを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換されるメモリシステムに送信する、
情報処理システム。
前記複数のメモリシステムの内の第１メモリシステムの前記コントローラは、第１データを第１不揮発性メモリに格納し、
前記複数のメモリシステムの内の第２メモリシステムの前記コントローラは、第２データを第２不揮発性メモリに格納し、
前記複数のメモリシステムの内の第３メモリシステムの前記コントローラは、パリティを第３不揮発性メモリに格納し、
前記第１データと前記第２データと前記パリティとは、１つの誤り訂正符号フレームの少なくとも一部を構成し、
前記第２メモリシステムが故障した場合、
前記第１メモリシステムの前記コントローラは、
第３データと前記第１データとの排他的論理和演算を行うことにより、第１排他的論理和データを生成し、
前記第１排他的論理和データを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換されるメモリシステムに送信する、
情報処理システム。
【請求項8】
前記ホストは、
前記第２メモリシステムが故障した場合、第１要求を前記第１メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信したことに応じ、第２要求を前記第３メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第１排他的論理和データを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換される前記メモリシステムに送信する、
請求項７に記載の情報処理システム。
前記第２メモリシステムが故障した場合、第１要求を前記第１メモリシステムに送信し、
前記第１メモリシステムから前記第１要求に対する第１応答を受信したことに応じ、第２要求を前記第３メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１応答を前記ホストに送信し、
前記第１排他的論理和データを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換される前記メモリシステムに送信する、
請求項７に記載の情報処理システム。
【請求項9】
前記ホストは、前記第２メモリシステムが故障した場合、第１要求を前記第１メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
第２要求と前記第１排他的論理和データとを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換される前記メモリシステムに送信する、
請求項７に記載の情報処理システム。
前記第１メモリシステムの前記コントローラは、前記第１要求を受信したことに応じ、
前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
第２要求と前記第１排他的論理和データとを前記第３メモリシステムに送信し、
前記第３メモリシステムの前記コントローラは、前記第２要求を受信したことに応じ、
前記第１排他的論理和データと前記パリティとの排他的論理和演算を行うことにより、前記第２データを生成し、
前記生成された第２データを、前記故障した第２メモリシステムから交換される前記メモリシステムに送信する、
請求項７に記載の情報処理システム。
【請求項10】
前記複数のメモリシステムの内の第４メモリシステムの前記コントローラは、
前記第３データを第４不揮発性メモリに格納し、
前記第２メモリシステムが故障した場合、前記第３データを前記第１メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第４メモリシステムから受信した前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１データ、前記第２データ、前記第３データ、および前記パリティは、前記誤り訂正符号フレームを構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
前記第３データを第４不揮発性メモリに格納し、
前記第２メモリシステムが故障した場合、前記第３データを前記第１メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第４メモリシステムから受信した前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１データ、前記第２データ、前記第３データ、および前記パリティは、前記誤り訂正符号フレームを構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
【請求項11】
前記複数のメモリシステムの内の第４メモリシステムの前記コントローラは、
第４データを第４不揮発性メモリに格納し、
前記第２メモリシステムが故障した場合、
前記複数のメモリシステムの内の第５メモリシステムから第５データを受信し、
前記第５データと前記第４データとの排他的論理和演算を行うことにより、前記第３データを生成し、
前記第３データを前記第１メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第４メモリシステムから受信した前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１データ、前記第２データ、前記第４データ、および前記パリティは、前記誤り訂正符号フレームの一部を構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
第４データを第４不揮発性メモリに格納し、
前記第２メモリシステムが故障した場合、
前記複数のメモリシステムの内の第５メモリシステムから第５データを受信し、
前記第５データと前記第４データとの排他的論理和演算を行うことにより、前記第３データを生成し、
前記第３データを前記第１メモリシステムに送信し、
前記第１メモリシステムの前記コントローラは、前記第４メモリシステムから受信した前記第３データと前記第１データとの排他的論理和演算を行うことにより、前記第１排他的論理和データを生成し、
前記第１データ、前記第２データ、前記第４データ、および前記パリティは、前記誤り訂正符号フレームの一部を構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
【請求項12】
前記第３データは、全てのビットが０であるデータであり、
前記第１データ、前記第２データ、および前記パリティは、前記誤り訂正符号フレームを構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
前記第１データ、前記第２データ、および前記パリティは、前記誤り訂正符号フレームを構成する、
請求項７乃至請求項９のいずれか一項に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを備えるメモリシステムを含む情報処理システムに関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムおよびホストと複数のメモリシステムとを備える情報処理システムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。
【0003】
情報処理システムの耐障害性を向上するために、Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ（Ｉｎｅｘｐｅｎｓｉｖｅ） Ｄｉｓｋｓ（ＲＡＩＤ）が利用されることがある。ＲＡＩＤは、データの保存に複数のメモリシステムを用いて、保存されたデータの冗長性とアクセス性能とを向上させる技術である。例えば、ＲＡＩＤ－５では、書き込まれるべきデータと、このデータに対するパリティ（誤り訂正符号：ＥＣＣ）とが、複数のメモリシステムに分散して格納される。これにより、例えば、データの一部が格納されていたメモリシステムが故障しても、他のメモリシステムに格納されている他のデータおよびパリティを用いて、故障したメモリシステムに格納されていたデータを復元できる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１１４４２６６１号明細書
【特許文献2】米国特許出願公開第２０２１／０１１７１２３号明細書
【特許文献3】米国特許第１０７６１７３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＲＡＩＤを構成する複数のメモリシステムにおいて格納されているデータを更新する場合、あるいは故障したメモリシステムに格納されていたデータを復元してＲＡＩＤを再構築（リビルド）する場合、複数のメモリシステムに接続されているホストにかかる負荷が大きくなることがある。また、このような場合に、特定のメモリシステムへのデータの転送が集中して発生することがある。特定のメモリシステムへのバスの帯域が不足することにより、情報処理システム全体の性能が低下する可能性がある。
【0006】
実施形態の一つは、ホストにかかる負荷を軽減しながら、全体の性能を向上できる情報処理システムを提供する。
【課題を解決するための手段】
【0007】
実施形態によれば、情報処理システムは、ホストと、各々がコントローラと不揮発性メモリとを含む複数のメモリシステムと、を備える。複数のメモリシステムの内の第１メモリシステムのコントローラは、第１データを第１不揮発性メモリに格納する。複数のメモリシステムの内の第２メモリシステムのコントローラは、第２データを第２不揮発性メモリに格納する。第１データと第２データとは、１つの誤り訂正符号フレームの一部を構成する。ホストは、第１データと第２データとが更新される場合、第１データから更新された第１更新データを第１メモリシステムに送信し、第２データから更新された第２更新データを第２メモリシステムに送信する。第１メモリシステムのコントローラは、少なくとも第１データと第１更新データの排他的論理和演算を行うことにより、第１排他的論理和データを生成し、第１排他的論理和データを第２メモリシステムに送信する。第２メモリシステムのコントローラは、第２データと第２更新データと第１排他的論理和データとの排他的論理和演算を行うことにより、第２排他的論理和データを生成し、第２排他的論理和データを複数のメモリシステムの内の第３メモリシステムに送信する。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係る情報処理システムの構成例を示すブロック図。
【図2】第１実施形態に係る情報処理システムに含まれるメモリシステムの構成例を示すブロック図。
【図3】第１実施形態に係る情報処理システムにおけるシーケンシャルライト動作の例を示す図。
【図4】比較例に係る情報処理システムにおける第１の更新動作を示す図。
【図5】比較例に係る情報処理システムにおける第２の更新動作を示す図。
【図6】比較例に係る情報処理システムにおける第３の更新動作を示す図。
【図7】第１実施形態に係る情報処理システムにおける第４の更新動作の例を示す図。
【図8】第１実施形態に係る情報処理システムにおける第４の更新動作の具体的な例を示すシーケンス図。
【図9】第１実施形態に係る情報処理システム内の第１メモリシステムにおける動作の具体的な例を示す図。
【図10】第１実施形態に係る情報処理システムにおける第５の更新動作の例を示す図。
【図11】第１実施形態に係る情報処理システムにおける第５の更新動作の具体的な例を示すシーケンス図。
【図12】第２実施形態に係る情報処理システムにおける第１のリビルド動作の例を示す図。
【図13】第２実施形態に係る情報処理システムにおける第１のリビルド動作の具体的な例を示すシーケンス図。
【図14】第２実施形態に係る情報処理システムにおける第２のリビルド動作の例を示す図。
【図15】第２実施形態に係る情報処理システムにおける第２のリビルド動作の具体的な例を示すシーケンス図。
【図16】第２実施形態に係る情報処理システム内の第１メモリシステムにおける動作の具体的な例を示す図。
【発明を実施するための形態】
【0009】
以下、実施の形態について図面を参照して説明する。
【0010】
（第１実施形態）
まず図１を参照して、第１実施形態に係る情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２、複数のメモリシステム３、およびスイッチ４を含む。
まず図１を参照して、第１実施形態に係る情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２、複数のメモリシステム３、およびスイッチ４を含む。
【0011】
ホストデバイス２は、大量且つ多様なデータを複数のメモリシステム３に保存するストレージサーバであってもよいし、サーバまたはパーソナルコンピュータであってもよい。以下では、ホストデバイス２を、ホスト２とも称する。
【0012】
複数のメモリシステム３は、Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋｓ（ＲＡＩＤ）を構成するメモリシステムである。以下では、複数のメモリシステム３がＲＡＩＤ－５を構成する場合を例示する。また、図１では、複数のメモリシステム３が４台のメモリシステム３－１、３－２、３－３、および３－４である場合を示すが、複数のメモリシステム３は、例えば、３台以上の任意の数のメモリシステムである。以下では、複数のメモリシステム３の内の特定しない１つのメモリシステム３を指して、メモリシステム３とも称する。
【0013】
メモリシステム３は、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステム３はストレージデバイスとも称される。メモリシステム３は、例えばソリッドステートドライブ（ＳＳＤ）として実現される。
【0014】
メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。
【0015】
スイッチ４は、ホスト２および複数のメモリシステム３を相互に接続するデバイスである。スイッチ４は、ホスト２および複数のメモリシステム３の相互の通信を制御する制御回路を備える。
【0016】
スイッチ４を介してホスト２と複数のメモリシステム３とを接続するためのインタフェースは、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）等の規格に準拠する。以下では、スイッチ４を、ＰＣＩｅスイッチ４とも称する。
【0017】
ホスト２とメモリシステム３のそれぞれの構成例について以下に説明する。
【0018】
（ホスト２の構成例）
ホスト２は、例えば、セントラルプロセッシングユニット（ＣＰＵ）２１と、ランダムアクセスメモリ（ＲＡＭ）２２とを備える。
ホスト２は、例えば、セントラルプロセッシングユニット（ＣＰＵ）２１と、ランダムアクセスメモリ（ＲＡＭ）２２とを備える。
【0019】
ＣＰＵ２１は、例えば、少なくとも１つのプロセッサである。ＣＰＵ２１は、ホスト２内の様々なコンポーネントの動作を制御する。また、ＣＰＵ２１は、ホスト２とメモリシステム３との通信を制御する。ＣＰＵ２１は、メモリシステム３に様々なコマンドを送信する。メモリシステム３に送信されるコマンドは、例えば、リードコマンド、ライトコマンド、ＸＯＲコマンド、およびＸＯＲ／ライトコマンドを含む。ＸＯＲコマンドは、２つ以上のデータの排他的論理和（ＸＯＲ）演算を要求するコマンドである。ＸＯＲ／ライトコマンドは、２つ以上のデータのＸＯＲ演算と、データの書き込みとを要求するコマンドである。なお、ホスト２には、ホスト２とメモリシステム３との通信を制御する制御回路（インタフェース）が設けられてもよい。ＣＰＵ２１は、この制御回路を介して、メモリシステム３との通信を行う。
【0020】
ＲＡＭ２２は揮発性メモリである。ＲＡＭ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）として実現される。ＲＡＭ２２の記憶領域は、例えば、データが一時的に格納されるバッファ領域として割り当てられる。バッファ領域には、例えば、メモリシステム３に書き込まれるべきデータ、およびメモリシステム３から読み出されたデータが格納される。
【0021】
（メモリシステム３の構成例）
図２は、メモリシステム３の構成例を示すブロック図である。
図２は、メモリシステム３の構成例を示すブロック図である。
【0022】
メモリシステム３は、例えば、不揮発性メモリ５、ＤＲＡＭ６、およびコントローラ７を備える。
【0023】
不揮発性メモリ５は、例えば、ＮＡＮＤ型フラッシュメモリである。以下では、不揮発性メモリ５を、ＮＡＮＤ型フラッシュメモリ５と称する。
【0024】
ＮＡＮＤ型フラッシュメモリ５は複数のブロックＢ０、Ｂ１、Ｂ２、……、Ｂｍ－１を含む。複数のブロックＢ０、Ｂ１、Ｂ２、……、Ｂｍ－１のそれぞれは、複数のページＰ０、……、Ｐｎ－１を含む。ブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のページＰ０、……、Ｐｎ－１のそれぞれは、単一のワード線に接続された複数のメモリセルを含む。ページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0025】
各ブロックに対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするためのデータ消去動作と、このブロックのページそれぞれにデータを書き込むデータ書き込み動作（プログラム動作）とを含む。
【0026】
ＤＲＡＭ６は揮発性のメモリである。ＤＲＡＭ６等のＲＡＭには、例えば、ファームウェア（ＦＷ）の格納領域、論理物理アドレス変換テーブル３１のキャッシュ領域、およびデータを一時的に記憶するバッファ領域が設けられる。
【0027】
ＦＷは、コントローラ７の動作を制御するためのプログラムである。ＦＷは、例えば、ＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされる。
【0028】
論理物理アドレス変換テーブル３１は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。論理アドレスは、メモリシステム３をアドレス指定するためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、論理ブロックアドレス（ＬＢＡ）である。
【0029】
コントローラ７は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして機能する。
【0030】
コントローラ７は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のデータ読み出し動作／データ書き込み動作とブロック単位のデータ消去動作との差異を隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。
【0031】
論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル３１を用いて実行される。コントローラ７は、論理物理アドレス変換テーブル３１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスのデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す。コントローラ７は、論理物理アドレス変換テーブル３１を用いて、ＮＡＮＤ型フラッシュメモリ５の記憶領域を、論理的に分割された複数の記憶領域として管理する。これら複数の記憶領域は、複数の論理アドレスにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つの論理アドレスで特定される。論理物理アドレス変換テーブル３１は、メモリシステム３の起動時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。
【0032】
１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ７は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ７は、この論理アドレスをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブル３１を更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブル３１から参照されているデータ（すなわち論理アドレスと紐付けられているデータ）は有効データと称される。また、どの論理アドレスとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。
【0033】
コントローラ７は、例えば、ホストインタフェース（ホストＩ／Ｆ）１１、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１３、およびＣＰＵ１４を含む。これらホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびＣＰＵ１４は、例えば、バス１０を介して接続される。
【0034】
ホストＩ／Ｆ１１は、ＰＣＩｅスイッチ４を介してホスト２から様々なコマンドおよびデータを受信する回路として機能する。また、ホストＩ／Ｆ１１は、コマンドに対する応答およびデータを、ＰＣＩｅスイッチ４を介してホスト２に送信する回路として機能する。さらに、ホストＩ／Ｆ１１は、ＰＣＩｅスイッチ４を介して別のメモリシステム３から様々なコマンド、データ、およびコマンドに対する応答を受信する回路として機能してもよい。また、ホストＩ／Ｆ１１は、コマンド、データ、およびコマンドに対する応答を、ＰＣＩｅスイッチ４を介して別のメモリシステム３に送信する回路として機能してもよい。
【0035】
ＮＡＮＤ Ｉ／Ｆ１２は、コントローラ７とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
【0036】
ＮＡＮＤ Ｉ／Ｆ１２は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１２は、複数のチャネルを介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５に対するアクセスを広帯域化することができる。
【0037】
ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ６へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。
【0038】
ＣＰＵ１４は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１２、およびＤＲＡＭ Ｉ／Ｆ１３を制御するように構成されたプロセッサである。ＣＰＵ１４はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされたＦＷを実行することによって、様々な処理を行う。ＦＷは、ＣＰＵ１４に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１４は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１４の動作は、ＣＰＵ１４によって実行されるＦＷによって制御される。
【0039】
コントローラ７内の各部の機能は、コントローラ７内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１４がＦＷを実行することによって実現されてもよい。
【0040】
ＣＰＵ１４は、例えば、コマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４として機能する。ＣＰＵ１４は、例えばＦＷを実行することにより、これら各部として機能する。
【0041】
コマンド受付部１４１は、ホスト２または別のメモリシステム３から送信されたコマンドを受け付ける。コマンド受付部１４１は、受け付けたコマンドに基づいて、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４を制御する。具体的には、コマンド受付部１４１は、リード処理部１４２にＮＡＮＤ型フラッシュメモリ５からのデータの読み出しを指示する。コマンド受付部１４１は、ＸＯＲ処理部１４３に２つ以上のデータのＸＯＲ演算を指示する。コマンド受付部１４１は、ライト処理部１４４にＮＡＮＤ型フラッシュメモリ５へのデータの書き込みを指示する。コマンド受付部１４１は、コマンドに対する応答を、コマンドを送信したホスト２またはメモリシステム３に送信する。また、コマンド受付部１４１は、コマンドおよびデータを別のメモリシステム３に送信してもよい。
【0042】
リード処理部１４２は、コマンド受付部１４１による指示に応じて、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す。
【0043】
ＸＯＲ処理部１４３は、コマンド受付部１４１による指示に応じて、２つ以上のデータのＸＯＲ演算を行う。
【0044】
ライト処理部１４４は、コマンド受付部１４１による指示に応じて、ＮＡＮＤ型フラッシュメモリ５にデータを書き込む。
【0045】
コマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４による具体的な動作の例については、図９を参照して後述する。
【0046】
ここで、情報処理システム１におけるシーケンシャルライト動作について説明する。
【0047】
図３は、情報処理システム１におけるシーケンシャルライト動作の例を示す。シーケンシャルライト動作は、ホスト２が４台のメモリシステム３－１、３－２、３－３、および３－４全てに連続してデータを書き込む動作である。
【0048】
ホスト２のＤＲＡＭ２２は、メモリシステム３に書き込まれるべきユーザデータ５１Ｄを記憶している。
【0049】
ホスト２のＣＰＵ２１は、メモリシステム３に書き込まれるべきユーザデータ５１Ｄの量が、特定の単位に達した場合、書き込まれるべきユーザデータ５１Ｄに対する誤り訂正符号（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ：ＥＣＣ）を生成する。特定の単位は、例えば、３台のメモリシステム３のそれぞれに対する１回のデータ書き込み動作で書き込みが可能なデータの総量に相当する。１台のメモリシステム３に対する１回のデータ書き込み動作で書き込みが可能なデータの量を、書き込み単位とも称する。ＥＣＣは、エラーが発生したユーザデータを訂正するためのデータである。ＥＣＣは、例えば、ＸＯＲパリティである。以下では、ＥＣＣがＸＯＲパリティである場合を例示する。また、ＸＯＲパリティを、単に、パリティと称する。
【0050】
具体的には、ＣＰＵ２１は、特定の単位のユーザデータ５１Ｄが分割された３つの書き込み単位のユーザデータ５１１、５１２、および５１３（すなわち、第１ユーザデータ５１１、第２ユーザデータ５１２、および第３ユーザデータ５１３）を取得する。そして、ＣＰＵ２１は、３つのユーザデータ５１１、５１２、および５１３のＸＯＲ演算を行うことにより、パリティ５１Ｐを生成する。ＣＰＵ２１は、生成されたパリティ５１Ｐを、例えば、ＤＲＡＭ２２に格納する。３つのユーザデータ５１１、５１２、および５１３と、パリティ５１Ｐとは、データ長が同一である。３つのユーザデータ５１１、５１２、および５１３と、パリティ５１Ｐとは、１つのＥＣＣフレーム５１Ｅを構成する。ＥＣＣフレームは、パリティと、パリティで保護されるユーザデータとを含むデータ単位である。つまり、３つのユーザデータ５１１、５１２、および５１３は、パリティ５１Ｐで保護される。パリティ５１Ｐは、３つのユーザデータ５１１、５１２、および５１３の少なくとも１つが更新されることに応じて、更新される。
【0051】
次いで、ＣＰＵ２１は、ＰＣＩｅスイッチ４を介して、３つのユーザデータ５１１、５１２、および５１３と、パリティ５１Ｐとを、４台のメモリシステム３－１、３－２、３－３、および３－４にそれぞれ書き込む。
【0052】
具体的には、例えば、ＣＰＵ２１は、第１ユーザデータ５１１を書き込むことを要求するライトコマンドを、第１メモリシステム３－１に送信する（図３中の（１））。ＣＰＵ２１は、第２ユーザデータ５１２を書き込むことを要求するライトコマンドを、第２メモリシステム３－２に送信する（図３中の（２））。ＣＰＵ２１は、第３ユーザデータ５１３を書き込むことを要求するライトコマンドを、第３メモリシステム３－３に送信する（図３中の（３））。ＣＰＵ２１は、パリティ５１Ｐを書き込むことを要求するライトコマンドを、第４メモリシステム３－４に送信する（図３中の（４））。なお、第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐのそれぞれを、４台のメモリシステム３－１、３－２、３－３、および３－４のいずれに書き込むかは、例えば、ＣＰＵ２１が特定の規則に従って決定する。第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐの書き込み先は、前述した例に限られない。例えば、ＣＰＵ２１は、第１ユーザデータ５１１が第２メモリシステム３－２に、第２ユーザデータ５１２が第３メモリシステム３－３に、第３ユーザデータ５１３が第４メモリシステム３－４に、パリティ５１Ｐが第１メモリシステム３－１に書き込まれるように、ライトコマンドを送信してもよい。
【0053】
第１メモリシステム３－１は、ホスト２からのライトコマンドを受け付けたことに応じ、ホスト２のＤＲＡＭ２２に記憶されている第１ユーザデータ５１１を、ＰＣＩｅスイッチ４を介して受信する。そして、第１メモリシステム３－１は、第１ユーザデータ５１１を、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0054】
第２メモリシステム３－２は、ホスト２からのライトコマンドを受け付けたことに応じ、ホスト２のＤＲＡＭ２２に記憶されている第２ユーザデータ５１２を、ＰＣＩｅスイッチ４を介して受信する。そして、第２メモリシステム３－２は、第２ユーザデータ５１２を、第２メモリシステム３－２内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0055】
第３メモリシステム３－３は、ホスト２からのライトコマンドを受け付けたことに応じ、ホスト２のＤＲＡＭ２２に記憶されている第３ユーザデータ５１３を、ＰＣＩｅスイッチ４を介して受信する。そして、第３メモリシステム３－３は、第３ユーザデータ５１３を、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0056】
第４メモリシステム３－４は、ホスト２からのライトコマンドを受け付けたことに応じ、ホスト２のＤＲＡＭ２２に記憶されているパリティ５１Ｐを、ＰＣＩｅスイッチ４を介して受信する。そして、第４メモリシステム３－４は、パリティ５１Ｐを、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0057】
以上のシーケンシャルライト動作により、情報処理システム１では、１つのＥＣＣフレーム５１Ｅを構成する第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐが、４台のメモリシステム３－１、３－２、３－３、および３－４に分散して書き込まれる。これにより、例えば、４台のメモリシステム３－１、３－２、３－３、および３－４のいずれか１台のメモリシステム３が故障したとしても、故障したメモリシステム３に格納されていたデータを、他のメモリシステム３に格納されているデータを用いて復元できる。
【0058】
なお、シーケンシャルライト動作では、ホスト２とメモリシステム３の間で４回の入出力（Ｉ／Ｏ）が行われる。この４回のＩ／Ｏは、ホスト２からメモリシステム３に対する４回のライトに関するＩ／Ｏ（Ｗｒｉｔｅ Ｉ／Ｏ）である。入出力の回数は、ＰＣＩｅスイッチ４を介したホスト２とメモリシステム３との通信によるバス帯域の使用に関する指標である。また、パリティ５１Ｐは、ホスト２のリソース（より詳しくは、ＣＰＵ２１およびＤＲＡＭ２２）を用いて生成される。
【0059】
次いで、メモリシステム３に書き込まれたユーザデータ５１Ｄの一部を更新するための動作について説明する。メモリシステム３に書き込まれたユーザデータ５１Ｄの一部を更新するための動作を、更新動作と称する。更新動作は、ランダムライト動作を含む。
【0060】
まず、図４から図６を参照して、比較例に係る情報処理システム１Ａにおける更新動作を説明する。比較例に係る情報処理システム１Ａは、ホスト２Ａ、複数のメモリシステム３Ａ、およびＰＣＩｅスイッチ４Ａを含む。ホスト２Ａおよび複数のメモリシステム３Ａは、ＰＣＩｅスイッチ４Ａを介して相互に通信可能である。ホスト２Ａは、ＣＰＵ２１ＡとＤＲＡＭ２２Ａとを備える。複数のメモリシステム３Ａのそれぞれは、ＮＡＮＤ型フラッシュメモリを備える。複数のメモリシステム３Ａは、ＲＡＩＤ－５を構成する。複数のメモリシステム３Ａは、４台のメモリシステム３－１Ａ、３－２Ａ、３－３Ａ、および３－４Ａを含む。ここでは、図３を参照して前述したシーケンシャルライト動作と同様の動作により、４台のメモリシステム３－１Ａ、３－２Ａ、３－３Ａ、および３－４Ａに、第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐがそれぞれ格納されていることを想定する。
【0061】
図４は、比較例に係る情報処理システム１Ａにおける第１の更新動作を示す。第１の更新動作は、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１を第１更新ユーザデータ５１１－Ｕに更新するための動作である。
【0062】
ホスト２ＡのＤＲＡＭ２２Ａは、第１更新ユーザデータ５１１－Ｕを記憶している。
【0063】
ホスト２ＡのＣＰＵ２１Ａは、第１ユーザデータ５１１を読み出すことを要求するリードコマンドを、第１メモリシステム３－１Ａに送信する（図４中の（１））。
【0064】
第１メモリシステム３－１Ａは、ホスト２Ａからのリードコマンドに応じ、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリから第１ユーザデータ５１１を読み出す。そして、第１メモリシステム３－１Ａは、第１ユーザデータ５１１をホスト２Ａに送信する。
【0065】
ホスト２１のＣＰＵ２１Ａは、第１メモリシステム３－１Ａから受信した第１ユーザデータ５１１をＤＲＡＭ２２Ａに格納する。ＣＰＵ２１Ａは、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成する。第１ＸＯＲデータ５２１は、例えば、ＤＲＡＭ２２Ａに格納される。そして、ＣＰＵ２１Ａは、第１更新ユーザデータ５１１－Ｕを書き込むことを要求するライトコマンドを、第１メモリシステム３－１Ａに送信する（図４中の（２））。
【0066】
第１メモリシステム３－１Ａは、ホスト２Ａからのライトコマンドを受け付けたことに応じ、ホスト２ＡのＤＲＡＭ２２Ａに記憶されている第１更新ユーザデータ５１１－Ｕを受信する。そして、第１メモリシステム３－１Ａは、第１更新ユーザデータ５１１－Ｕを、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0067】
次いで、ホスト２ＡのＣＰＵ２１Ａは、パリティ５１Ｐを読み出すことを要求するリードコマンドを、第４メモリシステム３－４Ａに送信する（図４中の（３））。
【0068】
第４メモリシステム３－４Ａは、ホスト２Ａからのリードコマンドに応じ、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリからパリティ５１Ｐを読み出す。そして、第４メモリシステム３－４Ａは、パリティ５１Ｐをホスト２Ａに送信する。
【0069】
ホスト２１のＣＰＵ２１Ａは、第４メモリシステム３－４Ａから受信したパリティ５１ＰをＤＲＡＭ２２Ａに格納する。ＣＰＵ２１Ａは、ＤＲＡＭ２２Ａに格納されている第１ＸＯＲデータ５２１とパリティ５１ＰのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。更新パリティ５１Ｐ－Ｕは、第１ユーザデータ５１１から第１更新ユーザデータ５１１－Ｕへの更新に応じて変更されたパリティである。つまり、第１更新ユーザデータ５１１－Ｕ、第２ユーザデータ５１２、第３ユーザデータ５１３、および更新パリティ５１Ｐ－Ｕは、ＥＣＣフレームを構成する。ＣＰＵ２１Ａは、更新パリティ５１Ｐ－Ｕを書き込むことを要求するライトコマンドを、第４メモリシステム３－４Ａに送信する（図４中の（４））。
【0070】
第４メモリシステム３－４Ａは、ホスト２Ａからのライトコマンドを受け付けたことに応じ、ホスト２ＡのＤＲＡＭ２２Ａに記憶されている更新パリティ５１Ｐ－Ｕを受信する。そして、第４メモリシステム３－４Ａは、更新パリティ５１Ｐ－Ｕを、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0071】
以上の第１の更新動作により、情報処理システム１Ａでは、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１が第１更新ユーザデータ５１１－Ｕに更新されると共に、第４メモリシステム３－４Ａに格納されているパリティ５１Ｐが更新パリティ５１Ｐ－Ｕに更新される。
【0072】
第１の更新動作では、ホスト２Ａからメモリシステム３Ａに対する４回のＩ／Ｏが行われる。この４回のＩ／Ｏは、ホスト２Ａからメモリシステム３Ａに対する２回のＷｒｉｔｅ Ｉ／Ｏと、２回のリードに関するＩ／Ｏ（Ｒｅａｄ Ｉ／Ｏ）とを含む。また、更新パリティ５１Ｐ－Ｕは、ホスト２Ａのリソース（より詳しくは、ＣＰＵ２１ＡおよびＤＲＡＭ２２Ａ）を用いて生成される。
【0073】
図５は、比較例に係る情報処理システム１Ａにおける第２の更新動作を示す。第２の更新動作は、使用されるホスト２Ａのリソースを削減しながら、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１を第１更新ユーザデータ５１１－Ｕに更新するための動作である。
【0074】
ホスト２ＡのＤＲＡＭ２２Ａは、第１更新ユーザデータ５１１－Ｕを記憶している。
【0075】
ホスト２ＡのＣＰＵ２１Ａは、ＸＯＲ演算と、第１更新ユーザデータ５１１－Ｕの書き込みとを要求するコマンド（ＸＯＲ／ライトコマンド）を、第１メモリシステム３－１Ａに送信する（図５中の（１））。
【0076】
第１メモリシステム３－１Ａは、ホスト２ＡからのＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２Ａから第１更新ユーザデータ５１１－Ｕを受信する。また、第１メモリシステム３－１Ａは、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリから第１ユーザデータ５１１を読み出す。第１メモリシステム３－１Ａは、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成する。第１ＸＯＲデータ５２１は、第１メモリシステム３－１Ａの内部バッファ６１－１Ａに格納される。そして、第１メモリシステム３－１Ａは、第１更新ユーザデータ５１１－Ｕを、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0077】
次いで、ホスト２ＡのＣＰＵ２１Ａは、ＸＯＲ演算と、更新パリティ５１Ｐ－Ｕの書き込みとを要求するＸＯＲ／ライトコマンドを、第４メモリシステム３－４Ａに送信する（図５中の（２））。
【0078】
第４メモリシステム３－４Ａは、ホスト２ＡからのＸＯＲ／ライトコマンドを受け付けたことに応じ、第１メモリシステム３－１Ａから第１ＸＯＲデータ５２１を受信する。第４メモリシステム３－４Ａは、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリからパリティ５１Ｐを読み出す。第４メモリシステム３－４Ａは、第１ＸＯＲデータ５２１とパリティ５１ＰとのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。そして、第４メモリシステム３－４Ａは、更新パリティ５１Ｐ－Ｕを、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0079】
以上の第２の更新動作により、情報処理システム１Ａでは、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１が第１更新ユーザデータ５１１－Ｕに更新されると共に、第４メモリシステム３－４Ａに格納されているパリティ５１Ｐが更新パリティ５１Ｐ－Ｕに更新される。
【0080】
第２の更新動作では、ホスト２Ａからメモリシステム３Ａに対する２回のＩ／Ｏが行われる。この２回のＩ／Ｏは、ホスト２Ａからメモリシステム３Ａに対する２回のＷｒｉｔｅ Ｉ／Ｏである。第２の更新動作では、Ｒｅａｄ Ｉ／Ｏは発生しない。したがって、第２の更新動作では、図４を参照して前述した第１の更新動作よりも、Ｒｅａｄ Ｉ／Ｏの回数が削減される。また、更新パリティ５１Ｐ－Ｕは、メモリシステム３Ａのリソースを用いて生成される。したがって、第２の更新動作では、ホスト２Ａにかかる負荷が軽減される。つまり、ホスト２Ａからメモリシステム３Ａへの更新動作のオフロードが実現される。
【0081】
図６は、比較例に係る情報処理システム１Ａにおける第３の更新動作を示す。第３の更新動作は、使用されるホスト２Ａのリソースを削減しながら、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１を第１更新ユーザデータ５１１－Ｕに更新し、第３メモリシステム３－３Ａに格納されている第３ユーザデータ５１３を第３更新ユーザデータ５１３－Ｕに更新するための動作である。つまり、第３の更新動作では、２つのメモリシステム３－１Ａおよび３－３Ａにそれぞれ格納されている２つのユーザデータ５１１および５１３が更新される。
【0082】
ホスト２ＡのＤＲＡＭ２２Ａは、第１更新ユーザデータ５１１－Ｕと第３更新ユーザデータ５１３－Ｕとを記憶している。
【0083】
ホスト２ＡのＣＰＵ２１Ａは、ＸＯＲ演算と、第１更新ユーザデータ５１１－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第１ＸＯＲ／ライトコマンド）を、第１メモリシステム３－１Ａに送信する（図６中の（１－１））。また、ＣＰＵ２１Ａは、ＸＯＲ演算と、第３更新ユーザデータ５１３－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第２ＸＯＲ／ライトコマンド）を、第３メモリシステム３－３Ａに送信する（図６中の（１－２））。
【0084】
第１メモリシステム３－１Ａは、ホスト２Ａからの第１ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２Ａから第１更新ユーザデータ５１１－Ｕを受信する。第１メモリシステム３－１Ａは、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリから第１ユーザデータ５１１を読み出す。第１メモリシステム３－１Ａは、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成する。第１ＸＯＲデータ５２１は、第１メモリシステム３－１Ａの内部バッファ６１－１Ａに格納される。そして、第１メモリシステム３－１Ａは、第１更新ユーザデータ５１１－Ｕを、第１メモリシステム３－１Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0085】
また、第３メモリシステム３－３Ａは、ホスト２Ａからの第２ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２Ａから第３更新ユーザデータ５１３－Ｕを受信する。第３メモリシステム３－３Ａは、第３メモリシステム３－３Ａ内のＮＡＮＤ型フラッシュメモリから第３ユーザデータ５１３を読み出す。第３メモリシステム３－３Ａは、第３ユーザデータ５１３と第３更新ユーザデータ５１３－ＵとのＸＯＲ演算を行うことにより、第２ＸＯＲデータ５２２を生成する。第２ＸＯＲデータ５２２は、第３メモリシステム３－３Ａの内部バッファ６１－３Ａに格納される。そして、第３メモリシステム３－３Ａは、第３更新ユーザデータ５１３－Ｕを、第３メモリシステム３－３Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0086】
次いで、ホスト２ＡのＣＰＵ２１Ａは、ＸＯＲ演算と、後述する事前ＸＯＲデータ５１Ｐ－Ｐの書き込みとを要求するＸＯＲ／ライトコマンド（第３ＸＯＲ／ライトコマンド）を、第４メモリシステム３－４Ａに送信する（図６中の（２－１））。さらに、ホスト２ＡのＣＰＵ２１Ａは、ＸＯＲ演算と、更新パリティ５１Ｐ－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第４ＸＯＲ／ライトコマンド）を、第４メモリシステム３－４Ａに送信する（図６中の（２－２））。ホスト２Ａは、第３ＸＯＲ／ライトコマンドに対する応答を受信する前に、第４ＸＯＲ／ライトコマンドを第４メモリシステム３－４Ａに送信してもよい。
【0087】
第４メモリシステム３－４Ａは、ホスト２Ａからの第３ＸＯＲ／ライトコマンドを受け付けたことに応じ、第１メモリシステム３－１Ａから第１ＸＯＲデータ５２１を受信する。第４メモリシステム３－４Ａは、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリからパリティ５１Ｐを読み出す。第４メモリシステム３－４Ａは、第１ＸＯＲデータ５２１とパリティ５１ＰとのＸＯＲ演算を行うことにより、事前ＸＯＲデータ５１Ｐ－Ｐを生成する。そして、第４メモリシステム３－４Ａは、事前ＸＯＲデータ５１Ｐ－Ｐを、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0088】
第４メモリシステム３－４Ａは、ホスト２Ａからの第４ＸＯＲ／ライトコマンドを受け付けたことに応じ、第３メモリシステム３－３Ａから第２ＸＯＲデータ５２２を受信する。第４メモリシステム３－４Ａは、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリから事前ＸＯＲデータ５１Ｐ－Ｐを読み出す。第４メモリシステム３－４Ａは、事前ＸＯＲデータ５１Ｐ－Ｐと、第２ＸＯＲデータ５２２とのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。そして、第４メモリシステム３－４Ａは、更新パリティ５１Ｐ－Ｕを、第４メモリシステム３－４Ａ内のＮＡＮＤ型フラッシュメモリに書き込む。
【0089】
なお、第４メモリシステム３－４Ａは、第４ＸＯＲ／ライトコマンドを第３ＸＯＲ／ライトコマンドよりも先に受け付けた場合には、第２ＸＯＲデータ５２２とパリティ５１ＰとのＸＯＲ演算を行うことにより、事前ＸＯＲデータ５１Ｐ－Ｐを生成する。この場合、第４メモリシステム３－４Ａは、第３ＸＯＲ／ライトコマンドを受け付けたことに応じ、事前ＸＯＲデータ５１Ｐ－Ｐと、第１ＸＯＲデータ５２２とのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。
【0090】
以上の第３の更新動作により、情報処理システム１Ａでは、第１メモリシステム３－１Ａに格納されている第１ユーザデータ５１１が第１更新ユーザデータ５１１－Ｕに更新され、第３メモリシステム３－３Ａに格納されている第３ユーザデータ５１３が第３更新ユーザデータ５１３－Ｕに更新されると共に、第４メモリシステム３－４Ａに格納されているパリティ５１Ｐが更新パリティ５１Ｐ－Ｕに更新される。
【0091】
第３の更新動作では、図５を参照して前述した第２の更新動作と同様に、更新パリティ５１Ｐ－Ｕが、メモリシステム３Ａのリソースを用いて生成される。したがって、第３の更新動作では、ホスト２Ａからメモリシステム３Ａへの更新動作のオフロードが実現される。
【0092】
しかしながら、第３の更新動作では、第１メモリシステム３－１Ａから第４メモリシステム３－４Ａに第１ＸＯＲデータ５２１が送信され、第３メモリシステム３－３Ａから第４メモリシステム３－４Ａに第２ＸＯＲデータ５２２が送信される。第４メモリシステム３－４Ａへの第１ＸＯＲデータ５２１の送信要求と、第２ＸＯＲデータ５２２の送信要求とは、同時に発生し得る。この場合、一方の送信要求は、他方の送信要求に対する送信が完了するまで待たせられる。すなわち、パリティ５１Ｐを格納している第４メモリシステム３－４Ａへのデータの転送が集中して発生し得る。また、各メモリシステム３ＡとＰＣＩｅスイッチ４Ａとを接続するバスは、ホスト２とＰＣＩｅスイッチ４とを接続するバスよりも、バス帯域が小さい。したがって、第４メモリシステム３－４Ａにデータを転送するためのバス帯域が不足することにより、情報処理システム１Ａ全体の性能が低下する可能性がある。
【0093】
一方、第１実施形態に係る情報処理システム１では、ホスト２からメモリシステム３への更新動作のオフロードを実現しながら、パリティ５１Ｐを格納しているメモリシステム３へのデータ転送の集中も回避する。これにより、情報処理システム１では、ホスト２にかかる負荷を軽減しながら、情報処理システム１全体の性能を向上できる。
【0094】
【0095】
図７は、情報処理システム１における第４の更新動作の例を示す。第４の更新動作は、使用されるホスト２のリソースを削減しながら、２つ以上のメモリシステム３のそれぞれに格納されているユーザデータを更新するための動作である。ここでは、第４の更新動作が、第１メモリシステム３－１に格納されている第１ユーザデータ５１１を第１更新ユーザデータ５１１－Ｕに更新し、第３メモリシステム３－３に格納されている第３ユーザデータ５１３を第３更新ユーザデータ５１３－Ｕに更新するための動作である場合を例示する。なお、４台のメモリシステム３－１、３－２、３－３、および３－４には、図３を参照して前述したシーケンシャルライト動作により、第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐがそれぞれ格納されているものとする。第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐは、１つのＥＣＣフレーム５１Ｅを構成する。
【0096】
ホスト２のＤＲＡＭ２２は、第１更新ユーザデータ５１１－Ｕと第３更新ユーザデータ５１３－Ｕとを記憶している。
【0097】
ホスト２のＣＰＵ２１は、ＸＯＲ演算と、第１更新ユーザデータ５１１－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第１ＸＯＲ／ライトコマンド）を、第１メモリシステム３－１に送信する（図７中の（１））。第１ＸＯＲ／ライトコマンドは、第１ユーザデータ５１１の論理アドレスを含んでいてもよい。
【0098】
第１メモリシステム３－１は、ホスト２からの第１ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２から第１更新ユーザデータ５１１－Ｕを受信する。第１メモリシステム３－１は、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す。第１メモリシステム３－１は、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成する。第１ＸＯＲデータ５２１は、第１メモリシステム３－１の内部バッファ６１－１に格納される。内部バッファ６１－１として、例えば、ＤＲＡＭ６の記憶領域の一部が割り当てられる。内部バッファ６１－１は、例えば、他のメモリシステム３がＰＣＩｅスイッチ４を介してアクセス可能なコントローラメモリバッファ（ＣＭＢ）である。第１ＸＯＲデータ５２１の格納に内部バッファ６１－１が用いられるので、Ｗｒｉｔｅ Ａｍｐｌｉｆｉｃａｔｉｏｎ Ｆａｃｔｏｒ（ＷＡＦ）は上昇しない。ＷＡＦは、ＮＡＮＤ型フラッシュメモリ５に実際に書き込まれたデータ量を、ホスト２からの要求に応じてＮＡＮＤ型フラッシュメモリ５に書き込まれたデータ量で除した値である。第１メモリシステム３－１は、第１更新ユーザデータ５１１－Ｕを、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0099】
次いで、ホスト２のＣＰＵ２１は、ＸＯＲ演算と、第３更新ユーザデータ５１３－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第２ＸＯＲ／ライトコマンド）を、第３メモリシステム３－３に送信する（図７中の（２））。第２ＸＯＲ／ライトコマンドは、第３ユーザデータ５１３の論理アドレスと、第１メモリシステム３－１の内部バッファ６１－１（より詳しくは第１ＸＯＲデータ５２１の格納位置）の識別子（例えば、アドレス）とを含んでいてもよい。
【0100】
第３メモリシステム３－３は、ホスト２からの第２ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２から第３更新ユーザデータ５１３－Ｕを受信し、第１メモリシステム３－１から第１ＸＯＲデータ５２１を受信する。また、第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す。第３メモリシステム３－３Ａは、第３ユーザデータ５１３、第３更新ユーザデータ５１３－Ｕ、および第１ＸＯＲデータ５２１のＸＯＲ演算を行うことにより、第３ＸＯＲデータ５２３を生成する。第３ＸＯＲデータ５２３は、第３メモリシステム３－３の内部バッファ６１－３に格納される。そして、第３メモリシステム３－３は、第３更新ユーザデータ５１３－Ｕを、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0101】
次いで、ホスト２のＣＰＵ２１は、ＸＯＲ演算と更新パリティ５１Ｐ－Ｕの書き込みとを要求するＸＯＲ／ライトコマンド（第３ＸＯＲ／ライトコマンド）を、第４メモリシステム３－４に送信する（図７中の（３））。第３ＸＯＲ／ライトコマンドは、パリティ５１Ｐの論理アドレスと、第３メモリシステム３－３の内部バッファ６１－３（より詳しくは第３ＸＯＲデータ５２３の格納位置）の識別子（例えば、アドレス）とを含んでいてもよい。
【0102】
第４メモリシステム３－４は、ホスト２からの第３ＸＯＲ／ライトコマンドを受け付けたことに応じ、第３メモリシステム３－３から第３ＸＯＲデータ５２３を受信する。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す。第４メモリシステム３－４は、第３ＸＯＲデータ５２３とパリティ５１ＰとのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。そして、第４メモリシステム３－４は、更新パリティ５１Ｐ－Ｕを、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0103】
以上の第４の更新動作により、情報処理システム１では、第１メモリシステム３－１に格納されていた第１ユーザデータ５１１が第１更新ユーザデータ５１１－Ｕに更新され、第３メモリシステム３－３に格納されていた第３ユーザデータ５１３が第３更新ユーザデータ５１３－Ｕに更新されると共に、第４メモリシステム３－４に格納されていたパリティ５１Ｐが更新パリティ５１Ｐ－Ｕに更新される。
【0104】
第４の更新動作では、更新パリティ５１Ｐ－Ｕがメモリシステム３のリソースを用いて生成される。したがって、第４の更新動作では、ホスト２からメモリシステム３への更新動作のオフロードが実現される。
【0105】
さらに、第４の更新動作では、第１メモリシステム３－１から第３メモリシステム３－３に第１ＸＯＲデータ５２１が送信され、第３メモリシステム３－３から第４メモリシステム３－４に第３ＸＯＲデータ５２３が送信される。これにより、パリティ５１Ｐを格納している第４メモリシステム３－４へのデータ転送が集中して発生することを回避できる。
【0106】
したがって、第４の更新動作を行う情報処理システム１では、ホスト２にかかる負荷を軽減しながら、情報処理システム１全体の性能を向上できる。
【0107】
図８は、情報処理システム１における第４の更新動作の具体的な例を示すシーケンス図である。
【0108】
まず、ホスト２は、第１ＸＯＲ／ライトコマンドと第１更新ユーザデータ５１１－Ｕとを第１メモリシステム３－１に送信する（Ａ１）。ホスト２は、第１ＸＯＲ／ライトコマンドを受け付けた第１メモリシステム３－１に、第１更新ユーザデータ５１１－Ｕを送信してもよい。
【0109】
第１メモリシステム３－１は、第１ＸＯＲ／ライトコマンドと第１更新ユーザデータ５１１－Ｕとを受信したことに応じ、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（Ａ２）。第１メモリシステム３－１は、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行って、第１ＸＯＲデータ５２１を生成する（Ａ３）。第１メモリシステム３－１は、第１更新ユーザデータ５１１－Ｕを第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に書き込み、第１ユーザデータ５１１を無効化する（Ａ４）。具体的には、第１メモリシステム３－１は、第１ユーザデータ５１１に対応する論理アドレスを、第１ユーザデータ５１１が格納されている物理記憶位置ではなく、第１更新ユーザデータ５１１－Ｕが格納された物理記憶位置に関連付けるように論理物理アドレス変換テーブル３１を更新する。これにより、第１ユーザデータ５１１が無効化される。
【0110】
そして、第１メモリシステム３－１は、第１ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（Ａ５）。なお、第１メモリシステム３－１は、第１更新ユーザデータ５１１－ＵをＮＡＮＤ型フラッシュメモリ５に書き込んだ場合に限らず、第１更新ユーザデータ５１１－Ｕが不揮発化されることが保証された場合に、第１ＸＯＲ／ライトコマンドに対する応答をホスト２に送信してもよい。具体的には、第１メモリシステム３－１は、例えば、パワーロスプロテクション（ＰＬＰ）機能を有する場合、第１ＸＯＲデータ５２１を生成し、第１更新ユーザデータ５１１－Ｕをライトバッファ（例えば、ＤＲＡＭ６）に格納したことに応じて、応答をホスト２に送信してもよい。これにより、第１メモリシステム３－１は、第１更新ユーザデータ５１１－ＵをＮＡＮＤ型フラッシュメモリ５に書き込んだことに応じて応答を送信する場合よりも早く、ホスト２に応答を送信できる。ＰＬＰ機能は、外部電源からメモリシステム３に供給される電力が遮断された場合に、メモリシステム３内の蓄電装置に蓄積された電荷のエネルギーを用いて、ライトバッファに格納され、且つＮＡＮＤ型フラッシュメモリ５には書き込まれていないユーザデータ等を、ＮＡＮＤ型フラッシュメモリ５に書き込むための機能である。
【0111】
次いで、ホスト２は、第１ＸＯＲ／ライトコマンドに対する応答を受信したことに応じ、第２ＸＯＲ／ライトコマンドと第３更新ユーザデータ５１３－Ｕとを第３メモリシステム３－３に送信する（Ａ６）。
【0112】
第３メモリシステム３－３は、第２ＸＯＲ／ライトコマンドと第３更新ユーザデータ５１３－Ｕとを受信したことに応じ、第１ＸＯＲデータ５２１を第１メモリシステム３－１から受信する（Ａ７）。具体的には、第３メモリシステム３－３は、例えば、第１メモリシステム３－１内の特定の記憶領域（例えば、内部バッファ６１－１）から読み出され、送信された第１ＸＯＲデータ５２１を受信する。第１ＸＯＲデータ５２１が格納されている第１メモリシステム３－１内の位置は、例えば、予め規定されている。第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す（Ａ８）。第３メモリシステム３－３は、第３ユーザデータ５１３、第３更新ユーザデータ５１３－Ｕ、および第１ＸＯＲデータ５２１のＸＯＲ演算を行って、第３ＸＯＲデータ５２３を生成する（Ａ９）。第３メモリシステム３－３は、第３更新ユーザデータ５１３－Ｕを第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に書き込み、第３ユーザデータ５１３を無効化する（Ａ１０）。そして、第３メモリシステム３－３は、第２ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（Ａ１１）。なお、第３メモリシステム３－３は、第３更新ユーザデータ５１３－Ｕが不揮発化されることが保証された場合に、第２ＸＯＲ／ライトコマンドに対する応答をホスト２に送信してもよい。
【0113】
ホスト２は、第２ＸＯＲ／ライトコマンドに対する応答を受信したことに応じ、第３ＸＯＲ／ライトコマンドを第４メモリシステム３－４に送信する（Ａ１２）。
【0114】
第４メモリシステム３－４は、第３ＸＯＲ／ライトコマンドを受信したことに応じ、第３ＸＯＲデータ５２３を第３メモリシステム３－３から受信する（Ａ１３）。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す（Ａ１４）。第４メモリシステム３－４は、パリティ５１Ｐと第３ＸＯＲデータ５２３のＸＯＲ演算を行って、更新パリティ５１Ｐ－Ｕを生成する（Ａ１５）。第４メモリシステム３－４は、更新パリティ５１Ｐ－Ｕを第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５に書き込む（Ａ１６）。そして、第４メモリシステム３－４は、第３ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（Ａ１７）。なお、第４メモリシステム３－４は、更新パリティ５１Ｐ－Ｕが不揮発化されることが保証された場合に、第３ＸＯＲ／ライトコマンドに対する応答をホスト２に送信してもよい。
【0115】
以上の第４の更新動作により、情報処理システム１では、ホスト２からメモリシステム３への更新動作のオフロードを実現すると共に、パリティ５１Ｐを格納している第４メモリシステム３－４へのデータの転送が集中して発生することを回避できる。
【0116】
なお、第１メモリシステム３－１、第２メモリシステム３－２、第３メモリシステム３－３、および第４メモリシステム３－４のそれぞれにおける動作は、例えば、図２を参照して前述したコマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４として機能するＣＰＵ１４によって実現される。
【0117】
一例として、第４の更新動作が行われる場合の第１メモリシステム３－１における動作について説明する。
【0118】
図９は、第４の更新動作が行われる場合の第１メモリシステム３－１における具体的な動作の例を示す。
【0119】
コマンド受付部１４１は、ホスト２からの第１ＸＯＲ／ライトコマンドを受け付ける（図９中の（１））。コマンド受付部１４１は、第１ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２から第１更新ユーザデータ５１１－Ｕを受信する（図９中の（２））。コマンド受付部１４１は、第１ＸＯＲ／ライトコマンドに基づき、第１ユーザデータ５１１の読み出しを指示するリード指示をリード処理部１４２に送出する（図９中の（３））。
【0120】
リード処理部１４２は、リード指示に応じて、ＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（図９中の（４））。そして、リード処理部１４２は、読み出された第１ユーザデータ５１１をＸＯＲ処理部１４３に送出する（図９中の（５））。
【0121】
次いで、コマンド受付部１４１は、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を指示するＸＯＲ指示と、第１更新ユーザデータ５１１－Ｕとを、ＸＯＲ処理部１４３に送出する（図９中の（６））。
【0122】
ＸＯＲ処理部１４３は、ＸＯＲ指示に応じて、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行って、第１ＸＯＲデータ５２１を生成する。ＸＯＲ処理部１４３は、生成された第１ＸＯＲデータ５２１を内部バッファ６１－１に格納する（図９中の（７））。
【0123】
そして、コマンド受付部１４１は、第１更新ユーザデータ５１１－Ｕの書き込みを指示するライト指示と、第１更新ユーザデータ５１１－Ｕとをライト処理部１４４に送出する（図９中の（８））。
【0124】
ライト処理部１４４は、ライト指示に応じて、第１更新ユーザデータ５１１－ＵをＮＡＮＤ型フラッシュメモリ５に書き込む（図９中の（９））。そして、ライト処理部１４４は、第１ユーザデータ５１１が格納されている物理記憶位置に関連付けられた論理アドレスが、第１更新ユーザデータ５１１－Ｕが格納された物理記憶位置に関連付けられるように、論理物理アドレス変換テーブル３１を更新する（図９中の（１０））。これにより、第１ユーザデータ５１１が無効化され、該論理アドレスに対応するユーザデータが第１更新ユーザデータ５１１－Ｕに更新される。
【0125】
そして、コマンド受付部１４１は、第１ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（図９中の（１１））。
【0126】
同様にして、第２メモリシステム３－２、第３メモリシステム３－３、および第４メモリシステム３－４のそれぞれにおける動作も、コマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４として機能するＣＰＵ１４によって実現され得る。
【0127】
図１０は、情報処理システム１における第５の更新動作の例を示す。第５の更新動作は、第４の更新動作と同様に、第１メモリシステム３－１に格納されている第１ユーザデータ５１１を第１更新ユーザデータ５１１－Ｕに更新し、第３メモリシステム３－３に格納されている第３ユーザデータ５１３を第３更新ユーザデータ５１３－Ｕに更新するための動作である。
【0128】
ホスト２のＤＲＡＭ２２は、第１更新ユーザデータ５１１－Ｕと第３更新ユーザデータ５１３－Ｕとを記憶している。
【0129】
ホスト２のＣＰＵ２１は、ＸＯＲ演算と、第１更新ユーザデータ５１１－Ｕの書き込みとを要求する第１ＸＯＲ／ライトコマンドを、第１メモリシステム３－１に送信する（図１０中の（１－１））。また、ホスト２のＣＰＵ２１は、ＸＯＲ演算と、第３更新ユーザデータ５１３－Ｕの書き込みとを要求する第２ＸＯＲ／ライトコマンドを、第３メモリシステム３－３に送信する（図１０中の（１－２））。
【0130】
第１メモリシステム３－１は、ホスト２からの第１ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２から第１更新ユーザデータ５１１－Ｕを受信する。第１メモリシステム３－１は、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す。第１メモリシステム３－１は、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成する。第１ＸＯＲデータ５２１は、第１メモリシステム３－１の内部バッファ６１－１に格納される。そして、第１メモリシステム３－１は、第１更新ユーザデータ５１１－Ｕを、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0131】
第３メモリシステム３－３は、ホスト２からの第２ＸＯＲ／ライトコマンドを受け付けたことに応じ、ホスト２から第３更新ユーザデータ５１３－Ｕを受信する。第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す。第３メモリシステム３－３は、第３ユーザデータ５１３と第３更新ユーザデータ５１３－ＵのＸＯＲ演算を行うことにより、事前ＸＯＲデータ５２３－Ｐを生成する。事前ＸＯＲデータ５２３－Ｐは、第３メモリシステム３－３の内部バッファ６１－３に格納される。そして、第３メモリシステム３－３は、第３更新ユーザデータ５１３－Ｕを、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に書き込む。第３メモリシステム３－３による第２ＸＯＲ／ライトコマンドに応じた動作は、例えば、第１メモリシステム３－１による第１ＸＯＲ／ライトコマンドに応じた動作と並列に行われる。
【0132】
次いで、ホスト２のＣＰＵ２１は、第１ＸＯＲデータ５２１と事前ＸＯＲデータ５２３－ＰのＸＯＲ演算を要求するＸＯＲコマンドを、第３メモリシステム３－３に送信する（図１０中の（２））。
【0133】
第３メモリシステム３－３は、ホスト２からのＸＯＲコマンドを受け付けたことに応じ、第１メモリシステム３－１から第１ＸＯＲデータ５２１を受信する。第３メモリシステム３－３は、第１ＸＯＲデータ５２１と事前ＸＯＲデータ５２３－ＰのＸＯＲ演算を行うことにより、第３ＸＯＲデータ５２３を生成する。第３ＸＯＲデータ５２３は、第３メモリシステム３－３の内部バッファ６１－３に格納される。
【0134】
次いで、ホスト２のＣＰＵ２１は、ＸＯＲ演算と更新パリティ５１Ｐ－Ｕの書き込みとを要求する第３ＸＯＲ／ライトコマンドを、第４メモリシステム３－４に送信する（図１０中の（３））。
【0135】
第４メモリシステム３－４は、ホスト２からの第３ＸＯＲ／ライトコマンドを受け付けたことに応じ、第３メモリシステム３－３から第３ＸＯＲデータ５２３を受信する。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す。第４メモリシステム３－４は、第３ＸＯＲデータ５２３とパリティ５１ＰとのＸＯＲ演算を行うことにより、更新パリティ５１Ｐ－Ｕを生成する。そして、第４メモリシステム３－４は、更新パリティ５１Ｐ－Ｕを、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0136】
以上の第５の更新動作により、情報処理システム１では、第１メモリシステム３－１に格納されている第１ユーザデータ５１１が第１更新ユーザデータ５１１－Ｕに更新され、第３メモリシステム３－３に格納されている第３ユーザデータ５１３が第３更新ユーザデータ５１３－Ｕに更新されると共に、第４メモリシステム３－４に格納されているパリティ５１Ｐが更新パリティ５１Ｐ－Ｕに更新される。
【0137】
第５の更新動作では、更新パリティ５１Ｐ－Ｕがメモリシステム３のリソースを用いて生成される。したがって、第５の更新動作では、ホスト２からメモリシステム３への更新動作のオフロードが実現される。
【0138】
また、第５の更新動作では、第１メモリシステム３－１から第３メモリシステム３－３に第１ＸＯＲデータ５２１が送信され、第３メモリシステム３－３から第４メモリシステム３－４に第３ＸＯＲデータ５２３が送信される。これにより、パリティ５１Ｐを格納している第４メモリシステム３－４へのデータ転送が集中して発生することを回避できる。
【0139】
さらに、第５の更新動作では、第１ＸＯＲ／ライトコマンドに応じた第１メモリシステム３－１による動作と、第２ＸＯＲ／ライトコマンドに応じた第３メモリシステム３－３による動作が並列に行われる。これにより、第１メモリシステム３－１による動作と第３メモリシステム３－３による動作とを一部並列化できる。したがって、情報処理システム１において、第５の更新動作に要する時間は、第４の更新動作に要する時間よりも短縮され得る。
【0140】
このように、第５の更新動作を行う情報処理システム１では、ホスト２にかかる負荷を軽減しながら、情報処理システム１全体の性能を向上できる。
【0141】
図１１は、情報処理システム１における第５の更新動作の具体的な例を示すシーケンス図である。
【0142】
まず、ホスト２は、第１ＸＯＲ／ライトコマンドと第１更新ユーザデータ５１１－Ｕとを第１メモリシステム３－１に送信する（Ｂ１）。ホスト２は、第１ＸＯＲ／ライトコマンドを受け付けた第１メモリシステム３－１に、第１更新ユーザデータ５１１－Ｕを送信してもよい。また、ホスト２は、第２ＸＯＲ／ライトコマンドと第３更新ユーザデータ５１３－Ｕとを第３メモリシステム３－３に送信する（Ｂ２）。ホスト２は、第２ＸＯＲ／ライトコマンドを受け付けた第３メモリシステム３－３に、第３更新ユーザデータ５１３－Ｕを送信してもよい。
【0143】
第１メモリシステム３－１は、第１ＸＯＲ／ライトコマンドと第１更新ユーザデータ５１１－Ｕとを受信したことに応じ、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（Ｂ３）。第１メモリシステム３－１は、第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵとのＸＯＲ演算を行って、第１ＸＯＲデータ５２１を生成し、内部バッファ６１－１に格納する（Ｂ４）。第１メモリシステム３－１は、第１更新ユーザデータ５１１－Ｕを第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に書き込み、第１ユーザデータ５１１を無効化する（Ｂ５）。そして、第１メモリシステム３－１は、第１ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（Ｂ６）。
【0144】
第３メモリシステム３－３は、第２ＸＯＲ／ライトコマンドを受信したことに応じ、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す（Ｂ７）。第３メモリシステム３－３は、第３ユーザデータ５１３と第３更新ユーザデータ５１３－ＵとのＸＯＲ演算を行って、事前ＸＯＲデータ５２３－Ｐを生成し、内部バッファ６１－３に格納する（Ｂ８）。第３メモリシステム３－３は、第３更新ユーザデータ５１３－Ｕを第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に書き込み、第３ユーザデータ５１３を無効化する（Ｂ９）。そして、第３メモリシステム３－３は、第２ＸＯＲ／ライトコマンドに対する応答をホスト２に送信する（Ｂ１０）。
【0145】
次いで、ホスト２は、第１ＸＯＲ／ライトコマンドに対する応答および第２ＸＯＲ／ライトコマンドに対する応答を受信したことに応じ、ＸＯＲコマンドを第３メモリシステム３－３に送信する（Ｂ１１）。
【0146】
第３メモリシステム３－３は、ＸＯＲコマンドを受信したことに応じ、第１ＸＯＲデータ５２１を第１メモリシステム３－１から受信する（Ｂ１２）。第３メモリシステム３－３は、第１ＸＯＲデータ５２１と事前ＸＯＲデータ５２３－ＰとのＸＯＲ演算を行って、第３ＸＯＲデータ５２３を生成し、内部バッファ６１－３に格納する（Ｂ１３）。そして、第３メモリシステム３－３は、ＸＯＲコマンドに対する応答をホスト２に送信する（Ｂ１４）。以降のＢ１５からＢ２０までの動作は、図８を参照して前述した第４の更新動作のＡ１２からＡ１７までの動作と同様である。
【0147】
以上の第５の更新動作により、情報処理システム１では、ホスト２からメモリシステム３への更新動作のオフロードを実現すると共に、パリティ５１Ｐを格納している第４メモリシステム３－４へのデータの転送が集中して発生することを回避できる。また、第１メモリシステム３－１における動作と第３メモリシステム３－３における動作の一部とを並列化して、第５の更新動作に要する時間を、第４の更新動作に要する時間よりも短縮し得る。
【0148】
（第２実施形態）
第１実施形態に係る情報処理システム１では、複数のメモリシステム３でＲＡＩＤが構成される場合に、１つのＥＣＣフレーム５１Ｅを構成するユーザデータ５１Ｄの少なくとも一部が、２つ以上のメモリシステム３に亘って更新される更新動作が行われる。これに対して、第２実施形態の情報処理システム１では、複数のメモリシステム３でＲＡＩＤが構成される場合に、故障したメモリシステム３に格納されていたデータを復元して、ＲＡＩＤを再構築する動作（リビルド動作）が行われる。
第１実施形態に係る情報処理システム１では、複数のメモリシステム３でＲＡＩＤが構成される場合に、１つのＥＣＣフレーム５１Ｅを構成するユーザデータ５１Ｄの少なくとも一部が、２つ以上のメモリシステム３に亘って更新される更新動作が行われる。これに対して、第２実施形態の情報処理システム１では、複数のメモリシステム３でＲＡＩＤが構成される場合に、故障したメモリシステム３に格納されていたデータを復元して、ＲＡＩＤを再構築する動作（リビルド動作）が行われる。
【0149】
第２実施形態に係る情報処理システム１の構成は、第１実施形態の情報処理システム１と同様である。第２実施形態では、ホスト２およびメモリシステム３においてリビルド動作が行われる点が異なる。以下、第１実施形態と異なる点を主に説明する。
【0150】
図１２は、情報処理システム１における第１のリビルド動作の例を示す。第１のリビルド動作は、使用されるホスト２のリソースを削減しながら、故障したメモリシステム３に格納されていたデータを復元して、ＲＡＩＤを再構築する動作である。ここでは、第２メモリシステム３－２が故障した場合を例示する。第５メモリシステム３－５は、故障した第２メモリシステム３－２から交換されるメモリシステム３である。つまり、情報処理システム１では、第２メモリシステム３－２の故障に対処するために、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５でＲＡＩＤが再構築されるようにリビルド動作が行われる。
【0151】
４台のメモリシステム３－１、３－２、３－３、および３－４には、図３を参照して前述したシーケンシャルライト動作により、第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐがそれぞれ格納されているものとする。第１ユーザデータ５１１、第２ユーザデータ５１２、第３ユーザデータ５１３、およびパリティ５１Ｐは、１つのＥＣＣフレーム５１Ｅを構成する。
【0152】
ホスト２は、第２メモリシステム３－２が故障した場合、ＸＯＲ演算を要求するＸＯＲコマンド（第１ＸＯＲコマンド）を第１メモリシステム３－１に送信する（図１２中の（１））。第１ＸＯＲコマンドは、第１ユーザデータ５１１の論理アドレスを含んでいてもよい。
【0153】
第１メモリシステム３－１は、ホスト２からの第１ＸＯＲコマンドに応じて、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す。第１メモリシステム３－１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算により、第４ＸＯＲデータ５２４を生成する。第４ＸＯＲデータ５２４は、例えば、内部バッファ６１－１に格納される。ダミーデータ５３１は、全てのビットが０であるデータ列である。ダミーデータ５３１と第１ユーザデータ５１１とは、データ長が同一である。ダミーデータ５３１のデータ列は全てのビットが０であるので、第４ＸＯＲデータ５２４は、第１ユーザデータ５１１と同一である。第１メモリシステム３－１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算を行う代わりに、第１ユーザデータ５１１をそのまま内部バッファ６１－１に格納してもよい。
【0154】
そして、ホスト２は、第２ＸＯＲコマンドを第３メモリシステム３－３に送信する（図１２中の（２））。第２ＸＯＲコマンドは、第３ユーザデータ５１３の論理アドレスと、第１メモリシステム３－１の内部バッファ６１－１（より詳しくは第４ＸＯＲデータ５２４の格納位置）の識別子（例えば、アドレス）とを含んでいてもよい。
【0155】
第３メモリシステム３－３は、ホスト２からの第２ＸＯＲコマンドに応じて、第１メモリシステム３－１から第４ＸＯＲデータ５２４を受信する。第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す。第３メモリシステム３－３は、第３ユーザデータ５１３と第４ＸＯＲデータ５２４とのＸＯＲ演算により、第５ＸＯＲデータ５２５を生成する。第５ＸＯＲデータ５２５は、例えば、内部バッファ６１－３に格納される。
【0156】
次いで、ホスト２は、第３ＸＯＲコマンドを第４メモリシステム３－４に送信する（図１２中の（３））。第３ＸＯＲコマンドは、パリティ５１Ｐの論理アドレスと、第３メモリシステム３－３の内部バッファ６１－３（より詳しくは第５ＸＯＲデータ５２５の格納位置）の識別子（例えば、アドレス）とを含んでいてもよい。
【0157】
第４メモリシステム３－４は、ホスト２からの第３ＸＯＲコマンドに応じて、第３メモリシステム３－３から第５ＸＯＲデータ５２５を受信する。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す。第４メモリシステム３－４は、パリティ５１Ｐと第５ＸＯＲデータ５２５とのＸＯＲ演算により、第２ユーザデータ５１２を生成する。つまり、故障した第２メモリシステム３－２内のＮＡＮＤ型フラッシュメモリ５に格納されていた第２ユーザデータ５１２が復元される。生成された第２ユーザデータ５１２は、例えば、内部バッファ６１－４に格納される。
【0158】
そして、ホスト２は、第２ユーザデータ５１２を書き込むことを要求するライトコマンドを第５メモリシステム３－５に送信する（図１２中の（４））。ライトコマンドは、第２ユーザデータ５１２の論理アドレスと、第４メモリシステム３－３の内部バッファ６１－４（より詳しくは第２ユーザデータ５１２の格納位置）の識別子（例えば、アドレス）とを含んでいてもよい。
【0159】
第５メモリシステム３－５は、ホスト２からのライトコマンドを受け付けたことに応じて、第４メモリシステム３－４から第２ユーザデータ５１２を受信する。そして、第５メモリシステム３－５は、第２ユーザデータ５１２を、第５メモリシステム３－５内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0160】
以上の第１のリビルド動作により、情報処理システム１では、故障した第２メモリシステム３－２に格納されていた第２ユーザデータ５１２を復元して、第２メモリシステム３－２から交換される第５メモリシステム３－５に格納できる。そして、第１のリビルド動作を同様に繰り返すことにより、第２メモリシステム３－２に格納されていた全てのデータ（すなわち、ユーザデータおよびパリティ）を復元し、復元されたデータを第５メモリシステム３－５に格納できる。これにより、情報処理システム１では、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５でＲＡＩＤを再構築できる。
【0161】
第１のリビルド動作では、第２ユーザデータ５１２がメモリシステム３のリソースを用いて復元される。したがって、第１のリビルド動作では、ホスト２からメモリシステム３へのリビルド動作のオフロードが実現される。
【0162】
なお、第２ユーザデータ５１２を復元するための別の動作として、例えば、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５のいずれかが、第１ユーザデータ５１１、第３ユーザデータ５１３、およびパリティ５１Ｐを取得して、ＸＯＲ演算を行うことにより、第２ユーザデータ５１２を復元する動作が考えられる。しかし、この動作では、第２ユーザデータ５１２を復元する１つのメモリシステム３へのデータ転送が集中して発生する。
【0163】
これに対して、第１のリビルド動作では、第１メモリシステム３－１から第３メモリシステム３－３に第４ＸＯＲデータ５２４が送信され、第３メモリシステム３－３から第４メモリシステム３－４に第５ＸＯＲデータ５２５が送信され、第４メモリシステム３－４から第５メモリシステム３－５に第２ユーザデータ５１２が送信される。これにより、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５の内の特定の１つへのデータ転送が集中して発生することを回避できる。
【0164】
したがって、第１のリビルド動作を行う情報処理システム１では、ホスト２にかかる負荷を軽減しながら、情報処理システム１全体の性能を向上できる。
【0165】
図１３は、情報処理システム１における第１のリビルド動作の具体的な例を示すシーケンス図である。
【0166】
まず、ホスト２は、第１ＸＯＲコマンドを第１メモリシステム３－１に送信する（Ｃ１）。
【0167】
第１メモリシステム３－１は、第１ＸＯＲコマンドを受信したことに応じ、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（Ｃ２）。第１メモリシステム３－１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算を行って、第４ＸＯＲデータ５２４（＝第１ユーザデータ５１１）を生成し、内部バッファ６１－１に格納する（Ｃ３）。そして、第１メモリシステム３－１は、第１ＸＯＲコマンドに対する応答をホスト２に送信する（Ｃ４）。
【0168】
ホスト２は、第１ＸＯＲコマンドに対する応答を受信したことに応じ、第２ＸＯＲコマンドを第３メモリシステム３－３に送信する（Ｃ５）。
【0169】
第３メモリシステム３－３は、第２ＸＯＲコマンドを受信したことに応じ、第１メモリシステム３－１から第４ＸＯＲデータ５２４を受信する（Ｃ６）。第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す（Ｃ７）。第３メモリシステム３－３は、第３ユーザデータ５１３と第４ＸＯＲデータ５２４とのＸＯＲ演算を行って、第５ＸＯＲデータ５２５を生成し、内部バッファ６１－３に格納する（Ｃ８）。そして、第３メモリシステム３－３は、第２ＸＯＲコマンドに対する応答をホスト２に送信する（Ｃ９）。
【0170】
ホスト２は、第２ＸＯＲコマンドに対する応答を受信したことに応じ、第３ＸＯＲコマンドを第４メモリシステム３－４に送信する（Ｃ１０）。
【0171】
第４メモリシステム３－４は、第３ＸＯＲコマンドを受信したことに応じ、第３メモリシステム３－３から第５ＸＯＲデータ５２５を受信する（Ｃ１１）。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す（Ｃ１２）。第４メモリシステム３－４は、パリティ５１Ｐと第５ＸＯＲデータ５２５とのＸＯＲ演算を行って、第２ユーザデータ５１２を生成し、内部バッファ６１－４に格納する（Ｃ１３）。そして、第４メモリシステム３－４は、第３ＸＯＲコマンドに対する応答をホスト２に送信する（Ｃ１４）。
【0172】
ホスト２は、第３ＸＯＲコマンドに対する応答を受信したことに応じ、ライトコマンドを第５メモリシステム３－５に送信する（Ｃ１５）。
【0173】
第５メモリシステム３－５は、ライトコマンドを受信したことに応じ、第４メモリシステム３－４から第２ユーザデータ５１２を受信する（Ｃ１６）。第５メモリシステム３－５は、第２ユーザデータ５１２を、第５メモリシステム３－５内のＮＡＮＤ型フラッシュメモリ５に書き込む（Ｃ１７）。そして、第５メモリシステム３－５は、ライトコマンドに対する応答をホスト２に送信する（Ｃ１８）。
【0174】
以上の第１のリビルド動作により、情報処理システム１では、ホスト２からメモリシステム３へのリビルド動作のオフロードを実現すると共に、特定のメモリシステム３へのデータ転送が集中して発生することを回避できる。
【0175】
図１４は、情報処理システム１における第２のリビルド動作の例を示す。第２のリビルド動作は、第１のリビルド動作と同様に、第２メモリシステム３－２の故障に対処するために、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５でＲＡＩＤを再構築するための動作である。
【0176】
ホスト２は、第２メモリシステム３－２が故障した場合、第１ＸＯＲコマンドを第１メモリシステム３－１に送信する（図１４中の（１））。第１ＸＯＲコマンドは、第３メモリシステム３－３の識別子をさらに含んでいてもよい。
【0177】
第１メモリシステム３－１は、ホスト２からの第１ＸＯＲコマンドに応じて、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す。第１メモリシステム３－１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算により、第４ＸＯＲデータ５２４を生成する。第４ＸＯＲデータ５２４は、例えば、内部バッファ６１－１に格納される。そして、第１メモリシステム３－１は、第２ＸＯＲコマンドを第３メモリシステム３－３に送信する（図１４中の（２））。第２ＸＯＲコマンドは、第４メモリシステム３－４の識別子をさらに含んでいてもよい。
【0178】
第３メモリシステム３－３は、第１メモリシステム３－１からの第２ＸＯＲコマンドに応じて、第１メモリシステム３－１から第４ＸＯＲデータ５２４を受信する。第３メモリシステム３－３は、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す。第３メモリシステム３－３は、第３ユーザデータ５１３と第４ＸＯＲデータ５２４とのＸＯＲ演算により、第５ＸＯＲデータ５２５を生成する。第５ＸＯＲデータ５２５は、例えば、内部バッファ６１－３に格納される。そして、第３メモリシステム３－３は、第３ＸＯＲコマンドを第４メモリシステム３－４に送信する（図１４中の（３））。第３ＸＯＲコマンドは、第５メモリシステム３－５の識別子をさらに含んでいてもよい。
【0179】
第４メモリシステム３－４は、第３メモリシステム３－３からの第３ＸＯＲコマンドに応じて、第３メモリシステム３－３から第５ＸＯＲデータ５２５を受信する。第４メモリシステム３－４は、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す。第４メモリシステム３－４は、パリティ５１Ｐと第５ＸＯＲデータ５２５とのＸＯＲ演算により、第２ユーザデータ５１２を生成する。つまり、故障した第２メモリシステム３－２内のＮＡＮＤ型フラッシュメモリ５に格納されていた第２ユーザデータ５１２が復元される。生成された第２ユーザデータ５１２は、例えば、内部バッファ６１－４に格納される。そして、第４メモリシステム３－４は、第２ユーザデータ５１２を書き込むことを要求するライトコマンドを第５メモリシステム３－５に送信する（図１４中の（４））。
【0180】
第５メモリシステム３－５は、第４メモリシステム３－４からのライトコマンドに応じて、第４メモリシステム３－４から第２ユーザデータ５１２を受信する。そして、第５メモリシステム３－５は、第２ユーザデータ５１２を、第５メモリシステム３－５内のＮＡＮＤ型フラッシュメモリ５に書き込む。
【0181】
以上の第２のリビルド動作により、情報処理システム１では、故障した第２メモリシステム３－２に格納されていた第２ユーザデータ５１２を復元して、第２メモリシステム３－２から交換される第５メモリシステム３－５に格納できる。そして、この第２のリビルド動作を同様に繰り返すことにより、第２メモリシステム３－２に格納されていた全てのデータを復元し、復元されたデータを第５メモリシステム３－５に格納できる。これにより、情報処理システム１では、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５でＲＡＩＤを再構築できる。
【0182】
また、第２のリビルド動作では、第２ユーザデータ５１２がメモリシステム３のリソースを用いて復元される。また、メモリシステム３間で、データ（すなわち、第４ＸＯＲデータ５２４、第５ＸＯＲデータ５２５、および第２ユーザデータ５１２）だけでなく、コマンドも伝送される。そのため、第２のリビルド動作において、ホスト２は第１ＸＯＲコマンドを第１メモリシステム３－１に送信するだけでよい。したがって、第２のリビルド動作では、ホスト２からメモリシステム３へのリビルド動作のオフロードが実現される。
【0183】
さらに、第２のリビルド動作では、第１メモリシステム３－１から第３メモリシステム３－３に第４ＸＯＲデータ５２４が送信され、第３メモリシステム３－３から第４メモリシステム３－４に第５ＸＯＲデータ５２５が送信され、第４メモリシステム３－４から第５メモリシステム３－５に第２ユーザデータ５１２が送信される。これにより、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５の内の特定の１つにデータの転送が集中して発生することを回避できる。
【0184】
したがって、第２のリビルド動作を行う情報処理システム１では、ホスト２にかかる負荷を軽減しながら、情報処理システム１全体の性能を向上できる。
【0185】
図１５は、情報処理システム１における第２のリビルド動作の具体的な例を示すシーケンス図である。
【0186】
まず、ホスト２は、第１ＸＯＲコマンドを第１メモリシステム３－１に送信する（Ｄ１）。
【0187】
第１メモリシステム３－１は、第１ＸＯＲコマンドを受信したことに応じ、第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（Ｄ２）。第１メモリシステム３－１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算を行って、第４ＸＯＲデータ５２４を生成し、内部バッファ６１－１に格納する（Ｄ３）。そして、第１メモリシステム３－１は、第２ＸＯＲコマンドと第４ＸＯＲデータ５２４とを第３メモリシステム３－３に送信する（Ｄ４）。
【0188】
第３メモリシステム３－３は、第２ＸＯＲコマンドと第４ＸＯＲデータ５２４とを受信したことに応じ、第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５から第３ユーザデータ５１３を読み出す（Ｄ５）。第３メモリシステム３－３は、第３ユーザデータ５１３と第４ＸＯＲデータ５２４とのＸＯＲ演算を行って、第５ＸＯＲデータ５２５を生成し、内部バッファ６１－３に格納する（Ｄ６）。そして、第３メモリシステム３－３は、第３ＸＯＲコマンドと第５ＸＯＲデータ５２５とを第４メモリシステム３－４に送信する（Ｄ７）。
【0189】
第４メモリシステム３－４は、第３ＸＯＲコマンドと第５ＸＯＲデータ５２５とを受信したことに応じ、第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５からパリティ５１Ｐを読み出す（Ｄ８）。第４メモリシステム３－４は、パリティ５１Ｐと第５ＸＯＲデータ５２５とのＸＯＲ演算を行って、第２ユーザデータ５１２を生成し、内部バッファ６１－４に格納する（Ｄ９）。そして、第４メモリシステム３－４は、ライトコマンドと第２ユーザデータ５１２とを第５メモリシステム３－５に送信する（Ｄ１０）。
【0190】
第５メモリシステム３－５は、ライトコマンドと第２ユーザデータ５１２とを受信したことに応じ、第２ユーザデータ５１２を、第５メモリシステム３－５内のＮＡＮＤ型フラッシュメモリ５に書き込む（Ｄ１１）。そして、第５メモリシステム３－５は、ライトコマンドに対する応答を第４メモリシステム３－４に送信する（Ｄ１２）。
【0191】
第４メモリシステム３－４は、ライトコマンドに対する応答を受信したことに応じ、第３ＸＯＲコマンドに対する応答を第３メモリシステム３－３に送信する（Ｄ１３）。第３メモリシステム３－３は、第３ＸＯＲコマンドに対する応答を受信したことに応じ、第２ＸＯＲコマンドに対する応答を第１メモリシステム３－１に送信する（Ｄ１４）。第１メモリシステム３－１は、第２ＸＯＲコマンドに対する応答を受信したことに応じ、第１ＸＯＲコマンドに対する応答をホスト２に送信する（Ｄ１５）。
【0192】
以上の第２のリビルド動作により、情報処理システム１では、ホスト２からメモリシステム３へのリビルド動作のオフロードを実現すると共に、特定のメモリシステム３へのデータ転送が集中して発生することを回避できる。
【0193】
なお、第１メモリシステム３－１、第３メモリシステム３－３、第４メモリシステム３－４、第５メモリシステム３－５のそれぞれにおける動作は、例えば、図２を参照して前述したコマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４として機能するＣＰＵ１４によって実現される。
【0194】
一例として、第２のリビルド動作が行われる場合の第１メモリシステム３－１における動作について説明する。
【0195】
図１６は、第２のリビルド動作が行われる場合の第１メモリシステム３－１における具体的な動作の例を示す。
【0196】
コマンド受付部１４１は、ホスト２からの第１ＸＯＲコマンドを受け付ける（図１６中の（１））。コマンド受付部１４１は、第１ＸＯＲコマンドに基づき、第１ユーザデータ５１１の読み出しを指示するリード指示をリード処理部１４２に送出する（図１６中の（２））。
【0197】
リード処理部１４２は、リード指示に応じて、ＮＡＮＤ型フラッシュメモリ５から第１ユーザデータ５１１を読み出す（図１６中の（３））。そして、リード処理部１４２は、読み出された第１ユーザデータ５１１をＸＯＲ処理部１４３に送出する（図１６中の（４））。
【0198】
次いで、コマンド受付部１４１は、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算を指示するＸＯＲ指示と、ダミーデータ５３１とを、ＸＯＲ処理部１４３に送出する（図１６中の（５））。
【0199】
ＸＯＲ処理部１４３は、ＸＯＲ指示に応じて、第１ユーザデータ５１１とダミーデータ５３１とのＸＯＲ演算を行って、第４ＸＯＲデータ５２４を生成する。ＸＯＲ処理部１４３は、生成された第４ＸＯＲデータ５２４を内部バッファ６１－１に格納する（図１６中の（６））。
【0200】
次いで、コマンド受付部１４１は、第２ＸＯＲコマンドを第３メモリシステム３－３に送信する（図１６中の（７））。その後、コマンド受付部１４１は、第３メモリシステム３－３から、第２ＸＯＲコマンドに対する応答を受信する（図１６中の（８））。コマンド受付部１４１は、第２ＸＯＲコマンドに対する応答を受信したことに応じ、第１ＸＯＲコマンドに対する応答をホスト２に送信する（図１６中の（９））。
【0201】
同様にして、第３メモリシステム３－３、第４メモリシステム３－４、および第５メモリシステム３－５のそれぞれにおける動作も、コマンド受付部１４１、リード処理部１４２、ＸＯＲ処理部１４３、およびライト処理部１４４として機能するＣＰＵ１４によって実現され得る。
【0202】
以上説明したように、第１および第２実施形態によれば、ホスト２にかかる負荷を軽減しながら、全体の性能を向上できる。
【0203】
第１実施形態に係る情報処理システム１において、第１メモリシステム３－１のコントローラ７は、第１ユーザデータ５１１を第１メモリシステム３－１内のＮＡＮＤ型フラッシュメモリ５に格納する。第３メモリシステム３－３のコントローラ７は、第３ユーザデータ５１３を第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に格納する。第１ユーザデータ５１１と第３ユーザデータ５１３とは、１つの誤り訂正符号フレーム５１Ｅの一部を構成する。ホスト２は、第１ユーザデータ５１１と第３ユーザデータ５１３とが更新される場合、第１ユーザデータ５１１から更新された第１更新ユーザデータ５１１－Ｕを第１メモリシステム３－１に送信し、第３ユーザデータ５１３から更新された第３更新ユーザデータ５１３－Ｕを第３メモリシステム３－３に送信する。第１メモリシステム３－１のコントローラ７は、少なくとも第１ユーザデータ５１１と第１更新ユーザデータ５１１－ＵのＸＯＲ演算を行うことにより、第１ＸＯＲデータ５２１を生成し、第１ＸＯＲデータ５２１を第３メモリシステム３－３に送信する。第３メモリシステム３－３のコントローラ７は、第３ユーザデータ５１３と第３更新ユーザデータ５１３－Ｕと第１ＸＯＲデータ５２１とのＸＯＲ演算を行うことにより、第３ＸＯＲデータ５２３を生成し、第３ＸＯＲデータ５２３を第４メモリシステム３－４に送信する。
【0204】
これにより、ホスト２からメモリシステム３への更新動作のオフロードを実現すると共に、例えば、パリティ５１Ｐを格納している第４メモリシステム３－４へのデータ転送が集中して発生することを回避できる。
【0205】
また、第２実施形態に係る情報処理システム１において、第２メモリシステム３－２のコントローラ７は、第２ユーザデータ５１２を第２メモリシステム３－２内のＮＡＮＤ型フラッシュメモリ５に格納する。第３メモリシステム３－３のコントローラ７は、第３ユーザデータ５１３を第３メモリシステム３－３内のＮＡＮＤ型フラッシュメモリ５に格納する。第４メモリシステム３－４のコントローラ７は、パリティ５１Ｐを第４メモリシステム３－４内のＮＡＮＤ型フラッシュメモリ５に格納する。第２ユーザデータ５１２と第３ユーザデータ５１３とパリティ５１Ｐとは、１つの誤り訂正符号フレーム５１Ｅの少なくとも一部を構成する。第２メモリシステム３－２が故障した場合、第３メモリシステム３－３のコントローラ７は、第４ＸＯＲデータ５２４と第３ユーザデータ５１３とのＸＯＲ演算を行うことにより、第５ＸＯＲデータ５２５を生成し、第５ＸＯＲデータ５２５を第４メモリシステム３－４に送信する。第４メモリシステム３－４のコントローラ７は、第５ＸＯＲデータ５２５とパリティ５１ＰとのＸＯＲ演算を行うことにより、第２ユーザデータ５１２を生成し、生成された第２ユーザデータ５１２を、故障した第２メモリシステム３－２から交換される第５メモリシステム３－５に送信する。
【0206】
これにより、情報処理システム１では、ホスト２からメモリシステム３へのリビルド動作のオフロードを実現すると共に、特定のメモリシステム３へのデータの転送が集中して発生することを回避できる。
【0207】
第１および第２実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。これら実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
【0208】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0209】
１…情報処理システム、２…ホスト、３，３－１，３－２，３－３，３－４，３－５…メモリシステム、４…スイッチ、５…不揮発性メモリ、６…ＤＲＡＭ、７…コントローラ、１１…ホストＩ／Ｆ、１２…ＮＡＮＤ Ｉ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４，２１…ＣＰＵ、２２…ＲＡＭ、３１…論理物理アドレス変換テーブル、５１Ｄ…ユーザデータ、５１１…第１ユーザデータ、５１２…第２ユーザデータ、５１３…第３ユーザデータ、５１Ｐ…パリティ、５１Ｅ…ＥＣＣフレーム、５１１－Ｕ…第１更新ユーザデータ、５１３－Ｕ…第３更新ユーザデータ、５１Ｐ－Ｕ…更新パリティ、５２１…第１ＸＯＲデータ、５２２…第２ＸＯＲデータ、５２３…第３ＸＯＲデータ、５２４…第４ＸＯＲデータ、５２５…第５ＸＯＲデータ、５３１…ダミーデータ、５２３－Ｐ…事前ＸＯＲデータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】