特開 2024-104060 アクティブマトリクスアレイ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024104060

(43)【公開日】2024-08-02

(54)【発明の名称】アクティブマトリクスアレイ装置

(51)【国際特許分類】

   G09F 9/00 20060101AFI20240726BHJP

   G09F 9/30 20060101ALI20240726BHJP

   G09G 3/20 20060101ALI20240726BHJP

   G02F 1/1368 20060101ALI20240726BHJP

   G11C 19/28 20060101ALI20240726BHJP

【ＦＩ】

G09F9/00 346A

G09F9/30 338

G09F9/00 309A

G09G3/20 622G

G02F1/1368

G11C19/28 230

G09G3/20 611C

G09G3/20 680G

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023008074

(22)【出願日】2023-01-23

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】佐藤 歩

(72)【発明者】

【氏名】佐々木 誠

【テーマコード（参考）】

2H192

5B074

5C080

5C094

5G435

【Ｆターム（参考）】

2H192AA24

2H192CB05

2H192CB31

2H192FB03

5B074CA01

5B074DB01

5B074EA01

5C080AA10

5C080BB05

5C080DD09

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

5C094AA21

5C094BA03

5C094BA43

5C094CA19

5C094DA09

5C094DA14

5C094FA01

5C094FA02

5G435AA16

5G435BB12

5G435CC09

5G435EE31

5G435GG32

(57)【要約】

【課題】 ゲートドライバの動作特性を向上させることが可能なアクティブマトリクスアレイ装置を提供する。
【解決手段】 アクティブマトリクスアレイ装置は、基板２と、基板２上に設けられ、マトリクス状に配置された複数の素子１１を有する素子アレイ１０と、素子アレイ１０に設けられ、それぞれが第１方向に延びる複数のゲート線と、素子アレイ１０に設けられ、それぞれが第１方向に直交する第２方向に延びる複数のソース線と、素子アレイ１０の領域内に設けられ、複数のゲート線にそれぞれ接続され、複数のゲート線を順に駆動するようにして直列接続され、それぞれがトランジスタを含む複数のゲートドライバ３と、トランジスタの上方に配置され、導電層で構成された静電遮蔽層５１とを含む。
【選択図】 図９

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられ、マトリクス状に配置された複数の素子を有する素子アレイと、
前記素子アレイに設けられ、それぞれが第１方向に延びる複数のゲート線と、
前記素子アレイに設けられ、それぞれが第１方向に直交する第２方向に延びる複数のソース線と、
前記素子アレイの領域内に設けられ、前記複数のゲート線にそれぞれ接続され、前記複数のゲート線を順に駆動するようにして直列接続され、それぞれがトランジスタを含む複数のゲートドライバと、
前記トランジスタの上方に配置され、導電層で構成された静電遮蔽層と、
を具備し、
前記トランジスタは、
前記基板上に設けられた第１ゲート電極と、
前記第１ゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた半導体層と、
前記半導体層の上方に設けられた第２ゲート電極とを含み、
前記静電遮蔽層は、前記第２ゲート電極を覆うように配置される
アクティブマトリクスアレイ装置。

【請求項2】

前記静電遮蔽層に固定電圧を供給する制御回路をさらに具備する
請求項１に記載のアクティブマトリクスアレイ装置。

【請求項3】

前記素子は、前記静電遮蔽層の上方に配置された電極を含む
請求項１に記載のアクティブマトリクスアレイ装置。

【請求項4】

前記素子は、薄膜トランジスタを含む
請求項１に記載のアクティブマトリクスアレイ装置。

【請求項5】

前記複数のソース線に接続されたソースドライバをさらに具備する
請求項１に記載のアクティブマトリクスアレイ装置。

【請求項6】

前記素子は、センサー、アクチュエーター、又は表示素子で構成される
請求項１に記載のアクティブマトリクスアレイ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アクティブマトリクスアレイ装置に関する。

【背景技術】

【0002】

ＧＩＰ（Gate driver in panel）あるいはＧｏＡ（Gate driver on Array）は、アクティブマトリクス駆動のディスプレイやセンサーなどのアレイの外側（額縁）にゲートドライバを形成する技術であり、狭額縁（Narrow Bezel）及び自由形状のパネルを低コストで実現する上で極めて重要な技術である。しかし、額縁に回路を配置する構成では、その配置領域が必要であるため、狭額縁化にも限界がある。このような状況下で、この課題を解決するために、ゲートドライバをアレイエリア内に搭載する技術が提案されている。

【0003】

アレイエリア内にゲートドライバを搭載する技術は、例えばＧＩＡ（Gate driver in Active array）（非特許文献１）、ＧＤＭ（Gate driver monolithic circuitry）（非特許文献２）などと呼ばれている。この技術は、パネルのタイリングにおける狭額縁化やFoldable（折りたためる）ディスプレイ構造を実現するための技術として開発されている。このように、当該技術は、狭額縁やそれに伴う異形ディスプレイに適用する技術として注目されている（特許文献１）。また、当該技術は、ディスプレイだけでなく、センサーやアクチュエーターなどのアクティブマトリクス基板についても適用可能な技術である。

【0004】

しかしながら、アレイエリア内にゲートドライバを形成し、その回路上にディスプレイ素子やセンサーなどの電極を形成しようとする場合、それらの電極の電位の影響により、ゲートドライバを構成する薄膜トランジスタ（ＴＦＴ）の駆動能力が低下してしまう。よって、ゲートドライバが正常に動作しなくなる可能性がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第６０７７７０４号公報

【非特許文献】

【0006】

【非特許文献1】“Bezel Free Design of Organic Light Emitting Diode Displayvia a-InGaZnO Gate Driver Circuit Integration within Active Array” SID Sym. Digest of Tech. Paper, 58-1, p814, (2019)

【非特許文献2】“Flexible Flat-Panel Display Designs with Gate Driver Circuits Integrated within the Pixel Area”, SID Sym. Digest of Tech. Paper, 46, p879, (2015)

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、ゲートドライバの動作特性を向上させることが可能なアクティブマトリクスアレイ装置を提供する。

【課題を解決するための手段】

【0008】

本発明の第１態様によると、基板と、前記基板上に設けられ、マトリクス状に配置された複数の素子を有する素子アレイと、前記素子アレイに設けられ、それぞれが第１方向に延びる複数のゲート線と、前記素子アレイに設けられ、それぞれが第１方向に直交する第２方向に延びる複数のソース線と、前記素子アレイの領域内に設けられ、前記複数のゲート線にそれぞれ接続され、前記複数のゲート線を順に駆動するようにして直列接続され、それぞれがトランジスタを含む複数のゲートドライバと、前記トランジスタの上方に配置され、導電層で構成された静電遮蔽層とを具備し、前記トランジスタは、前記基板上に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層の上方に設けられた第２ゲート電極とを含み、前記静電遮蔽層は、前記第２ゲート電極を覆うように配置される、アクティブマトリクスアレイ装置が提供される。

【0009】

本発明の第２態様によると、前記静電遮蔽層に固定電圧を供給する制御回路をさらに具備する、第１態様に係るアクティブマトリクスアレイ装置が提供される。

【0010】

本発明の第３態様によると、前記素子は、前記静電遮蔽層の上方に配置された電極を含む、第１態様に係るアクティブマトリクスアレイ装置が提供される。

【0011】

本発明の第４態様によると、前記素子は、薄膜トランジスタを含む、第１態様に係るアクティブマトリクスアレイ装置が提供される。

【0012】

本発明の第５態様によると、前記複数のソース線に接続されたソースドライバをさらに具備する、第１態様に係るアクティブマトリクスアレイ装置が提供される。

【0013】

本発明の第６態様によると、前記素子は、センサー、アクチュエーター、又は表示素子で構成される、第１態様に係るアクティブマトリクスアレイ装置が提供される。

【発明の効果】

【0014】

本発明によれば、ゲートドライバの動作特性を向上させることが可能なアクティブマトリクスアレイ装置を提供することができる。

【図面の簡単な説明】

【0015】

【図1】図１は、本発明の実施形態に係るアクティブマトリクスアレイ装置のブロック図である。

【図2】図２は、素子アレイの構成を示すブロック図である。

【図3】図３は、複数のゲートドライバのブロック図である。

【図4】図４は、１個のゲートドライバの回路図である。

【図5】図５は、直列接続された３個のゲートドライバの構成を説明するブロック図である。

【図6】図６は、図４に示したゲートドライバの動作の一例を説明するタイミング図である。

【図7】図７は、複数のゲートドライバの動作を説明するタイミング図である。

【図8】図８は、アクティブマトリクスアレイ装置のレイアウトの一例を示す図である。

【図9】図９は、アクティブマトリクスアレイ装置の主要部の断面図である。

【図10】図１０は、図８のレイアウトに対応するスイッチング素子の断面図である。

【図11】図１１は、ゲートドライバに含まれるトランジスタの動作を説明する図である。

【図12】図１２は、第１比較例に係るアクティブマトリクスアレイ装置の断面図である。

【図13】図１３は、第２比較例に係るアクティブマトリクスアレイ装置の断面図である。

【図14】図１４は、第２比較例に係るゲートドライバに含まれるトランジスタの動作を説明する図である。

【図15】図１５は、第２比較例に係るＴＦＴの電流電圧特性を説明する図である。

【図16】図１６は、ゲートドライバに含まれる第１ノードの到達電位を説明する図である。

【図17】図１７は、複数のゲートドライバにおける転送動作のシミュレーション結果を示す図である。

【図18】図１８は、変形例に係るアクティブマトリクスアレイ装置の主要部の断面図である。

【発明を実施するための形態】

【0016】

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。

【0017】

［１］ アクティブマトリクスアレイ装置１の構成
図１は、本発明の実施形態に係るアクティブマトリクスアレイ装置１のブロック図である。図１において、Ｘ方向は、ゲート線が延びるロウ方向であり、Ｙ方向は、ソース線が延びるカラム方向である。アクティブマトリクスアレイ装置１は、アレイ基板２、複数のゲートドライバ３、端子部４、ソースドライバ５、制御回路６、及び電圧発生回路７を備える。

【0018】

アレイ基板２には、それぞれがＸ方向に延びる複数のゲート線ＧＬと、それぞれがＹ方向に延びる複数のソース線ＳＬとが設けられる。複数のゲートドライバ３はそれぞれ、複数のゲート線ＧＬに接続される。

【0019】

アレイ基板２には、素子アレイ１０が設けられる。図２は、素子アレイ１０の構成を示すブロック図である。素子アレイ１０は、マトリクス状に配置された複数の素子１１を備える。Ｘ方向に並んだ一行分の素子１１は、１本のゲート線ＧＬに共通接続される。Ｙ方向に並んだ一列分の素子１１は、１本のソース線ＳＬに共通接続される。素子アレイ１０の行数及び列数は、任意に設定可能である。

【0020】

ゲート線ＧＬは、素子アレイ１０の行を選択するために用いられ、また素子１１を駆動するために用いられる。複数のゲート線ＧＬに順に入力される走査信号によって、素子アレイ１０の複数の行が走査される。ソース線ＳＬは、素子１１にデータを入力、又は素子１１からデータを出力するために用いられる。

【0021】

複数の素子１１の各々は、ゲート線ＧＬによって駆動することが可能なように構成される。例えば、素子１１は、ゲート線ＧＬにゲートが接続されたスイッチング素子を含む。また、素子１１は、ソース線ＳＬからのデータを入力、又はソース線ＳＬにデータを出力可能なように構成される。

【0022】

複数の素子１１の各々は、センサー、アクチュエーター、又は表示素子で構成される。センサーは、例えば、圧力センサーを含む。アクチュエーターは、触覚デバイスを含む。表示素子は、画像を表示するための素子であり、画素とも呼ばれる。

【0023】

端子部４は、複数の端子を備える。端子部４は、アレイ基板２上に設けられる。アレイ基板２に設けられた複数の配線は、端子部４を介してアレイ基板２の外部に引き出される。

【0024】

ソースドライバ５は、複数のソース線ＳＬに接続される。ソースドライバ５は、制御回路６又は外部から入力されたデータに基づいて、複数のソース線ＳＬにデータを送信する。又は、ソースドライバ５は、複数のソース線ＳＬからデータを受信し、受信したデータを制御回路６又は外部へ出力する。

【0025】

制御回路６は、アクティブマトリクスアレイ装置１の動作を統括的に制御する。制御回路６は、複数のゲートドライバ３、及びソースドライバ５に制御信号を送信し、複数のゲートドライバ３、及びソースドライバ５の動作を制御する。

【0026】

電圧発生回路７は、アクティブマトリクスアレイ装置１内の各回路の動作に必要な各種電圧を生成し、これら電圧を対応する回路に供給する。

【0027】

［２］ 複数のゲートドライバ３の構成
複数のゲートドライバ３は、アレイ基板２上に設けられる。また、複数のゲートドライバ３は、素子アレイ１０が形成される領域内に設けられる。

【0028】

図３は、複数のゲートドライバ３のブロック図である。複数のゲートドライバ３は、複数のゲート線ＧＬに対応して設けられ、複数のゲート線ＧＬにそれぞれ接続される。各ゲートドライバ３は、対応するゲート線ＧＬを駆動するとともに、ゲート線ＧＬにパルス状の走査信号を供給する。

【0029】

複数のゲートドライバ３は、直列接続される。複数のゲートドライバ３は、複数のゲート線ＧＬを上から順に駆動するように動作するとともに、複数のゲート線ＧＬを走査するように動作する。直列接続された複数のゲートドライバ３は、シフトレジスタ回路を構成する。

【0030】

制御回路６は、初段のゲートドライバ３にスタート信号ＳＴを供給する。スタート信号ＳＴは、１フレームの走査を開始する場合にハイレベルとなる信号である。シフトレジスタ回路は、スタート信号ＳＴが活性化された場合に、走査動作を開始する。制御回路６は、最終段のゲートドライバ３から走査信号に対応する出力信号Ｖｏｕｔを受ける。制御回路６は、最終段のゲートドライバ３から出力信号Ｖｏｕｔを受けた場合に、１フレームの走査が終了したことを認識する。

【0031】

次に、ゲートドライバ３の構成の一例について説明する。

【0032】

図４は、１個のゲートドライバ３の回路図である。ゲートドライバ３は、単位シフトレジスタ回路を構成する。ゲートドライバ３を構成する複数のトランジスタは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成され、またＮチャネルＴＦＴで構成される。ＴＦＴは、結晶質シリコンを含み、例えばアモルファスシリコンにより形成された半導体層を備えていてもよく、ポリシリコンにより形成された半導体層を備えていてもよい。回路構成の説明における接続は、電気的に接続されていることを意味する。

【0033】

ゲートドライバ３は、高電位側トランジスタＭ２と、低電位側トランジスタＭ５と、転送用トランジスタＭ３ｂと、出力用トランジスタＭ３と、２個のプルダウントランジスタＭ４、Ｍ４ｂと、２個のブートストラップコンデンサＣｂｏ、Ｃｂｔと、第１ノードＡｎと、擬インバータ回路とを備える。擬インバータ回路は、第１トランジスタＭ６と、第２トランジスタＭ７と、コンデンサＣａと、第２ノードＢｎとを備える。

【0034】

高電位側トランジスタＭ２のゲートは、入力信号Ｖｉｎの入力端子に接続される。高電位側トランジスタＭ２のドレインは、ゲートに接続される。すなわち、高電位側トランジスタＭ２は、ダイオード接続される。高電位側トランジスタＭ２のドレインには、高電圧ＶＧＨが印加されてもよい。高電圧ＶＧＨは、例えば電源電圧Ｖｄｄである。高電位側トランジスタＭ２のソースは、第１ノードＡｎに接続される。

【0035】

低電位側トランジスタＭ５のゲートは、リセット信号ＲＳＴｉｎの入力端子に接続される。低電位側トランジスタＭ５のソースには、低電圧ＶＧＬが印加される。低電圧ＶＧＬは、例えば接地電圧Ｖｓｓである。低電位側トランジスタＭ５のドレインは、第１ノードＡｎに接続される。

【0036】

転送用トランジスタＭ３ｂのゲートは、第１ノードＡｎに接続される。転送用トランジスタＭ３ｂのドレインは、出力用トランジスタＭ３のドレインおよびクロックＣｌｋＡの入力端子に接続される。転送用トランジスタＭ３ｂのソースは、出力信号Ｖｏｕｔの出力端子と、リセット信号ＲＳＴｏｕｔの出力端子とに接続される。出力信号Ｖｏｕｔは、次段の単位シフトレジスタ回路のスタート信号（入力信号Ｖｉｎ）として用いられる。リセット信号ＲＳＴｏｕｔは、前段の単位シフトレジスタ回路のリセット信号（ＲＳＴｉｎ）として用いられる。転送用トランジスタＭ３ｂのゲート－ソース間には、ブートストラップコンデンサＣｂｔが接続される。

【0037】

出力用トランジスタＭ３のゲートは、第１ノードＡｎに接続される。出力用トランジスタＭ３のドレインは、転送用トランジスタＭ３ｂのドレインおよびクロックＣｌｋＡの入力端子に接続される。出力用トランジスタＭ３のソースは、ゲート線ＧＬを駆動する駆動信号Ｇｏｕｔの出力端子に接続される。出力用トランジスタＭ３のゲート－ソース間には、ブートストラップコンデンサＣｂｏが接続される。

【0038】

プルダウントランジスタＭ４ｂのゲートは、クロックＣｌｋＢの入力端子に接続される。プルダウントランジスタＭ４ｂのソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。プルダウントランジスタＭ４ｂのドレインは、出力信号Ｖｏｕｔの出力端子に接続される。

【0039】

プルダウントランジスタＭ４のゲートは、クロックＣｌｋＢの入力端子に接続される。プルダウントランジスタＭ４のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。プルダウントランジスタＭ４のドレインは、駆動信号Ｇｏｕｔの出力端子に接続される。

【0040】

プルダウントランジスタＭ４、Ｍ４ｂは、クロックＣｌｋＢがハイレベルのときにオンし、ゲート線ＧＬおよびリセット信号ＲＳＴｏｕｔをローレベル（＝Ｖｓｓ）に保持する。

【0041】

第１トランジスタＭ６のゲートは、第２ノードＢｎを介して第２トランジスタＭ７のドレインに接続されるとともに、コンデンサＣａを介してクロックＣｌｋＡの入力端子に接続される。第１トランジスタＭ６のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。第１トランジスタＭ６のドレインは、第１ノードＡｎに接続される。第１トランジスタＭ６は、第２ノードＢｎの電位がハイレベル（＝ＶＧＨ）になっているときにオンし、第１ノードＡｎの電位を低電圧ＶＧＬ（＝Ｖｓｓ）電位に向けて変化させる。

【0042】

第２トランジスタＭ７のゲートは、第１ノードＡｎに接続される。第２トランジスタＭ７のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。第２トランジスタＭ７のドレインは、第２ノードＢｎに接続される。第２トランジスタＭ７は、第１ノードＡｎの電位がハイレベル（ＶＧＨ）になっているときにオンし、第２ノードＢｎの電位を低電圧ＶＧＬ（＝Ｖｓｓ）に向けて変化させる。

【0043】

擬インバータ回路においては、コンデンサＣａは、ダイオード接続トランジスタの代わりに配置されており、ダイオード接続トランジスタの劣化により出力が不安定になることを回避することができる。なお、上記のようにコンデンサＣａはダイオード接続トランジスタに代えて用いられるものであるため大容量である必要はなく、コンデンサＣａを採用したとしても単位シフトレジスタ回路の回路規模が大きくなることを抑制することができる。

【0044】

第１トランジスタＭ６、第２トランジスタＭ７、及びコンデンサＣａを備える擬インバータ回路は、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートの電圧を安定させるための回路である。

【0045】

図５は、直列接続された３個のゲートドライバ３の構成を説明するブロック図である。ゲートドライバ３及びゲート線ＧＬに付記した“ｊ”は、複数のゲート線ＧＬのうち任意のゲート線ＧＬの番号である。

【0046】

直列接続された複数のゲートドライバ３には、クロックＣｌｋとクロックＸＣｌｋとが入力される。クロックＣｌｋとクロックＸＣｌｋとは逆位相のクロック（相補クロック）である。クロックＣｌｋ、ＸＣｌｋは、前述したクロックＣｌｋＡ、ＣｌｋＢとして用いられる。すなわち、クロックＣｌｋＡとクロックＣｌｋＢとは、逆位相のクロックとなる。直列接続された複数のゲートドライバ３には、クロックＣｌｋとクロックＸＣｌｋとが交互に入れ替わるように供給される。

【0047】

ゲートドライバ３_（ｊ－１）の出力信号Ｖｏｕｔは、ゲートドライバ３_ｊのスタート信号（入力信号Ｖｉｎ）の入力端子に入力される。ゲートドライバ３_ｊの駆動信号Ｇｏｕｔは、ゲート線ＧＬｊに出力される。ゲートドライバ３_ｊのリセット信号ＲＳＴｏｕｔは、ゲートドライバ３_（ｊ－１）のリセット信号ＲＳＴｉｎの入力端子に入力される。

【0048】

なお、初段のゲートドライバ３には、入力信号Ｖｉｎとして、制御回路６からスタート信号ＳＴが入力される。

【0049】

次に、複数のゲートドライバ３の動作について説明する。

【0050】

図６は、図４に示したゲートドライバ３の動作の一例を説明するタイミング図である。図６には、クロックＣｌｋＡ、ＣｌｋＢ、入力信号Ｖｉｎ、リセット信号ＲＳＴｉｎ、第１ノードＡｎの電位、第２ノードＢｎの電位、及び出力信号Ｖｏｕｔを示している。

【0051】

第１ノードＡｎは、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートに接続されたノードであり、ゲートドライバ３の出力を制御する電圧が印加されるノードである。第２ノードＢｎは、第１トランジスタＭ６のゲートおよび第２トランジスタＭ７のドレインに接続されたノードであり、第１ノードＡｎの電位を安定化させるために設けられたノードである。

【0052】

クロックＣｌｋＡとクロックＣｌｋＢとは同時にハイレベルとなることがなく、ハイレベルとローレベルとが周期的に切り替わる信号である。

【0053】

時刻ｔ１において、クロックＣｌｋＡがローレベルであり、入力信号Ｖｉｎがハイレベルとなると、高電位側トランジスタＭ２がオンし、第１ノードＡｎに高電圧ＶＧＨが印加される。この状態でクロックＣｌｋＢがハイレベルとなり、出力信号Ｖｏｕｔは低電圧ＶＧＬに維持される。このとき、第２トランジスタＭ７がオンし、第２ノードＢｎには低電圧ＶＧＬ（＝Ｖｓｓ）が印加される。

【0054】

続いて、入力信号Ｖｉｎがローレベルとなり、高電位側トランジスタＭ２がオフする。

【0055】

時刻ｔ２において、クロックＣｌｋＡがハイレベルとなると、転送用トランジスタＭ３ｂのドレインおよび出力用トランジスタＭ３のドレインにハイレベルの電圧が印加され、これに伴いブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧が上昇する。ブートストラップコンデンサＣｂｏ、Ｃｂｔの一端は、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートに接続されるため、ブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧上昇に伴い、第１ノードＡｎの電位が上昇する。これにより、出力用トランジスタＭ３および転送用トランジスタＭ３ｂがオンし、出力信号Ｖｏｕｔおよび駆動信号Ｇｏｕｔがハイレベルとなる。

【0056】

時刻ｔ３において、クロックＣｌｋＡがローレベルとなると、ブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧が降下し、これに伴い第１ノードＡｎの電位も降下する。これにより、出力用トランジスタＭ３および転送用トランジスタＭ３ｂがオフする。

【0057】

時刻ｔ４において、クロックＣｌｋＢとリセット信号ＲＳＴｉｎとがハイレベルとなると、プルダウントランジスタＭ４、Ｍ４ｂがオンして出力信号Ｖｏｕｔおよび駆動信号Ｇｏｕｔが低電圧ＶＧＬ（＝Ｖｓｓ）となるとともに、低電位側トランジスタＭ５がオンして第１ノードＡｎに低電圧ＶＧＬ（＝Ｖｓｓ）が印加される。

【0058】

図７は、複数のゲートドライバ３の動作を説明するタイミング図である。図７では、クロックＣｌｋＡとクロックＣｌｋＢとが同時に遷移するように示されているが、詳細には、クロックＣｌｋＡとクロックＣｌｋＢとは同時に活性化しないようにタイミング制御される。素子アレイ１０には、ｎ本のゲート線ＧＬ１～ＧＬｎが配設され、ゲート線ＧＬ１～ＧＬｎには、複数のゲートドライバ３から駆動信号Ｇ１～Ｇｎが供給されるものとする。駆動信号Ｇ１～Ｇｎは、ゲートドライバ３の駆動信号Ｇｏｕｔに対応する。

【0059】

複数のゲートドライバ３は、ゲート線ＧＬ１～ＧＬｎを順次活性化する（ハイレベルにする）ように動作する。また、複数のゲートドライバ３は、ゲート線ＧＬ１～ＧＬｎを走査するように動作する。

【0060】

［３］ アクティブマトリクスアレイ装置１の詳細な構造
次に、アクティブマトリクスアレイ装置１の詳細な構造について説明する。

【0061】

図８は、アクティブマトリクスアレイ装置１のレイアウトの一例を示す図である。図９は、アクティブマトリクスアレイ装置１の主要部の断面図である。本実施形態では、素子１１として、画素を例に挙げて説明する。

【0062】

アクティブマトリクスアレイ装置１は、画素が形成される領域である画素回路領域１２と、ゲートドライバ３が形成される領域であるゲートドライバ回路領域１３とを有する。例えば、画素回路領域１２とゲートドライバ回路領域１３とは、Ｙ方向に沿って交互に配置される。

【0063】

まず、画素回路領域１２の構成について説明する。画素回路領域１２には、素子１１としての画素が設けられる。画素１１は、スイッチング素子２０を備える。スイッチング素子２０は、ＴＦＴで構成され、またＮチャネルＴＦＴで構成される。スイッチング素子２０は、ゲート電極２１、ゲート絶縁膜２２、半導体層２３、オーミックコンタクト層２４、２５、ソース電極２６、及びドレイン電極２７を備える。

【0064】

アレイ基板２上には、Ｘ方向に延びるゲート電極２１が設けられる。図８の例では、ゲート電極２１は、Ｘ方向に延びる第１電極部分と、第１電極部分からＹ方向に突出した第２電極部分とを含む。ゲート電極２１は、ゲート線ＧＬとして機能する。ゲート電極２１上には、ゲート絶縁膜２２が設けられる。

【0065】

ゲート絶縁膜２２上かつゲート電極２１の上方には、半導体層２３が設けられる。

【0066】

半導体層２３上には、オーミックコンタクト層２４を介して、ソース電極２６が設けられる。オーミックコンタクト層２４は、半導体層と電極との電気的接続を良好にする機能を有する。オーミックコンタクト層２４は、高濃度のｎ型不純物が導入されたｎ^＋型半導体層で構成される。オーミックコンタクト層２４は、省略しても構わない。ソース電極２６は、平面視において、半導体層２３に部分的に重なるように配置される。ソース電極２６は、Ｙ方向に延びるソース線ＳＬに電気的に接続される。

【0067】

半導体層２３上には、オーミックコンタクト層２５を介して、ドレイン電極２７が設けられる。オーミックコンタクト層２５は、オーミックコンタクト層２４と同じ構成を有する。オーミックコンタクト層２５は、省略しても構わない。ドレイン電極２７は、平面視において、半導体層２３に部分的に重なるように配置される。ソース電極２６とドレイン電極２７とは、Ｘ方向において離間して配置される。

【0068】

ソース電極２６及びドレイン電極２７上には、層間絶縁層２８が設けられる。層間絶縁層２８上には、ドレイン電極２７に電気的に接続された接続電極２９が設けられる。

【0069】

層間絶縁層２８上には、層間絶縁層３０、３１が順に設けられる。

【0070】

画素１１は、画素電極３２を備える。層間絶縁層３１上には、画素電極３２が設けられる。画素電極３２は、Ｙ方向に延びるとともに、画素回路領域１２及びゲートドライバ回路領域１３に設けられる。画素電極３２は、層間絶縁層３０、３１内に設けられたコンタクト３３を介して、接続電極２９に電気的に接続される。

【0071】

図示は省略するが、アレイ基板２上には、液晶層、及び対向基板が順に積層される。対向基板には、カラーフィルタと共通電極とが設けられる。

【0072】

次に、ゲートドライバ回路領域１３の構成について説明する。ゲートドライバ３は、スイッチング素子４０を備える。スイッチング素子４０は、図４に示す複数のスイッチング素子のいずれかに対応する。

【0073】

スイッチング素子４０は、デュアルゲート型ＴＦＴで構成され、またＮチャネルＴＦＴで構成される。スイッチング素子４０は、ボトムゲート電極４１、半導体層４２、オーミックコンタクト層４３、４４、ソース電極４５、ドレイン電極４６、及びトップゲート電極４７を備える。

【0074】

アレイ基板２上には、Ｘ方向に延びるボトムゲート電極４１が設けられる。図８の例では、ボトムゲート電極４１は、Ｘ方向に延びる第１電極部分と、第１電極部分よりＹ方向の幅が広い第２電極部分（六角形の電極部分）とを含む。ボトムゲート電極４１上には、ゲート絶縁膜２２が設けられる。

【0075】

ゲート絶縁膜２２上かつボトムゲート電極４１の上方には、半導体層４２が設けられる。

【0076】

半導体層４２上には、オーミックコンタクト層４３を介して、ソース電極４５が設けられる。オーミックコンタクト層４３は、オーミックコンタクト層２４と同じ構成を有する。オーミックコンタクト層４３は、省略しても構わない。ソース電極４５は、平面視において、半導体層４２に部分的に重なるように配置される。

【0077】

半導体層４２上には、オーミックコンタクト層４４を介して、ドレイン電極４６が設けられる。オーミックコンタクト層４４は、オーミックコンタクト層２４と同じ構成を有する。オーミックコンタクト層４４は、省略しても構わない。ドレイン電極４６は、平面視において、半導体層４２に部分的に重なるように配置される。ソース電極４５とドレイン電極４６とは、Ｘ方向において離間して配置される。

【0078】

ソース電極４５及びドレイン電極４６上には、層間絶縁層２８が設けられる。層間絶縁層２８上かつ半導体層４２の上方には、トップゲート電極４７が設けられる。トップゲート電極４７は、半導体層４２の面積とおおよそ同じかそれより大きい面積を有する。

【0079】

ボトムゲート電極４１とトップゲート電極４７とは、接続電極４８～５０を用いて電気的に接続される。アレイ基板２上には、接続電極４８が設けられる。接続電極４８は、配線層を用いてボトムゲート電極４１に電気的に接続される。接続電極４８は、ボトムゲート電極４１と同じレベルの配線層で構成される。ゲート絶縁膜２２上には、接続電極４８に電気的に接続された接続電極４９が設けられる。接続電極４９は、ドレイン電極４６と同じレベルの配線層で構成される。接続電極４９は、配線として用いられる。層間絶縁層２８上には、接続電極４９に電気的に接続された接続電極５０が設けられる。接続電極５０は、トップゲート電極４７と同じレベルの配線層で構成される。接続電極５０は、配線層を用いてトップゲート電極４７に電気的に接続される。

【0080】

トップゲート電極４７上には、層間絶縁層３０が設けられる。

【0081】

層間絶縁層３０上には、平面視において、半導体層４２及びトップゲート電極４７を覆うように、静電遮蔽層５１が設けられる。静電遮蔽層５１は、導電層で構成される。静電遮蔽層５１は、スイッチング素子４０の電位を遮蔽するとともに、静電遮蔽層５１の上方に設けられた電極の電位を遮蔽する機能を有する。静電遮蔽層５１には、制御回路６により、接地電圧ＶＳＳ、又は任意の固定電圧が印加される。図８のレイアウトの例では、静電遮蔽層５１は、ゲートドライバ回路領域１３全体を覆う面積を有する。

【0082】

図８のレイアウトの例では、スイッチング素子４０において、１本のソース電極を挟むように２本のドレイン電極が設けられる構成を示している。図１０は、図８のレイアウトに対応するスイッチング素子４０の断面図である。図１０は、図８のスイッチング素子４０をＸ方向に切断した断面図である。

【0083】

ボトムゲート電極４１、半導体層４２、及びトップゲート電極４７は、例えば六角形を有する。ボトムゲート電極４１とトップゲート電極４７とは、おおよそ同じ面積を有する。半導体層４２は、ボトムゲート電極４１より若干小さい面積を有する。

【0084】

半導体層４２上には、オーミックコンタクト層４３を介して、Ｙ方向に延びるソース電極４５が設けられる。

【0085】

半導体層４２上には、オーミックコンタクト層４４－１、４４－２を介して、Ｙ方向に延びるドレイン電極４６－１、４６－２が設けられる。ドレイン電極４６－１、４６－２は、ソース電極４５を挟むように配置される。ドレイン電極４６－１、４６－２は、電気的に接続される。

【0086】

ソース電極４５は、コンタクト５２を介して、Ｘ方向に延びる配線５３に電気的に接続される。配線５３は、ボトムゲート電極４１と同じレベルの配線層で構成される。

【0087】

ドレイン電極４６－１、４６－２は、Ｙ方向に延びる配線５４に電気的に接続される。配線５４は、ドレイン電極４６－１、４６－２と同じレベルの配線層で構成される。

【0088】

（材料の例示）
半導体層２３、４２としては、例えばアモルファスシリコンが用いられる。

【0089】

ゲート電極２１、ソース電極２６、ドレイン電極２７、走査線ＧＬ、信号線ＳＬ、ボトムゲート電極４１、ソース電極４５、ドレイン電極４６、トップゲート電極４７、及び接続電極４８～５０としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、及びタングステン（Ｗ）のいずれか、又はこれらの１種類以上を含む合金等が用いられる。

【0090】

静電遮蔽層５１としては、透明電極が用いられ、例えばＩＴＯ（インジウム錫酸化物）が用いられる。また、静電遮蔽層５１としては、非透明な金属を用いてもよい。例えば、静電遮蔽層５１としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、及びタングステン（Ｗ）のいずれか、又はこれらの１種類以上を含む合金等が用いられる。

【0091】

画素電極３２、及びコンタクト３３としては、透明電極が用いられ、例えばＩＴＯ（インジウム錫酸化物）が用いられる。

【0092】

ゲート絶縁膜２２、及び層間絶縁層２８、３０、３１としては、透明な絶縁材料が用いられ、例えばシリコン窒化物（ＳｉＮ）が用いられる。

【0093】

［４］ アクティブマトリクスアレイ装置１の動作
上記のように構成されたアクティブマトリクスアレイ装置１の動作について説明する。

【0094】

ゲートドライバ３の動作を、ゲートドライバ３に含まれるトランジスタＭ２（ＴＦＴ（Ｍ２）とも表記）を例に挙げて説明する。図１１は、ゲートドライバ３に含まれるトランジスタＭ２の動作を説明する図である。

【0095】

トランジスタＭ２は、デュアルゲート型のＴＦＴである。トランジスタＭ２は、ゲートとドレインとが接続されたダイオード接続となっている。トランジスタＭ２は、ゲートＧ、ソースＳ、ドレインＤ、及びトップゲートＴＧを備える。ゲートＧは、ボトムゲート電極に対応し、トップゲートＴＧは、トップゲート電極に対応する。ドレインＤには、入力信号Ｖｉｎが入力される。ソースＳは、電位Ｖ_Ａｎを出力する。電位Ｖ_Ａｎは、第１ノードＡｎの電位である。ゲートＧ、ソースＳ、ドレインＤ、及びトップゲートＴＧには、電位の数値を示している。括弧内の付記した電位は、トランジスタＭ２のソース電位を基準にした電位である。

【0096】

ゲートドライバ３への書き込み動作時、トランジスタＭ２は、入力信号Ｖｉｎを第１ノードＡｎへ書き込む動作を行う。図１１（ａ）～図１１（ｃ）は、トランジスタＭ２の書き込み動作時における動作点の変化の様子を示している。Ｖｉｎ＝１１Ｖ、Ｖ_Ａｎの初期電位を－１２Ｖとする。

【0097】

図１１（ａ）において、トランジスタＭ２のソースＳは、電位Ｖ_Ａｎと同じ－１２Ｖである。Ｖｉｎ＝１１Ｖにより、トランジスタＭ２は、オンする。トランジスタＭ２は、ドレインＤの電位をソースＳに転送するとともに、電位Ｖ_Ａｎを上昇させる。

【0098】

図１１（ｂ）において、ソースＳの電位が０Ｖに上昇する。図１１（ｃ）において、最終的に、トランジスタＭ２のソースＳは、“１１Ｖ－Ｖｔｈ”となる。Ｖｔｈは、トランジスタＭ２の閾値電圧である。本実施形態では、第１ノードＡｎの電位Ｖ_Ａｎを“１１Ｖ－Ｖｔｈ”まで書き込むことができる。

【0099】

次に、比較例の構成及び動作について説明する。
図１２は、第１比較例に係るアクティブマトリクスアレイ装置の断面図である。第１比較例に係るアクティブマトリクスアレイ装置は、静電遮蔽層５１を備えていない。層間絶縁層３０上には、画素電極３２が設けられる。第１比較例では、トップゲート電極４７の上方に画素電極３２が配置されている。

【0100】

第１比較例では、スイッチング素子４０のゲート電極電位の影響によって、素子１１の電極電位（例えば画素電極３２の電位）が変動してしまう。これにより、素子１１の動作が不安定になってしまう。また、素子１１が誤動作を起こす可能性がある。

【0101】

図１３は、第２比較例に係るアクティブマトリクスアレイ装置の断面図である。第２比較例に係るスイッチング素子４０は、逆スタガ型のＴＦＴである。第２比較例に係るスイッチング素子４０は、トップゲート電極を備えていない。第２比較例に係るアクティブマトリクスアレイ装置は、静電遮蔽層５１を備えている。層間絶縁層２８上かつスイッチング素子４０の上方には、静電遮蔽層５１が設けられる。

【0102】

第２比較例では、静電遮蔽層５１の電位により、ゲートドライバの動作時におけるＴＦＴの駆動能力が大幅に低下してしまう。

【0103】

図１４は、第２比較例に係るゲートドライバに含まれるトランジスタＭ２の動作を説明する図である。トランジスタＭ２のＰＩＸは、画素電極３２を意味する。画素電極３２（ＰＩＸ）の電位をＰＩＸ電位と称する。図１４（ａ）～図１４（ｃ）は、第２比較例に係るトランジスタＭ２の書き込み動作時における動作点の変化の様子を示している。Ｖｉｎ＝１１Ｖ、電位Ｖ_Ａｎの初期電位を－１２Ｖとする。ＰＩＸ電位は、固定電位であり、０Ｖである。第２比較例に係るトランジスタＭ２の閾値電圧をＶｔｈ´とする。

【0104】

第２比較例では、ＰＩＸ電位が固定電位であるため、第１ノードＡｎの電位Ｖ_Ａｎの上昇に伴い、画素電極３２の電位Ｖ_Ａｎに対する相対電位は低下する。図１４（ｃ）では、電位Ｖ_Ａｎが“１１Ｖ－Ｖｔｈ´”である。初期のＰＩＸ電位が０Ｖであった場合、電位Ｖ_Ａｎが０Ｖ以上になると、画素電極３２の電位Ｖ_Ａｎに対する相対電位は負電位となり、ゲートドライバのＴＦＴの動作を抑制する方向に作用する。図１４（ｃ）では、電位Ｖ_Ａｎに対するＰＩＸ電位が“－１１Ｖ＋Ｖｔｈ´”である。

【0105】

ＴＦＴの上部電極（画素電極３２に対応）の電位を変化させると、ＴＦＴの閾値電圧Ｖｔｈ´が上昇することが知られている。結果として、電位Ｖ_Ａｎの到達電位は大きく低下する。

【0106】

図１５は、第２比較例に係るＴＦＴの電流電圧特性を説明する図である。図１５の横軸がゲート－ソース間電圧Ｖｇｓ（及びドレイン－ソース間電圧Ｖｄｓ）であり、縦軸がドレイン電流Ｉｄｓである。図１５は、ダイオード接続されたＴＦＴのグラフである。

【0107】

図１５には、ＰＩＸ電位を１２Ｖ、６Ｖ、０Ｖ、－６Ｖ、－１２Ｖに変化させた場合の電流電圧特性を載せている。図１５から、ＰＩＸ電位が低下すると、ＴＦＴの閾値電圧Ｖｔｈが上昇する。これにより、電位Ｖ_Ａｎの到達電位が低下する。

【0108】

図１６は、第１ノードＡｎの電位Ｖ_Ａｎの到達電位を説明する図である。図１６の横軸が時間（μｓｅｃ）、縦軸が第１ノードＡｎの電位Ｖ_Ａｎ（Ｖ）である。図１６には、本実施形態と第２比較例とのグラフを載せている。

【0109】

図１６から理解できるように、本実施形態は、第２比較例に比べて、電位Ｖ_Ａｎの到達電位が高くなっている。本実施形態では、電位Ｖ_Ａｎへの書き込みが問題なくできている。第２比較例では、電位Ｖ_Ａｎの到達電位が低いため、電位Ｖ_Ａｎへの書き込みが十分に行われない。

【0110】

図１７は、複数のゲートドライバにおける転送動作のシミュレーション結果を示す図である。図１７の横軸が複数のゲートドライバの段数Ｌ１、Ｌ２、・・・であり、縦軸がゲートドライバの出力電圧Ｖｏｕｔである。

【0111】

図１７から、第２比較例では、数段のゲートドライバしか電位を転送できていない。本実施形態では、２００段以上のゲートドライバ３で正常に電位を転送できている。

【0112】

［５］ 変形例
ゲートドライバ３を構成するＴＦＴとして、スタガ構造（トップゲート構造）を用いてもよい。図１８は、変形例に係るアクティブマトリクスアレイ装置１の主要部の断面図である。

【0113】

まず、画素回路領域１２の構成について説明する。アレイ基板２上には、下地層５５が設けられる。下地層５５としては、例えばシリコン窒化物、又はシリコン酸化物が用いられる。

【0114】

下地層５５上には、半導体層２３が設けられる。半導体層２３は、例えば、低温ポリシリコン（ＬＴＰＳ：Low-temperature Poly Silicon）、又はａ－ＩＧＺＯ（amorphous In-Ga-Zn-O）で構成される。半導体層２３は、チャネル領域２３Ａ、及び半導体領域２３Ｂ、２３Ｃを備える。半導体領域２３Ｂ、２３Ｃは、高濃度のｎ型不純物が導入されたｎ^＋型半導体層で構成される。

【0115】

半導体層２３上には、ゲート絶縁膜２２が設けられる。ゲート絶縁膜２２上かつチャネル領域２３Ａの上方には、ゲート電極２１が設けられる。ゲート電極２１上には、層間絶縁層２８が設けられる。

【0116】

層間絶縁層２８上には、半導体領域２３Ｂに電気的に接続されたソース電極２６が設けられる。層間絶縁層２８上には、半導体領域２３Ｃに電気的に接続されたドレイン電極２７が設けられる。画素電極３２は、コンタクト３３を介してドレイン電極２７に電気的に接続される。

【0117】

次に、ゲートドライバ回路領域１３の構成について説明する。
下地層５５上には、半導体層４２が設けられる。半導体層４２は、半導体層２３と同じ材料で構成される。半導体層４２は、チャネル領域４２Ａ、及び半導体領域４２Ｂ、４２Ｃを備える。半導体領域４２Ｂ、４２Ｃは、高濃度のｎ型不純物が導入されたｎ^＋型半導体層で構成される。

【0118】

半導体層４２上には、ゲート絶縁膜２２が設けられる。ゲート絶縁膜２２上かつチャネル領域４２Ａの上方には、ゲート電極４１が設けられる。ゲート電極４１上には、層間絶縁層２８が設けられる。

【0119】

層間絶縁層２８上には、半導体領域４２Ｂに電気的に接続されたソース電極４５が設けられる。層間絶縁層２８上には、半導体領域４２Ｃに電気的に接続されたドレイン電極４６が設けられる。

【0120】

ゲート絶縁膜２２上には、接続電極４８が設けられる。接続電極４８は、ゲート電極４１と同じレベルの配線層で構成される。層間絶縁層２８上には、接続電極４８に電気的に接続された接続電極４９が設けられる。接続電極４９は、ソース電極４５と同じレベルの配線層で構成される。接続電極４８、４９は、例えば、ゲート電極４１とドレイン電極４６とを電気的に接続する配線として用いられる。

【0121】

ソース電極４５及びドレイン電極４６上には、層間絶縁層３０が設けられる。

【0122】

層間絶縁層３０上には、平面視において、半導体層４２及びゲート電極４１を覆うように、静電遮蔽層５１が設けられる。静電遮蔽層５１は、例えば、ゲートドライバ回路領域１３全体を覆う面積を有する。

【0123】

変形例においても、前述した実施形態と同じ動作を行うことができる。

【0124】

［６］ 実施形態の効果
本実施形態によれば、複数のゲートドライバ３の各々は、デュアルゲート構造を有するＴＦＴで構成される。これにより、ゲートドライバ３に含まれるＴＦＴの駆動能力を向上させることができる。ひいては、ゲートドライバ３の動作特性を向上させることが可能なアクティブマトリクスアレイ装置１を実現できる。

【0125】

また、ゲートドライバ３に含まれるＴＦＴのトップゲート電極４７を覆うように静電遮蔽層５１が設けられる。静電遮蔽層５１には、制御回路６により固定電圧が印加される。静電遮蔽層５１は、素子１１に含まれる電極（例えば画素電極３２）とゲートドライバ３に含まれるＴＦＴとを電気的に遮蔽する。ゲートドライバ３に含まれるＴＦＴの電位が素子１１に影響を与えるのを抑制できるとともに、素子１１の電位がゲートドライバ３に影響を与えるのを抑制できる。これにより、ゲートドライバ３の動作特性を向上させることが可能なアクティブマトリクスアレイ装置１を実現できる。

【0126】

また、ゲートドライバ回路領域１３全体に静電遮蔽層５１を配置することができる。素子１１に含まれる電極を、静電遮蔽層５１の上方かつゲートドライバ回路領域１３に配置することができる。これにより、素子１１の設計の自由度を向上させることができる。

【0127】

また、素子アレイ領域内にゲートドライバを搭載するＧＩＡ技術を採用している。これにより、狭額縁化やFoldable（折りたためる）ディスプレイ構造を実現することができる。

【0128】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0129】

１…アクティブマトリクスアレイ装置、２…アレイ基板、３…ゲートドライバ、４…端子部、５…ソースドライバ、６…制御回路、７…電圧発生回路、１０…素子アレイ、１１…素子、１２…画素回路領域、１３…ゲートドライバ回路領域、２０…スイッチング素子、２１…ゲート電極、２２…ゲート絶縁膜、２３…半導体層、２４，２５…オーミックコンタクト層、２６…ソース電極、２７…ドレイン電極、２８，３０，３１…層間絶縁層、２９…接続電極、３２…画素電極、３３…コンタクト、４０…スイッチング素子、４１…ボトムゲート電極、４２…半導体層、４３，４４…オーミックコンタクト層、４５…ソース電極、４６…ドレイン電極、４７…トップゲート電極、４８～５０…接続電極、５１…静電遮蔽層、５２…コンタクト、５３，５４…配線、５５…下地層、ＧＬ…ゲート線、ＳＬ…ソース線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】