特開 2024-104133 電子回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024104133

(43)【公開日】2024-08-02

(54)【発明の名称】電子回路

(51)【国際特許分類】

   G06F 15/78 20060101AFI20240726BHJP

   G06F 8/656 20180101ALI20240726BHJP

   H01L 21/822 20060101ALI20240726BHJP

【ＦＩ】

G06F15/78 560

G06F8/656

H01L27/04 U

H01L27/04 F

G06F15/78 517

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023008210

(22)【出願日】2023-01-23

(71)【出願人】

【識別番号】000003562

【氏名又は名称】東芝テック株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】鄭 志超

【テーマコード（参考）】

5B062

5B376

5F038

【Ｆターム（参考）】

5B062DD09

5B062HH08

5B376CA22

5B376CA68

5F038DF04

5F038DF05

5F038DF11

5F038EZ20

(57)【要約】

【課題】ファームウェアを変更せずに、変更後のＦＰＧＡを使用可能にする電子回路を提供する。
【解決手段】電子回路は、プロセッサと、第１ＦＰＧＡ（Field－Programmable Gate Array）と、第１生成回路と、第２生成回路と、を備える。前記第１ＦＰＧＡは、前記プロセッサが起動する前に第１ビットストリームデータによりコンフィグレーションを実行する。前記第１生成回路は、前記コンフィグレーションが完了したことを示す第１完了信号に基づいて、前記プロセッサをリセットする第１リセット信号を前記プロセッサに出力する。前記第２生成回路は、前記プロセッサから出力された制御信号に基づいて、前記コンフィグレーションが完了したことを示す第２完了信号を前記プロセッサに出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

プロセッサと、
前記プロセッサが起動する前に第１ビットストリームデータによりコンフィグレーションを実行する第１ＦＰＧＡ（Field－Programmable Gate Array）と、
前記コンフィグレーションが完了したことを示す第１完了信号に基づいて、前記プロセッサをリセットする第１リセット信号を前記プロセッサに出力する第１生成回路と、
前記プロセッサから出力された制御信号に基づいて、前記コンフィグレーションが完了したことを示す第２完了信号を前記プロセッサに出力する第２生成回路と、
を備える電子回路。

【請求項2】

前記第１ＦＰＧＡは、第１記憶部に記憶された前記第１ビットストリームデータを読み出すモードに設定される、
請求項１に記載の電子回路。

【請求項3】

第２ビットストリームデータを記憶する第２記憶部を更に備え、
前記第１ＦＰＧＡは、前記第１記憶部から読み出した前記第１ビットストリームデータをロードする前記コンフィグレーションを実行する、
請求項２に記載の電子回路。

【請求項4】

前記プロセッサは、前記第２ビットストリームデータによるコンフィグレーションの実行を指示する前記制御信号を前記第２生成回路に出力する、
請求項３に記載の電子回路。

【請求項5】

前記第２生成回路は、前記第２完了信号を出力してから規定期間が経過した場合に、前記第１ＦＰＧＡがリセットされたことを示す第２リセット信号を前記プロセッサに出力する、
請求項４に記載の電子回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、電子回路に関する。

【背景技術】

【0002】

従来、電子回路に搭載したＦＰＧＡ（Field－Programmable Gate Array）を異なるＦＰＧＡに変更する設計変更を行った場合、ＦＰＧＡにロードするビットストリームデータのサイズや、ロードにかかる時間などが変化する。そのため、ＦＰＧＡに対するビットストリームデータのロードを制御するファームウェアの変更が必要になる。

【0003】

しかしながら、ファームウェアの変更には、多くの開発工数が必要になる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、ファームウェアを変更せずに、変更後のＦＰＧＡを使用可能にする電子回路を提供することである。

【課題を解決するための手段】

【0005】

実施形態の電子回路は、プロセッサと、第１ＦＰＧＡ（Field－Programmable Gate Array）と、第１生成回路と、第２生成回路と、を備える。前記第１ＦＰＧＡは、前記プロセッサが起動する前に第１ビットストリームデータによりコンフィグレーションを実行する。前記第１生成回路は、前記コンフィグレーションが完了したことを示す第１完了信号に基づいて、前記プロセッサをリセットする第１リセット信号を前記プロセッサに出力する。前記第２生成回路は、前記プロセッサから出力された制御信号に基づいて、前記コンフィグレーションが完了したことを示す第２完了信号を前記プロセッサに出力する。

【図面の簡単な説明】

【0006】

【図1】図１は、本実施形態に係る電子回路の一例を示すブロック図である。

【図2】図２は、本実施形態に係る電子回路が実行する起動処理の一例を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下、添付図面を参照して、電子回路の実施形態を詳細に説明する。なお、以下に説明する実施形態は、電子回路の一実施形態であって、その構成や仕様等を限定するものではない。

【0008】

図１は、本実施形態に係る電子回路１の一例を示すブロック図である。電子回路１は、プロセッサ１０、第１ＦＰＧＡ（Field－Programmable Gate Array）１１、第１記憶部１２、第２記憶部１３、リセット信号生成回路１４、ダミー信号生成回路１５を備える。電子回路１は、第２ＦＰＧＡ（不図示）を搭載していたが、設計変更により第２ＦＰＧＡに変えて第１ＦＰＧＡ１１を有する。

【0009】

プロセッサ１０は、電子回路１を制御する処理回路である。例えば、プロセッサ１０は、ＣＰＵ（Central Processing Unit）などの処理回路である。なお、プロセッサ１０は、ＣＰＵに限らず、他の処理回路であってもよい。

【0010】

プロセッサ１０は、ファームウェア１３２に示された処理手順に従った処理を実行する。そして、プロセッサ１０は、ファームウェア１３２に従って動作することで、電子回路１を起動させる。

【0011】

さらに詳しくは、プロセッサ１０は、プロセッサ１０のリセットが完了した場合に、第２ビットストリームデータ１３１によるコンフィグレーションの実行を指示するコンフィグレーション信号をダミー信号生成回路１５に出力する。コンフィグレーション信号は、制御信号の一例である。

【0012】

第１ＦＰＧＡ１１は、ＨＤＬ（Hardware Description Language）等により指定された論理を構成する集積回路である。また、第１ＦＰＧＡ１１は、設計変更前の第２ＦＰＧＡとは異なる種類のＦＰＧＡである。すなわち、第１ＦＰＧＡ１１は、設計変更により変更されたＦＰＧＡである。

【0013】

また、第１ＦＰＧＡ１１は、プロセッサ１０が起動する前に第１ビットストリームデータ１２１によりコンフィグレーションを実行する。さらに詳しくは、第１ＦＰＧＡ１１は、ＳＰＩ（Serial Peripheral Interface）により第１記憶部１２と接続される。また、第１ＦＰＧＡ１１は、特定の入力端子について固定値が入力されることによりマスターＳＰＩモードに設定される。すなわち、第１ＦＰＧＡ１１は、第１記憶部１２に記憶された第１ビットストリームデータ１２１を読み出すモードに設定される。そして、第１ＦＰＧＡ１１は、第１記憶部１２に記憶された第１ビットストリームデータ１２１を読み出す。

【0014】

第１ＦＰＧＡ１１は、第１記憶部１２から読み出した第１ビットストリームデータ１２１をロードするコンフィグレーションを実行する。そして、第１ＦＰＧＡ１１は、コンフィグレーションが完了した場合に、リセット信号生成回路１４に完了信号を出力する。

【0015】

第１記憶部１２は、フラッシュＲＯＭ（Read Only Memory）等の記憶媒体により実現される。第１記憶部１２は、第１ビットストリームデータ１２１を記憶する。

【0016】

第１ビットストリームデータ１２１は、第１ＦＰＧＡ１１にロードされるデータである。言い換えると、第１ビットストリームデータ１２１は、ＨＤＬ等により論理が表現されたデータである。

【0017】

第２記憶部１３は、フラッシュＲＯＭ等の記憶媒体により実現される。第２記憶部１３は、ファームウェア１３２と、第２ビットストリームデータ１３１とを記憶する。

【0018】

ファームウェア１３２は、電子回路１を制御するためのソフトウェアである。ここで、ファームウェア１３２は、第２ＦＰＧＡの起動を制御するプログラムが含まれる。ところが、第１ＦＰＧＡ１１に適用させるためにファームウェア１３２を変更すると多くの開発工数が必要になる。そこで、電子回路１は、ファームウェア１３２を変更せずに、ハードウェアにより第１ＦＰＧＡ１１を使用可能にする。

【0019】

第２ビットストリームデータ１３１は、第１ＦＰＧＡ１１が設計変更により変更される前の第２ＦＰＧＡ用に作成されたビットストリームデータである。言い換えると、第２ビットストリームデータ１３１は、ＨＤＬ等により論理が表現されたデータである。

【0020】

リセット信号生成回路１４は、プロセッサ１０をリセットするリセット信号を生成する回路である。リセット信号生成回路１４は、コンフィグレーションが完了したことを示す完了信号に基づいて、プロセッサ１０をリセットするリセット信号をプロセッサ１０に出力する。完了信号は、第１完了信号の一例である。リセット信号生成回路１４は、第１生成回路の一例である。リセット信号は、第１リセット信号の一例である。

【0021】

ダミー信号生成回路１５は、ダミーリセット信号およびダミー完了信号を生成する。ここで、第２ＦＰＧＡの場合、プロセッサ１０は、第２記憶部１３に記憶された第２ビットストリームデータ１３１を使用してコンフィグレーションを実行していた。プロセッサ１０は、コンフィグレーションが完了した場合に、第２ＦＰＧＡから完了信号の入力を受け付けていた。また、プロセッサ１０は、第２ＦＰＧＡがリセットされた場合に、第２ＦＰＧＡからリセット信号の入力を受け付けていた。

【0022】

ところが、第１ＦＰＧＡ１１は、プロセッサ１０よりも先に起動する。そして、プロセッサ１０は、第１ＦＰＧＡ１１のコンフィグレーションが完了後にリセットされる。第１ＦＰＧＡ１１に変更されたことに伴い、リセット信号および完了信号が生成されるタイミングが変化しているため、プロセッサ１０は、これら信号が入力されなくなってしまった。そこで、ダミー信号生成回路１５は、ダミーの信号であるダミーリセット信号およびダミー完了信号を生成する。そして、ダミー信号生成回路１５は、これら信号をプロセッサ１０に出力する。

【0023】

さらに詳しくは、ダミー信号生成回路１５は、プロセッサ１０からコンフィグレーションの実行を指示するコンフィグレーション信号の入力を受け付ける。ダミー信号生成回路１５は、プロセッサ１０から出力されたコンフィグレーション信号に基づいて、コンフィグレーションが完了したことを示すダミー完了信号をプロセッサ１０に出力する。ダミー完了信号は、第２完了信号の一例である。ダミー信号生成回路１５は、第２生成回路の一例である。また、ダミー完了信号は、ダミーの信号である。すなわち、ダミー完了信号は、コンフィグレーションの完了を偽装した信号である。

【0024】

ダミー信号生成回路１５は、コンフィグレーション信号が入力されてから第１規定期間が経過した場合に、ダミー完了信号をプロセッサ１０に出力する。第１規定期間とは、例えば、第２ＦＰＧＡにおいてコンフィグレーションにかかっていた期間である。

【0025】

ダミー信号生成回路１５は、ダミー完了信号を出力してから第２規定期間が経過した場合に、第１ＦＰＧＡ１１がリセットされたことを示すダミーリセット信号をプロセッサ１０に出力する。そして、ダミーリセット信号は、ダミーの信号である。すなわち、ダミーリセット信号は、第１ＦＰＧＡ１１のリセットを偽装した信号である。また、ダミーリセット信号は、第２リセット信号の一例である。第２規定期間とは、例えば、第２ＦＰＧＡにおいてコンフィグレーション完了からリセットまでにかかっていた期間である。

【0026】

次に、電子回路１が実行する起動処理について説明する。図２は、本実施形態に係る電子回路１が実行する起動処理の一例を示すフローチャートである。

【0027】

第１ＦＰＧＡ１１は、第１記憶部１２から読み出した第１ビットストリームデータ１２１をロードするコンフィグレーションを実行する（ステップＳ１）。

【0028】

第１ＦＰＧＡ１１は、コンフィグレーションが完了したか否か判定する（ステップＳ２）。コンフィグレーションが完了していない場合に（ステップＳ２；Ｎｏ）、第１ＦＰＧＡ１１は、待機する。

【0029】

コンフィグレーションが完了した場合に（ステップＳ２；Ｙｅｓ）、第１ＦＰＧＡ１１は、コンフィグレーションが完了したことを示す完了信号をリセット信号生成回路１４に出力する（ステップＳ３）。

【0030】

リセット信号生成回路１４は、プロセッサ１０をリセットするリセット信号をプロセッサ１０に出力する（ステップＳ４）。

【0031】

プロセッサ１０は、リセット信号が入力されたことによりリセットする（ステップＳ５）。また、プロセッサ１０は、コンフィグレーションの実行を指示するコンフィグレーション信号をダミー信号生成回路１５に出力する（ステップＳ６）。

【0032】

ダミー信号生成回路１５は、コンフィグレーション信号が入力されてから第１規定期間が経過したか否かを判定する（ステップＳ７）。第１規定期間が経過していない場合に（ステップＳ７；Ｎｏ）、ダミー信号生成回路１５は、待機する。

【0033】

第１規定期間が経過した場合に（ステップＳ７；Ｙｅｓ）、ダミー信号生成回路１５は、ダミー完了信号をプロセッサ１０に出力する（ステップＳ８）。

【0034】

ダミー信号生成回路１５は、ダミー完了信号を出力してから第２規定期間が経過したか否かを判定する（ステップＳ９）。第２規定期間が経過していない場合に（ステップＳ９；Ｎｏ）、ダミー信号生成回路１５は、待機する。

【0035】

第２規定期間が経過した場合に（ステップＳ９；Ｙｅｓ）、ダミー信号生成回路１５は、ダミーリセット信号をプロセッサ１０に出力する（ステップＳ１０）。

【0036】

以上により、電子回路１は、起動処理を終了する。

【0037】

以上のように、本実施形態に係る電子回路１は、プロセッサ１０と、設計変更により変更された変更後の第１ＦＰＧＡ１１と、リセット信号生成回路１４と、ダミー信号生成回路１５とを備える。第１ＦＰＧＡ１１は、プロセッサ１０が起動する前に第１ビットストリームデータ１２１を読み取る。リセット信号生成回路１４は、第１ＦＰＧＡ１１のコンフィグレーションが完了した場合に、プロセッサ１０をリセットするリセット信号をプロセッサ１０に出力する。そして、ダミー信号生成回路１５は、第１ＦＰＧＡ１１のコンフィグレーションの完了を偽装したダミー完了信号をプロセッサ１０に出力する。

【0038】

このように、設計変更により第２ＦＰＧＡから第１ＦＰＧＡ１１に変更されたことに伴い、第１ＦＰＧＡ１１は、プロセッサ１０が起動する前にコンフィグレーションを実行する。そのため、プロセッサ１０は、第１ＦＰＧＡ１１のコンフィグレーションが完了したことを示す完了信号の入力を受け付けることができないが、ダミー信号生成回路１５からダミー完了信号の入力を受け付ける。

【0039】

これにより、電子回路１は、第１ＦＰＧＡ１１に変更される前の第２ＦＰＧＡの場合と、疑似的に同じ処理手順にする。言い換えると、電子回路１は、プロセッサ１０の入出力関係を疑似的に同じにする。そして、プロセッサ１０は、入出力関係が同じであるため、ファームウェア１３２に示された処理手順に従った処理を実行することができる。したがって、電子回路１は、ファームウェア１３２を変更せずに、変更後の第１ＦＰＧＡ１１を使用可能にすることができる。

【0040】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0041】

上記実施形態や変形例の各装置で実行されるプログラムは、各装置が備える記憶媒体（ＲＯＭ又は記憶部）に予め組み込んで提供するものとするが、これに限らないものとする。例えば、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。さらに、記憶媒体は、コンピュータ或いは組み込みシステムと独立した媒体に限らず、ＬＡＮやインターネット等により伝達されたプログラムをダウンロードして記憶又は一時記憶した記憶媒体も含まれる。

【0042】

また、上記実施形態や変形例の各装置で実行されるプログラムをインターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよいし、インターネット等のネットワーク経由で提供又は配布するように構成してもよい。

【符号の説明】

【0043】

１ 電子回路
１０ プロセッサ
１１ 第１ＦＰＧＡ
１２ 第１記憶部
１３ 第２記憶部
１４ リセット信号生成回路
１５ ダミー信号生成回路
１２１ 第１ビットストリームデータ
１３１ 第２ビットストリームデータ
１３２ ファームウェア

【先行技術文献】

【特許文献】

【0044】

【特許文献1】特許第３６６０２１９号公報

【図1】

【図2】