(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024104186
(43)【公開日】2024-08-02
(54)【発明の名称】炭化珪素基板、炭化珪素ウェハ、炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240726BHJP
H01L 29/12 20060101ALI20240726BHJP
H01L 29/739 20060101ALI20240726BHJP
H01L 21/336 20060101ALI20240726BHJP
C30B 29/36 20060101ALI20240726BHJP
C30B 23/06 20060101ALI20240726BHJP
C30B 25/20 20060101ALI20240726BHJP
【FI】
H01L29/78 652G
H01L29/78 652T
H01L29/78 653C
H01L29/78 655A
H01L29/78 658L
C30B29/36 A
C30B23/06
C30B25/20
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2023008286
(22)【出願日】2023-01-23
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】上東 秀幸
【テーマコード(参考)】
4G077
【Fターム(参考)】
4G077AA02
4G077AA03
4G077AB01
4G077AB03
4G077BE08
4G077DA02
4G077DA18
4G077DB01
4G077EF03
4G077HA12
(57)【要約】
【課題】反りが発生することを抑制する。
【解決手段】炭化珪素基板において、共振法にて測定されるヤング率が500℃で475GPa以上となるようにする。
【選択図】
図5
【特許請求の範囲】
【請求項1】
炭化珪素基板であって、
共振法にて測定されるヤング率が500℃で475GPa以上とされている炭化珪素基板。
【請求項2】
共振法にて測定されるヤング率が1000℃で465GPa以上とされている請求項1に記載の炭化珪素基板。
【請求項3】
含まれるコンタミ不純物が1.0×1016atoms/cm3以下とされている請求項1に記載の炭化珪素基板。
【請求項4】
厚さが300~600μmとされ、比抵抗が30m・Ωcm以下とされ、n型不純物濃度が5.0×1018~1.0×1020cm-3とされている請求項1に記載の炭化珪素基板。
【請求項5】
炭化珪素ウェハであって、
請求項1に記載の炭化珪素基板と、
前記炭化珪素基板上に形成されたエピタキシャル層(20)と、を備え、
前記エピタキシャル層は、膜厚が4~40μmとされている炭化珪素ウェハ。
【請求項6】
前記エピタキシャル層は、不純物濃度が1.0×1015~1.0×1019cm-3とされている部分を有する請求項5に記載の炭化珪素ウェハ。
【請求項7】
前記エピタキシャル層は、前記炭化珪素基板側に位置するバッファ層(21)と、前記バッファ層上に位置するドリフト層(22)と、を有し、
前記バッファ層は、n型不純物濃度が1.0×1018~1.0×1019cm-3とされ、
前記ドリフト層は、n型不純物濃度が1.0×1015~5.0×1016cm-3とされている請求項6に記載の炭化珪素ウェハ。
【請求項8】
炭化珪素半導体装置であって、
請求項1に記載の炭化珪素基板と、
前記炭化珪素基板上に形成されたエピタキシャル層(20)と、を備え、
前記炭化珪素基板と前記エピタキシャル層との積層方向に沿って電流を流す半導体素子が形成された炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素(以下では、SiCともいう)で構成されるSiC基板およびそれを用いたSiCウェハ、SiC半導体装置に関するものである。
【背景技術】
【0002】
従来より、SiCで構成される基板上にSiCのエピタキシャル層を成長させてSiCウェハを構成し、このSiCウェハを用いてMOSFET等の半導体素子を形成したSiC半導体装置が提案されている(例えば、非特許文献1参照)。なお、MOSFETは、metal oxide semiconductor field effect transistorの略称である。
【0003】
上記のようなSiC半導体装置は、例えば、次のような構成とされる。すなわち、SiC半導体装置は、n型の基板と、基板上に配置されるn型のドリフト層と、ドリフト層上に配置されるp型のベース層と、ベース層の表層部に形成されるn型のソース領域とを有している。また、SiC半導体装置は、ソース領域を貫通してドリフト層に達するように形成されたトレンチゲート構造と、ベース層およびソース領域と電気的に接続される第1電極と、基板と接続される第2電極とを有している。
【0004】
このようなSiC半導体装置は、次のように製造される。すなわち、まず、基板にn型のエピタキシャル層を配置してSiCウェハを構成する。次に、イオン注入や活性化アニール等を行ってベース層やソース領域等を形成すると共にトレンチゲート構造を形成する。その後、SiCウェハをチップ単位に分割することで製造される。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】S.Harada et al, First Demonstration of Dynamic Characteristics for SiC Superjunction MOSFET Realized using Multi-epitaxial Growth Method IEEE International Electron Devices Meeting (IEDM), pp. 8.2.1, Dec. 2018.
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、本発明者らの検討によれば、上記のようなSiC半導体装置を製造する際には、イオン注入や活性化アニール等を行う際にSiCウェハに反りが発生する可能性があることが確認された。そして、反りが発生した状態で各製造工程を行うと、SiCウェハが割れたり、SiC半導体装置の特性不良等が発生する原因となる。
【0007】
本発明は上記点に鑑み、反りが発生することを抑制できるSiC基板およびそれを用いたSiCウェハ、SiC半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するための請求項1は、SiC基板であって、共振法にて測定されるヤング率が500℃で475GPa以上とされている。
【0009】
これによれば、SiC基板上にエピタキシャル層を成長させてSiCウェハを構成し、このSiCウェハを用いて半導体装置を製造する際、SiCウェハが反ることを抑制できる。
【0010】
請求項5は、SiCウェハであって、請求項1に記載のSiC基板と、SiC基板上に形成されたエピタキシャル層(20)と、を備え、エピタキシャル層は、膜厚が4~40μmとされている。
【0011】
これによれば、上記のSiC基板を用いてSiCウェハを構成しているため、SiCウェハを用いて半導体装置を製造する際、SiCウェハが反ることを抑制できる。
【0012】
請求項8は、SiC半導体装置であって、請求項1に記載の基板と、SiC基板上に形成されたエピタキシャル層(20)と、を備え、基板とエピタキシャル層との積層方向に沿って電流を流す半導体素子が形成されている。
【0013】
これによれば、上記のSiC基板を用いてSiC半導体装置を構成しているため、特性変動が発生することを抑制できる。
【0014】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0015】
【
図1】第1実施形態におけるSiC半導体装置の断面図である。
【
図3】各製造工程と、反り量との関係を示す図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0017】
(第1実施形態)
第1実施形態のSiC半導体装置について、
図1を参照しつつ説明する。なお、本実施形態では、半導体素子としてのMOSFETが形成されたSiC半導体装置を例に挙げて説明する。また、本実施形態のSiC半導体装置は、特に図示していないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、
図1に示すMOSFETは、SiC半導体装置のうちのセル領域に形成されている。
【0018】
SiC半導体装置は、SiCで構成されるn+型の基板10を用いて構成されている。基板10の表面上には、SiCで構成されるエピタキシャル層20が配置されている。本実施形態のエピタキシャル層20は、n-型のバッファ層21、n-型のドリフト層22、およびp型のベース層23が順に配置された構成とされている。なお、本実施形態のエピタキシャル層20は、基板10の面方向に対する法線方向に沿った長さを膜厚とすると、膜厚が4~40μm程度とされ、不純物濃度が1.0×1015~1.0×1019cm-3とされている部分を有する構成とされている。
【0019】
そして、ベース層23の表層部には、n+型のソース領域24が形成されている。なお、本実施形態のベース層23およびソース領域24は、イオン注入をすることで構成される。
【0020】
基板10は、例えば、比抵抗が30mΩ・cm以下とされ、表面が(0001)Si面とされ、(0001)Si面に対して0.5~5°のオフ角が設けられたものが用いられる。また、基板10は、例えば、n型不純物濃度が5.0×1018~1.0×1020cm-3とされる。さらに、基板10は、例えば、厚さが300~600μmとされる。なお、本実施形態では、基板10が炭化珪素基板に相当する。また、本実施形態では、基板10がMOSFETにおけるドレイン層を構成する。
【0021】
バッファ層21は、例えば、n型不純物濃度が1.0×1018~1.0×1019cm-3とされている。ドリフト層22は、例えば、n型不純物濃度が1.0×1015~5.0×1016cm-3とされている。
【0022】
ベース層23は、チャネル領域が形成される部分であり、例えば、p型不純物濃度が3.0×1017cm-3程度とされ、厚さが0.5~2μmとされている。ソース領域24は、ドリフト層22よりも高不純物濃度とされ、例えば、表層部におけるn型不純物濃度が2.5×1018~1.0×1019cm-3程度とされ、厚さが0.5~2μmとされている。なお、ドリフト層22、ベース層23およびソース領域24の膜厚等は、任意であり、上記に限定されるものではない。
【0023】
また、ベース層23およびソース領域24を貫通してドリフト層22に達するようにトレンチ30が形成されている。そして、このトレンチ30の側面と接するように、上記のベース層23およびソース領域24が配置されている。なお、
図1では、1本のトレンチ30のみを図示しているが、実際のトレンチ30は、複数本が紙面左右方向に等間隔に配置されたストライプ状に形成されている。
【0024】
トレンチ30の内壁面には、ゲート絶縁膜31が形成されている。ゲート絶縁膜31の表面には、ドープドPoly-Siにて構成されたゲート電極32が形成されている。そして、トレンチ30は、これらゲート絶縁膜31およびゲート電極32によって埋め尽くされている。本実施形態では、このようにしてトレンチゲート構造が構成されている。
【0025】
エピタキシャル層20上には、ゲート電極32と絶縁され、ベース層23およびソース領域24と接続されるソース電極としての上部電極41が配置されている。なお、
図1では、省略しているが、実際には、エピタキシャル層20上に層間絶縁膜が形成されており、上部電極41は、層間絶縁膜に形成されたコンタクトホールを通じてベース層23およびソース領域24と接続されている。また、本実施形態の上部電極41は、例えば、Ni/Al等の複数の金属にて構成されている。そして、複数の金属のうちのn型SiC(すなわち、ソース領域24)を構成する部分と接触する部分は、n型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともp型SiC(すなわち、ベース層23)と接触する部分は、p型SiCとオーミック接触可能な金属で構成されている。
【0026】
基板10の裏面側には、基板10と電気的に接続されるドレイン電極としての下部電極42が形成されている。本実施形態では、このような構造により、nチャネルタイプの反転型であるトレンチゲート構造のMOSFETが構成されている。そして、このようなMOSFETが複数配置されることでセル領域が構成されている。
【0027】
以上が本実施形態におけるSiC半導体装置の基本的な構成である。このようなSiC半導体装置は、ゲート電極32に所定のゲート電圧が印加されることにより、ベース層23のうちのトレンチ30と接する部分に反転層が形成されて上部電極41と下部電極42との間に電流が流れる。つまり、基板10とエピタキシャル層20との積層方向に沿った電流が流れる。
【0028】
上記のようなSiC半導体装置は、次のように製造される。
【0029】
すなわち、まず、
図2に示されるように、ウェハ状の基板10を用意し、この基板10上にエピタキシャル層20を成長させてSiCウェハ50を構成する。なお、ウェハ状の基板10は、例えば、6インチのものが用いられるが、8インチのものが用いられてもよい。次に、詳細は図示しないが、エピタキシャル層20にイオン注入および活性化アニールを行ってベース層23やソース領域24等を形成すると共にトレンチゲート構造を形成する。その後、層間絶縁膜、上部電極41、および下部電極42等を形成し、SiCウェハ50をチップ単位に分割することで上記のSiC半導体装置が製造される。
【0030】
ここで、本発明者らの検討によれば、同じ条件でイオン注入等の製造工程を行っても、
図3に示されるように、用いるSiCウェハ50(すなわち、基板10)で反り量が異なる場合があることが確認された。なお、
図3中の受入れとは、基板10上にエピタキシャル層20が配置されたSiCウェハ50を製造装置内に配置することを示している。また、
図3は、SiCウェハ50として、SiCウェハA、SiCウェハB、SiCウェハCの3つのサンプルを用意して行った結果を示している。さらに、
図3は、ベース層23やソース領域24を形成する際に複数回のイオン注入(すなわち、
図3では、第1~第7イオン注入)を行った結果を示している。
【0031】
そして、
図3の結果では、SiCウェハAを用いて製造工程を行った場合には、SiCウェハBまたはSiCウェハCを用いて製造工程を行った場合よりも反り量が大きくなることが確認された。
【0032】
なお、ここでの反り量とは、いわゆるBOWである。詳しくは、以下の量を反り量としている。すなわち、
図4に示されるように、SiCウェハ50の厚さtの中心(すなわち、t/2)を通る面を基準面RPとする。また、SiCウェハ50の側面のうちの面方向における中心Cを挟んだ両側の部分におけるSiCウェハ50の厚さtの中心(すなわち、t/2)を結んだ面を仮想面VPとする。そして、本実施形態では、SiCウェハ50を真空吸着せずに保持した状態において、中心Cにおける基準面RPと仮想面VPとの間の距離を反り量としている。
【0033】
この場合、現状では、各製造工程における反り量が200μm以下となるようにすることが望まれている。このため、
図3の結果では、SiCウェハBおよびSiCウェハCを用いた際に現状の要求を満たすことができる。
【0034】
さらに、本発明者らは、反り量について鋭意検討を行い、
図5および
図6に示される結果を得た。まず、
図5に示されるように、共振法にてヤング率を測定したところ、反り量が大きいSiCウェハAでは、反り量が小さいSiCウェハBおよびSiCウェハCよりもヤング率が小さくなることが確認された。なお、共振法にてヤング率を測定するとは、サンプルを一定温度に維持した状態で共振周波数を測定し、測定した共振周波数に基づいてヤング率を導出する手法である。また、
図5は、SiCウェハ50の状態でヤング率を測定している。
【0035】
そして、
図6に示されるように、ヤング率が小さいSiCウェハAでは、ヤング率が大きいSiCウェハBおよびSiCウェハよりもコンタミ不純物が多いことが確認された。つまり、
図5および
図6より、基板10に含まれるコンタミ不純物が多いほどヤング率が小さくなることが確認される。なお、
図6は、SIMS分析を行った結果であり、検出下限は、SIMS分析で検出できないほど少量であることを示している。また、コンタミ不純物は、基板10を用意する際に混入され得る不純物であり、現状では、主として、アルミニウム(Al)、ボロン(B)、チタン(Ti)、バナジウム(V)が挙げられる。
【0036】
そして、上記のように、SiCウェハBおよびSiCウェハCは、現状の要求を満たすことができる。このため、
図5より、基板10は、ヤング率が500℃で475GPa以上あればよいということになる。また、基板10は、ヤング率が1000℃で465GPa以上あればよいということになる。さらに、
図6より、基板10は、コンタミ不純物の総量が1.0×10
16atoms/cm
3以下であればよいことになる。したがって、本実施形態の基板10は、これらの要件を満たすものとされる。なお、500℃は、SiCウェハ50に対してイオン注入を行う際、結晶ダメージが少なくなるように維持される温度である。1000℃は、現状の共振法におけるヤング率の測定において、測定精度が担保される上限温度である。
【0037】
ここで、基板は、通常、SiCインゴットを切断して得られる。具体的には、SiCインゴットは、高温CVD(chemical vapor depositionの略)法や昇華法によって得られる。より詳しくは、SiCインゴットを高温CVD法で製造する場合には、チャンバ内にSiCで構成される種基板を配置し、チャンバの周囲等に配置された加熱装置でチャンバ内の温度を制御しつつ、シランやプロパン等の反応ガスをチャンバ内に導入して種基板上にエピタキシャル層を成長させる。そして、SiCインゴットを製造する際、チャンバ内のコンタミ不純物が取り込まれ得る。このため、高温CVD法でSiCインゴットを製造する場合には、高純度のガスを用いたり、チャンバ等の各部材が高純度な材料で構成されることが好ましい。
【0038】
また、SiCインゴットを昇華法で製造する場合には、チャンバ内にSiCで構成される種基板を配置し、SiCの粉末を昇華させて種基板上にエピタキシャル層を成長させる。そして、SiCインゴットを製造する際、チャンバ内のコンタミ不純物や、粉末内のコンタミ不純物が取り込まれ得る。このため、昇華法でSiCインゴットを製造する場合には、高純度の粉末を用いたり、チャンバ等の各部材が高純度な材料で構成されることが好ましい。これにより、基板10に含まれるコンタミ不純物の総量を1.0×1016atoms/cm3以下とし易くなる。
【0039】
そして、SiC半導体装置を製造する際には、共振法でのヤング率が500℃で475GPa以上である基板10を用いることにより、製造工程中にSiCウェハ50が反ることを抑制できる。
【0040】
なお、基板10のヤング率は、エピタキシャル層20を成長させる前に行うのが好ましい。しかしながら、本実施形態では、基板10は、厚さが300μm~600μm程度とされ、エピタキシャル層は、膜厚が4~40μm程度とされる。このため、エピタキシャル層20の影響は基板10の影響に対して十分に小さく無視できるため、エピタキシャル層20を成長させた後に行ってもよい。上記
図5は、エピタキシャル層20を成長させた後の結果を示している。
【0041】
また、基板10は、トワイマン効果による反りを抑制するため、エピタキシャル層20を成長させる側の一面および一面と反対側の他面をCMP(Chemical Mechanical Polishingの略)等で研磨したものを用いてもよい。さらに、基板10は、300~600μmとされるが、より反り難くなるように、300~600μmの範囲で厚く(例えば、500μm程度)するようにしてもよい。
【0042】
以上説明した本実施形態によれば、基板10は、ヤング率が500℃で475GPa以上とされている。このため、SiC半導体装置を製造する際、SiCウェハ50が反ることを抑制できる。したがって、SiCウェハ50が割れたりSiC半導体装置の特性変動が発生したりすることを抑制できる。
【0043】
(1)本実施形態では、基板10は、ヤング率が1000℃で465GPa以上とされることにより、さらに、高温の製造工程でSiCウェハ50が反ることを抑制できる。
【0044】
(2)本実施形態では、基板10は、コンタミ不純物が1×1016atoms/cm3以下とされている。このため、SiC半導体装置を製造する際、SiCウェハ50が反ることを抑制できる。したがって、SiCウェハ50が割れたりSiC半導体装置の特性変動が発生したりすることを抑制できる。
【0045】
(3)本実施形態では、基板10の厚さが300~600μmとされ、基板10の比抵抗が30m・Ωcm以下とされ、n型不純物濃度が5.0×1018~1.0×1020cm-3とされている。エピタキシャル層20は、膜厚が4~40μmとされ、不純物濃度が1.0×1015~1.0×1019cm-3とされている部分を有している。また、バッファ層は、n型不純物濃度が1.0×1018~1.0×1019cm-3とされ、ドリフト層22は、n型不純物濃度が1.0×1015~5.0×1016cm-3とされている。このため、現状で所望される特性を有するMOSFETとすることができる。
【0046】
(他の実施形態)
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0047】
例えば、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのトレンチゲート構造のMOSFETが形成されたSiC半導体装置を説明した。しかしながら、例えばnチャネルタイプに対して各構成要素の導電型を反転させたpチャネルタイプのトレンチゲート構造のMOSFETが形成されたSiC半導体装置とされていてもよい。
【0048】
また、上記各実施形態では、MOSFETが形成されたSiC半導体装置について説明した。しかしながら、SiC半導体装置は、ショットキーダイオードを有する構成とされていてもよいし、pnダイオードを有する構成とされていてもよいし、IGBTを有する構成とされていてもよい。
【0049】
(本発明の特徴)
【0050】
[請求項1]
炭化珪素基板であって、
共振法にて測定されるヤング率が500℃で475GPa以上とされている炭化珪素基板。
【0051】
[請求項2]
共振法にて測定されるヤング率が1000℃で465GPa以上とされている請求項1に記載の炭化珪素基板。
【0052】
[請求項3]
含まれるコンタミ不純物が1×1016atoms/cm3以下とされている請求項1または2に記載の炭化珪素基板。
【0053】
[請求項4]
厚さが300~600μmとされ、比抵抗が30m・Ωcm以下とされ、n型不純物濃度が5.0×1018~1.0×1020cm-3とされている請求項1ないし3のいずれか1つに記載の炭化珪素基板。
【0054】
[請求項5]
炭化珪素ウェハであって、
請求項1ないし4のいずれか1つに記載の炭化珪素基板と、
前記炭化珪素基板上に形成されたエピタキシャル層(20)と、を備え、
前記エピタキシャル層は、膜厚が4~40μmとされている炭化珪素ウェハ。
【0055】
[請求項6]
前記エピタキシャル層は、不純物濃度が1.0×1015~1.0×1019cm-3とされている部分を有する請求項5に記載の炭化珪素ウェハ。
【0056】
[請求項7]
前記エピタキシャル層は、前記炭化珪素基板側に位置するバッファ層(21)と、前記バッファ層上に位置するドリフト層(22)と、を有し、
前記バッファ層は、n型不純物濃度が1.0×1018~1.0×1019cm-3とされ、
前記ドリフト層は、n型不純物濃度が1.0×1015~5.0×1016cm-3とされている請求項6に記載の炭化珪素ウェハ。
【0057】
[請求項8]
炭化珪素半導体装置であって、
請求項1ないし4のいずれか1つに記載の炭化珪素基板と、
前記炭化珪素基板上に形成されたエピタキシャル層(20)と、を備え、
前記炭化珪素基板と前記エピタキシャル層との積層方向に沿って電流を流す半導体素子が形成された炭化珪素半導体装置。
【符号の説明】
【0058】
10 基板
20 エピタキシャル層