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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024104239
(43)【公開日】2024-08-02
(54)【発明の名称】窒化物半導体装置及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240726BHJP
H01L 29/12 20060101ALI20240726BHJP
H01L 21/336 20060101ALI20240726BHJP
【ＦＩ】
H01L29/78 652E
H01L29/78 652T
H01L29/78 652K
H01L29/78 652F
H01L29/78 658F
H01L29/78 658E
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023008375
(22)【出願日】2023-01-23
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】近藤 剣
(72)【発明者】
【氏名】上野 勝典
(57)【要約】
【課題】しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることが可能なトランジスタを備える窒化物半導体装置及びその製造方法を提供する。
【解決手段】窒化物半導体装置は、第１主面と、第１主面の反対側に位置する第２主面とを有するＧａＮ層と、ＧａＮ層にチャネル領域を有するトランジスタと、を備える。トランジスタは、ＧａＮ層の第１主面側に設けられたゲート絶縁膜と、ＧａＮ層とゲート絶縁膜との間に設けられたアモルファス層と、を有する。アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。
【選択図】図２
【解決手段】窒化物半導体装置は、第１主面と、第１主面の反対側に位置する第２主面とを有するＧａＮ層と、ＧａＮ層にチャネル領域を有するトランジスタと、を備える。トランジスタは、ＧａＮ層の第１主面側に設けられたゲート絶縁膜と、ＧａＮ層とゲート絶縁膜との間に設けられたアモルファス層と、を有する。アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１主面と、前記第１主面の反対側に位置する第２主面とを有するＧａＮ層と、
前記ＧａＮ層にチャネル領域を有するトランジスタと、を備え、
前記トランジスタは、
前記ＧａＮ層の前記第１主面側に設けられたゲート絶縁膜と、
前記ＧａＮ層と前記ゲート絶縁膜との間に設けられたアモルファス層と、を有し、
前記アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む、窒化物半導体装置。
前記ＧａＮ層にチャネル領域を有するトランジスタと、を備え、
前記トランジスタは、
前記ＧａＮ層の前記第１主面側に設けられたゲート絶縁膜と、
前記ＧａＮ層と前記ゲート絶縁膜との間に設けられたアモルファス層と、を有し、
前記アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む、窒化物半導体装置。
【請求項2】
前記アモルファス層は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスＡｌＧａＯＮ層である、請求項１に記載の窒化物半導体装置。
【請求項3】
前記ゲート絶縁膜は、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つ以上を含む、請求項１又は２に記載の窒化物半導体装置。
【請求項4】
前記トランジスタは、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ＧａＮ層に設けられた第１導電型のソース領域と、
前記ＧａＮ層上に設けられ、前記ソース領域と接するソース電極と、
前記ＧａＮ層に設けられ、前記ゲート絶縁膜と向かい合い、かつ前記ソース領域に隣接する第２導電型のウェル領域とを有し、
前記アモルファス層は、前記ウェル領域と前記ゲート絶縁膜との間に配置されている請求項１又は２に記載の窒化物半導体装置。
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ＧａＮ層に設けられた第１導電型のソース領域と、
前記ＧａＮ層上に設けられ、前記ソース領域と接するソース電極と、
前記ＧａＮ層に設けられ、前記ゲート絶縁膜と向かい合い、かつ前記ソース領域に隣接する第２導電型のウェル領域とを有し、
前記アモルファス層は、前記ウェル領域と前記ゲート絶縁膜との間に配置されている請求項１又は２に記載の窒化物半導体装置。
【請求項5】
前記ＧａＮ層は、
第１導電型の第１ＧａＮ層と、
前記第１ＧａＮ層上に設けられた第２導電型の第２ＧａＮ層とを有し、
前記ソース領域は前記第２ＧａＮ層に設けられている、請求項４に記載の窒化物半導体装置。
第１導電型の第１ＧａＮ層と、
前記第１ＧａＮ層上に設けられた第２導電型の第２ＧａＮ層とを有し、
前記ソース領域は前記第２ＧａＮ層に設けられている、請求項４に記載の窒化物半導体装置。
【請求項6】
前記トランジスタは、
前記ＧａＮ層の前記第２主面側に設けられたドレイン電極を有する、請求項４に記載の窒化物半導体装置。
前記ＧａＮ層の前記第２主面側に設けられたドレイン電極を有する、請求項４に記載の窒化物半導体装置。
【請求項7】
前記アモルファス層の深さ方向におけるＯ元素の平均濃度は、１０原子％以上３０原子％以下である、請求項１又は２に記載の窒化物半導体装置。
【請求項8】
前記アモルファス層の厚さは、０．２５ｎｍ以上２ｎｍ以下である請求項１又は２に記載の窒化物半導体装置。
【請求項9】
ＧａＮ層の第１主面にＧａＯｘ層を形成する工程と、
前記ＧａＯｘ層上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程と、
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層に最高温度が１１００℃以上１４００℃以下である第１熱処理を施し、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層を形成する工程と、
前記第１熱処理で前記ＧａＯｘ層及び前記ＧａＮ層と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を前記アモルファス層上から除去する工程とを含む、窒化物半導体装置の製造方法。
前記ＧａＯｘ層上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程と、
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層に最高温度が１１００℃以上１４００℃以下である第１熱処理を施し、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層を形成する工程と、
前記第１熱処理で前記ＧａＯｘ層及び前記ＧａＮ層と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を前記アモルファス層上から除去する工程とを含む、窒化物半導体装置の製造方法。
【請求項10】
前記ＧａＯｘ層を形成する工程では、酸素を含む雰囲気中で前記ＧａＮ層に最高温度が６００℃以上１０００℃以下の熱処理を施すことによって前記ＧａＯｘ層を形成する、請求項９に記載の窒化物半導体装置の製造方法。
【請求項11】
前記ＧａＯｘ層を形成する工程では、ＣＶＤ法又はスパッタ法で前記ＧａＯｘ層を形成する、請求項９に記載の窒化物半導体装置の製造方法。
【請求項12】
前記ＧａＯｘ層を形成する工程では、酸素プラズマの照射によって前記ＧａＯｘ層を形成する、請求項９に記載の窒化物半導体装置の製造方法。
【請求項13】
前記ＧａＯｘ層を形成する工程では、前記ＧａＯｘ層を０．２ｎｍ以上１ｎｍ以下の厚さに形成する、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項14】
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程では、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）をＡＬＤ法、スパッタ法又はＣＶＤ法で形成する、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項15】
前記第１熱処理は、酸素及び窒素の少なくとも一方を含む雰囲気中で行う、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項16】
前記アモルファス層を形成する前に、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程をさらに含み、
前記アモルファス層を形成する工程では、前記第１熱処理により前記不純物が活性化されて前記ＧａＮ層にトランジスタのソース領域が形成される、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
前記アモルファス層を形成する工程では、前記第１熱処理により前記不純物が活性化されて前記ＧａＮ層にトランジスタのソース領域が形成される、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項17】
前記アモルファス層を形成した後で、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程と、
前記不純物がイオン注入された前記ＧａＮ層に第２熱処理を施し前記不純物を活性化させて、前記ＧａＮ層にトランジスタのソース領域を形成する工程と、をさらに含み、
前記第１熱処理の最高温度は、前記第２熱処理の最高温度よりも高い、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
前記不純物がイオン注入された前記ＧａＮ層に第２熱処理を施し前記不純物を活性化させて、前記ＧａＮ層にトランジスタのソース領域を形成する工程と、をさらに含み、
前記第１熱処理の最高温度は、前記第２熱処理の最高温度よりも高い、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項18】
前記第１熱処理の処理条件と、前記アモルファス層のＡｌ濃度との第１の関係を予め調査するとともに、
前記アモルファス層の前記Ａｌ濃度と、前記ＧａＮ層にチャネル領域が形成されるトランジスタの電気的特性との第２の関係を予め調査しておき、
前記アモルファス層を形成する工程では、
前記第１の関係及び前記第２の関係に基づいて、前記電気的特性が所望の値となるように、前記処理条件を設定する、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
前記アモルファス層の前記Ａｌ濃度と、前記ＧａＮ層にチャネル領域が形成されるトランジスタの電気的特性との第２の関係を予め調査しておき、
前記アモルファス層を形成する工程では、
前記第１の関係及び前記第２の関係に基づいて、前記電気的特性が所望の値となるように、前記処理条件を設定する、請求項９から１２のいずれか１項に記載の窒化物半導体装置の製造方法。
【請求項19】
前記電気的特性は、前記トランジスタのしきい値及び移動度であり、
前記処理条件は、前記第１熱処理の最高温度及び前記最高温度での処理時間である、請求項１８に記載の窒化物半導体装置の製造方法。
前記処理条件は、前記第１熱処理の最高温度及び前記最高温度での処理時間である、請求項１８に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来から、窒化ガリウム（ＧａＮ）を用いた縦型ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。また、ＩＩＩ族窒化物系化合物の表面上に、Ａｌを組成に含みスピネル構造をもつ酸化物が形成された半導体装置が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１８８６８７号公報
【特許文献2】特開２０１０－４５３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＧａＮを用いたＭＯＳＦＥＴにおいて、ＧａＮの表面上に格子整合させたＡｌＧａＮを形成すると、移動度は向上するが、しきい値が負電圧側にシフトしノーマリオン動作に近づく。パワーデバイスでは、信頼性を担保するためにノーマリオフ動作であることが求められる。本開示は、しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることが可能な窒化物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、第１主面と、前記第１主面の反対側に位置する第２主面とを有するＧａＮ層と、前記ＧａＮ層にチャネル領域を有するトランジスタと、を備える。前記トランジスタは、前記ＧａＮ層の前記第１主面側に設けられたゲート絶縁膜と、前記ＧａＮ層と前記ゲート絶縁膜との間に設けられたアモルファス層と、を有する。前記アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。
【0006】
本開示の一態様に係る窒化物半導体装置の製造方法は、ＧａＮ層の第１主面にＧａＯｘ層を形成する工程と、前記ＧａＯｘ層上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程と、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層に最高温度が１１００℃以上１４００℃以下である第１熱処理を施し、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層を形成する工程と、前記第１熱処理で前記ＧａＯｘ層及び前記ＧａＮ層と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を前記アモルファス層上から除去する工程とを含む。
【発明の効果】
【0007】
本開示の一態様によれば、しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることが可能なトランジスタを備える窒化物半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に本開示の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0010】
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、ＧａＮ基板１０の表面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、ＧａＮ基板１０の表面１０ａの法線方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
【0011】
以下の説明では、Ｚ軸の矢印方向を「上」と称し、Ｚ軸の矢印の反対方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本開示の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
【0012】
以下の説明では、半導体領域の導電型を示すＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じＰとＰ（または、ＮとＮ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0013】
＜実施形態１＞
（構成例）
図１は、実施形態１に係るＧａＮ（窒化ガリウム）半導体装置１００（本開示の「窒化物半導体装置」の一例）の構成例を示す平面図である。図２は、実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＡ－Ａ´線で切断した断面を示している。
（構成例）
図１は、実施形態１に係るＧａＮ（窒化ガリウム）半導体装置１００（本開示の「窒化物半導体装置」の一例）の構成例を示す平面図である。図２は、実施形態１に係るＧａＮ半導体装置１００の構成例を示す断面図である。図２は、図１の平面図をＡ－Ａ´線で切断した断面を示している。
【0014】
図１及び図２に示すＧａＮ半導体装置１００は、パワーデバイスである。図１及び図２に示すように、ＧａＮ半導体装置１００は、表面１０ａ及び裏面１０ｂを有するＧａＮ基板１０と、ＧａＮ基板１０に設けられた複数の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１とを備える。
【0015】
ＧａＮ基板１０は、本開示の「ＧａＮ層」の一例である。ＧａＮ基板１０の表面１０ａが本開示の「第１主面」の一例であり、表面１０ａの反対側に位置する裏面１０ｂが本開示の「第２主面」の一例である。縦型ＭＯＳＦＥＴ１は、本開示の「トランジスタ」の一例である。例えば、複数の縦型ＭＯＳＦＥＴ１は、一方向（例えば、Ｘ軸方向）に繰り返し設けられている。１つの縦型ＭＯＳＦＥＴ１が繰り返しの単位構造であり、この単位構造が一方向に並んで配置されている。
【0016】
図２に示すように、ＧａＮ基板１０は、Ｎ＋型のＧａＮ単結晶基板１１と、ＧａＮ単結晶基板１１上に設けられたＮ－型のＧａＮ層１２と、を有する。
【0017】
ＧａＮ単結晶基板１１は、例えばＮ＋型のｃ面ＧａＮ単結晶基板である。ＧａＮ単結晶基板１１に含まれるＮ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの一種類以上である。一例を挙げると、ＧａＮ単結晶基板１１はＮ型不純物としてＳｉを含み、ＧａＮ単結晶基板１１におけるＳｉの不純物濃度は５×１０１７ｃｍ－３以上である。
【0018】
ＧａＮ単結晶基板１１は、転位密度が１×１０７ｃｍ－２未満の低転位自立基板であってもよい。ＧａＮ単結晶基板１１が低転位自立基板であることにより、ＧａＮ単結晶基板１１上に形成されるＧａＮ層１２の転位密度も低くなる。また、低転位自立基板を用いることで、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防ぐことができる。
【0019】
ＧａＮ層１２は、ＧａＮ単結晶基板１１の表面上にエピタキシャル成長された単結晶ＧａＮ層である。ＧａＮ層１２は、エピタキシャル成長の過程でＮ型不純物がドープされることにより形成される。Ｎ型不純物は、例えばＳｉである。ＧａＮ層１２は、Ｎ型不純物として例えばＳｉを１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下の濃度で含む。
【0020】
縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０の表面１０ａ（すなわち、Ｎ－型のＧａＮ層１２の表面）側に設けられたＰ型のウェル領域１３、Ｐ＋型のコンタクト領域１５とを有する。また、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０の表面１０ａ側に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられたゲート電極２２と、ＧａＮ基板１０の表面１０ａ側に設けられてソース領域２３及びコンタクト領域１５と接するソース電極２５と、ＧａＮ基板１０の裏面１０ｂ側に設けられてＮ＋型のＧａＮ単結晶基板１１と接するドレイン電極２６とを備える。さらに、縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０とゲート絶縁膜２１との間に設けられたアモルファス層３１を有する。
【0021】
ＧａＮ基板１０の表面１０ａ（すなわち、Ｎ－型のＧａＮ層１２の表面）側には、Ｐ－型のウェル領域１３（本開示の「窒化ガリウム層」の一例）と、Ｎ＋型のソース領域２３と、Ｐ＋型のコンタクト領域１５とが設けられている。以下、Ｐ型のウェル領域１３を、Ｐ型のＧａＮ層ともいう。
【0022】
ウェル領域１３は、ＧａＮ基板１０の表面１０ａ側にＭｇ等のＰ型不純物がイオン注入され、熱処理により活性化されて形成されたＰ型層である。ウェル領域１３は、Ｐ型不純物として例えばＭｇを１×１０１７ｃｍ－３以上３×１０１８ｃｍ－３以下の濃度で含む。ウェル領域１３は、ＧａＮ基板１０の表面１０ａに面している。ウェル領域１３の表面は、アモルファス層３１と接している。アモルファス層３１と接しているウェル領域１３の表面及びその近傍が、縦型ＭＯＳＦＥＴ１のチャネル領域となる。
【0023】
ソース領域２３は、ＧａＮ基板１０の表面１０ａ側にＳｉ又はＯ等のＮ型不純物がイオン注入され、熱処理により活性化されて形成されたＮ＋型層である。ソース領域２３は、Ｎ型不純物として例えばＳｉを１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下の濃度で含む。ソース領域２３は、ゲート電極２２の両側下のウェル領域１３に設けられており、ＧａＮ基板１０の表面１０ａ（すなわち、ウェル領域１３の表面）に面している。ソース領域２３は、ウェル領域１３の内側に位置し、ウェル領域１３と接している。
【0024】
コンタクト領域１５は、ＧａＮ基板１０の表面１０ａ側にＭｇ等のＰ型不純物がイオン注入され、熱処理により活性化されて形成されたＰ＋型層である。コンタクト領域１５は、Ｐ型不純物として例えばＭｇを１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下の濃度で含む。コンタクト領域１５は、ＧａＮ基板１０の表面１０ａに面している。コンタクト領域１５は、ウェル領域１３の内側に位置し、ウェル領域１３と接している。また、コンタクト領域１５はソース領域２３と隣接している。コンタクト領域１５は、ソース領域２３とも接している。
【0025】
コンタクト領域１５を介して、ウェル領域１３はソース電極２５に接続している。これにより、ウェル領域１３の電位は、ソース電極２５の電位（例えば、接地電位（ＧＮＤ）等の基準電位）に固定される。
【0026】
ゲート絶縁膜２１は、例えばＳｉＯ２膜である。また、ゲート絶縁膜２１は、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つを含む単層膜であってもよいし、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つ以上を含む積層膜であってもよい。ゲート絶縁膜２１の厚さは、例えば５０ｎｍ以上１５０ｎｍ以下であり、一例を挙げると１００ｎｍである。
【0027】
ゲート電極２２は、ゲート絶縁膜２１を介してチャネル領域と隣り合っている。ゲート電極２２は、Ａｌ、Ｔｉ、Ｎｉ、Ｗなどの金属又は不純物をドープしたポリシリコンで構成されている。また、ゲート電極２２は、ＷＳｉ、ＮｉＳｉなどのシリサイドで構成されていてもよい。
【0028】
ソース電極２５及びドレイン電極２６は、Ａｌ又はＡｌ－Ｓｉの合金、Ｎｉ、Ｎｉ合金、Ｔｉ－Ａｌ合金、Ｎｉ－Ａｕ合金などで構成されている。また、ソース電極２５は、ソース領域２３との間にバリアメタル層を有してもよい。ドレイン電極２６は、Ｎ＋型のＧａＮ単結晶基板１１との間にバリアメタル層を有してもよい。バリアメタル層はＴｉ（チタン）で構成されていてもよい。
【0029】
すなわち、ソース電極２５及びドレイン電極２６は、Ｔｉ層及びＡｌ層の積層、又は、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ソース電極２５は、図示しないソースパッドを兼ねた電極であってもよいし、ソースパッドとは別に設けられた電極であってもよい。ドレイン電極２６は、図示しないドレインパッドを兼ねた電極であってもよいし、ドレインパッドとは別に設けられた電極であってもよい。
【0030】
上述したように、アモルファス層３１は、ＧａＮ基板１０とゲート絶縁膜２１との間に設けられている。より具体的に説明すると、アモルファス層３１は、ＧａＮ基板１０の表面１０ａであってソース領域２３との間に位置する領域（ウェル領域１３を含む）と、ゲート絶縁膜２１との間に配置されている。アモルファス層３１は、ソース領域２３及びコンタクト領域１５とソース電極２５との間には配置されていないが、必ずしもアモルファス層３１を除去する必要はない。
【0031】
アモルファス層３１は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。例えば、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスなＡｌＧａＯＮ層である。アモルファス層３１の厚さは、例えば０．２５ｎｍ以上２ｎｍ以下である。
【0032】
アモルファス層３１の深さ方向におけるＯ元素の平均濃度は、例えば１０原子％以上３０原子％以下である。ここで、アモルファス層３１の表面とは、アモルファス層３１の最表面（すなわち、アモルファス層３１とゲート絶縁膜２１との界面）を除いた面を意味する。例えばアモルファス層３１の表面とは、アモルファス層３１の最表面から０．１ｎｍの深さに位置する面を、より好ましくは、アモルファス層３１の最表面から０．２５ｎｍの深さに位置する面（例えば、後述の図６参照）を意味する。最表面を除く理由は、最表面に付着した付着物の影響を平均濃度の計算から除外するためである。なお、以下の説明では、原子％をａｔ％と記載する。
【0033】
（製造方法）
次に、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００の製造方法について説明する。図３から図５は、実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法を工程順に示す断面図である。ＧａＮ半導体装置１００は、レジスト塗布装置、露光装置、エッチング装置、イオン注入装置、熱処理装置、成膜装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置によって製造される。以下、これらの装置を製造装置と総称する。
次に、縦型ＭＯＳＦＥＴ１を備えるＧａＮ半導体装置１００の製造方法について説明する。図３から図５は、実施形態１に係る縦型ＭＯＳＦＥＴ１の製造方法を工程順に示す断面図である。ＧａＮ半導体装置１００は、レジスト塗布装置、露光装置、エッチング装置、イオン注入装置、熱処理装置、成膜装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置によって製造される。以下、これらの装置を製造装置と総称する。
【0034】
図３のステップＳＴ１において、製造装置は、ＧａＮ単結晶基板１１上に、ＳｉがドープされたＧａＮ層１２をエピタキシャル成長させる。Ｓｉは、エピタキシャル成長の過程でＧａＮ層１２にドープされる。ＧａＮ層１２の厚さは、例えば０．５μｍ以上１μｍ以下である。また、ＧａＮ層１２におけるＳｉ濃度は、例えば１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
【0035】
次に、製造装置は、Ｏ２（酸素）を含む雰囲気中で、ＧａＮ基板１０に熱処理を施して、ＧａＮ基板１０の表面１０ａ（すなわち、ＧａＮ層１２の表面）にＧａＯｘ（酸化ガリウム）層１６を形成する。すなわち、ＧａＮ基板１０を熱酸化して、ＧａＯｘ層１６を形成する。この熱処理（熱酸化）の最高温度は６００℃以上１０００℃以下である。一例を挙げると、この熱処理（熱酸化）は、Ｎ２（窒素）とＯ２（酸素）とを含み、Ｏ２の濃度が２５％の雰囲気中で、最高温度は８００℃、最高温度での熱処理時間は３０分で行う。これにより、ＧａＮ基板１０の表面１０ａが熱酸化され、ＧａＯｘ層１６が形成される。ＧａＯｘ層１６は、例えば０．２ｎｍ以上１ｎｍ以下の厚さに形成され、より好ましくは０．２ｎｍ以上０．５ｎｍ以下の厚さに形成される。
【0036】
なお、ＧａＯｘ層１６の形成方法は、熱処理（熱酸化）に限定されず、ＣＶＤ法又はスパッタ法であってもよい。また、ＧａＯｘ層１６は、酸素プラズマの照射によって形成してもよい。
【0037】
次に、図３のステップＳＴ２に示すように、製造装置は、ＧａＯｘ層１６上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０を形成する。例えば、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の厚さは２００ｎｍである。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法で形成される。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の結晶構造は、多結晶又はアモルファスである。
【0038】
次に、製造装置は、例えばＮ２及びＯ２の少なくとも一方を含む雰囲気中でＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を含む基板全体に熱処理（本開示の「第１熱処理」の一例）を施して、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を互いに反応させる。この熱処理の最高温度は１１００℃以上１４００℃以下である。例えば、この熱処理の雰囲気はＮ２、最高温度は１３００℃、最高温度の熱処理時間は３００秒である。
【0039】
これにより、図３のステップＳＴ３に示すように、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０とＧａＮ層１２との間に、アモルファス層３１が形成される。上述したように、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスなＡｌＧａＯＮ層である。アモルファス層３１の厚さは、例えば０．２５ｎｍ以上２ｎｍ以下である。
【0040】
次に、図４のステップＳＴ４に示すように、製造装置は、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０のうち、上記の熱処理でＧａＯｘ層１６及びＧａＮ層１２と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２をアモルファス層３１上から除去する。未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２の除去は、例えば、アルカリ液を用いたウェットエッチングで行ってもよいし、ＣＭＰ等の表面ポリッシュで行ってもよい。アルカリ液として、ＫＯＨ（水酸化カリウム）を含む水溶液が例示される。未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２を除去した後は、ＧａＮ層１２上にアモルファス層３１が残される。
【0041】
次に、図４のステップＳＴ５に示すように、製造装置は、ＧａＮ層１２において、ウェル領域１３が形成される領域（以下、ウェル形成領域）１３´にＰ型不純物をイオン注入する。例えば、製造装置はアモルファス層３１上にマスクＭ１を形成する。マスクＭ１は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ１は、ウェル形成領域１３´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１が形成されたＧａＮ層１２にＭｇをイオン注入する。イオン注入により、ウェル形成領域１３´におけるＭｇ濃度は、例えば１×１０１７ｃｍ－３となる。イオン注入後、製造装置は、アモルファス層３１上からマスクＭ１を除去する。
【0042】
次に、製造装置は、例えばＮ２雰囲気中で、ＧａＮ層１２を含む基板全体に熱処理を施す。この熱処理により、ウェル形成領域１３´にイオン注入されたＰ型不純物が活性化されて、ウェル形成領域１３´はＰ型のウェル領域１３となる。また、この熱処理により、ウェル領域１３において、Ｐ型不純物のイオン注入により生じた欠陥をある程度回復することができる。
【0043】
次に、図４のステップＳＴ６に示すように、製造装置は、ＧａＮ層１２において、コンタクト領域１５が形成される領域（以下、コンタクト形成領域）１５´にＰ型不純物をイオン注入する。例えば、製造装置はアモルファス層３１上にマスクＭ２を形成する。マスクＭ２は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ２は、コンタクト形成領域１５´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２が形成されたＧａＮ層１２にＭｇをイオン注入する。イオン注入により、コンタクト形成領域１５´におけるＭｇ濃度は、例えば１×１０１９ｃｍ－３となる。イオン注入後、製造装置は、アモルファス層３１上からマスクＭ２を除去する。
【0044】
次に、図５のステップＳＴ７に示すように、製造装置は、ＧａＮ層１２において、ソースが形成される領域（以下、ソース形成領域）２３´にＮ型不純物をイオン注入する。例えば、製造装置は、ＧａＮ層１２上にマスクＭ３を形成する。マスクＭ３は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ３は、ソース形成領域２３´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ３が形成されたＧａＮ層１２にＳｉをイオン注入する。イオン注入により、ソース形成領域２３´におけるＳｉ濃度は、例えば１×１０１９ｃｍ－３となる。イオン注入後、製造装置は、ＧａＮ層１２上からマスクＭ３を除去する。
【0045】
次に、製造装置は、例えばＮ２雰囲気中で、ＧａＮ層１２を含む基板全体に熱処理（本開示の「第２熱処理」の一例）を施す。図５のステップＳＴ８に示すように、この熱処理により、コンタクト形成領域１５´にイオン注入されたＰ型不純物が活性化されて、コンタクト形成領域１５´はＰ型のコンタクト領域１５となる。また、この熱処理により、ソース形成領域２３´にイオン注入されたＮ型不純物が活性化されて、ソース形成領域２３´はＮ＋型のソース領域２３となる。さらに、この熱処理により、コンタクト領域１５及びソース領域２３において、Ｐ型不純物又はＮ型不純物のイオン注入により生じた欠陥をある程度回復することができる。
【0046】
なお、この例では、アモルファス層３１を形成するための熱処理（第１熱処理）を行った後で、コンタクト領域１５及びソース領域２３を形成するための熱処理（第２熱処理）を行っている。これにより、第１熱処理の最高温度を第２熱処理の最高温度よりも高く設定することが可能である。
【0047】
次に、製造装置は、プラズマＣＶＤ法により、アモルファス層３１上にゲート絶縁膜２１を形成する。ゲート絶縁膜２１は、例えばＳｉＯ２であり、その厚さは１００ｎｍである。次に、製造装置は、ゲート絶縁膜２１及びアモルファス層３１を部分的にエッチングする。例えば、ゲート絶縁膜２１のエッチングはレジストパターンをマスクに用いて行う。アモルファス層３１のエッチングは、パターニング後（すなわち、レジストパターンをマスクに用いてエッチングした後）のゲート絶縁膜２１をマスクに用いて行う。これにより、製造装置は、縦型ＭＯＳＦＥＴ１のゲートとなる領域とその周辺とにゲート絶縁膜２１及びアモルファス層３１を残し、それ以外の領域からゲート絶縁膜２１及びアモルファス層３１を除去する。なお、アモルファス層３１は必ずしも除去する必要はない。そのようにしてもアモルファス層３１は非常に薄いため、ソース領域２３とソース電極２５（図５のステップＳＴ９参照）とのコンタクトへの支障はなく、コンタクト領域１５とソース電極２５とのコンタクトへの支障もない。アモルファス層３１を除去しない場合は、コンタクトへの支障はなく、エッチング除去の工程が少なくなるため、工程短縮になる。
【0048】
次に、図５のステップＳＴ９に示すように、製造装置は、ＧａＮ層１２の上方に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極２２及びソース電極２５を形成する。また、ゲート電極２２及びソース電極２５の形成工程とは別工程で、ＧａＮ基板１０の裏面１０ｂ側に金属膜を形成し、形成された金属膜を必要に応じてパターニングしてドレイン電極２６を形成する。ゲート電極２２、ソース電極２５及びドレイン電極２６を構成する金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。なお、ゲート電極２２の形成工程とソース電極２５の形成工程は同時に行わず、例えば絶縁膜の形成工程等を挟んで別々に行ってもよい。以上の工程を経て、図２に示した縦型ＭＯＳＦＥＴ１が完成する。
【0049】
（実験及びその結果）
（１）組成分析の結果１
図６は、図３のステップＳＴ２、ＳＴ３で予め設定した条件で基板全体に熱処理を施してアモルファス層３１を形成したときの、アモルファス層３１及びＧａＮ層１２の深さ方向における組成分布を分析した結果を示すグラフである。図６の横軸はアモルファス層の表面からの深さ（ｎｍ）を示し、図６の縦軸は元素（原子）濃度（ａｔ％）を示す。図６において、ＡｌＧａＯＮはアモルファス層３１を示し、ＧａＮはＧａＮ層１２を示す。また、予め設定した条件とは、熱処理雰囲気はＮ２、最高温度は１３００℃、最高温度での熱処理時間は１５分である。
（１）組成分析の結果１
図６は、図３のステップＳＴ２、ＳＴ３で予め設定した条件で基板全体に熱処理を施してアモルファス層３１を形成したときの、アモルファス層３１及びＧａＮ層１２の深さ方向における組成分布を分析した結果を示すグラフである。図６の横軸はアモルファス層の表面からの深さ（ｎｍ）を示し、図６の縦軸は元素（原子）濃度（ａｔ％）を示す。図６において、ＡｌＧａＯＮはアモルファス層３１を示し、ＧａＮはＧａＮ層１２を示す。また、予め設定した条件とは、熱処理雰囲気はＮ２、最高温度は１３００℃、最高温度での熱処理時間は１５分である。
【0050】
図６に示すように、上記の熱処理条件により、アモルファス層３１は２ｎｍの厚さに形成された。図６に示すように、アモルファス層３１におけるＯ濃度は、アモルファス層３１の表面で最大となり、ＧａＮ層１２に近づくにしたがって減少し、アモルファス層３１とＧａＮ層１２との界面付近で検出限界に近い最小値となった。以下の表１は、図７に示すＯ濃度の数値データであり、詳しくは、アモルファス層３１の表面から２．０ｎｍまでの各距離（深さ）でのＯ濃度を示す。表１に示すように、アモルファス層３１の表面（０．２５ｎｍ）から２．０ｎｍまでの深さにおけるＯ濃度の平均は１６ａｔ％であった。なお、最表面（０ｎｍ）のＯ濃度は６０ａｔ％であったが、最表面のＯ濃度は付着物の影響を受けるため、平均濃度の計算から除外した。
【0051】
【表1】
【0052】
（２）組成分析の結果２
本開示者は、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にアモルファス層（ＡｌＧａＯＮ）を有するＭＯＳＦＥＴと、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にＡｌＧａＯＮではなく、ＧａＯｘを有する比較例とを作製した。そして、実施例及び比較例について、それぞれ組成分析を行った。
本開示者は、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にアモルファス層（ＡｌＧａＯＮ）を有するＭＯＳＦＥＴと、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にＡｌＧａＯＮではなく、ＧａＯｘを有する比較例とを作製した。そして、実施例及び比較例について、それぞれ組成分析を行った。
【0053】
（２．１）実施例
図７Ａ及び図７Ｂは、本開示の実施例において、ゲート絶縁膜（ＳｉＯ２）、アモルファス層（ＡｌＧａＯＮ）及びＧａＮ層（ＧａＮ）の深さ方向における組成分布を分析した結果を示すグラフである。図７ＡはＧａ、Ｎの分布を示すデータであり、図７ＢはＳｉ、Ｏ、Ａｌの分布を示すデータである。図７Ａ及び図７Ｂの各グラフにおいて、横軸は深さ方向における位置を示し、縦軸は元素（原子）濃度を示す。図７Ａ及び図７Ｂの各グラフに示すデータは、ＴＥＭ画像のＥＤＸのラインスキャンで得たものである。
図７Ａ及び図７Ｂは、本開示の実施例において、ゲート絶縁膜（ＳｉＯ２）、アモルファス層（ＡｌＧａＯＮ）及びＧａＮ層（ＧａＮ）の深さ方向における組成分布を分析した結果を示すグラフである。図７ＡはＧａ、Ｎの分布を示すデータであり、図７ＢはＳｉ、Ｏ、Ａｌの分布を示すデータである。図７Ａ及び図７Ｂの各グラフにおいて、横軸は深さ方向における位置を示し、縦軸は元素（原子）濃度を示す。図７Ａ及び図７Ｂの各グラフに示すデータは、ＴＥＭ画像のＥＤＸのラインスキャンで得たものである。
【0054】
図３から５を参照しながら説明した製造方法で製造したＭＯＳＦＥＴでは、ゲート絶縁膜２１とＧａＮ層１２との間にアモルファス層３１が形成される。このアモルファス層３１は、図７Ａ及び図７Ｂに示すように、Ａｌ、Ｇａ、Ｏ、Ｎの各元素を含むＡｌＧａＯＮであることが確認された。
【0055】
図７Ａに示すように、ＡｌＧａＯＮにおいてＧａ濃度は、ＡｌＧａＯＮの表面（すなわち、ＳｉＯ２とＡｌＧａＯＮとの界面付近）では検出限界に近い最小値であり、ＧａＮに近づくにしたがって増加し、ＡｌＧａＯＮとＧａＮとの界面付近で最大値となることが確認された。ＡｌＧａＯＮにおけるＮの分布も、Ｇａの分布と同様の傾向を有することが確認された。
【0056】
図７Ｂに示すように、ＡｌＧａＯＮにおいてＯ濃度は、ＡｌＧａＯＮの表面（すなわち、ＳｉＯ２とＡｌＧａＯＮとの界面付近）で最大となり、ＧａＮ層１２に近づくにしたがって減少し、アモルファス層３１とＧａＮ層１２との界面付近で検出限界に近い最小値となることが確認された。また、ＡｌＧａＯＮにおけるＳｉの分布も、Ｏの分布と同様の傾向を有することが確認された。なお、図７Ｂでは、ＧａＮでＯ、Ｓｉ、Ａｌが低濃度検出されているが、これはバックグラウンド及び隣接ピークの裾の影響で生じたノイズである。
【0057】
さらに、図７Ｂに示すように、ＳｉＯ２、ＡｌＧａＯＮ及びＧａＮにおいて、Ａｌ濃度が最大となるＡｌ濃度ピークは、ＡｌＧａＯＮに存在することが確認された。この実施例では、Ａｌ濃度ピークが、ＡｌＧａＯＮの厚さ方向における途中位置に存在することが確認された。
【0058】
図７Ｂに示すように、ＡｌＧａＯＮにおいてＡｌ濃度ピークは、ＳｉとＯのプロファイルがずれている領域と重なるように存在することが確認された。ＡｌＧａＯＮは、Ａｌ、Ｏ、Ｇａ、Ｎが混ざったＡｌ含有層である。このＡｌ含有層は、図２等に示したアモルファス層３１に相当する。このＡｌ含有層によって、ＳｉＯ２とＧａＮとの界面ではＧａＯｘの形成が抑制されているものと考えられる。ＳｉＯ２とＧａＮとの界面は、ＧａＯｘの形成が抑制されることによって、後述するようにＭＯＳＦＥＴの移動度が高くなる理想界面に近づくと考えられる。
【0059】
（２．２）比較例
図８Ａ及び図８Ｂは、本開示の比較例において、ゲート絶縁膜（ＳｉＯ２）、酸化ガリウム層（ＧａＯｘ）及びＧａＮ層（ＧａＮ）の深さ方向における組成分布を分析した結果を示すグラフである。図８ＡはＧａ、Ｎの分布を示すデータであり、図８ＢはＳｉ、Ｏ、Ａｌの分布を示すデータである。図８Ａ及び図８Ｂの各グラフにおいて、横軸は深さ方向における位置を示し、縦軸は元素（原子）濃度を示す。図８Ａ及び図８Ｂの各グラフに示すデータは、ＴＥＭ画像のＥＤＸのラインスキャンで得たものである。
図８Ａ及び図８Ｂは、本開示の比較例において、ゲート絶縁膜（ＳｉＯ２）、酸化ガリウム層（ＧａＯｘ）及びＧａＮ層（ＧａＮ）の深さ方向における組成分布を分析した結果を示すグラフである。図８ＡはＧａ、Ｎの分布を示すデータであり、図８ＢはＳｉ、Ｏ、Ａｌの分布を示すデータである。図８Ａ及び図８Ｂの各グラフにおいて、横軸は深さ方向における位置を示し、縦軸は元素（原子）濃度を示す。図８Ａ及び図８Ｂの各グラフに示すデータは、ＴＥＭ画像のＥＤＸのラインスキャンで得たものである。
【0060】
比較例では、図３のステップＳＴ１からＳＴ３を参照しながら説明した、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を含む基板全体に熱処理を施してアモルファス層（ＡｌＧａＯＮ）３１を形成する工程がない。比較例では、ＧａＮ上にＡｌＧａＯＮを介することなく、ＳｉＯ２を直接形成する。このような方法で製造したＭＯＳＦＥＴでは、ＳｉＯ２とＧａＮ層との間にＧａＯｘが形成される。このＧａＯｘは、図８Ａ及び図８Ｂに示すように、Ｇａ、Ｎ、Ｏの各元素を含むが、Ａｌは含まない。Ａｌを含まないＧａＯｘは、ＳｉとＯのプロファイルのずれており、ＯとＧａ、Ｎが混ざったような層となっている。なお、図７Ｂと同様に、図８Ｂにおいても、ＧａＮでＯ、Ｓｉ、Ａｌが低濃度検出されているが、これはバックグラウンド及び隣接ピークの裾の影響で生じたノイズである。
【0061】
（３）電界効果移動度について
図９は、本開示の実施例と比較例の電界効果移動度を比較したグラフである。図９の横軸はゲート電圧Ｖｇ（Ｖ）を示し、縦軸は電界効果移動度μＦＥ（ｃｍ２／Ｖｓ）を示す。また、実施例は、図７Ａ及び図７Ｂに示した組成を有するＭＯＳＦＥＴである。比較例は、図８Ａ及び図８Ｂに示した組成を有するＭＯＳＦＥＴである。上述したように、比較例は、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にアモルファス層（ＡｌＧａＯＮ）ではなく、酸化ガリウム層（ＧａＯｘ）を有する。
図９は、本開示の実施例と比較例の電界効果移動度を比較したグラフである。図９の横軸はゲート電圧Ｖｇ（Ｖ）を示し、縦軸は電界効果移動度μＦＥ（ｃｍ２／Ｖｓ）を示す。また、実施例は、図７Ａ及び図７Ｂに示した組成を有するＭＯＳＦＥＴである。比較例は、図８Ａ及び図８Ｂに示した組成を有するＭＯＳＦＥＴである。上述したように、比較例は、ゲート絶縁膜（ＳｉＯ２）とＧａＮ層との間にアモルファス層（ＡｌＧａＯＮ）ではなく、酸化ガリウム層（ＧａＯｘ）を有する。
【0062】
図９に示すように、実施例は、比較例と比べて、しきい値の低下を抑えつつ（すなわち、実施例と比較例のしきい値の差ΔＶｔｈを小さく抑えつつ）、電界効果移動度μＦＥを増加させることができることが確認された。この実験結果では、実施例の電界効果移動度μＦＥは最大で３３０ｃｍ２／Ｖｓであり、比較例の電界効果移動度μＦＥは最大で１０５ｃｍ２／Ｖｓであった。実施例のように、しきい値の低下を抑えつつ移動度を増加させることによって、デバイスのオン抵抗のうち大きな割合を占めるチャネル抵抗が減少し、低オン抵抗なＭＯＳＦＥＴが実現可能となる。
【0063】
（４）アモルファス層の表面Ａｌ濃度と、ＭＯＳＦＥＴの移動度及びしきい値の関係
図１０は、ゲート絶縁膜とＧａＮ層との間に位置するアモルファス層の表面のＡｌ濃度と、ＭＯＳＦＥＴの移動度及びしきい値との関係を示すグラフである。図１０の横軸は、アモルファス層の表面のＡｌ濃度（以下、表面Ａｌ濃度）（ａｔ％）を示す。図１０の左側の縦軸は電界効果移動度の最大値（以下、ピーク移動度）（ｃｍ２／Ｖｓ）示し、右側の縦軸はしきい値（Ｖ）を示す。
図１０は、ゲート絶縁膜とＧａＮ層との間に位置するアモルファス層の表面のＡｌ濃度と、ＭＯＳＦＥＴの移動度及びしきい値との関係を示すグラフである。図１０の横軸は、アモルファス層の表面のＡｌ濃度（以下、表面Ａｌ濃度）（ａｔ％）を示す。図１０の左側の縦軸は電界効果移動度の最大値（以下、ピーク移動度）（ｃｍ２／Ｖｓ）示し、右側の縦軸はしきい値（Ｖ）を示す。
【0064】
図１０に示すように、アモルファス層の表面Ａｌ濃度が高くなるほど、ＭＯＳＦＥＴのピーク移動度は増加し、しきい値は低下する傾向があることが確認された。この結果から、アモルファス層のＡｌ濃度によって、ＭＯＳＦＥＴの電気的特性を制御できることが確認された。
【0065】
（５）アモルファス層を形成する際の熱処理条件と表面Ａｌ濃度との関係
図１１は、アモルファス層を形成する際の熱処理の最高温度と、アモルファス層の表面Ａｌ濃度との関係を示すグラフである。図１１の横軸は熱処理の最高温度（℃）を示し、縦軸はアモルファス層の表面Ａｌ濃度（ａｔ％）を示す。なお、この実験では、最高温度での熱処理時間を５分に設定した。図１１に示すように、熱処理時間が５分に設定されている場合は、熱処理の最高温度が高いほど表面Ａｌ濃度が高くなることが確認された。
図１１は、アモルファス層を形成する際の熱処理の最高温度と、アモルファス層の表面Ａｌ濃度との関係を示すグラフである。図１１の横軸は熱処理の最高温度（℃）を示し、縦軸はアモルファス層の表面Ａｌ濃度（ａｔ％）を示す。なお、この実験では、最高温度での熱処理時間を５分に設定した。図１１に示すように、熱処理時間が５分に設定されている場合は、熱処理の最高温度が高いほど表面Ａｌ濃度が高くなることが確認された。
【0066】
図１２は、アモルファス層を形成する際の最高温度での熱処理時間と、アモルファス層の表面Ａｌ濃度との関係を示すグラフである。図１２の横軸は最高温度での熱処理時間（分）を示し、縦軸はアモルファス層の表面Ａｌ濃度（ａｔ％）を示す。なお、この実験では、熱処理の最高温度を１３００（℃）に設定した。図１２に示すように、最高温度が１３００℃に設定されている場合は、熱処理時間が高いほど表面Ａｌ濃度が高くなることが確認された。
【0067】
【0068】
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係るＧａＮ半導体装置１００は、表面１０ａと、１０ａの反対側に位置する裏面１０ｂとを有するＧａＮ基板１０と、ＧａＮ基板１０にチャネル領域を有する縦型ＭＯＳＦＥＴ１と、を備える。縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０の表面１０ａ側に設けられたゲート絶縁膜２１と、ＧａＮ基板１０とゲート絶縁膜２１との間に設けられたアモルファス層３１と、を有する。アモルファス層３１は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。例えば、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスＡｌＧａＯＮ層である。
以上説明したように、本開示の実施形態１に係るＧａＮ半導体装置１００は、表面１０ａと、１０ａの反対側に位置する裏面１０ｂとを有するＧａＮ基板１０と、ＧａＮ基板１０にチャネル領域を有する縦型ＭＯＳＦＥＴ１と、を備える。縦型ＭＯＳＦＥＴ１は、ＧａＮ基板１０の表面１０ａ側に設けられたゲート絶縁膜２１と、ＧａＮ基板１０とゲート絶縁膜２１との間に設けられたアモルファス層３１と、を有する。アモルファス層３１は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む。例えば、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスＡｌＧａＯＮ層である。
【0069】
これによれば、アモルファス層３１はＡｌを含有するため、例えば図１０に示したように、トランジスタの移動度を向上させることができる。移動度の向上により、トランジスタのオン抵抗のうち大きな割合を占めるチャネル抵抗を低減することができる。
【0070】
また、アモルファス層３１はＧａＮ基板１０と格子整合しないため、アモルファス層３１に歪みは導入されず、ピエゾ分極及び自発分極は生じない。これにより、ＧａＮ基板１０とゲート絶縁膜２１との間の分極電荷密度を小さくできるため、トランジスタのしきい値が負電圧側にシフトすることを抑制することができる。
【0071】
すなわち、ＧａＮを用いたＭＯＳＦＥＴにおいて、ＧａＮ基板の表面上に格子整合させたＡｌＧａＮを形成することで、移動度の向上が可能である。しかし、この構造をそのままパワーデバイスに適用すると、しきい値が負電圧側にシフトし、ノーマリオンに近づく。これは、格子整合したＧａＮ／ＡｌＧａＮ界面ではＡｌＧａＮの格子歪みに起因したピエゾ分極が大きく、自発分極とピエゾ分極の総和である分極も大きいからである。分極に伴い界面に誘起される分極電荷密度が大きく、結果的にトランジスタのしきい値は負電圧側へ大きくシフトする。これに対して、ＡｌＧａＮにＯが加わったＡｌＧａＯＮはアモルファスであり、ＧａＮと格子整合しない。つまりＡｌＧａＯＮに歪みは導入されず、ピエゾ分極及び自発分極はない。したがって、ＧａＮ／ＡｌＧａＯＮ界面では、分極電荷密度は小さく、しきい値の負電圧側へのシフトが抑制される。
【0072】
さらに、ＧａＮ基板１０とゲート絶縁膜２１との間にアモルファス層３１が設けられることにより、ＧａＮ基板１０の表面１０ａに形成される酸化ガリウム層を低減する効果が期待できる。これは、ＡｌＧａＯＮを形成するための熱処理中に酸化ガリウム層が分解されてＡｌＮ層と反応し、ＡｌＧａＯＮになると推測される。これにより、ＧａＮ基板１０とゲート絶縁膜２１との間をキャリアトラップの少ない理想界面に近づけることができる。
【0073】
以上から、トランジスタのしきい値の負電圧側へのシフトを抑制しつつ、トランジスタの移動度を向上させることができる。ノーマリオフであり、移動度が高く、低オン抵抗なトランジスタ（例えば、縦型ＭＯＳＦＥＴ１）が実現可能である。
【0074】
本開示の実施形態に係るＧａＮ半導体装置１００の製造方法は、ＧａＮ基板１０の表面１０ａにＧａＯｘ層１６を形成する工程と、ＧａＯｘ層１６上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０を形成する工程と、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、ＧａＯｘ層１６及びＧａＮ基板１０に最高温度が１１００℃以上１４００℃以下である熱処理を施し、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ基板１０を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層３１を形成する工程と、上記の熱処理でＧａＯｘ層１６及びＧａＮ基板１０と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２をアモルファス層３１上から除去する工程とを含む。
【0075】
これによれば、しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることが可能なトランジスタ（例えば、縦型ＭＯＳＦＥＴ１）を備えるＧａＮ半導体装置１００を製造することができる。
【0076】
なお、上記の製造方法では、アモルファス層３１を形成する工程の熱処理の処理条件（例えば、熱処理の最高温度と、最高温度での処理時間）と、アモルファス層３１のＡｌ濃度との第１の関係（例えば、図１１及び図１２参照）を予め調査しておくことが好ましい。また、アモルファス層３１のＡｌ濃度と、ＧａＮ基板１０にチャネル領域が形成されるトランジスタの電気的特性（例えば、しきい値及び移動度）との第２の関係を予め調査しておくことが好ましい。そして、アモルファス層３１を形成する工程では、第１の関係及び第２の関係に基づいて、電気的特性が所望の値となるように、熱処理の処理条件を設定することが好ましい。
【0077】
これにより、例えば、縦型ＭＯＳＦＥＴ１の電気的特性を熱処理の処理条件で制御することができる。所望のしきい値と所望の移動度とを有する縦型ＭＯＳＦＥＴ１を実現することが容易となる。
【0078】
＜実施形態２＞
上記の実施形態１では、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２に熱処理（「第１熱処理」の一例）を施して、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層３１を形成する工程と、Ｎ不純物がイオン注入されたＧａＮ層１２に熱処理（「第２熱処理」の一例）を施しＮ型不純物を活性化させて、ＧａＮ層１２にソース領域２３を形成する工程と、を別々に行うことを説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、第１熱処理と第２熱処理とを同時に行ってもよい。すなわち、第１熱処理及び第２熱処理を兼用熱処理としてもよい。
上記の実施形態１では、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２に熱処理（「第１熱処理」の一例）を施して、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層３１を形成する工程と、Ｎ不純物がイオン注入されたＧａＮ層１２に熱処理（「第２熱処理」の一例）を施しＮ型不純物を活性化させて、ＧａＮ層１２にソース領域２３を形成する工程と、を別々に行うことを説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、第１熱処理と第２熱処理とを同時に行ってもよい。すなわち、第１熱処理及び第２熱処理を兼用熱処理としてもよい。
【0079】
図１３から図１５は、実施形態２に係る縦型ＭＯＳＦＥＴ１の製造方法を工程順に示す断面図である。図１３のステップＳＴ１１において、製造装置は、ＧａＮ単結晶基板１１上に、ＳｉがドープされたＧａＮ層１２をエピタキシャル成長させる。次に、製造装置は、ＧａＮ層１２におけるウェル形成領域１３´にＰ型不純物をイオン注入する。例えば、製造装置はＧａＮ層１２上にマスクＭ１１を形成する。マスクＭ１１は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ１１は、ウェル形成領域１３´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１１が形成されたＧａＮ層１２にＭｇをイオン注入する。イオン注入により、ウェル形成領域１３´におけるＭｇ濃度は、例えば１×１０１７ｃｍ－３となる。イオン注入後、製造装置は、アモルファス層３１上からマスクＭ１１を除去する。
【0080】
次に、製造装置は、例えばＮ２雰囲気中で、ＧａＮ層１２を含む基板全体に熱処理を施す。この熱処理により、ウェル形成領域１３´にイオン注入されたＰ型不純物が活性化されて、ウェル形成領域１３´はＰ型のウェル領域１３となる。また、この熱処理により、ウェル領域１３において、Ｐ型不純物のイオン注入により生じた欠陥をある程度回復することができる。
【0081】
次に、図１３のステップＳＴ１２に示すように、製造装置は、ＧａＮ層１２のコンタクト形成領域１５´にＰ型不純物をイオン注入する。例えば、製造装置はアモルファス層３１上にマスクＭ１２を形成する。マスクＭ１２は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ１２は、コンタクト形成領域１５´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１２が形成されたＧａＮ層１２にＭｇをイオン注入する。イオン注入により、コンタクト形成領域１５´におけるＭｇ濃度は、例えば１×１０１９ｃｍ－３となる。イオン注入後、製造装置は、アモルファス層３１上からマスクＭ１２を除去する。
【0082】
次に、図１３のステップＳＴ１３に示すように、製造装置は、ＧａＮ層１２のソース形成領域２３´にＮ型不純物をイオン注入する。例えば、製造装置は、ＧａＮ層１２上にマスクＭ１３を形成する。マスクＭ１３は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ１３は、ソース形成領域２３´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１３が形成されたＧａＮ層１２にＳｉをイオン注入する。イオン注入により、ソース形成領域２３´におけるＳｉ濃度は、例えば１×１０１９ｃｍ－３となる。イオン注入後、製造装置は、ＧａＮ層１２上からマスクＭ１３を除去する。
【0083】
次に、製造装置は、Ｏ２を含む雰囲気中で、ＧａＮ基板１０に熱処理を施して、ＧａＮ基板１０の表面１０ａ（すなわち、ＧａＮ層１２の表面）にＧａＯｘ層１６を形成する。例えば、この熱処理（熱酸化）は、Ｎ２とＯ２とを含み、Ｏ２の濃度が２５％の雰囲気中で、最高温度は８００℃、最高温度での熱処理時間は３０分で行う。これにより、図１４のステップＳＴ１４に示すように、ＧａＮ基板１０の表面１０ａが熱酸化され、ＧａＯｘ層１６が形成される。
【0084】
次に、製造装置は、ＧａＯｘ層１６上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０を形成する。例えば、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の厚さは２００ｎｍである。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０は、ＡＬＤ法、スパッタ法又はＣＶＤ法で形成される。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の結晶構造は、多結晶又はアモルファスである。
【0085】
次に、製造装置は、例えばＮ２及びＯ２の少なくとも一方を含む雰囲気中でＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を含む基板全体に熱処理（本開示の「第１熱処理」の一例）を施して、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を互いに反応させる。この熱処理の最高温度は１１００℃以上１４００℃以下である。例えば、この熱処理の雰囲気はＮ２、最高温度は１３００℃、最高温度の熱処理時間は３００秒である。
【0086】
これにより、図１４のステップＳＴ１５に示すように、未反応のＡｌｘＧａ（１－ｘ）Ｎ層３２とＧａＮ層１２との間に、アモルファス層３１が形成される。上述したように、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスなＡｌＧａＯＮ層である。アモルファス層３１の厚さは、例えば０．２５ｎｍ以上２ｎｍ以下である。
【0087】
また、アモルファス層３１が形成される熱処理により、コンタクト形成領域１５´にイオン注入されたＰ型不純物が活性化されて、コンタクト形成領域１５´はＰ型のコンタクト領域１５となる。また、この熱処理により、ソース形成領域２３´にイオン注入されたＮ型不純物が活性化されて、ソース形成領域２３´はＮ＋型のソース領域２３となる。さらに、この熱処理により、コンタクト領域１５及びソース領域２３において、Ｐ型不純物又はＮ型不純物のイオン注入により生じた欠陥をある程度回復することができる。
【0088】
次に、製造装置は、未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２をアモルファス層３１上から除去する。未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２の除去は、例えば、アルカリ液を用いたウェットエッチングで行ってもよいし、ＣＭＰ等の表面ポリッシュで行ってもよい。アルカリ液として、ＫＯＨ（水酸化カリウム）を含む水溶液が例示される。未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２を除去した後は、ＧａＮ層１２上にアモルファス層３１が残される。
【0089】
次に、図１４のステップＳＴ１６に示すように、製造装置は、プラズマＣＶＤ法により、アモルファス層３１上にゲート絶縁膜２１を形成する。ゲート絶縁膜２１は、例えばＳｉＯ２であり、その厚さは１００ｎｍである。次に、製造装置は、ゲート絶縁膜２１及びアモルファス層３１を部分的にエッチングする。例えば、ゲート絶縁膜２１のエッチングはレジストパターンをマスクに用いて行う。アモルファス層３１のエッチングは、パターニング後のゲート絶縁膜２１をマスクに用いて行う。これにより、製造装置は、縦型ＭＯＳＦＥＴ１のゲートとなる領域とその周辺とにゲート絶縁膜２１及びアモルファス層３１を残し、それ以外の領域からゲート絶縁膜２１及びアモルファス層３１を除去する。なお、アモルファス層３１は必ずしも除去する必要はない。そのようにしてもアモルファス層３１は非常に薄いため、ソース領域２３とソース電極２５（図１５のステップＳＴ１７参照）とのコンタクトへの支障はなく、コンタクト領域１５とソース電極２５とのコンタクトへの支障もない。アモルファス層３１を除去しない場合は、コンタクトへの支障はなく、エッチング除去の工程が少なくなるため、工程短縮になる。
【0090】
次に、図１５のステップＳＴ１７に示すように、製造装置は、ＧａＮ層１２の上方に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極２２、ソース電極２５を形成する。また、ゲート電極２２及びソース電極２５の形成工程とは別工程で、ＧａＮ基板１０の裏面１０ｂ側に金属膜を形成し、形成された金属膜を必要に応じてパターニングしてドレイン電極２６を形成する。ゲート電極２２、ソース電極２５及びドレイン電極２６を構成する金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。なお、ゲート電極２２の形成工程とソース電極２５の形成工程は同時に行わず、例えば絶縁膜の形成工程等を挟んで別々に行ってもよい。以上の工程を経て、図２に示した縦型ＭＯＳＦＥＴ１が完成する。
【0091】
本開示の実施形態２に係る製造方法によれば、実施形態１に係る製造方法と同様に、図２に示した縦型ＭＯＳＦＥＴを製造することができる。また、実施形態１に係る製造方法と比べて、アモルファス層３１を形成するための熱処理を、コンタクト領域１５及びソース領域２３を形成するための熱処理と兼用で行う。これにより、縦型ＭＯＳＦＥＴ１の製造工程の短縮が可能であり、製造コストの低減が可能である。
【0092】
＜実施形態３＞
上記の実施形態では、Ｎ型のＧａＮ層１２にＰ型不純物をイオン注入し、熱処理を行うことによって、Ｎ－型のＧａＮ層１２にＰ型のウェル領域１３を形成することを説明した。しかしながら、本開示の実施形態において、Ｐ型のウェル領域の形成方法はこれに限定されない。Ｐ型のウェル領域は、イオン注入ではなく、エピタキシャル成長法で形成してもよい。また、上記の実施形態では、ＧａＮ半導体装置１００が縦型ＭＯＳＦＥＴ１を備えることを説明した。しかしながら、本開示の実施形態において、ＧａＮ半導体装置１００が備えるＭＯＳＦＥＴは縦型ＭＯＳＦＥＴに限定されず、横型ＭＯＳＦＥＴであってもよい。
上記の実施形態では、Ｎ型のＧａＮ層１２にＰ型不純物をイオン注入し、熱処理を行うことによって、Ｎ－型のＧａＮ層１２にＰ型のウェル領域１３を形成することを説明した。しかしながら、本開示の実施形態において、Ｐ型のウェル領域の形成方法はこれに限定されない。Ｐ型のウェル領域は、イオン注入ではなく、エピタキシャル成長法で形成してもよい。また、上記の実施形態では、ＧａＮ半導体装置１００が縦型ＭＯＳＦＥＴ１を備えることを説明した。しかしながら、本開示の実施形態において、ＧａＮ半導体装置１００が備えるＭＯＳＦＥＴは縦型ＭＯＳＦＥＴに限定されず、横型ＭＯＳＦＥＴであってもよい。
【0093】
図１６及び図１７は、実施形態３に係る横型ＭＯＳＦＥＴ１Ａの製造方法を工程順に示す断面図である。図１６のステップＳＴ２１において、製造装置は、ＧａＮ単結晶基板１１上に、ＳｉがドープされたＮ－型のＧａＮ層１２（本開示の「第１ＧａＮ層」の一例）をエピタキシャル成長させる。続いて、製造装置は、Ｎ－型のＧａＮ層１２上にＭｇがドープされたＰ型のＧａＮ層１３Ａ（本開示の「第１ＧａＮ層」の一例）をエピタキシャル成長させる。Ｎ－型のＧａＮ層１２とＰ型のＧａＮ層１３Ａは、途中で大気開放することなく、同一チャンバ内で連続してエピタキシャル成長させる。実施形態３では、Ｐ型のＧａＮ層１３Ａが、Ｐ型のウェル領域となる。Ｐ型のＧａＮ層１３Ａ（すなわち、Ｐ型のウェル領域）におけるＭｇ濃度は、例えば１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0094】
次に、製造装置は、ＧａＮ層１２のコンタクト形成領域１５´にＰ型不純物をイオン注入する。例えば、製造装置はアモルファス層３１上にマスクＭ２１を形成する。マスクＭ２１は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ２１は、コンタクト形成領域１５´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２１が形成されたＧａＮ層１２にＭｇをイオン注入する。イオン注入後、製造装置は、アモルファス層３１上からマスクＭ１２を除去する。
【0095】
次に、図１６のステップＳＴ２２に示すように、製造装置は、ＧａＮ層１２のソース形成領域２３´及びドレインが形成される領域（以下、ドレイン形成領域）２４´にＮ型不純物をイオン注入する。例えば、製造装置は、ＧａＮ層１２上にマスクＭ２２を形成する。マスクＭ２２は、フォトレジスト、ＳｉＯ２膜又はＡｌ２Ｏ３膜で構成されている。マスクＭ２２は、ソース形成領域２３´及びドレイン形成領域２４´の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２２が形成されたＧａＮ層１２にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１２上からマスクＭ２２を除去する。
【0096】
次に、製造装置は、Ｏ２を含む雰囲気中で、ＧａＮ基板１０に熱処理を施して、ＧａＮ基板１０の表面１０ａ（すなわち、ＧａＮ層１２の表面）にＧａＯｘ層１６を形成する。一例を挙げると、この熱処理（熱酸化）は、Ｎ２とＯ２とを含み、Ｏ２の濃度が２５％の雰囲気中で、最高温度は８００℃、最高温度での熱処理時間は３０分で行う。これにより、図１６のステップＳＴ２３に示すように、ＧａＮ基板１０の表面１０ａが熱酸化され、ＧａＯｘ層１６が形成される。
【0097】
次に、製造装置は、ＧａＯｘ層１６上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０を形成する。例えば、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の厚さは２００ｎｍである。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０は、ＡＬＤ法、スパッタ法又はＣＶＤ法で形成される。ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０の結晶構造は、多結晶又はアモルファスである。
【0098】
次に、製造装置は、例えばＮ２及びＯ２の少なくとも一方を含む雰囲気中でＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を含む基板全体に熱処理（本開示の「第１熱処理」の一例）を施して、ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３０、ＧａＯｘ層１６及びＧａＮ層１２を互いに反応させる。この熱処理の最高温度は１１００℃以上１４００℃以下である。例えば、この熱処理の雰囲気はＮ２、最高温度は１３００℃、最高温度の熱処理時間は３００秒である。
【0099】
これにより、図１７のステップＳＴ２４に示すように、未反応のＡｌｘＧａ（１－ｘ）Ｎ層３２とＧａＮ層１２との間に、アモルファス層３１が形成される。上述したように、アモルファス層３１は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスなＡｌＧａＯＮ層である。アモルファス層３１の厚さは、例えば０．２５ｎｍ以上２ｎｍ以下である。
【0100】
また、上記の熱処理により、ＧａＮ層１２にイオン注入されたＰ型不純物及びＮ型不純物がそれぞれ活性化されて、Ｐ型のコンタクト領域１５、Ｎ＋型のソース領域２３及びＮ＋型のドレイン領域２４がそれぞれ形成される。
【0101】
次に、製造装置は、未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２をアモルファス層３１上から除去する。未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）３２を除去した後は、ＧａＮ層１２上にアモルファス層３１が残される。
【0102】
次に、図１７のステップＳＴ２５に示すように、製造装置は、プラズマＣＶＤ法により、アモルファス層３１上にゲート絶縁膜２１を形成する。次に、製造装置は、ゲート絶縁膜２１及びアモルファス層３１を部分的にエッチングする。これにより、製造装置は、横型ＭＯＳＦＥＴ１Ａのゲートとなる領域とその周辺とにゲート絶縁膜２１及びアモルファス層３１を残し、それ以外の領域からゲート絶縁膜２１及びアモルファス層３１を除去する。なお、アモルファス層３１は必ずしも除去する必要はない。そのようにしてもアモルファス層３１は非常に薄いため、ソース領域２３とソース電極２５（図１７のステップＳＴ２６参照）とのコンタクトへの支障はなく、コンタクト領域１５とソース電極２５とのコンタクトへの支障もない。アモルファス層３１を除去しない場合は、コンタクトへの支障はなく、エッチング除去の工程が少なくなるため、工程短縮になる。
【0103】
次に、図１７のステップＳＴ２６に示すように、製造装置は、ＧａＮ層１２の上方に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極２２、ソース電極２５及びドレイン電極２６を形成する。以上の工程を経て、エピタキシャル成長法で形成されたＰ型のＧａＮ層１３Ａをウェル領域とする横型ＭＯＳＦＥＴ１Ａが完成する。
【0104】
本開示の実施形態３に係る横型ＭＯＳＦＥＴ１Ａは、ＧａＮ層１２に設けられたＰ型のウェル領域１３とゲート絶縁膜２１との間に、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層３１を有する。これにより、縦型ＭＯＳＦＥＴ１の場合と同様に、横型ＭＯＳＦＥＴ１Ａは、しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることができる。
【0105】
実施形態３に係る製造方法によれば、しきい値の負電圧側へのシフトを抑制しつつ、移動度を向上させることが可能な横型ＭＯＳＦＥＴ１Ａを備えるＧａＮ半導体装置１００を製造することができる。また、横型ＭＯＳＦＥＴ１Ａのチャネル領域（Ｐ型のＧａＮ層１３Ａのうち、アモルファス層３１を介してゲート絶縁膜２１と向かい合う領域）にイオン注入領域が含まれないため、結晶欠陥が少なく、移動度のさらなる向上を見込むことができる。
【0106】
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0107】
なお、本開示は以下のような構成も取ることができる。
（１）
第１主面と、前記第１主面の反対側に位置する第２主面とを有するＧａＮ層と、
前記ＧａＮ層にチャネル領域を有するトランジスタと、を備え、
前記トランジスタは、
前記ＧａＮ層の前記第１主面側に設けられたゲート絶縁膜と、
前記ＧａＮ層と前記ゲート絶縁膜との間に設けられたアモルファス層と、を有し、
前記アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む、窒化物半導体装置。
（２）
前記アモルファス層は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスＡｌＧａＯＮ層である、前記（１）に記載の窒化物半導体装置。
（３）
前記ゲート絶縁膜は、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つ以上を含む、前記（１）又は（２）に記載の窒化物半導体装置。
（４）
前記トランジスタは、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ＧａＮ層に設けられた第１導電型のソース領域と、
前記ＧａＮ層上に設けられ、前記ソース領域と接するソース電極と、
前記ＧａＮ層に設けられ、前記ゲート絶縁膜と向かい合い、かつ前記ソース領域に隣接する第２導電型のウェル領域とを有し、
前記アモルファス層は、前記ウェル領域と前記ゲート絶縁膜との間に配置される、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）
前記ＧａＮ層は、
第１導電型の第１ＧａＮ層と、
前記第１ＧａＮ層上に設けられた第２導電型の第２ＧａＮ層とを有し、
前記ソース領域は前記第２ＧａＮ層に設けられている、前記（４）に記載の窒化物半導体装置。
（６）
前記トランジスタは、
前記ＧａＮ層の前記第２主面側に設けられたドレイン電極を有する、前記（４）に記載の窒化物半導体装置。
（７）
前記アモルファス層の深さ方向におけるＯ元素の平均濃度は、１０原子％以上３０原子％以下である、前記（１）から（６）のいずれか１項に記載の窒化物半導体装置。
（８）
前記アモルファス層の厚さは、０．２５ｎｍ以上２ｎｍ以下である前記（１）から（７）のいずれか１項に記載の窒化物半導体装置。
（９）
ＧａＮ層の第１主面にＧａＯｘ層を形成する工程と、
前記ＧａＯｘ層上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程と、
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層に最高温度が１１００℃以上１４００℃以下である第１熱処理を施し、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層を形成する工程と、
前記第１熱処理で前記ＧａＯｘ層及び前記ＧａＮ層と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を前記アモルファス層上から除去する工程とを含む、窒化物半導体装置の製造方法。
（１０）
前記ＧａＯｘ層を形成する工程では、酸素を含む雰囲気中で前記ＧａＮ層に最高温度が６００℃以上１０００℃以下の熱処理を施すことによって前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１１）
前記ＧａＯｘ層を形成する工程では、ＣＶＤ法又はスパッタ法で前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１２）
前記ＧａＯｘ層を形成する工程では、酸素プラズマの照射によって前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１３）
前記ＧａＯｘ層を形成する工程では、前記ＧａＯｘ層を０．２ｎｍ以上１ｎｍ以下の厚さに形成する、前記（９）から（１２）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１４）
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程では、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）をＡＬＤ法、スパッタ法又はＣＶＤ法で形成する、前記（９）から（１３）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１５）
前記第１熱処理は、酸素及び窒素の少なくとも一方を含む雰囲気中で行う、前記（９）から（１４）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１６）
前記アモルファス層を形成する前に、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程をさらに含み、
前記アモルファス層を形成する工程では、前記第１熱処理により前記不純物が活性化されて前記ＧａＮ層にトランジスタのソース領域が形成される、前記（９）から（１５）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１７）
前記アモルファス層を形成した後で、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程と、
前記不純物がイオン注入された前記ＧａＮ層に第２熱処理を施し前記不純物を活性化させて、前記ＧａＮ層にトランジスタのソース領域を形成する工程と、をさらに含み、
前記第１熱処理の最高温度は、前記第２熱処理の最高温度よりも高い、前記（９）から（１５）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１８）
前記第１熱処理の処理条件と、前記アモルファス層のＡｌ濃度との第１の関係を予め調査するとともに、
前記アモルファス層の前記Ａｌ濃度と、前記ＧａＮ層にチャネル領域が形成されるトランジスタの電気的特性との第２の関係を予め調査しておき、
前記アモルファス層を形成する工程では、
前記第１の関係及び前記第２の関係に基づいて、前記電気的特性が所望の値となるように、前記処理条件を設定する、前記（９）から（１７）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１９）
前記電気的特性は、前記トランジスタのしきい値及び移動度であり、
前記処理条件は、前記第１熱処理の最高温度及び前記最高温度での処理時間である、前記（１８）に記載の窒化物半導体装置の製造方法。
（１）
第１主面と、前記第１主面の反対側に位置する第２主面とを有するＧａＮ層と、
前記ＧａＮ層にチャネル領域を有するトランジスタと、を備え、
前記トランジスタは、
前記ＧａＮ層の前記第１主面側に設けられたゲート絶縁膜と、
前記ＧａＮ層と前記ゲート絶縁膜との間に設けられたアモルファス層と、を有し、
前記アモルファス層は、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含む、窒化物半導体装置。
（２）
前記アモルファス層は、Ａｌ及びＯを主に含む化合物で、かつＧａとＮが混合したアモルファスＡｌＧａＯＮ層である、前記（１）に記載の窒化物半導体装置。
（３）
前記ゲート絶縁膜は、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＡｌＳｉＯ膜、ＡｌＯＮ膜のいずれか１つ以上を含む、前記（１）又は（２）に記載の窒化物半導体装置。
（４）
前記トランジスタは、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ＧａＮ層に設けられた第１導電型のソース領域と、
前記ＧａＮ層上に設けられ、前記ソース領域と接するソース電極と、
前記ＧａＮ層に設けられ、前記ゲート絶縁膜と向かい合い、かつ前記ソース領域に隣接する第２導電型のウェル領域とを有し、
前記アモルファス層は、前記ウェル領域と前記ゲート絶縁膜との間に配置される、前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）
前記ＧａＮ層は、
第１導電型の第１ＧａＮ層と、
前記第１ＧａＮ層上に設けられた第２導電型の第２ＧａＮ層とを有し、
前記ソース領域は前記第２ＧａＮ層に設けられている、前記（４）に記載の窒化物半導体装置。
（６）
前記トランジスタは、
前記ＧａＮ層の前記第２主面側に設けられたドレイン電極を有する、前記（４）に記載の窒化物半導体装置。
（７）
前記アモルファス層の深さ方向におけるＯ元素の平均濃度は、１０原子％以上３０原子％以下である、前記（１）から（６）のいずれか１項に記載の窒化物半導体装置。
（８）
前記アモルファス層の厚さは、０．２５ｎｍ以上２ｎｍ以下である前記（１）から（７）のいずれか１項に記載の窒化物半導体装置。
（９）
ＧａＮ層の第１主面にＧａＯｘ層を形成する工程と、
前記ＧａＯｘ層上にＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程と、
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層に最高温度が１１００℃以上１４００℃以下である第１熱処理を施し、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）、前記ＧａＯｘ層及び前記ＧａＮ層を互いに反応させて、Ａｌ、Ｇａ、Ｏ及びＮの各元素を含むアモルファス層を形成する工程と、
前記第１熱処理で前記ＧａＯｘ層及び前記ＧａＮ層と反応しなかった未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を前記アモルファス層上から除去する工程とを含む、窒化物半導体装置の製造方法。
（１０）
前記ＧａＯｘ層を形成する工程では、酸素を含む雰囲気中で前記ＧａＮ層に最高温度が６００℃以上１０００℃以下の熱処理を施すことによって前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１１）
前記ＧａＯｘ層を形成する工程では、ＣＶＤ法又はスパッタ法で前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１２）
前記ＧａＯｘ層を形成する工程では、酸素プラズマの照射によって前記ＧａＯｘ層を形成する、前記（９）に記載の窒化物半導体装置の製造方法。
（１３）
前記ＧａＯｘ層を形成する工程では、前記ＧａＯｘ層を０．２ｎｍ以上１ｎｍ以下の厚さに形成する、前記（９）から（１２）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１４）
前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）を形成する工程では、前記ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）をＡＬＤ法、スパッタ法又はＣＶＤ法で形成する、前記（９）から（１３）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１５）
前記第１熱処理は、酸素及び窒素の少なくとも一方を含む雰囲気中で行う、前記（９）から（１４）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１６）
前記アモルファス層を形成する前に、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程をさらに含み、
前記アモルファス層を形成する工程では、前記第１熱処理により前記不純物が活性化されて前記ＧａＮ層にトランジスタのソース領域が形成される、前記（９）から（１５）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１７）
前記アモルファス層を形成した後で、前記ＧａＮ層に第１導電型の不純物をイオン注入する工程と、
前記不純物がイオン注入された前記ＧａＮ層に第２熱処理を施し前記不純物を活性化させて、前記ＧａＮ層にトランジスタのソース領域を形成する工程と、をさらに含み、
前記第１熱処理の最高温度は、前記第２熱処理の最高温度よりも高い、前記（９）から（１５）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１８）
前記第１熱処理の処理条件と、前記アモルファス層のＡｌ濃度との第１の関係を予め調査するとともに、
前記アモルファス層の前記Ａｌ濃度と、前記ＧａＮ層にチャネル領域が形成されるトランジスタの電気的特性との第２の関係を予め調査しておき、
前記アモルファス層を形成する工程では、
前記第１の関係及び前記第２の関係に基づいて、前記電気的特性が所望の値となるように、前記処理条件を設定する、前記（９）から（１７）のいずれか１項に記載の窒化物半導体装置の製造方法。
（１９）
前記電気的特性は、前記トランジスタのしきい値及び移動度であり、
前記処理条件は、前記第１熱処理の最高温度及び前記最高温度での処理時間である、前記（１８）に記載の窒化物半導体装置の製造方法。
【符号の説明】
【0108】
１ 縦型ＭＯＳＦＥＴ
１Ａ 横型ＭＯＳＦＥＴ
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１１ ＧａＮ単結晶基板
１２、１３Ａ ＧａＮ層
１３ ウェル領域
１３´ ウェル形成領域
１５ コンタクト領域
１５´ コンタクト形成領域
１６ ＧａＯｘ層
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２３´ ソース形成領域
２４ ドレイン領域
２４´ ドレイン形成領域
２５ ソース電極
２６ ドレイン電極
３０ ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）
３１ アモルファス層（ＡｌＧａＯＮ）
３２ 未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）
１００ ＧａＮ半導体装置
Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２ マスク
１Ａ 横型ＭＯＳＦＥＴ
１０ ＧａＮ基板
１０ａ 表面
１０ｂ 裏面
１１ ＧａＮ単結晶基板
１２、１３Ａ ＧａＮ層
１３ ウェル領域
１３´ ウェル形成領域
１５ コンタクト領域
１５´ コンタクト形成領域
１６ ＧａＯｘ層
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２３´ ソース形成領域
２４ ドレイン領域
２４´ ドレイン形成領域
２５ ソース電極
２６ ドレイン電極
３０ ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）
３１ アモルファス層（ＡｌＧａＯＮ）
３２ 未反応ＡｌｘＧａ（１－ｘ）Ｎ層（０＜ｘ≦１）
１００ ＧａＮ半導体装置
Ｍ１、Ｍ２、Ｍ３、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２ マスク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】