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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024104775
(43)【公開日】2024-08-06
(54)【発明の名称】電気光学装置の駆動回路、電気光学装置および電子機器
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240730BHJP
G09G 3/20 20060101ALI20240730BHJP
【ＦＩ】
G09G3/3233
G09G3/20 611H
G09G3/20 642A
G09G3/20 680A
G09G3/20 623R
G09G3/20 622A
G09G3/20 624B
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023009119
(22)【出願日】2023-01-25
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】110003177
【氏名又は名称】弁理士法人旺知国際特許事務所
(72)【発明者】
【氏名】田村 剛
【テーマコード（参考）】
5C080
5C380
【Ｆターム（参考）】
5C080AA06
5C080AA10
5C080BB05
5C080CC03
5C080DD05
5C080FF11
5C080FF12
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK07
5C080KK49
5C380AA01
5C380AB06
5C380AB18
5C380AB21
5C380AB31
5C380AB34
5C380AC02
5C380AC10
5C380AC12
5C380BA19
5C380BA39
5C380BA40
5C380BB02
5C380CA04
5C380CA12
5C380CA27
5C380CA32
5C380CA33
5C380CB01
5C380CC04
5C380CC07
5C380CC26
5C380CC33
5C380CC39
5C380CC63
5C380CC72
5C380CD014
5C380CE05
5C380CF13
5C380CF21
5C380CF31
5C380CF43
5C380CF48
5C380CF51
5C380CF52
5C380DA02
5C380DA05
5C380DA32
5C380EA11
5C380FA02
5C380FA22
5C380GA09
(57)【要約】
【課題】データ線に寄生する容量に起因する表示ムラを抑える。
【解決手段】第１動作において、トーナメント回路８２では、選択信号Ｓel_1a、Ｓel_1b、Ｓel2～Ｓel7に応じていずれか１列のデータ線１４が選択されて、選択したデータ線１４の電圧がアンプを介してテスト出力端子に出力される。第２動作において、トーナメント回路８２の１階層目の選択回路８２１が、すべてのデータ線１４と２階層目の選択回路８２２の入力端との間でオフ状態になる。
【選択図】図８
【解決手段】第１動作において、トーナメント回路８２では、選択信号Ｓel_1a、Ｓel_1b、Ｓel2～Ｓel7に応じていずれか１列のデータ線１４が選択されて、選択したデータ線１４の電圧がアンプを介してテスト出力端子に出力される。第２動作において、トーナメント回路８２の１階層目の選択回路８２１が、すべてのデータ線１４と２階層目の選択回路８２２の入力端との間でオフ状態になる。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１階調データをアナログの信号に変換して第１データ線に供給する第１変換回路と、
第２階調データをアナログの信号に変換して第２データ線に供給する第２変換回路と、
第３階調データをアナログの信号に変換して第３データ線に供給する第３変換回路と、
第４階調データをアナログの信号に変換して第４データ線に供給する第４変換回路と、
第１選択回路、第２選択回路および第３選択回路を含むトーナメント回路と、
テスト出力端子と、
を含み、
第１動作において、
前記第１選択回路は、
前記第１データ線または前記第２データ線を選択して、前記第３選択回路における一方の入力端に電気的に接続し、
前記第２選択回路は、
前記第３データ線または前記第４データ線を選択して、前記第３選択回路における他方の入力端に電気的に接続し、
前記第３選択回路は、
前記一方の入力端または前記他方の入力端を選択し、所定条件を満たす場合に、前記トーナメント回路の出力とし、
前記テスト出力端子には、前記トーナメント回路の選択に基づく電圧が表れ、
第２動作において、
前記第１選択回路は、
前記第１データ線および前記第２データ線の双方を、前記第３選択回路における一方の入力端と電気的に非接続とし、
前記第２選択回路は、
前記第３データ線および前記第４データ線の双方を、前記第３選択回路における他方の入力端と電気的に非接続とする
電気光学装置の駆動回路。
第２階調データをアナログの信号に変換して第２データ線に供給する第２変換回路と、
第３階調データをアナログの信号に変換して第３データ線に供給する第３変換回路と、
第４階調データをアナログの信号に変換して第４データ線に供給する第４変換回路と、
第１選択回路、第２選択回路および第３選択回路を含むトーナメント回路と、
テスト出力端子と、
を含み、
第１動作において、
前記第１選択回路は、
前記第１データ線または前記第２データ線を選択して、前記第３選択回路における一方の入力端に電気的に接続し、
前記第２選択回路は、
前記第３データ線または前記第４データ線を選択して、前記第３選択回路における他方の入力端に電気的に接続し、
前記第３選択回路は、
前記一方の入力端または前記他方の入力端を選択し、所定条件を満たす場合に、前記トーナメント回路の出力とし、
前記テスト出力端子には、前記トーナメント回路の選択に基づく電圧が表れ、
第２動作において、
前記第１選択回路は、
前記第１データ線および前記第２データ線の双方を、前記第３選択回路における一方の入力端と電気的に非接続とし、
前記第２選択回路は、
前記第３データ線および前記第４データ線の双方を、前記第３選択回路における他方の入力端と電気的に非接続とする
電気光学装置の駆動回路。
【請求項2】
前記第１選択回路は、
前記第１データ線と前記第３選択回路における一方の入力端との間で、第１選択信号に基づいてオン状態またはオフ状態になる第１スイッチング素子と、
前記第２データ線と前記第３選択回路における一方の入力端との間で、第２選択信号に基づいてオン状態またはオフ状態になる第２スイッチング素子と、
を含み、
前記第２選択回路は、
前記第３データ線と前記第３選択回路における他方の入力端との間で、前記第１選択信号に基づいてオン状態またはオフ状態になる第３スイッチング素子と、
前記第４データ線と前記第３選択回路における他方の入力端との間で、前記第２選択信号に基づいてオン状態またはオフ状態になる第４スイッチング素子と、
を含む
請求項１に記載の電気光学装置の駆動回路。
前記第１データ線と前記第３選択回路における一方の入力端との間で、第１選択信号に基づいてオン状態またはオフ状態になる第１スイッチング素子と、
前記第２データ線と前記第３選択回路における一方の入力端との間で、第２選択信号に基づいてオン状態またはオフ状態になる第２スイッチング素子と、
を含み、
前記第２選択回路は、
前記第３データ線と前記第３選択回路における他方の入力端との間で、前記第１選択信号に基づいてオン状態またはオフ状態になる第３スイッチング素子と、
前記第４データ線と前記第３選択回路における他方の入力端との間で、前記第２選択信号に基づいてオン状態またはオフ状態になる第４スイッチング素子と、
を含む
請求項１に記載の電気光学装置の駆動回路。
【請求項3】
前記トーナメント回路で選択された信号を増幅して、前記テスト出力端子に供給するアンプを含む、
請求項２に記載の電気光学装置の駆動回路。
請求項２に記載の電気光学装置の駆動回路。
【請求項4】
前記トーナメント回路は、ｐ（ｐは２以上の整数）個であり、
前記テスト出力端子は、ｑ（ｑはｑ＜ｐを満たす整数）個であり、
前記ｐ個のトーナメント回路に基づく信号のうち、ｑ個を選択して、
前記ｑ個のテスト出力端子に一対一に電気的に接続するスイッチ回路を含む
請求項１に記載の電気光学装置の駆動回路。
前記テスト出力端子は、ｑ（ｑはｑ＜ｐを満たす整数）個であり、
前記ｐ個のトーナメント回路に基づく信号のうち、ｑ個を選択して、
前記ｑ個のテスト出力端子に一対一に電気的に接続するスイッチ回路を含む
請求項１に記載の電気光学装置の駆動回路。
【請求項5】
前記ｐ個のトーナメント回路で選択された信号を増幅して、前記ｐ個のトーナメント回路に基づく信号として出力するｑ個のアンプを含む
請求項４に記載の電気光学装置の駆動回路。
請求項４に記載の電気光学装置の駆動回路。
【請求項6】
請求項１に記載の電気光学装置の駆動回路は、
走査線を選択する走査線駆動回路を含み、
前記走査線および前記第１データ線の交差に対応して設けられ、前記走査線が選択されたときの第１データ線の電圧に応じて発光する発光素子を含む第１画素回路と、
前記走査線および前記第２データ線の交差に対応して設けられ、前記走査線が選択されたときの第２データ線の電圧に応じて発光する発光素子を含む第２画素回路と、
前記走査線および前記第３データ線の交差に対応して設けられ、前記走査線が選択されたときの第３データ線の電圧に応じて発光する発光素子を含む第３画素回路と、
前記走査線および前記第４データ線の交差に対応して設けられ、前記走査線が選択されたときの第４データ線の電圧に応じて発光する発光素子を含む第４画素回路と、
を有する電気光学装置。
走査線を選択する走査線駆動回路を含み、
前記走査線および前記第１データ線の交差に対応して設けられ、前記走査線が選択されたときの第１データ線の電圧に応じて発光する発光素子を含む第１画素回路と、
前記走査線および前記第２データ線の交差に対応して設けられ、前記走査線が選択されたときの第２データ線の電圧に応じて発光する発光素子を含む第２画素回路と、
前記走査線および前記第３データ線の交差に対応して設けられ、前記走査線が選択されたときの第３データ線の電圧に応じて発光する発光素子を含む第３画素回路と、
前記走査線および前記第４データ線の交差に対応して設けられ、前記走査線が選択されたときの第４データ線の電圧に応じて発光する発光素子を含む第４画素回路と、
を有する電気光学装置。
【請求項7】
請求項６に記載の電気光学装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気光学装置の駆動回路、電気光学装置および電子機器に関する。
【背景技術】
【0002】
例えばＯＬＥＤのような発光素子を用いて各種の表示をする電気光学装置が知られている。ＯＬＥＤは、Organic Light Emitting Diodeの略である。電気光学装置では、発光素子に電流を流すためのトランジスターなどを含む画素回路が表示画像の各画素に対応して設けられる。当該トランジスターは、輝度レベルに応じた電流を発光素子に供給する。これにより、発光素子、当該電流に応じた輝度で発光する。
【0003】
上記電気光学装置においてトランジスターのゲートノードには、輝度に応じた電圧がデータ線を介して印加される。より具体的には、輝度を指定するデータがＤＡ変換回路によってアナログの電圧に変換され、当該変換された電圧がデータ線を介して、トランジスターのゲートノードに印加される。
このようなＤＡ変換回路としては、例えば各ビットに対応してスイッチおよび容量素子の組を設けて、各ビットに応じて容量素子に蓄積された電荷の充放電をスイッチにより制御して、データ線に出力する技術が提案されている（例えば特許文献１参照）。
また、データ線に出力されたデータ線の電圧を検査するための検査回路等が、走査線駆動回路やＤＡ変換回路とともに設けられる点も一般的である（例えば特許文献２参照）。
このようなＤＡ変換回路としては、例えば各ビットに対応してスイッチおよび容量素子の組を設けて、各ビットに応じて容量素子に蓄積された電荷の充放電をスイッチにより制御して、データ線に出力する技術が提案されている（例えば特許文献１参照）。
また、データ線に出力されたデータ線の電圧を検査するための検査回路等が、走査線駆動回路やＤＡ変換回路とともに設けられる点も一般的である（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０００－３４１１２５号公報
【特許文献2】特開２００５－２２７５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１に記載された技術では、データ線に寄生する容量がデータ線毎に異なっていると、データ線に出力される電圧も異なってしまい、表示ムラの原因になる、という課題がある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本開示の一態様に係る電気光学装置は、第１階調データをアナログの信号に変換して第１データ線に供給する第１変換回路と、第２階調データをアナログの信号に変換して第２データ線に供給する第２変換回路と、第３階調データをアナログの信号に変換して第３データ線に供給する第３変換回路と、第４階調データをアナログの信号に変換して第４データ線に供給する第４変換回路と、第１選択回路、第２選択回路および第３選択回路を含むトーナメント回路と、テスト出力端子と、を含み、第１動作において、前記第１選択回路は、前記第１データ線または前記第２データ線を選択して、前記第３選択回路における一方の入力端に電気的に接続し、前記第２選択回路は、前記第３データ線または前記第４データ線を選択して、前記第３選択回路における他方の入力端に電気的に接続し、前記第３選択回路は、前記一方の入力端または前記他方の入力端を選択し、所定条件を満たす場合に、前記トーナメント回路の出力とし、前記テスト出力端子には、前記トーナメント回路の選択に基づく電圧が表れ、第２動作において、前記第１選択回路は、前記第１データ線および前記第２データ線の双方を、前記第３選択回路における一方の入力端と電気的に非接続とし、前記第２選択回路は、前記第３データ線および前記第４データ線の双方を、前記第３選択回路における他方の入力端と電気的に非接続とする。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る電気光学装置の斜視図である。
【図2】電気光学装置の電気的な構成を示すブロック図である。
【図3】電気光学装置における表示領域の等価回路を示す図である。
【図4】電気光学装置の画素回路を示す図である。
【図5】電気光学装置におけるＤＡ変換回路の等価回路を示す図である。
【図6】電気光学装置の初期化回路を示す図である。
【図7】電気光学装置の検査回路を示す図である。
【図8】検査回路におけるトーナメント回路を示す図である。
【図9】トーナメント回路における初段選択回路を示す図である。
【図10】トーナメント回路における非初段選択回路を示す図である。
【図11】電気光学装置における表示動作を示すタイミングチャートである。
【図12】比較例に係る電気光学装置の表示画面の一例を示す図である。
【図13】第２実施形態に係る電気光学装置の検査回路を示す図である。
【図14】電気光学装置を用いたヘッドマウントディスプレイを示す斜視図である。
【図15】ヘッドマウントディスプレイの光学構成を示す図である。
【発明を実施するための形態】
【0008】
以下、実施形態に係る電気光学装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。
【0009】
図１は、実施形態に係る電気光学装置１０を示す斜視図である。電気光学装置１０は、例えばヘッドマウントディスプレイなどにおいて画像を表示するマイクロ・ディスプレイ・パネルである。電気光学装置１０は、発光素子を含む画素回路や、当該画素回路を駆動する駆動回路、検査回路などを含む。画素回路、駆動回路および検査回路は半導体基板に集積化される。半導体基板は、典型的にはシリコン基板であるが、他の半導体基板であってもよい。
【0010】
電気光学装置１０は、表示領域１００で開口する枠状のケース１９２に収納される。電気光学装置１０は、ＦＰＣ基板１９４の一端に接続される。なお、ＦＰＣとは、Flexible Printed Circuitsの略称である。ＦＰＣ基板１９４の他端には、図示省略されたホスト装置に接続される複数の端子１９６が設けられる。複数の端子１９６がホスト装置に接続されると、電気光学装置１０には、当該ホスト装置からＦＰＣ基板１９４を介して映像データや同期信号などが供給される。
なお、図において、Ｘ方向は、電気光学装置１０における走査線の延在方向を示し、Ｙ方向は、データ線の延在方向を示す。Ｘ方向およびＹ方向で定まる二次元平面が半導体基板の基板面である。Ｚ方向は、Ｘ方向およびＹ方向に垂直であって、発光素子から発せられる光の出射方向である。
なお、図において、Ｘ方向は、電気光学装置１０における走査線の延在方向を示し、Ｙ方向は、データ線の延在方向を示す。Ｘ方向およびＹ方向で定まる二次元平面が半導体基板の基板面である。Ｚ方向は、Ｘ方向およびＹ方向に垂直であって、発光素子から発せられる光の出射方向である。
【0011】
図２は、電気光学装置１０の電気的な構成を示すブロック図であり、図３は、電気光学装置１０の表示領域における画素回路の配列を示す図である。
図２に示されるように、電気光学装置１０は、制御回路２０、データ信号出力回路４０、初期化回路６０、検査回路８０、表示領域１００および走査線駆動回路１２０に大別される。
表示領域１００では、例えば１０８０行の走査線１２が図においてＸ方向に沿って設けられ、５８５６（＝１９５２×３）列のデータ線１４が、Ｙ方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
図２に示されるように、電気光学装置１０は、制御回路２０、データ信号出力回路４０、初期化回路６０、検査回路８０、表示領域１００および走査線駆動回路１２０に大別される。
表示領域１００では、例えば１０８０行の走査線１２が図においてＸ方向に沿って設けられ、５８５６（＝１９５２×３）列のデータ線１４が、Ｙ方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
【0012】
画素回路１１０Ｒ、１１０Ｇおよび１１０Ｂは、１０８０行で配列する走査線１２と、５８５６列で配列するデータ線１４とに対応して次のように設けられる。詳細には、赤の画素回路１１０Ｒが、ｉ行目の走査線１２と（３ｊ－２）列目のデータ線１４との交差に対応して設けられる。緑の画素回路１１０Ｇは、ｉ行目の走査線１２と（３ｊ－１）列目のデータ線１４との交差に対応して設けられる。青の画素回路１１０Ｂは、ｉ行目の走査線１２と（３ｊ）列目のデータ線１４との交差に対応して設けられる。
なお、ｉは、１以上１０８０以下の整数であり、走査線１２を一般化して説明する場合に用いられる。また、ｊは、１以上１９５２以下の整数であり、カラー画素の配列およびデータ線１４を一般化して説明する場合に用いられる。
なお、ｉは、１以上１０８０以下の整数であり、走査線１２を一般化して説明する場合に用いられる。また、ｊは、１以上１９５２以下の整数であり、カラー画素の配列およびデータ線１４を一般化して説明する場合に用いられる。
【0013】
画素回路１１０Ｒは、出射される光に赤色成分を含む発光素子を含み、画素回路１１０Ｇは、出射される光に緑色成分を含む発光素子を含み、画素回路１１０Ｂは、出射される光に青色成分を含む発光素子を含む。行が同一であって互いに隣り合う画素回路１１０Ｒ、１１０Ｇおよび画素回路１１０Ｂから出射する光の加法混色によって１個のカラーが表現される。したがって、本実施形態は、カラー画素でみれば、縦１０８０行×横１９５２列でマトリクス配列する画像を表示することになる。
【0014】
画素回路１１０Ｒ、１１０Ｇおよび１１０Ｂは、カラーの１画素のうち、赤色成分、緑色成分、青色成分を順に表現するので、厳密にいえばサブ画素回路と呼ぶべきものであるが、本説明では便宜的に画素回路と呼ぶことにする。
また、画素回路１１０Ｒ、１１０Ｇおよび１１０Ｂの電気的な回路構成は互いに同一であるので、色を特定しないで一般的に説明する場合には、画素回路の符号を単に１１０として説明する。
また、画素回路１１０Ｒ、１１０Ｇおよび１１０Ｂの電気的な回路構成は互いに同一であるので、色を特定しないで一般的に説明する場合には、画素回路の符号を単に１１０として説明する。
【0015】
制御回路２０は、ホスト装置から供給される映像データＶidや同期信号Ｓyncに基づいて各部を制御する。映像データＶidは、縦１０８０×横１９５２列で配列するカラー画素の各階調レベルをＲ、Ｇ、Ｂ毎に例えば８ビットで指定する。
同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。
同期信号Ｓyncには、映像データＶidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データの１画素分のタイミングを示すドットクロック信号が含まれる。
【0016】
ホスト装置から供給される映像データＶidにおいて階調レベルで示される明るさの特性と、画素回路１１０に含まれるＯＬＥＤの輝度の特性とは、必ずしも一致しない。そこで、制御回路２０は、映像データＶidで指定される階調レベルに対応した輝度でＯＬＥＤを発光させるために、映像データＶidの８ビットを、本実施形態では例えば１０ビットにアップコンバージョンして、映像データＶdataとして出力する。このため、１０ビットの映像データＶdataは、映像データＶidで指定される階調レベルに対応したデータになる。
【0017】
アップコンバージョンには、入力である映像データＶidの８ビットと、出力である映像データＶdataの１０ビットとの対応関係を予め記憶したルックアップテーブルが用いられる。また、制御回路２０は、各部を制御するために各種の制御信号を生成するが、詳細については後述する。
【0018】
走査線駆動回路１２０は、各種の信号を出力して、制御回路２０による制御にしたがって、１０８０行５８５６列で配列する画素回路１１０を１行毎に駆動するための回路である。例えば、走査線駆動回路１２０は、１、２、３、…、１０７９、１０８０行目の走査線１２に、順に走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(1079)、／Ｇwr(1080)を供給する。一般的には、ｉ行目の走査線１２に供給される走査信号が／Ｇwr(i)と表記される。走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(1080)の他にも各種の制御信号を出力するが、詳細については後述する。
【0019】
データ信号出力回路４０は、データ線１４に一対一に対応して設けられるＤＡ変換回路４１を含む。ＤＡ変換回路４１は、走査線駆動回路１２０によって選択された行に位置する画素回路１１０に向けてデータ信号を出力する。具体的には、ＤＡ変換回路４１は、１０ビットの映像データＶdataをアナログのデータ信号に変換して、データ信号出力線１４ｃに出力する。
初期化回路６０は、データ線１４に一対一に対応して設けられたスイッチ回路６１を含む。スイッチ回路６１は、データ信号が出力される前に、データ線１４や、データ信号出力線１４ｃ、ＯＬＥＤ等を初期化する。
なお、ＤＡ変換回路４１およびスイッチ回路６１の詳細については後述する。
初期化回路６０は、データ線１４に一対一に対応して設けられたスイッチ回路６１を含む。スイッチ回路６１は、データ信号が出力される前に、データ線１４や、データ信号出力線１４ｃ、ＯＬＥＤ等を初期化する。
なお、ＤＡ変換回路４１およびスイッチ回路６１の詳細については後述する。
【0020】
検査検査回路８０は、５８５６列のデータ線１４に出力されたデータ信号を検査するための回路である。検査回路８０の詳細については後述するが、検査動作において、５８５６列のうち、検査対象のデータ線１４を特定するための信号を入力する一方で、検査対象のデータ線１４に印加されたデータ信号の電圧を出力する。
なお、本実施形態において、検査動作は、図１に示される状態ではなく、例えばダイシング前のウェハー状態で実行される。このため、検査の対象になるデータ線１４が、半導体基板に設けられたテストパッドを介して、電気光学装置１０の外部のテスターから指示される。一方で、検査対象のデータ線１４に印加されたデータ信号の電圧は、上記テスト出力端子およびテスターのプローブを介して出力される。
なお、本実施形態において、検査動作は、図１に示される状態ではなく、例えばダイシング前のウェハー状態で実行される。このため、検査の対象になるデータ線１４が、半導体基板に設けられたテストパッドを介して、電気光学装置１０の外部のテスターから指示される。一方で、検査対象のデータ線１４に印加されたデータ信号の電圧は、上記テスト出力端子およびテスターのプローブを介して出力される。
【0021】
図４は、ｉ行目に位置する任意の１個の画素回路１１０を示す回路図である。画素回路１１０は、ＯＬＥＤ１３０と、ｐ型のトランジスター１２１～１２４と、容量素子１４０とを含む。トランジスター１２１～１２４は、例えばＭＯＳ型である。なお、ＭＯＳとは、Metal-Oxide-Semiconductor field-effect transistorの略称である。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
【0022】
制御信号／Ｇel(i)とは、１、２、…、１０７９、１０８０行目に対応して順に供給される制御信号／Ｇel(1)、／Ｇel(2)、…、／Ｇel(1079)、／Ｇel(1080)を一般化して表記したものである。同様に、制御信号／Ｇcmp(i)は、１、２、…、１０７９、１０８０行目に対応して順に供給される制御信号／Ｇcmp(1)、／Ｇcmp(2)、…、／Ｇcmp(1079)、／Ｇcmp(1080)を一般化して表記したものである。
【0023】
ＯＬＥＤ１３０は、画素電極１３１と共通電極１３３とで発光機能層１３２を挟持した発光素子である。画素電極１３１はアノードとして機能し、共通電極１３３はカソードとして機能する。なお、共通電極１３３は光透過性を有する。ＯＬＥＤ１３０において、アノードからカソードに向かって電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層１３２で再結合して励起子が生成され、白色光が発生する。
【0024】
発生した白色光は、例えば図示省略された反射層と半反射半透過層とで構成された光共振器にて共振し、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。なお、光共振器およびカラーフィルターは図では省略されている。また、電気光学装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターが省略される。
【0025】
ｉ行目の画素回路１１０において、トランジスター１２１のゲートノードｇがトランジスター１２２のドレインノードに電気的に接続される。当該トランジスター１２１のソースノードｓが、電位Ｖelが供給される給電線１１６に電気的に接続され、トランジスター１２１のドレインノードｄがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに電気的に接続される。
なお、本説明において「電気的に接続され」または単に「接続され」とは、２以上の要素間の直接的または間接的な接続または結合を意味し、例えば半導体基板において２以上の要素間が直接的ではなくても、異なる配線層およびコンタクトホールを介して結合されることも含む。
なお、本説明において「電気的に接続され」または単に「接続され」とは、２以上の要素間の直接的または間接的な接続または結合を意味し、例えば半導体基板において２以上の要素間が直接的ではなくても、異なる配線層およびコンタクトホールを介して結合されることも含む。
【0026】
容量素子１４０にあっては、一端がトランジスター１２１のゲートノードｇに電気的に接続され、他端が給電線１１６に電気的に接続される。このため、容量素子１４０は、トランジスター１２１におけるゲートノードｇおよびソースノードｓの間の電圧を保持する。
なお、容量素子１４０の他端は、給電線１１６以外であっても、電位がほぼ一定に保たれていればよいので、他の電位の給電線に電気的に接続されてもよい。
なお、容量素子１４０の他端は、給電線１１６以外であっても、電位がほぼ一定に保たれていればよいので、他の電位の給電線に電気的に接続されてもよい。
【0027】
本実施形態において、容量素子１４０として、例えば、トランジスターの半導体層（下部の電極）とゲートノード層（上部の電極）とでトランジスターのゲート絶縁層を挟持することによって形成される、いわゆるＭＯＳ容量が用いられる。なお、容量素子１４０としては、トランジスター１２１のゲートノードｇの寄生容量を用いてもよいし、半導体基板において互いに異なる導電層で絶縁層を挟持することによって形成される、いわゆるメタル容量を用いてもよい。
【0028】
ｉ行目の画素回路１１０において、トランジスター１２２のゲートノードがｉ行目の走査線１２に電気的に接続され、トランジスター１２２のソースノードが当該画素回路１１０に対応するデータ線１４に電気的に接続される。
ｉ行目の画素回路１１０において、トランジスター１２３のゲートノードには、制御信号／Ｇcmp(i)が供給され、トランジスター１２３のドレインノードが当該画素回路１１０に対応するデータ線１４に電気的に接続される。
ｉ行の画素回路１１０において、トランジスター１２４にあっては、ゲートノードには、制御信号／Ｇel(i)が供給され、トランジスター１２４のドレインノードがＯＬＥＤ１３０のアノードである画素電極１３１に電気的に接続される。
ｉ行目の画素回路１１０において、トランジスター１２３のゲートノードには、制御信号／Ｇcmp(i)が供給され、トランジスター１２３のドレインノードが当該画素回路１１０に対応するデータ線１４に電気的に接続される。
ｉ行の画素回路１１０において、トランジスター１２４にあっては、ゲートノードには、制御信号／Ｇel(i)が供給され、トランジスター１２４のドレインノードがＯＬＥＤ１３０のアノードである画素電極１３１に電気的に接続される。
【0029】
なお、トランジスター１２２、１２３および１２４では、電流が流れる方向が反転すると、ソースノードとドレインノードとが入れ替わるが、本説明では、ソースノードとドレインノードとについて上述した通りとする。
【0030】
図５は、データ信号出力回路４０において任意の１列分のＤＡ変換回路４１を示す図である。
ＤＡ変換回路４１には、選択される走査線１２と当該ＤＡ変換回路４１に対応する列のデータ線１４との交差に位置する画素回路１１０であって、当該画素回路１１０に対応した映像データＶdataの１０ビットが後述する出力期間（書込期間）に供給される。具体的には、例えば（３ｊ－２）列目のＤＡ変換回路４１には、ｉ行目の水平走査期間の書込期間において、ｉ行（３ｊ）列のカラー画素のうち、Ｒの成分である映像データＶdataの１０ビットが供給される。
便宜的に、出力期間に供給される映像データＶdataの１０ビットのうち、最下位ビットをＤ0とし、以降、２位ビットから最上位ビットまでを、順にＤ1～Ｄ9とする。出力期間以外では、ビットＤ0～Ｄ9はＬレベルにされる。
なお、本説明においてＬレベルは電位Ｇndであり、Ｈレベルは例えば電位Ｖelである。
ＤＡ変換回路４１には、選択される走査線１２と当該ＤＡ変換回路４１に対応する列のデータ線１４との交差に位置する画素回路１１０であって、当該画素回路１１０に対応した映像データＶdataの１０ビットが後述する出力期間（書込期間）に供給される。具体的には、例えば（３ｊ－２）列目のＤＡ変換回路４１には、ｉ行目の水平走査期間の書込期間において、ｉ行（３ｊ）列のカラー画素のうち、Ｒの成分である映像データＶdataの１０ビットが供給される。
便宜的に、出力期間に供給される映像データＶdataの１０ビットのうち、最下位ビットをＤ0とし、以降、２位ビットから最上位ビットまでを、順にＤ1～Ｄ9とする。出力期間以外では、ビットＤ0～Ｄ9はＬレベルにされる。
なお、本説明においてＬレベルは電位Ｇndであり、Ｈレベルは例えば電位Ｖelである。
【0031】
ＤＡ変換回路４１には、制御信号Ｒstが制御回路２０から供給され、電位Ｖrst、ＶL、ＶPLおよびＶPHが図示省略された電源回路から給電される。制御信号Ｒstは、各列のＤＡ変換回路４１にわたって共通であり、電位Ｖrst、ＶL、ＶPLおよびＶPHについても、各列のＤＡ変換回路４１にわたって共通である。
なお、電位ＶPLおよびＶPHに分けているが、実施形態では便宜的にＶPL＝ＶPHとして説明する。また、電位ＶL、ＶPLおよびＶPHは、ＶL＜ＶPL＝ＶPHという関係にある。
なお、電位ＶPLおよびＶPHに分けているが、実施形態では便宜的にＶPL＝ＶPHとして説明する。また、電位ＶL、ＶPLおよびＶPHは、ＶL＜ＶPL＝ＶPHという関係にある。
【0032】
ＤＡ変換回路４１は、容量素子Ｃ0～Ｃ9、Ｃser、スイッチＲswおよび選択回路４１０～４１９を含む。容量素子Ｃ0～Ｃ9と選択回路４１０～４１９とは、各ビットに対応するように、次のように対をなす。詳細には、ビットＤ0に対応して選択回路４１０と容量素子Ｃ0とが対をなし、ビットＤ1に対応して選択回路４１１と容量素子Ｃ1とが対をなし、以下同様にして、ビットＤ9に対応して選択回路４１９と容量素子Ｃ9とが対をなす。
【0033】
下位ビットに対応する選択回路４１０～４１４は、対応するビットが「０」に対応するＬレベルであれば電位ＶLを選択し、対応するビットが「１」に対応するＨレベルであれば電位ＶPLを選択する単極双投スイッチであり、当該選択した電位を、対応する容量素子の一端に供給する。
また、上位ビットに対応する選択回路４１５～４１９は、対応するビットが「０」に対応するＬレベルであれば電位ＶLを選択し、対応するビットが「１」に対応するＨレベルであれば電位ＶPHを選択する単極双投スイッチであり、当該選択した電位を、対応する容量素子の一端に供給する。
また、上位ビットに対応する選択回路４１５～４１９は、対応するビットが「０」に対応するＬレベルであれば電位ＶLを選択し、対応するビットが「１」に対応するＨレベルであれば電位ＶPHを選択する単極双投スイッチであり、当該選択した電位を、対応する容量素子の一端に供給する。
【0034】
例えばビットＤ0に対応する選択回路４１０は、ビットＤ0が「１」であれば（Ｈレベルであれば）電位ＶPLを選択し、ビットＤ0が「０」であれば（Ｌレベルであれば）電位ＶLを選択して、当該選択した電位を容量素子Ｃ0の一端に供給する。また例えばビットＤ6に対応する選択回路４１６は、ビットＤ6が「１」であれば（Ｈレベルであれば）電位ＶPHを選択し、ビットＤ6が「０」であれば（Ｌレベルであれば）電位ＶLを選択して、当該選択した電位を容量素子Ｃ6の一端に供給する。
【0035】
容量素子Ｃ0～Ｃ9の容量値は、本実施形態では次のような比に設定される。詳細には、容量素子Ｃ0の容量値を「１」とすると、容量素子Ｃ2、Ｃ3、Ｃ4、Ｃ5、Ｃ6、Ｃ7、Ｃ8、Ｃ9の容量値は、この順で「２」、「４」、「８」、「１６」、「１」、「２」、「４」、「８」、「１６」である。
【0036】
なお、ビットＤ0～Ｄ9の重みは、全体の１０ビットとして考えれば、順に「１」、「２」、「４」、「８」、「１６」、「３２」、「６４」、「１２８」、「２５６」、「５１２」である。このため、容量素子Ｃ0～Ｃ9の容量値は、重み通りにはなっていない。ただし、ビットＤ0～Ｄ9を下位のビットＤ0～Ｄ4と上位のビットＤ5～Ｄ9とに分けた場合に、ビットＤ5～Ｄ9のうち、ビットＤ5を最下位ビットとし、重みを「１」とみなせば、ビットＤ5～Ｄ9の重みが順に「１」、「２」、「４」、「８」、「１６」になる。
【0037】
また、容量素子Ｃserの容量値は実施形態では「１」である。なお、容量素子Ｃ0～Ｃ9およびＣserの容量値については、後述する出力電圧の線形性が保たれるのであれば、ある程度の誤差が許容される。実施形態では、画素回路１１０における容量素子１４０としてＭＯＳ容量が用いられるので、容量素子Ｃ0～Ｃ9およびＣserについてもＭＯＳ容量が用いられるのが好ましい。なお、容量素子Ｃ0～Ｃ9およびＣserについてメタル容量が用いられてもよい。
【0038】
容量素子Ｃ0～Ｃ9のうち、下位５ビットに対応する容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃserの一端に電気的に接続される。便宜的に、容量素子Ｃ0～Ｃ4の他端と容量素子Ｃserの一端との接続線を中継線１４ｂとする。
また、容量素子Ｃ0～Ｃ9のうち、上位５ビットに対応する容量素子Ｃ5～Ｃ9の他端は、ＤＡ変換回路４１の出力端であるデータ信号出力線１４ｃと容量素子Ｃserの他端とに電気的に接続される。
また、容量素子Ｃ0～Ｃ9のうち、上位５ビットに対応する容量素子Ｃ5～Ｃ9の他端は、ＤＡ変換回路４１の出力端であるデータ信号出力線１４ｃと容量素子Ｃserの他端とに電気的に接続される。
【0039】
スイッチＲswは、電位Ｖrstの給電線と中継線１４ｂとの間で、制御信号Ｒstにしたがってオン状態またはオフ状態になる。詳細には、スイッチＲswは、制御信号ＲstがＨレベルであればオン状態になり、制御信号ＲstがＬレベルであればオフ状態になる。
本説明において、スイッチ、トランジスターまたはトランスミッションゲートの「オン状態」とは、スイッチの両端、トランジスターにおけるソースノード・ドレインノードの間、または、トランスミッションゲートの両端が電気的に閉じて低インピーダンス状態になることをいう。また、スイッチ、トランジスターまたはトランスミッションゲートの
「オフ状態」とは、スイッチの両端、ソースノード・ドレインノードの間、または、トランスミッションゲートの両端が電気的に開いて高インピーダンス状態になることをいう。
本説明において、スイッチ、トランジスターまたはトランスミッションゲートの「オン状態」とは、スイッチの両端、トランジスターにおけるソースノード・ドレインノードの間、または、トランスミッションゲートの両端が電気的に閉じて低インピーダンス状態になることをいう。また、スイッチ、トランジスターまたはトランスミッションゲートの
「オフ状態」とは、スイッチの両端、ソースノード・ドレインノードの間、または、トランスミッションゲートの両端が電気的に開いて高インピーダンス状態になることをいう。
【0040】
なお、図５においては、任意の１列分のＤＡ変換回路４１について説明したが、他の列に対応するＤＡ変換回路４１についても同様な構成である。図５は、あくまでも電気的な構成のみを示し、ＤＡ変換回路４１を構成する要素の実際の位置や配列を示してはいない。また、ある特定のデータ線１４に対応したＤＡ変換回路４１について説明する場合、データ線１４と同様に、整数ｊを用いて説明することがある。
【0041】
ＤＡ変換回路４１の動作は、リセット期間と出力期間とに分けられる。なお、ＤＡ変換回路４１のリセット期間は、後述する電気光学装置１０の動作期間のうちの初期化期間（Ａ１）から補償期間（Ｂ）までに相当し、ＤＡ変換回路４１の出力期間は、電気光学装置１０の動作期間の書込期間（Ｃ）に相当する。
ＤＡ変換回路４１では、リセット期間において、スイッチＲswがオン状態になり、ビットＤ0～Ｄ9が書込期間以外では「０」になるので、選択回路４１０～４１９が電位ＶLを選択する。また、リセット期間では、後述するように出力端であるデータ信号出力線１４ｃが、電位Ｖiniになる。このため、容量素子Ｃ0～Ｃ9には容量値に応じた電荷が蓄積される。
ＤＡ変換回路４１では、リセット期間において、スイッチＲswがオン状態になり、ビットＤ0～Ｄ9が書込期間以外では「０」になるので、選択回路４１０～４１９が電位ＶLを選択する。また、リセット期間では、後述するように出力端であるデータ信号出力線１４ｃが、電位Ｖiniになる。このため、容量素子Ｃ0～Ｃ9には容量値に応じた電荷が蓄積される。
【0042】
ＤＡ変換回路４１において出力期間では、選択回路４１０～４１４が、対応するビットが「０」であれば電位ＶLを選択し、対応するビットが「１」あれば電位ＶPLを選択する。また、出力期間では選択回路４１５～４１９が、対応するビットが「０」であれば電位ＶLを選択し、対応するビットが「１」であれば電位ＶPHを選択する。このため、出力期間の終期では、選択回路４１０～４１９は、順にビットＤ0～Ｄ9に応じて電位ＶLまたはＶPL／ＶPHを選択することになる。
【0043】
すなわち、出力期間では、容量素子Ｃ0～Ｃ9の一端における電圧が、ビットＤ0～Ｄ9に応じて変化する（高められる）か、または、維持される、のどちらかになる。このため、容量素子Ｃ0～Ｃ9のうち、一端の電圧が変化した容量素子Ｃ0～Ｃ9の他端では、蓄積された電荷の放電により、リセット期間の終期における電圧から、容量値に応じて電圧だけ上昇する。
【0044】
上位ビットに対応した容量素子Ｃ5～Ｃ9の他端では、容量値に応じてデータ信号出力線１４ｃの電圧を上昇させる。これに対して下位ビットに対応した容量素子Ｃ0～Ｃ4の他端は、データ信号出力線１４ｃとは容量素子Ｃserを介して接続されるので、容量素子Ｃ0～Ｃ4の他端である中継線１４ｂの電圧変化は、容量素子Ｃ0～Ｃ4およびＣserにより定まる比で圧縮されて、データ信号出力線１４ｃの電圧を変化させる。この比を圧縮比ｋと表記すると、この圧縮比ｋは、次式（１）で表される。
ｋ＝Ｃser／（Ｃser＋Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4）…（１）
なお、圧縮比ｋは、実施形態では、１／３２（＝１／（１＋１＋２＋４＋８＋１６））である。
ｋ＝Ｃser／（Ｃser＋Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4）…（１）
なお、圧縮比ｋは、実施形態では、１／３２（＝１／（１＋１＋２＋４＋８＋１６））である。
【0045】
ここで、図５において、容量素子Ｃ5～Ｃ9と選択回路５１５～５１９とを含む回路を 上位変換回路Ｕpbと呼ぶ。当該上位変換回路Ｕpbは、ビットＤ5～Ｄ9に対応する電圧をデータ信号出力線１４ｃに出力する。
同様に、容量素子Ｃ0～Ｃ4と選択回路５１０～５１４とを含む回路を下位変換回路Ｌwbと呼ぶ。当該下位変換回路Ｌwbは、ビットＤ0～Ｄ4に対応する電圧を中継線１４ｂに出力する。ただし、中継線１４ｂの電圧変化は、圧縮比ｋの１／３２に圧縮されて、データ信号出力線１４ｃに出力される。
このため、仮にビットＤ0～Ｄ4がビットＤ5～Ｄ9とこの順で同じであっても、下位変換回路Ｌwbによるデータ信号出力線１４ｃの電圧変化は、上位変換回路Ｕpbによるデータ信号出力線１４ｃの電圧変化の１／３２になる。
したがって、ＤＡ変換回路４１は、データ信号出力線１４ｃを、リセット期間の終期における電圧（電位Ｖini）から、出力期間においてビットＤ0～Ｄ9の重みに応じた電圧だけ変化させることになる。
同様に、容量素子Ｃ0～Ｃ4と選択回路５１０～５１４とを含む回路を下位変換回路Ｌwbと呼ぶ。当該下位変換回路Ｌwbは、ビットＤ0～Ｄ4に対応する電圧を中継線１４ｂに出力する。ただし、中継線１４ｂの電圧変化は、圧縮比ｋの１／３２に圧縮されて、データ信号出力線１４ｃに出力される。
このため、仮にビットＤ0～Ｄ4がビットＤ5～Ｄ9とこの順で同じであっても、下位変換回路Ｌwbによるデータ信号出力線１４ｃの電圧変化は、上位変換回路Ｕpbによるデータ信号出力線１４ｃの電圧変化の１／３２になる。
したがって、ＤＡ変換回路４１は、データ信号出力線１４ｃを、リセット期間の終期における電圧（電位Ｖini）から、出力期間においてビットＤ0～Ｄ9の重みに応じた電圧だけ変化させることになる。
【0046】
図６は、初期化回路６０において３列分のスイッチ回路６１を示す図である。なお、当該３列を（３ｊ－２）列、（３ｊ－１）列および（３ｊ）列とする。
各列のスイッチ回路６１は、ｐ型のトランジスター６１１、６１４と、ｎ型のトランジスター６１２と、トランスミッションゲート６１３との集合体である。トランジスター６１１、６１２、６１４と、トランスミッションゲート６１３を構成するトランジスターは、画素回路１１０におけるトランジスター１２１～１２４と同様なＭＯＳ型である。
各列のスイッチ回路６１は、ｐ型のトランジスター６１１、６１４と、ｎ型のトランジスター６１２と、トランスミッションゲート６１３との集合体である。トランジスター６１１、６１２、６１４と、トランスミッションゲート６１３を構成するトランジスターは、画素回路１１０におけるトランジスター１２１～１２４と同様なＭＯＳ型である。
【0047】
例えば（３ｊ－２）列に着目すると、当該列のスイッチ回路６１におけるトランジスター６１１のゲートノードには制御信号／Ｄrstが供給される。制御信号／Ｄrstは、制御回路２０によって各列で共通に供給される。トランジスター６１１のソースノードは電位Ｖelの給電線に電気的に接続され、トランジスター６１１のドレインノードは当該（３ｊ－２）列目のデータ線１４に電気的に接続される。
【0048】
（３ｊ－２）列目のスイッチ回路６１におけるトランジスター６１２のゲートノードには制御信号Ｇrstが供給される。制御信号Ｇrstは、制御回路２０によって各列で共通に供給される。トランジスター６１２のソースノードは電圧ゼロの基準である電位Ｇndに接地され、トランジスター６１２のドレインノードは当該（３ｊ－２）列目のデータ線１４に電気的に接続される。
【0049】
（３ｊ－２）列目のスイッチ回路６１におけるトランスミッションゲート６１３は、当該（３ｊ－２）列目のデータ信号出力線１４ｃと当該（３ｊ－２）列目のデータ線１４との間に設けられ、制御信号Ｇopおよび／Ｇopにしたがってオン状態またはオフ状態になる。制御信号Ｇopおよび／Ｇopは、論理レベルが互いに排他的な関係にあり、制御回路２０によって各列で共通に供給される。制御信号ＧopがＨレベルであって制御信号／ＧopがＬレベルであれば、トランスミッションゲート６１３がオン状態になり、制御信号ＧopがＬレベルであって制御信号／ＧopがＨレベルであれば、トランスミッションゲート６１３がオフ状態になる。
【0050】
（３ｊ－２）列目のスイッチ回路６１におけるトランジスター６１４のゲートノードには制御信号／Ｇiniが供給される。制御信号／Ｇiniは、制御回路２０によって各列で共通に供給される。トランジスター６１４のソースノードは電位Ｖiniの給電線に電気的に接続され、トランジスター６１４のドレインノードは当該（３ｊ－２）列目のデータ信号出力線１４ｃに電気的に接続される。
なお、電位Ｖiniは、画素回路１１０においてトランジスター１２１のゲートノードｇおよびソースノードｓの間の電圧が当該トランジスター１２１の閾値電圧Ｖthであるときのゲートノードｇの電位（Ｖel－Ｖth）よりも低くなるように設定される。
なお、電位Ｖiniは、画素回路１１０においてトランジスター１２１のゲートノードｇおよびソースノードｓの間の電圧が当該トランジスター１２１の閾値電圧Ｖthであるときのゲートノードｇの電位（Ｖel－Ｖth）よりも低くなるように設定される。
【0051】
図７は、検査回路８０を示す図である。
本実施形態では、５８５６列のデータ線１４が、１２２列毎にグループ化される。各グループには、トーナメント回路８２、アンプ８４およびテスト出力端子８８の１組が対応して設けられる。
本実施形態では、５８５６列のデータ線１４が、１２２列毎にグループ化される。各グループには、トーナメント回路８２、アンプ８４およびテスト出力端子８８の１組が対応して設けられる。
【0052】
１個のトーナメント回路８２は、１２２列のデータ線１４のうち、いずれか１列のデータ線１４を、選択信号にしたがって選択する。なお、当該選択信号を供給する回路構成は図示省略されている。
【0053】
アンプ８４は、トーナメント回路８２によって選択されたデータ線１４の信号を増幅する。データ線１４の出力インピーダンスは高いので、わずかな負荷の接続によって当該データ線１４の電圧が大きく変動してしまう。このため、データ線１４から出力される信号を、アンプ８４によって電圧ゲインを「１」として電流増幅して、すなわちデータ線の１４の出力インピーダンスを低インピーダンスに変換して、出力する。アンプ８４によって電流増幅された信号は、テスト出力端子８８に出力される。このような、トーナメント回路８２、アンプ８４およびテスト出力端子８８は、４８組（＝５８５６÷１２２）設けられる。
【0054】
なお、トーナメント回路８２、アンプ８４およびテスト出力端子８８の４８組は、Ｘ方向に沿って配列する。このため、トーナメント回路８２、アンプ８４またはテスト出力端子８８について、組を特定して説明する場合には、左から数えて何番目という呼び方にする。
【0055】
図８は、検査回路８０における１個のトーナメント回路８２を示す図である。トーナメント回路８２は、トーナメント形式でデータ線１４を選択する選択回路８２１～８２７を含む。なお、トーナメント形式で選択するとは、２つの入力のいずれかを順次階層的に選択し、最後に１つの入力を選択することをいう。
本実施形態においてトーナメント回路８２では、二者択一が階層的に７回実行される。すなわち、１階層目の選択が６４個の選択回路８２１で実行され、２階層目の選択が３２個の選択回路８２２で実行され、３階層目の選択が１６個の選択回路８２３で実行され、以降、同様にして７階層目の選択が１個の選択回路８２７で実行される。換言すれば、選択回路８２１～８２７は、それぞれ２個の入力端を有し、このうち、選択回路８２１～８２６の出力端が、１つ上の階層の選択回路における２個の入力端のうち、いずれかに電気的に接続され、選択回路８２７の出力端がアンプ８４の入力端に電気的に接続される。
本実施形態においてトーナメント回路８２では、二者択一が階層的に７回実行される。すなわち、１階層目の選択が６４個の選択回路８２１で実行され、２階層目の選択が３２個の選択回路８２２で実行され、３階層目の選択が１６個の選択回路８２３で実行され、以降、同様にして７階層目の選択が１個の選択回路８２７で実行される。換言すれば、選択回路８２１～８２７は、それぞれ２個の入力端を有し、このうち、選択回路８２１～８２６の出力端が、１つ上の階層の選択回路における２個の入力端のうち、いずれかに電気的に接続され、選択回路８２７の出力端がアンプ８４の入力端に電気的に接続される。
【0056】
６４個の各選択回路８２１は、配線Ｓ1aを介して供給される選択信号Ｓel_1aと、配線Ｓ1bを介して供給される選択信号Ｓel_1bの論理レベルに応じて、いずれかの入力端を選択する、または、双方の入力端を非選択とする。
６４個の選択回路８２１のうち、６１個の選択回路８２１の一方の入力端には、隣り合う２列のデータ線１４のうち、奇数列のデータ線１４が電気的に接続され、他方の入力端には、偶数列のデータ線１４が電気的に接続される。６４個のうち、残りの３個の選択回路８２１の入力端は、図において×印で示されるように、データ線１４に非接続である。
６４個の選択回路８２１のうち、６１個の選択回路８２１の一方の入力端には、隣り合う２列のデータ線１４のうち、奇数列のデータ線１４が電気的に接続され、他方の入力端には、偶数列のデータ線１４が電気的に接続される。６４個のうち、残りの３個の選択回路８２１の入力端は、図において×印で示されるように、データ線１４に非接続である。
【0057】
３２個の各選択回路８２２は、配線Ｓ2を介して供給される選択信号Ｓel_2の論理レベルに応じて、いずれかの入力端を選択する。以下同様に、１６個の各選択回路８２３は、配線Ｓ3を介して供給される選択信号Ｓel_3の論理レベルに応じて、いずれかの入力端を選択し、８個の各選択回路８２４は、配線Ｓ4を介して供給される選択信号Ｓel_4の論理レベルに応じて、いずれかの入力端を選択し、４個の各選択回路８２５は、配線Ｓ5を介して供給される選択信号Ｓel_5の論理レベルに応じて、いずれかの入力端を選択し、２個の各選択回路８２６は、配線Ｓ6を介して供給される選択信号Ｓel_6の論理レベルに応じて、いずれかの入力端を選択し、１個の選択回路８２７は配線Ｓ7を介して供給される選択信号Ｓel_7の論理レベルに応じて、いずれかの入力端を選択する。
【0058】
なお、選択信号Ｓel_1a、Ｓel_1b、Ｓel_2～Ｓel_7は、着目した１個のトーナメント回路８２のみならず、他の４７個のトーナメント回路８２にも共通に供給される。
また、図８において、選択回路８２１には、選択信号Ｓel_1aおよびＳel_1bのみが供給されているが、実際には、次の図９に示されるように、選択信号Ｓel_1aの論理レベルを反転した選択信号／Ｓel_1aと、選択信号Ｓel_1bの論理レベルを反転した選択信号／Ｓel_1bと、が供給される。同様に、選択回路８２２～８２７には、順に選択信号／Ｓel_2～／Ｓel_7も供給される。選択信号／Ｓel_2～／Ｓel_7は、選択信号Ｓel_2～Ｓel_7の論理レベルを反転した信号である。
また、図８において、選択回路８２１には、選択信号Ｓel_1aおよびＳel_1bのみが供給されているが、実際には、次の図９に示されるように、選択信号Ｓel_1aの論理レベルを反転した選択信号／Ｓel_1aと、選択信号Ｓel_1bの論理レベルを反転した選択信号／Ｓel_1bと、が供給される。同様に、選択回路８２２～８２７には、順に選択信号／Ｓel_2～／Ｓel_7も供給される。選択信号／Ｓel_2～／Ｓel_7は、選択信号Ｓel_2～Ｓel_7の論理レベルを反転した信号である。
【0059】
また、１個のトーナメント回路８２において、６４個の選択回路８２１はＸ方向に沿って配列する。このため、選択回路８２１を特定して説明する場合には、左から数えて何番目という呼び方にする。
同様に、選択回路８２２～８２６は、各階層においてＸ方向に沿って配列する。このため、選択回路８２２～８２６を特定して説明する場合には、同様に、左から数えて何番目という呼び方にする。
同様に、選択回路８２２～８２６は、各階層においてＸ方向に沿って配列する。このため、選択回路８２２～８２６を特定して説明する場合には、同様に、左から数えて何番目という呼び方にする。
【0060】
図９は、１階層目における６４個の選択回路８２１のうち、データ線１４に接続される任意の１個の選択回路８２１の構成を示す図である。
選択回路８２１には、選択信号Ｓel_1a、／Ｓel_1a、Ｓel_1bおよび／Ｓel_1bが順に配線Ｓ1a、／Ｓ1a、Ｓ1bおよび／Ｓ1bを介して供給される。選択信号／Ｓel_1aは、選択信号Ｓel_1aの論理レベルをＮＯＴ回路Ｉnv_1aによって反転した信号であり、選択信号／Ｓel_1bは、選択信号Ｓel_1bの論理レベルをＮＯＴ回路Ｉnv_1bによって反転した信号である。
選択回路８２１には、選択信号Ｓel_1a、／Ｓel_1a、Ｓel_1bおよび／Ｓel_1bが順に配線Ｓ1a、／Ｓ1a、Ｓ1bおよび／Ｓ1bを介して供給される。選択信号／Ｓel_1aは、選択信号Ｓel_1aの論理レベルをＮＯＴ回路Ｉnv_1aによって反転した信号であり、選択信号／Ｓel_1bは、選択信号Ｓel_1bの論理レベルをＮＯＴ回路Ｉnv_1bによって反転した信号である。
【0061】
選択回路８２１は、トランスミッションゲートＳwaおよびＳwbを有する。トランスミッションゲートＳwaの入力端は、隣り合う２列のデータ線１４のうち、奇数列のデータ線１４に電気的に接続され、トランスミッションゲートＳwbの入力端は、当該２列のうち、偶数列のデータ線１４に電気的に接続される。
トランスミッションゲートＳwaの出力端およびトランスミッションゲートＳwbの出力端は共通接続されて、当該接続端が、２階層目の選択回路８２２における２個の入力端のうち、いずれかに電気的に接続される。
なお、６４個の選択回路８２１のうち、データ線１４と非接続である３個の選択回路８２１についても、トランスミッションゲートＳwaの入力端およびトランスミッションゲートＳwbの入力端がデータ線１４と非接続となる点以外、他の選択回路８２１と同様な構成である。
トランスミッションゲートＳwaの出力端およびトランスミッションゲートＳwbの出力端は共通接続されて、当該接続端が、２階層目の選択回路８２２における２個の入力端のうち、いずれかに電気的に接続される。
なお、６４個の選択回路８２１のうち、データ線１４と非接続である３個の選択回路８２１についても、トランスミッションゲートＳwaの入力端およびトランスミッションゲートＳwbの入力端がデータ線１４と非接続となる点以外、他の選択回路８２１と同様な構成である。
【0062】
図１０は、２階層目における３２個の選択回路８２２のうち、任意の１個の選択回路８２２の構成を示す図である。
選択回路８２２には、選択信号Ｓel_2および／Ｓel_2が順に配線Ｓ2および／Ｓ2を介して供給される。選択信号／Ｓel_2は、選択信号Ｓe2の論理レベルをＮＯＴ回路Ｉnv_1aによって反転した信号である。
選択回路８２２には、選択信号Ｓel_2および／Ｓel_2が順に配線Ｓ2および／Ｓ2を介して供給される。選択信号／Ｓel_2は、選択信号Ｓe2の論理レベルをＮＯＴ回路Ｉnv_1aによって反転した信号である。
【0063】
選択回路８２２は、トランスミッションゲートＳwcおよびＳwdを有する。トランスミッションゲートＳwcの入力端は、隣り合う２列のうち、奇数番目の選択回路８２１の出力端に電気的に接続され、トランスミッションゲートＳwdの入力端は、２列のうち、偶数番目の選択回路８２１の出力端に電気的に接続される。
トランスミッションゲートＳwcの出力端およびトランスミッションゲートＳwdの出力端は共通接続されて、当該接続端が、３階層目の選択回路８２３における２個の入力端のうち、いずれかに電気的に接続される。
トランスミッションゲートＳwcの出力端およびトランスミッションゲートＳwdの出力端は共通接続されて、当該接続端が、３階層目の選択回路８２３における２個の入力端のうち、いずれかに電気的に接続される。
【0064】
３階層目における１６個の選択回路８２３、４階層目における８個の選択回路８２４、５階層目における４個の選択回路８２５、６階層目における２個の選択回路８２６および７階層目における１個の選択回路８２７についても、選択信号が異なる以外、選択回路８２２と同様な構成である。
【0065】
なお、検査動作においてテスターが接続されて、データ線１４に出力されたデータ信号を検査する場合を除き、図示省略された構成によって、配線Ｓ1aおよび配線Ｓ1bはＬレベルに固定され、配線／Ｓ1aおよび配線／Ｓ1bはＨレベルに固定される。また、データ線１４に出力されたデータ信号を検査する場合を除き、配線Ｓ2～Ｓ7は、ＬまたはＨレベルに固定される。
【0066】
電気光学装置１０の動作については、５８５６列のデータ線１４に出力される電圧を検査する検査動作と、映像データＶinで指定される映像を表示する表示動作と、に分けられる。説明の便宜上、先に検査動作について説明する。
【0067】
電気光学装置１０の検査動作では、テスターによる指示にしたがって選択信号Ｓel_1a、Ｓel1b、Ｓel2～Ｓel_7が供給される。また、４８個のテスト出力端子８８の各々には、プローブが接触して、テスト出力端子８８からプローブを介して出力される電圧がテスターによって測定される。
【0068】
検査動作において、制御回路２０は、各列のＤＡ変換回路４１に対し、リセット期間の動作をさせた後に、出力期間の動作をさせる。具体的には、制御回路２０は、制御信号ＲstをＨレベルにして、スイッチＲswをオン状態にさせ、ＧopをＬレベル（制御信号／ＧopをＨレベル）にして、トランスミッションゲート６１３をオフ状態にさせるとともに、ビットＤ0～Ｄ9をすべて「０」にして、選択回路４１０～４１９に電位ＶLを選択させる（リセット期間）。
この後、制御回路２０は、制御信号ＲstをＬレベルにして、スイッチＲswをオフ状態にさせ、制御信号ＧopをＨレベル（制御信号／ＧopをＬレベル）にして、トランスミッションゲート６１３をオン状態にさせるとともに、ビットＤ0～Ｄ9として所定値（例えばすべて「１」）を供給する（出力期間）。
これにより、５８５６列のデータ線１４には、それぞれビットＤ0～Ｄ9で示される所定値に応じた電圧が出力される。
この後、制御回路２０は、制御信号ＲstをＬレベルにして、スイッチＲswをオフ状態にさせ、制御信号ＧopをＨレベル（制御信号／ＧopをＬレベル）にして、トランスミッションゲート６１３をオン状態にさせるとともに、ビットＤ0～Ｄ9として所定値（例えばすべて「１」）を供給する（出力期間）。
これにより、５８５６列のデータ線１４には、それぞれビットＤ0～Ｄ9で示される所定値に応じた電圧が出力される。
【0069】
一方、テスターは、１２２列のうち、検査の対象とする１列のデータ線１４を指示する。この指示された１列のデータ線１４を選択するための選択信号Ｓel_1a、Ｓel1b、Ｓel2～Ｓel_7が生成され、当該選択信号Ｓel_1a、Ｓel1b、Ｓel2～Ｓel_7によって当該１列のデータ線１４が選択される。
選択されたデータ線１４の電圧は、アンプ８４で増幅されてテスト出力端子８８から出力される。このため、テスターは、選択されたデータ線１４から出力された電圧が所定値に対応する電圧の範囲以内であるか否かをチェックする。
このようなチェックを、テスターは、１２２列のデータ線１４を順番に指示しながら、かつ、４８個のテスト出力端子８８から出力される電圧について、それぞれ実行することで、５８５６列のデータ線１４に出力された電圧をチェックする。
選択されたデータ線１４の電圧は、アンプ８４で増幅されてテスト出力端子８８から出力される。このため、テスターは、選択されたデータ線１４から出力された電圧が所定値に対応する電圧の範囲以内であるか否かをチェックする。
このようなチェックを、テスターは、１２２列のデータ線１４を順番に指示しながら、かつ、４８個のテスト出力端子８８から出力される電圧について、それぞれ実行することで、５８５６列のデータ線１４に出力された電圧をチェックする。
【0070】
次に、電気光学装置１０における表示動作について説明する。
【0071】
図１１は、表示動作を説明するためのタイミングチャートである。
表示動作においては、テスターが非接続であるので、配線Ｓ1_aおよび配線Ｓ1_bは常時Ｌレベルであり、配線／Ｓ1_aおよび配線／Ｓ1_bは常時Ｈレベルである。
表示動作においては、テスターが非接続であるので、配線Ｓ1_aおよび配線Ｓ1_bは常時Ｌレベルであり、配線／Ｓ1_aおよび配線／Ｓ1_bは常時Ｈレベルである。
【0072】
電気光学装置１０では、表示動作において、１０８０の走査線１２が１フレーム（Ｖ）の期間に１、２、…、１０７９、１０８０行目という順番で１行ずつ走査される。
本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレーム（Ｖ）の期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、水平走査期間（Ｈ）とは、１～１０８０行目の走査線１２が順に走査される時間の間隔である。
本説明において１フレーム（Ｖ）の期間とは、映像データＶidで指定される画像の１コマを表示するのに要する期間をいう。１フレーム（Ｖ）の期間の長さは、垂直同期期間と同じであれば、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、水平走査期間（Ｈ）とは、１～１０８０行目の走査線１２が順に走査される時間の間隔である。
【0073】
電気光学装置１０の表示動作において、１つの水平走査期間（Ｈ）は、主に初期化期間（Ａ）、補償期間（Ｂ）および書込期間（Ｃ）の３つの期間に分けられる。初期化期間（Ａ）は、３つ初期化期間（Ａ１）、（Ａ２）および（Ａ３）に分けられる。また、画素回路１１０の動作としては、上記３つの期間とは別に、さらに発光期間（Ｄ）が加わる。
【0074】
水平走査期間（Ｈ）における動作についてｉ行目を例にとって説明する。また、画素回路１１０については、ｉ行目における任意の１列の画素回路１１０を例にとって説明する。
【0075】
ｉ行目の初期化期間（Ａ１）では、走査信号／Ｇwr(i)がＬレベルであり、制御信号／Ｇcmp(i)がＨレベルであり、制御信号／Ｇel(i)がＨレベルである。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態であり、トランジスター１２３がオフ状態であり、トランジスター１２４がオフ状態である。
【0076】
また、初期化期間（Ａ１）では、制御信号／ＤrstがＬレベルであり、制御信号ＧrstがＬレベルであり、制御信号ＧopがＬレベル（制御信号／ＧopがＨレベル）であり、制御信号／ＧiniがＬレベルである。このため、初期化期間（Ａ１）では、トランジスター６１１がオン状態であり、トランジスター６１２がオフ状態であり、トランスミッションゲート６１３がオフ状態であり、トランジスター６１４がオン状態である。
【0077】
したがって、データ信号出力線１４ｃは電位Ｖiniになり、データ線１４は電位Ｖelになる。ｉ行目の画素回路１１０においてトランジスター１２２がオン状態であるので、当該画素回路のトランジスター１２１のゲートノードｇは電位Ｖelになって、当該トランジスター１２１におけるソースノードおよびドレインノードは強制オフ状態になる。
【0078】
なお、ＤＡ変換回路４１において、初期化期間（Ａ１）では、制御信号ＧrstがＨレベルであるので、スイッチＲswがオン状態になり、また、トランジスター６１４のオン状態によってデータ信号出力線１４ｃが電位Ｖiniになる。ビットＤ0～Ｄ9が「０」であるので、選択回路４１０～４１９の各々は電位ＶLを選択し、これによりで、容量素子Ｃ0～Ｃ9には容量値に応じた電荷が蓄積される。
【0079】
ｉ行目の初期化期間（Ａ２）では、走査信号／Ｇwr(i)がＨレベルに変化し、制御信号／Ｇcmp(i)がＬレベルに変化し、制御信号／Ｇel(i)がＬレベルに変化する。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオフ状態に変化し、トランジスター１２３がオン状態に変化し、トランジスター１２４がオン状態に変化する。
【0080】
また、初期化期間（Ａ２）では、制御信号／ＤrstがＨレベルに変化し、制御信号ＧrstがＨレベルに変化し、制御信号ＧopがＬレベル（制御信号／ＧopがＨレベル）を維持し、制御信号／ＧiniがＬレベルを維持する。このため、初期化期間（Ａ２）では、トランジスター６１１がオフ状態に変化し、トランジスター６１２がオン状態に変化し、トランスミッションゲート６１３がオフ状態を維持し、トランジスター６１４がオン状態を維持する。
【0081】
したがって、データ信号出力線１４ｃは電位Ｖiniを維持し、データ線１４は電位Ｇndになる。ｉ行目の画素回路１１０においてトランジスター１２３および１２３がオン状態になるので、ＯＬＥＤ１３０のアノードである画素電極１３１は、トランジスター１２４、１２３、データ線１４およびトランジスター６１２を順に介して、電位Ｇndにリセットされる。なお、画素電極１３１をリセットするのは、ＯＬＥＤ１３０には容量が寄生するので、直前の発光期間に印加された電圧の影響を排除するためである。
【0082】
ｉ行目の初期化期間（Ａ３）では、走査信号／Ｇwr(i)がＬレベルに変化し、制御信号／Ｇcmp(i)がＨレベルに変化し、制御信号／Ｇel(i)がＨレベルに変化する。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態に変化し、トランジスター１２３がオフ状態に変化し、トランジスター１２４がオフ状態に変化する。
【0083】
また、初期化期間（Ａ３）では、制御信号／ＤrstがＨレベルを維持し、制御信号ＧrstがＬレベルに変化し、制御信号ＧopがＨレベル（制御信号／ＧopがＬレベル）に変化し、制御信号／ＧiniがＬレベルを維持する。このため、初期化期間（Ａ３）では、トランジスター６１１がオフ状態を維持し、トランジスター６１２がオフ状態に変化し、トランスミッションゲート６１３がオン状態に変化し、トランジスター６１４がオン状態を維持する。
【0084】
したがって、データ信号出力線１４ｃは電位Ｖiniに維持されるとともに、当該電位Ｖiniは、トランスミッションゲート６１３、データ線１４およびトランジスター１２２を順に介して、トランジスター１２１のゲートノードｇに到達する。
なお、ＤＡ変換回路４１において、初期化期間（Ａ３）では、初期期間（Ａ１）および（Ａ２）の状態、すなわち容量素子Ｃ0～Ｃ9に容量値に応じた電荷の蓄積状態が維持される。
なお、ＤＡ変換回路４１において、初期化期間（Ａ３）では、初期期間（Ａ１）および（Ａ２）の状態、すなわち容量素子Ｃ0～Ｃ9に容量値に応じた電荷の蓄積状態が維持される。
【0085】
初期化期間（Ａ３）の終了後、補償期間（Ｂ）となる。ｉ行目の補償期間（Ｂ）では、走査信号／Ｇwr(i)がＬレベルを維持し、制御信号／Ｇcmp(i)がＬレベルに変化し、制御信号／Ｇel(i)がＨレベルを維持する。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態を維持し、トランジスター１２３がオン状態に変化し、トランジスター１２４がオフ状態を維持する。
【0086】
この補償期間（Ｂ）では、オン状態のトランジスター１２３、データ線１４およびトランジスター１２２を介して、トランジスター１２１がダイオード接続状態になるので、当該トランジスター１２１におけるゲートノードｇおよびソースノードｓの間は、当該トランジスター１２１の閾値電圧（近い電圧）に収束する。なお、このときのトランジスター１２１におけるゲートノードｇおよびデータ線１４の電位を閾値相当電位とする。
【0087】
また、補償期間（Ｂ）では、制御信号／ＤrstがＨレベルを維持し、制御信号ＧrstがＬレベルを維持し、制御信号ＧopがＨレベル（制御信号／ＧopがＬレベル）を維持し、制御信号／ＧiniがＨレベルに変化する。このため、初期化期間（Ａ３）では、トランジスター６１１がオフ状態を維持し、トランジスター６１２がオフ状態を維持し、トランスミッションゲート６１３がオン状態を維持し、トランジスター６１４がオフ状態に変化する。
【0088】
したがって、補償期間（Ｂ）の終期において、データ線１４およびトランジスター１２１のゲートノードｇにおける閾値相当電位は、トランスミッションゲート６１３を介して、容量素子Ｃserの他端および容量素子Ｃ5～Ｃ9の他端に到達する。
【0089】
なお、補償期間（Ｂ）において、容量素子Ｃ0～Ｃ9の一端は、選択回路４１０～４１９により電位ＶLに維持され、容量素子Ｃserの一端および容量素子Ｃ0～Ｃ4の他端は、スイッチＲswのオン状態により、電位Ｖrstに維持される。
電位Ｖrstは、トランジスター１２１における平均的な閾値相当電位に設定される。このため、補償期間（Ｂ）の終期において、容量素子Ｃ0～Ｃ4の両端に印加される電圧と、容量素子Ｃ5～Ｃ9の両端に印加される電圧とは、ほぼ同じである。このため、補償期間（Ｂ）では、依然として容量素子Ｃ0～Ｃ9に容量値に応じた電荷が蓄積されるとみなしてよい。
電位Ｖrstは、トランジスター１２１における平均的な閾値相当電位に設定される。このため、補償期間（Ｂ）の終期において、容量素子Ｃ0～Ｃ4の両端に印加される電圧と、容量素子Ｃ5～Ｃ9の両端に印加される電圧とは、ほぼ同じである。このため、補償期間（Ｂ）では、依然として容量素子Ｃ0～Ｃ9に容量値に応じた電荷が蓄積されるとみなしてよい。
【0090】
補償期間（Ｂ）の終了後、書込期間（Ｃ）となる。ｉ行目の書込期間（Ｃ）では、走査信号／Ｇwr(i)がＬレベルを維持し、制御信号／Ｇcmp(i)がＨレベルに変化し、制御信号／Ｇel(i)がＨレベルを維持する。このため、ｉ行目の画素回路１１０では、トランジスター１２２がオン状態を維持し、トランジスター１２３がオフ状態に変化し、トランジスター１２４がオフ状態を維持する。
【0091】
また、書込期間（Ｃ）では、制御信号／ＤrstがＨレベルを維持し、制御信号ＧrstがＬレベルを維持し、制御信号ＧopがＨレベル（制御信号／ＧopがＬレベル）を維持し、制御信号／ＧiniがＨレベルを維持する。このため、初期化期間（Ａ３）では、トランジスター６１１がオフ状態を維持し、トランジスター６１２がオフ状態を維持し、トランスミッションゲート６１３がオン状態を維持し、トランジスター６１４がオフ状態を維持する。
【0092】
ただし、各列のＤＡ変換回路４１では、制御信号ＲstがＬレベルに変化するので、スイッチＲswがオフ状態に変化する。また、書込期間（Ｃ）では、ビットＤ0～Ｄ9が映像データＶdataに対応した値となる。
【0093】
選択回路４１０～４１４のうち、供給されたビットが「１」である選択回路は、電位ＶPLを選択し、ビットが「０」である選択回路は、電位ＶLを選択する。また、選択回路４１５～４１９のうち、ビットが「１」である選択回路は、電位ＶPHを選択し、ビットが「０」である選択回路は、電位ＶLを選択する。
【0094】
書込期間（Ｃ）において、容量素子Ｃ0～Ｃ9のうち、「０」のビットに対応する容量素子の一端は、補償期間（Ｂ）から電圧変化しないので、データ信号出力線１４ｃ、さらにはオン状態にあるトランスミッションゲート６１３を介したデータ線１４の電圧上昇には寄与しない。
上位５ビットに対応する容量素子Ｃ5～Ｃ9のうち、「１」のビットに対応する容量素子の一端は、書込期間（Ｃ）において電位ＶLから電位ＶPHに変化する。このため、容量素子Ｃ5～Ｃ9のうち、「１」のビットに対応する容量素子が、データ線１４を、補償期間（Ｂ）における閾値相当電位から、当該容量値の重みに応じた分、上昇させる。
下位５ビットに対応する容量素子Ｃ0～Ｃ4のうち、「１」のビットに対応する容量素子の一端は、書込期間（Ｃ）において電位ＶLから電位ＶPLに変化する。ただし、容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃ5～Ｃ9の他端とは異なり、データ線１４とは容量素子Ｃserを介している。このため、容量素子Ｃ0～Ｃ4のうち、「１」のビットに対応する容量素子の一端における電位ＶLから電位ＶPLへの変化分は、圧縮比ｋ（上述した例であれば１／３２）で圧縮されて、データ線１４の電圧を上昇させる。
上位５ビットに対応する容量素子Ｃ5～Ｃ9のうち、「１」のビットに対応する容量素子の一端は、書込期間（Ｃ）において電位ＶLから電位ＶPHに変化する。このため、容量素子Ｃ5～Ｃ9のうち、「１」のビットに対応する容量素子が、データ線１４を、補償期間（Ｂ）における閾値相当電位から、当該容量値の重みに応じた分、上昇させる。
下位５ビットに対応する容量素子Ｃ0～Ｃ4のうち、「１」のビットに対応する容量素子の一端は、書込期間（Ｃ）において電位ＶLから電位ＶPLに変化する。ただし、容量素子Ｃ0～Ｃ4の他端は、容量素子Ｃ5～Ｃ9の他端とは異なり、データ線１４とは容量素子Ｃserを介している。このため、容量素子Ｃ0～Ｃ4のうち、「１」のビットに対応する容量素子の一端における電位ＶLから電位ＶPLへの変化分は、圧縮比ｋ（上述した例であれば１／３２）で圧縮されて、データ線１４の電圧を上昇させる。
【0095】
このように、書込期間（Ｃ）において、例えば（３ｊ－２）列のＤＡ変換回路４１は、（３ｊ－２）列のデータ線１４を、閾値相当電位から、ｉ行（３ｊ－２）列の映像データＶdataに応じた電圧、すなわちｉ行（３ｊ－２）列のＯＬＥＤの輝度を指定する電圧の分だけ上昇させる。
【0096】
ｉ行目の書込期間（Ｃ）では、ｉ行目の画素回路１１０においてトランジスター１２２がオン状態であるので、当該データ線１４の電位は、トランジスター１２１のゲートノードｇに到達して、容量素子１４０によって保持される。
また、ｉ行目の書込期間（Ｃ）では、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態が引き続き継続する。
また、ｉ行目の書込期間（Ｃ）では、ｉ行目の画素回路１１０ではトランジスター１２４のオフ状態が引き続き継続する。
【0097】
走査信号／Ｇwr(i)がＨレベルに変化したときに、ｉ行目の書込期間（Ｃ）が終了する。走査信号／Ｇwr(i)がＨレベルになると、ｉ行目の画素回路１１０ではトランジスター１２２がオフ状態になるが、ゲートノードｇの電位と電位Ｖelとの差の電圧は、容量素子１４０に保持される。
【0098】
書込期間（Ｃ）の終了後、発光期間（Ｄ）になる。ｉ行目の発光期間（Ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、トランジスター１２４がオン状態になる。このため、ＯＬＥＤ１３０には、容量素子１４０によって保持された電圧に応じた電流がトランジスター１２１によって流れる。このため、当該ＯＬＥＤ１３０が、当該電流に応じた光学状態、すなわち輝度で発光した状態になる。
【0099】
なお、図１１は、ｉ行目の走査線１２の選択終了後、発光期間（Ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルになる期間は、間欠的であってもよいし、輝度調整に応じて調整されてもよい。
また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの中間的なレベルを用いてもよい。
また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの中間的なレベルを用いてもよい。
【0100】
図１１においては、ｉ行目の水平走査期間（Ｈ）において、ある１列に対応するＤＡ変換回路４１と、ｉ行目であって当該列に対応する画素回路１１０について着目して説明したが、他の列に対応するＤＡ変換回路４１および画素回路１１０についても同様な動作が実行される。
また、図１１においては、ｉ行目の水平走査期間（Ｈ）について着目し、当該水平走査期間（Ｈ）の動作について説明したが、同様な動作は、１、２、３、…、１０７９、１０８０行目の水平走査期間（Ｈ）について順次実行される。
また、図１１においては、ｉ行目の水平走査期間（Ｈ）について着目し、当該水平走査期間（Ｈ）の動作について説明したが、同様な動作は、１、２、３、…、１０７９、１０８０行目の水平走査期間（Ｈ）について順次実行される。
【0101】
画素回路１１０において、書込期間（Ｃ）および発光期間（Ｄ）において、トランジスター１２１におけるゲートノードｇの電位は、補償期間（Ｂ）における閾値相当電位から、当該画素回路１１０の階調レベルに応じて変化させた電位である。同様な動作が他の画素回路１１０でも実行されるので、実施形態では、１０８０行５７８５列のすべての画素回路１１０にわたってトランジスター１２１の閾値が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れることになる。したがって、本実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能になる。
【0102】
ここで、説明の便宜上、実施形態に対する比較例について説明する。比較例では、端的にいえば、検査回路８０における１階層目の選択回路８２１が、２階層目の選択回路８２２から７階層目の選択回路８２７までと同様な選択回路に置き換えられた構成である。
比較例では、検査動作において、特に図示しないが、選択信号Ｓel_1～Ｓel_7がテスターによって指示される構成になる。一方、表示動作では、テスターから選択信号Ｓel_1～Ｓel_7がテスターによって指示されないので、不定になる、または、選択信号Ｓel_1～Ｓel_7がＬまたはＨレベルで固定される、あるいは、特定の１列だけを選択する選択信号Ｓel_1～Ｓel_7が供給される。
比較例では、検査動作において、特に図示しないが、選択信号Ｓel_1～Ｓel_7がテスターによって指示される構成になる。一方、表示動作では、テスターから選択信号Ｓel_1～Ｓel_7がテスターによって指示されないので、不定になる、または、選択信号Ｓel_1～Ｓel_7がＬまたはＨレベルで固定される、あるいは、特定の１列だけを選択する選択信号Ｓel_1～Ｓel_7が供給される。
【0103】
このような構成の比較例では、表示動作において、例えば同じ映像データＶdata（ビットＤ0～Ｄ9が同じ）が、すべての画素回路１１０に共通に供給された場合、すなわち、いわゆるベタ表示する場合、図１２に示されるように、Ｙ方向に沿って表示ムラが１２２列周期で発生する。この原因について検討する。
【0104】
比較例では、１階層目の選択回路が２列のうち、いずれかのデータ線１４を選択し、２階層目の選択回路８２２が、１階層目の２個の選択回路のうち、いずれかを選択し、以下同様に、７階層目の選択回路８２７が、６階層目の２個の選択回路８２６のうち、いずれかを選択する。
１階層目の選択回路で非選択のデータ線１４は、当該選択回路の入力端で遮断されるのに対し、１階層目の選択回路で選択されたデータ線１４は、２階層目の選択回路８２２の入力端まで延長される。
このため、選択されたデータ線１４の実質的な経路長は、非選択のデータ線１４の経路長よりも長くなってしまう。なお、ここでいうデータ線１４の実質的な経路長とは、データ線１４単体のみならず、トーナメント回路８２において選択されて電気的に接続される配線までを含む。
２階層目の選択回路８２２で非選択のデータ線１４は、当該選択回路８２２の入力端で遮断されるのに対し、２階層目の選択回路８２２で選択されたデータ線１４は、さらに３階層目の選択回路８２３の入力端まで延長される。以下同様に、７階層目の選択回路８２７で非選択のデータ線１４は、当該選択回路８２７の入力端で遮断されるのに対し、７階層目の選択回路８２７で選択されたデータ線１４は、アンプ８４の入力端まで延長される。
１階層目の選択回路で非選択のデータ線１４は、当該選択回路の入力端で遮断されるのに対し、１階層目の選択回路で選択されたデータ線１４は、２階層目の選択回路８２２の入力端まで延長される。
このため、選択されたデータ線１４の実質的な経路長は、非選択のデータ線１４の経路長よりも長くなってしまう。なお、ここでいうデータ線１４の実質的な経路長とは、データ線１４単体のみならず、トーナメント回路８２において選択されて電気的に接続される配線までを含む。
２階層目の選択回路８２２で非選択のデータ線１４は、当該選択回路８２２の入力端で遮断されるのに対し、２階層目の選択回路８２２で選択されたデータ線１４は、さらに３階層目の選択回路８２３の入力端まで延長される。以下同様に、７階層目の選択回路８２７で非選択のデータ線１４は、当該選択回路８２７の入力端で遮断されるのに対し、７階層目の選択回路８２７で選択されたデータ線１４は、アンプ８４の入力端まで延長される。
【0105】
このように、比較例では、表示動作において、７階層の選択回路による選択に応じて、データ線１４の実質的な経路長が異なってしまう。データ線１４には容量が寄生するので、経路長が異なれば、データ線１４に寄生する容量もデータ線１４毎に異なってしまう。
特に本実施形態のＤＡ変換回路４１のように、リセット期間において容量素子Ｃ0～Ｃ9に蓄積された電荷を、出力期間において、ビットＤ0～Ｄ9に応じて持ち上げてデータ信号出力線１４ｃ（データ線１４）に出力する構成では、出力先であるデータ線１４に寄生する容量が異なっていれば、ビットＤ0～Ｄ9が同じ（階調レベルが同じ）であっても、出力期間におけるデータ線１４の電位がデータ線１４毎に異なってしまい、これが表示ムラとなって表れる。
４８個のトーナメント回路８２において１２２列のデータ線１４が選択されるパターンは同じであるので、表示ムラは、１２２列周期で表れることになる。
特に本実施形態のＤＡ変換回路４１のように、リセット期間において容量素子Ｃ0～Ｃ9に蓄積された電荷を、出力期間において、ビットＤ0～Ｄ9に応じて持ち上げてデータ信号出力線１４ｃ（データ線１４）に出力する構成では、出力先であるデータ線１４に寄生する容量が異なっていれば、ビットＤ0～Ｄ9が同じ（階調レベルが同じ）であっても、出力期間におけるデータ線１４の電位がデータ線１４毎に異なってしまい、これが表示ムラとなって表れる。
４８個のトーナメント回路８２において１２２列のデータ線１４が選択されるパターンは同じであるので、表示ムラは、１２２列周期で表れることになる。
【0106】
これに対して、本実施形態では、表示動作においては、配線Ｓ1_aおよび配線Ｓ1_bが常時Ｌレベルであり、配線／Ｓ1_aおよび配線／Ｓ1_bは常時Ｈレベルであるので、１階層目の選択回路８２１において、トランスミッションゲートＳwa、Ｓwbがいずれもオフ状態になる。１個のトーナメント回路８２では、１２２列のデータ線１４が、選択回路８２１の入力端で遮断され、他の４７個のトーナメント回路８２でも同様にデータ線１４が、選択回路８２１の入力端で遮断される。このため、本実施形態では、表示動作において、５８５６列のデータ線１４における実質的な経路長が揃えられる。
したがって、本実施形態によれば、表示動作において５８５６列のデータ線１４に寄生する容量が揃うので、図１２に示されるような表示ムラを抑えることができる。
したがって、本実施形態によれば、表示動作において５８５６列のデータ線１４に寄生する容量が揃うので、図１２に示されるような表示ムラを抑えることができる。
【0107】
テスターの種類、形式等によっては、同時に測定する電圧数が制限されることがある。例えば、同時に測定可能な電圧数が第１実施形態のように「４８」ではなく、より少数の、例えば「４」である場合がある。そこで、同時に測定可能な電圧数が、例えば「４」であるテスターであっても、５８５６列のデータ線１４から出力される電圧を測定することが可能な第２実施形態について説明する。
なお、第２実施形態に係る電気光学装置１０は、第１実施形態とは、検査回路８０の構成が相違するだけで、他の要素は同一である。そこで、第２実施形態は、検査回路８０を主に説明することにする。
なお、第２実施形態に係る電気光学装置１０は、第１実施形態とは、検査回路８０の構成が相違するだけで、他の要素は同一である。そこで、第２実施形態は、検査回路８０を主に説明することにする。
【0108】
図１３は、第２実施形態に係る電気光学装置１０の検査回路８０を示す図である。第２実施形態の検査回路８０では、図において左から順に、トーナメント回路８２およびアンプ８４が４個毎にグループ化される。このため、トーナメント回路８２の個数が第１実施形態と同じ４８個であれば、グループ数は「１２」である。第２実施形態では、テスト出力端子８８が４個であり、各テスト出力端子８８に配線８７が電気的に接続される。
第２実施形態では、１２個のグループに一対一に対応してスイッチ回路８５が設けられる。１２個のスイッチ回路８５には、左から順に選択信号Ｓctl_1～Ｓct_12が例えばテスターから供給され、１個のスイッチ回路８５は、４個のスイッチを含む。１個のスイッチ回路８５に含まれる４個のスイッチは、対応する選択信号がＨレベルであれば一斉にオン状態になり、Ｌレベルであれば一斉にオフ状態になる。
第２実施形態では、１２個のグループに一対一に対応してスイッチ回路８５が設けられる。１２個のスイッチ回路８５には、左から順に選択信号Ｓctl_1～Ｓct_12が例えばテスターから供給され、１個のスイッチ回路８５は、４個のスイッチを含む。１個のスイッチ回路８５に含まれる４個のスイッチは、対応する選択信号がＨレベルであれば一斉にオン状態になり、Ｌレベルであれば一斉にオフ状態になる。
【0109】
各スイッチの一端はアンプ８４の出力端に接続され、各スイッチの他端は、４本の配線８７のうち、次の関係にある１本の配線８７に接続される。詳細には、１個のグループに属する４個のトーナメント回路８２のうち、左から数えて１個目に対応するアンプ８４の出力端に一端が接続されたスイッチの他端は、１番目の配線８７に接続される。左から数えて２個目に対応するアンプ８４の出力端に一端が接続されたスイッチの他端は、２番目の配線８７に接続される。同様に、左から数えて３個目に対応するアンプ８４の出力端に一端が接続されたスイッチの他端は、３番目の配線８７に接続され、左から数えて４個目に対応するアンプ８４の出力端に一端が接続されたスイッチの他端は、４番目の配線８７に接続される。
【0110】
検査動作においてテスターは、１２個のグループのうち、１個を選択し、選択したグループへの選択信号のみをＨレベルにする。例えばテスターは、左から数えて１番目のグループを選択する場合、選択信号Ｓct_1～Ｓct_12のうち、選択信号Ｓct_1のみをＨレベルとし、他の選択信号Ｓct_2～Ｓct_12をＬレベルにする。
テスターは、１つのグループを選択している期間において、選択信号Ｓel_1a、Ｓel_1b、Ｓel2～Ｓel_7によって、１２２列のうち、１列のデータ線１４を選択する。選択されたデータ線１４の電圧は、アンプ８４で増幅されてテスト出力端子８８から出力される。このため、テスターは、選択したデータ線１４から出力された電圧が所定の範囲以内であるか否かをチェックする。このチェックを、１２２列のデータ線１４を順番に選択しながら、かつ、４個のテスト出力端子８８から出力される電圧について、それぞれ実行する。
さらに、このような動作を、テスターは、１２個のグループを順番に１個ずつ選択しながら繰り返すことで、５８５６列のデータ線１４に出力された電圧が所定の範囲以内であるか否かをチェックする。
テスターは、１つのグループを選択している期間において、選択信号Ｓel_1a、Ｓel_1b、Ｓel2～Ｓel_7によって、１２２列のうち、１列のデータ線１４を選択する。選択されたデータ線１４の電圧は、アンプ８４で増幅されてテスト出力端子８８から出力される。このため、テスターは、選択したデータ線１４から出力された電圧が所定の範囲以内であるか否かをチェックする。このチェックを、１２２列のデータ線１４を順番に選択しながら、かつ、４個のテスト出力端子８８から出力される電圧について、それぞれ実行する。
さらに、このような動作を、テスターは、１２個のグループを順番に１個ずつ選択しながら繰り返すことで、５８５６列のデータ線１４に出力された電圧が所定の範囲以内であるか否かをチェックする。
【0111】
第２実施形態によれば、テスターが同時に測定する電圧数が「４８」よりも小さい「４」であっても、５８５６列のデータ線１４から出力される電圧が測定可能になる。
なお、第２実施形態においても、第１実施形態と同様に、表示動作において５８５６列のデータ線１４に寄生する容量が揃うので、図１２に示されるような表示ムラを抑えることができる。
なお、第２実施形態においても、第１実施形態と同様に、表示動作において５８５６列のデータ線１４に寄生する容量が揃うので、図１２に示されるような表示ムラを抑えることができる。
【0112】
上述した第１実施形態および第２実施形態（以下、実施形態等と呼ぶ）では、以下のように種々の変形または応用が可能である。
【0113】
実施形態等において、発光素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の発光素子を用いてもよい。例えば発光素子としてＬＥＤを用いてもよいし、照明機構を併用した液晶素子であってもよい。すなわち、発光素子としては、データ線１４の電圧に応じた光学状態になる電気光学素子であればよい。
実施形態等では、ＤＡ変換回路４１として１０ビットの変換例を示したが、これに限られない。
実施形態等では、ＤＡ変換回路４１として１０ビットの変換例を示したが、これに限られない。
【0114】
実施形態等では、画素回路１１０におけるトランジスター１２１の閾値電圧を補償する構成としたが、閾値電圧を補償しない構成、具体的にはトランジスター１２３が省略された構成にしてもよい。
トランジスター１２１～１２４、６１１、６１２、６１４のチャネル型は、実施形態等に限定されない。また、これらのトランジスター１２１～１２４、６１１、６１２、６１４は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲート６１３、Ｓwa、Ｓwb、Ｓwc、Ｓwdについては、一方のチャネル型のトランジスターに置き換えてもよい。
トランジスター１２１～１２４、６１１、６１２、６１４のチャネル型は、実施形態等に限定されない。また、これらのトランジスター１２１～１２４、６１１、６１２、６１４は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲート６１３、Ｓwa、Ｓwb、Ｓwc、Ｓwdについては、一方のチャネル型のトランジスターに置き換えてもよい。
【0115】
次に、実施形態等に係る電気光学装置１０を適用した電子機器について説明する。電気光学装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。
【0116】
図１４は、ヘッドマウントディスプレイの外観を示す図であり、図１５は、その光学的な構成を示す図である。
まず、図１４に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１５に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図１５において左になるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右になるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
まず、図１４に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１５に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図１５において左になるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右になるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【0117】
この構成において、ヘッドマウントディスプレイ３００の装着者は、電気光学装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌが表示し、右眼用画像を電気光学装置１０Ｒが表示すると、装着者に、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌが表示し、右眼用画像を電気光学装置１０Ｒが表示すると、装着者に、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
【0118】
なお、電気光学装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダー、携帯情報端末、腕時計の表示部、投写式プロジェクターのライトバルブなどにも適用可能である。
【0119】
以上に例示した形態から、例えば以下の態様が把握される。
【0120】
ひとつの態様（態様１）に係る電気光学装置の駆動回路では、第１階調データをアナログの信号に変換して第１データ線に供給する第１変換回路と、第２階調データをアナログの信号に変換して第２データ線に供給する第２変換回路と、第３階調データをアナログの信号に変換して第３データ線に供給する第３変換回路と、第４階調データをアナログの信号に変換して第４データ線に供給する第４変換回路と、第１選択回路、第２選択回路および第３選択回路を含むトーナメント回路と、テスト出力端子と、を含み、第１動作において、前記第１選択回路は、前記第１データ線または前記第２データ線を選択して、前記第３選択回路における一方の入力端に電気的に接続し、前記第２選択回路は、前記第３データ線または前記第４データ線を選択して、前記第３選択回路における他方の入力端に電気的に接続し、前記第３選択回路は、前記一方の入力端または前記他方の入力端を選択し、所定条件を満たす場合に、前記トーナメント回路の出力とし、前記テスト出力端子には、前記トーナメント回路の選択に基づく電圧が表れ、第２動作において、前記第１選択回路は、前記第１データ線および前記第２データ線の双方を、前記第３選択回路における一方の入力端と電気的に非接続とし、前記第２選択回路は、前記第３データ線および前記第４データ線の双方を、前記第３選択回路における他方の入力端と電気的に非接続とする。
態様１によれば、データ線に寄生する容量に起因する表示ムラを抑えることができる。
態様１によれば、データ線に寄生する容量に起因する表示ムラを抑えることができる。
【0121】
検査動作が第１動作の一例であり、表示動作が第２動作の一例である。
１列目のデータ線１４が第１データ線の一例であり、２列目のデータ線１４が第２データ線の一例であり、３列目のデータ線１４が第３データ線の一例であり、４列目のデータ線１４が第４データ線の一例である。
１列目に対応するＤＡ変換回路４１が第１変換回路の一例であり、２列目に対応するＤＡ変換回路４１が第２変換回路の一例であり、３列目に対応するＤＡ変換回路４１が第３変換回路の一例であり、４列目に対応するＤＡ変換回路４１が第４変換回路の一例である。
トーナメント回路８２において、１階層目であって、１列目のデータ線１４および２列目のデータ線１４を入力する選択回路８２１が第１選択回路の一例であり、３列目のデータ線１４および４列目のデータ線１４を入力する選択回路８２１が第２選択回路の一例である。また、２階層目であって図８において左から数えて１番目の選択回路８２２が第３選択回路の一例である。
なお、所定条件とは、第３選択回路での選択結果が最終的にトーナメント回路の出力となる条件をいい、具体的には、２階層目であって１番目の選択回路８２２が、３～７階層目であって１番目の選択回路８２３～８３７によって選択されるときの条件をいう。
１列目のデータ線１４が第１データ線の一例であり、２列目のデータ線１４が第２データ線の一例であり、３列目のデータ線１４が第３データ線の一例であり、４列目のデータ線１４が第４データ線の一例である。
１列目に対応するＤＡ変換回路４１が第１変換回路の一例であり、２列目に対応するＤＡ変換回路４１が第２変換回路の一例であり、３列目に対応するＤＡ変換回路４１が第３変換回路の一例であり、４列目に対応するＤＡ変換回路４１が第４変換回路の一例である。
トーナメント回路８２において、１階層目であって、１列目のデータ線１４および２列目のデータ線１４を入力する選択回路８２１が第１選択回路の一例であり、３列目のデータ線１４および４列目のデータ線１４を入力する選択回路８２１が第２選択回路の一例である。また、２階層目であって図８において左から数えて１番目の選択回路８２２が第３選択回路の一例である。
なお、所定条件とは、第３選択回路での選択結果が最終的にトーナメント回路の出力となる条件をいい、具体的には、２階層目であって１番目の選択回路８２２が、３～７階層目であって１番目の選択回路８２３～８３７によって選択されるときの条件をいう。
【0122】
態様１の具体的な態様２に係る電気光学装置の駆動回路において、前記第１選択回路は、前記第１データ線と前記第３選択回路における一方の入力端との間で、第１選択信号に基づいてオン状態またはオフ状態になる第１スイッチング素子と、前記第２データ線と前記第３選択回路における一方の入力端との間で、第２選択信号に基づいてオン状態またはオフ状態になる第２スイッチング素子と、を含み、前記第２選択回路は、前記第３データ線と前記第３選択回路における他方の入力端との間で、前記第１選択信号に基づいてオン状態またはオフ状態になる第３スイッチング素子と、前記第４データ線と前記第３選択回路における他方の入力端との間で、前記第２選択信号に基づいてオン状態またはオフ状態になる第４スイッチング素子と、を含む。
１番目の選択回路８２１において、トランスミッションゲートＳwaが第１スイッチング素子の一例であり、トランスミッションゲートＳwbが第２スイッチング素子の一例である。２番目の選択回路８２１において、トランスミッションゲートＳwaが第３スイッチング素子の一例であり、トランスミッションゲートＳwbが第４スイッチング素子の一例である。選択信号Ｓel_1aが第１選択信号の一例であり、選択信号Ｓel_1bが第２選択信号の一例である。
１番目の選択回路８２１において、トランスミッションゲートＳwaが第１スイッチング素子の一例であり、トランスミッションゲートＳwbが第２スイッチング素子の一例である。２番目の選択回路８２１において、トランスミッションゲートＳwaが第３スイッチング素子の一例であり、トランスミッションゲートＳwbが第４スイッチング素子の一例である。選択信号Ｓel_1aが第１選択信号の一例であり、選択信号Ｓel_1bが第２選択信号の一例である。
【0123】
態様２の具体的な態様３に係る電気光学装置の駆動回路において、前記トーナメント回路で選択された信号を増幅して、前記テスト出力端子に供給するアンプを含む。態様３によれば、データ線１４の出力インピーダンスが高い場合でも、データ線１４の電圧を正確に測定することができる。
【0124】
態様１の別の具体的な態様４に係る電気光学装置の駆動回路において、前記トーナメント回路は、ｐ（ｐは２以上の整数）個であり、前記テスト出力端子は、ｑ（ｑはｑ＜ｐを満たす整数）個であり、前記ｐ個のトーナメント回路に基づく信号のうち、ｑ個を選択して、前記ｑ個のテスト出力端子に一対一に電気的に接続するスイッチ回路を含む。態様４によれば、複数のトーナメント回路で選択された信号を、少ない数のテスト出力端子で測定することができる。
【0125】
態様４の具体的な態様５に係る電気光学装置の駆動回路において、前記ｐ個のトーナメント回路で選択された信号を増幅して、前記ｐ個のトーナメント回路に基づく信号として出力するｑ個のアンプを含む。態様５によれば、データ線１４の出力インピーダンスが高い場合でも、データ線１４の電圧を正確に測定することができる。
【0126】
態様６に係る電気光学装置は、態様１に係る電気光学装置の駆動回路が走査線を選択する走査線駆動回路を含み、前記走査線および前記第１データ線の交差に対応して設けられ、前記走査線が選択されたときの第１データ線の電圧に応じて発光する発光素子を含む第１画素回路と、前記走査線および前記第２データ線の交差に対応して設けられ、前記走査線が選択されたときの第２データ線の電圧に応じて発光する発光素子を含む第２画素回路と、前記走査線および前記第３データ線の交差に対応して設けられ、前記走査線が選択されたときの第３データ線の電圧に応じて発光する発光素子を含む第３画素回路と、前記走査線および前記第４データ線の交差に対応して設けられ、前記走査線が選択されたときの第４データ線の電圧に応じて発光する発光素子を含む第４画素回路と、を有する。
ある１行の走査線と、１列目のデータ線との交差に対応する画素回路１１０が第１画素回路の一例であり、ある１行の走査線と、２列目のデータ線との交差に対応する画素回路１１０が第２画素回路の一例であり、ある１行の走査線と、３列目のデータ線との交差に対応する画素回路１１０が第３画素回路の一例であり、ある１行の走査線と、４列目のデータ線との交差に対応する画素回路１１０が第４画素回路の一例である。
ある１行の走査線と、１列目のデータ線との交差に対応する画素回路１１０が第１画素回路の一例であり、ある１行の走査線と、２列目のデータ線との交差に対応する画素回路１１０が第２画素回路の一例であり、ある１行の走査線と、３列目のデータ線との交差に対応する画素回路１１０が第３画素回路の一例であり、ある１行の走査線と、４列目のデータ線との交差に対応する画素回路１１０が第４画素回路の一例である。
【0127】
態様７に係る電子機器では、態様６に係る電気光学装置を含む。
【符号の説明】
【0128】
１０…電気光学装置、１２…走査線、１４…データ線、２０…制御回路、４０…データ信号出力回路、４１…ＤＡ変換回路、６０…初期化回路、８２…トーナメント回路、８４…アンプ、８５…スイッチ回路、８８…テスト出力端子、１１０、１１０Ｒ、１１０Ｇ、１１０Ｂ…画素回路、１２０…走査線駆動回路、８２１～８２７…選択回路、Ｓwa、Ｓwb…トランスミッションゲート。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】