特開 2024-104948 プロセッサ及びプロセッサの制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024104948

(43)【公開日】2024-08-06

(54)【発明の名称】プロセッサ及びプロセッサの制御方法

(51)【国際特許分類】

   G06F 9/30 20180101AFI20240730BHJP

【ＦＩ】

G06F9/30 380Z

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023009405

(22)【出願日】2023-01-25

(71)【出願人】

【識別番号】515130201

【氏名又は名称】株式会社Ｐｒｅｆｅｒｒｅｄ Ｎｅｔｗｏｒｋｓ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】名村 健

【テーマコード（参考）】

5B033

【Ｆターム（参考）】

5B033BE07

5B033FA02

(57)【要約】

【課題】ハードウェア起因により命令の実行が停止する場合に、消費電力の急激な変動を抑制する。
【解決手段】プロセッサは、命令を実行する命令実行部と、前記命令実行部に実行させる命令を出力する命令供給部と、前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する命令選択部と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

命令を実行する命令実行部と、
前記命令実行部に実行させる命令を出力する命令供給部と、
前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する命令選択部と、を有する、
プロセッサ。

【請求項2】

前記他の命令は、少なくとも前記命令供給部からの命令の受信が停止する前に前記命令供給部から受信した第１の命令に基づく命令又は前記第１の命令の消費電力に基づいて決定される命令のいずれかである、
請求項１に記載のプロセッサ。

【請求項3】

前記他の命令は、前記命令供給部からの命令の受信が停止する直前に前記命令供給部から受信した命令に基づく命令である、
請求項２に記載のプロセッサ。

【請求項4】

前記他の命令は、消費電力に基づいて決定された命令である、
請求項１に記載のプロセッサ。

【請求項5】

前記命令選択部は、前記命令供給部からの命令の受信が停止した場合、前記命令実行部が同じ命令を２回以上連続して実行するように前記他の命令を出力する、
請求項１に記載のプロセッサ。

【請求項6】

前記命令実行部による命令の実行結果が書き込まれるメモリ、を更に有し、
前記他の命令の実行結果は、前記メモリに書き込まれない、
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。

【請求項7】

前記命令供給部が出力した命令を保持する命令保持部、を更に有し、
前記他の命令は、前記命令保持部に保持された命令である、
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。

【請求項8】

前記他の命令は、前記命令供給部からの命令の受信が停止する直前に前記命令保持部に保持された命令である、
請求項７に記載のプロセッサ。

【請求項9】

前記命令実行部による命令の実行結果が書き込まれるメモリ、を更に有し、
前記命令供給部が出力した命令を保持することは、前記命令供給部が出力した命令を、前記メモリへの実行結果の書き込みを抑止する命令に変更して保持することを含み、
前記他の命令は、前記変更して保持された命令である、
請求項７に記載のプロセッサ。

【請求項10】

前記命令供給部は、前記命令実行部に出力する命令がない場合、命令の出力を停止し、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する、
請求項７に記載のプロセッサ。

【請求項11】

前記命令供給部は、前記命令実行部が命令の実行をできない場合に生成されるウェイト指示を受信した場合、命令の出力を停止し、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する、
請求項７に記載のプロセッサ。

【請求項12】

前記命令供給部が命令を出力しない場合、又は、前記命令実行部が命令を実行できない場合、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する選択制御部を有する、
請求項７に記載のプロセッサ。

【請求項13】

前記命令選択部は、前記命令供給部からの命令の受信が再開されるまで、前記命令実行部に前記他の命令を複数回出力する、
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。

【請求項14】

前記命令実行部が複数の演算器を含み、ＳＩＭＤ（Single Instruction Multiple Data）プロセッサとして動作する、
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。

【請求項15】

命令を実行する命令実行部と、前記命令実行部に実行させる命令を出力する命令供給部と、を有するプロセッサの制御方法であって、
前記プロセッサが有する命令選択部が、前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する、
プロセッサの制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、プロセッサ及びプロセッサの制御方法に関する。

【背景技術】

【0002】

消費電力が大きい命令の前にプリアクセス命令を記述した命令コードをプロセッサに実行させることで、プロセッサの消費電力を徐々に大きくして誤動作を抑制する手法が知られている。

【0003】

しかしながら、プロセッサへの命令の転送の遅れ、又は、データ依存性による命令の実行待ち等、ハードウェア起因により命令の実行が停止する場合に消費電力を適切に制御する手法は提案されていない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示では、ハードウェア起因により命令の実行が停止する場合に、プロセッサの消費電力の急激な変動を抑制する。

【課題を解決するための手段】

【0005】

本発明の実施形態のプロセッサは、命令を実行する命令実行部と、前記命令実行部に実行させる命令を出力する命令供給部と、前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する命令選択部と、を有する。

【図面の簡単な説明】

【0006】

【図1】本発明の一実施形態におけるプロセッサの構成の一例を示すブロック図である。

【図2】図１のプロセッサの動作の一例を示す説明図である。

【図3】図１の命令保持部及び命令選択部がないプロセッサの動作の一例を示す説明図である。

【図4】本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。

【図5】本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。

【図6】図５のプロセッサの動作の一例を示す説明図である。

【図7】本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。

【図8】図１に示したプロセッサが搭載される計算機のハードウェア構成の一例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下では、信号が伝達される信号線には、信号名と同じ符号を使用する。特に限定されないが、以下で説明するプロセッサは、サーバ等のコンピュータに搭載され、プログラム（命令）を実行することで、ニューラルネットワークの訓練又は推論において畳み込み演算等を実行してもよい。プロセッサは、１つの命令を同時に実行する演算器の数が多いＳＩＭＤ（Single Instruction Multiple Data）プロセッサとして動作してもよい。なお、以下で説明するプロセッサは、科学技術計算などに使用されてもよい。また、図１、図４、図５、図７に含まれる矩形又は台形で示す複数のブロックのうち、２以上のブロックは、１つにマージされてもよい。すなわち、１つのブロックの機能が他のブロックで実現されてもよい。複数のブロックの各々は、例えば、１又は複数の回路により実現される。

【0008】

図１は、本発明の一実施形態におけるプロセッサの構成の一例を示すブロック図である。図１に示すプロセッサ１００は、命令メモリ１０、命令供給機構２０及び命令実行機構３０を有する。命令供給機構２０は、命令供給部２１、命令保持部２２及び命令選択部２３を有し、命令実行機構３０に命令ＩＮＳを供給する制御を実施する。命令実行機構３０は、命令デコーダ３１、命令実行部３２、メモリ３３、遅延部３４及びアンド回路３５を有し、命令供給機構２０から受信する命令ＩＮＳを実行する制御を実施する。なお、命令選択部２３は、命令供給機構２０でなく、命令実行機構３０に含まれてもよい。

【0009】

なお、命令メモリ１０、命令供給機構２０及び命令実行機構３０は、命令メモリ回路１０、命令供給回路ブロック２０及び命令実行回路ブロック３０として実現されてもよい。命令供給部２１、命令保持部２２及び命令選択部２３は、命令供給回路２１、命令保持回路２２及び命令選択回路２３として実現されてもよい。命令デコーダ３１、命令実行部３２、メモリ３３及び遅延部３４は、命令デコーダ回路３１、命令実行回路３２、メモリ回路３３及び遅延回路３４として実現されてもよい。

【0010】

命令メモリ１０は、外部メモリ１１０から転送される命令ＩＮＳを保持し、保持している命令ＩＮＳを命令供給部２１に順次出力する。例えば、命令メモリ１０は、プロセッサ１００の外部に接続される外部メモリ１１０からの命令ＩＮＳの転送が遅れ、保持する命令ＩＮＳがなくなった場合、命令供給部２１への命令ＩＮＳの出力を停止する。なお、命令メモリ１０は、命令供給部２１からの要求に基づいて命令ＩＮＳを命令供給部２１に出力してもよい。

【0011】

命令供給部２１は、命令メモリ１０から受信する命令ＩＮＳを命令保持部２２及び命令選択部２３に出力する。例えば、命令供給部２１は、ウェイト信号／ＷＡＩＴ及び命令ＩＮＳの出力を示す命令出力信号ＯＵＴに基づいて選択信号ＳＥＬの論理を生成するアンド回路２１ａを有する。アンド回路２１ａは、命令出力信号ＯＵＴ、ウェイト信号／ＷＡＩＴ、又は、命令出力信号ＯＵＴ及びウェイト信号／ＷＡＩＴがロウレベルの場合、ロウレベルの選択信号ＳＥＬを出力する。ロウレベルの命令出力信号ＯＵＴは、命令供給部２１が命令ＩＮＳを出力しないことを示す。ロウレベルのウェイト信号／ＷＡＩＴは、演算実行部３２が命令ＩＮＳを実行できないことを示す。アンド回路２１ａは、命令出力信号ＯＵＴ及びウェイト信号／ＷＡＩＴがともにハイレベルの場合、ハイレベルの選択信号ＳＥＬを出力する。なお、命令供給部２１は、命令ＩＮＳを受信順に保持する命令キューを有してもよい。

【0012】

命令供給部２１は、命令実行機構３０へ出力可能な命令ＩＮＳがある場合、ハイレベルの命令出力信号ＯＵＴを生成する。命令供給部２１は、命令実行機構３０へ出力可能な命令ＩＮＳがなく、命令ＩＮＳの出力を停止する場合、ロウレベルの命令出力信号ＯＵＴを生成する。命令実行機構３０は、命令実行機構３０内の回路がビジー状態で命令ＩＮＳを受け付けることができない場合、ロウレベルのウェイト信号／ＷＡＩＴを出力する。命令実行機構３０は、命令ＩＮＳを受け付け可能な場合、ハイレベルのウェイト信号／ＷＡＩＴを出力する。ウェイト信号／ＷＡＩＴは、ウェイト指示の一例である。

【0013】

命令供給部２１は、命令実行機構３０へ出力可能な命令ＩＮＳがあり、かつ、命令実行機構３０からハイレベルのウェイト信号／ＷＡＩＴを受信している場合、命令ＩＮＳ及びハイレベルの選択信号ＳＥＬを命令選択部２３及び遅延部３４に出力する。命令供給部２１は、命令実行機構３０へ出力する命令ＩＮＳがない場合、命令ＩＮＳの出力を停止し、命令実行機構３０からのウェイト信号／ＷＡＩＴの論理にかかわらずロウレベルの選択信号ＳＥＬを命令選択部２３及び遅延部３４に出力する。ロウレベルの選択信号ＳＥＬは、命令保持部２２に保持された命令ＩＮＳを出力させる信号である。命令供給部２１は、命令実行機構３０からのロウレベルのウェイト信号／ＷＡＩＴを受信している場合、命令実行機構３０への出力可能な命令ＩＮＳの有無にかかわらず、命令ＩＮＳの出力を停止し、ロウレベルの選択信号ＳＥＬを命令選択部２３及び遅延部３４に出力する。ロウレベルのウェイト信号／ＷＡＩＴは、命令実行部３２が命令ＩＮＳを実行できない場合に命令実行機構３０により生成される。

【0014】

命令保持部２２は、命令供給部２１から出力される命令ＩＮＳをそのまま保持し、保持した命令ＩＮＳを命令選択部２３に出力してもよい。命令保持部２２は、命令供給部２１から出力される命令ＩＮＳの少なくとも一部を変更して（例えば、書き換えて）保持し、保持した命令ＩＮＳを命令選択部２３に出力してもよい。命令保持部２２は、命令供給部２１から命令ＩＮＳが出力されない場合、命令供給部２１から新たな命令ＩＮＳが出力されるまで、命令供給部２１が最後（例えば、直前）に出力した命令ＩＮＳを、命令選択部２３に繰り返し出力する。命令保持部２２が保持する命令ＩＮＳは、他の命令の一例である。

【0015】

なお、命令保持部２２は、複数の消費電力にそれぞれ対応する複数の代用命令ＩＮＳを予め保持しておき、命令供給部２１から出力された命令ＩＮＳの消費電力に近い代用命令ＩＮＳを命令選択部２３に出力してもよい。複数の代用命令ＩＮＳを保持する命令保持部２２は、命令供給部２１から出力される命令ＩＮＳを保持して命令選択部２３に出力する命令保持部２２に比べて回路規模が大きくなる。

【0016】

命令選択部２３は、選択信号ＳＥＬがハイレベル（"１"）の場合、命令供給部２１から受信した命令ＩＮＳを選択して命令デコーダ３１に出力する。命令選択部２３は、選択信号ＳＥＬがロウレベル（"０"）の場合、命令保持部２２から受信した命令ＩＮＳを選択して命令デコーダ３１に出力する。ハイレベルの選択信号ＳＥＬは、命令供給部２１から命令ＩＮＳが出力されることを示し、ロウレベルの選択信号ＳＥＬは、命令供給部２１からの命令ＩＮＳの出力が停止されることを示す。換言すれば、ハイレベルの選択信号ＳＥＬは、命令選択部２３が命令供給部２１から命令ＩＮＳを受信することを示し、ロウレベルの選択信号ＳＥＬは、命令選択部２３による命令供給部２１からの命令ＩＮＳの受信が停止することを示す。なお、実際の動作では、命令選択部２３による命令ＩＮＳの選択は、命令実行機構３０からのウェイト信号ＷＡＩＴの論理も含めて決められる。

【0017】

ここで、命令供給部２１からの命令ＩＮＳの受信の停止は、命令メモリ１０からの命令ＩＮＳの供給が遅れるなどにより命令供給部２１が命令ＩＮＳを出力できなかった場合、命令選択部２３が命令を受信しなかった場合、命令供給部２１が命令ＩＮＳを出力したが、何らかの理由により命令選択部２３が命令ＩＮＳを受信できなかった場合、データの依存性により命令実行部３２が命令ＩＮＳを実行できないことに基づいて命令供給部２１が命令の出力を停止した場合などを含む。以降の説明においても、命令供給部２１（図４、図７の命令供給部２１Ａも同様）からの命令ＩＮＳの受信の停止は、命令ＩＮＳを出力できなかった場合、命令選択部２３が命令を受信しなかった場合、命令供給部２１が出力した命令ＩＮＳを命令選択部２３が受信できなかった場合、命令実行部３２が命令ＩＮＳを実行できないことに基づいて命令供給部２１が命令の出力を停止した場合などを含む。命令選択部２３は、命令供給部２１からの命令ＩＮＳの出力が停止した場合、命令保持部２２に保持されている他の命令を選択し、命令デコーダ３１を介して命令実行部３２に出力する。

【0018】

命令保持部２２及び命令選択部２３により、命令供給部２１から出力される命令ＩＮＳが途切れた場合にも、命令供給部２１が最後に出力した命令ＩＮＳを命令デコーダ３１に繰り返し出力することができる。これにより、命令供給部２１からの命令ＩＮＳの出力が途切れる場合にも、命令実行部３２は、命令ＩＮＳを途切れることなく実行することができる。

【0019】

したがって、プロセッサ１００は、命令供給部２１からの命令ＩＮＳの出力が途切れる場合にも、消費電力が急激に低下することを抑止することができ、電源ノイズの発生を抑制することができる。この結果、電源ノイズによるプロセッサ１００の誤動作を抑止することができ、プロセッサ１００の信頼性を向上することができる。この際、命令ＩＮＳのコーディング時には想定できない、ハードウェア又はプロセッサ１００の動作に起因して命令供給部２１から命令ＩＮＳの出力が停止する場合にも、消費電力が急激に低下することを抑制することができる。

【0020】

命令実行機構３０は、例えば、命令実行部３２での命令ＩＮＳの実行中又は実行待ちのため、新たな命令ＩＮＳを処理できない場合、ロウレベルのウェイト信号／ＷＡＩＴを出力する。命令ＩＮＳの実行待ちは、命令ＩＮＳ間でのデータ依存性によるデータの待ち合わせ等により発生する。又、命令実行機構３０は、例えば、命令実行部３２が命令ＩＮＳの実行に使用するデータをメモリ３３から受信するまでロウレベルのウェイト信号／ＷＡＩＴを出力する。

【0021】

例えば、メモリ３３は、レジスタファイルである。なお、メモリ３３は、命令実行部３２に接続されるレジスタファイルと、レジスタファイルに接続される内部メモリを有してもよい。メモリ３３は、図示しないバスを介して外部メモリ１１０等の他のメモリに接続される。

【0022】

遅延部３４は、選択信号ＳＥＬを受信し、命令デコーダ３１によるデコード時間と命令実行部３２による命令ＩＮＳの実行時間の合計だけ遅らせて、遅延選択信号ＳＥＬＤとしてアンド回路３５に出力する。遅延選択信号ＳＥＬＤの論理は、選択信号ＳＥＬの論理と同じである。

【0023】

命令デコーダ３１は、命令選択部２３から受信する命令ＩＮＳをデコードし、命令実行部３２に命令ＩＮＳを実行させる制御情報ＥＸを生成し、生成した制御情報ＥＸを命令実行部３２に出力する。なお、命令実行部３２が複数種の実行部を有する場合、命令デコーダ３１は、命令ＩＮＳのデコード結果に応じて決定した実行部に制御情報ＥＸを出力する。

【0024】

この実施形態では、命令保持部２２は、命令供給部２１から出力される命令ＩＮＳをそのまま命令選択部２３に出力する。このため、命令デコーダ３１は、命令供給部２１から出力される命令ＩＮＳと、命令保持部２２から出力される命令ＩＮＳとを区別することなくデコードすることができる。したがって、プロセッサ１００は、既存の命令セットアーキテクチャを使用して動作することができ、新たな命令セットを設計する場合に比べてプロセッサ１００の開発期間を短縮することができる。

【0025】

なお、命令ＩＮＳが命令実行部３２によりそのまま実行可能な制御情報（デコード済みの制御情報）を含む場合、命令実行機構３０は、命令デコーダ３１を持たなくてもよい。この場合、命令選択部２３から出力される命令ＩＮＳは、命令実行部３２に直接出力される。

【0026】

命令実行部３２は、例えば、演算器を含む。命令実行部３２は、制御情報ＥＸにしたがって、メモリ３３に保持されたデータを使用して命令を実行し、実行結果データ又はステータスフラグ等の実行結果をメモリ３３に書き込むためのハイレベルのライトイネーブル信号ＷＥを出力する。例えば、ハイレベルのライトイネーブル信号ＷＥは、実行結果のメモリ３３への書き込み許可を示す。

【0027】

アンド回路３５は、遅延選択信号ＳＥＬＤがハイレベルの場合、命令実行部３２からのハイレベルのライトイネーブル信号ＷＥをメモリ３３に出力し、メモリ３３に実行結果を書き込ませる。アンド回路３５は、遅延選択信号ＳＥＬＤがロウレベルの場合、命令実行部３２からのハイレベルのライトイネーブル信号ＷＥのメモリ３３への出力を抑止する。アンド回路３５は、命令保持部２２に保持された命令ＩＮＳの命令実行部３２による実行結果のメモリ３３への書き込みを抑止する。

【0028】

これにより、命令保持部２２から出力された命令ＩＮＳの命令実行部３２による実行結果がメモリ３３に書き込まれることを抑止することができる。すなわち、命令メモリ１０から供給される命令列に含まれない命令ＩＮＳの実行により、データレジスタ又はステータスレジスタ等に保持される実行結果データ又はステータスフラグ等であるコンテキストが書き換わることを抑止することができる。

【0029】

図２は、図１のプロセッサ１００の動作の一例を示す説明図である。図２では、説明の簡単化のため、命令メモリ１０、命令供給部２１及び命令保持部２２は、サイクル毎に命令ＩＮＳを出力し、命令デコーダ３１は、サイクル毎に命令ＩＮＳをデコードし、命令実行部３２は、サイクル毎に命令ＩＮＳを実行するとする。

【0030】

各命令ＩＮＳの後の括弧内に付した数字は、命令メモリ１０から出力される命令ＩＮＳの識別番号を示す。各制御情報ＥＸの後の括弧内に付した数字は、命令ＩＮＳの識別番号に対応する識別番号を示す。網掛けで示す命令ＩＮＳは、命令保持部２２から出力された命令ＩＮＳを示し、網掛けで示す制御情報ＥＸは、網掛けで示す命令ＩＮＳのデコードにより生成された制御情報ＥＸを示す。

【0031】

命令メモリ１０は、命令ＩＮＳを命令供給部２１に順次出力し、出力する命令ＩＮＳがなくなったとき、命令ＩＮＳの出力を停止する。命令供給部２１は、命令メモリ１０から受信する命令ＩＮＳを順次出力する。命令供給部２１は、命令メモリ１０からの命令ＩＮＳの出力が停止された場合、又は、命令供給機構２０からロウレベルのウェイト信号／ＷＡＩＴを受信した場合、命令ＩＮＳの出力を停止する。図２では、命令供給部２１は、命令メモリ１０からの命令ＩＮＳの出力の停止に基づいて、命令保持部２２及び命令選択部２３への命令ＩＮＳの出力を停止する。命令供給部２１は、命令ＩＮＳの出力を停止している間、選択信号ＳＥＬをロウレベルに設定する。

【0032】

命令保持部２２は、命令供給部２１から出力される命令ＩＮＳを命令選択部２３に出力し、命令供給部２１から命令ＩＮＳが出力されない場合、命令供給部２１から最後に出力された命令ＩＮＳを、命令選択部２３に繰り返し出力する。命令選択部２３は、選択信号ＳＥＬがハイレベルの期間、命令供給部２１からの命令ＩＮＳを命令デコーダ３１に出力し、選択信号ＳＥＬがロウレベルの期間、命令保持部２２からの命令ＩＮＳを命令デコーダ３１に出力する。

【0033】

命令選択部２３は、命令供給部２１からの命令ＩＮＳの出力が再開されるまで、命令保持部２２に保持された他の命令ＩＮＳを命令デコーダ３１を介して命令実行部３２に複数回出力する。すなわち、命令選択部２３は、命令供給部２１からの命令ＩＮＳの受信が停止した場合、命令実行部３２が同じ命令ＩＮＳを２回以上連続して実行するように命令保持部２２から受信した他の命令を出力する。命令保持部２２に保持された他の命令ＩＮＳを複数回出力する場合、他の命令によって実行される内容は、複数回のそれぞれで互いに同じでもよく、複数回の少なくとも２回で異なってもよい。

【0034】

命令デコーダ３１は、命令選択部２３から受信する命令ＩＮＳを順次デコードし、制御情報ＥＸとして命令実行部３２に出力する。そして、命令実行部３２は、制御情報ＥＸに基づいて命令ＩＮＳを順次実行する。

【0035】

この実施形態では、命令供給部２１からの命令ＩＮＳの出力が途切れても、命令実行部３２は、命令保持部２２から出力される命令ＩＮＳを使用して命令ＩＮＳを途切れることなく実行することができる。このため、命令供給部２１からの命令ＩＮＳの出力が途切れても消費電力はほどんど変動しない。したがって、命令供給部２１からの命令ＩＮＳの出力が途切れることにより消費電力が急激に低下することを抑止することができ、電源ノイズの発生を抑制することができる。この結果、電源ノイズによるプロセッサ１００の誤動作を抑止することができ、プロセッサ１００の信頼性を向上することができる。

【0036】

また、命令実行部３２は、命令供給部２１からの命令ＩＮＳの出力が途切れたときに、直前に実行した命令ＩＮＳを繰り返し実行する。このため、命令ＩＮＳの出力が途切れたときに直前に実行した命令ＩＮＳとは無関係の命令を実行する場合に比べて、消費電力の変動を小さくすることができ、電源ノイズの発生をさらに抑制することができる。

【0037】

さらに、命令実行部３２は、命令供給部２１により命令ＩＮＳの出力が再開されるまで、命令保持部２２から出力される命令ＩＮＳを実行し続ける。このため、命令ＩＮＳの実行が突然開始される場合に比べて消費電力が急激に増加することを抑止することができ、電源ノイズの発生をさらに抑制することができる。なお、プロセッサ１００が、一度に動作する演算器の数が多いＳＩＭＤプロセッサの場合、より顕著な効果を得ることができる。

【0038】

なお、命令供給部２１からの命令ＩＮＳの供給が停止した場合に命令デコーダ３１を介して命令実行部３２に供給される他の命令ＩＮＳは、命令ＩＮＳの供給が停止する直前に命令供給部２１から出力された命令ＩＮＳでもよく、命令ＩＮＳの供給が停止する直前に命令保持部２２に保持された命令ＩＮＳでもよい。また、消費電力の変動を抑えることが可能な命令ＩＮＳであれば、直前の命令ＩＮＳでなくてもよい。さらに、命令供給部２１からの命令ＩＮＳの供給が停止した場合に命令デコーダ３１を介して命令実行部３２に供給される他の命令ＩＮＳは、命令ＩＮＳの供給の停止前に実行された１以上の命令ＩＮＳの消費電力に基づいて決定されてもよい。例えば、命令実行部３２に供給する他の命令ＩＮＳは、命令ＩＮＳの供給の停止前に実行された命令ＩＮＳの平均的な消費電力に基づいて決定されてもよい。

【0039】

図３は、図１の命令保持部２２及び命令選択部２３がないプロセッサの動作の一例を示す説明図である。図２と同様の要素については詳細な説明は省略する。命令メモリ１０及び命令供給部２１からそれぞれ出力される命令ＩＮＳは、図２と同じである。

【0040】

図３では、命令供給部２１が命令ＩＮＳを出力しない場合、命令デコーダ３１は、命令ＩＮＳのデコードを停止し、命令実行部３２は、命令ＩＮＳの実行を停止する。このため、命令実行部３２が命令ＩＮＳの実行を停止している期間、プロセッサの消費電力は急激に低下する。また、命令実行部３２が命令ＩＮＳの実行を再開する場合、プロセッサの消費電力は急激に上昇する。消費電力が急激に変化した場合、電源ノイズが大きくなり、電源ノイズによりプロセッサが誤動作するおそれがある。近年、プロセッサの動作電圧は低くなる傾向にあり、プロセッサの動作マージンは低下する傾向にある。プロセッサを安定して動作させるために、電源の変動量は小さい方が好ましい。

【0041】

図４は、本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。図１と同じ要素については同じ符号を付し、詳細な説明は省略する。図４に示すプロセッサ１００Ａは、図１の命令供給機構２０の代わりに命令供給機構２０Ａを有する。命令供給機構２０Ａは、図１の命令供給部２１の代わりに命令供給部２１Ａを有し、新たにアンド回路２４を有する。なお、命令選択部２３は、命令供給機構２０Ａでなく、命令実行機構３０に含まれてもよい。命令供給機構２０Ａ及び命令供給部２１Ａは、命令供給回路ブロック２０Ａ及び命令供給回路２１Ａとして実現されてもよい。

【0042】

命令供給部２１Ａは、アンド回路２１ａを持たないことを除き、図１の命令供給部２１の構成及び機能と同様の構成及び機能を有する。命令供給部２１Ａは、命令実行機構３０に出力する命令があり、かつ、命令実行機構３０からハイレベルのウェイト信号／ＷＡＩＴを受信している場合、命令ＩＮＳ及びハイレベルの選択信号ＳＥＬを出力する。命令供給部２１Ａは、命令実行機構３０に出力する命令がない場合、又は、命令実行機構３０からロウレベルのウェイト信号／ＷＡＩＴを受信した場合、命令ＩＮＳの出力を停止し、ロウレベルの選択信号ＳＥＬを出力する。

【0043】

アンド回路２４は、図１のアンド回路２１ａの代わりに設けられる。アンド回路２４は、ウェイト信号／ＷＡＩＴがハイレベルの場合、命令供給部２１Ａが出力する選択信号ＳＥＬの論理を命令選択部２３及び遅延部３４に出力する。アンド回路２４は、ウェイト信号／ＷＡＩＴがロウレベルの場合、命令供給部２１Ａが出力する選択信号ＳＥＬの論理にかかわらず、命令選択部２３及び遅延部３４にロウレベルを出力する。アンド回路２４は、選択制御部の一例である。選択制御部は、選択制御回路として実現されてもよい。

【0044】

なお、アンド回路２４の機能が命令選択部２３に搭載されてもよい。この場合、命令選択部２３は、選択信号ＳＥＬ及びウェイト信号／ＷＡＩＴを受信し、命令供給部２１Ａからの命令ＩＮＳと命令保持部２２からの命令ＩＮＳのどちらを選択するかを決定する。

【0045】

プロセッサ１００Ａの動作は、図２に示したプロセッサ１００の動作と同様である。但し、プロセッサ１００Ａの動作では、図２の選択信号ＳＥＬの波形は、アンド回路２４の出力信号の波形を示す。この実施形態においても、図１及び図２に示す実施形態と同様の効果を得ることができる。

【0046】

図５は、本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。図１と同じ要素については同じ符号を付し、詳細な説明は省略する。図５に示すプロセッサ１００Ｂは、図１の命令供給機構２０及び命令実行機構３０の代わりに、それぞれ命令供給機構２０Ｂ及び命令実行機構３０Ｂを有する。

【0047】

命令供給機構２０Ｂは、図１の命令保持部２２の代わりに命令保持部２２Ｂを有することを除き、図１の命令供給機構２０と同様の構成及び機能を有する。命令実行機構３０Ｂは、図１の命令デコーダ３１の代わりに命令デコーダ３１Ｂを有し、遅延部３４及びアンド回路３５を持たないことを除き、図１の命令実行機構３０と同様の構成及び機能を有する。命令供給機構２０Ｂ、命令保持部２２Ｂ、命令実行機構３０Ｂ及び命令デコーダ３１Ｂは、命令供給回路ブロック２０Ｂ、命令保持回路２２Ｂ、命令実行回路ブロック３０Ｂ及び命令デコーダ回路３１Ｂとして実現されてもよい。

【0048】

プロセッサ１００Ｂは、命令実行部３２が実行した命令ＩＮＳの実行結果をメモリ３３に書き込むか否かを示す書き込み情報Ｗを各命令に付加した命令セットアーキテクチャを有する。例えば、"１"の書き込み情報Ｗは、メモリ３３へのコンテキストの書き込みの許可を示し、"０"の書き込み情報Ｗは、メモリ３３へのコンテキストの書き込みの禁止を示す。以下では、"１"の書き込み情報Ｗを含む命令ＩＮＳは、命令ＩＮＳ（Ｗ＝１）で示され、"０"の書き込み情報Ｗを含む命令ＩＮＳは、命令ＩＮＳ（Ｗ＝０）で示される。

【0049】

外部メモリ１１０には、命令ＩＮＳ（Ｗ＝１）が格納されている。命令メモリ１０は、外部メモリ１１０から転送される命令ＩＮＳ（Ｗ＝１）を保持し、保持している命令ＩＮＳ（Ｗ＝１）を命令供給部２１に順次出力する。

【0050】

命令供給部２１は、命令メモリ１０から受信する命令ＩＮＳ（Ｗ＝１）を命令保持部２２Ｂ及び命令選択部２３に順次出力する。命令供給部２１は、命令ＩＮＳ（Ｗ＝１）を出力する場合、命令ＩＮＳ（Ｗ＝１）を命令選択部２３に選択させるハイレベルの選択信号ＳＥＬを命令ＩＮＳ（Ｗ＝１）とともに命令選択部２３に出力する。命令供給部２１は、命令メモリ１０からの命令ＩＮＳ（Ｗ＝１）の供給が停止した場合、又は、命令実行機構３０からロウレベルのウェイト信号／ＷＡＩＴを受信している場合、命令保持部２２Ｂから出力される命令ＩＮＳ（Ｗ＝０）を命令選択部２３に選択させるロウレベルの選択信号ＳＥＬを命令選択部２３に出力する。

【0051】

命令保持部２２Ｂは、命令供給部２１から命令ＩＮＳ（Ｗ＝１）を受信する場合、命令ＩＮＳ（Ｗ＝１）を受信する毎に、コンテキストの書き込みを禁止する書き込み情報Ｗ（＝"０"）に変更し、命令ＩＮＳ（Ｗ＝０）として命令選択部２３に出力する。このように、命令供給部２１が出力した命令ＩＮＳを命令保持部２２Ｂに保持することは、命令供給部２１が出力した命令ＩＮＳ（Ｗ＝１）を、命令ＩＮＳの実行結果のメモリ３３への書き込みを抑止する命令ＩＮＳ（Ｗ＝０）に変更して保持することを含む。命令保持部２２Ｂに保持される命令ＩＮＳ（Ｗ＝０）は、他の命令の一例である。命令保持部２２Ｂは、命令供給部２１から命令ＩＮＳ（Ｗ＝１）を受信しない場合、最後（直前）に受信した命令ＩＮＳ（Ｗ＝１）に対応する命令ＩＮＳ（Ｗ＝０）を、新たな命令ＩＮＳ（Ｗ＝１）を受信するまで命令選択部２３に繰り返し出力する。

【0052】

命令選択部２３は、選択信号ＳＥＬがハイレベルの場合、命令供給部２１から出力される命令ＩＮＳ（Ｗ＝１）を選択し、命令ＩＮＳとして命令デコーダ３１Ｂに出力する。命令選択部２３は、選択信号ＳＥＬがロウレベルの場合、命令保持部２２Ｂから出力される命令ＩＮＳ（Ｗ＝０）を選択し、命令ＩＮＳとして命令デコーダ３１Ｂに出力する。

【0053】

命令デコーダ３１Ｂは、命令選択部２３から受信する命令ＩＮＳ（Ｗ＝１又はＷ＝０を含む）をデコードして命令実行部３２が実行可能な制御情報ＥＸを生成し、生成した制御情報ＥＸを命令実行部３２に出力する。制御情報ＥＸは、命令供給部２１から出力された命令ＩＮＳ（Ｗ＝１）又は命令保持部２２Ｂから出力された命令ＩＮＳ（Ｗ＝０）に含まれる書き込み情報Ｗを含む。

【0054】

命令実行部３２は、制御情報ＥＸに"１"の書き込み情報Ｗが含まれる場合、制御情報ＥＸにしたがって、メモリ３３に保持されたデータを使用して命令を実行し、実行結果とともにハイレベルのライトイネーブル信号ＷＥをメモリ３３に出力する。これにより、実行結果データ又はステータスフラグ等であるコンテキストは、メモリ３３に格納される。

【0055】

命令実行部３２は、制御情報ＥＸに"０"の書き込み情報Ｗが含まれる場合、制御情報ＥＸにしたがって、メモリ３３に保持されたデータを使用して命令を実行し、実行結果とともにロウレベルのライトイネーブル信号ＷＥをメモリ３３に出力する。この場合、実行結果はメモリ３３に格納されず、メモリ３３内のコンテキストは保持される。

【0056】

図６は、図５のプロセッサ１００Ｂの動作の一例を示す説明図である。図２と同様の動作については、詳細な説明は省略する。図６では、"１"の書き込み情報Ｗを含む命令ＩＮＳ及び制御情報ＥＸは、それぞれＩＮＳ（Ｗ＝１）及びＥＸ（Ｗ＝１）で示される。"０"の書き込み情報Ｗを含む命令ＩＮＳ及び制御情報ＥＸは、それぞれＩＮＳ（Ｗ＝０）及びＥＸ（Ｗ＝０）で示される。

【0057】

図６においても、図２と同様に、命令供給部２１からの命令ＩＮＳ（Ｗ＝１）の出力が途切れても、命令実行部３２は、命令保持部２２Ｂから出力される命令ＩＮＳ（Ｗ＝０）を使用して命令ＩＮＳを途切れることなく実行することができる。このため、命令供給部２１からの命令ＩＮＳ（Ｗ＝１）の出力が途切れても消費電力はほどんど変動しない。したがって、命令供給部２１からの命令ＩＮＳ（Ｗ＝１）の出力が途切れることにより消費電力が急激に低下することを抑止することができ、電源ノイズの発生を抑制することができる。この結果、電源ノイズによるプロセッサ１００Ｂの誤動作を抑止することができ、プロセッサ１００Ｂの信頼性を向上することができる。

【0058】

命令ＩＮＳ（Ｗ＝１）と命令ＩＮＳ（Ｗ＝０）とは、実行結果のメモリ３３への書き込みの有無の違いがあるが、命令実行部３２は、命令ＩＮＳ（Ｗ＝１）と命令ＩＮＳ（Ｗ＝０）とをそれぞれ実行する。このため、命令ＩＮＳ（Ｗ＝０）の実行時の消費電力は、命令ＩＮＳ（Ｗ＝１）の実行時の消費電力とほぼ同じであり、命令ＩＮＳ（Ｗ＝１）の実行後に命令ＩＮＳ（Ｗ＝０）を実行するときの消費電力の変動はほとんどない。

【0059】

さらに、命令実行部３２は、命令供給部２１により命令ＩＮＳの出力が再開されるまで、命令保持部２２Ｂから出力される命令ＩＮＳ（Ｗ＝０）を実行し続ける。このため、命令供給部２１により出力が再開された命令ＩＮＳ（Ｗ＝１）の実行が開始されるときの消費電力の増加量を抑えることができ、電源ノイズの発生を抑制することができる。

【0060】

図７は、本発明の別の実施形態におけるプロセッサの構成の一例を示すブロック図である。図１及び図５と同じ要素については同じ符号を付し、詳細な説明は省略する。図７に示すプロセッサ１００Ｃは、図５の命令供給機構２０Ｂの代わりに命令供給機構２０Ｃを有する。命令供給機構２０Ｃは、図４の命令供給機構２０Ａの命令保持部２２の代わりに、図５の命令保持部２２Ｂを有する。なお、命令選択部２３は、命令供給機構２０Ｃでなく、命令実行機構３０Ｂに含まれてもよい。命令供給機構２０Ｃは、命令供給回路ブロック２０Ｃとして実現されてもよい。

【0061】

プロセッサ１００Ｃは、図５のプロセッサ１００Ｂと同様に、命令実行部３２が実行した命令ＩＮＳの実行結果をメモリ３３に書き込むか否かを示す書き込み情報Ｗを各命令に付加した命令セットアーキテクチャを有する。プロセッサ１００Ｃの動作は、図６に示したプロセッサ１００Ｂの動作と同様である。但し、プロセッサ１００Ｃの動作では、図６の選択信号ＳＥＬの波形は、アンド回路２４の出力信号の波形を示す。この実施形態においても、図５及び図６に示す実施形態と同様の効果を得ることができる。

【0062】

図８は、図１に示したプロセッサ１００が搭載される計算機のハードウェア構成の一例を示すブロック図である。図８では、計算機は、一例として、プロセッサ１００と、主記憶装置１１０（メモリ）と、補助記憶装置１２０（メモリ）と、ネットワークインタフェース１３０と、デバイスインタフェース１４０と、を備え、これらがバス１５０を介して接続されたコンピュータ２００として実現されてもよい。なお、コンピュータ２００は、プロセッサ１００の代わりに、図４に示したプロセッサ１００Ａ、図５に示したプロセッサ１００Ｂ又は図７に示したプロセッサ１００Ｃを有してもよい。例えば、主記憶装置１１０は、図１に示した外部メモリ１１０に対応する。

【0063】

図８のコンピュータ２００は、各構成要素を一つ備えているが、同じ構成要素を複数備えていてもよい。また、図８では、１台のコンピュータ２００が示されているが、ソフトウェアが複数台のコンピュータにインストールされて、当該複数台のコンピュータそれぞれがソフトウェアの同一の又は異なる一部の処理を実行してもよい。この場合、コンピュータそれぞれがネットワークインタフェース１３０等を介して通信して処理を実行する分散コンピューティングの形態であってもよい。つまり、１又は複数の記憶装置に記憶された命令を１台又は複数台のコンピュータ２００が実行することで機能を実現するシステムが構成されてもよい。また、端末から送信された情報をクラウド上に設けられた１台又は複数台のコンピュータ２００で処理し、この処理結果を端末に送信するような構成であってもよい。

【0064】

各種演算は、コンピュータ２００に搭載される１又は複数のプロセッサ１００を用いて、又はネットワークを介した複数台のコンピュータ２００を用いて、並列処理で実行されてもよい。また、各種演算が、プロセッサ１００内に複数ある演算コアに振り分けられて、並列処理で実行されてもよい。また、本開示の処理、手段等の一部又は全部は、ネットワークを介してコンピュータ２００と通信可能なクラウド上に設けられたプロセッサ及び記憶装置の少なくとも一方により実現されてもよい。このように、前述した実施形態における各装置は、１台又は複数台のコンピュータによる並列コンピューティングの形態であってもよい。

【0065】

プロセッサ１００は、少なくともコンピュータの制御又は演算のいずれかを行う電子回路（処理回路、Processing circuit、Processing circuitry、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣ等）であってもよい。また、プロセッサ１００は、汎用プロセッサ、特定の演算を実行するために設計された専用の処理回路又は汎用プロセッサと専用の処理回路との両方を含む半導体装置のいずれであってもよい。また、プロセッサ１００は、光回路を含むものであってもよいし、量子コンピューティングに基づく演算機能を含むものであってもよい。

【0066】

プロセッサ１００は、コンピュータ２００の内部構成の各装置等から入力されたデータやソフトウェアに基づいて演算処理を行ってもよく、演算結果や制御信号を各装置等に出力してもよい。プロセッサ１００は、コンピュータ２００のＯＳ（Operating System）や、アプリケーション等を実行することにより、コンピュータ２００を構成する各構成要素を制御してもよい。

【0067】

主記憶装置１１０は、プロセッサ１００が実行する命令及び各種データ等を記憶してもよく、主記憶装置１１０に記憶された情報がプロセッサ１００により読み出されてもよい。補助記憶装置１２０は、主記憶装置１１０以外の記憶装置である。なお、これらの記憶装置は、電子情報を格納可能な任意の電子部品を意味するものとし、半導体のメモリでもよい。半導体のメモリは、揮発性メモリ又は不揮発性メモリのいずれでもよい。コンピュータ２００において各種データ等を保存するための記憶装置は、主記憶装置１１０又は補助記憶装置１２０により実現されてもよく、プロセッサ１００に内蔵される内蔵メモリにより実現されてもよい。

【0068】

コンピュータ２００が、少なくとも１つの記憶装置（メモリ）と、この少なくとも１つの記憶装置に接続（結合）される少なくとも１つのプロセッサ１００で構成される場合、記憶装置１つに対して、少なくとも１つのプロセッサ１００が接続されてもよい。また、１つのプロセッサ１００に対して、少なくとも１つの記憶装置が接続されてもよい。また、複数のプロセッサ１００のうち少なくとも１つのプロセッサ１００が、複数の記憶装置のうち少なくとも１つの記憶装置に接続される構成を含んでもよい。また、複数台のコンピュータ２００に含まれる記憶装置とプロセッサ１００によって、この構成が実現されてもよい。さらに、記憶装置がプロセッサ１００と一体になっている構成（例えば、Ｌ１キャッシュ、Ｌ２キャッシュを含むキャッシュメモリ）を含んでもよい。

【0069】

ネットワークインタフェース１３０は、無線又は有線により、通信ネットワーク３００に接続するためのインタフェースである。ネットワークインタフェース１３０は、既存の通信規格に適合したもの等、適切なインタフェースを用いればよい。ネットワークインタフェース１３０により、通信ネットワーク３００を介して接続された外部装置４１０と情報のやり取りが行われてもよい。なお、通信ネットワーク３００は、ＷＡＮ（Wide Area Network）、ＬＡＮ（Local Area Network）、ＰＡＮ（Personal Area Network）等の何れか又はそれらの組み合わせであってもよく、コンピュータ２００と外部装置４１０との間で情報のやり取りが行われるものであればよい。ＷＡＮの一例としてインターネット等があり、ＬＡＮの一例としてＩＥＥＥ８０２．１１やイーサネット（登録商標）等があり、ＰＡＮの一例としてＢｌｕｅｔｏｏｔｈ（登録商標）やＮＦＣ（Near Field Communication）等がある。

【0070】

デバイスインタフェース１４０は、外部装置４２０と直接接続するＵＳＢ等のインタフェースである。

【0071】

外部装置４１０はコンピュータ２００とネットワークを介して接続されている装置である。外部装置４２０はコンピュータ２００と直接接続されている装置である。

【0072】

外部装置４１０又は外部装置４２０は、一例として、入力装置であってもよい。入力装置は、例えば、カメラ、マイクロフォン、モーションキャプチャ、各種センサ、キーボード、マウス、タッチパネル等のデバイスであり、取得した情報をコンピュータ２００に与える。また、パーソナルコンピュータ、タブレット端末、スマートフォン等の入力部とメモリとプロセッサを備えるデバイスであってもよい。

【0073】

また、外部装置４１０又は外部装置４２０は、一例として、出力装置でもよい。出力装置は、例えば、ＬＣＤ（Liquid Crystal Display）、有機ＥＬ（Electro Luminescence）パネル等の表示装置であってもよいし、音声等を出力するスピーカ等であってもよい。また、パーソナルコンピュータ、タブレット端末又はスマートフォン等の出力部とメモリとプロセッサを備えるデバイスであってもよい。

【0074】

また、外部装置４１０又は外部装置４２０は、記憶装置（メモリ）であってもよい。例えば、外部装置４１０はネットワークストレージ等であってもよく、外部装置４２０はＨＤＤ等のストレージであってもよい。

【0075】

また、外部装置４１０又は外部装置４２０は、コンピュータ２００の構成要素の一部の機能を有する装置でもよい。つまり、コンピュータ２００は、外部装置４１０又は外部装置４２０に処理結果の一部又は全部を送信してもよいし、外部装置４１０又は外部装置４２０から処理結果の一部又は全部を受信してもよい。

【0076】

本明細書（請求項を含む）において、「ａ、ｂ及びｃの少なくとも１つ（一方）」又は「ａ、ｂ又はｃの少なくとも１つ（一方）」の表現（同様な表現を含む）が用いられる場合は、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ又はａ－ｂ－ｃのいずれかを含む。また、ａ－ａ、ａ－ｂ－ｂ、ａ－ａ－ｂ－ｂ－ｃ－ｃ等のように、いずれかの要素について複数のインスタンスを含んでもよい。さらに、ａ－ｂ－ｃ－ｄのようにｄを有する等、列挙された要素（ａ、ｂ及びｃ）以外の他の要素を加えることも含む。

【0077】

本明細書（請求項を含む）において、「データを入力として／を用いて／データに基づいて／に従って／に応じて」等の表現（同様な表現を含む）が用いられる場合は、特に断りがない場合、データそのものを用いる場合や、データに何らかの処理を行ったもの（例えば、ノイズ加算したもの、正規化したもの、データから抽出した特徴量、データの中間表現等）を用いる場合を含む。また、「データを入力として／を用いて／データに基づいて／に従って／に応じて」何らかの結果が得られる旨が記載されている場合（同様な表現を含む）、特に断りがない場合、当該データのみに基づいて当該結果が得られる場合や、当該データ以外の他のデータ、要因、条件及び／又は状態にも影響を受けて当該結果が得られる場合を含む。また、「データを出力する」旨が記載されている場合（同様な表現を含む）、特に断りがない場合、データそのものを出力として用いる場合や、データに何らかの処理を行ったもの（例えば、ノイズ加算したもの、正規化したもの、データから抽出した特徴量、各種データの中間表現等）を出力として用いる場合を含む。

【0078】

本明細書（請求項を含む）において、「接続される（connected）」及び「結合される（coupled）」との用語が用いられる場合は、直接的な接続／結合、間接的な接続／結合、電気的（electrically）な接続／結合、通信的（communicatively）な接続／結合、機能的（operatively）な接続／結合、物理的（physically）な接続／結合等のいずれをも含む非限定的な用語として意図される。当該用語は、当該用語が用いられた文脈に応じて適宜解釈されるべきであるが、意図的に或いは当然に排除されるのではない接続／結合形態は、当該用語に含まれるものして非限定的に解釈されるべきである。

【0079】

本明細書（請求項を含む）において、「ＡがＢするよう構成される（A configured to B）」との表現が用いられる場合は、要素Ａの物理的構造が、動作Ｂを実行可能な構成を有するとともに、要素Ａの恒常的（permanent）又は一時的（temporary）な設定（setting/configuration）が、動作Ｂを実際に実行するように設定（configured/set）されていることを含んでよい。例えば、要素Ａが汎用プロセッサである場合、当該プロセッサが動作Ｂを実行可能なハードウェア構成を有するとともに、恒常的（permanent）又は一時的（temporary）なプログラム（命令）の設定により、動作Ｂを実際に実行するように設定（configured）されていればよい。また、要素Ａが専用プロセッサ、専用演算回路等である場合、制御用命令及びデータが実際に付属しているか否かとは無関係に、当該プロセッサの回路的構造等が動作Ｂを実際に実行するように構築（implemented）されていればよい。

【0080】

本明細書（請求項を含む）において、含有又は所有を意味する用語（例えば、「含む（comprising/including）」、「有する（having）」等）が用いられる場合は、当該用語の目的語により示される対象物以外の物を含有又は所有する場合を含む、open-endedな用語として意図される。これらの含有又は所有を意味する用語の目的語が数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）である場合は、当該表現は特定の数に限定されないものとして解釈されるべきである。

【0081】

本明細書（請求項を含む）において、ある箇所において「１つ又は複数（one or more）」、「少なくとも１つ（at least one）」等の表現が用いられ、他の箇所において数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）が用いられているとしても、後者の表現が「１つ」を意味することを意図しない。一般に、数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）は、必ずしも特定の数に限定されないものとして解釈されるべきである。

【0082】

本明細書において、ある実施形態の有する特定の構成について特定の効果（advantage/result）が得られる旨が記載されている場合、別段の理由がない限り、当該構成を有する他の１つ又は複数の実施形態についても当該効果が得られると理解されるべきである。但し、当該効果の有無は、一般に種々の要因、条件及び／又は状態に依存し、当該構成により必ず当該効果が得られるものではないと理解されるべきである。当該効果は、種々の要因、条件及び／又は状態が満たされたときに実施形態に記載の当該構成により得られるものに過ぎず、当該構成又は類似の構成を規定したクレームに係る発明において、当該効果が必ずしも得られるものではない。

【0083】

本明細書（請求項を含む）において、複数のハードウェアが所定の処理を行う場合、各ハードウェアが協働して所定の処理を行ってもよいし、一部のハードウェアが所定の処理の全てを行ってもよい。また、一部のハードウェアが所定の処理の一部を行い、別のハードウェアが所定の処理の残りを行ってもよい。本明細書（請求項を含む）において、「１又は複数のハードウェアが第１の処理を行い、前記１又は複数のハードウェアが第２の処理を行う」等の表現（同様な表現を含む）が用いられている場合、第１の処理を行うハードウェアと第２の処理を行うハードウェアは同じものであってもよいし、異なるものであってもよい。つまり、第１の処理を行うハードウェア及び第２の処理を行うハードウェアが、前記１又は複数のハードウェアに含まれていればよい。なお、ハードウェアは、電子回路、電子回路を含む装置等を含んでよい。

【0084】

本明細書（請求項を含む）において、複数の記憶装置（メモリ）がデータの記憶を行う場合、複数の記憶装置のうち個々の記憶装置は、データの一部のみを記憶してもよいし、データの全体を記憶してもよい。また、複数の記憶装置のうち一部の記憶装置がデータを記憶する構成を含んでもよい。

【0085】

以上、本開示の実施形態について詳述したが、本開示は上記した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲において、種々の追加、変更、置き換え、部分的削除等が可能である。例えば、前述した実施形態において、数値又は数式を説明に用いている場合、これらは例示的な目的で示されたものであり、本開示の範囲を限定するものではない。また、実施形態で示した各動作の順序も例示的なものであり、本開示の範囲を限定するものではない。

【0086】

本発明の態様は、例えば、以下のとおりである。
＜１＞
命令を実行する命令実行部と、
前記命令実行部に実行させる命令を出力する命令供給部と、
前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する命令選択部と、を有する、
プロセッサ。
＜２＞
前記他の命令は、少なくとも前記命令供給部からの命令の受信が停止する前に前記命令供給部から受信した第１の命令に基づく命令又は前記第１の命令の消費電力に基づいて決定される命令のいずれかである、
＜１＞に記載のプロセッサ。
＜３＞
前記他の命令は、前記命令供給部からの命令の受信が停止する直前に前記命令供給部から受信した命令に基づく命令である、
＜２＞に記載のプロセッサ。
＜４＞
前記他の命令は、消費電力に基づいて決定された命令である、
＜１＞に記載のプロセッサ。
＜５＞
前記命令選択部は、前記命令供給部からの命令の受信が停止した場合、前記命令実行部が同じ命令を２回以上連続して実行するように前記他の命令を出力する
＜１＞に記載のプロセッサ。
＜６＞
前記命令実行部による命令の実行結果が書き込まれるメモリ、を更に有し、
前記他の命令の実行結果は、前記メモリに書き込まれない、
＜１＞ないし＜５＞のいずれか１項に記載のプロセッサ。
＜７＞
前記命令供給部が出力した命令を保持する命令保持部、を更に有し、
前記他の命令は、前記命令保持部に保持された命令である、
＜１＞ないし＜５＞のいずれか１項に記載のプロセッサ。
＜８＞
前記他の命令は、前記命令供給部からの命令の受信が停止する直前に前記命令保持部に保持された命令である、
＜７＞に記載のプロセッサ。
＜９＞
前記命令実行部による命令の実行結果が書き込まれるメモリ、を更に有し、
前記命令供給部が出力した命令を保持することは、前記命令供給部が出力した命令を、前記メモリへの実行結果の書き込みを抑止する命令に変更して保持することを含み、
前記他の命令は、前記変更して保持された命令である、
＜７＞に記載のプロセッサ。
＜１０＞
前記命令供給部は、前記命令実行部に出力する命令がない場合、命令の出力を停止し、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する、
＜７＞に記載のプロセッサ。
＜１１＞
前記命令供給部は、前記命令実行部が命令の実行をできない場合に生成されるウェイト指示を受信した場合、命令の出力を停止し、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する、
＜７＞に記載のプロセッサ。
＜１２＞
前記命令供給部が命令を出力しない場合、又は、前記命令実行部が命令を実行できない場合、前記命令保持部に保持された命令を出力させる選択信号を前記命令選択部に出力する選択制御部を有する、
＜７＞に記載のプロセッサ。
＜１３＞
前記命令選択部は、前記命令供給部からの命令の受信が再開されるまで、前記命令実行部に前記他の命令を複数回出力する、
＜１＞ないし＜５＞のいずれか１項に記載のプロセッサ。
＜１４＞
前記命令実行部が複数の演算器を含み、ＳＩＭＤ（Single Instruction Multiple Data）プロセッサとして動作する、
＜１＞ないし＜５＞のいずれか１項に記載のプロセッサ。
＜１５＞
命令を実行する命令実行部と、前記命令実行部に実行させる命令を出力する命令供給部と、を有するプロセッサの制御方法であって、
前記プロセッサが有する命令選択部が、前記命令供給部から受信した命令を前記命令実行部に出力し、前記命令供給部からの命令の受信が停止した場合、他の命令を前記命令実行部に出力する、
プロセッサの制御方法。

【符号の説明】

【0087】

１０ 命令メモリ
２０、２０Ａ、２０Ｂ 命令供給機構
２１、２１Ａ 命令供給部
２２ 命令保持部
２３ 命令選択部
２４ アンド回路
３０、３０Ｂ 命令実行機構
３１、３１Ｂ 命令デコーダ
３２ 命令実行部
３３ メモリ
３４ 遅延部
３５ アンド回路
１００、１００Ａ、１００Ｂ、１００Ｃ プロセッサ
１１０ 外部メモリ、主記憶装置
１２０ 補助記憶装置
１３０ ネットワークインタフェース
１４０ デバイスインタフェース
１５０ バス
２００ コンピュータ
３００ 通信ネットワーク
４１０、４２０ 外部装置
ＥＸ 制御情報
ＩＮＳ 命令
ＳＥＬ 選択信号
ＳＥＬＤ 遅延選択信号
／ＷＡＩＴ ウェイト信号
ＷＥ ライトイネーブル信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】