知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024105100
(43)【公開日】2024-08-06
(54)【発明の名称】半導体装置及び電子機器
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240730BHJP
H01L 27/144 20060101ALI20240730BHJP
H01L 21/60 20060101ALI20240730BHJP
H01L 21/66 20060101ALI20240730BHJP
H01L 27/146 20060101ALN20240730BHJP
【ＦＩ】
H01L21/88 T
H01L27/144 Z
H01L21/60 301N
H01L21/66 B
H01L27/146 D
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023009667
(22)【出願日】2023-01-25
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】近藤 良亮
(72)【発明者】
【氏名】山本 悟司
(72)【発明者】
【氏名】竹内 啓太
【テーマコード（参考）】
4M106
4M118
5F033
5F044
【Ｆターム（参考）】
4M106AA01
4M106AA07
4M106AB01
4M106AD01
4M106AD23
4M106AD24
4M106BA01
4M106DD03
4M118AA09
4M118AB01
4M118BA14
4M118BA19
4M118CA01
4M118FA06
4M118GA02
4M118GC07
4M118GD03
4M118GD04
4M118HA25
4M118HA30
5F033HH08
5F033HH09
5F033RR04
5F033VV00
5F033VV07
5F033VV12
5F033XX05
5F033XX30
5F033XX37
5F044AA14
5F044EE01
5F044EE02
5F044EE07
(57)【要約】
【課題】プローブ針を用いた検査時間の短縮を図る。
【解決手段】半導体層と、前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、を備えている。そして、前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が圧接されるプローブ領域とを含み、前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい。
【選択図】図１
【解決手段】半導体層と、前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、を備えている。そして、前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が圧接されるプローブ領域とを含み、前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、
半導体装置。
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、
半導体装置。
【請求項2】
前記兼用電極パッドの前記プローブ領域、及び前記ブローブ専用電極パッドの各々は、プローブ針の圧接によるプローブ痕を含む、請求項１に記載の半導体装置。
【請求項3】
前記接続部材は、ボンディングワイヤである、請求項１に記載の半導体装置。
【請求項4】
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
専用電極パッドは、前記電極パッド列において、互いに隣り合う前記兼用電極パッドの間に配置されている、請求項１に記載の半導体装置。
専用電極パッドは、前記電極パッド列において、互いに隣り合う前記兼用電極パッドの間に配置されている、請求項１に記載の半導体装置。
【請求項5】
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
前記専用電極パッドは、前記電極パッド列の延伸方向の外側に配置されている、請求項１に記載の半導体装置。
前記専用電極パッドは、前記電極パッド列の延伸方向の外側に配置されている、請求項１に記載の半導体装置。
【請求項6】
前記兼用電極パッドが複数配置された電極パッド例を更に備え、
前記専用電極パッドは、前記電極パッド列と並んで複数配置されている、請求項１に記載の半導体装置。
前記専用電極パッドは、前記電極パッド列と並んで複数配置されている、請求項１に記載の半導体装置。
【請求項7】
前記半導体層は、トランジスタが設けられた素子形成可能領域と、平面視で前記素子形成可能領域の外側に設けられた周辺領域と、を含み、
前記兼用電極パッドは、前記ボンディング領域が平面視で前記周辺領域と重畳し、前記プローブ領域が平面視で前記素子形成可能領域と重畳している、請求項１に記載の半導体装置。
前記兼用電極パッドは、前記ボンディング領域が平面視で前記周辺領域と重畳し、前記プローブ領域が平面視で前記素子形成可能領域と重畳している、請求項１に記載の半導体装置。
【請求項8】
前記半導体層を第１半導体層とし、
前記多層配線層の前記第１半導体層側とは反対側に設けられ、かつ光電変換部が設けられた第２半導体層を更に備えている、請求項１に記載の半導体装置。
前記多層配線層の前記第１半導体層側とは反対側に設けられ、かつ光電変換部が設けられた第２半導体層を更に備えている、請求項１に記載の半導体装置。
【請求項9】
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、電子機器。
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、ボンディングワイヤが接続される電極パッドを備えた半導体装置、及びそれを備えた電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置は、ボンディングワイヤや、バンプ電極の下地膜であるメタライズ膜などの接続部材が接続される電極パッドを備えている。特許文献１には、ボンディングワイヤが接続されるボンディング領域と、検査時にプローブ針が圧接されるプローブ領域とを含む電極パッド（兼用電極パッド）が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１５０３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の半導体装置では、電極パッドの数が電気特性検査に用いるプローブ針の数を律速するため、検査時間の短縮に限界があった。
【0005】
本技術の目的は、プローブ針を用いる特性検査での時間短縮を図ることにある。
【課題を解決するための手段】
【0006】
（１）本技術の一態様に係る半導体装置は、
半導体層と、
上記半導体層の一面側に設けられた多層配線層と、
上記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
上記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が圧接されるプローブ領域とを含み、
上記専用電極パッドは、プローブ針が圧接され、かつ上記兼用電極パッドよりも平面サイズが小さい。
半導体層と、
上記半導体層の一面側に設けられた多層配線層と、
上記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
上記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が圧接されるプローブ領域とを含み、
上記専用電極パッドは、プローブ針が圧接され、かつ上記兼用電極パッドよりも平面サイズが小さい。
【0007】
（２）本技術の他の態様に係る電子機器は、
上記半導体装置と、
被写体からの像光を上記半導体装置の撮像面上に結像される光学レンズと、
上記半導体装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
上記半導体装置と、
被写体からの像光を上記半導体装置の撮像面上に結像される光学レンズと、
上記半導体装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
【図面の簡単な説明】
【0008】
【図1】本技術の第１実施形態に係る半導体装置の電極パッド配置パターンを模式的に示す平面図である。
【図6A】半導体ウエハの平面構成を示す図である。
【図7A】本技術の半導体装置の製造方法の工程を模式的に示す縦断面図である。
【図7B】本技術の半導体装置の製造方法の工程を模式的に示す縦断面図である。
【図11】兼用電極パッドの構成を説明するための図である。
【図12】本技術の第１実施形態の変形例を模式的に示す平面図である。
【図13】本技術の第２実施形態に係る半導体装置の電極パッド配置パターンを模式的に示す平面図である。
【図14】本技術の第３実施形態に係る固体撮像装置の電極パッド配置パターンを模式的に示す平面図である。
【図17】本技術の第４実施形態に係る電子機器の概略構成を示す図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0010】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0011】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0013】
また、以下の実施形態では、二次元平面内で互いに直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、二次元平面と直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体チップを平面視したときの面を二次元平面とし、この二次面平面と直交する厚さ方向をＺ方向として説明する。
【0014】
〔第１実施形態〕
この第１実施形態では、接続部材としてボンディングワイヤが接続される兼用電極パッドを備えた半導体装置に本技術を適用した一例について説明する。
この第１実施形態では、接続部材としてボンディングワイヤが接続される兼用電極パッドを備えた半導体装置に本技術を適用した一例について説明する。
【0015】
≪半導体装置の全体構成≫
図１及び図２に示すように、本技術の第１実施形態に係る半導体装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、半導体装置１Ａは半導体チップ２に搭載されており、半導体チップ２を半導体装置１Ａとみなすことができる。半導体装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の素子形成可能領域２Ａと、この素子形成可能領域２Ａの外側に素子形成可能領域２Ａを囲んで設けられた周辺領域２Ｂとを備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。即ち、以下に説明する半導体装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。したがって、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
図１及び図２に示すように、本技術の第１実施形態に係る半導体装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、半導体装置１Ａは半導体チップ２に搭載されており、半導体チップ２を半導体装置１Ａとみなすことができる。半導体装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の素子形成可能領域２Ａと、この素子形成可能領域２Ａの外側に素子形成可能領域２Ａを囲んで設けられた周辺領域２Ｂとを備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。即ち、以下に説明する半導体装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。したがって、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
【0016】
≪半導体装置の具体的な構成≫
次に、半導体装置１Ａの具体的な構成について、図１から図５Ｂを用いて説明する。
図１及び図２に示すように、半導体装置１Ａが搭載された半導体チップ２は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で形成され、この第１実施形態では例えば正方形で形成されている。
次に、半導体装置１Ａの具体的な構成について、図１から図５Ｂを用いて説明する。
図１及び図２に示すように、半導体装置１Ａが搭載された半導体チップ２は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で形成され、この第１実施形態では例えば正方形で形成されている。
【0017】
図３Ａ及び図３Ｂに示すように、半導体チップ２は、半導体層２１と、この半導体層２１の厚さ方向において互いに反対側に位置する第１の面及び第２の面のうちの第１の面（素子形成面）に設けられた複数のトランジスタ素子Ｔｒと、半導体層２１の第１の面側において絶縁層及び配線層を交互に複数段積み重ねて形成された多層配線層（積層体）２２と、を備えている。
ここで、半導体層の第１の面を素子形成面又は主面と呼ぶこともある。
ここで、半導体層の第１の面を素子形成面又は主面と呼ぶこともある。
【0018】
【0019】
また、半導体チップ２は、兼用電極パッド２４が半導体チップ２の二次元平面における辺に沿って複数配置された電極パッド列２３を更に備えている。この実施形態では、一例として、半導体チップ２の二次元平面における４つの辺に対応して４つの電極パッド列２３が設けられているが、これに限定されるものではない。
【0020】
半導体層２１は、例えば単結晶シリコンで構成されている。多層配線層２２の絶縁層は、例えば酸化シリコン膜で構成されている。多層配線層２２の配線層は、例えば、アルミニウム（Ａｌ）膜、又はＡｌにシリコン（Ｓｉ）及び銅（Ｃｕ）の少なくとも何れかが添加されたアルミニウム合金膜で構成されている。Ｃｕは主にエレクトロマイグレーション耐性の向上を図る目的で添加される。Ｓｉは主にアロイスパイク耐性の向上を図る目的で添加される。この第１実施形態の配線層は、例えばＡｌにＳｉ及びＣｕが添加されたＡｌ－Ｓｉ－Ｃｕ組成のＡｌ合金膜で構成されている。
【0021】
図３Ａ及び図３Ｂに示すように、半導体層２１及び多層配線層２２は、平面視で半導体チップ２の素子形成可能領域２Ａ及び周辺領域２Ｂに亘って設けられている。即ち、半導体層２１及び多層配線層２２の各々は、素子形成可能領域２Ａ及び周辺領域２Ｂを含む。
【0022】
半導体チップ２は、内部回路（集積回路）を備えている。この内部回路は、主に、半導体層２１に設けられたトランジスタ素子Ｔｒと、多層配線層２２の配線層に形成された配線とによって構築されている。トランジスタ素子Ｔｒは、半導体層２１の素子形成可能領域２Ａに設けられている。
【0023】
＜兼用電極パッド＞
図３Ａに示すように、兼用電極パッド２４は、多層配線層２２の最上層の配線層に設けられている。例えば、この第１の実施形態の兼用電極パッド２４は、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成の合金膜で構成されている。そして、兼用電極パッド２４は、その中央領域が多層配線層２２の最上層の絶縁層２６に設けられた開口部２７から露出し、その周縁領域が最上層の絶縁層２６で覆われている。即ち、開口部２７は、図４Ａ及び図４Ｂに示すように、平面視での輪郭が兼用電極パッド２４の輪郭よりも内側に位置している。
図３Ａに示すように、兼用電極パッド２４は、多層配線層２２の最上層の配線層に設けられている。例えば、この第１の実施形態の兼用電極パッド２４は、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成の合金膜で構成されている。そして、兼用電極パッド２４は、その中央領域が多層配線層２２の最上層の絶縁層２６に設けられた開口部２７から露出し、その周縁領域が最上層の絶縁層２６で覆われている。即ち、開口部２７は、図４Ａ及び図４Ｂに示すように、平面視での輪郭が兼用電極パッド２４の輪郭よりも内側に位置している。
【0024】
【0025】
兼用電極パッド２４は、接続部材として例えばボンディングワイヤ４５が接続されるボンディング領域２４ａと、特性検査工程において電気特性検査装置のプローブ針が接触されるプローブ領域２４ｂとを含む。ボンディング領域２４ａ及びプローブ領域２４ｂは、この順で兼用電極パッド２４の長手方向に配置されている。
【0026】
兼用電極パッド２４は、平面視で素子形成可能領域２Ａと周辺領域２Ｂとに亘って設けられている。そして、兼用電極パッド２４は、ボンディング領域２４ａが平面視で周辺領域２Ｂと重畳し、プローブ領域２４ｂが平面視で素子形成可能領域２Ａと重畳している。
【0027】
兼用電極パッド２４のボンディング領域２４ａは、外部との電気的な導通を仲介するボンディングワイヤ４５が接続される領域である。兼用電極パッド２４のプローブ領域２４ｂは、図９Ａに示す特性検査工程において、半導体装置１Ａの動作確認や電気的特性を検査するための電気特性検査装置のプローブ針４１が接触される領域である。電気特性検査工程では、兼用電極パッド２４のプローブ領域２４ｂにプローブ針４１を圧接し、プローブ領域２４ｂの表面に形成された不働態（酸化被膜）を破ることで電気的な接続を行っている。このため、図４Ａ及び図４Ｂに示すように、兼用電極パッド２４のプローブ領域２４ｂには、プローブ針４１の圧接によるプローブ痕（打痕）４３が形成される。
【0028】
兼用電極パッド２４は、ボンディングワイヤ４５を接続させるボンディング領域２４ａと、プローブ針４１を接触させるプローブ領域２４ｂとを分けることにより、プローブ痕４３に起因するボンディングワイヤ４５の接続強度の低下を抑制することができる。
【0029】
兼用電極パッド２４は、半導体チップ２の内部回路（集積回路）と電気的に接続されている。そして、兼用電極パッド２４は、信号入出力端子や電源供給端子などの外部端子として機能すると共に、プローブ針が接触される検査用端子としても機能する。
【0030】
＜専用電極パッド＞
図３Ｂに示すように、専用電極パッド２５は、兼用電極パッド２４と同様に、多層配線層２２の最上層の配線層に設けられている。即ち、この第１の実施形態の専用電極パッド２５は、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成の合金膜で構成されている。そして、専用電極パッド２５は、その中央領域が多層配線層２２の最上層の絶縁層２６に設けられた開口部２８から露出し、その周縁領域が最上層の絶縁層２６で覆われている。即ち、開口部２８は、図５Ａ及び図５Ｂに示すように、平面視での輪郭が専用電極パッド２５の輪郭よりも内側に位置している。
図３Ｂに示すように、専用電極パッド２５は、兼用電極パッド２４と同様に、多層配線層２２の最上層の配線層に設けられている。即ち、この第１の実施形態の専用電極パッド２５は、Ａｌを主成分とするＡｌ－Ｓｉ－Ｃｕ組成の合金膜で構成されている。そして、専用電極パッド２５は、その中央領域が多層配線層２２の最上層の絶縁層２６に設けられた開口部２８から露出し、その周縁領域が最上層の絶縁層２６で覆われている。即ち、開口部２８は、図５Ａ及び図５Ｂに示すように、平面視での輪郭が専用電極パッド２５の輪郭よりも内側に位置している。
【0031】
図５Ａ及び図５Ｂに示すように、専用電極パッド２５は、平面視での平面形状が方形状になっており、この第１実施形態では例えば正方形状になっている。そして、専用電極パッド２５は、平面視での平面サイズが図４Ａ及び図４Ｂに示す兼用電極パッド２４の平面サイズよりも小さい。
【0032】
専用電極パッド２５は、兼用電極パッド２４とは異なり、プローブ針が接触される専用パッドであり、ボンディングワイヤが接続されるボンディング領域を含んでいない。
【0033】
専用電極パッド２５は、図９Ｂに示す特性検査工程において、半導体装置１Ａの動作確認や電気的特性を検査するための電気特性検査装置のプローブ針４２が接触される電極パッドである。特性検査工程では、兼用電極パッド２４と同様に、専用電極パッド２５にプローブ針４２を圧接し、専用電極パッド２５の表面に形成された不働態（酸化被膜）を破ることで電気的な接続を行っている。このため、図５Ａ及び図５Ｂに示すように、専用電極パッド２５においても、プローブ針４２の圧接によるプローブ痕（打痕）４４が形成される。
【0034】
図１に示すように、専用電極パッド２５は、電極パッド列２３において、平面視で互いに隣り合う兼用電極パッド２４と兼用電極パッド２４との間に配置されている。また、専用電極パッド２５は、電極パッド列２３の延伸方向の外側にも配置されている。換言すれば、専用電極パッド２５は、平面視で半導体チップの２つの辺が交わる角部にも配置されている。
【0035】
専用電極パッド２５は、平面視での平面サイズが兼用電極パッドの平面サイズよりも小さい。このため、電極パッド列２３において、互いに隣り合う２つの兼用電極パッドの間に同サイズの兼用電極パッドを配置することができない領域であっても専用電極パッド２５を配置することができる。また、半導体チップの角部ではワイヤボンディングが困難であることから、半導体チップの角部に兼用電極パッドを配置しないが、専用電極パッドであれば半導体チップの角部への配置が可能である。即ち、空き領域を有効に活用することができ、兼用電極パッドを減らすことなく、専用電極パッドを増やすことができる。
【0036】
専用電極パッド２５は、半導体チップの内部回路（集積回路）と電気的に接続されている。そして、専用電極パッド２５は、プローブ針が接触される検査用端子として機能する。
【0037】
≪半導体装置の製造方法≫
次に、半導体装置（半導体チップ２）１Ａの製造方法について、図６Ａから図１０を用いて説明する。
図６Ａは、半導体装置１Ａの製造に用いられる半導体ウエハ３０の平面構成を示す図であり、図６Ｂは、図６ＡのＡ領域を拡大してチップ形成領域３１の構成を示す図である。
また、図７Ａから図１０は、半導体装置１Ａの製造方法を説明するための模式的断面図である。そして、図７Ａ、図８Ａ及び図９Ａは、図４ＡのＡ４－Ａ４切断線と同一位置での縦断面図であり、図７Ｂ、図８Ｂ及び図９Ｂは、図５ＡのＡ５－Ａ５切断線と同一位置での縦断面図である。
次に、半導体装置（半導体チップ２）１Ａの製造方法について、図６Ａから図１０を用いて説明する。
図６Ａは、半導体装置１Ａの製造に用いられる半導体ウエハ３０の平面構成を示す図であり、図６Ｂは、図６ＡのＡ領域を拡大してチップ形成領域３１の構成を示す図である。
また、図７Ａから図１０は、半導体装置１Ａの製造方法を説明するための模式的断面図である。そして、図７Ａ、図８Ａ及び図９Ａは、図４ＡのＡ４－Ａ４切断線と同一位置での縦断面図であり、図７Ｂ、図８Ｂ及び図９Ｂは、図５ＡのＡ５－Ａ５切断線と同一位置での縦断面図である。
【0038】
ここで、半導体装置１Ａは、図６Ａ及び図６Ｂに示す半導体ウエハ３０のチップ形成領域３１に製作される。チップ形成領域３１は、スクライブライン（ダイシング領域）３２で区画され、スクライブライン３２を介してＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。即ち、チップ形成領域３１は、行列状に複数配置されている。そして、この複数のチップ形成領域３１をスクライブライン３２に沿って個々に個片化することにより、半導体装置１Ａを搭載した半導体チップ２（図１０参照）が形成される。チップ形成領域３１の個片化は、以下に説明する製造工程が施された後に実施される。
なお、スクライブライン３２は、物理的に形成されているものではない。
また、図６Ａは、半導体ウエハ３０を複数の半導体チップ２に個片化する前のウエハ状態を示す図である。そして、図７Ａから図９Ｂは、チップ形成領域３１での縦断面構造を示す縦断面図である。
なお、スクライブライン３２は、物理的に形成されているものではない。
また、図６Ａは、半導体ウエハ３０を複数の半導体チップ２に個片化する前のウエハ状態を示す図である。そして、図７Ａから図９Ｂは、チップ形成領域３１での縦断面構造を示す縦断面図である。
【0039】
まず、図６Ｂに示すチップ形成領域３１に内部回路（集積回路）を形成する。内部回路は、図７Ａ及び図７Ｂに示す半導体層２１の素子形成面（第１の面）にトランジスタ素子Ｔｒを形成し、その後、図７Ａ及び７Ｂに示すように、半導体層２１の素子形成面上に多層配線層２２を形成することによって構築される。多層配線層２２は、半導体層２１の素子形成面側において、絶縁層及び配線層を交互に積層することによって形成される。
図７Ａ及び図７Ｂに示すように、多層配線層２２の最上層の配線層には兼用電極パッド２４及び専用電極パッド２５の各々が形成されている。そして、兼用電極パッド２４及び専用電極パッド２５の各々は、多層配線層２２の最上層の絶縁層２６で覆われている。半導体層２１は、例えば単結晶シリコンで構成されている。トランジスタ素子Ｔｒとしては、例えば、ｐチャネル導電型のＭＯＳＦＥＴ（（Metal Oxide Semiconductor Field Effect Transistor））及びｎチャネル導電型のＭＯＳＦＥＴが用いられている。即ち、内部回路は、ＣＭＯＳ（Complementary ＭＯＳ）回路構成になっている。
兼用電極パッド２４は、接続部材としてのボンディングワイヤが接続されるボンディング領域２４ａと、プローブ針が接触させるプローブ領域２４ｂとを含む。そして、兼用電極パッド２４は、チップ形成領域３１の内部回路（集積回路）と電気的に接続されている。そして、兼用電極パッド２４は、信号入出力端子や電源供給端子などの外部端子として機能すると共に、プローブ針が接触される検査用端子としても機能する。
専用電極パッド２５は、チップ形成領域３１の内部回路（集積回路）と電気的に接続されている。そして、専用電極パッド２５は、プローブ針が接触される検査用端子として機能する。
図７Ａ及び図７Ｂに示すように、多層配線層２２の最上層の配線層には兼用電極パッド２４及び専用電極パッド２５の各々が形成されている。そして、兼用電極パッド２４及び専用電極パッド２５の各々は、多層配線層２２の最上層の絶縁層２６で覆われている。半導体層２１は、例えば単結晶シリコンで構成されている。トランジスタ素子Ｔｒとしては、例えば、ｐチャネル導電型のＭＯＳＦＥＴ（（Metal Oxide Semiconductor Field Effect Transistor））及びｎチャネル導電型のＭＯＳＦＥＴが用いられている。即ち、内部回路は、ＣＭＯＳ（Complementary ＭＯＳ）回路構成になっている。
兼用電極パッド２４は、接続部材としてのボンディングワイヤが接続されるボンディング領域２４ａと、プローブ針が接触させるプローブ領域２４ｂとを含む。そして、兼用電極パッド２４は、チップ形成領域３１の内部回路（集積回路）と電気的に接続されている。そして、兼用電極パッド２４は、信号入出力端子や電源供給端子などの外部端子として機能すると共に、プローブ針が接触される検査用端子としても機能する。
専用電極パッド２５は、チップ形成領域３１の内部回路（集積回路）と電気的に接続されている。そして、専用電極パッド２５は、プローブ針が接触される検査用端子として機能する。
【0040】
次に、図８Ａ及び８Ｂに示すように、絶縁層２６に開口部（ボンディング開口部）２７を形成して兼用電極パッド２４を露出すると共に、絶縁層２６に開口部（プローブ開口部）２８を形成して専用電極パッド２５を露出する。開口部２７は、平面視での輪郭が兼用電極パッド２４の輪郭よりも内側に位置する平面パターンで形成される。開口部２８は、平面視での輪郭が専用電極パッド２５の輪郭よりも内側に位置する平面パターンで形成される。兼用電極パッド２４は、絶縁層２６の側壁で囲まれた開口部２７から露出する。専用電極パッド２５は、絶縁層２６の側壁で囲まれた開口部２８から露出する。
【0041】
次に、兼用電極パッド２４及び専用電極パッド２５を介して内部回路の電気特性を検査する。検査は、図９Ａに示すように、電気特性検査装置のプローブ針４１を兼用電極パッド２４のプローブ領域２４ｂに接触させ、かつ図９Ｂに示すように、電気特性検査装置のプローブ針４２を専用電極パッド２５に接触させて行う。
【0042】
この電気特性検査工程では、兼用電極パッド２４のプローブ領域２４ｂにプローブ針４１を圧接し、プローブ領域２４ｂの表面に形成された不働態（酸化被膜）を破ることで電気的な接続を行っている。また、専用電極パッド２５にプローブ針４２を圧接し、専用電極パッド２５の表面に形成された不働態（酸化被膜）を破ることで電気的な接続を行っている。このため、図９Ａに示すように、プローブ針４１の圧接によるプローブ痕（打痕）４３が兼用電極パッド２４のプローブ領域２４ｂに形成される。また、図９Ｂに示すように、プローブ針４２の圧接によるプローブ痕（打痕）４４が専用電極パッド２５に形成される。
【0043】
この電気特性検査工程において、兼用電極パッド２４と共に専用電極パッドが設けられているため、プローブ針の数が兼用電極パッドの数に律速されない。即ち、１つのチップ形成領域３１（１チップ）で同時に使用できるプローブ針の数を増やすことができるので、プローブ針を用いる電気特性検査での時間短縮を図ることができる。
【0044】
次に、図６Ａ及び図６Ｂに示す半導体ウエハ３０の複数のチップ形成領域３１をスクライブライン（ダイシング領域）に沿って個々に個片化して、図１０に示すように、複数の半導体チップ２を形成する。
この工程により、半導体チップ２を主体とする半導体装置１Ａがほぼ完成する。
この工程により、半導体チップ２を主体とする半導体装置１Ａがほぼ完成する。
【0045】
この後、半導体装置１Ａ（半導体チップ２）を様々な形態のパッケージにパッケージングする工程において、図４Ａ及び図４Ｂに示すように、兼用電極パッド２４のボンディング領域２４ａにボンディングワイヤ４５が接続される。ボンディングワイヤ４５としては、例えば金（Ａｕ）ワイヤを用いることができる。そして、ボンディングワイヤ４５の接続方法としては、例えば熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法を用いることができる。
【0046】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について説明する。
従来の半導体装置では、この第１実施の図面を参照して説明すると、兼用電極パッド２４の数が電気特性検査に用いるプローブ針の数を律速するため、検査時間の短縮に限界があった。
次に、この第１実施形態の主な効果について説明する。
従来の半導体装置では、この第１実施の図面を参照して説明すると、兼用電極パッド２４の数が電気特性検査に用いるプローブ針の数を律速するため、検査時間の短縮に限界があった。
【0047】
これに対し、この第１実施形態に係る半導体装置１Ａは、兼用電極パッド２４及び専用電極パッド２５を備えている。このため、プローブ針の数が兼用電極パッドの数に律速されず、専用電極パッド２５の数に応じてプローブ針４２を増やすことができる。即ち、１つのチップ形成領域３１（１チップ）で同時に使用できるプローブ針の数を増やすことができるので、プローブ針を用いる電気特性検査での時間短縮を図ることができる。
【0048】
また、専用電極パッド２５は、平面視での平面サイズが兼用電極パッドの平面サイズよりも小さい。このため、兼用電極パッドを新たに配置することができない領域であっても、専用電極パッド２５であれば配置することが可能となる。即ち、空き領域を有効に活用することができ、兼用電極パッドを減らすことなく、専用電極パッドを増やすことができる。
【0049】
また、空き領域を有効に活用することができるため、兼用電極パッド２４及び専用電極パッド２５を含む電極パッドの配置自由度の向上を図ることができる。
【0050】
また、専用電極パッドは兼用電極パッドと共に、半導体チップ２に残るので、半導体チップ２の状態においても専用電極パッド２５にプローブ針４２を接触させることができる。これにより、半導体チップ２の状態においても、プローブ針を用いる電気特性検査での時間短縮を図ることができる。
【0051】
また、兼用電極パッド２４は、ボンディング領域２４ａが平面視で周辺領域２Ｂと重畳し、プローブ領域２４ｂが平面視で素子形成可能領域２Ａと重畳している。このため、プローブ領域２４ｂにボンディングワイヤを接続するときの衝撃に起因して素子形成可能領域２Ａのトランジスタ素子Ｔｒに影響するダメージを回避することができるため、プローブ針を用いる電気特性検査での時間短縮を図ることができると共に、半導体装置１Ａの信頼性の向上を図ることができる。
【0052】
ここで、兼用電極パッド２４の構成について説明する。
図１１に示すように、
兼用電極パッド２４の長手方向の全長をＬとし、
兼用電極パッド２４の長手方向に沿うボンディング領域２４ａの長さでボンディングワイヤの接続に最小限必要な長さをＡとし、
兼用電極パッド２４の長手方向に沿うプローブ領域２４ｂの長さでプローブ針の接触に最小限必要な長さをＢとし、
ボンディング領域２４ａにプローブ領域２４ｂが重なっていてもボンディングワイヤとの接合強度が確保できる領域２４ｃの兼用電極パッド２４の長手方向に沿う長さをＣとしたとき、
兼用電極パッド２４は、Ｌ≧Ａ＋Ｂ－Ｃ、かつＢ＞Ｃを満たすことが好ましい。
ただし、Ｃが存在しない場合もある。
図１１に示すように、
兼用電極パッド２４の長手方向の全長をＬとし、
兼用電極パッド２４の長手方向に沿うボンディング領域２４ａの長さでボンディングワイヤの接続に最小限必要な長さをＡとし、
兼用電極パッド２４の長手方向に沿うプローブ領域２４ｂの長さでプローブ針の接触に最小限必要な長さをＢとし、
ボンディング領域２４ａにプローブ領域２４ｂが重なっていてもボンディングワイヤとの接合強度が確保できる領域２４ｃの兼用電極パッド２４の長手方向に沿う長さをＣとしたとき、
兼用電極パッド２４は、Ｌ≧Ａ＋Ｂ－Ｃ、かつＢ＞Ｃを満たすことが好ましい。
ただし、Ｃが存在しない場合もある。
【0053】
なお、上述の第１実施形態では、専用電極パッド２５の配置として、互いに隣り合う２つの兼用電極パッド２４の間と、半導体チップ２の角部と、にそれぞれ専用電極パッド２５を配置した場合に説明したが、専用電極パッド２５の配置は、互いに隣り合う２つの兼用電極パッド２４の間と、半導体チップ２の角部との何れか一方であってもよい。
【0054】
≪第１実施形態の変形例≫
上述の第１実施形態に係る半導体装置１Ａにおいては、図１２に示すように、マーキング部２９を更に備えていてもよい。マーキング部２９は、兼用電極パッド２４のボンディング領域２４ａとプローブ領域２４ｂとを明示するために設けられている。この変形例では、ボンディング領域２４ａに対応した領域にマーキング部２９を設けているが、プローブ領域２４ｂに対応した領域にマーキング部２９を設けてもよい。
上述の第１実施形態に係る半導体装置１Ａにおいては、図１２に示すように、マーキング部２９を更に備えていてもよい。マーキング部２９は、兼用電極パッド２４のボンディング領域２４ａとプローブ領域２４ｂとを明示するために設けられている。この変形例では、ボンディング領域２４ａに対応した領域にマーキング部２９を設けているが、プローブ領域２４ｂに対応した領域にマーキング部２９を設けてもよい。
【0055】
マーキング部２９は、兼用電極パッド２４の長手方向に沿って延伸し、ボンディング領域２４ａに対応する領域に設けられた矩形の金属層であってもよい。マーキング部２９は、アルミニウム（Ａｌ）又はタングステン（Ｗ）などの視認性又は検出性が高い金属材料で構成することにより、マーキング部２９に対応するボンディング領域２４ａを目視又は検出装置にて検出を可能とすることができる。
【0056】
マーキング部２９は、目視又は検出装置にて検出が可能であれば、金属層以外の他の材料で構成してもよい。例えば、マーキング部２９は、ボンディング領域２４ａ及びプローブ領域２４ｂの配列方向に延伸し、ボンディング領域２４ａに対応する領域に設けられた矩形のピット（凸部）又はランド（凸部）であってもよい。このような場合でも、マーキング部２９は、マーキング部２９に対応するボンディング領域２４ａを目視又は検出装置にて検出を可能とすることができる。
【0057】
〔第２実施形態〕
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１３に示すように、この第２実施形態に係る半導体装置１Ｂは、４つの電極パッド列２３のうち、電極パッド列２３Ｂの構成が異なっている。
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１３に示すように、この第２実施形態に係る半導体装置１Ｂは、４つの電極パッド列２３のうち、電極パッド列２３Ｂの構成が異なっている。
【0058】
電極パッド列２３Ｂは、兼用電極パッド２４の長手方向が半導体チップ２の辺２ｘ１に沿う向きで半導体チップ２の辺２ｘ１に沿って配置された複数の兼用電極パッド２４を含む。そして、専用電極パッド２５が電極パッド列２３Ｂと並んで複数配置されている。この電極パッド列２３Ｂと並んで列をなす複数の専用電極パッド２５は、電極パッド列２３Ｂよりも半導体チップ２の内方側、換言すれば、電極パッド列２３Ｂよりも半導体チップ２の辺２ｘ１から離れた位置に配置されている。そして、詳細に図示していないが、電極パッド列２３Ｂの兼用電極パッド２４は、全体が平面視で周辺領域２Ｂと重畳している。
【0059】
この第２実施形態に係る半導体装置１Ｂにおいても、上述の実施形態１に係る半導体装置１Ａと同様の効果が得られる。
【0060】
〔第３実施形態〕
この第３実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
図１４は、本技術の第３実施形態に係る固体撮像装置１Ｃの電極パッド配置パターンを模式的に示す平面図である。
図１５は、図１４の平面図において、素子形成可能領域、周辺領域及びセンサ画素アレイ部を示す図である。
図１６は、図１４のＡ１４－Ａ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。
この第３実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
図１４は、本技術の第３実施形態に係る固体撮像装置１Ｃの電極パッド配置パターンを模式的に示す平面図である。
図１５は、図１４の平面図において、素子形成可能領域、周辺領域及びセンサ画素アレイ部を示す図である。
図１６は、図１４のＡ１４－Ａ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。
【0061】
≪固体撮像装置の全体構成≫
図１４に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、平面視したときの二次元平面形状が方形状の半導体チップ５０を主体に構成されている。即ち、固体撮像装置１Ｃは半導体チップ５０に搭載されており、半導体チップ５０を固体撮像装置１Ｃとみなすことができる。この固体撮像装置１Ｃは、図１７に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
図１４に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、平面視したときの二次元平面形状が方形状の半導体チップ５０を主体に構成されている。即ち、固体撮像装置１Ｃは半導体チップ５０に搭載されており、半導体チップ５０を固体撮像装置１Ｃとみなすことができる。この固体撮像装置１Ｃは、図１７に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
【0062】
図１５に示すように、固体撮像装置１Ｃが搭載された半導体チップ５０は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の素子形成可能領域５１Ａと、この素子形成可能領域５１Ａの外側に素子形成可能領域５１Ａを囲んで設けられた周辺領域５１Ｂとを備えている。また、半導体チップ５０は、平面視で素子形成可能領域５１Ａと重畳するセンサ画素アレイ部５１Ｃを備えている。半導体チップ５０は、製造プロセスにおいて、後述の半導体層６１，７１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ｃの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
【0063】
センサ画素アレイ部５１Ｃは、例えば図１７に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、センサ画素アレイ部５１Ｃには、図１５及び図１６に示すように、Ｘ方向及びＹ方向を含む二次元平面において複数のセンサ画素５３が行列状に配置されている。換言すれば、センサ画素５３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0064】
半導体チップ５０は、垂直駆動回路、カラム信号処理回路、水平駆動回路、出力回路及び制御回路などを含むロジック回路を備えている。ロジック回路は、例えば、ＣＭＯＳ回路で構成されている。
【0065】
複数のセンサ画素５３の各々のセンサ画素５３は、光電変換素子（光電変換部）を有している。そして、各センサ画素５３の光電変換素子には、読出し回路が接続されている。光電変換素子は、図１６に示す半導体層６１にセンサ画素５３毎に構成されている。そして、光電変換素子は、光を受光量に応じた信号電荷に光電変換して保持する。
【0066】
≪固体撮像装置の具体的な構成≫
図１４び図１５に示すように、固体撮像装置１Ｃが搭載された半導体チップ５０は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で形成され、この第３実施形態では例えば正方形で形成されている。
図１４び図１５に示すように、固体撮像装置１Ｃが搭載された半導体チップ５０は、その厚さ方向（Ｚ方向）と交差する平面形状が方形状で形成され、この第３実施形態では例えば正方形で形成されている。
【0067】
図１６に示すように、半導体チップ５０は、各々の厚さ方向（Ｚ方向）において、互いに向かい合って積層された受光基板部（第１半導体基体）６０及び回路基板部（第２半導体基体）７０を備えている。受光基板部６０には、上述のセンサ画素アレイ部５１Ｃなどが構成されている。回路基板部７０には、上述のロジック回路や読出し回路などが構成されている。
【0068】
図１６に示すように、受光基板部６０は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層６１と、この半導体層６１の第１の面Ｓ１及び側面（端面）を覆う絶縁層６２と、を備えている。
【0069】
絶縁層６２及び半導体層６１は、二次元平面形状が方形状になっている。そして、半導体層６１は、主にセンサ画素アレイ部５１Ｃに設けられ、平面視での輪郭が絶縁層６２の輪郭よりも内側に位置している。一方、絶縁層６２は、平面視で素子形成可能領域５１Ａ及び周辺領域５１Ｂに亘って設けられ、半導体層６１の周囲に位置する部分の厚さが半導体層６１と重畳する部分の厚さより厚くなっている。
【0070】
図１６に示すように、受光基板部６０は、半導体層６１の第２の面Ｓ２側（光入射面側）に、この第２の面Ｓ２側から順次積層された平坦化膜６４、カラーフィルタ６５及びマイクロレンズ６６を更に備えている。平坦化膜６４は、半導体層６１の第２の面Ｓ２側（光入射面側）を平坦化する。マイクロレンズ６６は、半導体層６１への入射光を集光する。カラーフィルタ６５は、半導体層６１への入射光を色分離する。カラーフィルタ６５及びマイクロレンズ６６は、それぞれセンサ画素５３毎に設けられている。平坦化膜６４は、平面視で素子形成可能領域５１Ａ及び周辺領域５１Ｂに亘って設けられている。カラーフィルタ６５及びマイクロレンズ６６は、例えば樹脂性の材料で構成されている。
【0071】
図１６に示すように、回路基板部７０は、半導体層７１と、この半導体層７１の厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面及び第２の面のうちの第１の面に設けられた複数のトランジスタ素子Ｔｒと、この半導体層７１の第１の面側に設けられた多層配線層（積層体）７２、とを備えている。多層配線層７２は、絶縁層及び配線層を交互に複数段積層した積層構造になっている。
【0072】
半導体層７１は、例えば単結晶シリコンで構成されている。多層配線層７２の絶縁層は、例えば酸化シリコン膜で構成されている。多層配線層７２の配線層は、例えばＡｌにＳｉ及びＣｕが添加されたＡｌ－Ｓｉ－Ｃｕ組成のＡｌ合金膜で構成されている。
【0073】
図１６に示すように、半導体層７１及び多層配線層７２の各々は、平面視で半導体チップ５０の素子形成可能領域５１Ａ及び周辺領域５１Ｂに亘って設けられている。即ち、半導体層７１及び多層配線層７２の各々は、素子形成可能領域５１Ａ及び周辺領域５１Ｂを含む。
【0074】
上述のロジック回路及び読出し回路は、主に、半導体層７１に設けられたトランジスタ素子Ｔｒと、多層配線層７２の配線層に形成された配線とで構築されている。トランジスタ素子Ｔｒは、半導体層７１の素子形成可能領域５１Ａに設けられている。この実施形態では、一例として、半導体チップ５０の二次元平面における４つの辺に対応して４つの電極パッド列２３が設けられているが、これに限定されるものではない。
【0075】
図１４及び図１５に示すように、半導体チップ５０は、兼用電極パッド２４及び専用電極パッド２５を更に備えている。また、半導体チップ５０は、兼用電極パッド２４が半導体チップ５０の二次元平面における辺に沿って複数配置された電極パッド列２３を更に備えている。
【0076】
図１６に示すように、兼用電極パッド２４は、多層配線層７２の最上層の配線層に設けられている。図示していないが、専用電極パッド２５も、兼用電極パッド２４と同様に、多層配線層７２の最上層の配線層に設けられている。
【0077】
兼用電極パッド２４は、その中央領域が受光基板部６０の光入射面側から回路基板部７０の兼用電極パッド２４に到達する開口部６７から露出し、その周辺領域が絶縁層６２で覆われている。図示していないが、専用電極パッド２５も兼用電極パッド２４と同様に、その中央領域が受光基板部６０の光入射面側から回路基板部７０の専用電極パッド２５に到達する開口部から露出し、その周辺領域が絶縁層６２で覆われている。
【0078】
この実施形態の兼用電極パッド２４は、詳細に図示していないが、上述の第１実施形態と同様に、平面視で素子形成可能領域５１Ａと周辺領域５１Ｂとに亘って設けられている。そして、兼用電極パッド２４は、ボンディング領域２４ａが平面視で周辺領域５１Ｂと重畳し、プローブ領域２４ｂが平面視で素子形成可能領域５１Ａと重畳している。
【0079】
図１４及び図１５に示すように、この実施形態の専用電極パッド２５も、上述の第１実施形態と同様に、電極パッド列２３において、平面視で互いに隣り合う２つの兼用電極パッド２４の間に配置されている。また、専用電極パッド２５は、電極パッド列２３の延伸方向の外側にも配置されている。換言すれば、専用電極パッド２５は、平面視で半導体チップの２つの辺が交わる角部にも配置されている。
【0080】
この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の実施形態１に係る半導体装置１Ａと同様の効果が得られる。
【0081】
なお、この第３実施形態では、半導体層７１が本技術の「第１半導体層」の一具体例に相当し、半導体層６１が本技術の「第２半導体層」の一具体例に相当する。そして、第２半導体層である半導体層６１に上述の光電変換素子（光電変換部）が設けられている。そして、図１６に示すように、多層配線層７２の半導体層７１側とは反対側に半導体層６１が設けられている。
【0082】
〔第４実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0083】
図１７は、本技術の第４実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
【0084】
図１７に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第３実施形態に係る固体撮像装置１Ｃを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
【0085】
光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号））に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0086】
このような構成により、固体撮像装置１０１において特性検査での時間短縮が図られているため、電子機器１００の低コスト化を図ることができる。
【0087】
なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0088】
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した兼用電極パッド及び専用電極パッドを採用することができる。
【0089】
なお、本技術は、以下のような構成としてもよい。
（１）
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、
半導体装置。
（２）
前記兼用電極パッドの前記プローブ領域、及び前記ブローブ専用電極パッドの各々は、プローブ針の圧接によるプローブ痕を含む、上記（１）に記載の半導体装置。
（３）
前記接続部材は、ボンディングワイヤである、上記（１）又は（２）に記載の半導体装置。
（４）
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
専用電極パッドは、前記電極パッド列において、互いに隣り合う前記兼用電極パッドの間に配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
前記専用電極パッドは、前記電極パッド列の延伸方向の外側に配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（６）
前記兼用電極パッドが複数配置された電極パッド例を更に備え、
前記専用電極パッドは、前記電極パッド列と並んで複数配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（７）
前記半導体層は、トランジスタが設けられた素子形成可能領域と、平面視で前記素子形成可能領域の外側に設けられた周辺領域と、を含み、
前記兼用電極パッドは、前記ボンディング領域が平面視で前記周辺領域と重畳し、前記プローブ領域が平面視で前記素子形成可能領域と重畳している、上記（１）から（６）の何れかに記載の半導体装置。
（８）
前記半導体層を第１半導体層とし、
前記多層配線層の前記第１半導体層側とは反対側に設けられ、かつ光電変換部が設けられた第２半導体層を更に備えている、上記（１）から（７）の何れかに記載の半導体装置。
（９）
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい。
（１）
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい、
半導体装置。
（２）
前記兼用電極パッドの前記プローブ領域、及び前記ブローブ専用電極パッドの各々は、プローブ針の圧接によるプローブ痕を含む、上記（１）に記載の半導体装置。
（３）
前記接続部材は、ボンディングワイヤである、上記（１）又は（２）に記載の半導体装置。
（４）
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
専用電極パッドは、前記電極パッド列において、互いに隣り合う前記兼用電極パッドの間に配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
前記兼用電極パッドが複数配置された電極パッド列を更に備え、
前記専用電極パッドは、前記電極パッド列の延伸方向の外側に配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（６）
前記兼用電極パッドが複数配置された電極パッド例を更に備え、
前記専用電極パッドは、前記電極パッド列と並んで複数配置されている、上記（１）から（３）の何れかに記載の半導体装置。
（７）
前記半導体層は、トランジスタが設けられた素子形成可能領域と、平面視で前記素子形成可能領域の外側に設けられた周辺領域と、を含み、
前記兼用電極パッドは、前記ボンディング領域が平面視で前記周辺領域と重畳し、前記プローブ領域が平面視で前記素子形成可能領域と重畳している、上記（１）から（６）の何れかに記載の半導体装置。
（８）
前記半導体層を第１半導体層とし、
前記多層配線層の前記第１半導体層側とは反対側に設けられ、かつ光電変換部が設けられた第２半導体層を更に備えている、上記（１）から（７）の何れかに記載の半導体装置。
（９）
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
半導体層と、
前記半導体層の一面側に設けられた多層配線層と、
前記多層配線層に設けられた兼用電極パッド及び専用電極パッドと、
を備え、
前記兼用電極パッドは、接続部材が接続されるボンディング領域と、プローブ針が接触されるプローブ領域とを含み、
前記専用電極パッドは、プローブ針が圧接され、かつ前記兼用電極パッドよりも平面サイズが小さい。
【0090】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0091】
１Ａ，１Ｂ 半導体装置
１Ｃ 固体撮像装置
２ 半導体チップ
２Ａ 素子形成可能領域
２Ｂ 周辺領域
２１ 半導体層
２２ 多層配線層
２３ 電極パッド列
２４ 兼用電極パッド
２４ａ ボンディング領域
２４ｂ プローブ領域
２４ｃ 領域
２５ 専用電極パッド
２６ 絶縁層
２７，２８ 開口部
２９ マーキング部
３０ 半導体ウエハ
３１ チップ形成領域
３２ スクライブライン（ダイシング領域）
４１，４２ プローブ針
４３，４４ プローブ痕
４５ ボンディングワイヤ
５０ 半導体チップ
５１Ａ 素子形成可能領域
５１Ｂ 周辺領域
５１Ｃ センサ画素アレイ部
５３ センサ画素
６０ 受光基板部
６１ 半導体層
６２ 絶縁層
６４ 平坦化膜
６５ カラーフィルタ
６６ マイクロレンズ
６７ 開口部
７１ 半導体層
７２ 多層配線層
１００ 電子機器
１０２ 光学レンズ
１０３ シャッタ装置
１０４ 駆動回路
１０５ 信号処理回路
１０６ 入射光
Ｔｒ トランジスタ素子
１Ｃ 固体撮像装置
２ 半導体チップ
２Ａ 素子形成可能領域
２Ｂ 周辺領域
２１ 半導体層
２２ 多層配線層
２３ 電極パッド列
２４ 兼用電極パッド
２４ａ ボンディング領域
２４ｂ プローブ領域
２４ｃ 領域
２５ 専用電極パッド
２６ 絶縁層
２７，２８ 開口部
２９ マーキング部
３０ 半導体ウエハ
３１ チップ形成領域
３２ スクライブライン（ダイシング領域）
４１，４２ プローブ針
４３，４４ プローブ痕
４５ ボンディングワイヤ
５０ 半導体チップ
５１Ａ 素子形成可能領域
５１Ｂ 周辺領域
５１Ｃ センサ画素アレイ部
５３ センサ画素
６０ 受光基板部
６１ 半導体層
６２ 絶縁層
６４ 平坦化膜
６５ カラーフィルタ
６６ マイクロレンズ
６７ 開口部
７１ 半導体層
７２ 多層配線層
１００ 電子機器
１０２ 光学レンズ
１０３ シャッタ装置
１０４ 駆動回路
１０５ 信号処理回路
１０６ 入射光
Ｔｒ トランジスタ素子
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】