特開 2024-105215 アナログ－デジタルハイブリッド積分器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024105215

(43)【公開日】2024-08-06

(54)【発明の名称】アナログ－デジタルハイブリッド積分器

(51)【国際特許分類】

   H03F 3/70 20060101AFI20240730BHJP

【ＦＩ】

H03F3/70

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2024009401

(22)【出願日】2024-01-25

(31)【優先権主張番号】10-2023-0009598

(32)【優先日】2023-01-25

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】592127149

【氏名又は名称】韓国科学技術院

【氏名又は名称原語表記】ＫＯＲＥＡ ＡＤＶＡＮＣＥＤ ＩＮＳＴＩＴＵＴＥ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ

【住所又は居所原語表記】２９１，Ｄａｅｈａｋ－ｒｏ Ｙｕｓｅｏｎｇ－ｇｕ，Ｄａｅｊｅｏｎ ３４１４１，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】チョン ワンヨン

(72)【発明者】

【氏名】ヤン ミンキュ

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA48

5J500AC61

5J500AC88

5J500AF15

5J500AF17

5J500AF18

5J500AH29

5J500AH39

5J500AK01

5J500AK19

5J500AK34

5J500AM08

5J500AM13

5J500AS00

5J500AT01

5J500AT06

(57)【要約】      （修正有）

【課題】入力信号の積分とデジタル変換とを同時に行うアナログ－デジタルハイブリッド積分器を提供する。
【解決手段】アナログ－デジタルハイブリッド積分器は、入力端に接続されたオペアンプ１１０と、入力端にオペアンプと並列に接続された第１のキャパシタ１２０と、第１のキャパシタ１２０と並列に接続された複数の第２のキャパシタ１３０と、互いに直列に接続され、複数の第２のキャパシタ１３０と並列にそれぞれ接続された複数のバッファ１４０と、を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

入力端に接続されたオペアンプと、
前記入力端に前記オペアンプと並列に接続された第１のキャパシタと、
前記第１のキャパシタと並列に接続された複数の第２のキャパシタと、
互いに直列に接続され、前記複数の第２のキャパシタと並列にそれぞれ接続された複数のバッファと、
を含む、アナログ－デジタルハイブリッド積分器。

【請求項2】

前記オペアンプは、前記複数のバッファのそれぞれに出力電圧を提供する、請求項１に記載のアナログ－デジタルハイブリッド積分器。

【請求項3】

前記複数のバッファは、互いに直列に接続され、円形の遅延チェーンを形成する、請求項１に記載のアナログ－デジタルハイブリッド積分器。

【請求項4】

前記複数のバッファは、「１」の入力を受けて「１」を出力する第１のバッファと、「０」の入力を受けて「０」を出力する第２のバッファと、「０」状態の入力を受けて「１」状態を出力し、立ち上がりエッジを形成する第３のバッファと、「１」状態の入力を受けて「０」状態を出力し、立ち下がりエッジを形成する第４のバッファと、を含む、請求項１に記載のアナログ－デジタルハイブリッド積分器。

【請求項5】

前記第１のバッファは、初期の状態において、前記第２のバッファと同数である、請求項４に記載のアナログ－デジタルハイブリッド積分器。

【請求項6】

前記オペアンプから前記バッファにフィードバックされた出力電圧が既存の電圧よりも大きい場合、前記第４のバッファが「１」を出力して前記第１のバッファに変化することにより前記第１のバッファの個数が増加し、立ち下がりエッジを形成する前記第４のバッファが、前記第２のバッファの方向に伝播して移動する、請求項４に記載のアナログ－デジタルハイブリッド積分器。

【請求項7】

前記オペアンプから前記バッファにフィードバックされた出力電圧が既存の電圧よりも小さい場合、前記第３のバッファが「０」を出力して前記第２のバッファに変化することにより前記第２のバッファの個数が増加し、立ち上がりエッジを形成する前記第３のバッファが、前記第１のバッファの方向に伝播して移動する、請求項４に記載のアナログ－デジタルハイブリッド積分器。

【請求項8】

入力信号から量子化された出力信号を差し引いた差し引き信号の入力を受けて積分するオペアンプと、
残余信号を格納する第１のキャパシタと、
前記オペアンプの出力信号を量子化し、互いに直列に接続された複数のバッファと、
前記入力信号及び前記複数のバッファの前記量子化された出力信号を格納する複数の第２のキャパシタと、
入力端と前記複数の第２のキャパシタとの間、及び前記複数の第２のキャパシタと接地端との間に接続され、前記入力端の入力信号をスイッチングして前記複数の第２のキャパシタに出力する第１のスイッチと、
前記複数のバッファの出力端と前記複数の第２のキャパシタとの間、及び前記複数の第２のキャパシタと前記オペアンプとの間に接続され、前記差し引き信号をスイッチングして前記オペアンプに出力する第２のスイッチと、
を含む、アナログ－デジタルハイブリッド積分器。

【請求項9】

前記第１のキャパシタ及び前記オペアンプと並列に接続され、前記第１のキャパシタの残余信号をリセットする第１のリセットスイッチ、をさらに含む、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項10】

前記複数のバッファの出力端と接続され、オン状態で基準電圧（Ｖｒｅｆ）を入力され、前記複数のバッファと前記複数の第２のキャパシタを初期の状態にリセットする第２のリセットスイッチ、をさらに含む、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項11】

前記オペアンプは、前記複数のバッファのそれぞれに出力電圧を提供する、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項12】

前記複数のバッファは、互いに直列に接続され、円形の遅延チェーンを形成する、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項13】

前記複数のバッファは、「１」の入力を受けて「１」を出力する第１のバッファと、「０」の入力を受けて「０」を出力する第２のバッファと、「０」状態の入力を受けて「１」状態を出力し、立ち上がりエッジを形成する第３のバッファと、「１」状態の入力を受けて「０」状態を出力し、立ち下がりエッジを形成する第４のバッファと、を含む、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項14】

前記第１のバッファは、初期の状態において、前記第２のバッファと同数である、請求項１３に記載のアナログ－デジタルハイブリッド積分器。

【請求項15】

前記オペアンプから前記複数のバッファにフィードバックされた出力電圧が既存の電圧よりも大きい場合、前記第４のバッファが「１」を出力して前記第１のバッファに変化することにより前記第１のバッファの個数が増加し、立ち下がりエッジを形成する前記第４のバッファが、前記第２のバッファの方向に伝播して移動する、請求項１３に記載のアナログ－デジタルハイブリッド積分器。

【請求項16】

前記オペアンプから前記複数のバッファにフィードバックされた出力電圧が既存の電圧よりも小さい場合、前記第３のバッファが「０」を出力して前記第２のバッファに変化することにより前記第２のバッファの個数が増加し、立ち上がりエッジを形成する前記第３のバッファが、前記第１のバッファの方向に伝播して移動する、請求項１３に記載のアナログ－デジタルハイブリッド積分器。

【請求項17】

前記第１のスイッチがオン状態となり、前記第２のスイッチがオフ状態となる場合、前記入力端の入力信号が前記複数の第２のキャパシタに格納される、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【請求項18】

前記第１のスイッチがオフ状態となり、前記第２のスイッチがオン状態となる場合、前記複数のバッファが前記量子化された出力信号を前記複数の第２のキャパシタに出力し、前記複数の第２のキャパシタは、格納されたアナログ入力信号及び前記複数のバッファの前記量子化された出力信号を差し引いた差し引き信号を前記オペアンプに出力する、請求項８に記載のアナログ－デジタルハイブリッド積分器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログ－デジタルハイブリッド積分器に関する。

【背景技術】

【0002】

積分器（ｉｎｔｅｇｒａｔｏｒ）は、主要なミックスドシグナル回路ビルディングブロックとして、アナログ・デジタルコンバータ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）やΔΣモジュレータ（ｄｅｌｔａ－ｓｉｇｍａ ｍｏｄｕｌａｔｏｒ）などに主に使用されている。また、スイッチトキャパシタ積分器（ｓｗｉｔｃｈｅｄ－ｃａｐａｃｉｔｏｒ ｉｎｔｅｇｒａｔｏｒ）は、周期的に入力キャパシタ（ｉｎｐｕｔ ｃａｐａｃｉｔｏｒ）に電荷を充填し、積分キャパシタ（ｉｎｔｅｇｒａｔｉｎｇ ｃａｐａｃｉｔｏｒ）に電荷を積分させる回路である。

【0003】

従来のアクティブ積分器では、ノイズを成形する種々のＡＤＣに適用され、高い性能のために電力を多く消費して高い利得を得ている。

【0004】

アクティブ積分器は、アナログ積分器、デジタル積分器、及びアナログ－デジタルハイブリッド積分器に分類される。

【0005】

図１は、従来のアナログ積分器を示す回路図である。

【0006】

図１を参照すると、アナログオペアンプ１は、アナログ入力信号（Ｖｉｎ）を積分してキャパシタ２に格納する。キャパシタ２に格納された電荷によりアナログ出力信号（Ｖｏｕｔ）が発生する。この場合、アナログオペアンプ１は、高い静的電力を消費することになる。

【0007】

図２は、従来のデジタル積分器を示す回路図である。

【0008】

図２を参照すると、デジタルオペアンプ３は、デジタル入力信号（Ｖｉｎ）を積分した後、単位周期遅延器（ｕｎｉｔ ｃｙｃｌｅ ｄｅｌａｙ ｚ^－１）４を介してフィードバックされる。この場合、デジタル積分器は、量子化された信号を積分するので、量子化誤差を有する出力信号が発生する。

【0009】

デジタル積分器は、格納可能な精度に限界がある。例えば、Ｘ＝０．３２１８２３１・・・という数字を格納するとき、０．０１の精度を有するデジタル積分器を使用する場合は、０．３２２として格納され、誤差である（０．３２２－０．３２１８２３１・・・＝０．０００１７７・・・）の値は、誤りとして残り、デジタル積分器は、積分回数が増えるにつれて増幅された誤差が発生することになる。

【0010】

図３は、従来のアナログ－デジタルハイブリッド積分器を示す回路図である。

【0011】

図３を参照すると、アナログオペアンプ１は、アナログ入力信号（Ｖｉｎ）が量子化器５によりデジタル信号に変換された後、フィードバックされ、キャパシタ２により積分された後、アナログ出力信号を発生させる。アナログ－デジタルハイブリッド積分器は、アナログ入力信号のデジタル変換されたデジタル信号を格納し、また、アナログ出力信号をも格納する。従来のアナログ－デジタルハイブリッド積分器では、連続的な積分を実行することができず、アナログ入力信号の量子化の後に積分を行うことが可能となるため、時間遅延が発生する。

【0012】

図４は、従来の他のアナログ－デジタルハイブリッド積分器を示す回路図である。

【0013】

図４を参照すると、アナログオペアンプ１は、アナログ入力信号（Ｖｉｎ）がキャパシタ２により積分された後、量子化器５によりデジタル信号に変換され、フィードバックされる。アナログ－デジタルハイブリッド積分器は、アナログ入力信号のデジタル変換されたデジタル信号を格納し、また、アナログ出力信号をも格納する。従来のアナログ－デジタルハイブリッド積分器では、量子化器とフィードバックキャパシタとの不整合により増大した非線形性が示され、アナログ入力信号の量子化の後に積分を行うことが可能となるため、１クロックの時間遅延が発生する。

【発明の概要】

【発明が解決しようとする課題】

【0014】

本発明は、上述のような問題点を解決するために案出されたものであって、本発明の目的は、入力信号の積分とデジタル変換とを同時に行うアナログ－デジタルハイブリッド積分器を提供することにある。

【0015】

また、本発明の目的は、デジタル量子化信号及びアナログ残余信号をいずれも格納し、連続的な積分を実行することが可能となるアナログ－デジタルハイブリッド積分器を提供することにある。

【0016】

さらに、本発明の目的は、デジタル量子化信号とフィードバックキャパシタとの不整合をなくし、入力信号の量子化と積分動作との間の時間遅延を最小化するアナログ－デジタルハイブリッド積分器を提供することにある。

【0017】

本発明の目的は、上述の目的に限定されず、言及されていない他の目的は、後述の記載から容易に理解できるであろう。本発明の技術的課題は、上述の技術的課題に限定されず、言及されていない他の技術的課題は、当業者であれば後述の記載から容易に理解できるであろう。

【課題を解決するための手段】

【0018】

本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器は、入力端に接続されたオペアンプと、前記入力端に前記オペアンプと並列に接続された第１のキャパシタと、前記第１のキャパシタと並列に接続された複数の第２のキャパシタと、互いに直列に接続され、前記複数の第２のキャパシタと並列にそれぞれ接続された複数のバッファと、を含む。

【0019】

前記オペアンプは、前記複数のバッファにそれぞれ出力電圧を提供する。

【0020】

前記複数のバッファは、互いに直列に接続され、遅延チェーンを形成する。

【0021】

前記複数のバッファは、「１」の入力を受けて「１」を出力する第１のバッファと、「０」の入力を受けて「０」を出力する第２のバッファと、「０」状態の入力を受けて「１」状態を出力し、立ち上がりエッジを形成する第３のバッファと、「１」状態の入力を受けて「０」状態を出力し、立ち下がりエッジを形成する第４のバッファと、を含む。

【0022】

前記第１のバッファは、初期の状態において、前記第２のバッファと同数である。

【0023】

前記オペアンプから前記バッファにフィードバックされた出力電圧が既存の電圧よりも大きい場合、前記第４のバッファが「１」を出力して前記第１のバッファに変化することにより前記第１のバッファの個数が増加し、立ち下がりエッジを形成する前記第４のバッファが、前記第２のバッファの方向に伝播して移動する。

【0024】

前記オペアンプから前記バッファにフィードバックされた出力電圧が既存の電圧よりも小さい場合、前記第３のバッファが「０」を出力して前記第２のバッファに変化することにより前記第２のバッファの個数が増加し、立ち上がりエッジを形成する前記第３のバッファが、前記第１のバッファの方向に伝播して移動する。

【0025】

本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、入力信号から量子化された出力信号を差し引いた差し引き信号の入力を受けて積分するオペアンプと、残余信号を格納する第１のキャパシタと、前記オペアンプの出力信号を量子化し、互いに直列に接続された複数のバッファと、前記入力信号及び前記複数のバッファの前記量子化された出力信号を格納する複数の第２のキャパシタと、入力端と前記複数の第２のキャパシタとの間、及び前記複数の第２のキャパシタと接地端との間に接続され、前記入力端の入力信号をスイッチングして前記複数の第２のキャパシタに出力する第１のスイッチと、前記複数のバッファの出力端と前記複数の第２のキャパシタとの間、及び前記複数の第２のキャパシタと前記オペアンプとの間に接続され、前記差し引き信号をスイッチングして前記オペアンプに出力する第２のスイッチと、を含む。

【0026】

本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、前記第１のキャパシタ及び前記オペアンプと並列に接続され、前記第１のキャパシタの残余信号をリセットする第１のリセットスイッチ、をさらに含む。

【0027】

本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、前記複数のバッファの出力端に接続され、オン状態で基準電圧（Ｖｒｅｆ）を入力され、前記複数のバッファと前記複数の第２のキャパシタを初期の状態にリセットする第２のリセットスイッチ、をさらに含む。

【0028】

前記第１のスイッチがオン状態となり、前記第２のスイッチがオフ状態となる場合、前記入力端の入力信号が前記複数の第２のキャパシタに格納される。

【0029】

前記第１のスイッチがオフ状態となり、前記第２のスイッチがオン状態となる場合、前記複数のバッファが前記量子化された出力信号を前記複数の第２のキャパシタに出力し、前記複数の第２のキャパシタは、格納されたアナログ入力信号及び前記複数のバッファの前記量子化された出力信号を差し引いた差し引き信号を前記オペアンプに出力する。

【発明の効果】

【0030】

本発明の実施形態に係るアナログ－デジタルハイブリッド積分器によれば、デジタル領域において、ほとんどキャパシタとして駆動し、アナログ領域のキャパシタサイズを低減することができ、オペアンプの電力消費を大きく削減することができる。

【0031】

また、本発明の実施形態に係るアナログ－デジタルハイブリッド積分器によれば、さらに量子化器を追加する必要がなく、エネルギー効率性と構造のコンパクト化を確保することができる。

【0032】

本発明の実施形態に係るアナログ－デジタルハイブリッド積分器によれば、円形状に接続されたバッファチェーンは、別の積分と量子化とが同時に行われるため、高速を実現することができる。

【0033】

本発明の実施形態に係るアナログ－デジタルハイブリッド積分器によれば、円形状を有する遅延チェーンの構造で連続的な動作によってエッジが継続して伝播することにより、別途の回路を設けることなく高い線形性を有し、キャパシタの不整合整形（ｍｉｓｍａｔｃｈ ｓｈａｐｉｎｇ）効果が奏される。

【0034】

本発明の効果は、上述した効果に制限されず、言及されていない他の効果は、後述の記載から当業者であれば容易に理解できるであろう。

【図面の簡単な説明】

【0035】

【図1】従来のアナログ積分器を示す回路図である。

【図2】従来のデジタル積分器を示す回路図である。

【図3】従来のアナログ－デジタルハイブリッド積分器を示す回路図である。

【図4】従来の他のアナログ－デジタルハイブリッド積分器を示す回路図である。

【図5】本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器を示す回路図である。

【図6】本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器の遅延チェーンを示す回路図である。

【図7】本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器のフィードバック動作を示す回路図である。

【図8】本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器を示す回路図である。

【図9】Φ１信号における本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の動作状態を示す図である。

【図10】Φ２信号における本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の動作状態を示す図である。

【図11】（ａ）は、第１のキャパシタをリセットさせるリセットクロックを示すタイミング図であり、（ｂ）は、第１のスイッチ及び第２のスイッチのオン・オフ動作を制御するクロック信号を示すタイミング図であり、（ｃ）は、オペアンプのフィードバックされる出力信号を示すタイミング図であり、（ｄ）は、バッファの量子化された出力信号を示すタイミング図であり、（ｅ）は、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の入力信号とデジタル信号処理が行われた最終の出力とを示すタイミング図である。

【発明を実施するための形態】

【0036】

本発明は、種々の変更を加えることができ、種々の実施形態を有することができるところ、特定の実施形態を図面を参照して詳述している。しかし、これは、本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物又は代替物を含むものと理解されるべきである。各図面中、同様な構成要素には同一の符号を付することとする。

【0037】

第１、第２、Ａ、Ｂなどの用語が様々な構成要素を説明するために使用されているが、上記構成要素が上記用語によって限定されることはない。これらの用語は、ある構成要素を別の構成要素と区別するために使用されているにすぎない。例えば、本発明の権利範囲を逸脱することなく第１の構成要素を第２の構成要素と呼ぶことができるし、同様に第２の構成要素を第１の構成要素と呼ぶこともできる。「及び／又は」という用語は、複数の関連した記載項目の組み合わせ又は複数の関連した記載項目のうちのいずれかを含むことを意味する。

【0038】

ある構成要素が別の構成要素に「接続され」又は「連結され」とは、別の構成要素に直接接続されているか又は連結されていることもできるが、これらの間に別の構成要素がさらに存在することができると理解されるべきである。これに対し、ある構成要素が別の構成要素に「直接接続され」又は「直接連結され」とは、これらの間に別の構成要素が存在しないものと理解されるべきである。

【0039】

本明細書で使用する用語は、単に特定の実施形態を説明するためのものであり、本発明を限定するものではない。単数の表現は、文脈上明らかに異なる意味を持たない限り、複数の表現を含む。本明細書中、「含む」又は「有する」などの用語は、明細書に記載の特徴、数字、ステップ、動作、構成要素、部品、又はこれらを組み合わせが存在することを指定するためのものであり、一つ又はそれ以上の他の特徴又は数字、ステップ、動作、構成要素、部品、又はこれらを組み合わせの存在又は付加可能性を排除するものではない。

【0040】

また、「第１」、「第２」などの用語は、本明細書において区別するためにのみ使用され、優先度又は優先順位の表示又は予想をする意味ではないことに留意されたい。

【0041】

特に断りのない限り、本明細書で使用される技術又は科学用語を含む全ての用語は、本発明の属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味を有する。一般的に使用される辞書に定義されている用語は、関連技術の文脈における意味と一致する意味を有するものと解釈されるべきであり、本明細書で明示的に定義されていない限り、理想的又は過度に形式的な意味で解釈されることはない。

【0042】

明細書及び特許請求の範囲の全体において、ある部分がある構成要素を含むという表現は、特記がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。

【0043】

以下、本発明による好適な実施形態について、添付の図面を参照して詳述する。

【0044】

図５は、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器を示す回路図である。図６は、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器の遅延チェーンを示す回路図である。

【0045】

図５を参照すると、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器は、入力端に接続されたオペアンプ１１０と、入力端にオペアンプ１１０と並列に接続された第１のキャパシタ１２０と、第１のキャパシタ１２０と並列に接続された複数の第２のキャパシタ１３０と、互いに直列に接続され、複数の第２のキャパシタ１３０と並列にそれぞれ接続された複数のバッファ１４０と、を含む。

【0046】

オペアンプ１１０は、アナログ領域においてアナログ入力信号の積分を行う。オペアンプ１１０は、遅延チェーンを構成する第２のキャパシタ１３０とバッファ１４０を制御する出力電圧を発生させ、各バッファ１４０に提供する。

【0047】

第１のキャパシタ１２０は、オペアンプ１１０と共にアナログ領域を形成し、オペアンプ１１０で積分されたアナログ信号を格納する。

【0048】

図５及び図６を参照すると、第２のキャパシタ１３０は、第１のキャパシタ１２０と並列に接続され、バッファ１４０と共にデジタル領域を構成し、オペアンプ１１０の出力を制御信号として受けて動作する。第２のキャパシタ１３０は、バッファ１４０と同数であってもよい。

【0049】

図５及び６を参照すると、バッファ１４０は、偶数個からなってもよく、ｎビットの量子化器として動作するため、２^ｎ個からなってもよい。例えば、バッファ１４０は、５ビットの量子化器として動作するため、２^５＝３２個からなってもよい。

【0050】

これとは異なり、バッファ１４０は、奇数個からなってもよく、ｎビットの量子化器として動作するため、２^ｎ－１個からなってもよい。例えば、バッファ１４０は、５ビットの量子化器として動作するため、２^５－１＝３１個からなってもよい。

【0051】

バッファ１４０は、互いに直列に接続され、円形の遅延チェーンとして駆動される。バッファ１４０は、オペアンプ１１０の出力端にそれぞれ接続され、オペアンプ１１０の出力電圧をそれぞれ入力される。

【0052】

また、バッファ１４０は、第２のキャパシタ１３０の出力端の間にそれぞれ配置され、互いに直列に接続される。これにより、バッファ１４０は、第２のキャパシタ１３０と並列に接続され、第１のキャパシタ１２０と並列に接続される。

【0053】

以下、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器の動作について記述する。図７は、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器のフィードバック動作を示す回路図である。

【0054】

図７を参照すると、アナログ－デジタルハイブリッド積分器は、アナログ入力信号によって、オペアンプ１１０から出力された電圧が変動する。変動した出力電圧は、円形の遅延チェーンとして駆動するバッファ１４０に入力され、フィードバックループを形成する。

【0055】

初期の状態において、バッファ１４０は、「１」の入力を受けて「１」を出力する第１のバッファ１４１と、「０」の入力を受けて「０」を出力する第２のバッファ１４２とを含む。初期の状態において、第１のバッファ１４１は、第２のバッファ１４２と同数であってもよい。

【0056】

また、バッファ１４０は、「０」状態の入力を受けて「１」状態を出力し、立ち上がりエッジを形成する第３のバッファ１４３と、「１」状態の入力を受けて「０」状態を出力し、立ち下がりエッジを形成する第４のバッファ１４４とを含む。

【0057】

例えば、バッファ１４０が５ビットを示すために３２個からなる場合、第１のバッファ１４１は、１５個であり、第２のバッファ１４２は、１５個であり、第３のバッファ１４３が第１のバッファ１４１と第２のバッファ１４２との間に１個配置され、第４のバッファ１４４が第１のバッファ１４１と第２のバッファ１４２との間に１個配置される。

【0058】

オペアンプ１１０からバッファ１４０にフィードバックされた出力電圧が既存の電圧よりも大きい場合、第４のバッファ１４４は、「１」状態の入力を受けて「１」を出力する第１のバッファ１４１に変化し、第４のバッファ１４４に接続された第２のバッファ１４２は、フィードバックされた出力電圧の大きさまで、第４のバッファ１４４を経て第１のバッファ１４１に変化する。

【0059】

換言すれば、フィードバックされた出力電圧が既存の電圧よりも大きい場合、立ち下がりエッジの第４バッファ１４４が「１」を出力して第１のバッファ１４１に変化することにより第１のバッファ１４１の個数が増加し、立ち下がりエッジを形成する第４のバッファ１４４は、第２のバッファ１４２の方向に伝播して移動する。

【0060】

一方、オペアンプ１１０からバッファ１４０にフィードバックされた出力電圧が既存の電圧よりも小さい場合、第３のバッファ１４３は、「０」状態の入力を受けて「０」を出力する第２のバッファ１４２に変化し、第３のバッファ１４３に接続された第１のバッファ１４１は、フィードバックされた出力電圧の大きさまで、第３のバッファ１４３を経て第２のバッファ１４２に変化する。

【0061】

換言すれば、フィードバックされた出力電圧が既存の電圧よりも小さい場合、立ち上がりエッジの第３のバッファ１４３が「０」を出力して第２のバッファ１４２に変化することにより第２のバッファ１４２の個数が増加し、立ち上がりエッジを形成する第３のバッファ１４３は、第１のバッファ１４１の方向に伝播して移動する。

【0062】

第２のキャパシタ１３０は、変化した状態のバッファ１４０の出力をサンプリングして格納する。

【0063】

このような動作が完了すると、第２のキャパシタ１３０は、入力電圧の一部を量子化されたデジタル信号として出力し、アナログオペアンプ１１０が入力電圧の残りをアナログ残余信号として出力する。

【0064】

例えば、バッファ１４０が５ビットを示すために３２個からなり、初期の状態において、第１のバッファ１４１は、１５個であり、第２のバッファ１４２は、１５個であり、第３のバッファ１４３が第１のバッファ１４１と第２のバッファ１４２との間に１個配置され、第４のバッファ１４４が第１のバッファ１４１と第２のバッファ１４２との間に１個配置される場合について記述する。

【0065】

入力電圧が＋１０．４の場合、バッファ１４０のうち「１」を出力する第１のバッファ１４１が１０個増加して２５個となり、増加した第１のバッファ１４１の個数である１０を、増加した第１のバッファ１４１に接続された第２のキャパシタ１３０がサンプリングしてそれぞれ「１」を格納した後、第２のキャパシタ１３０が量子化された「１０」のデジタル信号を出力し、オペアンプ１１０が入力電圧の残余分である０．４を出力すると、第１のキャパシタ１２０がアナログ出力信号である０．４を格納する。

【0066】

この状態で、入力信号が＋３．９２追加入力されると、本発明のアナログ － デジタルハイブリッド積分器が合計＋１４．３２を表現するため、「０」状態のバッファ１４０のうちの４つがさらに第１のバッファ１４１に変化し、第１のバッファ１４１が合計１９個となるまで第４のバッファ１４４の伝播が行われる。これにより、増加した第１のバッファ１４１の個数である４を、増加した第１のバッファ１４１と接続された第２のキャパシタ１３０がサンプリングしてそれぞれ「１」を格納した後、第２のキャパシタ１３０が量子化された「１４」のデジタル信号を出力し、オペアンプ１１０が入力電圧の残余分である０．３２を出力すると、第１のキャパシタ１２０がアナログ出力信号である０．３２を格納する。

【0067】

これにより、本発明の一実施形態に係るアナログ－デジタルハイブリッド積分器は、リセットすることなく入力信号を連続的に積分することができる。

【0068】

以下、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器について記述する。図８は、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器を示す回路図である。

【0069】

図８を参照すると、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、入力信号から量子化された出力信号を差し引いた差し引き信号の入力を受けて積分するオペアンプ１１０と、残余信号を格納する第１のキャパシタ１２０とオペアンプ１１０の出力信号を量子化して直列に接続された複数のバッファ１４０と、入力信号及び複数のバッファの量子化された出力信号を格納する複数の第２キャパシタ１３０と、入力端と複数の第２のキャパシタ１３０との間、及び複数の第２のキャパシタ１３０と接地端との間に接続され、入力端の入力信号をスイッチングして複数の第２のキャパシタ１３０に出力する第１のスイッチ１５０と、複数のバッファ１４０の出力端と複数の第２のキャパシタ１３０との間、及び複数の第２のキャパシタ１３０とオペアンプ１１０との間に接続され、差し引き信号をスイッチングしてオペアンプ１１０に出力する第２のスイッチ１６０と、を含む。

【0070】

図８を参照すると、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、第１のキャパシタ１２０及びオペアンプ１１０と並列に接続され、第１のキャパシタ１１０の残余信号をリセットする第１のリセットスイッチ１７０をさらに含んでもよい。

【0071】

また、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器は、複数のバッファ１４０の出力端に接続され、オン状態で基準電圧（Ｖｒｅｆ）を入力され、複数のバッファ１４０と複数の第２のキャパシタ１３０を初期の状態にリセットする第２のリセットスイッチ（図示せず）をさらに含んでもよい。

【0072】

オペアンプ１１０は、アナログ領域でアナログ入力信号の積分を行う。オペアンプ１１０は、遅延チェーンを構成する第２のキャパシタ１３０とバッファ１４０を制御する出力信号を発生させ、各バッファ１４０に提供する。

【0073】

第１のキャパシタ１２０は、オペアンプ１１０と共にアナログ領域を形成し、オペアンプ１１０で積分されたアナログ信号を格納する。

【0074】

バッファ１４０は、偶数個からなってもよく、例えば、５ビットの量子化器として動作するため、２^５＝３２個からなってもよい。バッファ１４０は、互いに直列に接続され、円形の遅延チェーンとして駆動される。

【0075】

これとは異なり、バッファ１４０は、奇数個からなってもよく、ｎビットの量子化器として動作するため、２^ｎ－１個からなってもよい。例えば、バッファ１４０は、５ビットの量子化器として動作するため、２^５－１＝３１個からなってもよい。

【0076】

また、バッファ１４０は、第２のキャパシタ１３０の出力端の間にそれぞれ配置され、互いに直列に接続される。バッファ１４０は、第２のキャパシタ１３０と並列に接続され、第２のキャパシタ１３０と並列に接続される。

【0077】

バッファ１４０は、互いに直列に接続され、円形の遅延チェーンとして駆動される。バッファ１４０は、オペアンプ１１０の出力端とそれぞれ接続され、オペアンプ１１０の出力電圧をそれぞれ入力される。

【0078】

第２のキャパシタ１３０は、第１のキャパシタ１２０と並列に接続され、バッファ１４０と共にオペアンプ１１０の出力を制御信号として受けて動作する。第２のキャパシタ１３０は、バッファ１４０の個数と同数であってもよい。

【0079】

第２のキャパシタ１３０は、第１のスイッチ１５０のオン動作によって、入力端の入力信号を格納し、第２のスイッチ１６０のオン動作によって、入力信号からバッファの量子化された出力信号を差し引いた信号をオペアンプ１１０に出力する。

【0080】

第１のスイッチ１５０は、入力端と第２のキャパシタ１３０との間、及び第２のキャパシタ１３０と接地端との間に接続され、一定の周期でオン・オフ動作を行う。第１のスイッチ１５０は、オン動作時に入力信号を第２のキャパシタ１３０に出力する。

【0081】

第２のスイッチ１６０は、バッファ１４０の出力端と第２のキャパシタ１３０との間、及び第２のキャパシタ１３０とオペアンプ１１０との間に接続され、第１のスイッチ１５０と交互にオン・オフ動作を行う。第２のスイッチ１６０は、バッファ１４０の量子化された出力信号を第２のキャパシタ１３０に出力する。

【0082】

以下、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の動作について記述する。

【0083】

図９は、Φ１信号における本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の動作状態を示す図である。図１０は、Φ２信号における本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の動作状態を示す図である。図１１（ａ）は、第１のキャパシタをリセットさせるリセットクロックを示すタイミング図である。図１１（ｂ）は、第１のスイッチと第２のスイッチのオン・オフ動作を制御するクロック信号を示すタイミング図である。図１１（ｃ）は、オペアンプのフィードバックされる出力信号を示すタイミング図である。図１１（ｄ）は、バッファの量子化された出力信号を示すタイミング図である。図１１（ｅ）は、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器の入力信号と信号処理したデジタル出力を示すタイミング図である。

【0084】

図１１（ａ）を参照すると、リセット信号を受けた第２のリセットスイッチによって、バッファ１４０は、基準電圧（Ｖｒｅｆ）を入力されて初期の状態に設定され、リセット信号を受けた第１のリセットスイッチ１７０によって、第１のキャパシタ１２０は、残余信号を消去する。

【0085】

図８及び図１１（ｂ）を参照すると、初期の状態において、バッファ１４０は、「１」の入力を受けて「１」を出力する第１のバッファ１４１と、「０」の入力を受けて「０」を出力する第２のバッファ１４２とを含む。初期の状態において、第１のバッファ１４１は、第２のバッファ１４２と同数であってもよい。

【0086】

また、バッファ１４０は、「０」状態の入力を受けて「１」状態を出力し、立ち上がりエッジを形成する第３のバッファ１４３と、「１」状態の入力を受けて「０」状態を出力し、立ち下がりエッジを形成する第４のバッファ１４４とを含む。

【0087】

例えば、バッファ１４０が５ビットを示すために３２個からなる場合、第１のバッファ１４１は、１５個であり、第２のバッファ１４２は、１５個であり、第３のバッファ１４３が第１のバッファ１４１と第２のバッファ１４２との間に１個配置され、第４のバッファ１４３が第１のバッファ１４１と第２のバッファ１４２との間に１個配置される。

【0088】

図９及び図１１（ｂ）を参照すると、Φ１信号によって、第１のスイッチ１５０は、オン状態となり、第２のスイッチ１６０は、オフ状態となる。この時、入力端の入力信号が第２のキャパシタ１３０に格納される。

【0089】

図１０及び図１１（ｂ）を参照すると、Φ２信号によって、第１のスイッチ１５０は、オフ状態となり、第２のスイッチ１３０は、オン状態となる。図１０を参照すると、バッファ１４０が量子化された出力信号を第２のキャパシタ１３０に出力し、第２のキャパシタ１３０は、格納されたアナログ入力信号及びバッファ１４０の量子化された出力信号を差し引いた差し引き信号をオペアンプ１１０に出力する。

【0090】

図１０を参照すると、オペアンプ１１０は、差し引き信号を積分してバッファ１４０にフィードバックし、第１のキャパシタ１２０は、アナログ残余信号を格納する。

【0091】

また、図６を参照すると、オペアンプ１１０からバッファ１４０にフィードバックされた出力電圧が既存の電圧よりも大きい場合、第４のバッファ１４４は、「１」状態の入力を受けて「１」を出力する第１のバッファ１４１に変化し、第４のバッファ１４４に接続された第２のバッファ１４２は、フィードバックされた出力電圧の大きさまで、第４のバッファ１４４を経て第１のバッファ１４１に変化する。

【0092】

換言すれば、フィードバックされた出力電圧が既存の電圧よりも大きい場合、立ち下がりエッジのバッファが「１」を出力して第１のバッファ１４１の個数を増加させ、立ち下がりエッジを形成する第４のバッファ１４４は、第２のバッファ１４２の方向に伝播して移動する。

【0093】

また、図６を参照すると、オペアンプ１１０からバッファ１４０にフィードバックされた出力電圧が既存の電圧よりも小さい場合、第３のバッファ１４３は、「０」状態の入力を受けて「０」を出力する第２のバッファ１４２に変化し、第３のバッファ１４３に接続された第１のバッファ１４１は、フィードバックされた出力電圧の大きさまで、第３のバッファ１４３を経て第２のバッファ１４２に変化する。

【0094】

換言すれば、フィードバックされた出力電圧が既存の電圧よりも小さい場合、立ち上がりエッジのバッファが「０」を出力して第２のバッファ１４２の個数を増加させ、立ち上がりエッジを形成する第３のバッファ１４３は、第１のバッファ１４１の方向に伝播して移動する。

【0095】

このような動作が完了すると、バッファ１４０は、量子化されたデジタル信号を第２のキャパシタ１３０に出力する。

【0096】

例えば、入力電圧が＋１０．４の場合、バッファ１４０のうち「１」を出力する第１のバッファ１４１が１０個増加して２５個となり、増加した第１のバッファ１４１の個数である１０を、増加した第１のバッファ１４１と接続された第２のキャパシタ１３０がサンプリングしてそれぞれ「１」を格納した後、第２のキャパシタ１３０が量子化された「１０」のデジタル信号を出力し、オペアンプ１１０が入力電圧の残余分である０．４を出力すると、第１のキャパシタ１２０がアナログ出力信号である０．４を格納する。

【0097】

この状態で、入力信号が＋３．９２追加入力されると、本発明のアナログ－デジタルハイブリッド積分器が合計＋１４．３２を表現するために「０」状態のバッファ１４０のうちの４つがさらに第１のバッファ１４１に変化し、第１のバッファ１４１が合計１９個となるまで、第４のバッファ１４４の伝播が行われる。これにより、増加した第１のバッファ１４１の個数である４を、増加した第１のバッファ１４１と接続された第２のキャパシタ１３０がサンプリングしてそれぞれ「１」を格納した後、第２のキャパシタ１３０が量子化された「１４」のデジタル信号を出力し、オペアンプ１１０が入力電圧の残余分である０．３２を出力すると、第１のキャパシタ１２０がアナログ出力信号である０．３２を格納する

【0098】

図１１（ｅ）を参照すると、本発明の他の実施形態に係るアナログ－デジタルハイブリッド積分器において、デジタル出力（Ｄｏｕｔ）は、２０ｎｓから入力電圧（Ｖｉｎ）に収斂することが分かる。

【0099】

デジタル出力（Ｄｏｕｔ）は、本発明に係るアナログ－デジタルハイブリッド積分器の連続的な動作をよって得られた出力信号（Ｄ［１］～Ｄ［３２］）を平均して算出された最終の出力である。

【0100】

以上の説明は、本発明の技術思想を示す例示に過ぎず、本発明が属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で種々の修正及び変形を加えることができる。従って、本発明に開示の実施形態は、本発明の技術思想を限定するものではなく、説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されることはない。本発明の保護範囲は、添付の特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0101】

１１０：オペアンプ、１２０：第１のキャパシタ、１３０：第２のキャパシタ、１４０：バッファ、１４１：第１のバッファ、１４２：第２のバッファ、１４３：第３のバッファ、１４４：第４のバッファ、１５０：第１のスイッチ、１６０：第２のスイッチ、１７０：リセットスイッチ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】