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特開2024-105278ソース線プルダウン機構を備えた人工ニューラルネットワーク内のアナログニューラルメモリアレイ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024105278
(43)【公開日】2024-08-06
(54)【発明の名称】ソース線プルダウン機構を備えた人工ニューラルネットワーク内のアナログニューラルメモリアレイ
(51)【国際特許分類】
G11C 16/26 20060101AFI20240730BHJP
G11C 16/04 20060101ALI20240730BHJP
G11C 11/54 20060101ALI20240730BHJP
G06N 3/063 20230101ALI20240730BHJP
G06G 7/60 20060101ALI20240730BHJP
G06F 12/00 20060101ALI20240730BHJP
【ＦＩ】
G11C16/26
G11C16/04 130
G11C11/54
G06N3/063
G06G7/60
G06F12/00 560F
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024065620
(22)【出願日】2024-04-15
(62)【分割の表示】P 2022567747の分割
【原出願日】2020-11-16
(31)【優先権主張番号】63/022,551
(32)【優先日】2020-05-10
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/090,481
(32)【優先日】2020-11-05
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー バン
(72)【発明者】
【氏名】ブー、サン
(72)【発明者】
【氏名】ホン、スタンレー
(72)【発明者】
【氏名】トリン、ステファン
(72)【発明者】
【氏名】トラン、ハン
(72)【発明者】
【氏名】ティワリ、ビピン
(72)【発明者】
【氏名】パム、ヒエン
(57)【要約】 （修正有）
【課題】読み出し、プログラム又は消去動作の電圧降下を最小限に抑えるために有用な不揮発性メモリシステムを提供する。
【解決手段】ベクトル行列乗算（ＶＭＭ）システム２１００は、ビット線スイッチ２１０１、プルダウンビット線スイッチ２１０２、ダミービット線スイッチ２１０３、ビット線スイッチ２１０４、データセル２１０５、ダミーセル（別名プルダウンセル）２１０６、ダミーセル２１０７及びデータセル２１０８を備える。ダミーセル２１０６及び２１０７は、互いに隣接している。これにより、２つのダミーセル２１０６及び２１０７の垂直金属線ＢＬｐｄｘが一緒に接続されて（線２１１１ａ～２１１１ｎ）、結果として生じるより広い金属線によって寄生抵抗を低減することが可能になる。
【選択図】図２１
【解決手段】ベクトル行列乗算（ＶＭＭ）システム２１００は、ビット線スイッチ２１０１、プルダウンビット線スイッチ２１０２、ダミービット線スイッチ２１０３、ビット線スイッチ２１０４、データセル２１０５、ダミーセル（別名プルダウンセル）２１０６、ダミーセル２１０７及びデータセル２１０８を備える。ダミーセル２１０６及び２１０７は、互いに隣接している。これにより、２つのダミーセル２１０６及び２１０７の垂直金属線ＢＬｐｄｘが一緒に接続されて（線２１１１ａ～２１１１ｎ）、結果として生じるより広い金属線によって寄生抵抗を低減することが可能になる。
【選択図】図２１
【特許請求の範囲】
【請求項1】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、プルダウンセルの行に結合されている、複数のプルダウンビット線と、を備える、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、プルダウンセルの行に結合されている、複数のプルダウンビット線と、を備える、不揮発性メモリシステム。
【請求項2】
前記複数のプルダウンビット線に結合されたプルダウンセルを更に備える、請求項１に記載の不揮発性メモリシステム。
【請求項3】
それぞれのプルダウンセルはそれぞれのメモリセルと同じ物理的構造を有する、請求項２に記載の不揮発性メモリシステム。
【請求項4】
それぞれのプルダウンセルはそれぞれのメモリセルとは異なる物理的構造を有する、請求項２に記載の不揮発性メモリシステム。
【請求項5】
それぞれのプルダウンセルはトランジスタである、請求項２に記載の不揮発性メモリシステム。
【請求項6】
前記不揮発性メモリシステムはニューラルネットワークの一部である、請求項１に記載の不揮発性メモリシステム。
【請求項7】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項６に記載の不揮発性メモリシステム。
【請求項8】
選択されたセルの読み出し、検証、又は消去動作中、電流は、前記複数のビット線のうちの１つ、前記選択されたセル、前記選択されたセルに隣接するプルダウンセル、及び前記複数のプルダウンビット線のうちの１つを通って流れる、請求項１に記載の不揮発性メモリシステム。
【請求項9】
前記プルダウンセルは前記選択されたセルより広い拡散領域を有する、請求項８に記載の不揮発性メモリシステム。
【請求項10】
前記プルダウンセルは前記選択されたセルのバイアス条件とは異なるバイアス条件を有する、請求項８に記載の不揮発性メモリシステム。
【請求項11】
前記アレイは完全にプルダウンセルからなる行を含む、請求項１に記載の不揮発性メモリシステム。
【請求項12】
前記アレイは交互のプルダウンセルの行及びデータセルの行を含む、請求項１に記載の不揮発性メモリシステム。
【請求項13】
前記アレイは４行の複数のセットを含み、前記複数のセットのそれぞれは、２つの隣接するプルダウンセルの行を含む、請求項１に記載の不揮発性メモリシステム。
【請求項14】
前記アレイの前記行はデータセル及びプルダウンセルの交互の行を含む、請求項１に記載の不揮発性メモリシステム。
【請求項15】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルはスプリットゲート不揮発性メモリセルである、請求項１に記載の不揮発性メモリシステム。
【請求項16】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルは積層ゲート不揮発性メモリセルである、請求項１に記載の不揮発性メモリシステム。
【請求項17】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、それぞれの第１の不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、それぞれの第２の不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、プルダウンセルの複数の行、及び前記複数のプルダウンビット線のうちの２つ以上を通って流れる、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、それぞれの第１の不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、それぞれの第２の不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、プルダウンセルの複数の行、及び前記複数のプルダウンビット線のうちの２つ以上を通って流れる、不揮発性メモリシステム。
【請求項18】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルはスプリットゲート不揮発性メモリセルである、請求項１７に記載の不揮発性メモリシステム。
【請求項19】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルは積層ゲート不揮発性メモリセルである、請求項１７に記載の不揮発性メモリシステム。
【請求項20】
前記不揮発性メモリシステムはニューラルネットワークの一部である、請求項１７に記載の不揮発性メモリシステム。
【請求項21】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項２０に記載の不揮発性メモリシステム。
【請求項22】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、第１の不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、第２の不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、前記選択された不揮発性メモリセルに隣接するプルダウンセル、及び前記複数のプルダウンビット線のうちの１つを通って流れる、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、第１の不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、第２の不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、前記選択された不揮発性メモリセルに隣接するプルダウンセル、及び前記複数のプルダウンビット線のうちの１つを通って流れる、不揮発性メモリシステム。
【請求項23】
前記複数のプルダウンビット線は、２つの隣接するプルダウンビット線を含む、請求項２２に記載の不揮発性メモリシステム。
【請求項24】
前記アレイは４つの列の複数のセットを含み、前記複数のセットのそれぞれは、プルダウンセルとして構成された、２つの隣接する第２の不揮発性メモリセルの列を含む、請求項２２に記載の不揮発性メモリシステム。
【請求項25】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルはスプリットゲート不揮発性メモリセルである、請求項２２に記載の不揮発性メモリシステム。
【請求項26】
前記不揮発性メモリセルのアレイ内の前記不揮発性セルは積層ゲート不揮発性メモリセルである、請求項２２に記載の不揮発性メモリシステム。
【請求項27】
前記不揮発性メモリシステムはニューラルネットワークの一部である、請求項２２に記載の不揮発性メモリシステム。
【請求項28】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項２７に記載の不揮発性メモリシステム。
【請求項29】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンセルであって、前記複数のプルダウンセルのそれぞれは、不揮発性メモリセルのソース線に結合されている、複数のプルダウンセルと、を備える、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンセルであって、前記複数のプルダウンセルのそれぞれは、不揮発性メモリセルのソース線に結合されている、複数のプルダウンセルと、を備える、不揮発性メモリシステム。
【請求項30】
選択されたセルの読み出し又は検証動作中、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、及び前記複数のプルダウンセルのうちの少なくとも１つを順番に通って流れる、請求項２９に記載の不揮発性メモリシステム。
【請求項31】
選択されたセルの読み出し又は検証動作中、電流は、ビット線、前記選択された不揮発性メモリセル、及び前記複数のプルダウンセルのうちの少なくとも１つを順番に通って流れる、請求項２９に記載の不揮発性メモリシステム。
【請求項32】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルはスプリットゲート不揮発性メモリセルである、請求項２９に記載の不揮発性メモリシステム。
【請求項33】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルは積層ゲート不揮発性メモリセルである、請求項２９に記載の不揮発性メモリシステム。
【請求項34】
前記プルダウンセルのそれぞれは、それぞれの不揮発性メモリセルと同じ物理的構造を有する、請求項２９に記載の不揮発性メモリシステム。
【請求項35】
前記プルダウンセルのそれぞれは前記不揮発性メモリセルのそれぞれとは異なる物理的構造を有する、請求項２９に記載の不揮発性メモリシステム。
【請求項36】
前記プルダウンセルのそれぞれはトランジスタである、請求項２９に記載の不揮発性メモリシステム。
【請求項37】
前記アレイの少なくとも１つの列は完全にプルダウンセルからなる、請求項２９に記載の不揮発性メモリシステム。
【請求項38】
前記アレイの少なくとも１つの行は完全にプルダウンセルからなる、請求項２９に記載の不揮発性メモリシステム。
【請求項39】
前記メモリシステムはニューラルネットワークの一部である、請求項２９に記載の不揮発性メモリシステム。
【請求項40】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項３９に記載の不揮発性メモリシステム。
【請求項41】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数の行線であって、前記複数の行線のそれぞれは、不揮発性メモリセルの行に結合されている、複数の行線と、
負の値入力を受信するように配置された前記複数の行のうちの少なくとも１つと、を備える、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数の行線であって、前記複数の行線のそれぞれは、不揮発性メモリセルの行に結合されている、複数の行線と、
負の値入力を受信するように配置された前記複数の行のうちの少なくとも１つと、を備える、不揮発性メモリシステム。
【請求項42】
正の値入力を受信するように配置された前記複数の行のうちの少なくとも１つを更に備える、請求項４１に記載の不揮発性メモリシステム。
【請求項43】
前記負の値入力の出力は、前記アレイの出力で負にされる、請求項４１に記載の不揮発性メモリシステム。
【請求項44】
前記メモリシステムはニューラルネットワークの一部である、請求項４１に記載のメモリシステム。
【請求項45】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項４４に記載のメモリシステム。
【請求項46】
前記アレイは、前記ニューラルネットワークの負の重みを実装する、請求項４４に記載の不揮発性メモリシステム。
【請求項47】
前記負の重みの前記出力は、前記アレイ出力で負にされる、請求項４６に記載の不揮発性メモリシステム。
【請求項48】
前記アレイは、ニューラルネットワークの正の重みを実装する、請求項４６に記載の不揮発性メモリシステム。
【請求項49】
前記負の値入力及び前記正の値入力の前記出力は、前記アレイの出力で組み合わされる、請求項４８に記載の不揮発性メモリシステム。
【請求項50】
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、ビット線、前記選択された不揮発性セル、及びプルダウンセルを順次通って流れる、請求項４１に記載の不揮発性メモリシステム。
【請求項51】
選択された不揮発性メモリセルの読み出し又は検証動作中に、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、及びプルダウンセルを順次通って流れる、請求項４１に記載の不揮発性メモリシステム。
【請求項52】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルはスプリットゲート不揮発性メモリセルである、請求項４１に記載の不揮発性メモリシステム。
【請求項53】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルは積層ゲート不揮発性メモリセルである、請求項４１に記載の不揮発性メモリシステム。
【請求項54】
複数のプルダウンセルを更に備える、請求項４１に記載の不揮発性メモリシステム。
【請求項55】
それぞれのプルダウンセルは、それぞれの不揮発性メモリセルと同じ物理的構造を有する、請求項５４に記載の不揮発性メモリシステム。
【請求項56】
それぞれのプルダウンセルは、それぞれの不揮発性メモリセルとは異なる物理的構造を有する、請求項５４に記載の不揮発性メモリシステム。
【請求項57】
前記プルダウンセルのそれぞれは通常のトランジスタである、請求項５４に記載の不揮発性メモリシステム。
【請求項58】
メモリシステムであって、
行及び列に配置されたメモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、プルダウンセルの行に結合されている、複数のプルダウンビット線と、を備える、メモリシステム。
行及び列に配置されたメモリセルのアレイと、
複数のビット線であって、前記複数のビット線のそれぞれは、メモリセルの列に結合されている、複数のビット線と、
複数のプルダウンビット線であって、前記複数のプルダウンビット線のそれぞれは、プルダウンセルの行に結合されている、複数のプルダウンビット線と、を備える、メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２０年５月１０日に出願された「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ ｗｉｔｈ Ｓｏｕｒｃｅ Ｌｉｎｅ Ｐｕｌｌｄｏｗｎ Ｍｅｃｈａｎｉｓｍ」と題する米国特許仮出願第６３／０２２，５５１号、及び２０２０年１１月５日に出願された「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ ｗｉｔｈ Ｓｏｕｒｃｅ Ｌｉｎｅ Ｐｕｌｌｄｏｗｎ Ｍｅｃｈａｎｉｓｍ」と題する米国特許出願第１７／０９０，４８１号の優先権を主張する。
本出願は、２０２０年５月１０日に出願された「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ ｗｉｔｈ Ｓｏｕｒｃｅ Ｌｉｎｅ Ｐｕｌｌｄｏｗｎ Ｍｅｃｈａｎｉｓｍ」と題する米国特許仮出願第６３／０２２，５５１号、及び２０２０年１１月５日に出願された「Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ ｉｎ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ ｗｉｔｈ Ｓｏｕｒｃｅ Ｌｉｎｅ Ｐｕｌｌｄｏｗｎ Ｍｅｃｈａｎｉｓｍ」と題する米国特許出願第１７／０９０，４８１号の優先権を主張する。
【0002】
（発明の分野）
アナログニューラルメモリアレイの多数の実施形態が、開示されている。特定の実施形態は、ソース線を正確に接地までプルダウンするための改善された機構を含む。これは、例えば、読み出し、プログラム、又は消去動作の電圧降下を最小限に抑えるために有用である。
アナログニューラルメモリアレイの多数の実施形態が、開示されている。特定の実施形態は、ソース線を正確に接地までプルダウンするための改善された機構を含む。これは、例えば、読み出し、プログラム、又は消去動作の電圧降下を最小限に抑えるために有用である。
【背景技術】
【0003】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（例えば、動物の中枢神経系、特に脳）によく似ており、多数の入力に依存し得る、かつ一般的には不明である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【0004】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【0005】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【0006】
出願人は以前に、参照により組み込まれる米国特許公開２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在している離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトル行列乗算（ＶＭＭ）アレイと称され得る。
【0007】
ここで、ＶＭＭで使用され得る異なる不揮発性メモリセルの例について論じる。
【0008】
＜＜不揮発性メモリセル＞＞
様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
様々なタイプの既知の不揮発性メモリセルが、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４とドレイン領域１６と、を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【0009】
ワード線端子２２に高圧正電圧を印加することによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【0010】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0011】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を印加する（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
【0012】
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
表１：図２のフラッシュメモリセル２１０の動作
【0013】
【表1】
【0014】
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
【0015】
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える、４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、浮遊ゲート２０を除く全てのゲートは、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0016】
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表２：図４のフラッシュメモリセル４１０の動作
【表2】
【0017】
図５は、メモリセル５１０が消去ゲート（erase gate、ＥＧ）端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって行われる。代替的に、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が行われる。プログラミング及び読み出しは、図４のものと同様である。
【0018】
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
【0019】
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表３：図６のフラッシュメモリセル６１０の動作
【表3】
【0020】
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
【0021】
【0022】
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
【0023】
図８は、ツインスプリットゲートメモリセル８１０を示す。メモリセル８１０は、基板１２の上方に絶縁されて配設される浮遊ゲート（ＦＧ）２０と、浮遊ゲート２０の上方に絶縁されて配設される制御ゲート２８（ＣＧ）と、浮遊ゲート２０及び制御ゲート２８の上方に絶縁されて配設され、かつ基板１２の上方に絶縁されて配設される消去ゲート３０（ＥＧ）であって、消去ゲート３０は、制御ゲートＣＧ２８の上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される、消去ゲート３０（ＥＧ）と、（ビット線コンタクト２４（ＢＬ）がドレイン拡散領域１６（ＤＲ）に接続されている）浮遊ゲート２０に隣接した基板内のドレイン領域１６（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲートＥＧ３０の下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、それぞれのメモリセル８１０のチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセル８１０の下に延在する（すなわち、一方のメモリセル８１０のドレイン領域１６から他方のメモリセル８１０のドレイン領域１６まで延在する）。一方のメモリセル８１０の読み出し又はプログラムを行うためには、他方のメモリセル８１０の制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢの電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０から消去ゲート３０へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。プログラミングは、チャネル領域１８から浮遊ゲート２０へのホット電子注入を使用して実行され、これは、以下の表５にプログラム１として示されている。代替的に、プログラミングは、消去ゲート３０から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、これは、表５にプログラム２として示されている。代替的に、プログラミングは、チャネル１８から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、この場合、条件は、消去ゲート３０が低い正電圧でバイアスされている間に、基板１２は低電圧又は負電圧でバイアスされることを除いて、プログラム２と同様である。
【0024】
表５は、読み出し、消去、及びプログラム動作を実行するためのメモリセル８１０の端子に印加され得る典型的な電圧範囲を示す。セルＡ（ＦＧ、ＣＧＡ、ＢＬＡ）は、読み出し、プログラム、及び消去動作のために選択される。
表５：図８のフラッシュメモリセル８１０の動作
表５：図８のフラッシュメモリセル８１０の動作
【0025】
【表5】
【0026】
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第２に、メモリセルの連続（アナログ）プログラミングを提供する。
【0027】
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に正確に、かつ個々にチューニング可能となり、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニング調整に対して、理想的なものになる。
【0028】
本明細書に記載される方法及び手段は、限定することなく、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
【0029】
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
【0030】
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。
【0031】
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、層Ｃ１は、２次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又は特定の特徴のアスペクト比などを識別することができる。
【0032】
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存性を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラス（分類）を決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
【0033】
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。
【0034】
図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
【0035】
ＶＭＭアレイ３３は、２つの目的を果たす。第１に、ＶＭＭシステム３２によって使用される重みを記憶する。第２に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に記憶された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。
【0036】
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算演算増幅器又は加算電流ミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
【0037】
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図９のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
【0038】
図１０のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルスを適切な入力アナログレベルに変換するためにパルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル（例えば、電流、電圧、又は電荷）、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。
【0039】
図１１は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１１に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａの行列乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルスに変換するように、デジタル－デジタルパルス（Ｄ／Ｐ）変換器によって行うこともできる。
【0040】
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭシステム３２ｂが、さらにその次の入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれ、対応の不揮発性メモリアレイを備える、スタンドアローンの物理的システムとすることができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１１に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの全結合層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。
【0041】
＜＜ＶＭＭアレイ＞＞
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０１と、不揮発性基準メモリセルの基準アレイ１２０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０１と、不揮発性基準メモリセルの基準アレイ１２０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
【0042】
ＶＭＭアレイ１２００では、制御ゲート線１２０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ１２０２が、制御ゲート線１２０３に直交する）、消去ゲート線１２０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ１２００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１２００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0043】
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１２００の不揮発性メモリセル、すなわちＶＭＭアレイ１２００のフラッシュメモリは、サブスレッショルド領域で動作するように構成されることが好ましい。
【0044】
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
【0045】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0046】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
【0047】
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0048】
ベクトル行列乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
Ｖｔｈｐは周辺メモリセルの有効スレッショルド電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効スレッショルド電圧である。
トランジスタのスレッショルド電圧は基板本体バイアス電圧の関数であり、基板本体バイアスは、過熱又はセル電流の変調など、様々な補償のために変調され得ることに留意されたい。
Ｖｔｈ＝Ｖｔｈ０＋ガンマ（ＳＱＲＴ（Ｖｓｂ＋｜２*φＦ｜）－ＳＱＲＴ｜２*φＦ｜）
Ｖｔｈ０はゼロ基板バイアスを有する閾値電圧であり、φＦは表面電位であり、ガンマは本体効果パラメータである。
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、メモリアレイの各メモリセルのｗａ＝ｗである。
Ｖｔｈｐは周辺メモリセルの有効スレッショルド電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効スレッショルド電圧である。
トランジスタのスレッショルド電圧は基板本体バイアス電圧の関数であり、基板本体バイアスは、過熱又はセル電流の変調など、様々な補償のために変調され得ることに留意されたい。
Ｖｔｈ＝Ｖｔｈ０＋ガンマ（ＳＱＲＴ（Ｖｓｂ＋｜２*φＦ｜）－ＳＱＲＴ｜２*φＦ｜）
Ｖｔｈ０はゼロ基板バイアスを有する閾値電圧であり、φＦは表面電位であり、ガンマは本体効果パラメータである。
【0049】
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
【0050】
代替的に、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは（Ｖｇｓ－Ｖｔｈ）に比例する。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは（Ｖｇｓ－Ｖｔｈ）に比例する。
【0051】
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
【0052】
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
【0053】
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは（Ｖｇｓ－Ｖｔｈ）2に比例する。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは（Ｖｇｓ－Ｖｔｈ）2に比例する。
【0054】
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
【0055】
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークのそれぞれの層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。
【0056】
図１３は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１３００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。アレイの列方向に配置された基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１３１４（一部のみ示す）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイ行列（図示せず）によって提供される。
【0057】
メモリアレイ１３０３は、２つの目的を果たす。第１に、ＶＭＭアレイ１３００により使用される重みを、それぞれのメモリセルに記憶する。第２に、メモリアレイ１３０３は、メモリセルアレイ１３０３に記憶された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１３０１及び１３０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１３０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。各々のビット線ＢＬ０～ＢＬＮに配置された電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
【0058】
表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印加されないことを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作
表６：図１３のＶＭＭアレイ１３００の動作
【表6】
【0059】
図１４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、ＶＭＭアレイ１４００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１４００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１３００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線に加えられる電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0060】
表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作
表７：図１４のＶＭＭアレイ１４００の動作
【表7】
【0061】
図１５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、第１の不揮発性基準メモリセルの基準アレイ１５０１と、第２の不揮発性基準メモリセルの基準アレイ１５０２と、を含む。基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１５１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１５１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルのそれぞれのビット線（ＢＬＲ０など）の一定電圧を確実にするために、対応のマルチプレクサ１５０５及びカスコーディングトランジスタ１５０４をそれぞれ含む。基準セルは、目標基準レベルにチューニングされる。
【0062】
メモリアレイ１５０３は、２つの目的を果たす。第１に、それはＶＭＭアレイ１５００によって使用される重みを記憶する。第２に、メモリアレイ１５０３は、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１５０１及び１５０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に、メモリセルアレイに記憶された重みを掛けて、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線に加えられる電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0063】
ＶＭＭアレイ１５００は、メモリアレイ１５０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。これは、例えば、以下に記載される精密プログラミング技術を使用して実行することができる。過度に多くの電荷が浮遊ゲートに加えられる場合（その場合は誤った値がセルに記憶される）、セルは消去されなければならず、一連の部分的なプログラミング動作をやり直さなければならない。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去される必要があり（ページ消去として知られる）、その後、各セルは、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。
【0064】
表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表８：図１５のＶＭＭアレイ１５００の動作
表８：図１５のＶＭＭアレイ１５００の動作
【表8】
【0065】
図１６は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００は、不揮発性メモリセルのメモリアレイ１６０３と、基準アレイ１６０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１６０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１６００は、ＶＭＭアレイ１６００が双方向チューニングを実装することを除いてＶＭＭアレイ１６００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１６０１及び１６０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１６１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【0066】
表９は、ＶＭＭアレイ１６００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表９：図１６のＶＭＭアレイ１６００の動作
表９：図１６のＶＭＭアレイ１６００の動作
【表9】
【0067】
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得、出力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビット（この場合、出力アナログレベルの電流又は電圧をデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。
【0068】
ＶＭＭアレイ内の各メモリセルに関して、各重みｗは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つ以上のセルの平均）によって実装することができる。差分セルの場合では、重みｗを差分重み（ｗ＝ｗ＋－ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みｗを実装するために２つのメモリセルが必要とされる。
【0069】
不揮発性メモリセルの先行技術のアレイの１つの欠点は、読み出し又は消去動作を実行するためにソース線を接地までプルダウンするために比較的大きい時間量が必要とされることである。
【0070】
必要なことは、先行技術のシステムより迅速にソース線を接地までプルダウンすることができるソース線プルダウン機構を含む改善されたＶＭＭシステムである。
【発明の概要】
【0071】
アナログニューラルメモリアレイの多数の実施形態が、開示されている。特定の実施形態は、ソース線を迅速に接地までプルダウンするための改善された機構を含む。これは、例えば、読み出し、プログラム、又は消去動作の電圧降下を最小限に抑えるために有用である。他の実施形態は、負の重み及び正の重みを有する負入力及び正入力の実装を含む。
【0072】
一実施形態では、不揮発性メモリシステムは、行及び列に配置された不揮発性メモリセルのアレイと、複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、複数のプルダウンビット線であって、複数のプルダウンビット線のそれぞれは、不揮発性メモリセルの行に結合されている、複数のプルダウンビット線と、を備える。
【0073】
別の実施形態では、不揮発性メモリシステムは、行及び列に配置された不揮発性メモリセルのアレイと、複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、複数のプルダウンビット線であって、複数のプルダウンビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、選択されたセルの読み出し又は検証動作中、電流は、複数のビット線のうちの１つを通って、選択されたセルに入り、プルダウンセルの複数の行に入り、複数のプルダウンビット線のうちの２つ以上へと流れ込む。
【0074】
別の実施形態では、不揮発性メモリシステムは、行及び列に配置された不揮発性メモリセルのアレイと、複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、複数のプルダウンビット線であって、複数のプルダウンビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のプルダウンビット線と、を備え、選択されたセルの読み出し又は検証動作中、電流は、複数のビット線のうちの１つを通って、選択されたセルに入り、選択されたセルに隣接するプルダウンセルに入り、複数のプルダウンビット線のうちの１つへと流れ込む。
【0075】
別の実施形態では、不揮発性メモリシステムは、行及び列に配置された不揮発性メモリセルのアレイと、複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、複数のプルダウンセルであって、複数のプルダウンセルのそれぞれは、不揮発性メモリセルのソース線に結合されている、複数のプルダウンセルと、を備える。
【0076】
別の実施形態では、不揮発性メモリシステムは、行及び列に配置された不揮発性メモリセルのアレイと、複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、複数の行であって、複数の行線のそれぞれは、不揮発性メモリセルの行に結合されている、複数の行と、負の値入力を受信する行と、を備える。
【0077】
【0078】
【0079】
【0080】
【0081】
【0082】
【0083】
【0084】
【0085】
【0086】
【0087】
【0088】
【0089】
【0090】
【0091】
【0092】
【0093】
【0094】
【0095】
【0096】
【0097】
【0098】
【0099】
【0100】
【0101】
【0102】
【0103】
【0104】
【0105】
【0106】
【0107】
【0108】
【0109】
【0110】
【0111】
【0112】
【0113】
【0114】
【図面の簡単な説明】
【0115】
【図1】先行技術の人工ニューラルネットワークを示す。
【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図6】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図7】先行技術の積層ゲートフラッシュメモリセルを示す。
【図8】ツインスプリットゲートメモリセルを示す。
【図9】１つ以上のＶＭＭアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す。
【図10】ＶＭＭアレイ及び他の回路を備えるＶＭＭシステムを示す。
【図11】１つ以上のＶＭＭシステムを利用する例示的な人工ニューラルネットワークを示す。
【図12】ＶＭＭアレイの一実施形態を示す。
【図13】ＶＭＭアレイの別の実施形態を示す。
【図14】ＶＭＭアレイの別の実施形態を示す。
【図15】ＶＭＭアレイの別の実施形態を示す。
【図16】ＶＭＭアレイの別の実施形態を示す。
【図17】ＶＭＭシステムを示す。
【図18A】先行技術のＶＭＭアレイを示す。
【図18B】先行技術のＶＭＭアレイを示す。
【図18C】先行技術のＶＭＭアレイを示す。
【図19A】改善されたＶＭＭアレイを示す。
【図19B】改善されたＶＭＭアレイを示す。
【図19C】改善されたＶＭＭアレイを示す。
【図20】別の改善されたＶＭＭアレイを示す。
【図21】改善されたソース線プルダウン機構を有するＶＭＭシステムを示す。
【図22】改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。
【図23】改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。
【図24】改善されたソース線プルダウン機構を有する別のＶＭＭシステムを示す。
【図25】改善されたソース線プルダウン機構を有するＶＭＭシステムの例示的なレイアウト図を示す。
【図26】改善されたソース線プルダウン機構を有するＶＭＭシステムの別の例示的なレイアウト図を示す。
【図27A】他の改善されたＶＭＭアレイを示す。
【図27B】他の改善されたＶＭＭアレイを示す。
【図27C】他の改善されたＶＭＭアレイを示す。
【図28】冗長アレイを備える別の改善されたＶＭＭアレイを示す。
【図29】２つのＶＭＭアレイ及び共有ダミービット線スイッチング回路を備える別の改善されたＶＭＭシステムを示す。
【図30】別の改善されたＶＭＭシステムを示す。
【図31】合算器回路の一実施形態を示す。
【図32】合算器回路の別の実施形態を示す。
【図33A】合算器回路の他の実施形態を示す。
【図33B】合算器回路の他の実施形態を示す。
【図34A】出力回路の実施形態を示す。
【図34B】出力回路の実施形態を示す。
【図34C】出力回路の実施形態を示す。
【図35】ニューロン出力回路を示す。
【図36】アナログ－デジタル変換器の一実施形態を示す。
【図37】アナログ－デジタル変換器の別の実施形態を示す。
【図38】アナログ－デジタル変換器の別の実施形態を示す。
【図39】アナログ－デジタル変換器の別の実施形態を示す。
【発明を実施するための形態】
【0116】
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
【0117】
＜＜ＶＭＭシステムの概要＞＞
図１７は、ＶＭＭシステム１７００のブロック図を示す。ＶＭＭシステム１７００は、ＶＭＭアレイ１７０１、行デコーダ１７０２、高電圧デコーダ１７０３、列デコーダ１７０４、ビット線ドライバ１７０５、入力回路１７０６、出力回路１７０７、制御論理１７０８、及びバイアス生成器１７０９を備える。ＶＭＭシステム１７００は、チャージポンプ１７１１、チャージポンプ調節器１７１２、及び高電圧レベル生成器１７１３を含む、高電圧生成ブロック１７１０を更に備える。ＶＭＭシステム１７００は、アルゴリズムコントローラ１７１４、アナログ回路１７１５、制御論理１７１６、及び試験制御論理１７１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム１７００に実装され得る。
図１７は、ＶＭＭシステム１７００のブロック図を示す。ＶＭＭシステム１７００は、ＶＭＭアレイ１７０１、行デコーダ１７０２、高電圧デコーダ１７０３、列デコーダ１７０４、ビット線ドライバ１７０５、入力回路１７０６、出力回路１７０７、制御論理１７０８、及びバイアス生成器１７０９を備える。ＶＭＭシステム１７００は、チャージポンプ１７１１、チャージポンプ調節器１７１２、及び高電圧レベル生成器１７１３を含む、高電圧生成ブロック１７１０を更に備える。ＶＭＭシステム１７００は、アルゴリズムコントローラ１７１４、アナログ回路１７１５、制御論理１７１６、及び試験制御論理１７１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム１７００に実装され得る。
【0118】
入力回路１７０６は、ＤＡＣ（デジタル－アナログ変換器）、ＤＰＣ（デジタル－パルス変換器）、ＡＡＣ（電流－電圧変換器などのアナログ－アナログ変換器）、ＰＡＣ（パルス－アナログレベル変換器）、又は任意の他のタイプの変換器などの回路を含み得る。入力回路１７０６は、正規化関数、スケーリング関数、又は算術関数を実装し得る。入力回路１７０６は、入力のための温度補償関数を実装し得る。入力回路１７０６は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路１７０７は、ＡＤＣ（ニューロンアナログ出力をデジタルビットに変換するための、アナログ－デジタル変換器）、ＡＡＣ（電流－電圧変換器などのアナログ変換器）、ＡＰＣ（アナログ－パルス変換器）、又は任意の他のタイプの変換器などの回路を含み得る。出力回路１７０７は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路１７０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、ログ）を実装し得る。出力回路１７０７は、アレイの電力消費をほぼ一定に保つために、又はＩＶの傾斜をほぼ同じに保つことになどによってアレイ（ニューロン）出力の精度を高めるために、ニューロン出力又はアレイ出力（ビット線出力など）のための温度補償関数を実装し得る。
【0119】
図１８Ａは、先行技術のＶＭＭシステム１８００を示す。ＶＭＭシステム１８００は、例示的なセル１８０１及び１８０２、例示的なビット線スイッチ１８０３（ビット線を検知回路に接続する）、例示的なダミービット線スイッチ１８０４（読み出しにおいて接地レベルなどの低いレベルに結合する）、例示的なダミーセル１８０５及び１８０６（ソース線プルダウンセル）を備える。ビット線スイッチ１８０３は、ＶＭＭシステム１８００にデータを記憶するために使用される、セル１８０１及び１８０２を含むセルの列に結合される。ダミービット線スイッチ１８０４は、ＶＭＭシステム１８００にデータを記憶するために使用されないダミーセルであるセルの列（ビット線）に結合される。このダミービット線（ソース線プルダウンビット線としても知られる）は、読み出しにおいてソース線プルダウンとして使用され、これは、ソース線ＳＬ（例えば、ＳＬ０及びＳＬ１）を、ダミービット線内のメモリセルを通して接地レベルのような低いレベルにプルダウンするために使用されることを意味する。ダミービット線スイッチ１８０４は、ビット線スイッチ１８０３と同じアレイの端部にある。
【0120】
ＶＭＭシステム１８００の１つの欠点は、それぞれのセルの入力インピーダンスが、関連するビット線スイッチ、セル自体、及び関連するダミービット線スイッチを通る電気経路の長さに起因して変化することである。例えば、図１８Ｂは、ビット線スイッチ１８０３、セル１８０１、ソース線ＳＬ０、ダミーセル１８０５、及びダミービット線スイッチ１８０４を通る電気経路を示す。同様に、図１８Ｃは、ビット線スイッチ１８０３、垂直金属ビット線１８０７、セル１８０２、ソース線ＳＬ１、ダミーセル１８０６、垂直金属ビット線１８０８、及びダミービット線スイッチ１８０４を通る電気経路を示す。見られるように、セル１８０２を通る図１８Ｃの経路は、セル１８０１を通る図１８Ｂの経路より著しく大きい長さのビット線及びダミービット線を越え、したがってセル１８０２を通る経路は、セル１８０１を通る経路より高い静電容量及び高い抵抗に関連付けられる。これは、セル１８０１よりもビット線又はソース線においてより大きな寄生インピーダンスを有するセル１８０２をもたらす。この変動性は、例えば、アレイ内のセルの位置に応じて、セルの読み出し又は検証（プログラム／消去チューニングサイクルのための）に適用されるセル出力の精度においてばらつきをもたらすため、欠点である。
【0121】
図１９Ａは、改善されたＶＭＭシステム１９００を示す。ＶＭＭシステム１９００は、例示的なセル１９０１及び１９０２と、例示的なビット線スイッチ１９０３（ビット線を検知回路に接続する）と、例示的なダミーセル１９０５及び１９０６（それぞれがプルダウンセルである）と、例示的なダミービット線スイッチ１９０４（読み出しにおいて接地レベルなどの低いレベルに結合する）と、を備える。ダミービット線スイッチは、プルダウンセルとして使用されるダミーセル１９０５、１９０６に接続するダミービット線に接続する。見られるように、例示的なダミービット線スイッチ１９０４及び他のダミービット線スイッチは、ビット線スイッチ１９０３及び他のビット線スイッチからアレイの反対端に位置する。４列のセル及び関連するダミーセルが示されており、ビット線スイッチは、それぞれ１９０３ａ、１９０３ｂ、１９０３ｃ、１９０３ｄとラベル付けされ、それぞれのダミービット線スイッチは、１９０４ａ、１９０４ｂ、１９０４ｃ、及び１９０４ｄとラベル付けされている。
【0122】
この設計の利点は、図１９Ｂ及び１９Ｃに見ることができる。図１９Ｂは、ビット線スイッチ１９０３、セル１９０１、ソース線ＳＬ０、ダミーセル１９０５（ソース線プルダウンセル）、垂直金属ビット線１９０８、及びダミービット線スイッチ１９０４（読み出しにおいて接地などの低いレベルに結合する）を通る電気経路を示す。図１９Ｃは、ビット線スイッチ１９０３、垂直金属線１９０７、セル１９０２、ソース線ＳＬ１、ダミーセル１９０６（ソース線プルダウンセル）、及びダミービット線スイッチ１９０４を通る電気経路を示す。経路は、実質的に同じ（セル、相互接続長）であり、これは、ＶＭＭシステム１９００の全てのセルに当てはまる。結果として、それぞれのセルのビット線インピーダンス＋ソース線インピーダンスは実質的に同じであり、これは、アレイ内の様々なセルの読み出し又は検証動作における寄生電圧降下の量のばらつきが比較的同じであることを意味する。
【0123】
図２０は、グローバルソース線プルダウンビット線を有するＶＭＭシステム２０００を示す。ＶＭＭシステム２０００は、ダミービット線２００５ａ～２００５ｎ及び２００７ａ～２００７ｎが一緒に接続される（読み出し又は検証中にメモリセルソース線を接地レベルにプルダウンするためのグローバルソース線プルダウン線として作用するため）ことと、ダミービット線スイッチ２００１及び２００２などのダミービット線スイッチが、ＡＲＹＧＮＤと指示された共通の接地に接続又は結合されることと、ソース線が、ソース線を接地まで選択的にプルダウンするソース線スイッチ２００８に一緒に結合されることと、を除き、ＶＭＭシステム１９００と同様である。これらの変化は、読み出し又は検証動作中のセル間の（アレイ）寄生インピーダンスのばらつきを更に減少させる。
【0124】
図２１は、ＶＭＭシステム２１００を示す。ＶＭＭシステム２１００は、ビット線スイッチ２１０１、ダミービット線（別名プルダウンビット線）スイッチ２１０２、ダミービット線スイッチ２１０３、ビット線スイッチ２１０４、データセル２１０５（本明細書では、「データセル」は、ニューラルネットワークの重み値を記憶するために使用されるメモリセルである）、ダミーセル（別名プルダウンセル）２１０６、ダミーセル２１０７、及びデータセル２０１８を備える。ダミーセル２１０６及び２１０７は、互いに隣接していることに留意されたい。これにより、２つのダミーセル２１０６及び２１０７の垂直金属線ＢＬｐｄｘが一緒に接続されて（線２１１１）、結果として生じるより広い金属線によって寄生抵抗を低減することが可能になる。データセル２１０５の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２１０１を通ってセル２１０５のビット線端子に入り、セル２０１５のソース線端子へ出て、次いで、ソース線２１１０に入り、ダミーセル２１０６及び２１０７のソース線端子に入り、垂直ダミービット線２１１１ｓを通り、ダミービット線スイッチ２１０２及び２１０３を通って流れる。データセル２１０８の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２１０４を通ってデータセル２１０８のビット線端子に入り、セル２１０８のソース線端子へ出て、次いで、ソース線２１１０に入り、ダミーセル２１０６及び２１０７のソース線端子に入り、垂直ダミービット線２１１１ｓを通り、ダミービット線スイッチ２１０２及び２１０３を通って流れる。この列のパターンは、アレイ全体にわたって繰り返され、４つの列は全て、２列のデータセルと、２列のデータセルの間に位置するプルダウン操作に使用される２つの隣接するアレイ列と、を含む。別の実施形態では、２つの隣接する列の２つのプルダウンセルの拡散は、プルダウンの能力を高めるために、１つのより大きい拡散に融合され得る。別の実施形態では、プルダウンセルの拡散は、プルダウン能力を高めるために、データセル拡散より大きくなり得る。別の実施形態では、それぞれのプルダウンセルは、選択されたデータセルのバイアス条件とは異なるバイアス条件を有する。
【0125】
一実施形態では、プルダウンセルは、通常のデータメモリセルと同じ物理的構造を有する。別の実施形態では、プルダウンセルは、通常のデータメモリセルとは異なる物理的構造を有し、例えば、プルダウンセルは、１つ以上の物理的寸法（限定することなく、幅、長さ）又は電気パラメータ（限定することなく、層厚、インプラント）を修正することなどによる、通常のデータメモリセルの修正バージョンであり得る。別の実施形態では、プルダウンセルは、Ｉ／Ｏ又は高電圧トランジスタなどの通常のトランジスタ（浮遊ゲートなし）である。
【0126】
図２２は、ＶＭＭシステム２２００を示す。ＶＭＭシステム２２００は、ビット線２２０１、プルダウンビット線２２０２、データセル２２０３及び２２０６、プルダウンセル２２０４及び２２０５、並びにソース線２２１０、２２１１を備える。セル２２０３の読み出し又は検証動作中、電流は、ビット線スイッチ２２０１を通ってセル２２０３のビット線端子に入り、セル２２０３のソース線端子へ出て、その後、ソース線２２１０に入り、プルダウンセル２２０４のソース線端子に入り、プルダウンセル２２０４のドレインに（コンタクトなどを介して）接続されたプルダウンビット線ＢＬｐｄ２２０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２２０４を含む行がプルダウンセルの行となる。
【0127】
セル２２０６の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線スイッチ２２０１を通ってセル２２０６のビット線端子に入り、セル２２０６のソース線端子へ出て、その後、ソース線２２１１に入り、プルダウンセル２２０５のソース線端子に入り、プルダウンセル２２０５のドレインに（コンタクトなどを介して）接続されたプルダウンビット線ＢＬｐｄ２２０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２２０５を含む行がプルダウンセルの行となる。図２２に示すように、４つの行があり、２つの中央の隣接する行がプルダウンセルに使用され、一番上及び一番下の行はデータセルである。
【0128】
表１０は、ＶＭＭシステム２２００の動作電圧を示す。表中の列は、選択されたセルのビット線、プルダウンビット線、選択されたセルのワード線ＷＬ、選択されたセルの制御ゲート、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、全てのセルの消去ゲートＥＧ、及び全てのセルのソース線ＳＬにかかる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。読み出しにおけるＣＧＳ及びＷＬＳの電圧バイアスは、プルダウンセルの駆動能力を高めるために、通常のＷＬ及びＣＧバイアスの電圧バイアスより高いことに留意されたい。ＷＬＳ及びＣＧＳのためにバイアスされた電圧は、妨害を低減するためにプログラミング中は負であり得る。
表１０：図２２のＶＭＭアレイ２２００の動作
表１０：図２２のＶＭＭアレイ２２００の動作
【表10】
【0129】
図２３は、ＶＭＭシステム２３００を示す。ＶＭＭシステム２３００は、ビット線２３０１、プルダウンビット線２３０２、データセル２３０３及び２３０６、並びにプルダウンセル２３０４及び２３０５を備える。セル２３０３の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線２３０１を通ってセル２３０３のビット線端子に入り、セル２３０３のソース線端子へ出て、その後、（ソース線ＳＬ０に接続された）プルダウンセル２３０４のソース線端子に入り、プルダウンセル２３０４のドレイン端子に接続されたプルダウンビット線２３０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、第１のモードでプルダウンセル２３０４を含む行がプルダウンセルの行となる。データセル２３０６の読み出し又は検証（プログラム／消去チューニングサイクルに対する）動作中、電流は、ビット線２３０１を通ってセル２３０６のビット線端子に入り、（ソース線ＳＬ１に接続された）セル２３０６のソース線端子へ出て、その後、プルダウンセル２３０５のソース線端子に入り、プルダウンセル２３０５のドレイン端子に接続されたプルダウンビット線２３０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、第２のモードでプルダウンセル２３０５を含む行がプルダウンセルの行となる。図２３に示すように、４つの行があり、代替可能な奇数（又は偶数）行がプルダウンセルに使用され、代替可能な偶数（又は奇数）行はデータセルである。
【0130】
特に、第２のモード中、セル２３０４及び２３０６は読み出し又は検証においてアクティブであり、セル２３０３及び２３０５はプルダウンプロセスに使用され、ビット線２３０１及び２３０２の役割は、第１のモードと比べて逆になる。言い換えれば、セルのそれぞれの行の役割は、第１のモードと第２のモードとの間で変化し得、それぞれのビット線の役割は、第１のモードと第２のモードとの間で変化し得る。
【0131】
表１１は、ＶＭＭシステム２３００の動作電圧を示す。表中の列は、選択されたデータセルのビット線、選択されたプルダウンセルのビット線ＢＬ０Ａ、ＢＬ０Ｂ、選択されたデータセルのワード線ＷＬ、選択されたデータセルの制御ゲートＣＧ、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、全てのセルの消去ゲートＥＧ、及び全てのセルのソース線ＳＬを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表１１：図２３のＶＭＭシステム２３００の動作
表１１：図２３のＶＭＭシステム２３００の動作
【表11】
【0132】
図２４は、ＶＭＭシステム２４００を示す。ＶＭＭシステム２４００は、ビット線２４０１、プルダウンビット線２４０２、（データ）セル２４０３、ソース線２４１１、並びにプルダウンセル２４０４、２４０５、及び２４０６を備える。セル２４０３の読み出し又は検証動作中、電流は、ビット線２４０１を通ってセル２４０３のビット線端子に入り、セル２４０３のソース線端子へ出て、その後、ソース線２４１１に入り、その後、プルダウンセル２４０４、２４０５、及び２４０６のソース線端子に入り、そこからプルダウンビット線２４０２を通って流れる。この設計は、全ての列に対して繰り返され、最終的に、プルダウンセル２４０４、２４０５、及び２４０６を含む行がそれぞれプルダウンセルの行となる。これにより、電流が３つのセルを通してプルダウンビット線２４０２に引き込まれるときに、セル２４０３のソース線端子に印加されるプルダウンが最大化される。４つの行のソース線が、垂直線４０２０ｓによって一緒に接続されることに留意されたい。
【0133】
表１２は、ＶＭＭシステム２４００の動作電圧を示す。表中の列は、選択されたセルのビット線ＢＬ、プルダウンビット線ＢＰｐｄ、選択されたセルのワード線ＷＬ、選択されたセルの制御ゲートＣＧ、選択されたセルの消去ゲートＥＧ、選択されたプルダウンセルのワード線ＷＬＳ、選択されたプルダウンセルの制御ゲートＣＧＳ、選択されたプルダウンセルの消去ゲートＥＧＳ、及び全てのセルのソース線ＳＬを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表１２：図２４のＶＭＭシステム２４００の動作
表１２：図２４のＶＭＭシステム２４００の動作
【表12】
【0134】
図２５は、図２２のＶＭＭシステム２２００の例示的なレイアウト２５００を示す。明るい正方形は、メモリセル拡散部（メモリセルのドレイン領域）をビット線２２０１などの金属ビット線（例えば、メモリセル２２０３のドレイン拡散をビット線２２０１に接触させる）、及びプルダウンビット線２２０２などの金属プルダウンビット線（例えば、メモリセル２２０４のドレイン拡散部をプルダウンビット線２２０２に接触させる）に接触させる金属コンタクト（金属対拡散部コンタクト）を示す。
【0135】
図２６は、図２２のＶＭＭシステム２２００と同様のＶＭＭシステムの代替的なレイアウト２６００を示すが、垂直プルダウンビット線２６０２は非常に広く、２列のプルダウンセルを横断して接続するという違いがある。これは、データメモリセルの２つのビット線ごとに１つの垂直プルダウン線があることを意味する。すなわち、プルダウンビット線２６０２の領域は、図２５のビット線２２０２の領域より広い。レイアウト２６００は、データセル２６０３及びプルダウンセル２６０４、並びにソース線２６１０を更に示す。別の実施形態では、２つのプルダウンセル（左及び右）の拡散は、より大きい１つの拡散領域に融合され得る。
【0136】
図２７Ａは、ＶＭＭシステム２７００を示す。ニューラルネットワークの負の重み及び正の重みを実装するために、ビット線の半分は、ｗ＋線（正の重みを実装するメモリセルに接続するビット線）として指定され、ビット線の他方の半分は、ｗ－線（負の重みを実装するメモリセルに接続するビット線）として指定され、ｗ＋線の間に交互に散在している。負の演算の適用は、合算回路２７０１及び２７０２などの合算回路により、ｗ－ビット線の出力（ニューロン出力）で行われる。ｗ＋線の出力及びｗ－線の出力を一緒に組み合わせて、（ｗ＋、ｗ－）線の全ての対の（ｗ＋、ｗ－）セルのそれぞれの対に対して効果的にｗ＝ｗ＋－ｗ－を与える。読み出しにおける隣接するセルの浮遊ゲート（ＦＧ－ＦＧ結合）を回避する、及び／又はソース線内のＩＲ電圧降下を低減するためにそれぞれ使用されるダミービット線又はプルダウンビット線は、図に示されていない。システム２７００への入力（ＣＧ又はＷＬなど）は、正の値又は負の値を有し得る。入力が負の値を有する場合、アレイへの実際の入力は正であるため（ＣＧ又はＷＬの電圧レベルなど）、アレイ出力（ビット線出力）は、負の値入力の等価関数を実現するために出力前に負にされる。
【0137】
あるいは、図２７Ｂを参照すると、正の重みは、第１のアレイ２７１１に実装され得、負の重みは、第１のアレイとは別個の第２のアレイ２７１２に実装され得、結果として生じる重みは、合算回路２７１３によって適切に組み合わされる。同様に、ダミービット線（図示せず）又はプルダウンビット線（図示せず）は、それぞれ、読み出しにおけるソース線のＦＧ－ＦＧ結合を回避する、及び／又はＩＲ電圧降下を低減するために使用される。
【0138】
あるいは、図２７Ｃは、正の入力又は負の入力を有するニューラルネットワークの負の重み及び正の重みを実装するためのＶＭＭシステム２７５０を示す。第１のアレイ２７５１は、負の重み及び正の重みを有する正の値入力を交互の列に実装し、第２のアレイ２７５２は、負の重み及び正の重みを有する負の値入力を対応する交互の列に実装する。第２のアレイの出力は、合算器２７５５によって第１のアレイの出力に加算される前に負にされる。
【0139】
表１０Ａは、ビット線ＢＬ０／１及びＢＬ２／３の（ｗ＋、ｗ－）対の物理的アレイ配置の例示的な配置を示し、４つの行がプルダウンビット線ＢＬＰＷＤＮに結合されている。ビット線の対（ＢＬ０、ＢＬ１；ＢＬ２、ＢＬ３）は、（ｗ＋、ｗ－）線を実装するために使用される。（ｗ＋、ｗ－）線の対の間に、プルダウンビット線（ＢＬＰＷＤＮ）がある。これは、隣接する（ｗ＋、ｗ－）線から電流（ｗ＋、ｗ－）線への結合（例えば、ＦＧーＦＧ結合）を防止するために使用される。基本的に、プルダウンビット線（ＢＬＰＷＤＮ）は、（ｗ＋、ｗ－）線の対の間の物理的障壁として機能する。
【0140】
ＦＧ－ＦＧ結合現象、並びにその現象に対抗するための機構に関する追加の詳細は、参照により本明細書に組み込まれる、同じ譲受人によって２０２０年２月２６日に出願された「Ｕｌｔｒａ－Ｐｒｅｃｉｓｅ Ｔｕｎｉｎｇ ｏｆ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する、米国特許仮出願第６２／９８１，７５７号に見出される。
【0141】
表１０Ｂは、異なる例示的な重みの組み合わせを示す。「１」は、セルが使用され、実際の出力値を有することを意味し、「０」は、セルが使用されておらず、大きい出力値を有さないことを意味する。
【0142】
別の実施形態では、プルダウンビット線の代わりにダミービット線が使用され得る。
【0143】
別の実施形態では、ダミー行はまた、行の間の結合を回避するために、物理的障壁として使用され得る。
表１０Ａ：例示的なレイアウト
表１０Ｂ：例示的な重みの組み合わせ
表１０Ａ：例示的なレイアウト
【表10A】
【表10B】
【0144】
表１１Ａは、冗長線ＢＬ０１、ＢＬ２３及びプルダウンビット線ＢＬＰＷＤＮを有する（ｗ＋、ｗ－）のビット線対ＢＬ０／１及びＢＬ２／３の物理的配置の別のアレイの実施形態を示す。ＢＬ０１は、対ＢＬ０／１の重みの再マッピング（セルの間で重みを再分散させることを意味する）に使用され、ＢＬ２３は、対ＢＬ２／３の重みの再マッピングに使用される。
【0145】
表１１Ｂは、再マッピングを必要としない分散された重みの場合を示し、基本的に、ＢＬ１とＢＬ３との間に隣接する「１」は存在せず、隣接する「１」は、隣接するビット線の結合を引き起こす。表１１Ｃは、隣接するビット線の結合を引き起こす、ＢＬ１とＢＬ２との間の隣接する「１」に起因する、再マッピングを必要とする分散された重みの場合を示す。この再マッピングは、表１１Ｄに示されており、結果として、隣接するビット線間に「１」値は存在しないことになる。更に、ビット線間の「１」実値の重みを再マッピングすることにより、この時点でビット線に沿った総電流は減少し、ビット線（出力ニューロン）内の値がより精密になる。この場合、追加の列（ビット線）が、冗長列として作用するために必要とされる（ＢＬ０１、ＢＬ２３）。
表１１Ｅ及び表１１Ｆは、表１０ＥのＢＬ０１、ＢＬ２３、又は表１１ＦのＢＬ０Ｂ及びＢＬ１Ｂなどの冗長（スペア）列にノイズの多いセル（又は欠陥のあるセル）を再マッピングする別の実施形態を示す。合算器は、適切にマッピングしたビット線出力を合算するために使用される。
表１１Ａ：例示的なレイアウト
表１１Ｂ：例示的な重みの組み合わせ
表１１Ｃ：例示的な重みの組み合わせ
表１１Ｄ：再マッピングされた重みの組み合わせ
表１１Ｅ：再マッピングされた重みの組み合わせ
表１１Ｆ：再マッピングされた重みの組み合わせ
表１１Ｅ及び表１１Ｆは、表１０ＥのＢＬ０１、ＢＬ２３、又は表１１ＦのＢＬ０Ｂ及びＢＬ１Ｂなどの冗長（スペア）列にノイズの多いセル（又は欠陥のあるセル）を再マッピングする別の実施形態を示す。合算器は、適切にマッピングしたビット線出力を合算するために使用される。
表１１Ａ：例示的なレイアウト
【表11A】
【表11B】
【表11C】
【表11D】
【表11E】
【表11F】
【0146】
表１１Ｇは、図２７Ｂに好適なアレイの物理的配置の実施形態を示す。それぞれのアレイは、正の重み又は負の重みのいずれかを有するため、プルダウンとして作用するダミービット線、及びＦＧ－ＦＧ結合を回避するための物理的障壁が、それぞれのビット線に必要である。
表１１Ｇ：例示的なレイアウト
表１１Ｇ：例示的なレイアウト
【表11G】
【0147】
別の実施形態では、チューニングビット線は、ＦＧ－ＦＧ容量結合によって目標ビット線を最終目標にチューニングするために、目標ビット線に隣接するビット線として使用される。この場合、プルダウンビット線（ＢＬＰＷＤＮ）は、目標ビット線の、チューニングビット線に境界を付けない側に挿入される。
【0148】
別の実施形態では、ノイズの多い又は欠陥のあるセルは、（検知回路によってそれらのセルがノイズの多い又は欠陥のあるものとして識別された後に）使用されないセルとして指定され、これは、それらがニューロン出力にいかなる値も寄与しないように（深く）プログラムされることを意味する。
【0149】
別の実施形態では、高速セルが識別され、より小さい電圧増分パルスを使用するか又は電圧増分パルスを使用しないか又は浮遊ゲート結合アルゴリズムを使用するプログラミングシーケンスなど、より精密なプログラミングアルゴリズムがこれらのセルに適用される。
【0150】
図２８は、これまでに考察されたＶＭＭアレイのうちのいずれかに含まれ得る任意選択の冗長アレイ２８０１を示す。冗長アレイ２８０１は、ビット線スイッチに取り付けられた列のいずれかが欠陥があると見なされる場合に、欠陥のある列を置き換えるための冗長性として使用され得る。冗長アレイは、その独自の冗長ニューロン出力（例えば、ビット線）、及び冗長性目的のためのＡＤＣ回路を有し得る。冗長性が必要とされる場合、冗長ＡＤＣの出力は、不良ビット線のＡＤＣの出力を置き換えるために使用される。冗長アレイ２８０１はまた、ビット線の間の電力分散のために、表１１Ｄ、１１Ｅ、及び１１Ｆに記載されるような重みマッピングに使用され得る。
【0151】
図２９は、アレイ２９０１、アレイ２９０２、列マルチプレクサ２９０３、一番上のローカルビット線ＬＢＬ２９０５ａ～ｄ、一番下のローカルビット線ＬＢＬ２９０５ｅ～ｈ、グローバルビット線ＧＢＬ２９０８及び２９０９、並びにダミービット線スイッチ２９０５を備えるＶＭＭシステム２９００を示す。列マルチプレクサ２９０３は、それぞれ、アレイ２９０１の頂部ローカルビット線２９０５又はアレイ２９０２の底部ローカルビット線２９０５をそれぞれグローバルビット線２９０８、２９０９に選択するために使用される。一実施形態では、（金属）グローバルビット線２９０８は、ローカルビット線の数と同じ数の線、例えば、８本又は１６本を有する。別の実施形態では、グローバルビット線２９０８は、８本又は１６本のローカルビット線当たり１つのグローバルビット線などの、数Ｎのローカルビット線当たり１つの（金属）線のみを有する。列マルチプレクサ２９０３は、隣接するグローバルビット線（ＧＢＬ２９０９など）を現在のグローバルビット線（ＧＢＬ２９０８など）に多重化して、現在のグローバルビット線の幅を効果的に増加させることを更に含む。これは、グローバルビット線にわたる電圧降下を低減する。
【0152】
図３０は、ＶＭＭシステム３０００を示す。ＶＭＭシステム３０００は、アレイ３０１０、（シフトレジスタ）ＳＲ３００１、デジタル－アナログ変換器３００２（ＳＲ３００１からの入力を受信し、同等の（アナログ又は擬似アナログ）レベル又は情報を出力する）、合算器回路３００３、アナログ－デジタル変換器（ＡＤＣ）３００４、ビット線スイッチ（図示せず）、ダミービット線（図示せず）、及びダミービット線スイッチ（図示せず）を備える。示されるように、ＡＤＣ３００４を一緒に組み合わせて、より高い精度（すなわち、より多くの数のビット）を有する単一のＡＤＣを作製することができる。
【0153】
【0154】
図３１は、（ＶＭＭアレイのビット線（複数可）から受信した電流である）電流Ｉｎｅｕ１、．．．、Ｉｎｅｕｎ（このうち、Ｉｎｅｕ１及びＩｎｅｕ２のみが示されている）をそれぞれ引き込む電流源３１０１－１、．．．、３１０１－ｎ、演算増幅器３１０２、可変保持コンデンサ３１０４、可変抵抗器３１０３、及びスイッチ３１０６を含む、可変抵抗器によって調整可能な電流－電圧合算器回路３１００を示す。演算増幅器３１０２は、電圧Ｖｎｅｕｏｕｔ＝Ｒ３１０３*（Ｉｎｅｕ１＋Ｉｎｅｕ２）を出力し、これは電流Ｉｎｅｕｘ（ＶＭＭアレイ内の列からの電流である）に比例する。可変保持コンデンサ３１０４は、スイッチ３１０６が開いているときに出力電圧を保持するために使用される。この保持された出力電圧は、例えば、ＡＤＣ回路によってデジタルビットに変換するために使用される。コンデンサ３１０３、抵抗器３１０３の変動性は、例えば、ニューロン電流３１０１ｓの入力電流範囲に応じて、演算増幅器３１０２の出力のダイナミックレンジを調整するために、トリム回路（コンデンサ又は抵抗器の値をトリミングする）などによって成される。
【0155】
図３２は、（ＶＭＭアレイのビット線（複数可）から受信した電流である）電流Ｉｎｅｕ１、．．．、Ｉｎｅｕｎをそれぞれ引き込む電流源３２０１－１、．．．、３２０１－ｎ、演算増幅器３２０２、可変コンデンサ３２０３、及びスイッチ３２０４を含む、可変コンデンサ（基本的に積分器）によって調整可能な電流－電圧合算器回路３２００を示す。演算増幅器３２０２は、電圧Ｖｎｅｕｏｕｔ＝Ｉｎｅｕ*積分時間／Ｃ３２０３を出力し、これは電流Ｉｎｅｕ（複数可）に比例する。
【0156】
図３３Ａは、可変コンデンサ（すなわち、スイッチコンデンサ（ＳＣ）回路）によって調整可能な電圧合算器３３００を示し、これは、スイッチ３３０１及び３３０２、可変コンデンサ３３０３及び３３０４、演算増幅器３３０５、可変コンデンサ３３０６、並びにスイッチ３３０７を含む。スイッチ３３０１が閉じられると、入力Ｖｉｎ０は、演算増幅器３３０５に提供される。スイッチ３３０２が閉じられると、入力Ｖｉｎ１は、演算増幅器３３０５に提供される。好ましくは、スイッチ３３０１及び３３０２は同時に閉じられない。演算増幅器３３０５は、入力（スイッチ３３０１及び３３０２の中でどのスイッチが閉じられるかに応じて、Ｖｉｎ０及び／又はＶｉｎ１のいずれか）の増幅バージョンである出力Ｖｏｕｔを生成する。すなわち、Ｖｏｕｔ＝Ｃｉｎ／Ｃｏｕｔ*（Ｖｉｎ）であり、ＣｉｎはＣ３３０３又はＣ３３０４であり、ＣｏｕｔはＣ３３０６である。例えば、Ｖｏｕｔ＝Ｃｉｎ／Ｃｏｕｔ*Σ（Ｖｉｎｘ）であり、ここで、Ｃｉｎ＝Ｃ３３０３又はＣ３３０４である。一実施形態では、Ｖｉｎ０は、ｗ＋電圧であり、Ｖｉｎ１は、ｗ－電圧であり、電圧合算器３３００は、それらを合算して出力電圧Ｖｏｕｔを生成する。
【0157】
図３３Ｂは、スイッチ３３５１、３３５２、３３５３、及び３３５４、可変入力コンデンサ３３５８、演算増幅器３３５５、可変フィードバックコンデンサ３３５６、並びにスイッチ３３５７を含む電圧合算器３３５０を示す。一実施形態では、Ｖｉｎ０は、ｗ＋電圧であり、Ｖｉｎ１は、ｗ－電圧であり、電圧合算器３３００は、それらを合算して出力電圧Ｖｏｕｔを生成する。
【0158】
入力＝Ｖｉｎ０の場合：スイッチ３３５４及び３３５１が閉じられたとき、入力Ｖｉｎ０は、コンデンサ３３５８の上部端子に提供される。次いで、スイッチ３３５１が開かれ、スイッチ３３５３が閉じられて、コンデンサ３３５８からフィードバックコンデンサ３３５６に電荷を移す。基本的にその後、出力ＶＯＵＴ＝（Ｃ３３５８／Ｃ３３５６）*Ｖｉｎ０（例えば、ＶＲＥＦ＝０の場合）となる。
【0159】
入力＝Ｖｉｎ１の場合：スイッチ３３５３及び３３５４が閉じられたときに、コンデンサ３３５８の両方の端子がＶＲＥＦに放電される。次いで、スイッチ３３５４が開かれ、スイッチ３３５２が閉じられて、コンデンサ３３５８の底部端子をＶｉｎ１に充電し、次にフィードバックコンデンサ３３５６をＶＯＵＴ＝－（Ｃ３３５８／Ｃ３３５６）*Ｖｉｎ１（ＶＲＥＦ＝０の場合）に充電する。
【0160】
したがって、例えば、ＶＲＥＦ＝０の場合、Ｖｉｎ０入力が有効にされた後でＶｉｎ１入力が有効にされると、ＶＯＵＴ＝（Ｃ３３５８／Ｃ３３５６）*（Ｖｉｎ０－Ｖｉｎ１）となる。これは、例えば、ｗ＝ｗ＋－ｗ－を実現するために使用される。
【0161】
上述のＶＭＭアレイに適用される入出力動作の方法は、デジタル形式でもアナログ形式でもよい。方法は、以下を含む：
・ＤＡＣへの順次入力ＩＮ［０：ｑ］：
・ＩＮ０、次いでＩＮ１、．．．、次いでＩＮｑを順次動作させる。全ての入力ビットは、同じＶＣＧｉｎを有する。全てのビット線（ニューロン）出力は、調整バイナリインデックス乗数を用いて合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・調整ニューロン（ビット線）バイナリインデックス乗数法：図３０に示すように、例示的な合算器は、２つのビット線ＢＬ０及びＢｌｎを有する。重みは、複数のビット線ＢＬ０からＢＬｎにわたって分散される。例えば、４つのビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３がある。ビット線ＢＬ０からの出力は、２＾０＝１で乗算される。ｎ番目のバイナリビット位置を表すビット線ＢＬｎからの出力は、２＾ｎで乗算され、例えば、ｎ＝３の場合、２＾３＝８である。次いで、バイナリビット位置２＾ｎで適切に乗算された後の全てのビット線からの出力が、一緒に合算される。次いで、これはＡＤＣによってデジタル化される。この方法は、全てのセルがバイナリ範囲のみを有する必要があることを意味し、マルチレベル範囲（ｎビット）は、周辺回路によって（すなわち、合算器回路によって）達成される。したがって、全てのビット線の電圧降下はほぼ同じである。
・ＩＮ０、ＩＮ１、．．．、次いでＩＮｑを順次動作させる。それぞれの入力ビットは、対応するアナログ値ＶＣＧを有する。全てのニューロン出力は、全ての入力ビット評価のために合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・ＤＡＣへの並列入力：
・それぞれの入力ＩＮ［０：ｑ］は、対応するアナログ値ＶＣＧｉｎを有する。全てのニューロン出力は、上に説明したような調整バイナリインデックス乗数法を用いて合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・ＤＡＣへの順次入力ＩＮ［０：ｑ］：
・ＩＮ０、次いでＩＮ１、．．．、次いでＩＮｑを順次動作させる。全ての入力ビットは、同じＶＣＧｉｎを有する。全てのビット線（ニューロン）出力は、調整バイナリインデックス乗数を用いて合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・調整ニューロン（ビット線）バイナリインデックス乗数法：図３０に示すように、例示的な合算器は、２つのビット線ＢＬ０及びＢｌｎを有する。重みは、複数のビット線ＢＬ０からＢＬｎにわたって分散される。例えば、４つのビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３がある。ビット線ＢＬ０からの出力は、２＾０＝１で乗算される。ｎ番目のバイナリビット位置を表すビット線ＢＬｎからの出力は、２＾ｎで乗算され、例えば、ｎ＝３の場合、２＾３＝８である。次いで、バイナリビット位置２＾ｎで適切に乗算された後の全てのビット線からの出力が、一緒に合算される。次いで、これはＡＤＣによってデジタル化される。この方法は、全てのセルがバイナリ範囲のみを有する必要があることを意味し、マルチレベル範囲（ｎビット）は、周辺回路によって（すなわち、合算器回路によって）達成される。したがって、全てのビット線の電圧降下はほぼ同じである。
・ＩＮ０、ＩＮ１、．．．、次いでＩＮｑを順次動作させる。それぞれの入力ビットは、対応するアナログ値ＶＣＧを有する。全てのニューロン出力は、全ての入力ビット評価のために合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
・ＤＡＣへの並列入力：
・それぞれの入力ＩＮ［０：ｑ］は、対応するアナログ値ＶＣＧｉｎを有する。全てのニューロン出力は、上に説明したような調整バイナリインデックス乗数法を用いて合算される。これは、ＡＤＣ前又はＡＤＣ後のいずれかに行われる。
【0162】
【0163】
図３４Ａは、ニューロン出力３４０１を受信し、出力デジタルビット３４０３を出力するアナログ－デジタル変換器３４０２を含む出力回路３４００を示す。
【0164】
図３４Ｂは、ニューロン出力回路３４１１及びアナログ－デジタル変換器３４１２を含む出力回路３４１０を示し、これらは合わせてニューロン出力３４０１を受信し、出力３４１３を生成する。
【0165】
図３４Ｃは、ニューロン出力回路３４２１及び変換器３４２２を含む出力回路３４２０を示し、これらは合わせてニューロン出力３４０１を受信し、出力３４２３を生成する。
【0166】
ニューロン出力回路３４１１又は３４１２は、限定することなく、例えば、合算、スケーリング、正規化、又は算術演算を実行し得る。コンバータ３４２２は、例えば、限定することなく、ＡＤＣ（アナログ－デジタル変換器）、ＰＤＣ（パルス－デジタル変換器）、ＡＡＣ（アナログ－アナログ変換器）、又はＡＰＣ（アナログ－パルス変換器）動作を実行し得る。
【0167】
図３５は、調整可能な（スケーリング）電流源３５０１及び調整可能な（スケーリング）電流源３５０２を含み、これらが一緒になってニューロン出力である出力ｉOUTを生成する、ニューロン出力回路３５００を示す。この回路は、正の重み及び負の重みの合算、すなわちｗ＝ｗ＋－ｗ－、すなわち、Ｉｗ＋及びＩｗ－、並びに出力ニューロン電流のアップ又はダウンスケーリングを同時に実行し得る。
【0168】
図３６は、構成可能なニューロンシリアルアナログ－デジタル変換器３６００を示す。該変換器は、ニューロン出力電流を積分コンデンサ３６０２に積分する積分器３６７０を含む。一実施形態では、デジタル出力（カウント出力）３６２１は、コンパレータ３６０４が極性を切り替えるまでランピングＶＲＡＭＰ３６５０をクロックすることによって生成され、別の実施形態では、ＶＯＵＴ３６０３がＶＲＥＦ３６５０の値に到達し、その時点でコンパレータ３０６４の出力ＥＣ３６０５信号がカウンタ３６２０を無効にするまで、ランプ電流３６５１によってノードＶＣ３６１０をランプダウンすることによって生成される。（ｎビット）ＡＤＣは、目標用途に応じて、より低いビット数精度＜ｎビット、又はより高いビット数精度＞ｎビットを有するように構成可能である。コンフィギュアビリティは、限定することなく、コンデンサ３６０２、電流３６５１、又はＶＲＡＭＰ３６５０のランピング速度、又はクロック３６４１のクロック速度を構成することによって成され得る。別の実施形態では、ＶＭＭアレイのＡＤＣ回路は、より低い精度＜ｎビットを有するように構成され、別のＶＭＭアレイのＡＤＣ回路は、高精度＞ｎビットを有するように構成される。更に、１つのニューロン回路のこのＡＤＣ回路は、次のニューロン回路の次のＡＤＣと組み合わせて、２つのＡＤＣ回路の積分コンデンサ３６０２を組み合わせることなどによって、より高いｎビットＡＤＣ精度を生成するように構成され得る。
【0169】
図３７は、構成可能なニューロンＳＡＲ（逐次近似レジスタ）アナログ－デジタル変換器３７００を示す。この回路は、バイナリコンデンサを使用した電荷再分散に基づく、逐次近似変換器である。これには、バイナリＣＤＡＣ（コンデンサに基づくＤＡＣ）３７０１、演算増幅器／コンパレータ３７０２、及びＳＡＲ論理３７０３が含まれる。示されるように、ＧｎｄＶ３７０４は、低電圧基準レベル、例えば、接地レベルである。
【0170】
図３８は、構成可能なニューロンのコンボＳＡＲアナログ－デジタル変換器３８００を示す。この回路は、２つのニューロン回路からの２つのＡＤＣを１つに組み合わせて、より高いｎビット精度を達成し、例えば、１つのニューロン回路の４ビットＡＤＣの場合、この回路は、２つの４ビットＡＤＣを組み合わせることにより、８ビットＡＤＣ精度などの＞４ビットの精度を達成し得る。コンボＳＡＲ ＡＤＣ回路トポロジは、スプリットキャップ（ブリッジコンデンサ（キャップ）又はアテンションキャップ）ＳＡＲ ＡＤＣ回路と同等であり、例えば、８ビット４Ｃ－４Ｃ ＳＡＲ ＡＤＣは、２つの隣接する４ビット４Ｃ ＳＡＲ ＡＤＣ回路を組み合わせることによってもたらされる。これを成し遂げるためにブリッジ回路３８０４が必要であり、この回路の静電容量＝（ＣＤＡＣキャップユニットの総数／ＣＤＡＣキャップユニットの総数－１）である。
【0171】
図３９は、次のＳＡＲ ＡＤＣと組み合わせてパイプライン方式でビット数を増加させるために使用され得る、構成可能なニューロンのパイプライン型ＳＡＲ ＣＤＡＣ ＡＤＣ回路３９００を示す。残留電圧３９０６は、パイプライン型ＡＤＣの次の段階への入力として提供するために（例えば、次のＳＡＲ ＣＤＡＣ ＡＤＣへの入力として利得２（ＤＡＣ ３９０１の全てのキャップのＣｆ対Ｃの比率）を提供するために）、コンデンサ３９３０Ｃｆによって生成される。
【0172】
構成可能な出力ニューロン（構成可能なニューロンＡＤＣなど）の回路に関する追加の実装詳細は、同じ譲受人によって２０１９年６月２１日に出願され、「Ｃｏｎｆｉｇｕｒａｂｌｅ Ｉｎｐｕｔ Ｂｌｏｃｋｓ ａｎｄ Ｏｕｔｐｕｔ Ｂｌｏｃｋｓ ａｎｄ Ｐｈｙｓｉｃａｌ Ｌａｙｏｕｔ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する、米国特許出願第１６／４４９，２０１号に見出すことができ、それは、参照により本明細書に組み込まれる。
【0173】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板の上に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27A】
【図27B】
【図27C】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33A】
【図33B】
【図34A】
【図34B】
【図34C】
【図35】
【図36】
【図37】
【図38】
【図39】
【手続補正書】
【提出日】2024-04-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
不揮発性メモリシステムであって、
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数の行線であって、前記複数の行線のそれぞれは、不揮発性メモリセルの行に結合されている、複数の行線と、
負の値入力を受信するように配置された前記複数の行のうちの少なくとも１つと、を備える、不揮発性メモリシステム。
行及び列に配置された不揮発性メモリセルのアレイと、
複数のビット線であって、複数のビット線のそれぞれは、不揮発性メモリセルの列に結合されている、複数のビット線と、
複数の行線であって、前記複数の行線のそれぞれは、不揮発性メモリセルの行に結合されている、複数の行線と、
負の値入力を受信するように配置された前記複数の行のうちの少なくとも１つと、を備える、不揮発性メモリシステム。
【請求項2】
正の値入力を受信するように配置された前記複数の行のうちの少なくとも１つを更に備える、請求項１に記載の不揮発性メモリシステム。
【請求項3】
前記負の値入力の出力は、前記アレイの出力で負にされる、請求項１に記載の不揮発性メモリシステム。
【請求項4】
前記メモリシステムはニューラルネットワークの一部である、請求項１に記載のメモリシステム。
【請求項5】
前記ニューラルネットワークはアナログニューラルネットワークである、請求項４に記載のメモリシステム。
【請求項6】
前記アレイは、前記ニューラルネットワークの負の重みを実装する、請求項４に記載の不揮発性メモリシステム。
【請求項7】
前記負の重みの前記出力は、前記アレイ出力で負にされる、請求項６に記載の不揮発性メモリシステム。
【請求項8】
前記アレイは、ニューラルネットワークの正の重みを実装する、請求項６に記載の不揮発性メモリシステム。
【請求項9】
前記負の値入力及び前記正の値入力の前記出力は、前記アレイの出力で組み合わされる、請求項８に記載の不揮発性メモリシステム。
【請求項10】
選択された不揮発性メモリセルの読み出し又は検証動作中、電流は、ビット線、前記選択された不揮発性セル、及びプルダウンセルを順次通って流れる、請求項１に記載の不揮発性メモリシステム。
【請求項11】
選択された不揮発性メモリセルの読み出し又は検証動作中に、電流は、前記複数のビット線のうちの１つ、前記選択された不揮発性メモリセル、及びプルダウンセルを順次通って流れる、請求項１に記載の不揮発性メモリシステム。
【請求項12】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルはスプリットゲート不揮発性メモリセルである、請求項１に記載の不揮発性メモリシステム。
【請求項13】
前記不揮発性メモリセルのアレイ内の前記不揮発性メモリセルは積層ゲート不揮発性メモリセルである、請求項１に記載の不揮発性メモリシステム。
【請求項14】
複数のプルダウンセルを更に備える、請求項１に記載の不揮発性メモリシステム。
【請求項15】
それぞれのプルダウンセルは、それぞれの不揮発性メモリセルと同じ物理的構造を有する、請求項１４に記載の不揮発性メモリシステム。
【請求項16】
それぞれのプルダウンセルは、それぞれの不揮発性メモリセルとは異なる物理的構造を有する、請求項１４に記載の不揮発性メモリシステム。
【請求項17】
前記プルダウンセルのそれぞれは通常のトランジスタである、請求項１４に記載の不揮発性メモリシステム。
【外国語明細書】