▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024105318
(43)【公開日】2024-08-06
(54)【発明の名称】表示装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240730BHJP
H01L 21/336 20060101ALI20240730BHJP
H01L 27/088 20060101ALI20240730BHJP
G09F 9/30 20060101ALI20240730BHJP
H10K 59/126 20230101ALI20240730BHJP
H10K 59/12 20230101ALI20240730BHJP
H10K 59/124 20230101ALI20240730BHJP
H10K 59/123 20230101ALI20240730BHJP
【ＦＩ】
H01L29/78 616T
H01L29/78 618B
H01L29/78 619A
H01L29/78 619B
H01L27/088 331E
G09F9/30 365
G09F9/30 338
H10K59/126
H10K59/12
H10K59/124
H10K59/123
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2024068882
(22)【出願日】2024-04-22
(62)【分割の表示】P 2022142556の分割
【原出願日】2018-12-13
(31)【優先権主張番号】10-2017-0175054
(32)【優先日】2017-12-19
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】金 東瑛
(72)【発明者】
【氏名】林 京男
(72)【発明者】
【氏名】鄭 裕▲浩▼
(57)【要約】 （修正有）
【課題】低消費電力を具現し、生産性を向上させる表示装置を提供する。
【解決手段】有機発光表示装置は、サブ画素のスイッチング素子として適用する、アクティブ領域に多結晶半導体層１５４を有する第１薄膜トランジスタ１５０と、サブ画素の駆動トランジスタに適用する、酸化物半導体層１０４を有する第２薄膜トランジスタ１００と配置し、低消費電力を具現し、ベンディング領域ＢＡに配置される開口部１９２とアクティブ領域に配置されるコンタクトホール１１０Ｓ，１１０Ｄのいずれか一つは同一の深みｄ１であることで、開口部とコンタクトホールを同一工程で形成して工程を簡素化することができ、第２薄膜トランジスタの第２ソース電極１０６と第２薄膜トランジスタの第２ゲート電極１０２が上部層間絶縁膜１２４を挟んで重畳して第１ストレージキャパシタＣｓｔを成す。
【選択図】図７
【解決手段】有機発光表示装置は、サブ画素のスイッチング素子として適用する、アクティブ領域に多結晶半導体層１５４を有する第１薄膜トランジスタ１５０と、サブ画素の駆動トランジスタに適用する、酸化物半導体層１０４を有する第２薄膜トランジスタ１００と配置し、低消費電力を具現し、ベンディング領域ＢＡに配置される開口部１９２とアクティブ領域に配置されるコンタクトホール１１０Ｓ，１１０Ｄのいずれか一つは同一の深みｄ１であることで、開口部とコンタクトホールを同一工程で形成して工程を簡素化することができ、第２薄膜トランジスタの第２ソース電極１０６と第２薄膜トランジスタの第２ゲート電極１０２が上部層間絶縁膜１２４を挟んで重畳して第１ストレージキャパシタＣｓｔを成す。
【選択図】図７
【特許請求の範囲】
【請求項1】
アクティブ領域を有する基板と；
前記アクティブ領域に配置され、半導体層、第１ゲート電極、第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと；
前記アクティブ領域に配置され、半導体層、第２ゲート電極、第２ソース電極及び第２ドレイン電極を有する第２薄膜トランジスタとを含み、
前記第２薄膜トランジスタの第２ソース電極は前記第２薄膜トランジスタの第２ゲート電極と上部層間絶縁膜を挟んで重畳して第１ストレージキャパシタを成す、表示装置。
前記アクティブ領域に配置され、半導体層、第１ゲート電極、第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと；
前記アクティブ領域に配置され、半導体層、第２ゲート電極、第２ソース電極及び第２ドレイン電極を有する第２薄膜トランジスタとを含み、
前記第２薄膜トランジスタの第２ソース電極は前記第２薄膜トランジスタの第２ゲート電極と上部層間絶縁膜を挟んで重畳して第１ストレージキャパシタを成す、表示装置。
【請求項2】
前記第１薄膜トランジスタの半導体層及び第２薄膜トランジスタの半導体層の間に配置される下部層間絶縁膜及び上部バッファー層をさらに含む、請求項１に記載の表示装置。
【請求項3】
前記第２薄膜トランジスタの半導体層と重畳する遮光層をさらに含む、請求項２に記載の表示装置。
【請求項4】
前記第１薄膜トランジスタの第１ゲート電極は前記遮光層と同一素材で同一層上に配置される、請求項３に記載の表示装置。
【請求項5】
前記下部層間絶縁膜及び前記上部バッファー層は前記遮光層及び第２薄膜トランジスタの半導体層の間に配置される、請求項３に記載の表示装置。
【請求項6】
前記上部バッファー層は酸化シリコン（ＳｉＯｘ）から形成され、前記下部層間絶縁膜は窒化シリコン（ＳｉＮｘ）から形成される、請求項２に記載の表示装置。
【請求項7】
前記第１薄膜トランジスタは多結晶半導体層を含み、
前記第２薄膜トランジスタは酸化物半導体層を含む、請求項５に記載の表示装置。
前記第２薄膜トランジスタは酸化物半導体層を含む、請求項５に記載の表示装置。
【請求項8】
前記多結晶半導体層と前記酸化物半導体層の間に順次積層される下部ゲート絶縁膜、下部層間絶縁膜及び上部バッファー層と；
前記第１ソース電極及び第１ドレイン電極と第２ソース電極及び第２ドレイン電極を覆うように配置される保護膜とをさらに含み、
前記上部層間絶縁膜は前記第２ソース電極及び第２ドレイン電極のそれぞれと前記酸化物半導体層の間に配置される、請求項７に記載の表示装置。
前記第１ソース電極及び第１ドレイン電極と第２ソース電極及び第２ドレイン電極を覆うように配置される保護膜とをさらに含み、
前記上部層間絶縁膜は前記第２ソース電極及び第２ドレイン電極のそれぞれと前記酸化物半導体層の間に配置される、請求項７に記載の表示装置。
【請求項9】
前記遮光層は前記下部層間絶縁膜及び上部バッファー層を挟んで前記第２ゲート電極と重畳して第２ストレージキャパシタを成し、
前記第１ストレージキャパシタ及び第２ストレージキャパシタは並列で接続される、請求項３に記載の表示装置。
前記第１ストレージキャパシタ及び第２ストレージキャパシタは並列で接続される、請求項３に記載の表示装置。
【請求項10】
前記第２ソース電極と保護膜を挟んで重畳して第３ストレージキャパシタを成すストレージ電極をさらに含み、
前記第１ストレージキャパシタ及び第３ストレージキャパシタは並列で接続される、請求項８に記載の表示装置。
前記第１ストレージキャパシタ及び第３ストレージキャパシタは並列で接続される、請求項８に記載の表示装置。
【請求項11】
前記下部層間絶縁膜及び上部バッファー層を挟んで前記第２ゲート電極と重畳して第４ストレージキャパシタを成す遮光層とをさらに含み、
前記第４ストレージキャパシタは前記第１ストレージキャパシタ及び第３ストレージキャパシタと並列で接続される、請求項１０に記載の表示装置。
前記第４ストレージキャパシタは前記第１ストレージキャパシタ及び第３ストレージキャパシタと並列で接続される、請求項１０に記載の表示装置。
【請求項12】
前記基板はベンディング領域をさらに含む、請求項８に記載の表示装置。
【請求項13】
前記アクティブ領域に配置される多数のコンタクトホールをさらに含む、請求項１２に記載の表示装置。
【請求項14】
前記ベンディング領域に配置され、前記多数のコンタクトホールの少なくとも一つと同一の深みを有する少なくとも一つの開口部を含む、請求項１３に記載の表示装置。
【請求項15】
前記多数のコンタクトホールは、
前記下部ゲート絶縁膜、前記下部層間絶縁膜、前記上部バッファー層及び前記上部層間絶縁膜を貫通して前記多結晶半導体層を露出させる第１ソースコンタクトホール及び第１ドレインコンタクトホールと；
前記上部層間絶縁膜を貫通して前記酸化物半導体層を露出させる第２ソースコンタクトホール及び第２ドレインコンタクトホールとを含み、
前記少なくとも一つの開口部は、
前記第２ソースコンタクトホール及び第２ドレインコンタクトホールと同一の深みの第１開口部と；
前記第１ソースコンタクトホール及び第１ドレインコンタクトホールのそれぞれより大きな深みの第２開口部とを含む、請求項１３に記載の表示装置。
前記下部ゲート絶縁膜、前記下部層間絶縁膜、前記上部バッファー層及び前記上部層間絶縁膜を貫通して前記多結晶半導体層を露出させる第１ソースコンタクトホール及び第１ドレインコンタクトホールと；
前記上部層間絶縁膜を貫通して前記酸化物半導体層を露出させる第２ソースコンタクトホール及び第２ドレインコンタクトホールとを含み、
前記少なくとも一つの開口部は、
前記第２ソースコンタクトホール及び第２ドレインコンタクトホールと同一の深みの第１開口部と；
前記第１ソースコンタクトホール及び第１ドレインコンタクトホールのそれぞれより大きな深みの第２開口部とを含む、請求項１３に記載の表示装置。
【請求項16】
前記基板上に配置されるマルチバッファー層と；
前記マルチバッファー層上に配置される下部バッファー層とをさらに含み、
前記第１開口部は前記ベンディング領域に配置される前記上部層間絶縁膜を貫通し、
前記第２開口部は、前記ベンディング領域に配置される前記マルチバッファー層、前記下部バッファー層、前記下部ゲート絶縁膜、前記下部層間絶縁膜及び前記上部バッファー層を貫通し、
前記ベンディング領域の基板は前記第１及び第２開口部の少なくとも一つによって露出される、請求項１５に記載の表示装置。
前記マルチバッファー層上に配置される下部バッファー層とをさらに含み、
前記第１開口部は前記ベンディング領域に配置される前記上部層間絶縁膜を貫通し、
前記第２開口部は、前記ベンディング領域に配置される前記マルチバッファー層、前記下部バッファー層、前記下部ゲート絶縁膜、前記下部層間絶縁膜及び前記上部バッファー層を貫通し、
前記ベンディング領域の基板は前記第１及び第２開口部の少なくとも一つによって露出される、請求項１５に記載の表示装置。
【請求項17】
前記第１ソース電極及び第１ドレイン電極は前記第２ソース電極及び第２ドレイン電極と同一平面上に前記第２ソース電極及び第２ドレイン電極と同一素材でなる、請求項１に記載の表示装置。
【請求項18】
前記第１ソース電極及び第１ドレイン電極と前記第２ソース電極及び第２ドレイン電極は前記上部層間絶縁膜上に配置される、請求項１７に記載の表示装置。
【請求項19】
前記第１薄膜トランジスタ及び第２薄膜トランジスタのいずれか一つと接続される高電位供給ラインと；
前記高電位供給ラインと保護膜を挟んで重畳する低電位供給ラインとをさらに含む、請求項１に記載の表示装置。
前記高電位供給ラインと保護膜を挟んで重畳する低電位供給ラインとをさらに含む、請求項１に記載の表示装置。
【請求項20】
前記第２薄膜トランジスタと接続されるアノード電極と、前記低電位供給ラインと接続されるカソード電極とを含む有機発光素子をさらに含み、
前記低電位供給ライン及び前記高電位供給ラインの少なくとも一つはメッシュ状に配置される、請求項１９に記載の表示装置。
前記低電位供給ライン及び前記高電位供給ラインの少なくとも一つはメッシュ状に配置される、請求項１９に記載の表示装置。
【請求項21】
前記上部層間絶縁膜上に配置される第１平坦化層と；
前記第１平坦化層上に配置され、前記第２ソース電極と接触する画素連結電極と；
前記画素連結電極を覆うように配置される第２平坦化層とをさらに含む、請求項１９に記載の表示装置。
前記第１平坦化層上に配置され、前記第２ソース電極と接触する画素連結電極と；
前記画素連結電極を覆うように配置される第２平坦化層とをさらに含む、請求項１９に記載の表示装置。
【請求項22】
前記ストレージ電極は前記第１平坦化層を貫通するストレージホールによって露出された前記保護膜上に配置され、
前記ストレージ電極は前記画素連結電極と同一素材でなる、請求項２１に記載の表示装置。
前記ストレージ電極は前記画素連結電極と同一素材でなる、請求項２１に記載の表示装置。
【請求項23】
前記低電位供給ラインは、
互いに交差する第１低電位供給ライン及び第２低電位供給ラインを含み、
前記高電位供給ラインは、
前記第１低電位供給ラインに平行な第１高電位供給ラインと、
前記第１平坦化層及び前記保護膜を挟んで前記第２低電位供給ラインと重畳する第２高電位供給ラインとを含む、請求項２１に記載の表示装置。
互いに交差する第１低電位供給ライン及び第２低電位供給ラインを含み、
前記高電位供給ラインは、
前記第１低電位供給ラインに平行な第１高電位供給ラインと、
前記第１平坦化層及び前記保護膜を挟んで前記第２低電位供給ラインと重畳する第２高電位供給ラインとを含む、請求項２１に記載の表示装置。
【請求項24】
前記第２低電位供給ラインは前記画素連結電極と同一平面上に同一素材でなり、
前記第２高電位供給ラインは前記第２ソース及び第２ドレイン電極と同一平面上に同一素材でなる、請求項２３に記載の表示装置。
前記第２高電位供給ラインは前記第２ソース及び第２ドレイン電極と同一平面上に同一素材でなる、請求項２３に記載の表示装置。
【請求項25】
前記開口部によって露出された前記ベンディング領域に配置され、前記アクティブ領域に配置された信号ラインと接続される信号リンクをさらに含む、請求項２１に記載の表示装置。
【請求項26】
前記信号リンクは前記基板と接触するように配置され、前記第１及び第２ソース電極と同一素材でなり、
前記第１平坦化層及び第２平坦化層は前記信号リンクを覆うように配置される、請求項２５に記載の表示装置。
前記第１平坦化層及び第２平坦化層は前記信号リンクを覆うように配置される、請求項２５に記載の表示装置。
【請求項27】
前記開口部によって露出された前記ベンディング領域の前記第１平坦化層上に配置され、前記画素連結電極と同一素材でなる信号リンクをさらに含み、
前記第２平坦化層は前記信号リンクを覆うように配置される、請求項２５に記載の表示装置。
前記第２平坦化層は前記信号リンクを覆うように配置される、請求項２５に記載の表示装置。
【請求項28】
前記有機発光素子を駆動する画素駆動回路をさらに含み、
前記画素駆動回路は、
前記第２薄膜トランジスタでなる駆動トランジスタと；
前記駆動トランジスタと接続され、前記第１薄膜トランジスタでなるスイッチングトランジスタとを含む、請求項２０に記載の表示装置。
前記画素駆動回路は、
前記第２薄膜トランジスタでなる駆動トランジスタと；
前記駆動トランジスタと接続され、前記第１薄膜トランジスタでなるスイッチングトランジスタとを含む、請求項２０に記載の表示装置。
【請求項29】
前記画素駆動回路は、
前記スイッチングトランジスタと接続された第２スイッチングトランジスタと；
前記駆動トランジスタと接続された第３スイッチングトランジスタとをさらに含む、請求項２８に記載の表示装置。
前記スイッチングトランジスタと接続された第２スイッチングトランジスタと；
前記駆動トランジスタと接続された第３スイッチングトランジスタとをさらに含む、請求項２８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関するもので、より詳しくは低消費電力を具現することができる表示装置に関するものである。
【背景技術】
【0002】
多様な情報を画面に具現する映像表示装置は情報通信時代の核心技術であって、もっと薄くてもっと軽く、かつ携帯が可能でありながらも高性能の方向に発展している。それで、陰極線管（ＣＲＴ）の欠点である重さ及び体積を減らすことができる平面表示装置が脚光を浴びている。
【0003】
このような平面表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＯＬＥＤ）、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＥＤ）などがある。
【0004】
このような平面表示装置は、個人用電子機器の開発が活発になるにつれて、携帯性及び／又は着用性に優れた製品として開発されている。このように、携帯用又はウェアラブル装置に適用するためには、低消費電力を具現することができる表示装置が必要である。しかし、現在まで開発された表示装置に係わる技術では低消費電力を具現するのに困難がある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は前記問題点を解決するためのもので、本発明の目的は低消費電力を具現することができる表示装置を提供することである。
【課題を解決するための手段】
【0006】
前記目的を達成するために、本発明はアクティブ領域に多結晶半導体層を有する第１薄膜トランジスタと酸化物半導体層を有する第２薄膜トランジスタが配置されるので、低消費電力を具現することができ、ベンディング領域に配置される少なくとも一つの開口部とアクティブ領域に配置される多数のコンタクトホールのいずれか一つの深みは同一であるので、開口部とコンタクトホールを同一工程で形成して工程を簡素化することができ、第２薄膜トランジスタの第２ソース電極と前記第２薄膜トランジスタの第２ゲート電極が上部層間絶縁膜を挟んで重畳して第１ストレージキャパシタを成す。
【発明の効果】
【0007】
本発明では、酸化物半導体層を有する第２薄膜トランジスタを各サブ画素の駆動トランジスタに適用し、多結晶半導体層を有する第１薄膜トランジスタを各サブ画素のスイッチング素子として適用することによって消費電力を減少させることができる。また、本発明では、ベンディング領域に配置される開口部がアクティブ領域に配置される多数のコンタクトホールと同一マスク工程で形成されるので、開口部とコンタクトホールが同一深みで形成される。これにより、本発明は構造及び製造工程を簡素化することができるので、生産性を向上させることができる。また、本発明では、高電位供給ラインと低電位供給ラインの間には無機絶縁素材の保護膜と有機絶縁素材の第１平坦化層が配置される。これにより、本発明は、第１平坦化層にピンホールが発生しても保護膜によって高電位供給ラインと低電位供給ラインがショートすることを防止することができる。それだけでなく、本発明では、第２薄膜トランジスタの第２ソース電極と前記第２薄膜トランジスタの第２ゲート電極が上部層間絶縁膜を挟んで重畳することによって第１ストレージキャパシタを成すとか、二つ又は三つのストレージキャパシタが並列で連結されてストレージキャパシタの容量値を増加させることができる。
【図面の簡単な説明】
【0008】
【図1】本発明による表示装置を示すブロック図である。
【発明を実施するための形態】
【0009】
以下、添付図面に基づいて本発明による実施例を詳細に説明する。
【0010】
【0011】
【0012】
表示パネル２００は、基板１０１上に設けられるアクティブ領域ＡＡと、アクティブ領域ＡＡの周辺に配置される非アクティブ領域ＮＡに区分される。基板はベンディングができるように可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有するプラスチック素材で形成される。例えば、基板は、ＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）、ＰＥＳ（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ＰＡＲ（ｐｏｌｙａｒｙｌａｔｅ）、ＰＳＦ（ｐｏｌｙｓｕｌｆｏｎｅ）、ＣＯＣ（ｃｉｃｌｉｃ－ｏｌｅｆｉｎ ｃｏｐｏｌｙｍｅｒ）などの素材で形成される。
【0013】
アクティブ領域ＡＡはマトリックス状に配列された単位画素を介して映像を表示する。単位画素は赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素で構成されるとか、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及び白色（Ｗ）のサブ画素で構成される。例えば、図３ａに示したように、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素が仮想の同一水平ラインに一列に配列されるとか、図３ｂに示したように、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素が互いに離隔するように配置されて仮想の三角形構造に配列される。
【0014】
各サブ画素は、酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタの少なくとも一つを含む。このような酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタは非晶質半導体層を有する薄膜トランジスタより電子移動度が高くて高解像度及び低電力の具現が可能となる。
【0015】
非アクティブ領域ＮＡにはデータ駆動部２０４及びゲート駆動部２０２の少なくとも一つが配置されるても良い。
【0016】
スキャン駆動部２０２は表示パネル２００のスキャンラインを駆動する。このスキャン駆動部２０２は酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタの少なくとも一つから構成される。ここで、スキャン駆動部２０２の薄膜トランジスタはアクティブ領域ＡＡの各サブ画素に配置された少なくとも一つの薄膜トランジスタと同一工程で同時に形成される。
【0017】
データ駆動部２０４は表示パネル２００のデータラインを駆動する。このデータ駆動部２０４は、チップの形態で基板１０１上に実装されるとか、信号伝送フィルム２０６上にチップの形態で実装されて、表示パネル２００の非アクティブ領域ＮＡに付着される。この信号伝送フィルム２０６と電気的に接続されるために、非アクティブ領域ＮＡには、図４ａ及び図４ｂに示したように、多数の信号パッドＰＡＤが配置される。この信号パッドＰＡＤを介して、データ駆動部２０４、スキャン駆動部２０２、電源部（図示せず）及びタイミング制御部（図示せず）で生成された駆動信号がアクティブ領域ＡＡに配置される信号ラインに供給される。
【0018】
このような非アクティブ領域ＮＡは、表示パネル２００を曲げるとか折り畳むことができるようにするベンディング領域ＢＡを含む。ベンディング領域ＢＡは、信号パッドＰＡＤ、スキャン駆動部２０２及びデータ駆動部２０４などの表示の機能をしない領域をアクティブ領域ＡＡの背面に位置させるために曲げられる領域に相当する。このベンディング領域ＢＡは、図１に示したように、アクティブ領域ＡＡとデータ駆動部２０４の間に相当する非アクティブ領域ＮＡの上側内に配置される。その他にも、ベンディング領域ＢＡは、非アクティブ領域ＮＡの上下左右側の少なくとも一側内に配置されても良い。これにより、表示装置の全画面でアクティブ領域ＡＡが占める面積が最大化し、非アクティブ領域ＮＡに相当する面積が最小化する。
【0019】
このようなベンディング領域ＢＡに配置される信号リンクＬＫは、信号パッドＰＡＤをアクティブ領域ＡＡに配置される信号ラインに接続する。このような信号リンクＬＫがベンディング方向ＢＤに沿って直線状に形成される場合、最大曲げ応力を受けて、信号リンクＬＫにクラック又は断線が発生することがある。よって、本発明の信号リンクＬＫはベンディング方向ＢＤに交差する方向に面積を広げて曲げ応力を最小化するようにする。このために、信号リンクＬＫは、図４ａに示したように、ジグザグ形又は正弦波形に形成されるとか、図４ｂに示したように、中央領域が空いた多数の菱形が一列に互いに連結された形態に形成される。
【0020】
また、ベンディング領域ＢＡには、図２に示したように、ベンディング領域ＢＡが容易に曲げられるように少なくとも一つの開口部２１２が配置される。この開口部２１２は、ベンディング領域ＢＡに配置される、クラックを引き起こす多数の無機絶縁層２１０を除去することによって形成される。具体的に、基板１０１が曲げられれば、ベンディング領域ＢＡに配置される無機絶縁層２１０には持続的な曲げ応力が加わることになる。この無機絶縁層２１０は有機絶縁素材に比べて弾性力が低いので、無機絶縁層２１０にはクラックが発生し易い。無機絶縁層２１０で発生したクラックは無機絶縁層２１０に沿ってアクティブ領域ＡＡに伝播されてライン欠陥及び素子駆動不良が発生する。よって、ベンディング領域ＢＡには、無機絶縁層２１０より弾性力の高い有機絶縁素材でなる少なくとも一層の平坦化層２０８が配置される。この平坦化層２０８は基板１０１が曲げられるにつれて発生する曲げ応力を緩和させるので、クラックの発生を防止することができる。このようなベンディング領域ＢＡの開口部２１２はアクティブ領域ＡＡに配置される多数のコンタクトホールの少なくとも一つのコンタクトホールと同一マスク工程で形成され、このため、構造及び工程を簡素化することができる。
【0021】
このように構造及び工程を簡素化することができる表示装置は、液晶表示装置や有機発光表示装置などの薄膜トランジスタが必要な表示装置に適用可能である。以下では、構造及び工程を簡素化することができる表示装置を有機発光表示装置に適用した本発明の実施例を説明する。
【0022】
【0023】
画素駆動回路は、図５ａに示したように、二つの薄膜トランジスタＳＴ、ＤＴと、一つのストレージキャパシタＣｓｔを有する２Ｔ１Ｃ構造になるとか、図５ｂ及び図６に示したように、四つの薄膜トランジスタＳＴ１、ＳＴ２、ＳＴ３、ＤＴと、一つのストレージキャパシタＣｓｔを有する４Ｔ１Ｃ構造になる。ここで、画素駆動回路は図５ａ及び図５ｂの構造に限定されず、多様な構成の画素駆動回路が用いられることができる。
【0024】
図５ａに示した画素駆動回路のストレージキャパシタＣｓｔはゲートノードＮｇとソースノードＮｓの間に接続されることで、発光期間の間にゲートノードＮｇとソースノードＮｓ間の電圧を一定に維持させる。駆動トランジスタＤＴは、ゲートノードＮｇに接続されたゲート電極と、ドレインノードＮｄに接続されたドレイン電極と、発光素子１３０に接続されたソース電極を備える。この駆動トランジスタＤＴはゲートノードＮｇとソースノードＮｓ間の電圧によって駆動電流の大きさを制御する。スイッチングトランジスタＳＴは、スキャンラインＳＬに接続されたゲート電極と、データラインＤＬに接続されたドレイン電極と、ゲートノードＮｇに接続されたソース電極を備える。このスイッチングトランジスタＳＴはスキャンラインＳＬからのスキャン制御信号ＳＣに応じてターンオンされることで、データラインＤＬからのデータ電圧ＶｄａｔａをゲートノードＮｇに供給する。発光素子１３０は駆動トランジスタＤＴのソース電極に連結されたソースノードＮｓと低電位供給ライン１６２の間に接続され、駆動電流によって発光する。
【0025】
図５ｂに示した画素駆動回路は、図５ａに示した画素駆動回路に比べ、データラインＤＬと接続された第１スイッチングトランジスタＳＴ１のソース電極がソースノードＮｓに連結され、第２及び第３スイッチングトランジスタＳＴ２、ＳＴ３をさらに備えることを除き、実質的に同一の構成を備える。したがって、同一構成についての詳細な説明は省略する。
【0026】
図５ｂ及び図６に示した第１スイッチングトランジスタＳＴ１は、第１スキャンラインＳＬ１に接続されたゲート電極１５２と、データラインＤＬに接続されたドレイン電極１５８と、ソースノードＮｓに接続されたソース電極１５６と、ソース及びドレイン電極１５６、１５８の間にチャネルを形成する半導体層１５４を備える。この第１スイッチングトランジスタＳＴ１は第１スキャンラインＳＬ１からのスキャン制御信号ＳＣ１に応じてターンオンされることで、データラインＤＬからのデータ電圧ＶｄａｔａをソースノードＮｓに供給する。
【0027】
第２スイッチングトランジスタＳＴ２は、第２スキャンラインＳＬ２に接続されたゲート電極ＧＥと、レファレンスラインＲＬに接続されたドレイン電極ＤＥと、ゲートノードＮｇに接続されたソース電極ＳＥと、ソース及びドレイン電極ＳＥ、ＤＥの間にチャネルを形成する半導体層ＡＣＴを備える。この第２スイッチングトランジスタＳＴ２は第２スキャンラインＳＬ２からのスキャン制御信号ＳＣ２に応じてターンオンされることで、レファレンスラインＲＬからのレファレンス電圧ＶｒｅｆをゲートノードＮｇに供給する。
【0028】
第３スイッチングトランジスタＳＴ３は、発光制御ラインＥＬに接続されたゲート電極ＧＥと、高電位供給ライン１７２に接続されたドレイン電極ＤＥと、ドレインノードＮｄに接続されたソース電極ＳＥ、ソース及びドレイン電極ＳＥ、ＤＥの間にチャネルを形成する半導体層ＡＣＴを備える。この第３スイッチングトランジスタＳＴ３は発光制御ラインＥＬからの発光制御信号ＥＮに応じてターンオンされることで、高電位供給ライン１７２からの高電位電圧ＶＤＤをドレインノードＮｄに供給する。
【0029】
このような画素駆動回路に含まれる高電位供給ライン１７２及び低電位供給ライン１６２のそれぞれは少なくとも二つのサブ画素が共有するようにメッシュ状に形成される。このために、高電位供給ライン１７２は互いに交差する第１及び第２高電位供給ライン１７２ａ、１７２ｂを備え、低電位供給ライン１６２は互いに交差する第１及び第２低電位供給ライン１６２ａ、１６２ｂを備える。
【0030】
第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂのそれぞれはデータラインＤＬに平行に配置され、少なくとも二つのサブ画素当たり一つずつ形成される。この第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂは、図５ａ及び図５ｂに示したように、左右に平行に配置されるとか、図６に示したように、互いに重畳するように上下に平行に配置される。
【0031】
第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂと電気的に接続され、スキャンラインＳＬに平行に配置される。この第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂから分岐されて形成される。これにより、第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂの抵抗を補償することによって高電位供給ライン１７２の電圧降下（ＩＲ ｄｒｏｐ）を最小化することができる。
【0032】
第１低電位供給ライン１６２ａは第２低電位供給ライン１６２ｂと電気的に接続され、スキャンラインＳＬに平行に配置される。この第１低電位供給ライン１６２ａは第２低電位供給ライン１６２ｂから分岐されて形成される。これにより、第１低電位供給ライン１６２ａは第２低電位供給ライン１６２ｂの抵抗を補償することによって低電位供給ライン１６２の電圧降下（ＩＲ ｄｒｏｐ）を最小化することができる。
【0033】
このように高電位供給ライン１７２及び低電位供給ライン１６２はメッシュ状に形成されるので、垂直方向に配置される第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂの個数を低減することができ、個数が低減する分だけもっと多いサブ画素を配置することができるので、開口率及び解像度が高くなる。
【0034】
このような画素駆動回路に含まれた多数のトランジスタのいずれか一つのトランジスタは多結晶半導体層を含み、残りのトランジスタは酸化物半導体層を含む。図５ａに示した画素駆動回路のスイッチングトランジスタＳＴは、図７に示したように、多結晶半導体層１５４を有する第１薄膜トランジスタ１５０で形成され、駆動トランジスタＤＴは酸化物半導体層１０４を有する第２薄膜トランジスタ１００で形成される。そして、図５ｂ及び図６に示した画素駆動回路の第１及び第３スイッチングトランジスタＳＴ１、ＳＴ３は多結晶半導体層１５４を有する第１薄膜トランジスタ１５０で形成され、第２スイッチングトランジスタＳＴ２及び駆動トランジスタＤＴは酸化物半導体層１０４を有する第２薄膜トランジスタ１００で形成される。このように、本発明では、酸化物半導体層１０４を有する第２薄膜トランジスタ１００を各サブ画素の駆動トランジスタＤＴに適用し、多結晶半導体層１５４を有する第１薄膜トランジスタ１５０を各サブ画素のスイッチング素子ＳＴとして適用することによって消費電力を減少させることができる。
【0035】
【0036】
多結晶半導体層１５４は下部バッファー層１１２上に形成される。このような多結晶半導体層１５４はチャネル領域、ソース領域及びドレイン領域を備える。チャネル領域は下部ゲート絶縁膜１１４を挟んで第１ゲート電極１５２と重畳して第１ソース及び第１ドレイン電極１５６、１５８間のチャネル領域を形成する。ソース領域は第１ソース電極１５６と第１ソースコンタクトホール１６０Ｓを介して電気的に接続される。ドレイン領域は第１ドレイン電極１５８と第１ドレインコンタクトホール１６０Ｄを介して電気的に接続される。多結晶半導体層１５４は非晶質半導体層及び酸化物半導体層１０４より移動度が高くてエネルギー消費電力が低く信頼性が優秀であるので、各サブ画素のスイッチングトランジスタＳＴ、スキャンラインＳＬを駆動するゲート駆動部２０２に適用するのに相応しい。このような多結晶半導体層１５４と基板１０１の間にはマルチバッファー層１４０と下部バッファー層１１２が配置される。マルチバッファー層１４０は、基板１０１に浸透した水分及び／又は酸素が拡散することを遅延させる。このマルチバッファー層１４０は窒化シリコン（ＳｉＮｘ）及び酸化シリコン（ＳｉＯｘ）が少なくとも１回交互に積層されることによってなる。下部バッファー層１１２は多結晶半導体層１５４を保護し、基板１０１から流入する多様な種類の欠陷を遮断する機能をする。この下部バッファー層１１２はａ－Ｓｉ、窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）などで形成することができる。
【0037】
第１ゲート電極１５２は下部ゲート絶縁膜１１４上に形成される。この第１ゲート電極１５２は下部ゲート絶縁膜１１４を挟んで多結晶半導体層１５４のチャネル領域と重畳する。第１ゲート電極１５２はストレージ下部電極１８２と同一素材、例えばモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金でなる単層又は多層であってもよいが、これに限定されない。
【0038】
多結晶半導体層１５４上に位置する第１及び第２下部層間絶縁膜１１６、１１８は上部層間絶縁膜１２４に比べて水素粒子含有量が高い無機膜で形成される。例えば、第１及び第２下部層間絶縁膜１１６、１１８はＮＨ３ガスを用いた蒸着工程で形成される窒化シリコン（ＳｉＮｘ）でなり、上部層間絶縁膜１２４は酸化シリコン（ＳｉＯｘ）で形成される。第１及び第２下部層間絶縁膜１１６、１１８に含まれた水素粒子は水素化工程時に多結晶半導体層１５４に拡散して多結晶半導体層１５４内の空隙を水素で満たす。これにより、多結晶半導体層１５４は安定化して第１薄膜トランジスタ１５０の特性低下を防止することができる。
【0039】
第１ソース電極１５６は下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２及び上部層間絶縁膜１２４を貫通する第１ソースコンタクトホール１６０Ｓを介して多結晶半導体層１５４のソース領域と接続される。第１ドレイン電極１５８は第１ソース電極１５６と向き合い、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２及び上部層間絶縁膜１２４を貫通する第１ドレインコンタクトホール１６０Ｄを介して多結晶半導体層１５４のドレイン領域と接続される。このような第１ソース及び第１ドレイン電極１５６、１５８はストレージ供給ライン１８６と同一平面上に同じ素材で形成されるので、第１ソース及び第１ドレイン電極１５６、１５８はストレージ供給ライン１８６と同一マスク工程で同時に形成可能である。
【0040】
このような第１薄膜トランジスタ１５０の多結晶半導体層１５４の活性化及び水素化工程後に第２薄膜トランジスタ１００の酸化物半導体層１０４が形成される。すなわち、酸化物半導体層１０４は多結晶半導体層１５４の上部に位置する。これにより、酸化物半導体層１０４は多結晶半導体層１５４の活性化及び水素化工程の高温雰囲気に露出されないので、酸化物半導体層１０４の損傷を防止することができ、信頼性が向上する。
【0041】
第２薄膜トランジスタ１００は第１薄膜トランジスタ１５０から離隔するように基板１０１上に配置される。このような第２薄膜トランジスタ１００は、第２ゲート電極１０２と、酸化物半導体層１０４と、第２ソース電極１０６と、第２ドレイン電極１０８を備える。
【0042】
第２ゲート電極１０２は上部ゲート絶縁パターン１４６を挟んで酸化物半導体層１０４と重畳する。このような第２ゲート電極１０２は第１高電位供給ライン１７２ａと同一平面である上部ゲート絶縁パターン１４６上で第１高電位供給ライン１７２ａと同一素材で形成される。これにより、第２ゲート電極１０２及び第１高電位供給ライン１７２ａは同じマスク工程で形成可能なので、マスク工程を減らすことができる。
【0043】
酸化物半導体層１０４は上部バッファー層１２２上に第２ゲート電極１０２と重畳するように形成されて、第２ソース及び第２ドレイン電極１０６、１０８の間にチャネルを形成する。この酸化物半導体層１０４はＺｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｎ、Ｈｆ、Ｚｒの中で選択された少なくとも１種以上の金属を含む酸化物で形成される。このような酸化物半導体層１０４を含む第２薄膜トランジスタ１００は多結晶半導体層１５４を含む第１薄膜トランジスタ１５０より高い電荷移動度及び低い漏洩電流特性の利点を有するので、オン（Ｏｎ）時間が短くかつオフ（Ｏｆｆ）時間を長く維持するスイッチング及び駆動薄膜トランジスタＳＴ、ＤＴに適用することが好ましい。
【0044】
このような酸化物半導体層１０４の上部及び下部に隣り合う上部層間絶縁膜１２４及び上部バッファー層１２２は下部層間絶縁膜１１６、１１８に比べて水素粒子含有量の低い無機膜で形成される。例えば、上部層間絶縁膜１２４及び上部バッファー層１２２は酸化シリコン（ＳｉＯｘ）で形成され、下部層間絶縁膜１１６、１１８は窒化シリコン（ＳｉＮｘ）で形成される。これにより、酸化物半導体層１０４の熱処理工程時に下部層間絶縁膜１１６、１１８内の水素及び多結晶半導体層１５４の水素が酸化物半導体層１０４に拡散することを防止することができる。
【0045】
第２ソース及び第２ドレイン電極１０６、１０８は上部層間絶縁膜１２４上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金でなる単層又は多層であっても良いが、これに限定されない。
【0046】
第２ソース電極１０６は上部層間絶縁膜１２４を貫通する第２ソースコンタクトホール１１０Ｓを介して酸化物半導体層１０４のソース領域と接続され、第２ドレイン電極１０８は上部層間絶縁膜１２４を貫通する第２ドレインコンタクトホール１１０Ｄを介して酸化物半導体層１０４のドレイン領域と接続される。そして、第２ソース及び第２ドレイン電極１０６、１０８は酸化物半導体層１０４のチャネル領域を挟んで互いに向き合うように形成される。
【0047】
ストレージキャパシタＣｓｔは、図７に示したように、上部層間絶縁膜１２４を挟んで駆動トランジスタのゲート電極１０２と駆動トランジスタのソース電極１０６が重畳することによって形成される。
【0048】
【0049】
図８ａに示したストレージキャパシタＣｓｔは並列で連結された第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２を備える。
【0050】
第１ストレージキャパシタＣｓｔ１は、上部層間絶縁膜１２４を挟んで駆動トランジスタのゲート電極１０２と駆動トランジスタのソース電極１０６が重畳することによって形成される。
【0051】
第２ストレージキャパシタＣｓｔ２は、第１及び第２下部層間絶縁膜１１６、１１８及び上部バッファー層１２２を挟んで遮光層１７８及び駆動トランジスタのゲート電極１０２が重畳することによって形成される。ここで、遮光層１７８は駆動トランジスタのソース電極１０６と電気的に連結される。
【0052】
これにより、第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２の一端は駆動トランジスタのゲート電極１０２に接続され、他端は駆動トランジスタのソース電極１０６に接続されることにより、第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２は並列で接続される。これにより、図８ａに示したストレージキャパシタの総容量値を図７に示したストレージキャパシタの総容量値に比べて増加させることができる。
【0053】
図８ｂに示したストレージキャパシタは並列で連結された第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２を備える。
【0054】
第１ストレージキャパシタＣｓｔ１は、上部層間絶縁膜１２４を挟んで第２ゲート電極１０２と第２ソース電極１０６が重畳することによって形成される。
【0055】
第２ストレージキャパシタＣｓｔ２は、保護膜１６６を挟んでストレージ電極１７０及び第２ソース電極１０２が重畳することによって形成される。ここで、ストレージ電極１７０は第２ゲート電極１０２と電気的に連結される。
【0056】
ストレージ電極１７０はストレージホール１６８によって露出された保護膜１６６上に配置されることにより、ストレージ電極１７０は保護膜１６６のみを挟んで第２ソース電極１０６と重畳する。このストレージ電極１７０は画素連結電極１４２と同一素材でなる。このようなストレージ電極１７０と第２ソース電極１０６が一層の保護膜１６６を挟んで重畳する図８ｂに示した第２ストレージキャパシタＣｓｔ２は図８ａに示した第２ゲート電極１０２及び遮光層１７８が２層以上の絶縁膜１１６、１１８、１２２を挟んで重畳する第２ストレージキャパシタＣｓｔ２に比べて容量値が増加する。
【0057】
【0058】
図８ｃに示したストレージキャパシタは並列で連結された第１～第３ストレージキャパシタＣｓｔ１、Ｃｓｔ２、Ｃｓｔ３を備える。
【0059】
第１ストレージキャパシタＣｓｔ１は、上部層間絶縁膜１２４を挟んで第２ゲート電極１０２と第２ソース電極１０６が重畳することによって形成される。
【0060】
第２ストレージキャパシタＣｓｔ２は、保護膜１６６を挟んでストレージ電極１７０及び第２ソース電極１０２が重畳することによって形成される。ここで、ストレージ電極１７０は第２ゲート電極１０２と電気的に連結される。ストレージ電極１７０はストレージホール１６８によって露出された保護膜１６６上に配置されることにより、ストレージ電極１７０は保護膜１６６のみを挟んで第２ソース電極１０６と重畳する。
【0061】
第３ストレージキャパシタＣｓｔ３は第１及び第２下部層間絶縁膜１１６、１１８と上部バッファー層１２２を挟んで遮光層１７８及び第２ゲート電極１０２が重畳することによって形成される。ここで、遮光層１７８は第２ソース電極１０６と電気的に連結される。
【0062】
これにより、第１～第３ストレージキャパシタＣｓｔ１、Ｃｓｔ２、Ｃｓｔ３の一端は第２ゲート電極１０２に接続され、他端は第２ソース電極１０６に接続されることにより、第１～第３ストレージキャパシタＣｓｔ１、Ｃｓｔ２、Ｃｓｔ３は並列で接続される。これにより、図８ｃに示したストレージキャパシタの総容量値は図７に示したストレージキャパシタの総容量値に比べて増加することができる。
【0063】
発光素子１３０は、第２薄膜トランジスタ１５０の第２ソース電極１０６と接続されたアノード電極１３２と、アノード電極１３２上に形成される少なくとも一つの発光スタック１３４と、発光スタック１３４上に形成されたカソード電極１３６を備える。
【0064】
アノード電極１３２は坦化層１２８を貫通する第２画素コンタクトホール１４４を通じて露出された画素連結電極１４２と接続される。ここで、画素連結電極１４２は保護膜１６６及び第１平坦化層１２６を貫通する第１画素コンタクトホール１２０を通じて露出された第２ソース電極１０６と接続される。
【0065】
アノード電極１３２は透明導電膜及び反射効率の高い不透明導電膜を含む多層構造に形成される。透明導電膜はインジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のように仕事関数値が比較的大きい素材でなり、不透明導電膜はＡｌ、Ａｇ、Ｃｕ、Ｐｂ、Ｍｏ、Ｔｉ又はこれらの合金を含む断層又は多層構造に形成される。例えば、アノード電極１３２は透明導電膜、不透明導電膜及び透明導電膜が順次積層された構造に形成されるとか、透明導電膜及び不透明導電膜が順次積層された構造に形成される。このようなアノード電極１３２はバンク１３８によって設けられた発光領域だけではなく第１及び第２トランジスタ１５０、１００とストレージキャパシタ（Ｃｓｔ）１８０が配置された回路領域と重畳するように第２平坦化層１２８上に配置されることによって発光面積が増加する。
【0066】
発光スタック１３４はアノード電極１３２上に正孔関連層、有機発光層、電子関連層の順に又は逆順に積層されて形成される。その他にも、発光スタック１３４は電荷生成層を挟んで対向する第１及び第２発光スタックを備えることもできる。この場合、第１及び第２発光スタックのいずれか一有機発光層は青色光を生成し、第１及び第２発光スタックの他の有機発光層は黄色－緑光を生成することにより、第１及び第２発光スタックを介して白色光が生成される。この発光スタック１３４で生成された白色光は発光スタック１３４の上部に位置するカラーフィルター（図示せず）に入射するので、カラー映像を具現することができる。その他にも、別途のカラーフィルターなしに各発光スタック１３４で各サブ画素に対応するカラー光を生成してカラー映像を具現することもできる。すなわち、赤色（Ｒ）サブ画素の発光スタック１３４は赤色光を、緑色（Ｇ）サブ画素の発光スタック１３４は緑光を、青色（Ｂ）サブ画素の発光スタック１３４は青色光を生成することもできる。
【0067】
バンク１３８はアノード電極１３２を露出させるように形成される。このようなバンク１３８は隣接したサブ画素間の光干渉を防止するように不透明素材（例えば、ブラック）で形成されることもできる。この場合、バンク１３８はカラー顔料、有機ブラック及びカーボンの少なくとも一つでなる遮光素材を含む。
【0068】
カソード電極１３６は発光スタック１３４を挟んでアノード電極１３２と対向するように発光スタック１３４の上面及び側面上に形成される。このカソード電極１３６は前面発光型有機発光表示装置に適用される場合、インジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のような透明導電膜でなる。
【0069】
このようなカソード電極１３６は低電位供給ライン１６２と電気的に接続される。低電位供給ライン１６２は、図５ｂ及び図６に示したように、互いに交差する第１及び第２低電位供給ライン１６２ａ、１６２ｂを備える。第１低電位供給ライン１６２ａは、図７に示したように、第２ゲート電極１０２と同一層である上部ゲート絶縁パターン１４６上に、第２ゲート電極１０２と同一素材で形成される。第２低電位供給ライン１６２ｂは画素連結電極１４２と同一層である第１平坦化層１２６上に、画素連結電極１４２と同一素材で形成される。この第２低電位供給ライン１６２ｂは上部層間絶縁膜１２４、保護膜１６６及び第１平坦化層１２６を貫通するように形成された第１ラインコンタクトホール１６４を通じて露出された第１低電位供給ライン１６２ａと電気的に接続される。
【0070】
このような低電位供給ライン１６２を介して供給される低電位電圧（ＶＳＳ）より高い高電位電圧ＶＤＤを供給する高電位供給ライン１７２は、図５ｂ及び図６に示したように、互いに交差する第１及び第２高電位供給ライン１７２ａ、１７２ｂを備える。第１高電位供給ライン１７２ａは、図７に示したように、第２ゲート電極１０１と同一層である上部ゲート絶縁パターン１４６上に第２ゲート電極１０２と同一素材で形成される。第２高電位供給ライン１７２ｂは第２ソース及びドレイン電極１０６、１０８と同一層である上部層間絶縁膜１２４上に、第２ソース及びドレイン電極１０６、１０８と同一素材で形成される。この第２高電位供給ライン１７２ｂは上部層間絶縁膜１１８を貫通するように形成された第２ラインコンタクトホール１７４を通じて露出された第１高電位供給ライン１７２ａと電気的に接続される。このような第２高電位供給ライン１７２ｂは保護膜１６６及び第１平坦化層１２６を挟んで第１低電位供給ライン１６２ｂと重畳する。ここで、有機絶縁素材の第１平坦化層１２６内にピンホールが形成されても無機絶縁素材の保護膜１６６によって第２高電位供給ライン１７２ｂと第１低電位供給ライン１６２ｂがショートすることを防止することができる。
【0071】
このような低電位供給ライン１６２、高電位供給ライン１７２、データラインＤＬ、スキャンラインＳＬ及び発光制御ラインＥＬの少なくとも一つと接続された信号リンク１７６は、図７に示したように、第１及び第２開口部１９２、１９４が形成されたベンディング領域ＢＡを横切るように配置される。第１開口部１９２は上部層間絶縁膜１２４の側面と上部バッファー層１２２の上面を露出させる。この第１開口部１９２は第２ソースコンタクトホール１１０Ｓ及び第２ドレインコンタクトホール１１０Ｄの少なくとも一つと同一深みｄ１を有するように形成される。第２開口部１９４はマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２のそれぞれの側面を露出させるように形成される。この第２開口部１９４は第１ソースコンタクトホール１６０Ｓ及び第１ドレインコンタクトホール１６０Ｄの少なくとも一つより大きな深みｄ２を有するように形成されるとか、同一深みｄ２を有するように形成される。これにより、ベンディング領域ＢＡには、第１及び第２開口部１９２、１９４によって、マルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２及び上部層間絶縁膜１２４が除去される。すなわち、ベンディング領域ＢＡではクラックを引き起こす多数の無機絶縁層１４０、１１２、１１４、１１６、１１８、１２２、１２４が除去されることによってクラックの発生なしに基板１０１を容易に曲げることができる。
【0072】
ベンディング領域ＢＡに配置される信号リンク１７６は、図７に示したように、画素連結電極１４２と同一マスク工程で画素連結電極１４２と一緒に形成することができる。この場合、信号リンク１７６は画素連結電極１４２と同一素材で同一平面、つまり第１平坦化層１２６及び基板１０１上に形成される。このような第１平坦化層１２６及び基板１０１上に形成された信号リンク１７６を覆うように信号リンク１７６上に第２平坦化層１２８が配置されるとか、第２平坦化層１２８なしに封止フィルム、又は無機及び有機封止層の組合せでなる封止スタックの無機封止層が配置される。
【0073】
その他にも、信号リンク１７６は、図９ａ及び図９ｂに示したように、ソース及びドレイン電極１０６、１５６、１０８、１５８と同一マスク工程でソース及びドレイン電極１０６、１５６、１０８、１５８と一緒に形成することができる。この場合、信号リンク１７６はソース及びドレイン電極１０６、１５６、１０８、１５８と同一素材で同一平面、つまり上部層間絶縁膜１２４上に形成されるとともに基板１０１と接触するように基板１０１上に形成される。ここで、信号リンク１７６は第１開口部１９２によって露出された上部層間絶縁膜１２４の側面と上部バッファー層１２２の上面に形成されるとともに第２開口部１９４によって露出されたマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２の側面上に形成されるので階段状に形成される。階段状に形成された信号リンク１７６を覆うように、信号リンク１７６上に第１及び第２平坦化層１２６、１２８の少なくとも一つが配置されるとか、第１及び第２平坦化層１２６、１２８なしに封止フィルム又は無機及び有機封止層の組合せでなる封止スタックの無機封止層が配置される。
【0074】
その他にも、信号リンク１７６は、図９ａ及び図９ｂに示したように、マルチバッファー層１４０上に配置することもできる。ここで、信号リンク１７６の間に配置されるマルチバッファー層１４０がクラックの発生なしに容易に曲げられるように除去されることにより、信号リンク１７６の間には基板１０１を露出させるトレンチ１９６が形成される。
【0075】
図９ａに示したトレンチ１９６は信号リンク１７６間のマルチバッファー層１４０及び基板１０１の一部を貫通するように形成される。このような信号リンク１７６上には第１及び第２平坦化層１２６、１２８が配置される。図９ｂに示したトレンチ１９６は信号リンク１７６間の保護膜１６６、マルチバッファー層１４０及び基板１０１の一部を貫通するように形成される。このような信号リンク１７６上には、保護膜１６６、第１及び第２平坦化層１２６、１２８が配置される。一方、ベンディング領域ＢＡには第１及び第２平坦化層１２６、１２８を貫通する少なくとも一つの水分遮断ホール（図示せず）が配置されるても良い。この水分遮断ホールは信号リンク１７６の間、及び信号リンク１７６の上部の少なくとも一つに形成される。この水分遮断ホールは、外部からの水分が信号リンク１７６上に配置される第１及び第２平坦化層１２６、１２８の少なくとも一つを通じてアクティブ領域ＡＡの内部に浸透することを防止する。また、検査工程時に用いられる検査ライン（図示せず）は、ベンディング領域ＢＡで図７、図９ａ及び図９ｂに示した信号リンク１７６のいずれか一つと同一構造に形成される
【0076】
このように、ベンディング領域ＢＡでは、第１及び第２開口部１９２、１９４によってマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、上部バッファー層１２２及び上部層間絶縁膜１２４が除去される。すなわち、ベンディング領域ＢＡではクラックを引き起こす多数の無機絶縁層１４０、１１２、１１４、１１６、１１８、１２２、１２４が除去されることにより、ベンディング領域ＢＡはクラックの発生なしに基板１０１を容易に曲げることができる。
【0077】
【0078】
図１０ａを参照すると、基板１０１上にマルチバッファー層１４０、下部バッファー層１１２及び多結晶半導体層１５４が順次形成される。
【0079】
具体的に、基板１０１上にＳｉＯｘ及びＳｉＮｘが少なくとも１回交互に積層されることによってマルチバッファー層１４０が形成される。その後、マルチバッファー層１４０上にＳｉＯｘ又はＳｉＮｘが全面蒸着されることによって下部バッファー層１１２が形成される。その後、下部バッファー層１１２が形成された基板１０１上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法で非晶質シリコン薄膜が形成される。その後、非晶質シリコン薄膜が結晶化することによって多結晶シリコン薄膜に形成される。そして、多結晶シリコン薄膜を第１マスクを用いるフォトリソグラフィー工程及び食刻工程でパターニングされることによって多結晶半導体層１５４が形成される。
【0080】
図１０ｂを参照すると、多結晶半導体層１５４が形成された基板１０１上にゲート絶縁膜１１４が形成され、その下部ゲート絶縁膜１１４上に第１ゲート電極１５２及び遮光層１７８が形成される。
【0081】
具体的に、多結晶半導体層１５４が形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによってゲート絶縁膜１１４が形成される。その後、ゲート絶縁膜１１４上に第１導電層が全面蒸着された後、第２マスクを用いるフォトリソグラフィー工程及び食刻工程で第１導電層がパターニングされることによって第１ゲート電極１５２及び遮光層１７８が形成される。その後、第１ゲート電極１５２をマスクとして用いるドーピング工程で多結晶半導体層１５４に不純物がドープされることにより、第１ゲート電極１５２と重畳しないソース及びドレイン領域と、第１ゲート電極１５２と重畳するチャネル領域が形成される。
【0082】
図１０ｃを参照すると、第１ゲート電極１５２及び遮光層１７８が形成された基板１０１上に少なくとも一層の第１下部層間絶縁膜１１６、少なくとも一層の第２下部層間絶縁膜１１８、上部バッファー層１２２が順次形成され、その上部バッファー層１２２上に酸化物半導体層１０４が形成される。
【0083】
具体的に、第１ゲート電極１５２及び遮光層１７８が形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって第１下部層間絶縁膜１１６が形成される。その第１下部層間絶縁膜１１６上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって第２下部層間絶縁膜１１８が形成される。その後、第２下部層間絶縁膜１１８上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって上部バッファー層１２２が形成される。その後、上部バッファー層１２２上に酸化物半導体層１０４が全面蒸着された後、第３マスクを用いるフォトリソグラフィー工程及び食刻工程でパターニングされることにより、遮光層１７８と重畳する酸化物半導体層１０４が形成される。
【0084】
図１０ｄを参照すると、酸化物半導体層１０４が形成された基板１０１上に上部ゲート絶縁パターン１４６、第２ゲート電極１０２、第１低電位供給ライン１６２ａ及び第１高電位供給ライン１７２ａが形成される。
【0085】
具体的に、酸化物半導体層１０４が形成された基板１０１上に上部ゲート絶縁膜が形成され、その上にスパッタリングなどの蒸着方法で第３導電層が形成される。上部ゲート絶縁膜としてはＳｉＯｘ又はＳｉＮｘなどの無機絶縁物質が用いられる。第３導電層は、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような金属物質で単層構造に形成されるとか多層構造に形成される。その後、第４マスクを用いるフォトリソグラフィー工程及び食刻工程で第３導電層及び上部ゲート絶縁膜を同時にパターニングすることにより、第２ゲート電極１０２、第１低電位供給ライン１６２ａ及び第１高電位供給ライン１７２ａのそれぞれと、それぞれの下部の上部ゲート絶縁パターン１４６が同一パターンで形成される。ここで、上部ゲート絶縁膜の乾式食刻時、第２ゲート電極１０２と重畳しない酸化物半導体層１０４はプラズマによって露出され、プラズマによって露出された酸化物半導体層１０４内の酸素はプラズマガスと反応して除去される。これにより、第２ゲート電極１０２と重畳しない酸化物半導体層１０４は導体化してソース及びドレイン領域として形成される。
【0086】
図１０ｅを参照すると、上部ゲート絶縁パターン１４６、第２ゲート電極１０２、第１低電位供給ライン１６２ａ及び第１高電位供給ライン１７２ａが形成された基板１０１上に第１開口部１９２及び第１及び第２ソースコンタクトホール１６０Ｓ、１１０Ｓ、第１及び第２ドレインコンタクトホール１６０Ｄ、１１０Ｄ及び第１及び第２ラインコンタクトホール１６４、１７４を有する上部層間絶縁膜１２４が形成される。
【0087】
具体的に、上部ゲート絶縁パターン１４６、第２ゲート電極１０２及び第１高電位供給ライン１７２ａが形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって上部層間絶縁膜１２４が形成される。その後、上部層間絶縁膜１２４が第５マスクを用いるフォトリソグラフィー工程及び食刻工程でパターニングされることによって第１及び第２ソースコンタクトホール１６０Ｓ、１１０Ｓ、第１及び第２ドレインコンタクトホール１６０Ｄ、１１０Ｄ及び第１及び第２ラインコンタクトホール１６４、１７４が形成されるとともにベンディング領域ＢＡの上部層間絶縁膜１２４が除去されることによって第１開口部１９２が形成される。ここで、第１及び第２ソースコンタクトホール１６０Ｓ、１１０Ｓ、第１及び第２ドレインコンタクトホール１６０Ｄ、１１０Ｄ、第１及び第２ラインコンタクトホール１６４、１７４及び第１開口部１９２は上部層間絶縁膜１２４を貫通するように形成される。これにより、第１開口部１９２は第１及び第２ソースコンタクトホール１６０Ｓ、１１０Ｓ、第１及び第２ドレインコンタクトホール１６０Ｄ、１１０Ｄ及び第１及び第２ラインコンタクトホール１６４、１７４の少なくとも一つと同一深みを有する。
【0088】
図１０ｆを参照すると、上部層間絶縁膜１２４が形成された基板１０１上でベンディング領域ＢＡに第２開口部１９４が形成されるとともに第１ソースコンタクトホール１６０Ｓ、第１ドレインコンタクトホール１６０Ｄ内のゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８及び上部バッファー層１２２が除去される。
【0089】
具体的に、上部層間絶縁膜１２４が形成された基板１０１上に第６マスクを用いるフォトリソグラフィー工程で形成されたフォトレジストパターンをマスクとして用いる食刻工程で第１ソースコンタクトホール１６０Ｓ、第１ドレインコンタクトホール１６０Ｄ内の下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８及び上部バッファー層１２２が除去される。これと同時に、ベンディング領域ＢＡのマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８及び上部バッファー層１２２が除去されることによって第２開口部１９４が形成される。一方、第２開口部１９４の形成時に基板１０１の一部も除去されることができる。
【0090】
図１０ｇを参照すると、第２開口部１９４が形成された基板１０１上に第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８及び第２高電位供給ライン１７２ｂが形成される。
【0091】
具体的に、第２開口部１９４が形成された基板１０１上にＭｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような第４導電層が全面蒸着される。その後、第７マスクを用いるフォトリソグラフィー工程及び食刻工程で第４導電層がパターニングされることによって第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８、及び第２高電位供給ライン１７２ｂが形成される。
【0092】
図１０ｈを参照すると、第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８及び第２高電位供給ライン１７２ｂが形成された基板１０１上に第１画素コンタクトホール１２０を有する保護膜１６６が形成される。
【0093】
具体的に、第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８及び第２高電位供給ライン１７２ｂが形成された基板１０１上にＳｉＮｘやＳｉＯｘのような無機絶縁物質が全面蒸着されることによって保護膜１６６が形成される。その後、保護膜１６６が第８マスクを用いるフォトリソグラフィー工程及び食刻工程でパターニングされることによって画素コンタクトホール１２０が形成されるとともに第１ラインコンタクトホール１６４内の保護膜１６６が除去される。
【0094】
図１０ｉを参照すると、保護膜１６６が形成された基板１０１上に第１平坦化層１２６が形成される。
【0095】
具体的に、保護膜１６６が形成された基板１０１上にアクリル系樹脂のような有機絶縁物質が全面蒸着されることによって第１平坦化層１２６が形成される。その後、第９マスクを用いるフォトリソグラフィー工程で画素コンタクトホール１２０及び第１ラインコンタクトホール１６４内の第１平坦化層１２６が除去されることにより、第１画素コンタクトホール１２０及び第１ラインコンタクトホール１６４が第１平坦化層１２６を貫通するように形成される。
【0096】
図１０ｊを参照すると、第１平坦化層１２６が形成された基板１０１上に画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成される。
【0097】
具体的に、第１平坦化層１２６が形成された基板１０１上にＭｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような第５導電層が全面蒸着される。その後、第１０マスクを用いるフォトリソグラフィー工程及び食刻工程で第５導電層がパターニングされることによって画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成される。
【0098】
図１０ｋを参照すると、画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成された基板１０１上に第２画素コンタクトホール１４４を有する第２平坦化層１２８が形成される。
【0099】
具体的に、画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成された基板１０１上にアクリル系樹脂のような有機絶縁物質が全面蒸着されることによって第２平坦化層１２８が形成される。その後、第１１マスクを用いるフォトリソグラフィー工程で第２平坦化層１２８がパターニングされることによって第２画素コンタクトホール１４４が形成される。
【0100】
図１０ｌを参照すると、第２画素コンタクトホール１４４を有する第２平坦化層１２８が形成された基板１０１上にアノード電極１３２が形成される。
【0101】
具体的に、第２画素コンタクトホール１４４を有する第２平坦化層１２８が形成された基板１０１上に第５導電層が全面蒸着される。第５導電層としては透明導電膜及び不透明導電膜が用いられる。その後、第１２マスクを用いるフォトリソグラフィー工程と食刻工程で第６導電層がパターニングされることによってアノード電極１３２が形成される。
【0102】
図１０ｍを参照すると、アノード電極１３２が形成された基板１０１上にバンク１３８、有機発光スタック１３４及びカソード電極１３６が順次形成される。
【0103】
具体的に、アノード電極１３２が形成された基板１０１上にバンク用感光膜を全面塗布した後、そのバンク用感光膜を第１３マスクを用いるフォトリソグラフィー工程でパターニングすることによってバンク１３８が形成される。その後、シャドーマスクを用いる蒸着工程で非表示領域ＮＡを除いた表示領域ＡＡに発光スタック１３４及びカソード電極１３６が順次形成される。
【0104】
このように、本発明では、ベンディング領域の第１開口部１９２と第２ソース及びドレインコンタクトホール１１０Ｓ、１１０Ｄが一つの同じマスク工程で形成され、ベンディング領域の第２開口部１９４と第１ソース及びドレインコンタクトホール１６０Ｓ、１６０Ｄが一つの同じマスク工程で形成され、第１ソース及び第１ドレイン電極１５６、１５８と第２ソース及び第２ドレイン電極１０６、１０８が一つの同じマスク工程で形成され、ストレージコンタクトホール１８８と第１ソース及びドレインコンタクトホール１６０Ｓ、１６０Ｄが一つの同じマスク工程で形成されるので、従来に比べて最小で４マスク工程を減らすことができる。したがって、本発明による有機発光表示装置は従来より少なくとも４回のマスク工程数を低減することができ、構造及び製造工程を簡素化することができるので、生産性を向上させることができる。
【0105】
以上の説明は本発明を例示的に説明したものに過ぎなく、本発明が属する技術分野で通常の知識を有する者によって本発明の技術的思想から逸脱しない範疇内で多様な変形が可能であろう。したがって、本発明の明細書に開示した実施例は本発明を限定するものではない。本発明の範囲は下記の特許請求範囲によって解釈されなければならなく、それと均等な範囲内にある全ての技術も本発明の範囲に含まれるものと解釈されなければならないであろう。
【符号の説明】
【0106】
１０２、１５２ ゲート電極
１０４ 酸化物半導体層
１０６、１５６ ソース電極
１０８、１１０ ドレイン電極
１３０ 発光素子
１５４ 多結晶半導体層
１６２ 低電位供給ライン
１７２ 高電位供給ライン
１７６、ＬＫ 信号リンク
１８０ ストレージキャパシタ
１９２、１９４ 開口部
１０４ 酸化物半導体層
１０６、１５６ ソース電極
１０８、１１０ ドレイン電極
１３０ 発光素子
１５４ 多結晶半導体層
１６２ 低電位供給ライン
１７２ 高電位供給ライン
１７６、ＬＫ 信号リンク
１８０ ストレージキャパシタ
１９２、１９４ 開口部
【図1】
【図2】
【図3a】
【図3b】
【図4a】
【図4b】
【図5a】
【図5b】
【図6】
【図7】
【図8a】
【図8b】
【図8c】
【図9a】
【図9b】
【図10a】
【図10b】
【図10c】
【図10d】
【図10e】
【図10f】
【図10g】
【図10h】
【図10i】
【図10j】
【図10k】
【図10l】
【図10m】
【手続補正書】
【提出日】2024-05-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
アクティブ領域とベンディング領域とを有する可撓性の基板と、
前記アクティブ領域に配置され、多結晶半導体層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを有する第１薄膜トランジスタと、
前記アクティブ領域に配置され、酸化物半導体層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを有する第２薄膜トランジスタと、
前記アクティブ領域において前記第１薄膜トランジスタと第２薄膜トランジスタとを覆い、前記ベンディング領域に延びる第１平坦化層と、
前記アクティブ領域において前記第１平坦化層に配置され、アノードと発光スタックとを有する発光素子と
を備え、
前記発光スタックは、少なくとも一つの発光層を含む
表示装置。
前記アクティブ領域に配置され、多結晶半導体層と、第１ゲート電極と、第１ソース電極と、第１ドレイン電極とを有する第１薄膜トランジスタと、
前記アクティブ領域に配置され、酸化物半導体層と、第２ゲート電極と、第２ソース電極と、第２ドレイン電極とを有する第２薄膜トランジスタと、
前記アクティブ領域において前記第１薄膜トランジスタと第２薄膜トランジスタとを覆い、前記ベンディング領域に延びる第１平坦化層と、
前記アクティブ領域において前記第１平坦化層に配置され、アノードと発光スタックとを有する発光素子と
を備え、
前記発光スタックは、少なくとも一つの発光層を含む
表示装置。
【請求項2】
前記発光スタックは、電荷生成層と、前記電荷生成層を間に挟んで相互に対向する第１発光スタック及び第２発光スタックとを更に含む
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項3】
前記発光スタックの上にカラーフィルター
を更に備える
請求項１に記載の表示装置。
を更に備える
請求項１に記載の表示装置。
【請求項4】
前記第１平坦化層に配置された連結電極
を更に備え、
前記連結電極は、前記第１トランジスタ及び前記第２トランジスタのうちの一つを前記アノードに接続する
請求項１に記載の表示装置。
を更に備え、
前記連結電極は、前記第１トランジスタ及び前記第２トランジスタのうちの一つを前記アノードに接続する
請求項１に記載の表示装置。
【請求項5】
前記アクティブ領域及び前記ベンディング領域において前記連結電極を含む前記第１平坦化層上に配置された第２平坦化層
を更に備える
請求項４に記載の表示装置。
を更に備える
請求項４に記載の表示装置。
【請求項6】
前記ベンディング領域において前記第１平坦化層と前記第２平坦化層との間に信号リンク
を更に備える
請求項５に記載の表示装置。
を更に備える
請求項５に記載の表示装置。
【請求項7】
前記第２平坦化層に配置されて発光領域を規定するバンク層
を更に備え、
前記バンク層は、カラー顔料、有機ブラック、及びカーボンのうちの少なくとも一つで生成された遮光素材を含む
請求項５に記載の表示装置。
を更に備え、
前記バンク層は、カラー顔料、有機ブラック、及びカーボンのうちの少なくとも一つで生成された遮光素材を含む
請求項５に記載の表示装置。
【請求項8】
前記第２ゲート電極と、前記第２ソース電極及び前記第２ドレイン電極のうちの一つとは、相互に重畳している
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項9】
前記酸化物半導体層及び前記第２ゲート電極と重畳する遮光層
を更に含み、
前記第２ゲート電極と、前記第２ソース電極及び前記第２ドレイン電極のうちの一つとは、相互に重畳して第１ストレージキャパシタを形成し、
前記第２ゲート電極と前記遮光層とは、相互に重畳して第２ストレージキャパシタを形成し、
前記第１ストレージキャパシタと前記第２ストレージキャパシタとは、並列に接続される
請求項８に記載の表示装置。
を更に含み、
前記第２ゲート電極と、前記第２ソース電極及び前記第２ドレイン電極のうちの一つとは、相互に重畳して第１ストレージキャパシタを形成し、
前記第２ゲート電極と前記遮光層とは、相互に重畳して第２ストレージキャパシタを形成し、
前記第１ストレージキャパシタと前記第２ストレージキャパシタとは、並列に接続される
請求項８に記載の表示装置。
【請求項10】
前記アクティブ領域において前記第１平坦化層と前記可撓性の基板との間にある無機絶縁素材で生成された複数の絶縁層と、
前記ベンディング領域において前記複数の絶縁層の側面を露出させる少なくとも一つの開口部と
を更に備え、
前記第１平坦化層は、前記少なくとも一つの開口部により露出した前記複数の絶縁層の側面全体に直接的に接触している
請求項１に記載の表示装置。
前記ベンディング領域において前記複数の絶縁層の側面を露出させる少なくとも一つの開口部と
を更に備え、
前記第１平坦化層は、前記少なくとも一つの開口部により露出した前記複数の絶縁層の側面全体に直接的に接触している
請求項１に記載の表示装置。
【請求項11】
前記第１ソース電極、前記第２ソース電極、前記第１ドレイン電極、及び前記第２ドレイン電極は、同一平面上に配置されており、
前記第１ソース電極、前記第２ソース電極、前記第１ドレイン電極、及び前記第２ドレイン電極は、同一素材で形成されている
請求項１に記載の表示装置。
前記第１ソース電極、前記第２ソース電極、前記第１ドレイン電極、及び前記第２ドレイン電極は、同一素材で形成されている
請求項１に記載の表示装置。
【請求項12】
前記発光素子は、カソード電極を更に含む
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項13】
前記カソード電極に接続された低電位供給ラインと、
前記低電位供給ラインに隣接して配置された高電位供給ラインと
を更に含み、
前記低電位供給ライン及び前記高電位供給ラインのうちの少なくとも一つは、メッシュ状に配置されている
請求項１２に記載の表示装置。
前記低電位供給ラインに隣接して配置された高電位供給ラインと
を更に含み、
前記低電位供給ライン及び前記高電位供給ラインのうちの少なくとも一つは、メッシュ状に配置されている
請求項１２に記載の表示装置。