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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024106255
(43)【公開日】2024-08-07
(54)【発明の名称】配線基板及び電子機器
(51)【国際特許分類】
H05K 1/02 20060101AFI20240731BHJP
H05K 1/18 20060101ALI20240731BHJP
H01P 3/04 20060101ALI20240731BHJP
H01P 5/02 20060101ALI20240731BHJP
【ＦＩ】
H05K1/02 J
H05K1/02 N
H05K1/18 J
H01P3/04
H01P5/02 603C
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023010504
(22)【出願日】2023-01-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】高田 秀一
【テーマコード（参考）】
5E336
5E338
【Ｆターム（参考）】
5E336AA04
5E336BB03
5E336CC31
5E336CC55
5E336EE03
5E336GG11
5E338AA03
5E338BB75
5E338CC02
5E338CD13
5E338EE14
(57)【要約】
【課題】静電気破壊を防止するための容量性部品を配線パターンに接続してもインピーダンス不整合が起きないようにする。
【解決手段】配線基板は、第１面を有する基板と、基板の第１面に配置される端子と、第１面において端子に接続されて信号を伝送するように構成される配線パターンと、基板の内部又は第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における配線パターンの線幅は、所定の配線領域以外の配線パターンの線幅よりも細く、基板を平面視したときに所定の配線領域と重なる基準電圧層は、部分的に除去されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１面を有する基板と、
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板。
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板。
【請求項2】
前記配線パターンは、
前記端子から前記所定の配線領域までの間に設けられる第１配線領域と、
前記所定の配線領域を含む第２配線領域と、
前記所定の配線領域を挟んで前記第１配線領域の反対側に配置される第３配線領域と、を有し、
前記第１配線領域の線幅は、前記第２配線領域の線幅及び前記第３配線領域の線幅よりも広く、
前記第３配線領域の線幅は、前記第２配線領域の線幅よりも広い、
請求項１に記載の配線基板。
前記端子から前記所定の配線領域までの間に設けられる第１配線領域と、
前記所定の配線領域を含む第２配線領域と、
前記所定の配線領域を挟んで前記第１配線領域の反対側に配置される第３配線領域と、を有し、
前記第１配線領域の線幅は、前記第２配線領域の線幅及び前記第３配線領域の線幅よりも広く、
前記第３配線領域の線幅は、前記第２配線領域の線幅よりも広い、
請求項１に記載の配線基板。
【請求項3】
前記第２配線領域における前記容量性部品の接続箇所の両側のインピーダンスは、前記第１配線領域及び前記第３配線領域のインピーダンスよりも高い、
請求項２に記載の配線基板。
請求項２に記載の配線基板。
【請求項4】
前記基準電圧層は、
前記基板の内部に配置される第１基準電圧層と、
前記第１基準電圧層に第１絶縁層を挟んで積層され、前記第１基準電圧層よりも前記配線パターンから遠い位置に配置される第２基準電圧層と、を有し、
前記平面視したときに前記所定の配線領域と重なる前記第１基準電圧層は、部分的に除去される、
請求項１に記載の配線基板。
前記基板の内部に配置される第１基準電圧層と、
前記第１基準電圧層に第１絶縁層を挟んで積層され、前記第１基準電圧層よりも前記配線パターンから遠い位置に配置される第２基準電圧層と、を有し、
前記平面視したときに前記所定の配線領域と重なる前記第１基準電圧層は、部分的に除去される、
請求項１に記載の配線基板。
【請求項5】
前記端子は、外部接続用に露出されている、
請求項１に記載の配線基板。
請求項１に記載の配線基板。
【請求項6】
前記容量性部品は、ＴＶＳ（Translent Voltage Suppressors）ダイオード又はツェナーダイオードを含む、
請求項１に記載の配線基板。
請求項１に記載の配線基板。
【請求項7】
前記信号は差動信号であり、
前記端子は、前記差動信号を伝送するための第１端子及び第２端子を有し、
前記配線パターンは、
前記第１端子に接続される第１配線パターンと、
前記第２端子に接続される第２配線パターンと、を有し、
前記第１配線パターンに接続される第１容量性部品の接続箇所を含む第１の所定の配線領域における前記第１配線パターンの線幅は、前記第１の所定の配線領域以外の前記第１配線パターンの線幅よりも細く、
前記第２配線パターンに接続される第２容量性部品の接続箇所を含む第２の所定の配線領域における前記第２配線パターンの線幅は、前記第２の所定の配線領域以外の前記第２配線パターンの線幅よりも細い、
請求項１に記載の配線基板。
前記端子は、前記差動信号を伝送するための第１端子及び第２端子を有し、
前記配線パターンは、
前記第１端子に接続される第１配線パターンと、
前記第２端子に接続される第２配線パターンと、を有し、
前記第１配線パターンに接続される第１容量性部品の接続箇所を含む第１の所定の配線領域における前記第１配線パターンの線幅は、前記第１の所定の配線領域以外の前記第１配線パターンの線幅よりも細く、
前記第２配線パターンに接続される第２容量性部品の接続箇所を含む第２の所定の配線領域における前記第２配線パターンの線幅は、前記第２の所定の配線領域以外の前記第２配線パターンの線幅よりも細い、
請求項１に記載の配線基板。
【請求項8】
前記差動信号は、ＰＣＩ（Peripheral Component Interconnect) Express規格、又はＵＦＳ（Universal Flash Storage）規格のシリアル通信用の信号を含む、
請求項７に記載の配線基板。
請求項７に記載の配線基板。
【請求項9】
請求項１乃至８のいずれか一項に記載の配線基板に実装され、前記配線パターンを介して前記信号を送受するコントローラと、
前記配線基板の前記第１面に実装されて前記配線パターンに接続される前記容量性部品と、を備える、
電子機器。
前記配線基板の前記第１面に実装されて前記配線パターンに接続される前記容量性部品と、を備える、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、配線基板及び電子機器に関する。
【背景技術】
【0002】
外部接続用の端子が露出された電子機器の一例として、ＳＳＤ（Solid State Drive）が知られている。このような電子機器では、露出された端子に対して、静電気放電（ＥＳＤ：Electro-Static Discharge）によるサージ電圧が印加されるおそれがある。電子機器に搭載される電子部品の静電気破壊を防止するために、端子に接続される配線パターンに静電気防止用の保護回路を設ける場合がある。
【0003】
保護回路は、容量性部品を含んでおり、配線パターンに寄生容量が増えるとインピーダンスの不整合が生じる。保護回路が設けられた配線パターンを用いる信号伝送において、挿入損失は大きくなり、反射損失が小さくなるおそれがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第６８９２１２６号公報
【特許文献2】特開２０１１－７７５８１号公報
【特許文献3】特開２００７－１７４０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一実施形態では、容量性部品が設けられた配線パターンにインピーダンス不整合が起きないようにした配線基板及び電子機器を提供するものである。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一実施形態によれば、第１面を有する基板と、
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板が提供される。
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板が提供される。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係るメモリシステムの概略構成を示すブロック図。
【図2】ＳＳＤの外観図。
【図3】ＳＳＤの配線基板上の各端子と、各端子に繋がる配線パターンとを模式的に示す平面図。
【図5】配線パターンとＴＶＳダイオードの接続箇所付近の等価回路図。
【図9】一定の線幅の配線パターンのインピーダンス変化を模式的に示す図。
【図10】本実施形態に係る配線基板のインピーダンス変化を模式的に示す図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、配線基板及び電子機器の実施形態について説明する。以下では、配線基板及び電子機器の主要な構成部分を中心に説明するが、配線基板及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0009】
図１は、一実施形態に係るメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリと称する）２を備えたＳＳＤの構成を示す。なお、図１のメモリシステム１は、ＳＳＤ以外の種々のシステム、例えばＵＦＳ（Universal Flash Storage）デバイス、ＭＭＣ（Multi Media Card）、ＳＤカード、ＵＳＢ（Universal Serial Bus）メモリ等にも適用可能である。また、図１のメモリシステム１は、ＮＡＮＤメモリ以外の不揮発メモリ（例えば、ＭＲＡＭ：Magnetoresistive Random Access Memory、ＲｅＲＡＭ：Resistive Random Access Memory、ＰＲＡＭ：Phase-change Random Access Memoryなど）を用いたシステムや、揮発メモリ（例えば、ＤＲＡＭ：Dynamic Random Access MemoryやＳＲＡＭ：Static Random Access Memoryなど）を用いたシステムにも適用可能である。
【0010】
図１のメモリシステム１は、ＮＡＮＤメモリ２と、コントローラ３とを備えている。ＮＡＮＤメモリ２の具体的な構成については後述する。
【0011】
コントローラ３は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に接続され、ＮＡＮＤメモリ２を制御する。コントローラ３は、ホストバス５を介してホスト機器（以下、単にホストと称する）６に接続されうる。コントローラ３は、ホストバス５を介してホスト６から受信した命令に応答して、ＮＡＮＤバス４を介してＮＡＮＤメモリ２にアクセスする。ホスト６は、例えばパーソナルコンピュータ又はサーバ等の電子機器である。ホストバス５は、例えばＰＣＩｅ（TM）、ＵＦＳ、Ethernet（TM）などのインタフェース規格に従ったバスである。ＮＡＮＤバス４は、Toggle IFなどのインタフェース規格に従ったバスである。すなわち、コントローラ３は、ホスト６及びＮＡＮＤメモリ２それぞれとの間で、所定のインタフェース規格に準じて信号の送受信を行う。
【0012】
コントローラ３は、ホストインタフェース回路（ホスト Ｉ／Ｆ）１１、内蔵メモリ（ＲＡＭ）１２、プロセッサ（ＣＰＵ）１３、バッファメモリ１４、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）１５、及びＥＣＣ（Error Checking and Correcting）回路１６を備える。なお、コントローラ３の構成部品は図１に示したものに限定されず、他の部品が含まれていてもよい。コントローラ３は、これらの構成部品を１パッケージに封止するＳｏＣ（System-on-a-Chip）として構成されうる。
【0013】
ホストインタフェース回路１１は、ホストバス５を介してホスト６と接続され、ホスト６から受信した命令及びデータを、ＣＰＵ１３及びバッファメモリ１４に転送する。またホストインタフェース回路１１は、ＣＰＵ１３の命令に応答して、バッファメモリ１４に記憶されたデータをホスト６へ転送する。
【0014】
ＣＰＵ１３は、コントローラ３の動作を制御する。例えばＣＰＵ１３は、ホスト６から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路１５に対して書き込み命令を発行する。ＣＰＵ１３は、読み出し及び消去の際には、それぞれに応答して、ＮＡＮＤインタフェース回路１５に対して読み出し命令及び消去命令を発行する。またＣＰＵ１３は、ＮＡＮＤメモリ２を管理するための様々な処理を実行する。この様々な処理は、ガベージコレクション、リフレッシュ、及びウェアレベリングを含む。なお、以下で説明するコントローラ３の動作はファームウェアをＣＰＵ１３が実行することで実現されても良いし、又はハードウェアで実現されても良い。
【0015】
ＮＡＮＤインタフェース回路１５は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２と接続され、ＮＡＮＤメモリ２との通信を司る。そして、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した書き込み命令に基づき、書き込むべきデータ及び制御信号をＮＡＮＤメモリ２に送信する。また、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した読み出し命令に基づき、ＮＡＮＤメモリ２に読み出し要求を行って、ＮＡＮＤメモリ２からの読み出し対象のデータ及び制御信号を受信する。バッファメモリ１４は、書き込むべきデータや読み出し対象のデータを一時的に記憶する。
【0016】
ＲＡＭ１２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ１３の作業領域として使用される。ＲＡＭ１２は、ＣＰＵ１３が実行するファームウェアや、ＮＡＮＤメモリ２を管理するための各種の管理情報等を記憶する。ＲＡＭ１２は、コントローラ３の外部に設けられてもよい。
【0017】
ＥＣＣ回路１６は、ＮＡＮＤメモリ２に格納されるデータに関する誤り検出及び誤り訂正に関する処理を行う。ＥＣＣ回路１６は、符号化器１６ａと復号器１６ｂを有する。符号化器１６ａは、データの書き込みに伴って誤り訂正符号を生成して、これを書き込みデータに付加する。復号器１６ｂは、ＮＡＮＤメモリ２から読み出したデータに含まれるエラーを検出し、検出したエラーを誤り訂正符号により訂正する。
【0018】
ＮＡＮＤメモリ２は、周辺回路２０とメモリセルアレイ２１を備える。周辺回路２０は、ロウデコーダ２２、ドライバ２３、カラム制御回路２４、及びレジスタ群２５などを含む。周辺回路２０は、ＮＡＮＤバス４を介してコントローラ３と接続される。
【0019】
メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックを備えている。メモリセルアレイ２１に対するデータの読み書きは、周辺回路２０により制御される。
【0020】
メモリシステム１は、配線基板上に図１に示す各構成部品と外部接続用の端子（パッド又はピンとも呼ばれる）などを実装して構成される。図１に示す各構成部品のうち少なくとも一部は、１以上のＩＣ（Integrated Chip）チップの形態で配線基板に実装されてもよいし、個別のディスクリート部品の形態で配線基板に実装されてもよい。
【0021】
図２は、メモリシステム１の一例であるＳＳＤ１０の外観図である。図２のように、ＳＳＤ１０は、矩形状の配線基板３０を有し、配線基板３０の一辺に沿って配置される複数の端子３１を備える。図２では、配線基板３０と端子３１がともに露出される例を示すが、配線基板３０を覆う筐体を設けて、端子３１だけが露出されるようにしたＳＳＤ１０もありうる。複数の端子３１は、ＳＳＤ１０の配線基板３０の第１面及び第１面とは反対側の第２面それぞれの一辺に沿って配置される。各端子３１には、図２では不図示の配線パターンが接続されている。各配線パターンは、第１面又は第２面で、対応する端子３１に接続される。
【0022】
配線基板３０には、複数のＮＡＮＤメモリ２とコントローラ３を含む複数の実装部品が実装されている。図２では、簡略化のためにＮＡＮＤメモリ２とコントローラ３以外の実装部品を省略している。
【0023】
ＳＳＤ１０には、複数の規格があり、端子３１の形状及び数は規格によって異なる。ＳＳＤ１０の端子３１は、いわゆる雄型であり、露出されている。露出された各端子３１は、ホスト機器６が備える主回路基板等に実装されたソケットに着脱自在に接続される。
【0024】
図３は、ＳＳＤ１０の配線基板３０上の各端子３１と、各端子３１に繋がる配線パターン３２とを模式的に示す平面図である。図３では、複数の端子３１に接続される複数の配線パターン３２が略平行に一定間隔で配置される例を示すが、配線パターン３２の配置場所と線幅は図３に示したものに限定されない。
【0025】
図４は、図３の一部分を拡大した平面図である。ＳＳＤ１０は、ノイズ耐性を向上させるために、少なくとも一部の信号については、差動信号で信号伝送を行う。図４は、一組の差動信号用の一対の端子３１に接続される２つの配線パターン３２を示す。上述したように、ＳＳＤ１０では、複数の端子３１からなる端子群が露出されており、端子群に静電気放電によるサージ電圧が印加されるおそれがある。このため、各端子３１に繋がる配線パターン３２には、ＴＶＳ（Translent Voltage Suppressors）ダイオード又はツェナーダイオード３３が接続される場合がある。本明細書では、配線基板３０上の端子３１に繋がる配線パターン３２にＴＶＳダイオード３３を接続する例を説明する。
【0026】
図５は、配線パターン３２とＴＶＳダイオード３３の接続箇所付近の等価回路図である。図５に示すように、例えば各ＴＶＳダイオード３３のそれぞれのカソードは対応する配線パターン３２に接続され、それぞれのアノードは接地ノードに接続される。接地ノードは、ＳＳＤ１０のコントローラ３が動作する際の基準電圧が印加されるノードである。配線パターン３２に静電気放電によるサージ電圧が印加されると、そのサージ電圧はＴＶＳダイオード３３によってクランプされる。従って、ＴＶＳダイオード３３のカソードが繋がる配線パターン３２は、ＴＶＳダイオード３３のクランプ電圧以上には上昇しなくなる。これにより、サージ電圧を抑制することができる。
【0027】
図４において、配線パターン３２の左側にＳＳＤ１０の複数の端子３１が設けられ、右側には例えばＳＳＤ１０のコントローラ３等のＩＣチップが電気的に接続される。本実施形態に係る配線基板３０では、図４に示すように、配線パターン３２の線幅は、配線基板３０上で一定ではなく、場所によって異なる。例えば、配線パターン３２に接続されるＴＶＳダイオード３３の接続箇所を含む所定の配線領域における配線パターン３２の線幅は、所定の配線領域以外の配線パターン３２の線幅よりも細い。
【0028】
また、配線基板３０の内部の配線層には、基準電圧層が配置される。基準電圧層は、例えば接地ノードに接続される配線層であり、接地層とも呼ばれる。第１の実施形態に係る配線基板３０では、平面視したときに上述した所定の配線領域と重なる基準電圧層が部分的に除去される。
【0029】
このように、本実施形態に係る配線基板３０では、配線パターン３２におけるＴＶＳダイオード３３の接続箇所付近の配線パターン３２の線幅を調整するとともに、基準電圧層を部分的に除去することにより、配線パターン３２のインピーダンスを制御し、結果として、配線パターン３２のインピーダンス不整合を抑制する。
【0030】
配線基板３０の内部には、複数の基準電圧層が積層される。例えば、配線基板３０の内部には、第１基準電圧層（例えば、第１接地層）と第２基準電圧層（例えば、第２接地層）が積層される。第２基準電圧層は、第１基準電圧層に第１絶縁層を挟んで積層され、第１基準電圧層よりも配線パターン３２から遠い位置に配置される。この場合、平面視したときに所定の配線領域と重なる第１基準電圧層は、部分的に除去される。
【0031】
あるいは、配線基板３０の内部には、第１～第３基準電圧層が配置されてもよい。第３基準電圧層（例えば、第３接地層）は、第２基準電圧層に第２絶縁層を挟んで積層され、第１基準電圧層及び第２基準電圧層よりも配線パターン３２から遠い位置に配置される。この場合、平面視したときに所定の配線領域と重なる第１基準電圧層及び第２基準電圧層は、部分的に除去される。
【0032】
図４に示すように、ＳＳＤ１０の配線基板３０上の配線パターン３２は、第１配線領域３２ａ、第２配線領域３２ｂ、及び第３配線領域３２ｃを有する。第１配線領域３２ａは、端子３１から所定の配線領域までの間の範囲である。第２配線領域３２ｂは、所定の配線領域を含む範囲である。第３配線領域３２ｃは、所定の配線領域を挟んで第１配線領域３２ａの反対側に配置される範囲である。
【0033】
本実施形態に係る配線基板３０では、第１配線領域３２ａの線幅（第１線幅）は、第２配線領域３２ｂの線幅（第２線幅）と第３配線領域３２ｃの線幅（第３線幅）よりも広くしている。また、第３配線領域３２ｃの線幅は、第２配線領域３２ｂの線幅よりも広くしている。
【0034】
また、本実施形態に係る配線基板３０では、第２配線領域３２ｂにおけるＴＶＳダイオード３３の接続箇所の両側、すなわち、接続箇所以外の箇所のインピーダンスは、第２配線領域３２ｂにおけるＴＶＳダイオード３３の接続箇所のインピーダンスよりも高くなる。その理由は、ＴＶＳダイオード３３の接続箇所は、接続するためのフットプリントによる容量とＴＶＳダイオード自体の容量によってインピーダンスが低下するためである。また、第２配線領域３２ｂにおけるＴＶＳダイオード３３の接続箇所の両側のインピーダンスは、第１配線領域３２ａ及び第３配線領域３２ｃのインピーダンスよりも高くしている。また、上述した理由により、第２配線領域３２ｂにおけるＴＶＳダイオード３３の接続箇所のインピーダンスは、第１配線領域３２ａ及び第３配線領域３２ｃのインピーダンスよりも低くなる。
【0035】
第３配線領域３２ｃには、インピーダンス整合のための部品が接続される場合がある。この種の部品は、例えば、コイル又はインダクタを含む。
【0036】
配線基板３０の第３配線領域３２ｃにインピーダンス整合のための部品を接続したとしても、配線パターン３２に静電気放電対策用のＴＶＳダイオード３３を接続すると、インピーダンスが変化し、インピーダンス不整合が生じるおそれがある。
【0037】
具体的には、ＴＶＳダイオード３３を接続すると、ＴＶＳダイオード３３の端子形状に依存する寄生容量とＴＶＳダイオード３３自体の寄生容量により、配線パターン３２の寄生容量が増えてしまい、配線パターン３２のインピーダンスが低下し、インピーダンス不整合が生じる。
【0038】
そこで、本実施形態に係る配線基板３０では、ＴＶＳダイオード３３を配線パターン３２に接続してもインピーダンス不整合が生じないようにする。
【0039】
【0040】
配線基板３０は、複数の基準電圧層３４を有する。以下では、基準電圧層３４が接地層である例を説明する。図６～図８に示すように、配線基板３０は、配線パターン３２が配置される第１面の下に、第１接地層３４ａ、第２接地層３４ｂ、及び第３接地層３４ｃをこの順で有する。これら第１～第３接地層３４ａ、３４ｂ、３４ｃは、それぞれ別個の絶縁層３５ａ、３５ｂを挟んで積層されている。図６～図８では、配線パターン３２が配置される第１面と反対側の第２面には配線パターン３２と接地層が配置されていないが、第２面に配線パターン３２又は接地層を配置してもよい。図６～図８に示す構造によるインピーダンス変化については後述する。
【0041】
図９は、一定の線幅の配線パターン３２のインピーダンス変化を模式的に示す図である。図９は、端子３１に繋がる配線パターン３２が一定の線幅で、かつ、配線パターン３２の下方に配置される第１～第３接地層３４ａ、３４ｂ、３４ｃのそれぞれが部分的に除去されることなくベタパターンとして形成されている場合の図である。ここで、配線パターン３２の下方は、配線パターン３２が配置される第１面の下側の方向である。図９の下側の図において、横軸は配線パターン３２の端子３１からの距離、縦軸は配線パターン３２のインピーダンス値である。
【0042】
図９に示すように、端子３１と配線パターン３２の幅が互いに異なることから、端子３１付近ではインピーダンスの変動が生じやすい。また、ＴＶＳダイオード３３の接続箇所付近の第２配線領域３２ｂは、ＴＶＳダイオード３３のカソードの形状及びサイズに依存する寄生容量と、ＴＶＳダイオード３３自体の寄生容量の影響を受けて、インピーダンスが低下する。ＴＶＳダイオード３３の接続箇所付近より後段における第３配線領域３２ｃは、配線幅と基準電圧層までの距離を一定に保つことでインピーダンスが一定に維持される。
【0043】
図９に示すように、一定の線幅の配線パターン３２にＴＶＳダイオード３３を接続するためのフットプリントを有するため、インピーダンス不整合が生じる。本実施形態に係る配線基板３０は、ＴＶＳダイオード３３を接続しても、インピーダンスの不連続を抑えるようにする構成を有する。
【0044】
【0045】
以下、図６～図８と図１０を参照して、本実施形態に係る配線基板３０の技術的特徴を説明する。配線基板３０上の端子３１からＴＶＳダイオード３３の接続箇所付近までの第１配線領域３２ａは、図６に示すように、配線パターン３２の一部を第１線幅に太くして形成される。また、第１配線領域３２ａでは、平面視したときに配線パターン３２と重なる領域の第１接地層３４ａを部分的に除去している。上述したように、端子３１の近傍ではインピーダンスが変動しやすいことから、第１配線領域３２ａにおける配線パターン３２の線幅を太くしている。また、端子３１の近傍の第１接地層３４ａを部分的に除去することで、第１配線領域３２ａにおける配線パターン３２のインピーダンスを高くすることができる。
【0046】
ＴＶＳダイオード３３の接続箇所付近（所定の配線領域の範囲）の第２配線領域３２ｂは、図７に示すように、配線パターン３２の線幅を第２線幅に細くして形成される。また、第２配線領域３２ｂでは、平面視したときに配線パターン３２と重なる領域の第１接地層３４ａと第２接地層３４ｂを部分的に除去している。第２配線領域３２ｂでは第１接地層３４ａ及び第２接地層３４ｂを除去することで、第２配線領域３２ｂにおける配線パターン３２と、その下方の接地層（この場合は第３接地層３４ｃ）との距離を広げることができ、第１配線領域３２ａよりも配線パターン３２のインピーダンスを高くすることができる。図１０に示すように、ＴＶＳダイオード３３の接続箇所ではインピーダンスが一時的に低下するが、その両側では、第２配線領域３２ｂにおける配線パターン３２の線幅を細くし、かつ第１接地層３４ａ及び第２接地層３４ｂを部分的に除去することにより、インピーダンスを高くすることができ、配線パターン３２の挿入損失と反射損失を抑制できるとともに、第２配線領域３２ｂの平均的なインピーダンスの落ち込みを抑制できる。
【0047】
ＴＶＳダイオード３３の接続箇所付近より後段における第３配線領域３２ｃは、図８に示すように、配線パターン３２の線幅を第３線幅に太くして形成される。また、第３配線領域３２ｃでは、平面視したときに配線パターン３２と重なる領域の第２接地層３４ｂを部分的に除去している。これにより、第３配線領域３２ｃでは、第２配線領域３２ｂよりもインピーダンスを低くすることができる。図１０に示すように、第３配線領域３２ｃでは、図９と同様にインピーダンスの変動が起きない。
【0048】
上述した実施形態では、配線パターン３２にＴＶＳダイオード３３又はツェナーダイオードを接続する例を示したが、本実施形態による回路基板は、配線パターン３２にＴＶＳダイオード３３又はツェナーダイオード以外の他の容量性部品を接続する場合にも適用可能である。容量性部品の一例は、キャパシタである。なお、容量性部品とは、回路パターンに部品を接続したときに、部品自体の寄生容量と、部品の端子部分の寄生容量により、回路パターンのインピーダンスを低下させる部品を指す。
【0049】
このように、本実施形態では、配線基板３０の端子３１に繋がる配線パターン３２にＴＶＳダイオード３３を接続する際、配線パターン３２の線幅を場所により調整し、かつ配線基板３０の配線パターン３２よりも下方に配置される複数の接地層を場所により部分的に除去する。これにより、配線パターン３２の挿入損失と反射損失を抑制できるとともに、配線パターン３２のインピーダンス不整合を抑制できる。より具体的な一例では、ＴＶＳダイオード３３の接続箇所では、インピーダンスが落ち込むことから、ＴＶＳダイオード３３の接続箇所の両側では、配線パターン３２の線幅を細くするとともに、その下方に配置される第１及び第２接地層３４ａ、３４ｂを部分的に除去することで、インピーダンスを高くすることができ、ＴＶＳダイオード３３の接続箇所の周辺での平均的なインピーダンスの変動を抑制できる。
［付記］
［付記］
【0050】
［項目１］
第１面を有する基板と、
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板。
［項目２］
前記配線パターンは、
前記端子から前記所定の配線領域までの間に設けられる第１配線領域と、
前記所定の配線領域を含む第２配線領域と、
前記所定の配線領域を挟んで前記第１配線領域の反対側に配置される第３配線領域と、を有し、
前記第１配線領域の線幅は、前記第２配線領域の線幅及び前記第３配線領域の線幅よりも広く、
前記第３配線領域の線幅は、前記第２配線領域の線幅よりも広い、
項目１に記載の配線基板。
［項目３］
前記第２配線領域における前記容量性部品の接続箇所の両側のインピーダンスは、前記第１配線領域及び前記第３配線領域のインピーダンスよりも高い、
項目２に記載の配線基板。
［項目４］
前記第２配線領域における前記容量性部品の接続箇所の両側のインピーダンスは、前記第２配線領域における前記容量性部品の接続箇所のインピーダンスよりも高い、
項目３に記載の配線基板。
［項目５］
前記第２配線領域における前記容量性部品の接続箇所のインピーダンスは、前記第１配線領域及び前記第３配線領域のインピーダンスよりも低い、
項目３又は４に記載の配線基板。
［項目６］
前記基準電圧層は、
前記基板の内部に配置される第１基準電圧層と、
前記第１基準電圧層に第１絶縁層を挟んで積層され、前記第１基準電圧層よりも前記配線パターンから遠い位置に配置される第２基準電圧層と、を有し、
前記平面視したときに前記所定の配線領域と重なる前記第１基準電圧層は、部分的に除去される、
項目１乃至５のいずれか一項に記載の配線基板。
［項目７］
前記基準電圧層は、前記第２基準電圧層に第２絶縁層を挟んで積層され、前記第１基準電圧層及び前記第２基準電圧層よりも前記配線パターンから遠い位置に配置される第３基準電圧層を有し、
前記平面視したときに前記所定の配線領域と重なる前記第２基準電圧層は、部分的に除去される、
項目６に記載の配線基板。
［項目８］
前記端子は、外部接続用に露出されている、
項目１乃至７のいずれか一項に記載の配線基板。
［項目９］
前記容量性部品は、ＴＶＳ（Translent Voltage Suppressors）ダイオード又はツェナーダイオードを含む、
項目１乃至８のいずれか一項に記載の配線基板。
［項目１０］
前記信号は差動信号であり、
前記端子は、前記差動信号を伝送するための第１端子及び第２端子を有し、
前記配線パターンは、
前記第１端子に接続される第１配線パターンと、
前記第２端子に接続される第２配線パターンと、を有し、
前記第１配線パターンに接続される第１容量性部品の接続箇所を含む第１の所定の配線領域における前記第１配線パターンの線幅は、前記第１の所定の配線領域以外の前記第１配線パターンの線幅よりも細く、
前記第２配線パターンに接続される第２容量性部品の接続箇所を含む第２の所定の配線領域における前記第２配線パターンの線幅は、前記第２の所定の配線領域以外の前記第２配線パターンの線幅よりも細い、
項目１乃至９のいずれか一項に記載の配線基板。
［項目１１］
前記差動信号は、シリアル通信用の信号を含む、
項目１０に記載の配線基板。
［項目１２］
前記差動信号は、ＰＣＩ（Peripheral Component Interconnect) Express規格、又はＵＦＳ（Universal Flash Storage）規格のシリアル通信用の信号を含む、
項目１１に記載の配線基板。
［項目１３］
項目１乃至１２のいずれか一項に記載の配線基板に実装され、前記配線パターンを介して前記信号を送受するコントローラと、
前記配線基板の前記第１面に実装されて前記配線パターンに接続される前記容量性部品と、を備える、
電子機器、
第１面を有する基板と、
前記基板の前記第１面に配置される端子と、
前記第１面において前記端子に接続されて信号を伝送するように構成される配線パターンと、
前記基板の内部又は前記第１面の反対側の第２面に配置されて基準電圧が印加可能な基準電圧層と、を備え、
前記配線パターンに接続される容量性部品の接続箇所を含む所定の配線領域における前記配線パターンの線幅は、前記所定の配線領域以外の前記配線パターンの線幅よりも細く、
前記基板を平面視したときに前記所定の配線領域と重なる前記基準電圧層は、部分的に除去されている、
配線基板。
［項目２］
前記配線パターンは、
前記端子から前記所定の配線領域までの間に設けられる第１配線領域と、
前記所定の配線領域を含む第２配線領域と、
前記所定の配線領域を挟んで前記第１配線領域の反対側に配置される第３配線領域と、を有し、
前記第１配線領域の線幅は、前記第２配線領域の線幅及び前記第３配線領域の線幅よりも広く、
前記第３配線領域の線幅は、前記第２配線領域の線幅よりも広い、
項目１に記載の配線基板。
［項目３］
前記第２配線領域における前記容量性部品の接続箇所の両側のインピーダンスは、前記第１配線領域及び前記第３配線領域のインピーダンスよりも高い、
項目２に記載の配線基板。
［項目４］
前記第２配線領域における前記容量性部品の接続箇所の両側のインピーダンスは、前記第２配線領域における前記容量性部品の接続箇所のインピーダンスよりも高い、
項目３に記載の配線基板。
［項目５］
前記第２配線領域における前記容量性部品の接続箇所のインピーダンスは、前記第１配線領域及び前記第３配線領域のインピーダンスよりも低い、
項目３又は４に記載の配線基板。
［項目６］
前記基準電圧層は、
前記基板の内部に配置される第１基準電圧層と、
前記第１基準電圧層に第１絶縁層を挟んで積層され、前記第１基準電圧層よりも前記配線パターンから遠い位置に配置される第２基準電圧層と、を有し、
前記平面視したときに前記所定の配線領域と重なる前記第１基準電圧層は、部分的に除去される、
項目１乃至５のいずれか一項に記載の配線基板。
［項目７］
前記基準電圧層は、前記第２基準電圧層に第２絶縁層を挟んで積層され、前記第１基準電圧層及び前記第２基準電圧層よりも前記配線パターンから遠い位置に配置される第３基準電圧層を有し、
前記平面視したときに前記所定の配線領域と重なる前記第２基準電圧層は、部分的に除去される、
項目６に記載の配線基板。
［項目８］
前記端子は、外部接続用に露出されている、
項目１乃至７のいずれか一項に記載の配線基板。
［項目９］
前記容量性部品は、ＴＶＳ（Translent Voltage Suppressors）ダイオード又はツェナーダイオードを含む、
項目１乃至８のいずれか一項に記載の配線基板。
［項目１０］
前記信号は差動信号であり、
前記端子は、前記差動信号を伝送するための第１端子及び第２端子を有し、
前記配線パターンは、
前記第１端子に接続される第１配線パターンと、
前記第２端子に接続される第２配線パターンと、を有し、
前記第１配線パターンに接続される第１容量性部品の接続箇所を含む第１の所定の配線領域における前記第１配線パターンの線幅は、前記第１の所定の配線領域以外の前記第１配線パターンの線幅よりも細く、
前記第２配線パターンに接続される第２容量性部品の接続箇所を含む第２の所定の配線領域における前記第２配線パターンの線幅は、前記第２の所定の配線領域以外の前記第２配線パターンの線幅よりも細い、
項目１乃至９のいずれか一項に記載の配線基板。
［項目１１］
前記差動信号は、シリアル通信用の信号を含む、
項目１０に記載の配線基板。
［項目１２］
前記差動信号は、ＰＣＩ（Peripheral Component Interconnect) Express規格、又はＵＦＳ（Universal Flash Storage）規格のシリアル通信用の信号を含む、
項目１１に記載の配線基板。
［項目１３］
項目１乃至１２のいずれか一項に記載の配線基板に実装され、前記配線パターンを介して前記信号を送受するコントローラと、
前記配線基板の前記第１面に実装されて前記配線パターンに接続される前記容量性部品と、を備える、
電子機器、
【0051】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0052】
１ メモリシステム、２ ＮＡＮＤメモリ、３ コントローラ、４ ＮＡＮＤバス、５ ホストバス、６ ホスト機器、１１ ホストインタフェース回路、１２ 内蔵メモリ（ＲＡＭ）、１３ プロセッサ（ＣＰＵ）、１４ バッファメモリ、１５ ＮＡＮＤインタフェース回路、１６ ＥＣＣ回路、１６ａ 符号化器、１６ｂ 復号器、２０ コントローラインタフェース回路、２１ メモリセルアレイ、２２ ロウデコーダ、２３ ドライバ、２４ カラム制御回路、２５ レジスタ群、２６ シーケンサ、３０ 配線基板、３１ 端子、３２ 配線パターン、３２ａ 第１配線領域、３２ｂ 第２配線領域、３２ｃ 第３配線領域、３３ ＴＶＳダイオード、３４ 基準電圧層、３４ａ 第１接地層、３４ｂ 第２接地層、３４ｂ 第１及び第２接地層、３４ｃ 第３接地層、３５ａ 絶縁層、３５ｂ 絶縁層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
