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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024106258
(43)【公開日】2024-08-07
(54)【発明の名称】電流検出回路及び情報処理装置
(51)【国際特許分類】
G11C 15/04 20060101AFI20240731BHJP
G06F 12/00 20060101ALI20240731BHJP
【ＦＩ】
G11C15/04 631F
G06F12/00 560F
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023010509
(22)【出願日】2023-01-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】川澄 篤
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160MM20
(57)【要約】
【課題】半導体デバイスの配線に流れる電流とタイミングを精度よく検出できる。
【解決手段】電流検出回路は、それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える。
【選択図】図１
【解決手段】電流検出回路は、それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、
電流検出回路。
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、
電流検出回路。
【請求項2】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数に応じた電流を流す、
請求項１に記載の電流検出回路。
請求項１に記載の電流検出回路。
【請求項3】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数が多いほど、より小さい電流を流す、
請求項２に記載の電流検出回路。
請求項２に記載の電流検出回路。
【請求項4】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとで、ビットごとに否定排他的論理和の演算を行った結果を転送する、
請求項１に記載の電流検出回路。
請求項１に記載の電流検出回路。
【請求項5】
前記複数の第１配線の電圧をセンスする複数のセンスアンプと、
前記検出部にて最小電流が流れる前記第１配線が検出されたタイミングで、前記複数のセンスアンプの出力信号を保持する複数の保持器と、を備える、
請求項１乃至４のいずれか一項に記載の電流検出回路。
前記検出部にて最小電流が流れる前記第１配線が検出されたタイミングで、前記複数のセンスアンプの出力信号を保持する複数の保持器と、を備える、
請求項１乃至４のいずれか一項に記載の電流検出回路。
【請求項6】
前記複数のセンスアンプのそれぞれは、対応する前記第１配線の電圧が閾値を超えたか否かで出力信号の論理を切り替える、
請求項５に記載の電流検出回路。
請求項５に記載の電流検出回路。
【請求項7】
前記閾値を時間に応じて制御する閾値制御回路を備える、
請求項６に記載の電流検出回路。
請求項６に記載の電流検出回路。
【請求項8】
前記複数の第１配線の電圧レベルは、前記複数の第１データのそれぞれと前記第２データとのビット演算結果に基づいて時間とともに変化し、
前記閾値制御回路は、初期状態では前記閾値を所定の電圧レベルに設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記閾値を時間に応じて変化させる、
請求項７に記載の電流検出回路。
前記閾値制御回路は、初期状態では前記閾値を所定の電圧レベルに設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記閾値を時間に応じて変化させる、
請求項７に記載の電流検出回路。
【請求項9】
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差する第１タイミングより遅い第２タイミング以降では、前記閾値を時間に応じて変化させる、
請求項８に記載の電流検出回路。
請求項８に記載の電流検出回路。
【請求項10】
前記閾値制御回路は、前記第２タイミング以降に、前記複数の第１配線の単位時間当たりの電圧変化量よりも大きい電圧変化量で前記閾値を変化させる、
請求項９に記載の電流検出回路。
請求項９に記載の電流検出回路。
【請求項11】
前記閾値制御回路は、前記第２タイミング以降では、前記閾値を時間に応じて線形に変化させる、
請求項９に記載の電流検出回路。
請求項９に記載の電流検出回路。
【請求項12】
前記検出部は、前記閾値制御回路が前記閾値を時間に応じて変化させる期間に、前記複数のセンスアンプの出力信号のうち最も早く論理が変化したタイミングで、最小電流が流れる前記第１配線を特定する、
請求項８に記載の電流検出回路。
請求項８に記載の電流検出回路。
【請求項13】
前記複数のセンスアンプのそれぞれは、
第１電圧ノードと第２電圧ノードとの間に接続される、互いに導電型の異なる第１トランジスタ及び第２トランジスタを含むインバータを有し、
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差するまでは前記第１電圧ノード及び前記第２電圧ノードをそれぞれ予め定めた初期電圧に設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記第１電圧ノード及び前記第２電圧ノードをそれぞれ時間に応じて変化させる、
請求項８に記載の電流検出回路。
第１電圧ノードと第２電圧ノードとの間に接続される、互いに導電型の異なる第１トランジスタ及び第２トランジスタを含むインバータを有し、
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差するまでは前記第１電圧ノード及び前記第２電圧ノードをそれぞれ予め定めた初期電圧に設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記第１電圧ノード及び前記第２電圧ノードをそれぞれ時間に応じて変化させる、
請求項８に記載の電流検出回路。
【請求項14】
前記複数の第１配線の電圧が前記閾値と交差する第１タイミングに合わせて、前記複数の第１配線の電圧レベルを保持する保持回路を備え、
前記閾値制御回路は、前記第１タイミング以降に、前記閾値をいったん引き上げた後に引き下げる制御を行い、
前記検出部は、前記第１タイミング以降に、前記保持回路で保持された前記複数の第１配線の電圧レベルと前記閾値制御回路で制御された前記閾値とが一致する第３タイミングで、最小電流が流れる第１配線を特定する、
請求項８に記載の電流検出回路。
前記閾値制御回路は、前記第１タイミング以降に、前記閾値をいったん引き上げた後に引き下げる制御を行い、
前記検出部は、前記第１タイミング以降に、前記保持回路で保持された前記複数の第１配線の電圧レベルと前記閾値制御回路で制御された前記閾値とが一致する第３タイミングで、最小電流が流れる第１配線を特定する、
請求項８に記載の電流検出回路。
【請求項15】
前記閾値制御回路は、前記第１タイミング以降に、前記閾値を線形に引き上げる第１期間と、前記第１期間の後に前記閾値を線形に引き下げる第２期間とを有し、
前記検出部は、前記第２期間内の前記第３タイミングで、最小の電流が流れる前記第１配線を特定する、
請求項１４に記載の電流検出回路。
前記検出部は、前記第２期間内の前記第３タイミングで、最小の電流が流れる前記第１配線を特定する、
請求項１４に記載の電流検出回路。
【請求項16】
前記複数の第１配線の電圧が前記閾値と交差するタイミングに合わせて、前記複数の第１配線の電圧レベルを所定の電圧ずつ低下させた電圧を保持する保持回路を備え、
前記検出部は、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降では、前記保持回路で保持された前記複数の第１配線の電圧のうち、前記閾値制御回路で制御された前記閾値に最も早く一致するタイミングで、最小電流が流れる前記第１配線を特定する、
請求項８に記載の電流検出回路。
前記検出部は、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降では、前記保持回路で保持された前記複数の第１配線の電圧のうち、前記閾値制御回路で制御された前記閾値に最も早く一致するタイミングで、最小電流が流れる前記第１配線を特定する、
請求項８に記載の電流検出回路。
【請求項17】
前記複数のメモリセルは、互いに交差する第１方向及び第２方向に沿って配置され、
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
請求項１乃至４のいずれか一項に記載の電流検出回路。
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
請求項１乃至４のいずれか一項に記載の電流検出回路。
【請求項18】
前記複数のメモリセルは、互いに交差する第１方向及び第２方向に沿って配置され、
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
請求項５に記載の電流検出回路。
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
請求項５に記載の電流検出回路。
【請求項19】
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、
前記検出部で検出された前記第１配線に流れる前記最小電流に基づいて、前記検出部で検出された前記第１配線に転送される前記第１データと前記第２データとの距離を計測する距離計測部と、を備える、
情報処理装置。
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、
前記検出部で検出された前記第１配線に流れる前記最小電流に基づいて、前記検出部で検出された前記第１配線に転送される前記第１データと前記第２データとの距離を計測する距離計測部と、を備える、
情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、電流検出回路及び情報処理装置に関する。
【背景技術】
【0002】
半導体デバイスの微細化及び集積度が進むに従って、従来はソフトウェアで行われていた膨大な量の演算処理を半導体デバイスで高速に行うことが可能になった。特に、半導体メモリを利用して、大量の積和演算などを高速に行うＣＩＭ（Computing In Memory）が注目されている。
【0003】
ＣＩＭでは、例えば、演算結果に応じて、ビット線等の配線に流れる電流を変化させる。この場合、電流の大きさと電流が変化するタイミングを精度よく検出する必要があるが、半導体デバイスの製造ばらつきなどにより、電流の大きさが変動したり、電流が変化するタイミングがずれたりして、正しい演算結果が得られないおそれがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許公開公報２０１２／０１２６７８３
【特許文献2】米国特許公開公報２０１８／０３４２２２９１
【特許文献3】特表２０２２－５１６０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一実施形態では、半導体デバイスの配線に流れる電流とタイミングを精度よく検出できる電流検出回路及び情報処理装置を提供するものである。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一実施形態によれば、それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、電流検出回路が提供される。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係る電流検出回路の基本概念を説明する図。
【図2A】第１データを構成する各ビットを記憶するメモリセルと、ワード線と、ビット線との配置を示す図。
【図2B】第１データの各ビットと第２データの対応ビットとの間で否定排他的論理和の演算を行う場合の真理値表を示す図。
【図3】距離の分布の一例を示す図。
【図4】各ビット線を流れる電流の検出方法を示す模式的なブロック図。
【図5】ＡＤＣの代わりにセンスアンプを設ける例を示すブロック図。
【図6】ビット線の電圧が時間とともに変化する様子を示す図。
【図7】（ａ）（ｂ）はセンスアンプの閾値の電圧レベルを複数通りに変化させる例を示す図。
【図8】タイミング生成回路の一例を示す回路図。
【図9】閾値制御が可能なセンスアンプの第１例を示す図。
【図11】閾値制御が可能なセンスアンプの第２例を示す図。
【図13】閾値制御が可能なセンスアンプの第３例を示す図。
【図14】第１電圧と第２電圧の電圧波形図。
【図16】（ａ）（ｂ）はセンスアンプの閾値を時間に応じて線形に変化させる例を示す図。
【図17】閾値を変化させるタイミングを説明する図。
【図18】第１の実施形態に係る電流検出回路の概略構成を示すブロック図。
【図19】１つのセンスアンプと対応するラッチ回路の接続を示す図。
【図20】２本のビット線の電圧が時間に応じて変化する様子を示す図。
【図25】第１又は第２の実施形態に係る電流検出回路と、距離計測部とを備える情報処理装置のブロック図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、電流検出回路及び情報処理装置の実施形態について説明する。以下では、電流検出回路及び情報処理装置の主要な構成部分を中心に説明するが、電流検出回路及び情報処理装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0009】
（電流検出回路の基本概念）
図１は一実施形態に係る電流検出回路の基本概念を説明する図である。図１は、複数の第１データと第２データとの乗算を行う例を示す。第１データと第２データは、互いに同じビット数を有するビット列データである。図１では、第１方向Ｘに複数の第１データが配置されており、複数の第１データの各ビットは第２方向Ｙに配置されている。第２データは１個だけであり、第２データの各ビットは第２方向Ｙに配置されている。第２データはクエリと呼ばれることもある。後述するように、複数の第１データを構成する各ビットは、例えばメモリセルに記憶される。本明細書では、第１データ及び第２データの各ビットが２値である例を説明するが、多値でもよい。第２データを構成する各ビットは、例えばそれぞれ異なるワード線ＷＬの信号論理に対応する。
図１は一実施形態に係る電流検出回路の基本概念を説明する図である。図１は、複数の第１データと第２データとの乗算を行う例を示す。第１データと第２データは、互いに同じビット数を有するビット列データである。図１では、第１方向Ｘに複数の第１データが配置されており、複数の第１データの各ビットは第２方向Ｙに配置されている。第２データは１個だけであり、第２データの各ビットは第２方向Ｙに配置されている。第２データはクエリと呼ばれることもある。後述するように、複数の第１データを構成する各ビットは、例えばメモリセルに記憶される。本明細書では、第１データ及び第２データの各ビットが２値である例を説明するが、多値でもよい。第２データを構成する各ビットは、例えばそれぞれ異なるワード線ＷＬの信号論理に対応する。
【0010】
図１は、複数の第１データのそれぞれと第２データとで、ビット演算を行う例を示す。ビット演算とは、例えば否定排他的論理和（ＸＮＯＲ）の演算である。複数の第１データのそれぞれと第２データとのビット演算結果は、それぞれ異なる第１配線（例えばビット線）に出力される。複数の第１データの数と複数の第１配線の数は同じである。
【0011】
図１では、第１データの各ビットのうち、第２データの対応ビットと同じビット値であるものを太字で示している。太字のビットの数が多いほど、否定排他的論理和の演算結果は大きくなる。右から三番目の第１データは、全ビットが第２データと同じであり、否定排他的論理和の演算結果は最大になる。ビット線には、否定排他的論理和の演算結果に応じた電流が流れる。例えば、第１データと第２データの全ビットが異なっていれば、各ビットの否定排他的論理和はゼロになるため、ビット線から各メモリセルに流れ込む電流は最大になる。一方、第１データと第２データの全ビットが同じであれば、各ビットの否定排他的論理和はいずれも１になるため、ビット線から各メモリセルに流れ込む電流はゼロになる。
【0012】
図２Ａは、第１データを構成する各ビットを記憶するメモリセルＭＣと、ワード線ＷＬ０、ＷＬ１と、ビット線ＢＬ０、ＢＬ１との配置を示す図である。図２Ｂは、第１データの各ビットと第２データの対応ビットとの間で否定排他的論理和の演算を行う場合の真理値表を示す図である。図２Ｂの真理値表における下向きの矢印は、否定排他的論理和の演算結果がゼロの場合を示す。この場合、ビット線ＢＬ０、ＢＬ１から該当メモリセルＭＣに電流が引き込まれる。各ビット線ＢＬ０、ＢＬ１には、対応する第１データと第２データとの間でビット演算を行った結果、一致するビット数に応じた電流が流れる。より具体的には、各ビット線ＢＬ０、ＢＬ１には、対応する第１データと第２データとの間でビット演算を行った結果、一致するビット数が多いほど、より小さい電流が流れる。すなわち、不一致のビット数が多いほど、より大きな電流がビット線を通って、不一致のビットに対応する各メモリセルＭＣに流れ込む。
【0013】
ビット線ＢＬ０、ＢＬ１から該当するメモリセルＭＣに電流が流れ込むと、そのビット線の電圧は低下する。よって、第１データと第２データとで、一致しないビット数が多いほど、対応するビット線の電圧はより低下する。
【0014】
第１データと第２データが、ビット数分の次元を持つベクトルである場合、第１データと第２データでビット演算を行うことで、第１データのベクトルと第２データのベクトルの距離を演算できる。第１データと第２データでビットごとに否定排他的論理和の演算を行う場合、ビット線を流れる電流が最小の場合は、第１データのベクトルと第２データのベクトルの距離が最小であることを示す。逆に、ビット線を流れる電流が最大の場合は、第１データのベクトルと第２データのベクトルの距離が最大であることを示す。
【0015】
図３は距離の分布の一例を示す図であり、横軸は距離、縦軸は出現頻度である。図３は、距離が正規分布の例を示す。第１データと第２データの距離が小さいほど、また距離が大きいほど、出現頻度は減少する。第１データと第２データの距離を演算する際、距離が最小又は最大となる第１データと第２データを検出したい場合がある。本実施形態では、第１データと第２データのビットごとの否定排他的論理和の演算結果が最小となる値、すなわち最小の距離を検出することを特徴とする。
【0016】
図４は各ビット線ＢＬを流れる電流の検出方法を示す模式的なブロック図である。各ビット線ＢＬを流れる電流を検出するには、各ビット線ＢＬの一端にアナログ－デジタル変換器（以下、ＡＤＣ）２を接続することが考えられる。しかしながら、ＡＤＣ２は回路面積が大きいことから、ビット線ＢＬごとに別々にＡＤＣ２を接続すると、回路規模が大きくなる。そこで、図４は、複数のビット線ＢＬのいずれか一つを選択する選択器３と、選択器３に接続されるＡＤＣ２と、信号処理部４とを備える例を示す。選択器３で選択されたビット線ＢＬ上のデータがＡＤＣ２に入力されてＡＤ変換される。ＡＤＣ２でＡＤ変換されたデジタル信号は、信号処理部４に入力されて、例えば第１データと第２データの最短距離が演算される。
【0017】
ＡＤＣ２は、デジタル信号のビット数にもよるが、回路面積が大きい。そこで、ＡＤＣ２を用いずにＡＤ変換することも考えられる。図５はＡＤＣ２の代わりにセンスアンプ５を設ける例を示すブロック図である。図５では、第１方向Ｘに配列されて第２方向Ｙに延びる複数のビット線ＢＬの各一端に複数のセンスアンプ５を接続して、ビット線ＢＬを流れる電流を電圧に変換する。複数のセンスアンプ５は、各ビット線ＢＬの電圧が所定の閾値を超えたか否かを示す２値の電圧信号を出力する。各センスアンプ５から出力された２値の電圧信号は、デジタル信号として扱うことができる。
【0018】
センスアンプ５は、少数のトランジスタで構成できるため、ＡＤＣ２よりもはるかに回路規模を削減できる。そこで、第１の実施形態に係る電流検出回路では、センスアンプ５を用いることを特徴とする。
【0019】
センスアンプ５を用いることで、例えば複数の第１配線のうち、最大の電流が流れる第１配線、又は最小の電流が流れる第１配線を検出することができる。以下では、第１配線がビット線ＢＬである例を説明する。
【0020】
図６はビット線の電圧が時間とともに変化する様子を示す図である。図６の横軸は時間、縦軸はビット線の電圧レベルである。ビット線の延びる方向に配置される複数のメモリセルＭＣからなるセル列と複数のワード線との否定排他的論理和の演算結果により、ビット線の電圧レベルは時間とともに変化する。より具体的には、否定排他的論理和の演算結果により、ビット線を流れる電流が変化し、それに応じてビット線の電圧は時間とともに線形に変化する。ビット線の電圧は、接地レベル以下にはならないため、図６に示すように、接地レベルでクリップされる。
【0021】
例えば、複数のビット線のうち最大の電流が流れるビット線ＢＬａを検出するには、例えば時刻ｔ１で各ビット線の電圧レベルを測定することが考えられる。時刻ｔ１では、最大の電流が流れるビット線ＢＬａの電圧レベルはクリップされるが、他のビット線の電圧レベルはクリップ電圧まで達していないため、各ビット線の電圧レベルを測定することで、クリップ電圧に達したビット線ＢＬａを、最大の電流が流れるビット線として検出することができる。しかしながら、時刻ｔ１では、複数のビット線の電圧レベルの差はわずかであり、センスアンプ５の製造ばらつきによるマージンを確保できないことから、最大の電流が流れるビット線ＢＬａを正しく検出できないおそれがある。
【0022】
一方、複数のビット線のうち最小の電流が流れるビット線ＢＬｂを検出するには、例えば時刻ｔ３で各ビット線の電圧レベルを測定することが考えられる。センスアンプ５の閾値Ｖthを、図６の破線で示す電圧レベルに設定すると、時刻ｔ３において、最小の電流が流れるビット線ＢＬｂの電圧レベルが閾値と一致し、このビット線が接続されるセンスアンプ５の出力信号の論理が反転する。このとき、他のすべてのビット線が接続されるセンスアンプ５の出力信号の論理はすでに反転している。時刻ｔ３では、最小の電流が流れるビット線ＢＬｂの電圧レベルと、２番目に小さな電流が流れるビット線ＢＬｃの電圧レベルとの間の電圧差は、センスアンプ５の製造ばらつきのマージンを確保できる以上の大きさである。また、最小電流が流れるビット線ＢＬｂが接続されるセンスアンプ５の出力信号の論理が反転する時刻ｔ３と、２番目に小さな電流が流れるビット線ＢＬｃが接続されるセンスアンプ５の出力信号の論理が反転する時刻ｔ２との時間差も、センスアンプ５の製造ばらつきのマージンを確保できる以上の大きさである。
【0023】
このように、最大の電流が流れるビット線ＢＬａを精度よく検出するのは容易ではないが、最小の電流が流れるビット線ＢＬｂを精度よく検出するのは比較的容易である。
【0024】
上述したように、複数のビット線の中で最小の電流が流れるビット線ＢＬｂを検出するには、センスアンプ５の閾値の電圧レベルを適切に設定する必要がある。図７はセンスアンプ５の閾値の電圧レベルを複数通りに変化させる例を示す図である。図７（ａ）は、図６と同様に、ビット線の電圧が時間に応じて変化する様子を示す図である。図７（ｂ）は、センスアンプ５の出力信号の電圧レベルが時間に応じて変化する様子を示す図である。図７（ｂ）の横軸は時間、縦軸は電圧レベルである。
【0025】
図７からわかるように、閾値の電圧レベルを最適な電圧レベルよりも高く設定すると、すべてのセンスアンプ５の出力信号の論理が遷移し、どのビット線に最小の電流が流れるのかを正しく検出できない。また、複数のセンスアンプ５の出力信号の論理が遷移したか否かは、複数のセンスアンプ５の後段に接続されるタイミング生成回路を介して判断されるため、複数のセンスアンプ５の出力信号が遷移するタイミングよりも遅れてしまう。
【0026】
図８はタイミング生成回路６の一例を示す回路図である。図８のタイミング生成回路６は、各ビット線の電圧が閾値より大きいか否かを検出する複数のインバータからなる複数のセンスアンプ５の後段に接続されており、例えば複数のＮＯＲ回路と複数のＮＡＮＤ回路を組み合わせて構成される。ＮＡＮＤ回路とＮＯＲ回路の接続段数が多くなるほど、タイミング生成回路６の出力信号が遷移するのに時間がかかり、閾値とビット線の電圧が交差したタイミングを遅れて検出することになる。
【0027】
このため、最小の電流が流れるビット線を検出するには、最小の電流が流れるビット線以外のすべてのビット線が接続される各センスアンプ５の出力信号の論理が遷移するタイミングから、最小の電流が流れるビット線が接続されるセンスアンプ５の出力信号の論理が遷移するタイミングまでの時間差が十分にないと、最小の電流が流れるビット線を精度よく検出できない。
【0028】
センスアンプ５の閾値を制御するには、複数の方法が考えられる。図９は閾値制御が可能なセンスアンプ５の第１例を示す図である。図９のセンスアンプ５は、閾値が互いに異なる２つのインバータ７ａ、７ｂを有し、いずれか一方のインバータを選択できるようにする。インバータ７ａ、７ｂの閾値は製造ばらつき等により変動するおそれがある。このため、図９のセンスアンプ５では、閾値Ｖth1を有するインバータ７ａと、閾値Ｖth1よりも大きい閾値Ｖth2を有するインバータ７ｂを想定していたとしても、製造ばらつきにより、閾値Ｖth2が閾値Ｖth1よりも小さくなるおそれがある。
【0029】
図１０は図９のセンスアンプ５の閾値Ｖth1とＶth2の大小関係を模式的に示す図である。図１０の横軸は閾値Ｖth1、縦軸は閾値Ｖth2である。Ｖth2＞Ｖth1となるように設計したとしても、製造ばらつき等により、図１０の破線範囲ｒ１でＶth1とＶth2が変動するため、場合によっては、Ｖth1とＶth2の大小関係が逆転するおそれがある。
【0030】
図９のセンスアンプ５の不具合を回避するには、２つのインバータ７ａ、７ｂの閾値Ｖth1、Ｖth2を大きく相違させるように設計する必要があり、センスアンプ５の設計が複雑になる。
【0031】
図１１は閾値制御が可能なセンスアンプ５の第２例を示す図である。図１１のセンスアンプ５は、カスコード接続されるＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２からなるインバータ７と、インバータ７の出力ノードと接地ノードの間にカスコード接続される２つのＮＭＯＳトランジスタＱ３、Ｑ４とを有する。インバータ７内のＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２と、ＮＭＯＳトランジスタＱ３のゲートには、ビット線ＢＬが接続される。ＮＭＯＳトランジスタＱ３の閾値Ｖth2を、インバータ７の閾値Ｖth1よりも大きくし、ＮＭＯＳトランジスタＱ４のゲートには、ＮＭＯＳトランジスタＱ３を有効にするためのイネーブル信号Ｖth2_ENが入力される。
【0032】
【0033】
図１１のセンスアンプ５は、インバータ７内のＮＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ３のゲート及びソースを共通化することで、Ｖth2＞Ｖth1の関係を維持しやすくなるが、製造ばらつき等により、図１２の破線範囲ｒ２内で閾値Ｖth1、Ｖth2が変動するため、ビット線ＢＬの電圧レベルにより、センスアンプ５の出力信号の論理が変化するおそれがある。
【0034】
図１３は閾値制御が可能なセンスアンプ５の第３例を示す図である。図１３のセンスアンプ５は、第１電圧ノードと第２電圧ノードの間にカスコード接続されるＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を有する。第１電圧ノードの第１電圧Ｖdと第２電圧ノードの第２電圧Ｖsは、閾値制御回路９により可変制御される。
【0035】
図１４は第１電圧Ｖdと第２電圧Ｖsの電圧波形図である。図１４に示すように、閾値制御回路９は、初期状態では第１電圧Ｖdと第２電圧Ｖsをそれぞれ固定の電圧レベルに設定し、すべてのビット線の電圧が閾値と交差するタイミングｔ１で第１電圧Ｖdと第２電圧Ｖsを時間に応じて変化させる。図１４の例では、タイミングｔ１以降に、第１電圧Ｖdと第２電圧Ｖsをそれぞれ時間に応じて線形に低下させる例を示すが、第１電圧Ｖdと第２電圧Ｖsを非線形に変化させてもよい。
【0036】
図１５は図１３のセンスアンプ５の閾値Ｖth1とＶth2の大小関係を模式的に示す図である。図１３のセンスアンプ５では、第１電圧Ｖdと第２電圧Ｖsを同期して変化させるため、図１５に示すように、変更する前の閾値Ｖth1と変更後の閾値Ｖth2との電圧差を時間に応じて変化させることができ、製造ばらつきの影響を受けにくくなる。そこで、本実施形態では、例えば、図１３の回路構成のセンスアンプ５を用いる。
【0037】
（第１の実施形態）
第１の実施形態に係る電流検出回路は、複数のビット線のうち最小の電流が流れるビット線を検出することを特徴とする。第１の実施形態に係る電流検出回路では、最小電流が流れるビット線を検出するために、複数のビット線が接続される複数のセンスアンプ５を用いる。
第１の実施形態に係る電流検出回路は、複数のビット線のうち最小の電流が流れるビット線を検出することを特徴とする。第１の実施形態に係る電流検出回路では、最小電流が流れるビット線を検出するために、複数のビット線が接続される複数のセンスアンプ５を用いる。
【0038】
図１６はセンスアンプ（ＳＡ）５の閾値を時間に応じて線形に変化させる例を示す図である。図１６（ａ）は、ビット線ＢＬの電圧が時間に応じて変化する様子を示す図であり、横軸は時間、縦軸はビット線の電圧レベルである。図１６（ａ）には、流れる電流がそれぞれ異なる複数のビット線の電圧変化が図示されている。傾きが最小のビット線が最小の電流が流れるビット線である。
【0039】
【0040】
図１６（ａ）の破線は、閾値制御回路９が制御する閾値の電圧レベルが時間に応じて変化する様子を示す。閾値とビット線の電圧とが交差するタイミングで、センスアンプ５の出力信号の論理が変化する。
【0041】
図１６（ａ）の時刻ｔ１で、最小の電流が流れるビット線の電圧と閾値が交差し、センスアンプ５の出力信号の論理が変化する。よって、センスアンプ５の出力信号の論理が変化したことを例えば図８のタイミング生成回路６で検出することで、最小電流が流れるビット線を検出できる。タイミング生成回路６を通過するのに時間を要するため、最小電流が流れるビット線を検出して、すべてのビット線の電圧をラッチ（保持）するタイミングは、時刻ｔ２となる。
【0042】
図１６（ａ）の場合、閾値制御回路９は、所定のタイミングｔ０以降で、閾値を線形に変化させる。最小の電流が流れるビット線を精度よく検出するには、閾値が変化し始める所定のタイミングｔ０と閾値の傾きを適切に設定する必要がある。
【0043】
図１７は閾値を変化させるタイミングを説明する図である。図１７の場合、閾値制御回路９は、初期状態では閾値を所定の電圧に設定する。所定の電圧は、すべてのビット線の電圧と交差するような電圧レベルに設定する。
【0044】
閾値制御回路９は、すべてのビット線の電圧が閾値と交差する第１タイミングｔ１１より後の第２タイミングｔ１２から閾値を時間に応じて線形に変化させる。その後、後述する検出部１５は、第３タイミングｔ１３で、複数のビット線の電圧のうち、閾値と最初に交差する電圧を有するビット線を最小の電流が流れるビット線として検出し、ラッチ群１６は、第４タイミングｔ１４でセンスアンプ群１３の出力信号を保持する。
【0045】
第２タイミングｔ１２から閾値を変化させる際に、閾値の傾きを急峻にすると、最小の電流が流れるビット線の電圧が閾値と一致するタイミングと、２番目に小さな電流が流れるビット線の電圧が閾値と一致するタイミングとの時間差が短くなり、製造ばらつき等によるマージンを確保できなくなるおそれがある。逆に閾値の傾きを緩くしすぎると、ビット線の電圧と閾値とが交差しなくなるおそれがある。よって、閾値制御回路９は、適切な傾きで閾値を変化させる。
【0046】
図１８は第１の実施形態に係る電流検出回路１０の概略構成を示すブロック図である。図１８の電流検出回路１０は、セルアレイ１１と、ロウ制御回路１２と、センスアンプ群１３と、閾値制御回路９と、検出部１５と、ラッチ群１６とを備える。
【0047】
セルアレイ１１は、図５に示すように、第１方向Ｘ及び第２方向Ｙに配列された複数のメモリセルＭＣを有する。各メモリセルＭＣはＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）等の揮発メモリである。あるいは、各メモリセルＭＣは、ＮＡＮＤフラッシュメモリ等の不揮発メモリで構成してもよい。
【0048】
セルアレイ１１には、第２方向Ｙに配列された複数のメモリセルＭＣからなるセル列ごとに第１配線ＢＬが配置されている。また、セルアレイ１１には、第１方向Ｘに配列された複数のメモリセルＭＣからなるセル行ごとに第２配線ＷＬが配置されている。本明細書では、第１配線をビット線、第２配線をワード線と呼ぶことがある。
【0049】
図１で説明したように、セルアレイ１１内の各メモリセルＭＣは、複数のセル列のそれぞれと複数のワード線との間で、ビットごとに否定排他的論理和を演算する。本明細書では、セル列を第１データと呼び、複数のワード線を総称して第２データと呼び、各ワード線を第２データの各ビットと呼ぶことがある。
【0050】
セル列と複数のワード線との間での否定排他的論理和の演算結果によって、ビット線を流れる電流が変化する。具体的には、セル列を構成する第１データの各ビットと、複数のワードからなる第２データの各ビットとでビット演算を行い、ビット演算の結果によりビット線を流れる電流を変化させる。この場合、ビット同士が一致する割合が大きいほど、ビット線を流れる電流はより小さくなる。
【0051】
複数のワード線の電圧は、ロウ制御回路１２により制御される。ロウ制御回路１２は、外部から入力されるクエリに基づいて、各ワード線の電圧を制御する。センスアンプ群１３は、複数のセンスアンプ５を有する。セルアレイ１１の第１方向Ｘに配列される複数のビット線は、対応するセンスアンプ５に接続されている。
【0052】
ラッチ群１６は、複数のラッチ回路を有する。複数のラッチ回路は、複数のセンスアンプ５に対応して設けられる。
【0053】
図１９は１つのセンスアンプ５と対応するラッチ回路１７の接続を示す図である。後述するように、複数のセンスアンプ５のうち、最小電流が流れるビット線が検出されたタイミングに合わせて、すべてのセンスアンプ５の出力信号が対応するラッチ回路１７でラッチされる。
【0054】
各センスアンプ５は、対応するビット線の電圧を閾値と比較して、その比較結果を示す信号を出力する。より具体的には、各センスアンプ５は、対応するビット線のデータ（電圧）が閾値を超えたか否かで出力信号の論理を切り替える。
【0055】
各センスアンプ５の閾値は、閾値制御回路９により制御される。閾値制御回路９は、初期状態では所定の電圧レベルであり、すべてのビット線の電圧が閾値と交差するタイミング以降に、閾値を時間に応じて変化させる。すなわち、閾値制御回路９は、電流検出回路１０が動作を開始してしばらくの間は、閾値の電圧レベルを固定にする。また、閾値制御回路９は、すべてのビット線の電圧が閾値と交差するタイミング以降では、閾値を時間とともに変化させる。
【0056】
例えば、閾値制御回路９は、すべてのビット線の電圧が閾値と交差する第１タイミングより遅い第２タイミング以降では、閾値を時間に応じて変化させる。
【0057】
より具体的には、閾値制御回路９は、第２タイミング以降では、複数のビット線上の単位時間当たりの電圧変化量よりも大きい電圧変化量で閾値を変化させる。これにより、閾値はビット線の電圧と必ず交差するようになる。
【0058】
閾値制御回路９は、すべてのビット線の電圧が閾値と交差するタイミング以降では、閾値を時間に応じて線形に変化させてもよい。
【0059】
検出部１５は、複数のビット線のうち、最小電流が流れるビット線を検出する。検出部１５は、閾値制御回路９が閾値を時間に応じて変化させる間に、複数のセンスアンプ５の出力信号のうち最も早く論理が変化したタイミングで、最小電流が流れるビット線を特定してもよい。より詳細には、検出部１５は、閾値制御回路９が閾値を時間に応じて変化させる期間に、複数のセンスアンプ５の出力信号のうち最も早く論理が変化したタイミングで、最小電流が流れる第１配線を特定する。
【0060】
図１８のセンスアンプ５の主要部は、例えば図１３と同様の回路構成からなるインバータを有する。図１３の第１電圧ノードの第１電圧Ｖdと第２電圧ノードの第２電圧Ｖsは、閾値制御回路９により制御される。閾値制御回路９は、すべてのビット線の電圧が閾値と交差するタイミング以降に、第１電圧Ｖdと第２電圧Ｖsを例えば図１４のように変化させる。
【0061】
このように、第１の実施形態では、センスアンプ５の閾値の電圧レベルを固定にした状態ですべてのビット線の電圧が閾値と交差する第１タイミングの後の第２タイミング以降では、閾値を時間に応じて変化させる。その後、閾値と最初に電圧が交差するビット線を最小の電流が流れるビット線として検出する。これにより、簡易な回路構成にて、最小の電流が流れるビット線を精度よく検出できる。
【0062】
本実施形態によれば、第１データ及び第２データのビット数が多くても、また、第１データの数が多くても、回路規模を大きくすることなく、迅速に最小の電流を流す第１データを検出できる。
【0063】
また、第１データと第２データのビット演算はメモリセルＭＣを用いて行えるため、既存の揮発メモリ又は不揮発メモリを流用して電流検出回路１０を構成できる。
【0064】
（第２の実施形態）
製造ばらつき等により、ビット線に流れる電流が変動し、結果としてビット線の電圧が変動する場合がある。
製造ばらつき等により、ビット線に流れる電流が変動し、結果としてビット線の電圧が変動する場合がある。
【0065】
図２０は、２本のビット線の電圧が時間に応じて変化する様子を示す図である。図２０は、２本のビット線ＢＬ１、ＢＬ２に本来は同じ電流が流れるべきところ、製造ばらつき等により互いに相違する電流が流れて、結果としてビット線ＢＬ１、ＢＬ２の電圧にずれが生じる例を示す。
【0066】
図２０の場合、ビット線ＢＬ１、ＢＬ２では、それぞれ別個に閾値Ｖth1、Ｖth2を設定する必要がある。閾値制御回路９は、図１７と同様に、初期状態では固定電圧レベルで、すべてのビット線の電圧が閾値と一致する第１タイミングの後に、時間に応じて電圧が変化する閾値Ｖth1、Ｖth2を生成する。第１タイミングｔ１は、ビット線ＢＬ１、ＢＬ２のいずれも同じである。これに対して、第２タイミングｔ２以降にビット線ＢＬ１、ＢＬ２の電圧と閾値が一致するタイミングｔ３ａ、ｔ３ｂはそれぞれ相違する。これでは、最小の電流が流れるビット線を正しく検出することはできない。
【0067】
図２１は図２０の不具合を解消する第１例を示す図である。図２１では、閾値が固定電圧レベルのときにビット線ＢＬ１、ＢＬ２の電圧が閾値と交差する第１タイミングｔ１で、ビット線ＢＬ１、ＢＬ２の電圧を保持回路で保持する。また、第１タイミング以降、閾値制御回路９は、いったん閾値電圧を時間に応じて引き上げて、その後に第２タイミングｔ２において時間に応じて引き下げる制御を行う。
【0068】
検出部１５は、第１タイミングｔ１で保持されたビット線ＢＬ１、ＢＬ２の電圧が閾値と交差する第３タイミングｔ３で、最小の電流が流れるビット線を検出する。
【0069】
第１タイミングｔ１以降、閾値電圧を引き上げてから引き下げることで、ビット線ＢＬ１、ＢＬ２の電圧レベルが製造ばらつきにより変化しても、いずれのビット線ＢＬ１、ＢＬ２でも第３タイミングｔ３は同じになる。これにより、製造ばらつき等によるビット線ＢＬ１、ＢＬ２の電圧変動の影響を受けることなく、最小の電流を流すビット線を検出できる。
【0070】
より詳細には、閾値制御回路９は、第１タイミング以降に、閾値を線形に引き上げる第１期間と、第１期間の後に閾値を線形に引き下げる第２期間とを有する。検出部１５は、第２期間内の第３タイミングで、最小の電流が流れる第１配線（ビット線）を特定する。
【0071】
図２２は図２０の不具合を解消する第２例を示す図である。図２２では、閾値制御回路９が生成する閾値は図２０と同じであるが、すべてのビット線の電圧が閾値と交差する第１タイミングｔ１で、すべてのビット線の電圧を所定の電圧ずつ引き下げて保持し、第２タイミングｔ２以降に閾値を線形に引き下げ、保持された各ビット線の電圧と閾値とを比較する。
【0072】
これにより、図２１と同様に、ビット線ＢＬ１、ＢＬ２のいずれにおいても、同じ第３タイミングｔ３で、閾値と同じ電圧になり、最小の電流が流れるビット線を精度よく検出可能となる。
【0073】
図２１の第１例は、図１８の電流検出回路１０に保持回路１８を追加することにより実現できる。図２３は図２１の第１例に対応する電流検出回路１０のブロック図である。図２３の保持回路１８は、上述したように、閾値を固定の電圧レベルにした状態ですべてのビット線の電圧が閾値と交差する第１タイミングで、すべてのビット線の電圧を保持する。その後、閾値制御回路９は閾値を時間に応じて線形に変化させ、保持されたビット線の電圧が閾値と最初に交差する第３タイミングで、最小の電流が流れるビット線を検出する。
【0074】
図２２の第２例は、閾値が固定の電圧レベルのときに全てのビット線の電圧が閾値と交差する第１タイミングで、各ビット線の電圧を所定の電圧ずつ引き下げた状態で保持する保持回路１９が必要となる。図２４は図２２の第２例に対応する電流検出回路１０のブロック図である。図２４の電流検出回路１０は、図２３の保持回路１８とは異なる構成の保持回路１９を有する。保持回路１９は、すべてのビット線の電圧が閾値と交差する第１タイミングｔ１で、すべてのビット線の電圧を所定の電圧ずつ引き下げて保持する。図２４の電流検出回路１０内の閾値制御回路９は、図１８と同様に、第２タイミングまでは固定の電圧レベルで、第２タイミング以降は時間に応じて電圧レベルが変化する閾値を生成する。
【0075】
このように、第２の実施形態では、ビット線を流れる電流が製造ばらつき等により変動しても、閾値を固定電圧レベルにしている状態ですべてのビット線の電圧が閾値に一致する第１タイミング以降に閾値を時間に応じて引き上げた後に、時間に応じて引き下げることで、すべてのビット線で同タイミングに閾値と一致させることができる。あるいは、閾値を固定電圧レベルにしている状態ですべてのビット線の電圧が閾値に一致する第１タイミングで、各ビット線の電圧を所定の電圧ずつ低下させた電圧を保持し、保持された電圧と、時間に応じて変化する閾値とを比較するため、すべてのビット線の電圧が閾値に一致するタイミングを揃えることができる。
【0076】
（第３の実施形態）
第１及び第２の実施形態に係る電流検出回路１０は、第１データと第２データとの距離を計測する用途で使用することができる。
第１及び第２の実施形態に係る電流検出回路１０は、第１データと第２データとの距離を計測する用途で使用することができる。
【0077】
図２５は、第１又は第２の実施形態に係る電流検出回路１０と、距離計測部２１とを備える情報処理装置２０のブロック図である。距離計測部２１は、検出部で検出された第１配線に流れる最小電流に基づいて、検出部で検出された第１配線に転送される第１データと第２データとの距離を計測する。図２５は、図１８のブロック構成に距離計測部２１を追加したブロック構成を示すが、図２３又は図２４のブロック構成に距離計測部２１を追加したブロック構成にしてもよい。
【0078】
第１データの数が多い場合でも、第１データの各ビットをメモリセルＭＣに記憶し、メモリセルＭＣとワード線を用いて否定排他的論理和の演算を行い、その演算結果に応じてビット線を流れる電流を変化させることにより、簡易な構成で、最小の距離を迅速に計測できる。
［付記］
［付記］
【0079】
［項目１］
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、
電流検出回路。
［項目２］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数に応じた電流を流す、
項目１に記載の電流検出回路。
［項目３］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数が多いほど、より小さい電流を流す、
項目２に記載の電流検出回路。
［項目４］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとで、ビットごとに否定排他的論理和の演算を行った結果を転送する、
項目１乃至３のいずれか一項に記載の電流検出回路。
［項目５］
前記複数の第１配線の電圧をセンスする複数のセンスアンプと、
前記検出部にて最小電流が流れる前記第１配線が検出されたタイミングで、前記複数のセンスアンプの出力信号を保持する複数の保持器と、を備える、
項目１乃至４のいずれか一項に記載の電流検出回路。
［項目６］
前記複数のセンスアンプのそれぞれは、対応する前記第１配線の電圧が閾値を超えたか否かで出力信号の論理を切り替える、
項目５に記載の電流検出回路。
［項目７］
前記閾値を時間に応じて制御する閾値制御回路を備える、
項目６に記載の電流検出回路。
［項目８］
前記複数の第１配線の電圧レベルは、前記複数の第１データのそれぞれと前記第２データとのビット演算結果に基づいて時間とともに変化し、
前記閾値制御回路は、初期状態では前記閾値を所定の電圧レベルに設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記閾値を時間に応じて変化させる、
項目７に記載の電流検出回路。
［項目９］
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差する第１タイミングより遅い第２タイミング以降では、前記閾値を時間に応じて変化させる、
項目８に記載の電流検出回路。
［項目１０］
前記閾値制御回路は、前記第２タイミング以降に、前記複数の第１配線の単位時間当たりの電圧変化量よりも大きい電圧変化量で前記閾値を変化させる、
項目９に記載の電流検出回路。
［項目１１］
前記閾値制御回路は、前記第２タイミング以降では、前記閾値を時間に応じて線形に変化させる、
項目９又は１０に記載の電流検出回路。
［項目１２］
前記検出部は、前記閾値制御回路が前記閾値を時間に応じて変化させる期間に、前記複数のセンスアンプの出力信号のうち最も早く論理が変化したタイミングで、最小電流が流れる前記第１配線を特定する、
項目８乃至１１のいずれか一項に記載の電流検出回路。
［項目１３］
前記複数のセンスアンプのそれぞれは、
第１電圧ノードと第２電圧ノードとの間に接続される、互いに導電型の異なる第１トランジスタ及び第２トランジスタを含むインバータを有し、
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差するまでは前記第１電圧ノード及び前記第２電圧ノードをそれぞれ予め定めた初期電圧に設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記第１電圧ノード及び前記第２電圧ノードをそれぞれ時間に応じて変化させる、
項目８乃至１２のいずれか一項に記載の電流検出回路。
［項目１４］
前記複数の第１配線の電圧が前記閾値と交差する第１タイミングに合わせて、前記複数の第１配線の電圧レベルを保持する保持回路を備え、
前記閾値制御回路は、前記第１タイミング以降に、前記閾値をいったん引き上げた後に引き下げる制御を行い、
前記検出部は、前記第１タイミング以降に、前記保持回路で保持された前記複数の第１配線の電圧レベルと前記閾値制御回路で制御された前記閾値とが一致する第３タイミングで、最小電流が流れる第１配線を特定する、
項目８乃至１３のいずれか一項に記載の電流検出回路。
［項目１５］
前記閾値制御回路は、前記第１タイミング以降に、前記閾値を線形に引き上げる第１期間と、前記第１期間の後に前記閾値を線形に引き下げる第２期間とを有し、
前記検出部は、前記第２期間内の前記第３タイミングで、最小の電流が流れる前記第１配線を特定する、
項目１４に記載の電流検出回路。
［項目１６］
前記複数の第１配線の電圧が前記閾値と交差するタイミングに合わせて、前記複数の第１配線の電圧レベルを所定の電圧ずつ低下させた電圧を保持する保持回路を備え、
前記検出部は、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降では、前記保持回路で保持された前記複数の第１配線の電圧のうち、前記閾値制御回路で制御された前記閾値に最も早く一致するタイミングで、最小電流が流れる前記第１配線を特定する、
項目８乃至１３のいずれか一項に記載の電流検出回路。
［項目１７］
前記複数のメモリセルは、互いに交差する第１方向及び第２方向に沿って配置され、
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
項目１乃至１６のいずれか一項に記載の電流検出回路。
［項目１８］
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、
前記検出部で検出された前記第１配線に流れる前記最小電流に基づいて、前記検出部で検出された前記第１配線に転送される前記第１データと前記第２データとの距離を計測する距離計測部と、を備える、
情報処理装置。
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、
電流検出回路。
［項目２］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数に応じた電流を流す、
項目１に記載の電流検出回路。
［項目３］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数が多いほど、より小さい電流を流す、
項目２に記載の電流検出回路。
［項目４］
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとで、ビットごとに否定排他的論理和の演算を行った結果を転送する、
項目１乃至３のいずれか一項に記載の電流検出回路。
［項目５］
前記複数の第１配線の電圧をセンスする複数のセンスアンプと、
前記検出部にて最小電流が流れる前記第１配線が検出されたタイミングで、前記複数のセンスアンプの出力信号を保持する複数の保持器と、を備える、
項目１乃至４のいずれか一項に記載の電流検出回路。
［項目６］
前記複数のセンスアンプのそれぞれは、対応する前記第１配線の電圧が閾値を超えたか否かで出力信号の論理を切り替える、
項目５に記載の電流検出回路。
［項目７］
前記閾値を時間に応じて制御する閾値制御回路を備える、
項目６に記載の電流検出回路。
［項目８］
前記複数の第１配線の電圧レベルは、前記複数の第１データのそれぞれと前記第２データとのビット演算結果に基づいて時間とともに変化し、
前記閾値制御回路は、初期状態では前記閾値を所定の電圧レベルに設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記閾値を時間に応じて変化させる、
項目７に記載の電流検出回路。
［項目９］
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差する第１タイミングより遅い第２タイミング以降では、前記閾値を時間に応じて変化させる、
項目８に記載の電流検出回路。
［項目１０］
前記閾値制御回路は、前記第２タイミング以降に、前記複数の第１配線の単位時間当たりの電圧変化量よりも大きい電圧変化量で前記閾値を変化させる、
項目９に記載の電流検出回路。
［項目１１］
前記閾値制御回路は、前記第２タイミング以降では、前記閾値を時間に応じて線形に変化させる、
項目９又は１０に記載の電流検出回路。
［項目１２］
前記検出部は、前記閾値制御回路が前記閾値を時間に応じて変化させる期間に、前記複数のセンスアンプの出力信号のうち最も早く論理が変化したタイミングで、最小電流が流れる前記第１配線を特定する、
項目８乃至１１のいずれか一項に記載の電流検出回路。
［項目１３］
前記複数のセンスアンプのそれぞれは、
第１電圧ノードと第２電圧ノードとの間に接続される、互いに導電型の異なる第１トランジスタ及び第２トランジスタを含むインバータを有し、
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差するまでは前記第１電圧ノード及び前記第２電圧ノードをそれぞれ予め定めた初期電圧に設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記第１電圧ノード及び前記第２電圧ノードをそれぞれ時間に応じて変化させる、
項目８乃至１２のいずれか一項に記載の電流検出回路。
［項目１４］
前記複数の第１配線の電圧が前記閾値と交差する第１タイミングに合わせて、前記複数の第１配線の電圧レベルを保持する保持回路を備え、
前記閾値制御回路は、前記第１タイミング以降に、前記閾値をいったん引き上げた後に引き下げる制御を行い、
前記検出部は、前記第１タイミング以降に、前記保持回路で保持された前記複数の第１配線の電圧レベルと前記閾値制御回路で制御された前記閾値とが一致する第３タイミングで、最小電流が流れる第１配線を特定する、
項目８乃至１３のいずれか一項に記載の電流検出回路。
［項目１５］
前記閾値制御回路は、前記第１タイミング以降に、前記閾値を線形に引き上げる第１期間と、前記第１期間の後に前記閾値を線形に引き下げる第２期間とを有し、
前記検出部は、前記第２期間内の前記第３タイミングで、最小の電流が流れる前記第１配線を特定する、
項目１４に記載の電流検出回路。
［項目１６］
前記複数の第１配線の電圧が前記閾値と交差するタイミングに合わせて、前記複数の第１配線の電圧レベルを所定の電圧ずつ低下させた電圧を保持する保持回路を備え、
前記検出部は、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降では、前記保持回路で保持された前記複数の第１配線の電圧のうち、前記閾値制御回路で制御された前記閾値に最も早く一致するタイミングで、最小電流が流れる前記第１配線を特定する、
項目８乃至１３のいずれか一項に記載の電流検出回路。
［項目１７］
前記複数のメモリセルは、互いに交差する第１方向及び第２方向に沿って配置され、
それぞれが前記第１方向に延びるとともに前記第２方向に沿って配置され、対応する前記メモリセルの書き込み及び読出しを制御し、前記第２データに応じた電圧に設定される複数の第２配線をさらに備え、
前記複数の第１配線のそれぞれは、前記第２方向に配置される複数の前記メモリセルから読み出された前記複数の第１データと、前記第２方向に配置される前記複数の第２配線の前記第２データとのビット演算結果を転送する、
項目１乃至１６のいずれか一項に記載の電流検出回路。
［項目１８］
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、
前記検出部で検出された前記第１配線に流れる前記最小電流に基づいて、前記検出部で検出された前記第１配線に転送される前記第１データと前記第２データとの距離を計測する距離計測部と、を備える、
情報処理装置。
【0080】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0081】
２ アナログ－デジタル変換器、３ 選択器、４ 信号処理部、５ センスアンプ、６ タイミング生成回路、７、７ａ、７ｂ インバータ、９ 閾値制御回路、１０ 電流検出回路、１１ セルアレイ、１２ ロウ制御回路、１３ センスアンプ群、１５ 検出部、１６ ラッチ群、１７ ラッチ回路、１８ 保持回路、１９ 保持回路、２０ 情報処理装置、２１ 距離計測部
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】