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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024106363
(43)【公開日】2024-08-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240801BHJP
【ＦＩ】
H01L29/78 618B
H01L29/78 626A
H01L29/78 618C
H01L29/78 618F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023010585
(22)【出願日】2023-01-27
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】織田 海斗
(72)【発明者】
【氏名】菅原 大地
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110CC09
5F110DD05
5F110DD14
5F110EE04
5F110FF02
5F110GG01
5F110GG19
5F110GG42
5F110HK07
5F110HK21
5F110HM12
5F110NN03
5F110NN23
5F110QQ04
5F110QQ19
(57)【要約】
【課題】縦型トランジスタを構成する各部の材料等を適正化して低抵抗化を図ること。
【解決手段】実施形態の半導体装置は、第１の電極と、第１の電極上に設けられた第１の絶縁層と、第１の絶縁層上に設けられたゲート電極と、ゲート電極上に設けられた第２の絶縁層と、第２の絶縁層上に設けられた第２の電極と、第２の絶縁層、ゲート電極、及び第１の絶縁層を貫通し、第１及び第２の電極に接続されるチャネル層と、を備え、チャネル層は、複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、第１の半導体層と第１の電極との間に設けられた第２の半導体層と、第１の半導体層と第２の電極との間に設けられた第３の半導体層と、を含み、第２及び第３の半導体層は、第１の半導体層と同種の金属を含み、複数の金属のうちキャリア濃度が他よりも高い金属の含有率が第１の半導体層より高い複合酸化物半導体を主成分とする。
【選択図】図１
【解決手段】実施形態の半導体装置は、第１の電極と、第１の電極上に設けられた第１の絶縁層と、第１の絶縁層上に設けられたゲート電極と、ゲート電極上に設けられた第２の絶縁層と、第２の絶縁層上に設けられた第２の電極と、第２の絶縁層、ゲート電極、及び第１の絶縁層を貫通し、第１及び第２の電極に接続されるチャネル層と、を備え、チャネル層は、複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、第１の半導体層と第１の電極との間に設けられた第２の半導体層と、第１の半導体層と第２の電極との間に設けられた第３の半導体層と、を含み、第２及び第３の半導体層は、第１の半導体層と同種の金属を含み、複数の金属のうちキャリア濃度が他よりも高い金属の含有率が第１の半導体層より高い複合酸化物半導体を主成分とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の電極と、
前記第１の電極上に設けられた第１の絶縁層と、
前記第１の絶縁層上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた第２の電極と、
一端が前記第１の電極に接続され、他端が前記第２の電極に接続されたチャネル層と、
前記チャネル層と前記ゲート電極との間、前記チャネル層と前記第１の絶縁層との間、及び前記チャネル層と前記第２の絶縁層との間に設けられたゲート絶縁層と、を備え、
前記チャネル層は、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
半導体装置。
前記第１の電極上に設けられた第１の絶縁層と、
前記第１の絶縁層上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた第２の電極と、
一端が前記第１の電極に接続され、他端が前記第２の電極に接続されたチャネル層と、
前記チャネル層と前記ゲート電極との間、前記チャネル層と前記第１の絶縁層との間、及び前記チャネル層と前記第２の絶縁層との間に設けられたゲート絶縁層と、を備え、
前記チャネル層は、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
半導体装置。
【請求項2】
前記チャネル層の主成分である前記複合酸化物半導体は、ＩｎとＧａとＺｎとを含むＩＧＺＯであり、
前記第２及び第３の半導体層のＩｎ濃度は前記第１の半導体層のＩｎ濃度よりも高い、
請求項１に記載の半導体装置。
前記第２及び第３の半導体層のＩｎ濃度は前記第１の半導体層のＩｎ濃度よりも高い、
請求項１に記載の半導体装置。
【請求項3】
前記チャネル層は、
前記第１の半導体層と前記ゲート絶縁層との間に設けられた第４の半導体層を更に含み、
前記第４の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い前記金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
請求項１に記載の半導体装置。
前記第１の半導体層と前記ゲート絶縁層との間に設けられた第４の半導体層を更に含み、
前記第４の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い前記金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
請求項１に記載の半導体装置。
【請求項4】
前記第２及び第３の半導体層の少なくともいずれかの厚さは５ｎｍ以上であり、
前記第４の半導体層の厚さは５ｎｍ以下である、
請求項３に記載の半導体装置。
前記第４の半導体層の厚さは５ｎｍ以下である、
請求項３に記載の半導体装置。
【請求項5】
前記第３の半導体層の厚さは前記第２の絶縁層の厚さ以下である、
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
第１の電極と、
前記第１の電極の上方に設けられる第２の電極と、
前記第１及び第２の電極の面方向に沿う第１の方向に延び、前記第１及び第２の電極の面方向に沿い前記第１の方向と交差する第２の方向に所定間隔を空けて、前記第１及び第２の電極の間に設けられる複数のゲート電極と、
前記第１の電極と前記複数のゲート電極との間に介在される第１の絶縁層と、
前記第２の電極と前記複数のゲート電極との間に介在される第２の絶縁層と、
前記第１の電極、前記複数のゲート電極、及び前記第２の電極の積層方向から見て前記複数のゲート電極のそれぞれと重なる位置に設けられ、前記複数のゲート電極のうち対応するゲート電極と上下方向に重なる前記第１及び第２の電極に一端部と他端部とがそれぞれ接続される複数のチャネル層と、
前記複数のチャネル層のそれぞれと、対応する前記ゲート電極との間、対応する前記第１の絶縁層との間、及び対応する前記第２の絶縁層との間に設けられたゲート絶縁層と、
前記第２の方向に並ぶ前記複数のゲート電極の間に設けられ、前記第２の電極の下面の高さ位置から前記第１の電極の上面の高さ位置に到達する第３の絶縁層と、を備え、
前記第３の絶縁層の誘電率は、
前記第１及び第２の絶縁層の誘電率よりも低い、
半導体装置。
前記第１の電極の上方に設けられる第２の電極と、
前記第１及び第２の電極の面方向に沿う第１の方向に延び、前記第１及び第２の電極の面方向に沿い前記第１の方向と交差する第２の方向に所定間隔を空けて、前記第１及び第２の電極の間に設けられる複数のゲート電極と、
前記第１の電極と前記複数のゲート電極との間に介在される第１の絶縁層と、
前記第２の電極と前記複数のゲート電極との間に介在される第２の絶縁層と、
前記第１の電極、前記複数のゲート電極、及び前記第２の電極の積層方向から見て前記複数のゲート電極のそれぞれと重なる位置に設けられ、前記複数のゲート電極のうち対応するゲート電極と上下方向に重なる前記第１及び第２の電極に一端部と他端部とがそれぞれ接続される複数のチャネル層と、
前記複数のチャネル層のそれぞれと、対応する前記ゲート電極との間、対応する前記第１の絶縁層との間、及び対応する前記第２の絶縁層との間に設けられたゲート絶縁層と、
前記第２の方向に並ぶ前記複数のゲート電極の間に設けられ、前記第２の電極の下面の高さ位置から前記第１の電極の上面の高さ位置に到達する第３の絶縁層と、を備え、
前記第３の絶縁層の誘電率は、
前記第１及び第２の絶縁層の誘電率よりも低い、
半導体装置。
【請求項7】
前記第１及び第２の絶縁層は、ＡｌＯ及びＳｉＮの少なくともいずれかを含み、
前記第３の絶縁層は、ＳｉＯ、ＳｉＯＣ、及びエアギャップの少なくともいずれかを含む、
請求項６に記載の半導体装置。
前記第３の絶縁層は、ＳｉＯ、ＳｉＯＣ、及びエアギャップの少なくともいずれかを含む、
請求項６に記載の半導体装置。
【請求項8】
前記第１及び第２の絶縁層はＨｉｇｈ－ｋ層であり、
前記第３の絶縁層はＬｏｗ－ｋ層である、
請求項７に記載の半導体装置。
前記第３の絶縁層はＬｏｗ－ｋ層である、
請求項７に記載の半導体装置。
【請求項9】
前記複数のチャネル層は、
前記複数のゲート電極のそれぞれと重なるよう前記第２の方向に並ぶとともに、前記第１の方向に所定の間隔を空けて、前記複数のゲート電極のそれぞれの延伸方向に沿って設けられ、
前記第３の絶縁層は、
前記第２の絶縁層の高さ位置において、前記第１の方向に並ぶ前記複数のチャネル層の間にも設けられている、
請求項６に記載の半導体装置。
前記複数のゲート電極のそれぞれと重なるよう前記第２の方向に並ぶとともに、前記第１の方向に所定の間隔を空けて、前記複数のゲート電極のそれぞれの延伸方向に沿って設けられ、
前記第３の絶縁層は、
前記第２の絶縁層の高さ位置において、前記第１の方向に並ぶ前記複数のチャネル層の間にも設けられている、
請求項６に記載の半導体装置。
【請求項10】
前記第３の絶縁層は、
前記第１の絶縁層の高さ位置において、前記第１の方向に並ぶ前記複数のチャネル層の間にも設けられている、
請求項９に記載の半導体装置。
前記第１の絶縁層の高さ位置において、前記第１の方向に並ぶ前記複数のチャネル層の間にも設けられている、
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は半導体装置に関する。
【背景技術】
【0002】
複合酸化物半導体をチャネル層とする縦型トランジスタとして構成される半導体装置が知られている。チャネル層の側面にはゲート電極が接続され、これらの周囲には層間絶縁層等の絶縁層が設けられている。
【0003】
半導体装置の小型化に伴い、ゲート電極の接続方向におけるチャネル層の断面積、及び層間絶縁層となる絶縁層の層厚も小さくなっている。このため、縦型トランジスタの更なる低抵抗化が望まれている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／０１６１３０９号明細書
【特許文献2】特開２０１９－１１７８８２号公報
【特許文献3】米国特許第１０７９０３９６号明細書
【特許文献4】米国特許第０８７７２７７１号明細書
【特許文献5】特開２０１５－１０９４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
１つの実施形態は、縦型トランジスタを構成する各部の材料等を適正化して低抵抗化を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、第１の電極と、前記第１の電極上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられたゲート電極と、前記ゲート電極上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の電極と、一端が前記第１の電極に接続され、他端が前記第２の電極に接続されたチャネル層と、前記チャネル層と前記ゲート電極との間、前記チャネル層と前記第１の絶縁層との間、及び前記チャネル層と前記第２の絶縁層との間に設けられたゲート絶縁層と、を備え、前記チャネル層は、複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、前記第２及び第３の半導体層は、前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする。
【図面の簡単な説明】
【0007】
【図1】実施形態１にかかる半導体装置の構成の一例を示す模式図。
【図2】実施形態１にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図3】実施形態１にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図4】実施形態１にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図5】実施形態１の変形例にかかる半導体装置の構成の一例を示す模式図。
【図6】実施形態１の変形例にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【図7】実施形態２にかかる半導体装置の構成の一例を示す模式図。
【図8】実施形態２にかかる半導体装置の製造方法の手順の一部を例示する断面図。
【図9】実施形態２及び比較例にかかる半導体装置の電気特性と層間絶縁層の層厚との関係を示す模式的なグラフ。
【図10】実施形態２の変形例にかかる半導体装置の構成の一例を示す模式図。
【図11】実施形態２の変形例にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図12】実施形態２の変形例にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図13】実施形態２の変形例にかかる半導体装置の製造方法の手順の一部を順に例示する断面図。
【図14】その他の変形例にかかる半導体装置の構成の一例を示す模式図。
【発明を実施するための形態】
【0008】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0009】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0010】
（半導体装置の構成例）
図１は、実施形態１にかかる半導体装置１の構成の一例を示す模式図である。図１（ａ）は、後述するゲート電極３０の高さ位置における半導体装置１のＸＹ断面図である。図１（ｂ）は、半導体装置１のＸ方向に沿う断面図である。図１（ｃ）は、半導体装置１のＹ方向に沿う断面図である。
図１は、実施形態１にかかる半導体装置１の構成の一例を示す模式図である。図１（ａ）は、後述するゲート電極３０の高さ位置における半導体装置１のＸＹ断面図である。図１（ｂ）は、半導体装置１のＸ方向に沿う断面図である。図１（ｃ）は、半導体装置１のＹ方向に沿う断面図である。
【0011】
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するゲート電極３０の面に沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。Ｚ方向は、半導体装置１が備える各層の積層方向であって、Ｘ方向とＹ方向とに直交する方向である。
【0012】
また、ゲート電極３０の延伸方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、後述するビット線７０の延伸方向であって、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0013】
図１に示すように、半導体装置１は、第１の電極としての下部電極１１、ゲート電極３０、第２の電極としての上部電極５１、及びピラー６０を備える。
【0014】
下部電極１１、ゲート電極３０、上部電極５１、及びピラー６０は、シリコン基板等の図示しない基板の上方に設けられている。より詳細には、基板の上方には、絶縁層１０，２０、ゲート電極３０、絶縁層４０，５０がこの順に設けられている。ゲート電極３０及び絶縁層２０，４０の層厚は、例えばいずれも数十ｎｍ程度である。
【0015】
絶縁層１０は、例えば窒化シリコン層等である。絶縁層１０には、絶縁層１０を貫通するコンタクト１２がＸ方向およびＹ方向に所定の間隔で設けられている。コンタクト１２は、例えばアモルファスシリコン層等であり、図示しないソース線を介して、あるいは直接的に基板に接続されている。
【0016】
コンタクト１２中には、例えば酸化インジウムスズ (ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ)層等である下部電極１１が埋没されている。これにより、下部電極１１は基板電位に落ちている。ただし、絶縁層１０、コンタクト１２、及び下部電極１１のそれぞれの上面は、略同一平面上に位置しており、下部電極１１の上面はコンタクト１２または絶縁層１０によって覆われてはいない。
【0017】
絶縁層１０上には、絶縁層１０、コンタクト１２、及び下部電極１１の上面を覆う絶縁層２０が設けられている。第１の絶縁層としての絶縁層２０は、例えばＳｉＯ層等である。絶縁層２０が、ＳｉＯＣ層またはエアギャップ層等のＬｏｗ－ｋ層であってもよい。
【0018】
絶縁層２０上には、Ｘ方向に沿う方向に延び、Ｙ方向に所定の間隔を空けて並ぶ複数のゲート電極３０が設けられている。複数のゲート電極３０は、タングステン層等であり、Ｘ方向およびＹ方向にグリッド状に並ぶ下部電極１１とＺ方向に重なる位置に設けられている。上述の絶縁層２０は、Ｙ方向に隣接するゲート電極３０間にも設けられる。ただし、Ｙ方向に隣接するゲート電極３０間に、ゲート電極３０の上層である絶縁層４０が充填されていてもよい。
【0019】
複数のゲート電極３０上には、これらのゲート電極３０を覆う絶縁層４０が設けられている。第２の絶縁層としての絶縁層４０は、絶縁層２０と同種の材料で構成されていてよく、例えばＳｉＯ層等であり、あるいは、ＳｉＯＣ層もしくはエアギャップ層等のＬｏｗ－ｋ層である。
【0020】
絶縁層４０上には、ＳｉＯ層等の絶縁層５０が設けられている。絶縁層５０の下面側には、複数の上部電極５１が、複数の下部電極１１とＺ方向に重なる位置に設けられている。これらの上部電極５１は、下部電極１１と同様、例えばＩＴＯ層等であり、絶縁層５０を貫通するプラグ５２を介して、絶縁層５０より更に上方のビット線７０に接続されている。複数のビット線７０は、それぞれがＹ方向に沿う方向に延び、Ｘ方向に所定の間隔を空けて並んでいる。
【0021】
下部電極１１と上部電極５１とで挟まれた位置には、絶縁層４０、その位置に対応するゲート電極３０、及び絶縁層２０を貫通する複数のピラー６０がそれぞれ設けられている。複数のピラー６０のそれぞれは、チャネル層６１及びゲート絶縁層６２を有する。
【0022】
チャネル層６１は、半導体層６１ｃ，６１ｅを有しており、絶縁層４０、ゲート電極３０、及び絶縁層２０を貫通して下部電極１１と上部電極５１とに接続されている。
【0023】
第１の半導体層としての半導体層６１ｃは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の酸化物層であるＩＧＺＯ層等の複合酸化物半導体層（Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であり、ピラー６０のコアとなる中心部分に設けられている。
【0024】
半導体層６１ｅは、半導体層６１ｃの上端部、下端部、及び側壁を覆っている。半導体層６１ｅの層厚は例えば５ｎｍ以下である。半導体層６１ｅは、半導体層６１ｃと同種の金属を含むＩＧＺＯ層等の複合酸化物半導体層である。ただし、半導体層６１ｅにおいて、半導体層６１ｅ中に含まれる金属のうちキャリア濃度が他よりも高い金属の含有率が半導体層６１ｃよりも高い。
【0025】
例えばＩＧＺＯ層に含まれる金属中では、Ｉｎのキャリア濃度がＧａ及びＺｎ等の他の金属よりも高い。したがって、半導体層６１ｃ，６１ｅが例えばＩＧＺＯ層である場合、半導体層６１ｅ中のＩｎの含有率は、半導体層６１ｃ中のＩｎの含有率よりも高い。
【0026】
ゲート絶縁層６２は、例えばＳｉＯ層等であり、チャネル層６１の側壁を覆っている。
【0027】
以上のように、半導体装置１は例えば縦型トランジスタとして構成されている。つまり、ゲート電極３０を貫通するピラー６０のチャネル層６１に、ゲート電極３０から所定の電圧が印加されることで、縦型トランジスタをオンすることができる。したがって、１つ１つのピラー６０と、それらのピラー６０のそれぞれに接続される下部電極１１、ゲート電極３０、及び上部電極５１を１つの縦型トランジスタとして、半導体装置１が複数の縦型トランジスタを含むものと捉えてもよい。また、縦型トランジスタにおいて、チャネル層６１に電圧を印加するゲート電極３０はワード線として機能している。
【0028】
下部電極１１及び上部電極５１とチャネル層６１との接続部分に、キャリア濃度の高い半導体層６１ｅを介在させることで、下部電極１１及び上部電極５１とチャネル層６１との間のショットキー抵抗が低下する。また、チャネル層６１が、キャリア濃度の高い半導体層６１ｅを含むことで、全体としてチャネル層６１自体の抵抗も低下する。
【0029】
一方で、半導体層６１ｅの層厚を５ｎｍ以下としているので、例えば縦型トランジスタの閾値電圧が適正な値に維持され、縦型トランジスタがオフしない等の動作不良が抑制される。
【0030】
ここで、半導体層６１ｃの下端部と下部電極１１との間に介在される半導体層６１ｅは、第２の半導体層の一例である。半導体層６１ｃの上端部と上部電極５１との間に介在される半導体層６１ｅは、第３の半導体層の一例である。
【0031】
また、半導体層６１ｃの側壁とゲート電極３０との間に介在される半導体層６１ｅは、第４の半導体層の一例である。ただし、チャネル層６１の最外周、つまり、半導体層６１ｃの側壁部分の半導体層６１ｅとゲート電極３０との間には、上述のようにゲート絶縁層６２が更に介在される。
【0032】
（半導体装置の製造方法）
次に、図２～図４を用いて、実施形態１の半導体装置１の製造方法の例について説明する。図２～図４は、実施形態１にかかる半導体装置１の製造方法の手順の一部を順に例示する断面図である。より詳細には、図２～図４の（Ａａ）～（Ｅａ）は製造途中の半導体装置１のＸ方向に沿う断面図であり、図２～図４の（Ａｂ）～（Ｅｂ）は製造途中の半導体装置１のＹ方向に沿う断面図である。
次に、図２～図４を用いて、実施形態１の半導体装置１の製造方法の例について説明する。図２～図４は、実施形態１にかかる半導体装置１の製造方法の手順の一部を順に例示する断面図である。より詳細には、図２～図４の（Ａａ）～（Ｅａ）は製造途中の半導体装置１のＸ方向に沿う断面図であり、図２～図４の（Ａｂ）～（Ｅｂ）は製造途中の半導体装置１のＹ方向に沿う断面図である。
【0033】
図２（Ａａ）（Ａｂ）に示すように、基板の上方に、窒化シリコン層またはＬｏｗ－ｋ層等の絶縁層１０を形成する。また、絶縁層１０を貫通する複数のコンタクト１２、及びこれらのコンタクト１２に埋め込まれた複数の下部電極１１を形成する。
【0034】
また、絶縁層１０、コンタクト１２、及び下部電極１１の上面を覆うＳｉＯ層等の絶縁層２０を形成する。このとき、絶縁層２０を、最終的に半導体層１の絶縁層２０が有することとなる層厚よりも、例えば上述のゲート電極３０の層厚分だけ厚く形成する。
【0035】
図２（Ｂａ）（Ｂｂ）に示すように、Ｙ方向に所定間隔を空けて、Ｘ方向に沿う方向に延びる複数の溝３０ｔを絶縁層２０に形成する。これらの溝３０ｔは、複数の下部電極１１とＺ方向に重なる位置に形成される。
【0036】
図２（Ｃａ）（Ｃｂ）に示すように、複数の溝３０ｔにタングステン層等を充填する。これにより、配線間に絶縁層２０が設けられた複数のゲート電極３０が形成される。
【0037】
図２（Ｄａ）（Ｄｂ）に示すように、絶縁層２０及び複数のゲート電極３０の上面を覆うＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層４０を形成する。
【0038】
【0039】
一例として、最終的に半導体層１の絶縁層２０が有することとなる層厚で、当初から絶縁層２０を形成し、絶縁層２０を覆うタングステン層等を形成する。また、タングステン層上に、複数のゲート電極３０のパターンを有するレジスト層等を形成してタングステン層をエッチング加工し、複数のゲート電極３０を形成する。
【0040】
レジスト層を剥離した後、図２（Ｄａ）（Ｄｂ）と同様、複数のゲート電極３０を覆う絶縁層４０を形成する。この場合、Ｙ方向に並ぶ複数のゲート電極３０間には絶縁層４０が充填されることとなる。
【0041】
図２（Ｅａ）（Ｅｂ）に示すように、複数の下部電極１１とＺ方向に重なる位置に、絶縁層４０、ゲート電極３０、及び絶縁層２０を貫通し、下部電極１１に到達する複数の貫通孔６０ｈを形成する。
【0042】
図３（Ａａ）（Ａｂ）に示すように、複数の貫通孔６０ｈのそれぞれの側壁および底面を覆うＳｉＯ層等のゲート絶縁層６２ｂを形成する。このとき、ゲート絶縁層６２ｂは、絶縁層４０の上面をも覆っている。
【0043】
図３（Ｂａ）（Ｂｂ）に示すように、複数の貫通孔６０ｈのそれぞれの底面からゲート絶縁層６２ｂを除去する。これにより、絶縁層４０上面からもゲート絶縁層６２ｂが除去されて、複数の貫通孔６０ｈのそれぞれの側壁を覆うゲート絶縁層６２が形成される。
【0044】
図３（Ｃａ）（Ｃｂ）に示すように、例えば原子層堆積(ＡＬＤ： Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ)法を用いて、複数の貫通孔６０ｈのそれぞれの側壁および底面を覆うＩＧＺＯ層等の半導体層６１ｂを形成する。半導体層６１ｂは、Ｉｎ含有率が高く、後に半導体層６１ｅの一部となる層である。このとき、半導体層６１ｂは、絶縁層４０の上面をも覆っている。
【0045】
図３（Ｄａ）（Ｄｂ）に示すように、例えばＡＬＤ法を用いて、複数の貫通孔６０ｈ内にＩＧＺＯ層等の半導体層６１ｆを充填する。半導体層６１ｆは、Ｉｎ含有率が半導体層６１ｂよりも低く、後にピラー６０のコア部分の半導体層６１ｃとなる層である。このとき、半導体層６１ｆは、半導体層６１ｂを介して絶縁層４０の上面をも覆っている。
【0046】
図３（Ｅａ）（Ｅｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、絶縁層４０上面の半導体層６１ｆ，６１ｂを順次除去する。これにより、半導体層６１ｂは個々に分離され、複数の貫通孔６０ｈのそれぞれの側壁および底面を覆う半導体層６０ｓとなる。また、半導体層６１ｆは個々に分離され、上述の半導体装置１の半導体層６１ｃとなる。ただし、この段階で、半導体層６１ｃは貫通孔６０ｈの上端部まで充填された状態である。
【0047】
図４（Ａａ）（Ａｂ）に示すように、複数の貫通孔６０ｈ内の半導体層６１ｃ，６１ｓをリセスエッチングして、複数の貫通孔６０ｈの上端部にそれぞれ凹部６０ｒを形成する。
【0048】
図４（Ｂａ）（Ｂｂ）に示すように、複数の貫通孔６０ｈのそれぞれの凹部６０ｒ内にＩＧＺＯ層等の半導体層６１ｂを充填する。半導体層６１ｂは、上述の図３（Ｃａ）（Ｃｂ）の半導体層６１ｂと同様、Ｉｎ含有率が高く、後に半導体層６１ｅの一部となる層である。このとき、半導体層６１ｂは、絶縁層４０の上面をも覆っている。
【0049】
図４（Ｃａ）（Ｃｂ）に示すように、ＣＭＰ等により絶縁層４０上面の半導体層６１ｂを除去する。これにより、半導体層６１ｂは個々に分離され、貫通孔６０ｈ内に形成済みの半導体層６１ｃの上端部、下端部、及び側壁を覆う半導体層６１ｅが形成される。また、これにより、半導体層６１ｃ，６１ｅを含むチャネル層６１と、ゲート絶縁層６２とを備える複数のピラー６０が形成される。
【0050】
図４（Ｄａ）（Ｄｂ）に示すように、絶縁層４０及び複数のピラー６０の上面を覆うＳｉＯ層等の絶縁層５０を形成する。
【0051】
図４（Ｅａ）（Ｅｂ）に示すように、複数の上部電極５１と、絶縁層５０を貫通し、これらの上部電極５１に接続される複数のプラグ５２とを絶縁層５０に形成する。
【0052】
以上により、実施形態１の半導体装置１が製造される。
【0053】
（概括）
縦型トランジスタとして構成される半導体装置において微細化が図られている。このとき、チャネル径を縮小しつつオン電流を維持するため、如何にコンタクト抵抗を低減するかが課題となる。
縦型トランジスタとして構成される半導体装置において微細化が図られている。このとき、チャネル径を縮小しつつオン電流を維持するため、如何にコンタクト抵抗を低減するかが課題となる。
【0054】
実施形態１の半導体装置１によれば、複数の金属を含む複合酸化物半導体を主成分とする半導体層６１ｃと下部電極１１との間、及び半導体層６１ｃと上部電極５１との間に設けられた半導体層６１ｅを含む。半導体層６１ｅは、半導体層６１ｃと同種の複数の金属のうちキャリア濃度が他よりも高い金属の含有率が半導体層６１ｃより高い複合酸化物半導体を主成分とする。
【0055】
これにより、チャネル層６１と下部電極１１及び上部電極５１とのショットキー抵抗を低減することができる。つまり、チャネル層６１の材料を適正化して、縦型トランジスタの低抵抗化を図ることができる。
【0056】
実施形態１の半導体装置１によれば、半導体層６１ｅは、半導体層６１ｃの側壁を覆い、半導体層６１ｃとゲート絶縁層３０との間にも介在される。これにより、チャネル層６１の全体としての低抵抗化を図ることができる。
【0057】
実施形態１の半導体装置１によれば、半導体層６１ｃ側壁の半導体層６１ｅの厚さは５ｎｍ以下である。これにより、縦型トランジスタの閾値電圧の低下を抑制して、オフ特性を良好に保つことができる。
【0058】
（変形例）
次に、図５及び図６を用いて、実施形態１の変形例の半導体装置１ａについて説明する。変形例の半導体装置１ａは、Ｉｎ含有率の高い半導体層１６１ｅが、チャネル層１６１の上端部側において他の部分より厚く形成されている点が上述の実施形態１とは異なる。
次に、図５及び図６を用いて、実施形態１の変形例の半導体装置１ａについて説明する。変形例の半導体装置１ａは、Ｉｎ含有率の高い半導体層１６１ｅが、チャネル層１６１の上端部側において他の部分より厚く形成されている点が上述の実施形態１とは異なる。
【0059】
図５は、実施形態１の変形例にかかる半導体装置１ａの構成の一例を示す模式図である。より詳細には、図５（ａ）は半導体装置１ａのＸ方向に沿う断面図であり、図５（ｂ）は半導体装置１ａのＹ方向に沿う断面図である。
【0060】
なお、以下の図面においては、上述の実施形態１と同様の構成に同様の符号を付して、その説明を省略する場合がある。
【0061】
図５に示すように、変形例の半導体装置１ａが備えるピラー１６０は、上述の実施形態１の半導体層６１ｅに替えて、半導体層１６１ｅを備える。半導体層１６１ｅもまた、半導体層６１ｃの上端部、下端部、及び側壁を覆っており、半導体層６１ｃと同種の金属を含むＩＧＺＯ層等の複合酸化物半導体層である。また、半導体層１６１ｅ中に含まれる金属のうちキャリア濃度が他よりも高いＩｎ等の金属の含有率が半導体層６１ｃよりも高い。
【0062】
また、半導体層６１ｃの下端部および側壁を覆う半導体層１６１ｅの層厚は、上述の実施形態１の半導体層６１ｅと同様、例えば５ｎｍ以下である。一方、半導体層６１ｃの上端部を覆う半導体層１６１ｅの層厚は、例えば５ｎｍ以上であり、かつ、絶縁層４０の層厚以下である。これにより、半導体層６１ｃの上端部側の半導体層１６１ｅの下面は、ゲート電極３０の上面の高さ位置よりも上方に位置することとなる。
【0063】
このように、半導体層６１ｃと上部電極５１との間の半導体層１６１ｅの層厚を５ｎｍ以上とすることで、チャネル層１６１と上部電極５１とのショットキー抵抗がよりいっそう低減する。また、半導体層１６１ｅの厚膜部分が、チャネル層６１のゲート電極３０で挟まれた部分、つまり、ゲート電極３０から電圧が印加される部分に重なっていないので、閾値電圧の低下を抑制して、縦型トランジスタのオフ特性が維持される。
【0064】
ここで、半導体層６１ｃの下端部と下部電極１１との間に介在される半導体層１６１ｅは、第２の半導体層の一例である。半導体層６１ｃの上端部と上部電極５１との間に介在される半導体層１６１ｅは、第３の半導体層の一例である。半導体層６１ｃの側壁とゲート電極３０との間に介在される半導体層１６１ｅは、第４の半導体層の一例である。
【0065】
図６は、実施形態１の変形例にかかる半導体装置１ａの製造方法の手順の一部を例示する断面図である。より詳細には、図６（Ａａ）～図６（Ｅａ）は製造途中の半導体装置１ａのＸ方向に沿う断面図であり、図６（Ａｂ）～図６（Ｅｂ）は製造途中の半導体装置１ａのＹ方向に沿う断面図である。
【0066】
なお、変形例の半導体装置１ａの製造工程においても、上述の実施形態１の図２及び図３と同様の処理が行われる。図６は、これらの処理を経た後の処理を示している。すなわち、図６には、複数の貫通孔６０ｈのそれぞれの側壁および底面を覆う半導体層６０ｓと、複数の貫通孔６０ｈのそれぞれに充填された半導体層６０ｃとが形成された後の処理を示す。
【0067】
図６（Ａａ）（Ａｂ）に示すように、複数の貫通孔６０ｈ内の半導体層６１ｃ，６１ｓをリセスエッチングして、複数の貫通孔６０ｈの上端部にそれぞれ凹部１６０ｒを形成する。このとき、半導体層６１ｃ，６１ｓ上端部のリセスエッチング時間を長くすること等によって、例えば上述の実施形態１の図４（Ａａ）（Ａｂ）に示す凹部６０ｒよりも深く、凹部１６０ｒを形成する。凹部１６０ｒの深さは、例えば５ｎｍ以上かつ絶縁層４０の層厚以下とする。
【0068】
図６（Ｂａ）（Ｂｂ）に示すように、複数の貫通孔６０ｈのそれぞれの凹部１６０ｒ内にＩＧＺＯ層等の半導体層１６１ｂを充填する。半導体層１６１ｂは、Ｉｎ含有率が高く、後に半導体層１６１ｅの一部となる層である。このとき、半導体層１６１ｂは、絶縁層４０の上面をも覆っている。
【0069】
図６（Ｃａ）（Ｃｂ）に示すように、ＣＭＰ等により絶縁層４０上面の半導体層１６１ｂを除去する。これにより、半導体層１６１ｂは個々に分離され、貫通孔６０ｈ内に形成済みの半導体層６１ｃの上端部、下端部、及び側壁を覆う半導体層１６１ｅが形成される。このとき、半導体層１６１ｅの層厚は、半導体層６１ｃの上端部において他の部分より厚くなる。
【0070】
また、上記処理により、半導体層６１ｃ，１６１ｅを含むチャネル層１６１と、ゲート絶縁層６２とを備える複数のピラー１６０が形成される。
【0071】
これ以降、変形例の半導体装置１ａの製造方法においても、以下に示すように、上述の実施形態１と同様の処理が行われる。
【0072】
図６（Ｄａ）（Ｄｂ）に示すように、絶縁層４０及び複数のピラー１６０の上面を覆うＳｉＯ層等の絶縁層５０を形成する。
【0073】
図６（Ｅａ）（Ｅｂ）に示すように、複数の上部電極５１と、絶縁層５０を貫通し、これらの上部電極５１に接続される複数のプラグ５２とを絶縁層５０に形成する。
【0074】
以上により、実施形態１の変形例の半導体装置１ａが製造される。
【0075】
変形例の半導体装置１ａによれば、半導体層６１ｃの上端部の半導体層１６１ｅの厚さは５ｎｍ以上であり、かつ、絶縁層４０の厚さ以下である。このように、上部電極５１側の半導体層１６１ｅを厚く形成することで、チャネル層６１と上部電極５１とのショットキー抵抗をいっそう低減することができる。また、上部電極５１側の半導体層１６１ｅが、ゲート電極３０に挟まれた領域と重ならないように形成されることで、縦型トランジスタの閾値電圧の低下を抑制して、オフ特性を良好に保つことができる。
【0076】
変形例の半導体装置１ａによれば、その他、上述の実施形態１の半導体装置１と同様の効果を奏する。
【0077】
なお、上述の変形例においては、製造方法がより簡便となるよう、半導体層６１ｃの上端部において、半導体層１６１ｅを厚くした半導体装置１ａの例を挙げたが、これに替えて、あるいは加えて、半導体層６１ｃの下端部において、半導体層１６１ｅを厚くしてもよい。半導体層６１ｃの下端部および上端部の半導体層１６１ｅの少なくともいずれかの厚さを５ｎｍ以上とすることで、縦型トランジスタのショットキー抵抗を低減することができる。
【0078】
また、この場合においても、半導体層６１ｃの上下端における半導体層１６１ｅの層厚を、それぞれの絶縁層４０，２０以下とし、半導体層６１ｃの側壁の半導体層１６１ｅの層厚を５ｎｍ以下に維持することが好ましく、これにより、縦型トランジスタのオフ特性が良好に保たれる。
【0079】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、半導体装置のゲート電極の上下に設けられる層間絶縁層が一部、Ｈｉｇｈ－ｋ層となっている点が上述の実施形態１とは異なる。
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、半導体装置のゲート電極の上下に設けられる層間絶縁層が一部、Ｈｉｇｈ－ｋ層となっている点が上述の実施形態１とは異なる。
【0080】
（半導体装置の構成例）
図７は、実施形態２にかかる半導体装置２の構成の一例を示す模式図である。図７（ａ）は、ゲート電極３０の高さ位置における半導体装置２のＸＹ断面図である。図７（ｂ）は、後述する絶縁層８２の高さ位置における半導体装置２のＸＹ断面図である。図７（ｃ）は、半導体装置２のＸ方向に沿う断面図である。図７（ｄ）は、半導体装置２のＹ方向に沿う断面図である。
図７は、実施形態２にかかる半導体装置２の構成の一例を示す模式図である。図７（ａ）は、ゲート電極３０の高さ位置における半導体装置２のＸＹ断面図である。図７（ｂ）は、後述する絶縁層８２の高さ位置における半導体装置２のＸＹ断面図である。図７（ｃ）は、半導体装置２のＸ方向に沿う断面図である。図７（ｄ）は、半導体装置２のＹ方向に沿う断面図である。
【0081】
なお、以下の図面においては、上述の実施形態１と同様の構成に同様の符号を付して、その説明を省略する場合がある。
【0082】
図７に示すように、半導体装置２においては、基板の上方に、絶縁層１０，８１、ゲート電極３０、絶縁層８２，５０がこの順に設けられている。第２及び第１の絶縁層としての絶縁層８１，８２は、例えばＡｌＯ層またはＳｉＮ層等のＨｉｇｈ－ｋ層である。ゲート電極３０及び絶縁層８１，８２の層厚は、例えばいずれも数十ｎｍ程度である。
【0083】
また、半導体装置２は、Ｙ方向に所定間隔を空けて設けられた複数のゲート電極３０間の領域にＺ方向に重なる位置に、絶縁層８２，８１を貫通し、複数のゲート電極３０の延伸方向に延びる絶縁層２４０を備えている。第３の絶縁層としての絶縁層２４０は、例えばＳｉＯ層、または、ＳｉＯＣ層もしくはエアギャップ層等のＬｏｗ－ｋ層である。
【0084】
また、半導体装置２は、上述の実施形態１のピラー６０に替えて、絶縁層８２、対応するゲート電極３０、及び絶縁層８１を貫通する複数のピラー２６０を備えている。複数のピラー２６０のそれぞれは、上述の実施形態１の半導体層６１ｃ，６１ｅを備えるチャネル層６１に替えて、ＩＧＺＯ層等の複合酸化物半導体層である単一な半導体層から構成されるチャネル層２６０を備える。
【0085】
ところで、縦型トランジスタにおいては、ゲート電極間に挟まれたチャネル層が、上下の絶縁層にまで延びたエクステンション領域を有している。エクステンション領域においては、ゲート電極による制御が弱まり、あるいは殆ど働かないため、エクステンション領域の寄生抵抗を如何に抑えるかが課題となる。
【0086】
上記のように、実施形態２の半導体装置２においては、ゲート電極３０上下の層間絶縁層である絶縁層８２，８１がＨｉｇｈ－ｋ層となっている。これにより、エクステンション領域の寄生抵抗が低減される。
【0087】
このとき、以下の式（１）で表されるように、Ｈｉｇｈ－ｋ層である絶縁層８１，８２の容量と、Ｌｏｗ－ｋ層等である絶縁層２４０の容量との比が３以上８以下であると、ゲート電極３０による電界をエクステンション領域に効かせることができ、エクステンション領域の寄生容量が低減されて、縦型トランジスタのオン電流が維持される。なお、エクステンション領に働く電界をフリンジ電界とも呼ぶ。
【0088】
【数1】
【0089】
上記の式中、εｈｉｇｈは層間容量、つまり、層間絶縁層であるＨｉｇｈ－ｋ層の容量である。εｌｏｗは配線間容量、つまり、配線間絶縁層であるＬｏｗ－ｋ層等の容量である。また、ｄＷＬはＹ方向に並ぶゲート電極間の距離であり、ＨＷＬは個々のゲート電極の高さであり、ＬＷＬはゲート電極の単位長さである。また、ＲＷＬはゲート電極の下端部における幅であり、ＲＣｈはゲート電極の下面におけるチャネル層の径である。
【0090】
また、上記において、以下の式（２）（３）で表されるように、層間絶縁層の容量が、配線間絶縁層の容量、及び通常のＳｉＯ層の容量よりも大きいことが前提となる。
【0091】
【数2】
【0092】
上記の式中、εＳｉＯ２はＳｉＯ層の容量であり、層間容量εｈｉｇｈとの比較のために基準として示している。ＳｉＯ層の容量εＳｉＯ２は、例えば３．９である。
【0093】
層間絶縁層であるＨｉｇｈ－ｋ層の誘電率が充分に高く、上記の式（１）～（３）を満たせば、配線間絶縁層は必ずしもＬｏｗ－ｋ層である必要はない。したがって、上述の絶縁層８１，８２をＨｉｇｈ－ｋ層としたうえで、絶縁層２４０を適宜、ＳｉＯ層、またはＬｏｗ－ｋ層などとすることができる。
【0094】
（半導体装置の製造方法）
次に、図８を用いて、実施形態２の半導体装置２の製造方法の例について説明する。図８は、実施形態２にかかる半導体装置２の製造方法の手順の一部を例示する断面図である。より詳細には、図８（Ａａ）～図８（Ｅａ）は製造途中の半導体装置２のＸ方向に沿う断面図であり、図８（Ａｂ）～図８（Ｅｂ）は製造途中の半導体装置２のＹ方向に沿う断面図である。
次に、図８を用いて、実施形態２の半導体装置２の製造方法の例について説明する。図８は、実施形態２にかかる半導体装置２の製造方法の手順の一部を例示する断面図である。より詳細には、図８（Ａａ）～図８（Ｅａ）は製造途中の半導体装置２のＸ方向に沿う断面図であり、図８（Ａｂ）～図８（Ｅｂ）は製造途中の半導体装置２のＹ方向に沿う断面図である。
【0095】
図８（Ａａ）（Ａｂ）に示すように、基板の上方に、窒化シリコン層等の絶縁層１０を形成し、複数のコンタクト１２、及び複数の下部電極１１を絶縁層１０に形成する。
【0096】
また、絶縁層１０上に、Ｈｉｇｈ－ｋ層等の絶縁層８１、タングステン層３０ｂ、及びＨｉｇｈ－ｋ層等の絶縁層８２をこの順に形成する。タングステン層３０ｂは、後にゲート電極３０のパターンに加工され、複数のゲート電極３０となるブランケット層である。
【0097】
図８（Ｂａ）（Ｂｂ）に示すように、複数の下部電極１１から外れた位置に、絶縁層８２、タングステン層３０ｂ、及び絶縁層８１を貫通し、Ｙ方向に沿う方向に延びる複数の貫通溝２４０ｔを形成する。複数の貫通溝２４０ｔの下端部は、下部電極１１の間の絶縁層１０上面に接することとなる。これにより、タングステン層３０ｂが複数のゲート電極３０のパターンに加工される。
【0098】
図８（Ｃａ）（Ｃｂ）に示すように、複数の貫通溝２４０ｔにＬｏｗ－ｋ層等の絶縁層２４０を充填する。絶縁層２４０は絶縁層８２の上面にも形成されるが、全面エッチバック等により除去する。
【0099】
また、複数の下部電極１１とＺ方向に重なる位置に、絶縁層８２、ゲート電極３０、及び絶縁層８１を貫通し、下部電極１１に到達する複数の貫通孔２６０ｈを形成する。
【0100】
図８（Ｄａ）（Ｄｂ）に示すように、例えば上述の実施形態１と同様の手法により、複数の貫通孔２６０ｈの側壁を覆うゲート絶縁層６２を形成する。また、複数の貫通孔２６０ｈ内にＩＧＺＯ層等の半導体層２６１ｆを充填する。
【0101】
図８（Ｅａ）（Ｅｂ）に示すように、ＣＭＰ等により絶縁層２４０上面の半導体層２６１ｆを除去する。これにより、半導体層２６１ｆは個々に分離され、単体の半導体層から構成されたチャネル層２６１となる。また、これにより、チャネル層２６１及びゲート絶縁層６２を備える複数のピラー２６０が形成される。
【0102】
これ以降、例えば上述の実施形態１と同様の手法により、絶縁層５０を形成し、チャネル層２６１に接続される上部電極５１を絶縁層５０に形成し、また、絶縁層５０を貫通し、上部電極５１に接続されるプラグ５２を形成する。
【0103】
以上により、実施形態２の半導体装置２が製造される。
【0104】
（概括）
上述のように、ゲート電極の上下方向に延びるチャネル層のエクステンション領域では寄生抵抗が増大する。このため、寄生抵抗の大きいエクステンション領域に流すことのできる最大電流が、縦型トランジスタのオン電流の上限となってしまう。縦型トランジスタにおいては、エクステンション領域の寄生抵抗を低減し、オン電流の低下を抑制することが課題となる。
上述のように、ゲート電極の上下方向に延びるチャネル層のエクステンション領域では寄生抵抗が増大する。このため、寄生抵抗の大きいエクステンション領域に流すことのできる最大電流が、縦型トランジスタのオン電流の上限となってしまう。縦型トランジスタにおいては、エクステンション領域の寄生抵抗を低減し、オン電流の低下を抑制することが課題となる。
【0105】
エクステンション領域の寄生抵抗を低減するため、エクステンション領域を極力短く設計することも考えられる。しかしながら、エクステンション領域が延びる層間絶縁層は、ＩＧＺＯ層形成後のＣＭＰ等によりディッシングが生じることを見越して、ある程度の層厚を有していることが望ましい。このため、層間絶縁層を薄層化して、エクステンション領域を短縮することには限界がある。
【0106】
また、シリコン系半導体材料を用いたトランジスタと異なり、ＩＧＺＯ層等の複合酸化物半導体層を用いた縦型トランジスタでは、例えばエクステンション領域に不純物を注入するなどして、抵抗値を下げる手法も用いることができない。
【0107】
実施形態２の半導体装置２によれば、下部電極１１と複数のゲート電極３０との間に介在されるＨｉｇｈ－ｋ層等の絶縁層８１と、上部電極５１と複数のゲート電極３０との間に介在されるＨｉｇｈ－ｋ層等の絶縁層８２と、Ｙ方向に並ぶ複数のゲート電極３０の間に設けられ、上部電極５１の下面の高さ位置から下部電極１１の上面の高さ位置に到達するＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層２４０と、を備える。
【0108】
ゲート電極３０には、ゲート電極３０の周囲に広がるフリンジ電界が発生する。上記のように、層間絶縁層である絶縁層８１，８２にＨｉｇｈ－ｋ層を用いることで、このようなゲート電極３０のフリンジ電界をチャネル層２６０のエクステンション領域にも働かせることができる。これにより、エクステンション領域の寄生抵抗を低減して、縦型トランジスタのオン電流の低下を抑制することができる。
【0109】
図９は、実施形態２及び比較例にかかる半導体装置の電気特性と層間絶縁層の層厚との関係を示す模式的なグラフである。図９のグラフの横軸は層間絶縁層の層厚である。図９のグラフの左側の縦軸は、電圧を印加した際のゲート電極の電流値の立ち上がりに要する時間ＴＷＬである。図９のグラフの右側の縦軸は、チャネル層の全体的な寄生抵抗Ｒｏｎである。
【0110】
【0111】
図９に示すように、比較例の半導体装置において、ゲート電極の立ち上がり時間ＴＷＬは、層間絶縁層の層厚が増していくほど、緩やかなカーブを描いて低下していく。また、チャネル層の寄生抵抗Ｒｏｎは、層間絶縁層の層厚が増していくほど、緩やかなカーブを描いて増大していく。
【0112】
ここで、ゲート電極の立ち上がり時間ＴＷＬには、設計上の許容範囲が定められている。比較例の半導体装置では、層間絶縁層が層厚ＴＨ１以下となると、図９に示すゲート電極の立ち上がり時間ＴＷＬの上限値Ｔｍａｘを超えてしまう。また、層間絶縁層が層厚ＴＨ３以上となると、寄生抵抗Ｒｏｎの上昇により縦型トランジスタのオン電流が許容値を超えて低下してしまう。
【0113】
したがって、比較例の半導体装置では、層間絶縁層の好ましい厚さは層厚ＴＨ１以上層厚ＴＨ３以下の範囲である。
【0114】
一方、実施形態２の半導体装置２では、層間絶縁層が層厚ＴＨ２以下で、ゲート電極の立ち上がり時間ＴＷＬの上限値Ｔｍａｘを超える。また、層間絶縁層が層厚ＴＨ４以上で、縦型トランジスタのオン電流が許容値を超える。
【0115】
このように、実施形態２の半導体装置２では、層間絶縁層である絶縁層８１，８２をＨｉｇｈ－ｋ層とすることで、フリンジ電界によって寄生抵抗を低減させて、好ましい層間絶縁層の厚さを厚膜側にシフトさせることが可能である。
【0116】
よって、ディッシングマージン確保のため、層間絶縁層の層厚を維持しつつ、寄生抵抗を低減させて縦型トランジスタの特性を向上させることができる。すなわち、層間絶縁層である絶縁層８１，８２の材料を適正化して、縦型トランジスタの低抵抗化を図ることができる。
【0117】
（変形例）
次に、図１０～図１２を用いて、実施形態２の変形例の半導体装置２ａについて説明する。変形例の半導体装置２ａは、Ｘ方向に並ぶチャネル層２６０のエクステンション領域間にもＬｏｗ－ｋ層等が用いられている点が上述の実施形態２とは異なる。
次に、図１０～図１２を用いて、実施形態２の変形例の半導体装置２ａについて説明する。変形例の半導体装置２ａは、Ｘ方向に並ぶチャネル層２６０のエクステンション領域間にもＬｏｗ－ｋ層等が用いられている点が上述の実施形態２とは異なる。
【0118】
上述の実施形態２では、ゲート電極３０の上下の層間絶縁層にＨｉｇｈ－ｋ層を用いることとした。しかし、チャネル層２６０のエクステンション領域のごく近傍を除く層間には、極力Ｌｏｗ－ｋ層等のＨｉｇｈ－ｋ層より誘電率が低い絶縁層が用いられていることが好ましい。これにより、配線間容量が低下して縦型トランジスタの動作速度が向上する。
【0119】
図１０は、実施形態２の変形例にかかる半導体装置２ａの構成の一例を示す模式図である。図１０（ａ）は、ゲート電極３０の高さ位置における半導体装置２ａのＸＹ断面図である。図１０（ｂ）は、絶縁層８２の高さ位置における半導体装置２ａのＸＹ断面図である。図１０（ｃ）は、半導体装置２ａのＸ方向に沿う断面図である。図１０（ｄ）は、半導体装置２ａのＹ方向に沿う断面図である。
【0120】
なお、以下の図面においては、上述の実施形態２と同様の構成に同様の符号を付して、その説明を省略する場合がある。
【0121】
図１０に示すように、半導体装置２ａにおいては、ゲート電極３０の下方に設けられたＨｉｇｈ－ｋ層等の絶縁層８１を貫通し、チャネル層２６０の下部のエクステンション領域間をＹ方向に沿う方向に延びるＳｉＯ層またはＬｏｗ－ｋ層等の第３の絶縁層としての絶縁層４１が設けられている。
【0122】
半導体装置２ａにおいては、同様に、ゲート電極３０の上方に設けられたＨｉｇｈ－ｋ層等の絶縁層８２を貫通し、チャネル層２６０の下部のエクステンション領域間をＹ方向に沿う方向に延びるＳｉＯ層またはＬｏｗ－ｋ層等の第３の絶縁層としての絶縁層４２が設けられている。
【0123】
これにより、チャネル層２６０の上下のエクステンション領域に接する部分の絶縁層８１，８２を除き、半導体装置２ａは、層間絶縁層として、ＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層２４０，４１，４２を備えることとなる。
【0124】
図１１～図１３は、実施形態２の変形例にかかる半導体装置２ａの製造方法の手順の一部を順に例示する断面図である。より詳細には、図１１（Ａａ）～図１１（Ｄａ）、図１２（Ａａ）～図１２（Ｂａ）、及び図１３（Ａａ）～図１３（Ｂａ）は、製造途中の半導体装置２ａのＸ方向に沿う断面図である。図１１（Ａｂ）～図１１（Ｄｂ）、図１２（Ａｂ）～図１２（Ｂｂ）、及び図１３（Ａｂ）～図１３（Ｂｂ）は、製造途中の半導体装置２ａのＹ方向に沿う断面図である。図１１（Ｅ）及び図１２（Ｃ）は、製造途中の半導体装置２ａの上面図である。
【0125】
図１１（Ａａ）（Ａｂ）に示すように、基板の上方に、窒化シリコン層等の絶縁層１０を形成し、複数のコンタクト１２、及び複数の下部電極１１を絶縁層１０に形成する。また、絶縁層１０上に、Ｈｉｇｈ－ｋ層等の絶縁層８１を形成する。
【0126】
また、絶縁層８１の下部電極１１とＺ方向に重なる部分を残して、絶縁層８１を貫通し、Ｙ方向に沿う方向に延びる複数の貫通溝４１ｔを形成する。
【0127】
図１１（Ｂａ）（Ｂｂ）に示すように、貫通溝４１ｔ内をＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層４１で充填する。
【0128】
図１１（Ｃａ）（Ｃｂ）に示すように、絶縁層８１，４１上に、タングステン層３０ｂ、及びＨｉｇｈ－ｋ層等の絶縁層８２をこの順に形成する。また、絶縁層８２の下部電極１１とＺ方向に重なる部分を残して、絶縁層８２を貫通し、Ｙ方向に沿う方向に延びる複数の貫通溝４２ｔを形成する。
【0129】
図１１（Ｄａ）（Ｄｂ）（Ｅ）に示すように、貫通溝４２ｔ内をＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層４２で充填する。これにより、下部電極１１とＺ方向に重なる位置を除く、タングステン層３０ｂを上下に挟む絶縁層４１，４２が、絶縁層８１，８２中に形成される。
【0130】
図１２（Ａａ）（Ａｂ）に示すように、複数の下部電極１１から外れた位置に、絶縁層８２、タングステン層３０ｂ、及び絶縁層８１を貫通し、Ｙ方向に沿う方向に延びる複数の貫通溝２４０ｔを形成する。このとき、絶縁層８１，８２中をＹ方向に延びる絶縁層４１，４２の貫通溝２４０ｔとの交差部も除去されてよい。これにより、タングステン層３０ｂが複数のゲート電極３０のパターンに加工される。
【0131】
図１２（Ｂａ）（Ｂｂ）（Ｃ）に示すように、貫通溝２４０ｔ内をＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層２４０で充填する。また、複数の下部電極１１とＺ方向に重なる位置に、絶縁層８２、ゲート電極３０、及び絶縁層８１を貫通し、下部電極１１に到達する複数の貫通孔２６０ｈを形成する。
【0132】
これにより、複数の貫通孔２６０ｈの周囲を絶縁層８１，８２が取り囲み、ゲート電極３０の上下の絶縁層８１，８２中をＸ方向およびＹ方向に格子状に延びる絶縁層２４０，４１，４２が形成される。
【0133】
図１３（Ａａ）（Ａｂ）に示すように、例えば上述の実施形態２と同様の手法により、複数の貫通孔２６０ｈの側壁を覆うゲート絶縁層６２を形成する。また、複数の貫通孔２６０ｈ内にＩＧＺＯ層等の半導体層２６１ｆを充填する。
【0134】
図１３（Ｂａ）（Ｂｂ）に示すように、ＣＭＰ等により絶縁層２４０上面の半導体層２６１ｆを除去する。これにより、半導体層２６１ｆは個々に分離され、単体の半導体層から構成されたチャネル層２６１となる。また、これにより、チャネル層２６１及びゲート絶縁層６２を備える複数のピラー２６０が形成される。
【0135】
これ以降、例えば上述の実施形態１と同様の手法により、絶縁層５０を形成し、チャネル層２６０に接続される上部電極５１を絶縁層５０に形成し、また、絶縁層５０を貫通し、上部電極５１に接続されるプラグ５２を形成する。
【0136】
以上により、変形例の半導体装置２ａが製造される。
【0137】
変形例の半導体装置２ａによれば、絶縁層８１，８２の高さ位置において、Ｙ方向に並ぶ複数のチャネル層２６０の間にも、ＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層４１，４２が設けられている。これにより、層間絶縁層の誘電率を下げ、縦型トランジスタの動作をいっそう高速化することができる。
【0138】
変形例の半導体装置２ａによれば、その他、上述の実施形態２の半導体装置２と同様の効果を奏する。
【0139】
（その他の変形例）
上述の実施形態２及び変形例においては、縦型トランジスタのチャネル層２６１は、単一の半導体層から構成されることとした。しかし、層間絶縁層として絶縁層２４０，４１，４２，８１，８２を備えるこれらの構成に、実施形態１及び変形例の半導体層６１ｃ，６１ｅを備えるチャネル層６１を適用することも可能である。図１４に一例を示す。
上述の実施形態２及び変形例においては、縦型トランジスタのチャネル層２６１は、単一の半導体層から構成されることとした。しかし、層間絶縁層として絶縁層２４０，４１，４２，８１，８２を備えるこれらの構成に、実施形態１及び変形例の半導体層６１ｃ，６１ｅを備えるチャネル層６１を適用することも可能である。図１４に一例を示す。
【0140】
図１４は、その他の変形例にかかる半導体装置３の構成の一例を示す模式図である。より詳細には、図１４（ａ）は、上述の実施形態２の構成を適用した半導体装置３ａのＸ方向に沿う断面図である。図１４（ｂ）は、上述の実施形態２の変形例の構成を適用した半導体装置３ｂのＸ方向に沿う断面図である。図１４（ｃ）は半導体装置３（３ａ，３ｂ）のＹ方向に沿う断面図である。
【0141】
図１４に示すように、半導体装置３は、上述の実施形態１と同様、チャネル層６１のコア部分となるＩＧＺＯ層等の半導体層６１ｃと、半導体層６１ｃを覆い、例えばＩｎ等のキャリア濃度の高い金属の含有率が半導体層６１ｃよりも高いＩＧＺＯ層等の半導体層６１ｅと、を含むチャネル層６１を備える。
【0142】
図１４（ａ）（ｃ）に示すように、このようなチャネル層６１を有する半導体装置３ａが、上述の実施形態２と同様、層間絶縁層としてはＨｉｈｇ－ｋ層等の絶縁層８１，８２を備え、配線間絶縁層としてはＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層２４０を備えていてもよい。
【0143】
図１４（ｂ）に示すように、このような半導体装置３ｂが、チャネル層６１のエクステンション領域近傍を除く層間絶縁層として、更に、ＳｉＯ層またはＬｏｗ－ｋ層等の絶縁層４１，４２を備えていてもよい。
【0144】
また、図１４の例によらず、半導体層６１ｃの周囲を覆うＩｎ濃度の高い半導体層が、上述の実施形態１の変形例と同様、半導体層６１ｃの上端部および下端部の少なくとも一方において、５ｎｍ以上、かつ、層間絶縁層の層厚以下の層厚を有していてもよい。
【0145】
その他の変形例の半導体装置３によれば、上述の実施形態１，２及び変形例と同様の効果を奏する。
【0146】
［付記］
以下、本発明の好ましい態様について付記する。
以下、本発明の好ましい態様について付記する。
【0147】
（付記１）
本発明の一態様によれば、
第１の電極と、
前記第１の電極上に設けられた第１の絶縁層と、
前記第１の絶縁層上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた第２の電極と、
一端が前記第１の電極に接続され、他端が前記第２の電極に接続されたチャネル層と、
前記チャネル層と前記ゲート電極との間、前記チャネル層と前記第１の絶縁層との間、及び前記チャネル層と前記第２の絶縁層との間に設けられたゲート絶縁層と、を備え、
前記チャネル層は、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
半導体装置が提供される。
本発明の一態様によれば、
第１の電極と、
前記第１の電極上に設けられた第１の絶縁層と、
前記第１の絶縁層上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２の絶縁層と、
前記第２の絶縁層上に設けられた第２の電極と、
一端が前記第１の電極に接続され、他端が前記第２の電極に接続されたチャネル層と、
前記チャネル層と前記ゲート電極との間、前記チャネル層と前記第１の絶縁層との間、及び前記チャネル層と前記第２の絶縁層との間に設けられたゲート絶縁層と、を備え、
前記チャネル層は、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする、
半導体装置が提供される。
【0148】
（付記２）
上記の付記１に記載の半導体装置において、
前記第１及び第２の絶縁層は、ＳｉＯ、ＳｉＯＣ、及びエアギャップの少なくともいずれかを含む。
上記の付記１に記載の半導体装置において、
前記第１及び第２の絶縁層は、ＳｉＯ、ＳｉＯＣ、及びエアギャップの少なくともいずれかを含む。
【0149】
（付記３）
上記の付記２に記載の半導体装置において、
前記第１及び第２の絶縁層はＬｏｗ－ｋ層である。
上記の付記２に記載の半導体装置において、
前記第１及び第２の絶縁層はＬｏｗ－ｋ層である。
【0150】
（付記４）
本発明の他の態様によれば、
第１の電極と、
前記第１の電極の上方に設けられる第２の電極と、
前記第１及び第２の電極の面方向に沿う第１の方向に延び、前記第１及び第２の電極の面方向に沿い前記第１の方向と交差する第２の方向に所定間隔を空けて、前記第１及び第２の電極の間に設けられる複数のゲート電極と、
前記第１の電極と前記複数のゲート電極との間に介在される第１の絶縁層と、
前記第２の電極と前記複数のゲート電極との間に介在される第２の絶縁層と、
前記第１の電極、前記複数のゲート電極、及び前記第２の電極の積層方向から見て前記複数のゲート電極のそれぞれと重なる位置に設けられ、前記複数のゲート電極のうち対応するゲート電極と上下方向に重なる前記第１及び第２の電極に一端部と他端部とがそれぞれ接続される複数のチャネル層と、
前記複数のチャネル層のそれぞれと、対応する前記ゲート電極との間、対応する前記第１の絶縁層との間、及び対応する前記第２の絶縁層との間に設けられたゲート絶縁層と、
前記第２の方向に並ぶ前記複数のゲート電極の間に設けられ、前記第２の電極の下面の高さ位置から前記第１の電極の上面の高さ位置に到達する第３の絶縁層と、を備え、
前記第３の絶縁層の誘電率は、
前記第１及び第２の絶縁層の誘電率よりも低い、
半導体装置が提供される。
本発明の他の態様によれば、
第１の電極と、
前記第１の電極の上方に設けられる第２の電極と、
前記第１及び第２の電極の面方向に沿う第１の方向に延び、前記第１及び第２の電極の面方向に沿い前記第１の方向と交差する第２の方向に所定間隔を空けて、前記第１及び第２の電極の間に設けられる複数のゲート電極と、
前記第１の電極と前記複数のゲート電極との間に介在される第１の絶縁層と、
前記第２の電極と前記複数のゲート電極との間に介在される第２の絶縁層と、
前記第１の電極、前記複数のゲート電極、及び前記第２の電極の積層方向から見て前記複数のゲート電極のそれぞれと重なる位置に設けられ、前記複数のゲート電極のうち対応するゲート電極と上下方向に重なる前記第１及び第２の電極に一端部と他端部とがそれぞれ接続される複数のチャネル層と、
前記複数のチャネル層のそれぞれと、対応する前記ゲート電極との間、対応する前記第１の絶縁層との間、及び対応する前記第２の絶縁層との間に設けられたゲート絶縁層と、
前記第２の方向に並ぶ前記複数のゲート電極の間に設けられ、前記第２の電極の下面の高さ位置から前記第１の電極の上面の高さ位置に到達する第３の絶縁層と、を備え、
前記第３の絶縁層の誘電率は、
前記第１及び第２の絶縁層の誘電率よりも低い、
半導体装置が提供される。
【0151】
（付記５）
上記の付記４に記載の半導体装置において、
前記複数のチャネル層のそれぞれは、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする。
上記の付記４に記載の半導体装置において、
前記複数のチャネル層のそれぞれは、
複数の金属を含む複合酸化物半導体を主成分とする第１の半導体層と、
前記第１の半導体層と前記第１の電極との間に設けられた第２の半導体層と、
前記第１の半導体層と前記第２の電極との間に設けられた第３の半導体層と、を含み、
前記第２及び第３の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする。
【0152】
（付記６）
上記の付記５に記載の半導体装置において、
前記複数のチャネル層の主成分である前記複合酸化物半導体は、ＩｎとＧａとＺｎとを含むＩＧＺＯであり、
前記第２及び第３の半導体層のＩｎ濃度は前記第１の半導体層のＩｎ濃度よりも高い。
上記の付記５に記載の半導体装置において、
前記複数のチャネル層の主成分である前記複合酸化物半導体は、ＩｎとＧａとＺｎとを含むＩＧＺＯであり、
前記第２及び第３の半導体層のＩｎ濃度は前記第１の半導体層のＩｎ濃度よりも高い。
【0153】
（付記７）
上記の付記５に記載の半導体装置において、
前記複数のチャネル層は、
前記第１の半導体層と前記ゲート絶縁層との間に設けられた第４の半導体層を更に含み、
前記第４の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い前記金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする。
上記の付記５に記載の半導体装置において、
前記複数のチャネル層は、
前記第１の半導体層と前記ゲート絶縁層との間に設けられた第４の半導体層を更に含み、
前記第４の半導体層は、
前記第１の半導体層と同種の金属を含み、前記複数の金属のうちキャリア濃度が他よりも高い前記金属の含有率が前記第１の半導体層より高い複合酸化物半導体を主成分とする。
【0154】
（付記８）
上記の付記７に記載の半導体装置において、
前記第２及び第３の半導体層の少なくともいずれかの厚さは５ｎｍ以上であり、
前記第４の半導体層の厚さは５ｎｍ以下である。
上記の付記７に記載の半導体装置において、
前記第２及び第３の半導体層の少なくともいずれかの厚さは５ｎｍ以上であり、
前記第４の半導体層の厚さは５ｎｍ以下である。
【0155】
（付記９）
上記の付記８に記載の半導体装置において、
前記第３の半導体層の厚さは前記第２の絶縁層の厚さ以下である。
上記の付記８に記載の半導体装置において、
前記第３の半導体層の厚さは前記第２の絶縁層の厚さ以下である。
【0156】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0157】
１，１ａ，２，２ａ，３，３ａ，３ｂ…半導体装置、１１…下部電極、２０，４０，４１，４２，２４０，８１，８２…絶縁層、３０…ゲート電極、５１…上部電極、６０，１６０，２６０…ピラー、６１，１６１，２６１…チャネル層、６１ｃ，６１ｅ，１６１ｅ…半導体層、６２…ゲート絶縁層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】