特開 2024-106442 半導体集積回路および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024106442

(43)【公開日】2024-08-08

(54)【発明の名称】半導体集積回路および半導体装置

(51)【国際特許分類】

   H03K 23/00 20060101AFI20240801BHJP

【ＦＩ】

H03K23/00 B

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023010691

(22)【出願日】2023-01-27

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】白石 幹雄

(57)【要約】

【課題】消費電力が低減された半導体集積回路および半導体装置を提供すること。
【解決手段】半導体集積回路の第１フリップフロップおよび第２フリップフロップのそれぞれのクロック端子にクロック信号が入力される。第２フリップフロップのＱ端子が出力する第１信号が第１フリップフロップのＤ端子に入力される。インバータは、第１フリップフロップのＱ端子が出力する第２信号を反転し、第２信号を反転した第３信号が第２フリップフロップのＤ端子に入力される。各加算器は入力されるキャリー信号に基づく加算によってグレイコードのうちのそれぞれ異なるビットを演算する。回路ブロックは、第１加算器に入力されるキャリー信号を第１信号と第３信号との論理積の演算によって生成する。回路ブロックは、他の加算器に入力されるキャリー信号を第１信号と第２信号とに基づいて生成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する半導体集積回路であって、
前記第１クロック信号がクロック端子に入力される第１フリップフロップと、
前記第１クロック信号がクロック端子に入力される第２フリップフロップであって、前記第２フリップフロップのＱ端子が出力する第１信号が前記第１フリップフロップのＤ端子に入力される、前記第２フリップフロップと、
前記第１フリップフロップのＱ端子が出力する第２信号に対して反転の演算を行うインバータであって、前記インバータが出力する前記第２信号を反転した第３信号が前記第２フリップフロップのＤ端子に入力される、前記インバータと、
それぞれは入力されるキャリー信号に基づく加算によって前記グレイコードのうちのそれぞれ異なるビットを演算する（Ｌ－１）個の加算器と、
前記（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を前記第１信号と前記第３信号との論理積の演算によって生成し、前記（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を前記第１信号と前記第２信号とに基づいて生成する、回路ブロックと、
前記第１信号を出力する第１端子と、
前記（Ｌ－１）個の加算器から出力される信号のセットを出力する（Ｌ－１）個の第２端子と、
を備える半導体集積回路。

【請求項2】

前記（Ｌ－１）個の加算器のそれぞれは、
第３フリップフロップと、
入力されるキャリー信号と前記第３フリップフロップのＱ端子が出力する第４信号との排他的論理和を演算し、前記排他的論理和の演算によって得られた信号を前記第３フリップフロップのＤ端子に入力する排他的論理和回路と、
を備え、
前記（Ｌ－１）個の第２端子は、前記（Ｌ－１）個の加算器のそれぞれの第４信号のセットを出力する、
請求項１に記載の半導体集積回路。

【請求項3】

前記回路ブロックは、
前記第１信号を反転し、前記第１信号を反転した第５信号と前記第２信号との論理積を演算し、前記（Ｌ－１）個の加算器のうちの前記第１加算器と異なる第２加算器に入力されるキャリー信号を、前記第５信号と前記第２信号との論理積の演算によって得られた第６信号と、前記第１加算器の第４信号と、の論理積の演算によって生成する、
請求項２に記載の半導体集積回路。

【請求項4】

請求項１から３の何れか一項に記載の半導体集積回路と、
第２クロック信号を生成する発振回路と、
前記半導体集積回路の前記第１端子および前記（Ｌ－１）個の第２端子から出力されるグレイコードを前記第２クロック信号に基づくタイミングで自身に格納するレジスタと、
を備える半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体集積回路および半導体装置に関する。

【背景技術】

【0002】

クロックのカウント値に応じたグレイコードを出力する半導体集積回路として、グレイコードカウンタがある。グレイコードは、カウント値の変化に対して１ビットしか変化しないコードである。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－１３１０７１号公報

【非特許文献】

【0004】

【非特許文献1】M. Cohen, and S. Even, "A Gray code counter," IEEE Transactions on Computers, vol. C-18, no.7, pp. 662-664, Jul. 1969.

【発明の概要】

【発明が解決しようとする課題】

【0005】

一つの実施形態は、消費電力が低減された半導体集積回路および半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

一つの実施形態によれば、半導体集積回路は、第１クロック信号のカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを生成する。半導体集積回路は、第１フリップフロップと、第２フリップフロップと、インバータと、（Ｌ－１）個の加算器と、回路ブロックと、第１端子と、（Ｌ－１）個の第２端子と、を備える。第１フリップフロップのクロック端子に第１クロック信号が入力される。第２フリップフロップのクロック端子に第１クロック信号が入力される。第２フリップフロップのＱ端子が出力する第１信号が第１フリップフロップのＤ端子に入力される。インバータは、第１フリップフロップのＱ端子が出力する第２信号に対して反転の演算を行う。インバータが出力する第２信号を反転した第３信号が第２フリップフロップのＤ端子に入力される。（Ｌ－１）個の加算器のそれぞれは入力されるキャリー信号に基づく加算によってグレイコードのうちのそれぞれ異なるビットを演算する。回路ブロックは、（Ｌ－１）個の加算器のうちの第１加算器に入力されるキャリー信号を第１信号と第３信号との論理積の演算によって生成する。回路ブロックは、（Ｌ－１）個の加算器のうちの第２加算器から第（Ｌ－１）加算器までのそれぞれに入力されるキャリー信号を第１信号と第２信号とに基づいて生成する。第１端子は第１信号を出力する。（Ｌ－１）個の第２端子は、（Ｌ－１）個の加算器から出力される信号のセットを出力する。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の半導体集積回路であるグレイコードカウンタの回路構成の一例を示す図。

【図2】第１の実施形態のグレイコードカウンタにおけるクロック信号およびリセット信号に応じた各種信号の遷移の一例を示すタイミングチャート。

【図3】図２に示したタイミングチャートに対応した真理値表。

【図4】第２の実施形態のメモリシステムの構成の一例を示す模式的な図。

【図5】第２の実施形態のブリッジチップの一部の構成の一例を示す模式的な図。

【図6】第２の実施形態の周波数カウンタの構成の一例を示す模式的な図。

【図7】第２の実施形態の周波数カウンタにおける各種信号の波形の一例を示すタイミングチャート。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、実施形態にかかる半導体集積回路および半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0009】

（第１の実施形態）
図１は、第１の実施形態の半導体集積回路であるグレイコードカウンタの回路構成の一例を示す図である。以降では、信号のレベルに対応する論理値に関し、Ｈステートは「１」、「Ｌ」ステートは「０」を表すこととして説明する。

【0010】

グレイコードカウンタ１は、それに入力されるクロック信号ＣＬＫのカウント値に応じたＬビット（ただしＬは３以上の整数）のグレイコードを出力する。

【0011】

グレイコードカウンタ１は、クロック信号ＣＬＫが入力されるクロック端子ＴＣＬＫと、リセット信号ＲＳＴＮが入力されるリセット入力端子ＴＲＳＴＮと、Ｌビットのグレイコードのそれぞれ異なるビットを出力するＬ個のデータ出力端子ＴＱ０～ＴＱ（Ｌ－１）と、を備える。

【0012】

本明細書では、グレイコードの最下位ビットを第０ビットと表記し、グレイコードの最下位ビットからｉ番目（ただしｉは０から（Ｌ－１）までの整数）のビットを第ｉビットと表記する。データ出力端子ＴＱｉは、グレイコードの第ｉビットを出力することとする。グレイコードの第ｉビットのデータを示す信号をデータ信号Ｑｉと表記する。以降では、データ出力端子ＴＱ０～ＴＱ（Ｌ－１）のそれぞれをデータ出力端子ＴＱと表記する場合がある。また、データ信号Ｑ０～Ｑ（Ｌ－１）を総称して、データ信号Ｑと表記する場合がある。

【0013】

グレイコードカウンタ１は、第１回路ブロック１１と、第２回路ブロック１２と、（Ｌ－１）個の加算器ＡＤ１～ＡＤ（Ｌ－１）と、を備える。以降では、加算器ＡＤ１～ＡＤ（Ｌ－１）のそれぞれを加算器ＡＤと表記する場合がある。

【0014】

各加算器ＡＤには、キャリー信号Ｃが第２回路ブロック１２から入力される。各加算器ＡＤは、入力されるキャリー信号Ｃに基づく加算によってグレイコードのうちのそれぞれ異なるビットを演算し、演算によって得られたビットのデータをデータ信号Ｑとして出力する。以降、加算器ＡＤｊ（ただしｊは１から（Ｌ－１）までの整数）に入力されるキャリー信号Ｃをキャリー信号Ｃ（ｊ－１）と表記する。

【0015】

加算器ＡＤｊは、排他的論理和（換言するとＸＯＲ）の演算を行うＸＯＲ回路ＸＯＲｊと、フリップフロップＦＦｊと、を備える。なお、フリップフロップＦＦｊは、Ｑ端子、Ｄ端子、クロック端子、およびリセット端子を備えるＤフリップフロップである。

【0016】

ＸＯＲ回路ＸＯＲｊは２つの入力端子を備え、当該２つの入力端子のうちの一には、フリップフロップＦＦｊのＱ端子が接続される。ＸＯＲ回路ＸＯＲｊの２つの入力端子のうちの他には、第２回路ブロック１２が接続され、第２回路ブロック１２からキャリー信号Ｃとしてキャリー信号Ｃ（ｊ－１）が入力される。ＸＯＲ回路ＸＯＲｊの出力端子は、フリップフロップＦＦｊのＤ端子に接続される。

【0017】

フリップフロップＦＦｊのＱ端子から出力されるデータは、データ信号Ｑｊとされる。よって、ＸＯＲ回路ＸＯＲｊは、キャリー信号Ｃが「１」であるとき、データ信号Ｑｊを反転して出力し、キャリー信号Ｃが「０」であるとき、データ信号Ｑｊを反転せずに出力する。

【0018】

フリップフロップＦＦｊは、ＸＯＲ回路ＸＯＲｊからＤ端子に入力された信号を次のクロックサイクル（正確にはクロック信号ＣＬＫの次の立ち上がりタイミング）で取り込んで、取り込んだ信号をＱ端子から出力する。

【0019】

よって、キャリー信号Ｃ（ｊ－１）が「１」であるとき、加算器ＡＤｊは、現在のデータ信号Ｑｊが表す値に「１」を加算するビット演算を行って、次のクロックサイクルにおいて、ビット演算後の信号をデータ信号Ｑｊとして出力する。キャリー信号Ｃ（ｊ－１）が「０」であるとき、加算器ＡＤｊは、現在のデータ信号Ｑｊが表す値を変化させずに、次のクロックサイクルにおいて、データ信号Ｑｊとして出力する。

【0020】

フリップフロップＦＦｊのＱ端子は、データ出力端子ＴＱ１～ＴＱ（Ｌ－１）のうちのデータ出力端子ＴＱｊに接続される。よって、データ出力端子ＴＱ１～ＴＱ（Ｌ－１）は、加算器ＡＤ１～ＡＤ（Ｌ－１）から出力されるデータ信号Ｑ１～Ｑ（Ｌ－１）のセットを出力する。

【0021】

フリップフロップＦＦｊのリセット端子には、リセット信号ＲＳＴＮが入力される。なお、この例では、フリップフロップＦＦｊは、リセット信号ＲＳＴＮが「０」であるときにリセットされることとしている。

【0022】

第２回路ブロック１２は、第１回路ブロック１１から入力される参照信号に基づき、加算器ＡＤ１～ＡＤ（Ｌ－１）に入力されるキャリー信号Ｃ、即ちキャリー信号Ｃ０～Ｃ（Ｌ－２）、を演算する。

【0023】

第２回路ブロック１２は、リップルキャリー方式でキャリー信号Ｃ０～Ｃ（Ｌ－２）を演算してもよいし、キャリールックアヘッド方式でキャリー信号Ｃ０～Ｃ（Ｌ－２）を演算してもよい。図１に示す例では、第２回路ブロック１２は、リップルキャリー方式でキャリー信号Ｃ０～Ｃ（Ｌ－２）を演算する構成を備える。

【0024】

第２回路ブロック１２は、直列に接続された（Ｌ－２）個の要素ブロック１３＿１～１３＿（Ｌ－２）を備える。要素ブロック１３＿１～１３＿（Ｌ－２）を総称して、要素ブロック１３と表記することがある。

【0025】

要素ブロック１３＿１から要素ブロック１３＿（Ｌ－２）まで、キャリー信号Ｃを生成するために使用される信号であるキャリー生成信号Ｐが伝播される。各要素ブロック１３は、自身に伝播してきたキャリー生成信号Ｐに基づき、キャリー信号Ｃと、後段の要素ブロック１３に伝播させるキャリー生成信号Ｐと、を生成する。要素ブロック１３＿ｍ（ただしｍは１から（Ｌ－２）までの整数）が生成するキャリー生成信号Ｐを、キャリー生成信号Ｐｍと表記する。

【0026】

要素ブロック１３＿１は、アンド回路ＡＮｐ１を備え、アンド回路ＡＮｐ１の出力端子からキャリー生成信号Ｐ１を出力する。要素ブロック１３＿１の構成のこれ以上の詳細を説明する前に、まず、要素ブロック１３＿２～１３＿（Ｌ－２）の構成の詳細を説明する。

【0027】

要素ブロック１３＿２～１３＿（Ｌ－２）の構成は共通する。要素ブロック１３＿ｋ（ただしｋは２から（Ｌ－２）までの整数）は、キャリー生成信号Ｐ（ｋ－１）と、データ信号Ｑ（ｋ－１）と、に基づいて、キャリー信号Ｃ（ｋ－１）と、キャリー生成信号Ｐｋと、を生成する。

【0028】

要素ブロック１３＿ｋは、２つのアンド回路ＡＮｐｋ，ＡＮｃｋと、インバータＩＮＶｋと、を備える。アンド回路ＡＮｐｋ，ＡＮｃｋのそれぞれは、２つの入力端子を備える。

【0029】

アンド回路ＡＮｃｋの２つの入力端子のうちの一には、加算器ＡＤ（ｋ－１）が備えるフリップフロップＦＦ（ｋ－１）のＱ端子が接続され、フリップフロップＦＦ（ｋ－１）のＱ端子から出力されるデータ信号Ｑ（ｋ－１）が入力される。アンド回路ＡＮｃｋの２つの入力端子のうちの他には、要素ブロック１３＿（ｋ－１）、より正確には要素ブロック１３＿（ｋ－１）が備えるアンド回路ＡＮｐ（ｋ－１）の出力端子、が接続され、キャリー生成信号Ｐ（ｋ－１）が入力される。アンド回路ＡＮｃｋの出力端子は、加算器ＡＤｋが備えるＸＯＲ回路ＸＯＲｋの２つの入力端子のうちの他に接続される。

【0030】

アンド回路ＡＮｃｋは、データ信号Ｑ（ｋ－１）とキャリー生成信号Ｐ（ｋ－１）との論理積を演算し、当該論理積の演算によって得られた信号は、キャリー信号Ｃ（ｋ－１）としてＸＯＲ回路ＸＯＲｋに入力される。

【0031】

インバータＩＮＶｋの入力端子には、フリップフロップＦＦ（ｋ－１）のＱ端子が接続され、フリップフロップＦＦ（ｋ－１）のＱ端子から出力されるデータ信号Ｑ（ｋ－１）が入力される。インバータＩＮＶｋは、データ信号Ｑ（ｋ－１）に対し、反転の演算を実行する。

【0032】

アンド回路ＡＮｐｋの２つの入力端子のうちの一には、要素ブロック１３＿（ｋ－１）が備えるアンド回路ＡＮｐ（ｋ－１）の出力端子が接続され、アンド回路ＡＮｐ（ｋ－１）から出力されるキャリー生成信号Ｐ（ｋ－１）が入力される。アンド回路ＡＮｐｋの２つの入力端子のうちの他には、インバータＩＮＶｋの出力端子が接続され、インバータＩＮＶｋによって反転されたデータ信号Ｑ（ｋ－１）が入力される。アンド回路ＡＮｐｋは、キャリー生成信号Ｐ（ｋ－１）と反転されたデータ信号Ｑ（ｋ－１）との論理積を演算する。当該論理積の演算によって得られた信号は、キャリー生成信号Ｐｋとして要素ブロック１３＿ｋから出力される。

【0033】

このように、キャリー生成信号Ｐは、要素ブロック１３＿２から要素ブロック１３＿（Ｌ－２）まで伝播する。各要素ブロック１３＿ｋは、前段の要素ブロック１３＿（ｋ－１）から伝播したキャリー生成信号Ｐ（ｋ－１）と、加算器ＡＤ（ｋ－１）から出力されるデータ信号Ｑ（ｋ－１）と、に基づいてキャリー信号Ｃ（ｋ－１）を生成する。また、各要素ブロック１３＿ｋは、キャリー生成信号Ｐ（ｋ－１）と、データ信号Ｑ（ｋ－１）と、に基づいてキャリー生成信号Ｐｋを新たに生成し、生成したキャリー生成信号Ｐｋを後段の要素ブロック１３＿（ｋ＋１）に伝播させる。

【0034】

要素ブロック１３＿２～１３＿（Ｌ－２）のうちの最後段の要素ブロック１３に該当する要素ブロック１３＿（Ｌ－２）では、アンド回路ＡＮｐ（Ｌ－２）の出力端子は、加算器ＡＤ（Ｌ－１）が備えるＸＯＲ回路ＸＯＲ（Ｌ－１）の２つの入力端子のうちの他に接続される。アンド回路ＡＮｐ（Ｌ－２）の出力端子から出力されるキャリー生成信号Ｐ（Ｌ－２）は、キャリー信号Ｃ（Ｌ－２）としてＸＯＲ回路ＸＯＲ（Ｌ－１）に入力される。

【0035】

第１回路ブロック１１は、クロック信号ＣＬＫに基づき、第２回路ブロック１２に供給される参照信号を生成する。

【0036】

ここで、実施形態と比較される技術について説明する。実施形態と比較される技術を比較例と表記する。比較例によれば、参照信号を生成するための回路ブロックは、Ｄフリップフロップを備える。参照信号を生成するための回路ブロックが備えるＤフリップフロップを、参照フリップフロップと表記する。

【0037】

比較例では、参照フリップフロップのクロック端子にはクロック信号が入力され、参照フリップフロップが保持するデータは、クロックサイクル毎に反転する。回路ブロックは、クロックサイクル毎に反転する参照フリップフロップが保持するデータに基づき、参照信号を生成する。

【0038】

グレイコードはクロックサイクル毎に１ビットしか変化しないため、グレイコードの各ビットを保持するフリップフロップ（図１に示す構成では例えばフリップフロップＦＦ１～ＦＦ（Ｌ－１）など）におけるデータの反転に起因する消費電力が小さい。比較例のように、参照信号の生成のためにクロックサイクル毎にデータが反転するフリップフロップが参照フリップフロップとして設けられた場合、参照フリップフロップにおけるデータの反転に起因する消費電力は、グレイコードの各ビットを保持するフリップフロップにおけるデータの反転に起因する消費電力に比べて顕著に大きく、グレイコードカウンタの消費電力が増加する。

【0039】

そこで、実施形態では、参照フリップフロップが保持するデータが反転する頻度を比較例に比べて少なくなるよう、第１回路ブロック１１が構成される。参照フリップフロップが保持するデータの反転の頻度が低減されることで、参照フリップフロップのデータの反転に起因する消費電力が低減され、これによってグレイコードカウンタ１の消費電力が低減される。

【0040】

具体的には、第１回路ブロック１１は、２つの参照フリップフロップＦＦｒ１、ＦＦｒ２と、インバータＩＮＶｒと、を備える。参照フリップフロップＦＦｒ１、ＦＦｒ２のそれぞれは、Ｑ端子、Ｄ端子、クロック端子、およびリセット端子を備えるＤフリップフロップである。

【0041】

参照フリップフロップＦＦｒ１、ＦＦｒのクロック端子にはクロック信号ＣＬＫが入力され、参照フリップフロップＦＦｒ１、ＦＦｒのリセット端子には、リセット信号ＲＳＴＮが入力される。なお、この例では、参照フリップフロップＦＦｒ１、ＦＦｒは、リセット信号ＲＳＴＮが「０」であるときにリセットされることとしている。

【0042】

参照フリップフロップＦＦｒ１のＱ端子は、インバータＩＮＶｒの入力端子に接続される。インバータＩＮＶｒの出力端子は、参照フリップフロップＦＦｒ２のＤ端子に接続される。参照フリップフロップＦＦｒ２のＱ端子は、参照フリップフロップＦＦｒ１のＤ端子に接続される。

【0043】

よって、参照フリップフロップＦＦｒ１、ＦＦｒ２が保持するデータは、クロック信号ＣＬＫのクロックサイクルの２倍の時間間隔で反転する。参照フリップフロップＦＦｒ１、ＦＦｒ２が保持するデータの反転の頻度が、比較例にかかる参照フリップフロップが保持するデータの反転の頻度よりも小さくされ、比較例に比べてグレイコードカウンタ１の消費電力が低減される。

【0044】

参照フリップフロップＦＦｒ２のＱ端子が出力する信号は、データ信号Ｑ０とされる。参照フリップフロップＦＦｒ２のＱ端子は、データ端子ＴＱ０に接続される。データ端子ＴＱ０は、参照フリップフロップＦＦｒ２のＱ端子から出力されたデータ信号Ｑ０を出力する。

【0045】

参照フリップフロップＦＦｒ２のＱ端子が出力する信号（つまりデータ信号Ｑ０）と、参照フリップフロップＦＦｒ１のＱ端子が出力する信号と、インバータＩＮＶｒの出力端子が出力する信号と、が参照信号として第２回路ブロック１２に入力される。

【0046】

参照フリップフロップＦＦｒ１のＱ端子が出力する信号を、便宜的に、データ信号Ｑ（－１）と表記する。なお、データ信号Ｑ（－１）は、グレイコードカウンタ１から外には出力されない。

【0047】

インバータＩＮＶｒの出力端子が出力する信号を、便宜的に、キャリー生成信号Ｐ０と表記する。

【0048】

第２回路ブロック１２では、要素ブロック１３＿１は、データ信号Ｑ０、データ信号Ｑ（－１）、およびキャリー生成信号Ｐ０に基づいて、キャリー信号Ｃ０およびキャリー生成信号Ｐ１を生成する。そのための構成として、要素ブロック１３＿１は、２つのアンド回路ＡＮｐ１、ＡＮｃ１と、インバータＩＮＶ１と、を備える。

【0049】

アンド回路ＡＮｃ１の２つの入力端子のうちの一には、第１回路ブロック１１が備える参照フリップフロップＦＦｒ２のＱ端子が接続され、参照フリップフロップＦＦｒ２のＱ端子から出力されるデータ信号Ｑ０が入力される。アンド回路ＡＮｃ１の２つの入力端子のうちの他には、インバータＩＮＶｒの出力端子が接続され、インバータＩＮＶｒの出力端子から出力されるキャリー生成信号Ｐ０が入力される。

【0050】

アンド回路ＡＮｃ１の出力端子は、加算器ＡＤ１が備えるＸＯＲ回路ＸＯＲ１の２つの入力端子のうちの他に接続される。アンド回路ＡＮｃ１は、データ信号Ｑ０とキャリー生成信号Ｐ０との論理積を演算し、当該論理積の演算によって得られた信号は、キャリー信号Ｃ０としてＸＯＲ回路ＸＯＲ１に入力される。

【0051】

インバータＩＮＶ１の入力端子には、参照フリップフロップＦＦｒ２のＱ端子が接続され、参照フリップフロップＦＦｒ２のＱ端子から出力されるデータ信号Ｑ０が入力される。インバータＩＮＶ１は、データ信号Ｑ０に対し、反転の演算を実行する。

【0052】

アンド回路ＡＮｐ１の２つの入力端子のうちの一には、参照フリップフロップＦＦｒ１のＱ端子が接続され、参照フリップフロップＦＦｒ１のＱ端子から出力されるデータ信号Ｑ（－１）が入力される。アンド回路ＡＮｐ１の２つの入力端子のうちの他には、インバータＩＮＶ１の出力端子が接続され、インバータＩＮＶ１によって反転されたデータ信号Ｑ０が入力される。アンド回路ＡＮｐ１は、データ信号Ｑ（－１）と反転されたデータ信号Ｑ０との論理積を演算する。当該論理積の演算によって得られた信号は、キャリー生成信号Ｐ１として要素ブロック１３＿１から出力される。

【0053】

なお、図１に示した例では、第２回路ブロック１２は、リップルキャリー方式でキャリー信号Ｃ０～Ｃ（Ｌ－２）を演算した。前述したように、第２回路ブロック１２は、キャリールックアヘッド方式でキャリー信号Ｃ０～Ｃ（Ｌ－２）を演算するよう構成されてもよい。キャリールックアヘッド方式が適用される場合、第２回路ブロック１２は、例えば、要素ブロック１３＿２～１３＿（Ｌ－２）に替えて、キャリー生成信号Ｐ１に基づいてキャリー信号Ｃ１～Ｃ（Ｌ－２）を一括に演算する演算回路を有するよう、構成される。

【0054】

図２は、第１の実施形態のグレイコードカウンタ１におけるクロック信号ＣＬＫおよびリセット信号ＲＳＴＮに応じた各種信号の遷移の一例を示すタイミングチャートである。なお、本図では、理解を簡単にするために、Ｌは「４」であることとしている。

【0055】

リセット信号ＲＳＴＮによってリセットされているとき（図２においてタイミングｔ０の直前）、キャリー生成信号Ｐ０は「１」であり、キャリー生成信号Ｐ１、Ｐ２、キャリー信号Ｃ，およびデータ信号Ｑは「０」である。

【0056】

そして、リセット信号ＲＳＴＮによるリセットが解除されると（タイミングｔ０）、参照フリップフロップＦＦｒ１のＱ端子から出力されるデータ信号Ｑ（－１）、データ信号Ｑ（－１）を反転した信号であるキャリー生成信号Ｐ０、および参照フリップフロップＦＦｒ２のＱ端子から出力されるデータ信号Ｑ０は、クロック信号ＣＬＫを４分周した波形で遷移することが読み取れる。つまり、クロック信号ＣＬＫのクロックサイクルをＣＣと表記すると、参照フリップフロップＦＦｒ１、ＦＦｒ２が保持するデータは、４ＣＣのサイクルで周期的に変化する。

【0057】

図３は、図２に示したタイミングチャートに対応した真理値表である。本図から、４ビットのグレイコードＱ０－Ｑ３はクロックサイクル毎にいずれか１ビットが変化し、この４ビットのグレイコードＱ０－Ｑ３のデータの生成の元となるデータ信号Ｑ（－１）は、２クロックサイクル毎に反転していることが読み取れる。

【0058】

このように、第１の実施形態のグレイコードカウンタ１は、参照フリップフロップＦＦｒ１と、参照フリップフロップＦＦｒ２と、インバータＩＮＶｒと、（Ｌ－１）個の加算器ＡＤ１～ＡＤ（Ｌ－１）と、第２回路ブロック１２と、データ出力端子ＴＱ０～ＴＱ（Ｌ－１）と、を備える。参照フリップフロップＦＦｒ１のクロック端子および参照フリップフロップＦＦｒ２のクロック端子にはクロック信号ＣＬＫが入力される。参照フリップフロップＦＦｒ２のＱ端子が出力する信号であるデータ信号Ｑ０は、参照フリップフロップＦＦｒ１のＤ端子に入力される。インバータＩＮＶｒは、参照フリップフロップＦＦｒ１のＱ端子が出力するデータ信号Ｑ（－１）に対して反転の演算を行う。インバータＩＮＶｒによって反転されたデータ信号Ｑ（－１）、つまりキャリー生成信号Ｐ０は、参照フリップフロップＦＦｒ２のＤ端子に入力される。加算器ＡＤ１～ＡＤ（Ｌ－１）のそれぞれは、入力されるキャリー信号Ｃに基づく加算によって、（Ｌ－１）ビットのグレイコードのうちのそれぞれ異なるビットを演算する。第２回路ブロック１２のうちの要素ブロック１３＿１は、データ信号Ｑ０とキャリー生成信号Ｐ０とに対するアンド回路ＡＮｃ１による論理積の演算によって、キャリー信号Ｃ０を生成する。また、第２回路ブロック１２のうちの要素ブロック１３＿２～１３＿（Ｌ－２）は、データ信号Ｑ０とデータ信号Ｑ（－１）とから得られるキャリー生成信号Ｐ１に基づいて加算器ＡＤ２～ＡＤ（Ｌ－１）に入力されるキャリー信号Ｃ１～Ｃ（Ｌ－２）を生成する。

【0059】

よって、参照信号の演算に必要とされる参照フリップフロップ（例えば参照フリップフロップＦＦｒ１，ＦＦｒ２）が保持するデータが反転する頻度が低減され、これによってグレイコードカウンタ１の消費電力が低減される。

【0060】

また、第１の実施形態によれば、各加算器ＡＤ（加算器ＡＤｊと表記する）は、フリップフロップＦＦｊと、ＸＯＲ回路ＸＯＲｊと、を備える。ＸＯＲ回路ＸＯＲｊは、フリップフロップＦＦｊのＱ端子が出力する信号、即ち信号Ｑｊと、キャリー信号Ｃ（ｊ－１）と、の排他的論理和によって得られた信号をフリップフロップＦＦｊのＤ端子に入力する。

【0061】

よって、各加算器ＡＤは、入力されるキャリー信号Ｃに基づく加算を行うことができる。

【0062】

なお、第１の実施形態によれば、第２回路ブロック１２は、リップルキャリー方式に基づいてキャリー信号Ｃを生成する。例えば、第２回路ブロック１２は、データ信号Ｑ０をインバータＩＮＶ１によって反転し、反転したデータ信号Ｑ０とデータ信号Ｑ（－１）との論理積をアンド回路ＡＮｐ１によって演算する。第２回路ブロック１２は、アンド回路ＡＮｐ１によって演算された信号であるキャリー生成信号Ｐ１と、加算器ＡＤ１が出力するデータ信号Ｑ１と、に対するアンド回路ＡＮｃ２による論理積の演算によって、加算器ＡＤ２に入力するキャリー信号Ｃ１を生成する。

【0063】

（第２の実施形態）
グレイコードは、クロックサイクルあたりに１ビットしか変化しない。よって、グレイコードカウンタは、グレイコードカウンタの出力値をグレイコードカウンタの動作とは非同期に取得したときに発生し得るエラーの影響を抑制できるという特長がある。その特長により、グレイコードカウンタは、例えば２つの異なるクロック信号を扱う装置で活用され得る。

【0064】

第２の実施形態のグレイコードは、第１のクロック信号に同期してデータが入力されて、当該データを第２のクロック信号に基づいて処理する半導体装置に備えられる。このような半導体装置を備えるシステムの一例として、メモリシステムＳＹＳについて説明する。

【0065】

図４は、第２の実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。

【0066】

メモリシステムＳＹＳは、ホストＨＳに接続可能である。ホストＨＳとメモリシステムＳＹＳとを接続する通信路および当該通信路を介した通信が準拠する規格は、特定の規格に限定されない。ホストＨＳは、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。ホストＨＳは、メモリシステムＳＹＳに対し、ライトコマンドまたはリードコマンドなどを含む種々のコマンドを送信する。

【0067】

メモリシステムＳＹＳは、半導体記憶装置１００、メモリコントローラＭＣ、およびＲＡＭ（Random Access Memory）２００を含む。

【0068】

メモリコントローラＭＣは、半導体記憶装置１００の制御を行う制御回路である。メモリコントローラＭＣは、半導体記憶装置１００の制御の一環として、ホストＨＳからのアクセスコマンドに応じたホストＨＳと半導体記憶装置１００との間のデータ転送を実行する。

【0069】

ＲＡＭ２００は、メモリコントローラＭＣに、バッファエリア、キャッシュエリア、プログラムがロードされるエリア、などの記憶領域を提供する。例えば、メモリコントローラＭＣは、ホストＨＳと半導体記憶装置１００との間の転送データをＲＡＭ２００にバッファすることができる。また、メモリコントローラＭＣは、ファームウェアプログラムをＲＡＭ２００にロードして使用したり、各種管理データをＲＡＭ２００にバッファまたはキャッシュしたりする。

【0070】

半導体記憶装置１００は、外部端子群Ｔ、ブリッジチップＢＣ、および複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３を備える。

【0071】

なお、ブリッジチップＢＣは、第２の実施形態の半導体装置の一例である。

【0072】

複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

【0073】

半導体記憶装置１００は、メモリチップＣＰ０－０～ＣＰ０－３およびメモリチップＣＰ１－０～ＣＰ１－３それぞれが積層されたＭＣＰ（Multi Chip Package）として実装され得る。半導体記憶装置１００がＭＣＰとして実装される場合、半導体記憶装置１００では、ブリッジチップＢＣおよび複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３の周囲が、モールド樹脂で封止されていてもよい。

【0074】

また、半導体記憶装置１００は、複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３とブリッジチップＢＣとを接続する複数のチャネルを備える。この複数のチャネルのそれぞれを、ＮＡＮＤ型のフラッシュメモリを接続するチャネルという意味で、メモリチャネルＭＣＨと表記する。

【0075】

図４の例では、半導体記憶装置１００は、複数のメモリチャネルＭＣＨとして、メモリチャネルＭＣＨ０，ＭＣＨ１を備える。そして、メモリチャネルＭＣＨ０を介してブリッジチップＢＣに４つのメモリチップＣＰ０－０～ＣＰ０－３が接続され、メモリチャネルＭＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続される。

【0076】

それぞれのメモリチャネルＭＣＨは、所定の規格に基づき構成される。各メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

【0077】

なお、半導体記憶装置１００が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するメモリチャネルＭＣＨの数は２個に限定されない。さらに、１つのメモリチャネルＭＣＨに接続されるメモリチップＣＰの数は４個に限定されない。

【0078】

以降、メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれを、メモリチップＣＰと表記することがある。

【0079】

半導体記憶装置１００は、１つのチャネルを介してメモリコントローラＭＣに接続される。この１つのチャネルを、ブリッジチップＢＣから見てホスト側のチャネルという意味で、ホストチャネルＨＣＨと表記する。

【0080】

ホストチャネルＨＣＨは、所定の規格に基づき構成される。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

【0081】

ホストチャネルＨＣＨは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、レディービジー信号Ｒ／Ｂｎ＿１を転送する信号線、およびレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

【0082】

チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎ＿１およびレディービジー信号Ｒ／Ｂｎ＿２は、コマンドの受信を待機している状態であるレディー状態であるかコマンドを受信しても実行できない状態であるビジー状態であるかを示す信号である。なお、ホストチャネルＨＣＨが含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、ホストチャネルＨＣＨは、メモリチャネルＭＣＨ０にかかるレディービジー信号Ｒ／Ｂｎと、メモリチャネルＭＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤードＯＲ接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

【0083】

メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、ホストチャネルＨＣＨの信号群と同種の信号群を送受信できる。即ち、メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。

【0084】

メモリコントローラＭＣは、ホストＨＳからライトコマンドによってデータ（ライトデータと表記する）のライトが要求されたとき、ライトデータを、いったんＲＡＭ２００に格納する。そして、メモリコントローラＭＣは、ＲＡＭ２００に格納されたライトデータに対して誤り訂正符号化などの種々の処理を行い、処理後のライトデータを、データ信号ＤＱ［７：０］としてブリッジチップＢＣに転送する。メモリコントローラＭＣは、ブリッジチップＢＣへのデータ信号ＤＱ［７：０］の転送の際には、データ信号ＤＱ［７：０］の転送と同期するようにトグルさせたデータストローブ信号ＤＱＳ／ＤＱＳｎをブリッジチップＢＣに転送する。

【0085】

ブリッジチップＢＣは、メモリコントローラＭＣからデータ信号ＤＱ［７：０］として転送されたライトデータを、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルに応じて順次取り込む。ブリッジチップＢＣは、取り込んだライトデータを何れかのメモリチップＣＰにデータ信号ＤＱ［７：０］として転送する。ブリッジチップＢＣは、メモリチップＣＰへのデータ信号ＤＱ［７：０］の転送の際には、データ信号ＤＱ［７：０］の転送と同期するようにトグルさせたデータストローブ信号ＤＱＳ／ＤＱＳｎをメモリチップＣＰに転送する。

【0086】

メモリコントローラＭＣは、ホストＨＳからリードコマンドによってデータ（リードデータと表記する）のリードが要求されたとき、リードデータが格納されたメモリチップＣＰに対し、ブリッジチップＢＣを介してリード動作を指示する。リードデータが格納されたメモリチップＣＰは、リード動作の指示に応じ、リードデータをデータ信号ＤＱ［７：０］としてブリッジチップＢＣに転送する。メモリチップＣＰは、ブリッジチップＢＣへのデータ信号ＤＱ［７：０］の転送の際には、データ信号ＤＱ［７：０］の転送と同期するようにトグルさせたデータストローブ信号ＤＱＳ／ＤＱＳｎをブリッジチップＢＣに転送する。

【0087】

ブリッジチップＢＣは、メモリチップＣＰからデータ信号ＤＱ［７：０］として転送されたリードデータを、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルに応じて順次取り込む。ブリッジチップＢＣは、取り込んだリードデータをメモリコントローラＭＣにデータ信号ＤＱ［７：０］として転送する。ブリッジチップＢＣは、メモリコントローラＭＣへのデータ信号ＤＱ［７：０］の転送の際には、データ信号ＤＱ［７：０］の転送と同期するようにトグルさせたデータストローブ信号ＤＱＳ／ＤＱＳｎをメモリコントローラＭＣに転送する。

【0088】

このように、ブリッジチップＢＣは、外部の装置（この場合はメモリコントローラＭＣおよびメモリチップＣＰのうちの一）から転送されるデータを当該データの転送と同期するようにトグルさせられたデータストローブ信号ＤＱＳ／ＤＱＳｎによって取り込む。そして、ブリッジチップＢＣは、取り込んだデータを別の外部の装置（この場合はメモリコントローラＭＣおよびメモリチップＣＰのうちの他）に転送する。

【0089】

ブリッジチップＢＣは、種々の処理に使用するクロック信号を生成する発振回路（後述する発振回路１０１）を備える。発振回路１０１が生成するクロック信号を、クロック信号ＣＬＫ０と表記する。ブリッジチップＢＣは、データストローブ信号ＤＱＳ／ＤＱＳｎを用いて取り込んだデータに対し、クロック信号ＣＬＫ０を用いて種々の処理を行う。

【0090】

クロック信号ＣＬＫ０の周波数は、発振回路１０１の温度の変動、または発振回路１０１に供給される電圧の変動、などを含む種々の要因で変動する。しかしながら、データストローブ信号ＤＱＳ／ＤＱＳｎを用いて取り込んだデータに対してもれなく処理を行うためには、クロック信号ＣＬＫ０の周波数は、データストローブ信号ＤＱＳ／ＤＱＳｎの周波数以上であることが求められる。そこで、ブリッジチップＢＣは、クロック信号ＣＬＫ０の周波数をデータストローブ信号ＤＱＳ／ＤＱＳｎの周波数以上に維持するために、次に説明する構成を備える。

【0091】

図５は、第２の実施形態のブリッジチップＢＣの一部の構成の一例を示す模式的な図である。ブリッジチップＢＣは、発振回路１０１、周波数カウンタ１０２、および制御回路１０３を備える。

【0092】

発振回路１０１は、外部端子からの入力によって発振周波数の制御が可能な発振器である。発振回路１０１は、クロック信号ＣＬＫ０を生成する。発振回路１０１は、一例では、電圧制御発振器（Voltage-controlled oscillator：VCO）である。

【0093】

周波数カウンタ１０２には、外部（メモリコントローラＭＣまたはメモリチップＣＰ）から転送されてきたデータストローブ信号ＤＱＳ／ＤＱＳｎが入力される。周波数カウンタ１０２は、入力されたデータストローブ信号ＤＱＳ／ＤＱＳｎをカウントする。周波数カウンタ１０２によるカウントは、データストローブ信号ＤＱＳ／ＤＱＳｎの周波数のカウントに対応する。

【0094】

なお、ここでは簡単に理解できるように、周波数カウンタ１０２にはデータストローブ信号ＤＱＳ／ＤＱＳｎのうちのデータストローブ信号ＤＱＳが入力され、データストローブ信号ＤＱＳの周波数がカウントされることとする。データストローブ信号ＤＱＳの周波数は、データストローブ信号ＤＱＳｎの周波数と等しい。

【0095】

また、周波数カウンタ１０２に入力されるデータストローブ信号ＤＱＳを、クロック信号と同様の信号として便宜的に扱い、クロック信号ＣＬＫ１と表記することがある。

【0096】

制御回路１０３は、周波数カウンタ１０２によるカウント値に基づき、クロック信号ＣＬＫ０の周波数がデータストローブ信号ＤＱＳ／ＤＱＳｎの周波数以上となるようクロック信号ＣＬＫ０の周波数を調整する。制御回路１０３は、発振回路１０１の制御端子に制御信号を入力することによって、クロック信号ＣＬＫ０の周波数の変更を行う。

【0097】

図６は、第２の実施形態の周波数カウンタ１０２の構成の一例を示す模式的な図である。

【0098】

周波数カウンタ１０２は、グレイコードカウンタ１ａ、４個のレジスタＲＧ１～ＲＧ４、グレイ―バイナリ符号変換器１１１、２個のマルチプレクサＭＸ１，ＭＸ２、タイミング信号生成回路１１２、および減算器１１３を備える。

【0099】

グレイコードカウンタ１ａ、レジスタＲＧ１～ＲＧ４、およびタイミング信号生成回路１１２のリセット端子にはリセット信号ＲＳＴＮが入力される。レジスタＲＧ１～ＲＧ４のクロック端子にはクロック信号ＣＬＫ０が入力される。

【0100】

グレイコードカウンタ１ａは、第１の実施形態のグレイコードカウンタ１と同様の構成を備えた半導体集積回路である。グレイコードカウンタ１ａのクロック端子（第１の実施例ではクロック端子ＴＣＬＫ）には、クロック信号ＣＬＫ１、つまりデータストローブ信号ＤＱＳが入力され、グレイコードカウンタ１ａは、入力されたクロック信号ＣＬＫ１をカウントする。グレイコードカウンタ１ａは、クロック信号ＣＬＫ１のカウント値に応じたＬビットのグレイコードＱ０～Ｑ（Ｌ－１）をデータ出力端子（第１の実施形態ではデータ出力端子ＴＱ０～ＴＱ（Ｌ－１）のセット）から出力する。

【0101】

グレイコードカウンタ１ａのデータ出力端子にはレジスタＲＧ１のデータ入力端子が接続される。レジスタＲＧ１は、グレイコードカウンタ１ａのデータ出力端子から出力されるＬビットのグレイコードをクロック信号ＣＬＫ０に基づくタイミング、より具体的にはクロック信号ＣＬＫ０の立ち上がりエッジのタイミング、で自身に格納する。

【0102】

レジスタＲＧ１のデータ出力端子にはレジスタＲＧ２のデータ入力端子が接続される。レジスタＲＧ２のデータ出力端子にはグレイ－バイナリ符号変換器１１１が接続される。

【0103】

グレイ―バイナリ符号変換器１１１は、ＬビットのグレイコードをＬビットのバイナリデータに変換する。これによって、クロック信号ＣＬＫ１のカウント値を２進数で表したＬビットのデータが得られる。

【0104】

マルチプレクサＭＸ１は、それぞれはＬビットのデータが入力される２つの入力端子ＡＩ、ＢＩと、Ｌビットのデータを出力する出力端子ＺＯと、選択信号が入力される入力端子ＳＩと、を備える。マルチプレクサＭＸ１の入力端子ＡＩには、レジスタＲＧ３の出力端子が接続される。マルチプレクサＭＸ１の入力端子ＢＩには、グレイ―バイナリ符号変換器１１１の出力端子が接続される。

【0105】

レジスタＲＧ３の入力端子には、マルチプレクサＭＸ１の出力端子が接続される。

【0106】

マルチプレクサＭＸ２は、それぞれはＬビットのデータが入力される２つの入力端子ＡＩ、ＢＩと、Ｌビットのデータを出力する出力端子ＺＯと、選択信号が入力される入力端子ＳＩと、を備える。マルチプレクサＭＸ２の入力端子ＡＩには、レジスタＲＧ４の出力端子が接続される。マルチプレクサＭＸ２の入力端子ＢＩには、レジスタＲＧ３の出力端子が接続される。

【0107】

タイミング信号生成回路１１２は、クロック信号ＣＬＫ０に基づき、所定のクロックサイクル数（以降、カウント期間と表記する）毎に、１クロックサイクルの間に「１」となるタイミングパルスＴＰを生成する。タイミングパルスＴＰは、マルチプレクサＭＸ１，ＭＸ２に選択信号として入力される。

【0108】

マルチプレクサＭＸ１，ＭＸ２のそれぞれは、入力された選択信号（即ちタイミングパルスＴＰ）が「０」である場合には、入力端子ＡＩからの入力を選択する。マルチプレクサＭＸ１，ＭＸ２のそれぞれは、入力された選択信号（即ちタイミングパルスＴＰ）が「１」である場合には、入力端子ＢＩからの入力を選択する。

【0109】

減算器１１３は、それぞれはＬビットのデータが入力される２つの入力端子ＸＩ、ＹＩと、出力端子と、を備える。入力端子ＸＩにはレジスタＲＧ３の出力端子が接続される。入力端子Ｙ１にはレジスタＲＧ４の出力端子が接続される。減算器１１３は、入力端子ＸＩに入力されるＬビットのデータから入力端子ＹＩに入力されるＬビットのデータを減算し、減算によって得られたＬビットのデータを、クロック信号ＣＬＫ１の周波数に対応したデータ（以降、周波数データ）ＦＯとして出力する。周波数データＦＯは、カウント期間におけるクロック信号ＣＬＫ１のカウント値に相当する。

【0110】

図７は、第２の実施形態の周波数カウンタ１０２における各種信号の波形の一例を示すタイミングチャートである。本図に示すように、リセット信号ＲＳＴＮによるリセットが解除され（タイミングｔ２）、カウント期間毎に「１」とされるタイミングパルスＴＰがマルチプレクサＭＸ１，ＭＸ２に入力されると、各カウント期間において得られるクロック信号ＣＬＫ１（つまりデータストローブ信号ＤＱＳ）のカウント値が、次のカウント期間に周波数データＦＯとして出力される。

【0111】

制御回路１０３は、周波数カウンタ１０２によるカウント値として周波数データＦＯを取得する。制御回路１０３は、周波数カウンタ１０２から取得した周波数データＦＯに基づいて発振回路１０１の発振周波数を調整する。

【0112】

例えば、制御回路１０３は、周波数カウンタ１０２から取得した周波数データＦＯによって、クロック信号ＣＬＫ０の周波数がクロック信号ＣＬＫ１の周波数よりも低いと判定した場合、発振回路１０１の発振周波数を高める。クロック信号ＣＬＫ０の周波数がクロック信号ＣＬＫ１の周波数よりも低くないと判定した場合、制御回路１０３は、発振回路１０１の発振周波数を変化させない。なお、発振回路１０１の発振周波数の調整方法はこれに限定されない。

【0113】

以上述べたように、第２の実施形態によれば、ブリッジチップＢＣは、クロック信号ＣＬＫ１をカウントするグレイコードカウンタ１ａと、クロック信号ＣＬＫ０を生成する発振回路１０１と、グレイコードカウンタ１ａから出力されるグレイコードをクロック信号ＣＬＫ０に基づくタイミングで自身に格納するレジスタＲＧ１と、を備える。

【0114】

なお、実施形態のグレイコードカウンタ１は、ブリッジチップＢＣだけでなく、グレイコードカウンタ１ａのカウント対象のクロック信号とは異なるクロック信号に基づいて動作する任意の半導体装置に適用され得る。

【0115】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0116】

１，１ａ グレイコードカウンタ、１１ 第１回路ブロック、１２ 第２回路ブロック、１３，１３＿１～１３＿（Ｌ－２） 要素ブロック、１００ 半導体記憶装置、１０１ 発振回路、１０２ 周波数カウンタ、１０３ 制御回路、１１１ グレイ－バイナリ符号変換器、１１２ タイミング信号生成回路、１１３ 減算器、ＡＤ，ＡＤ１～ＡＤ（Ｌ－１） 加算器、ＦＦｒ１，ＦＦｒ２ 参照フリップフロップ、ＩＮＶｒ インバータ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】