特開 2024-106917 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024106917

(43)【公開日】2024-08-08

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240801BHJP

【ＦＩ】

H10B12/00 671Z

H10B12/00 621A

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023011420

(22)【出願日】2023-01-27

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】岡嶋 睦

(72)【発明者】

【氏名】増田 貴史

(72)【発明者】

【氏名】斉藤 信美

(72)【発明者】

【氏名】池田 圭司

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD02

5F083AD22

5F083AD55

5F083GA10

5F083JA02

5F083JA38

5F083JA39

5F083JA40

5F083JA56

5F083JA60

5F083PR05

5F083PR21

(57)【要約】

【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸する第１ビア配線と、を備える。複数のメモリ層は、それぞれ、第１ビア配線に電気的に接続された第１半導体層と、第１半導体層の第１方向の一方側及び他方側の面に対向する第１ゲート電極と、第１半導体層に対して第１方向と交差する第２方向の一方側に設けられ、第１半導体層に電気的に接続されたメモリ部と、第１半導体層に対して、第２方向の他方側に設けられ、第１ゲート電極に電気的に接続され、第１方向及び第２方向と交差する第３方向に延伸する第１配線と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸する第１ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層の、前記第１方向の一方側及び他方側の面に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続されたメモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と
を備える半導体記憶装置。

【請求項2】

前記第１ゲート電極は、前記第１半導体層の、前記第３方向の一方側及び他方側の面に対向する
請求項１記載の半導体記憶装置。

【請求項3】

前記第２方向及び前記第３方向に延伸し、前記第１ビア配線、前記第１半導体層及び前記第１ゲート電極の一部を含む断面において、前記第１半導体層は、前記第１ビア配線を囲む
請求項１記載の半導体記憶装置。

【請求項4】

前記複数のメモリ層に対応して前記第１方向に並ぶ複数の前記第１配線の間に、空隙が設けられている
請求項１記載の半導体記憶装置。

【請求項5】

前記第１ゲート電極の前記第２方向の前記第１配線側の端部の前記第２方向における位置は、前記第１ビア配線の前記第２方向の一方側の端部の前記第２方向における位置と、前記第１ビア配線の前記第２方向の他方側の端部の前記第２方向における位置と、の間に設けられている
請求項１記載の半導体記憶装置。

【請求項6】

前記メモリ部は、
前記第１半導体層に電気的に接続された第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極及び前記第２電極の間に設けられた第１絶縁層と
を備える請求項１記載の半導体記憶装置。

【請求項7】

前記メモリ部は、
前記第２電極に含まれる第１導電層と、
前記第１電極に含まれ、前記第１導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第１導電層の前記第３方向の一方側及び他方側の側面に対向する第２導電層と、
前記第２電極に含まれ、前記第２導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第２導電層の前記第３方向の一方側及び他方側の側面に対向する第３導電層と
を備える請求項６記載の半導体記憶装置。

【請求項8】

前記第１方向に隣り合う２つのメモリ層に対応する２つの前記第２導電層の間に、前記２つの第２導電層に接する第２絶縁層が設けられている
請求項７記載の半導体記憶装置。

【請求項9】

メモリセルアレイを備え、
前記メモリセルアレイは、
前記第１方向に並ぶ複数のサブメモリセルアレイと、
前記第１方向に延伸する第２ビア配線と
を備え、
前記複数のサブメモリセルアレイは、それぞれ、
前記複数のメモリ層と、
前記複数のメモリ層に対して前記第１方向の一方側に設けられたトランジスタ層と、
前記第１ビア配線と
を備え、
前記トランジスタ層は、
前記第１ビア配線及び前記第２ビア配線の間に電気的に接続された第２半導体層と、
前記第２半導体層の、前記第１方向の一方側及び他方側の面に対向する第２ゲート電極と、
前記第１方向から見て前記第１配線と重なる位置に設けられ、前記第２ゲート電極に電気的に接続され、前記第３方向に延伸する第２配線と
を備える請求項１記載の半導体記憶装置。

【請求項10】

前記第１方向に並ぶ複数のメモリチップを備え、
前記複数のメモリチップは、それぞれ、前記複数のサブメモリセルアレイのうちの一つを含む
請求項９記載の半導体記憶装置。

【請求項11】

前記メモリ部は、キャパシタである
請求項１記載の半導体記憶装置。

【請求項12】

前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１記載の半導体記憶装置。

【請求項13】

基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸する第１ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続されたメモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と
を備え、
前記メモリ部は、
前記第１半導体層に電気的に接続された第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極及び前記第２電極の間に設けられた第１絶縁層と
を備え、
前記メモリ部は、
前記第２電極に含まれる第１導電層と、
前記第１電極に含まれ、前記第１導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第１導電層の前記第３方向の一方側及び他方側の側面に対向する第２導電層と、
前記第２電極に含まれ、前記第２導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第２導電層の前記第３方向の一方側及び他方側の側面に対向する第３導電層と
を備え、
前記第１方向に隣り合う２つのメモリ層に対応する２つの前記第２導電層の間に、前記２つの第２導電層に接する第２絶縁層が設けられている
半導体記憶装置。

【請求項14】

前記メモリ部は、キャパシタである
請求項１３記載の半導体記憶装置。

【請求項15】

前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１３記載の半導体記憶装置。

【請求項16】

基板と、メモリセルアレイと、を備え、
前記メモリセルアレイは、
前記基板の表面と交差する第１方向に並ぶ複数のサブメモリセルアレイと、
前記第１方向に延伸する第１ビット線と
を備え、
前記複数のサブメモリセルアレイは、それぞれ、
前記第１方向に並ぶ複数のメモリ層と、
前記複数のメモリ層に対して前記第１方向の一方側に設けられたトランジスタ層と、
前記第１方向に延伸する第２ビット線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第２ビット線に電気的に接続された第１半導体層と、
前記第１半導体層に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続されたメモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と
を備え
前記トランジスタ層は、
前記第１ビット線及び前記第２ビット線の間に電気的に接続された第２半導体層と、
前記第２半導体層に対向する第２ゲート電極と、
前記第１方向から見て前記第１配線と重なる位置に設けられ、前記第２ゲート電極に電気的に接続され、前記第３方向に延伸する第２配線と
を備える半導体記憶装置。

【請求項17】

前記第１方向に並ぶ複数のメモリチップを備え、
前記複数のメモリチップは、それぞれ、前記複数のサブメモリセルアレイのうちの一つを含む
請求項１６記載の半導体記憶装置。

【請求項18】

前記メモリ部は、キャパシタである
請求項１６記載の半導体記憶装置。

【請求項19】

前記第１半導体層は、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
請求項１６記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９，５１４，７９２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

好適に動作する半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸する第１ビア配線と、を備える。複数のメモリ層は、それぞれ、第１ビア配線に電気的に接続された第１半導体層と、第１半導体層の第１方向の一方側及び他方側の面に対向する第１ゲート電極と、第１半導体層に対して第１方向と交差する第２方向の一方側に設けられ、第１半導体層に電気的に接続されたメモリ部と、第１半導体層に対して、第２方向の他方側に設けられ、第１ゲート電極に電気的に接続され、第１方向及び第２方向と交差する第３方向に延伸する第１配線と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。

【図3】同半導体記憶装置の一部の構成を示す模式的な斜視図である。

【図4】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。

【図5】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図6】同半導体記憶装置の製造方法について説明するための模式的な断面図である。

【図7】同製造方法について説明するための模式的な断面図である。

【図8】同製造方法について説明するための模式的な断面図である。

【図9】同製造方法について説明するための模式的な断面図である。

【図10】同製造方法について説明するための模式的な断面図である。

【図11】同製造方法について説明するための模式的な断面図である。

【図12】同製造方法について説明するための模式的な断面図である。

【図13】同製造方法について説明するための模式的な断面図である。

【図14】同製造方法について説明するための模式的な断面図である。

【図15】同製造方法について説明するための模式的な断面図である。

【図16】同製造方法について説明するための模式的な断面図である。

【図17】同製造方法について説明するための模式的な断面図である。

【図18】同製造方法について説明するための模式的な断面図である。

【図19】同製造方法について説明するための模式的な断面図である。

【図20】同製造方法について説明するための模式的な断面図である。

【図21】同製造方法について説明するための模式的な断面図である。

【図22】同製造方法について説明するための模式的な断面図である。

【図23】同製造方法について説明するための模式的な断面図である。

【図24】同製造方法について説明するための模式的な断面図である。

【図25】同製造方法について説明するための模式的な断面図である。

【図26】同製造方法について説明するための模式的な断面図である。

【図27】同製造方法について説明するための模式的な断面図である。

【図28】同製造方法について説明するための模式的な断面図である。

【図29】同製造方法について説明するための模式的な断面図である。

【図30】同製造方法について説明するための模式的な断面図である。

【図31】同製造方法について説明するための模式的な断面図である。

【図32】同製造方法について説明するための模式的な断面図である。

【図33】同製造方法について説明するための模式的な断面図である。

【図34】同製造方法について説明するための模式的な断面図である。

【図35】同製造方法について説明するための模式的な断面図である。

【図36】同製造方法について説明するための模式的な断面図である。

【図37】同製造方法について説明するための模式的な断面図である。

【図38】同製造方法について説明するための模式的な断面図である。

【図39】同製造方法について説明するための模式的な断面図である。

【図40】同製造方法について説明するための模式的な断面図である。

【図41】同製造方法について説明するための模式的な断面図である。

【図42】同製造方法について説明するための模式的な断面図である。

【図43】同製造方法について説明するための模式的な断面図である。

【図44】同製造方法について説明するための模式的な断面図である。

【図45】同製造方法について説明するための模式的な断面図である。

【図46】同製造方法について説明するための模式的な断面図である。

【図47】同製造方法について説明するための模式的な断面図である。

【図48】同製造方法について説明するための模式的な断面図である。

【図49】同製造方法について説明するための模式的な断面図である。

【図50】同製造方法について説明するための模式的な断面図である。

【図51】同製造方法について説明するための模式的な断面図である。

【図52】同製造方法について説明するための模式的な断面図である。

【図53】同製造方法について説明するための模式的な断面図である。

【図54】同製造方法について説明するための模式的な断面図である。

【図55】同製造方法について説明するための模式的な断面図である。

【図56】同製造方法について説明するための模式的な断面図である。

【図57】同製造方法について説明するための模式的な断面図である。

【図58】同製造方法について説明するための模式的な断面図である。

【図59】同製造方法について説明するための模式的な断面図である。

【図60】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。

【図61】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。

【図62】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図63】同半導体記憶装置の製造方法について説明するための模式的な断面図である。

【図64】同製造方法について説明するための模式的な断面図である。

【図65】同製造方法について説明するための模式的な断面図である。

【図66】同製造方法について説明するための模式的な断面図である。

【図67】同製造方法について説明するための模式的な断面図である。

【図68】同製造方法について説明するための模式的な断面図である。

【図69】同製造方法について説明するための模式的な断面図である。

【図70】同製造方法について説明するための模式的な断面図である。

【図71】同製造方法について説明するための模式的な断面図である。

【図72】同製造方法について説明するための模式的な断面図である。

【図73】同製造方法について説明するための模式的な断面図である。

【図74】同製造方法について説明するための模式的な断面図である。

【図75】同製造方法について説明するための模式的な断面図である。

【図76】同製造方法について説明するための模式的な断面図である。

【図77】同製造方法について説明するための模式的な断面図である。

【図78】同製造方法について説明するための模式的な断面図である。

【図79】同製造方法について説明するための模式的な断面図である。

【図80】同製造方法について説明するための模式的な断面図である。

【図81】同製造方法について説明するための模式的な断面図である。

【図82】同製造方法について説明するための模式的な断面図である。

【図83】同製造方法について説明するための模式的な断面図である。

【図84】同製造方法について説明するための模式的な断面図である。

【図85】同製造方法について説明するための模式的な断面図である。

【図86】同製造方法について説明するための模式的な断面図である。

【図87】同製造方法について説明するための模式的な断面図である。

【図88】同製造方法について説明するための模式的な断面図である。

【図89】同製造方法について説明するための模式的な断面図である。

【図90】同製造方法について説明するための模式的な断面図である。

【図91】同製造方法について説明するための模式的な断面図である。

【図92】同製造方法について説明するための模式的な断面図である。

【図93】同製造方法について説明するための模式的な断面図である。

【図94】同製造方法について説明するための模式的な断面図である。

【図95】同製造方法について説明するための模式的な断面図である。

【図96】同製造方法について説明するための模式的な断面図である。

【図97】同製造方法について説明するための模式的な断面図である。

【図98】同製造方法について説明するための模式的な断面図である。

【図99】同製造方法について説明するための模式的な断面図である。

【図100】同製造方法について説明するための模式的な断面図である。

【図101】同製造方法について説明するための模式的な断面図である。

【図102】同製造方法について説明するための模式的な断面図である。

【図103】同製造方法について説明するための模式的な断面図である。

【図104】同製造方法について説明するための模式的な断面図である。

【図105】同製造方法について説明するための模式的な断面図である。

【図106】同製造方法について説明するための模式的な断面図である。

【図107】同製造方法について説明するための模式的な断面図である。

【図108】同製造方法について説明するための模式的な断面図である。

【図109】同製造方法について説明するための模式的な断面図である。

【図110】同製造方法について説明するための模式的な断面図である。

【図111】同製造方法について説明するための模式的な断面図である。

【図112】第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な斜視図である。

【図113】第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な斜視図である。

【図114】同製造方法について説明するための模式的な断面図である。

【図115】同製造方法について説明するための模式的な断面図である。

【図116】同製造方法について説明するための模式的な断面図である。

【図117】同製造方法について説明するための模式的な断面図である。

【図118】同製造方法について説明するための模式的な断面図である。

【図119】同製造方法について説明するための模式的な断面図である。

【図120】同製造方法について説明するための模式的な断面図である。

【図121】同製造方法について説明するための模式的な断面図である。

【図122】同製造方法について説明するための模式的な断面図である。

【図123】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。

【図124】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図125】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

【図126】同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。

【図127】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図128】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。

【図129】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図130】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図131】第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。

【図132】メモリチップＣ_Ｍの構成を示す模式的なＸＹ断面図である。

【図133】周辺回路チップＣ_Ｃの構成を示す模式的な平面図である。

【発明を実施するための形態】

【0007】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0008】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0009】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0010】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。

【0011】

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

【0012】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0013】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0014】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0015】

また、本明細書において、ある構成の「中心位置」と言った場合、例えば、この構成の外接円の中心の位置を意味しても良いし、この構成の画像上の重心を意味しても良い。

【0016】

［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬと、これら複数のメモリ層ＭＬに接続された複数のビット線ＢＬと、複数のメモリ層ＭＬに接続されたプレート線ＰＬと、を備える。

【0017】

メモリ層ＭＬは、それぞれ、複数のワード線ＷＬと、これら複数のワード線ＷＬに接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。各ビット線ＢＬは、複数のメモリ層ＭＬに対応する複数のメモリセルＭＣに接続されている。

【0018】

［構造］
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図３は、同半導体記憶装置の一部の構成を示す模式的な斜視図であり、図２の一部を拡大して示している。図４は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図５は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図４に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。

【0019】

図２には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。

【0020】

半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、ビット線ＢＬに電気的に接続される。センスアンプ回路は、読出動作において、ビット線ＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。

【0021】

メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、複数のメモリ層ＭＬの間には、それぞれ、酸化シリコン（ＳｉＯ_２）等の絶縁層１０３が設けられている。

【0022】

また、メモリセルアレイＭＣＡには、導電層１０２が設けられている。導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬをＸ方向に分断する。

【0023】

導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。

【0024】

また、メモリセルアレイＭＣＡには、複数のビア配線１０４が設けられている。複数のビア配線１０４は、Ｙ方向に並び、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。

【0025】

ビア配線１０４は、図３に示す様に、例えば、導電性酸化物を含む導電性酸化膜１０４ａ、窒化チタン（ＴｉＮ）等のバリア導電膜１０４ｂ、及び、タングステン（Ｗ）等の導電部材１０４ｃを含む。尚、ビア配線１０４は、導電性酸化膜１０４ａのかわりに、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属を含んでいても良い。また、ビア配線１０４は、導電性酸化物のみを含んでいても良いし、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はその他の金属のみを含んでいても良い。

【0026】

本明細書において、「導電性酸化物」は、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化ルテニウム（ＲｕＯ_２）、酸化イリジウム（ＩｒＯ_２）、又は、その他の酸素を含む導電性の材料を含むこととする。

【0027】

導電部材１０４ｃは、Ｚ方向に延伸する略円柱状の形状を備える。バリア導電膜１０４ｂは、導電部材１０４ｃの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。導電性酸化膜１０４ａは、バリア導電膜１０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の形状を備える。ビア配線１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、例えば図２に示す様に、メモリ層ＭＬに含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。

【0028】

メモリ層ＭＬは、複数のビア配線１０４に対応して設けられた複数のトランジスタ構造１１０と、複数のトランジスタ構造１１０に対して導電層１０２と反対側に設けられた導電層１２０と、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。

【0029】

トランジスタ構造１１０は、例えば図３に示す様に、ビア配線１０４の外周面に接続され、Ｘ方向に延伸する半導体層１１１と、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に設けられた絶縁層１１２と、絶縁層１１２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に設けられた導電層１１３と、を備える。

【0030】

図４に例示する様なＸＹ断面において、半導体層１１１のＸ方向の一方側（導電層１０２側）の側面は、ビア配線１０４の中心位置を中心とする円に沿って形成されていても良い。また、半導体層１１１、絶縁層１１２及び導電層１１３のＸ方向の他方側（導電層１２０側）の側面は、導電層１２０の側面に沿って直線状に形成されていても良い。また、半導体層１１１、絶縁層１１２及び導電層１１３のＹ方向における両側面は、絶縁層１１５の側面に沿って直線状に形成されていても良い。

【0031】

半導体層１１１は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。Ｚ方向に並ぶ複数の半導体層１１１は、Ｚ方向に延伸するビア配線１０４に共通に接続されている。

【0032】

絶縁層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１２は、例えば、酸化シリコン（ＳｉＯ_２）等を含む。

【0033】

導電層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。Ｙ方向に並ぶ複数の導電層１１３は、Ｙ方向に延伸する導電層１２０に共通に接続されている（図２参照）。導電層１１３は、絶縁層１１２を介して、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面と対向している。

【0034】

Ｙ方向において隣り合う２つの半導体層１１１の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１１５が設けられている。絶縁層１１５は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。

【0035】

導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１３に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜１２１と、タングステン（Ｗ）の導電膜１２２と、を備える。

【0036】

キャパシタ構造１３０は、例えば図４及び図５に示す様に、導電層１３１と、導電層１３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３２と、導電層１３２の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造１１０側）の側面に設けられた導電層１３４と、導電層１３４の上面、下面、及び、Ｙ方向の両側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３６と、導電層１３６の上面、下面、及び、Ｙ方向の両側面に設けられた導電層１３７と、を備える。

【0037】

導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含む。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含む。導電層１３１，１３２，１３６，１３７は、導電層１０２に接続されている。

【0038】

絶縁層１３３，１３５は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、ジルコニア（ＺｒＯ_２）、アルミナ（Ａｌ_２Ｏ_３）又はその他の絶縁性の金属酸化物であっても良い。また、絶縁層１３３，１３５は、例えば、複数の絶縁性の金属酸化物の積層膜（例えば、ジルコニア及びアルミナの積層膜）であっても良い。

【0039】

導電層１３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層１３４は、例えば、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１１のＸ方向の側面に接続されている。

【0040】

［製造方法］
図６～図５９は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６、図４８、図５０、図５２、図５４、図５６及び図５８は、図４に対応する断面を示している。図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７、図４９、図５１、図５３、図５５、図５７及び図５９は、図５に対応する断面を示している。

【0041】

同製造方法においては、例えば図７に示す様に、複数の絶縁層１０３と、複数の犠牲層ＭＬＡと、を交互に形成する。犠牲層ＭＬＡは、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。

【0042】

次に、例えば図６に示す様に、絶縁層１１５を形成する。この工程では、例えば、絶縁層１１５に対応する位置に、開口を形成する。この開口は、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。開口の形成後、絶縁層１１５を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0043】

次に、例えば図８及び図９に示す様に、ビア配線１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図９に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通する。この工程は、例えば、ＲＩＥ等によって行う。尚、図示は省略するものの、開口１０４Ａの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。

【0044】

次に、例えば図１０及び図１１に示す様に、導電層１２０に対応する位置の近傍に、開口１０１Ａを形成する。開口１０１Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡを貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。

【0045】

次に、例えば図１２及び図１３に示す様に、導電層１２０に対応する位置に、開口１２０Ａを形成する。開口１２０Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、並びに、犠牲層ＭＬＡのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０１Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、開口１２０Ａは、開口１０４Ａとは連通しない。

【0046】

次に、例えば図１４及び図１５に示す様に、開口１０１Ａ及び開口１２０Ａに、シリコン（Ｓｉ）等の犠牲層１０１Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。

【0047】

次に、例えば図１６及び図１７に示す様に、半導体層１１１に対応する位置に、開口１１１Ａを形成する。開口１１１Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０４Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0048】

次に、例えば図１８及び図１９に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、導電層１１３Ａ及びシリコン（Ｓｉ）等の犠牲層１１１Ｂを形成する。導電層１１３Ａは、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、導電層１１３Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。

【0049】

次に、例えば図２０及び図２１に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、Ｙ方向及びＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層ＭＬＡ、並びに、絶縁層１１５を貫通して、これらの構成をＸ方向に分断する。この工程は、例えば、ＲＩＥ等によって行う。

【0050】

次に、例えば図２２及び図２３に示す様に、キャパシタ構造１３０に対応する位置に、開口１３０Ａを形成する。この工程では、開口１０２Ａを介して、犠牲層ＭＬＡを除去する。また、導電層１１３Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。

【0051】

次に、例えば図２４及び図２５に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１Ｂに酸化処理を行い、絶縁層１１１Ｃを形成する。また、開口１０２Ａ及び開口１３０Ａに、シリコン（Ｓｉ）等の犠牲層１３０Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。

【0052】

次に、例えば図２６及び図２７に示す様に、導電層１１３を形成する。この工程では、例えば、犠牲層１１１Ｂのうち、開口１０４Ａの内周面に設けられた部分を除去する。次に、導電層１１３Ａのうち、開口１０４Ａの内周面に設けられた部分を除去し、導電層１１３ＡをＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0053】

次に、例えば図２８及び図２９に示す様に、犠牲層１１１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0054】

次に、例えば図３０及び図３１に示す様に、絶縁層１１１Ｃ、及び、犠牲層１３０Ｂの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0055】

次に、例えば図３２及び図３３に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、絶縁層１１２Ａ及び犠牲層１１１Ｂを形成する。絶縁層１１２Ａは、導電層１１３の上面、下面及び開口１１１Ａへの露出面、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層１３０ＢのＸ方向の側面の一部、並びに、絶縁層１１５のＹ方向の側面の一部に形成される。また、開口１１１Ａは犠牲層１１１Ｂによって埋め込まれ、開口１０４Ａは犠牲層１１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、絶縁層１１２Ａ及び犠牲層１１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。

【0056】

次に、例えば図３４及び図３５に示す様に、犠牲層１３０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0057】

次に、例えば図３６及び図３７に示す様に、絶縁層１１２を形成する。この工程では、開口１０２Ａ及び開口１３０Ａを介して、絶縁層１１２Ａのうち、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去する。この工程では、開口１０２Ａの内部に犠牲層１１１ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。

【0058】

次に、例えば図３８及び図３９に示す様に、開口１０２Ａ及び開口１３０Ａを介して、犠牲層１１１ＢのＸ方向の一方側の側面（開口１０２Ａ側の側面）、絶縁層１１５のＸ方向の一方側（開口１０２Ａ側）の側面及びＹ方向の両側面、並びに、絶縁層１０３の上面、下面及びＸ方向の一方側（開口１０２Ａ側）の側面に、導電層１３４Ａを形成する。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）等によって行う。

【0059】

次に、例えば図４０及び図４１に示す様に、開口１０２Ａの内部に、シリコン（Ｓｉ）等の犠牲層１３０Ｃを形成する。開口１３０Ａは犠牲層１３０Ｃによって埋め込まれ、開口１０２Ａは犠牲層１３０Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。

【0060】

次に、例えば図４２及び図４３に示す様に、開口１０２Ａを介して、犠牲層１３０Ｃの一部を除去する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５及び絶縁層１０３のＸ方向の側面に設けられた部分を露出させる。この工程は、例えば、ウェットエッチング等によって行う。

【0061】

次に、例えば図４４及び図４５に示す様に、導電層１３４を形成する。この工程では、例えば、導電層１３４Ａの、絶縁層１１５及び絶縁層１０３のＸ方向の側面に設けられた部分を除去し、導電層１３４Ａを、Ｙ方向及びＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0062】

次に、例えば図４６及び図４７に示す様に、犠牲層１３０Ｃを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0063】

次に、例えば図４８及び図４９に示す様に、開口１０２Ａを介して、絶縁層１１５（図２７）の一部、及び、絶縁層１０３（図２８）の一部を除去して、開口１３０Ｄを形成する。図示の例では、導電層１３４の内側の領域を開口１３０Ａと、導電層１３４の外側の領域を開口１３０Ｄとして示している。この工程では、導電層１１３が、開口１３０Ｄに露出しない程度の範囲で、絶縁層１１５（図２７）及び絶縁層１０３（図２８）を除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0064】

次に、例えば図５０及び図５１に示す様に、開口１３０Ａ、開口１３０Ｄ及び開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側の側面（開口１０２Ａ側の側面）及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0065】

次に、例えば図５２及び図５３に示す様に、犠牲層１１１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0066】

次に、例えば図５４及び図５５に示す様に、開口１１１Ａ及び開口１０４Ａの内部に、半導体層１１１を形成する。開口１１１Ａは、半導体層１１１によって埋め込まれる。開口１０４Ａは、半導体層１１１によって埋め込まれない。この工程は、例えば、ＡＬＤ等によって行う

【0067】

次に、例えば図５６及び図５７に示す様に、開口１０４Ａの内部に、ビア配線１０４を形成する。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。

【0068】

次に、例えば図５８及び図５９に示す様に、犠牲層１０１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0069】

その後、例えば図４及び図５に示す様に、開口１２０Ａの内部に導電層１２０を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0070】

［効果］
本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬと、Ｚ方向に延伸するビア配線１０４と、を備える。また、複数のメモリ層ＭＬは、それぞれ、トランジスタ構造１１０と、トランジスタ構造１１０に対してＸ方向の一方側に設けられたキャパシタ構造１３０と、トランジスタ構造１１０に対してＸ方向の他方側に設けられた導電層１２０と、を備える。

【0071】

この様な構成は、メモリセルアレイＭＣＡに含まれるメモリ層ＭＬの数が増大した場合であっても、積層工程（図７を参照して説明した工程）以外には工程数を増やすことなく製造可能である。従って、比較的容易に高集積化を実現可能である。

【0072】

また、本実施形態に係るトランジスタ構造１１０においては、導電層１１３が、半導体層１１１の上面、下面、及び、Ｙ方向の両側面に対向している。

【0073】

この様な構成では、Ｚ方向に並ぶ複数の半導体層１１１の間で、電界の干渉が生じることを抑制可能である。従って、メモリセルアレイＭＣＡのＺ方向における高集積化を図った場合であっても、半導体層１１１を好適にＯＮ状態又はＯＦＦ状態に制御可能であり、好適に動作する半導体記憶装置を提供可能である。

【0074】

また、トランジスタＴｒＣをＯＮ状態とする際に、半導体層１１１の上面、下面、及び、Ｙ方向の両側面にチャネルが形成される。従って、トランジスタＴｒＣのＯＮ電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。

【0075】

ここで、例えば、ワード線ＷＬとして機能する配線（Ｙ方向に延伸する配線）を、ビア配線１０４と、キャパシタ構造１３０との間に設け、且つ、このワード線ＷＬとして機能する配線の一部を、トランジスタＴｒＣのゲート電極として利用することも考えられる。しかしながら、この様な構造は、トランジスタＴｒＣのチャネル領域として機能する半導体層と、ワード線ＷＬとして機能する配線とが、Ｚ方向から見て交差する構造となる。従って、例えば、半導体層をＸ方向に分断することなく、Ｙ方向に延伸する配線を加工する必要が生じてしまい、製造の難易度が高い。また、メモリ層のＺ方向における幅が大きくなってしまう。

【0076】

この点、本実施形態においては、ワード線ＷＬとして機能する導電層１２０が、トランジスタ構造１１０に対して、プレート線ＰＬの反対側に設けられており、Ｚ方向から見てトランジスタ構造１１０と重ならない位置に設けられている。従って、導電層１２０とトランジスタ構造１１０とを独立して形成することが可能であり、比較的容易に製造可能である。また、メモリ層ＭＬのＺ方向の幅を抑えつつ、導電層１２０の配線抵抗を比較的小さい値とすることが可能である。

【0077】

［第２実施形態］
次に、図６０を参照して、第２実施形態に係る半導体記憶装置について説明する。図６０は、同半導体記憶装置の一部の構成を示す模式的な断面図である。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0078】

第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

【0079】

ただし、第２実施形態においては、Ｚ方向に並ぶ複数の導電層１２０の間に、空隙２０３が設けられている。この様な構成によれば、Ｚ方向に並ぶ複数の導電層１２０の間における寄生容量を削減可能である。これにより、動作の高速化を実現可能である。

【0080】

尚、第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造可能である。ただし、第２実施形態に係る半導体記憶装置の製造に際しては、図５８及び図５９を参照して説明した工程を実行し、導電層１２０を形成した後、開口１０１Ａを介して、絶縁層１０３の一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0081】

［第３実施形態］
［構造］
次に、図６１及び図６２を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図６１は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。図６２は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図６１に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0082】

第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

【0083】

ただし、第３実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ_３を備える。

【0084】

また、第３実施形態に係る半導体記憶装置は、導電層１０２のかわりに、導電層３０２を備える。導電層３０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬ_３をＸ方向に分断する。

【0085】

導電層３０２は、例えば、窒化チタン（ＴｉＮ）及びシリコンゲルマニウム（ＳｉＧｅ）の積層構造等を含む。導電層３０２は、例えば、プレート線ＰＬ（図１）として機能する。

【0086】

また、第３実施形態に係る半導体記憶装置は、複数のビア配線１０４のかわりに、複数のビア配線３０４を備える。複数のビア配線３０４は、Ｙ方向に並び、複数のメモリ層ＭＬ_３を貫通してＺ方向に延伸する。

【0087】

ビア配線３０４は、図６２に示す様に、例えば、導電性酸化物を含む導電性酸化膜３０４ａ、上述したバリア導電膜１０４ｂ、及び、上述した導電部材１０４ｃを含む。導電性酸化膜３０４ａは、バリア導電膜１０４ｂの外周面に沿ってＺ方向に延伸する略円筒状の部分と、各メモリ層ＭＬ_３に対応して設けられ、Ｘ方向の一方側（導電層３０２側）に突出する突出部と、を備える。図６１に例示する様なＸＹ断面において、この突出部のＸ方向の一方側（導電層３０２側）の側面は、ビア配線３０４の中心位置を中心とする円に沿って形成されていても良い。ビア配線３０４は、例えば、ビット線ＢＬ（図１）として機能する。

【0088】

メモリ層ＭＬ_３は、複数のビア配線３０４に対応して設けられた複数のトランジスタ構造３１０と、複数のトランジスタ構造３１０に対して導電層３０２と反対側に設けられた導電層３２０と、複数のトランジスタ構造３１０及び導電層３０２の間に設けられた複数のキャパシタ構造３３０と、を備える。

【0089】

トランジスタ構造３１０は、ビア配線３０４の外周面に接続され、Ｘ方向に延伸する半導体層３１１と、半導体層３１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層３２０側）の側面に設けられた絶縁層３１２と、絶縁層３１２の上面、下面、及び、Ｙ方向の両側面に設けられた導電層３１３と、を備える。

【0090】

図６１に例示する様なＸＹ断面において、半導体層３１１は、Ｘ方向における位置Ｘ_３１１よりもＸ方向の一方側（導電層３０２側）に設けられた部分３１４と、位置Ｘ_３１１よりもＸ方向の他方側（導電層３２０側）に設けられた部分３１５と、を備える。図６１に例示する様なＸＹ断面において、部分３１５の断面積は、部分３１４の断面積よりも小さい。

【0091】

位置Ｘ_３１１は、ビア配線３０４のＸ方向における一方側の端部の位置と、他方側の端部の位置と、の間に設けられている。

【0092】

部分３１４のＹ方向の幅は、略一定である。即ち、部分３１４のＹ方向における両側面は、絶縁層１１５の側面に沿ってＸ方向に延伸する。部分３１４のＸ方向の一方側（導電層３０２側）の側面は、ビア配線３０４の中心位置を中心とする円に沿って形成されていても良い。部分３１４のＸ方向の他方側（導電層３２０側）の側面は、Ｙ方向に延伸する。

【0093】

部分３１５の外周面は、ビア配線３０４の中心位置を中心とする円に沿って形成されている。

【0094】

絶縁層３１２は、部分３１４のＹ方向における両側面及びＸ方向の他方側（導電層３２０側）の側面、並びに、部分３１５の外周面に沿って形成されている。

【0095】

また、導電層３１３は、部分３１４のＹ方向における両側面に沿って形成されている。尚、図示の例において、導電層３１３のＸ方向の他方側（導電層３２０側）の端部のＸ方向における位置は、位置Ｘ_３１１と、ビア配線３０４のＸ方向における他方側の端部の位置と、の間に設けられている。

【0096】

半導体層３１１は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層３１１は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。Ｚ方向に並ぶ複数の半導体層３１１は、Ｚ方向に延伸するビア配線３０４に共通に接続されている。

【0097】

絶縁層３１２は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層３１２は、例えば、酸化シリコン（ＳｉＯ_２）等を含む。

【0098】

導電層３１３は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層３１３は、例えば、窒化チタン（ＴｉＮ）、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。Ｙ方向に並ぶ複数の導電層３１３は、Ｙ方向に延伸する導電層３２０に共通に接続されている。導電層３１３は、絶縁層３１２を介して、半導体層３１１の上面、下面、及び、Ｙ方向の両側面と対向している。

【0099】

Ｙ方向において隣り合う２つの半導体層３１１の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１１５が設けられている。絶縁層１１５は、複数のメモリ層ＭＬ_３を貫通してＺ方向に延伸する。

【0100】

導電層３２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層３２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜３２１と、タングステン（Ｗ）の導電膜３２２と、を備える。導電層３２０は、Ｙ方向に延伸する部分３２３と、Ｙ方向に並ぶ複数のトランジスタ構造３１０に対応して設けられた複数の部分３２４と、を備える。部分３２４は、それぞれ、Ｘ方向の一方側（導電層３０２側）に突出し、導電層３１３に接続されている。

【0101】

尚、図６１に例示する様なＸＹ断面において、部分３２４のＸ方向の一方側（導電層３０２側）の側面は、Ｙ方向に延伸し、Ｙ方向に離間する２つの部分３２５と、これら２つの部分３２５の間に設けられ、ビア配線３０４の中心位置を中心とする円に沿って形成された部分３２６と、を備えている。また、２つの部分３２５のＸ方向における位置は、位置Ｘ_３１１と、ビア配線３０４のＸ方向における他方側（導電層３２０側）の端部の位置と、の間に設けられている。また、部分３２４のＹ方向における両側面は、絶縁層１１５の側面に沿ってＸ方向に延伸している。

【0102】

キャパシタ構造３３０は、導電層３３１と、導電層３３１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造３１０側）の側面に設けられた絶縁層３３３と、絶縁層３３３の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（トランジスタ構造３１０側）の側面に設けられた導電層３３４と、を備える。

【0103】

導電層３３１は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層３３１は、例えば、窒化チタン（ＴｉＮ）及びシリコンゲルマニウム（ＳｉＧｅ）の積層構造等を含む。導電層３３１は、導電層３０２に接続されている。

【0104】

絶縁層３３３は、キャパシタＣｐＣ（図１）の絶縁層として機能する。絶縁層３３３は、例えば、ジルコニア（ＺｒＯ_２）、アルミナ（Ａｌ_２Ｏ_３）又はその他の絶縁性の金属酸化物であっても良い。また、絶縁層３３３は、例えば、複数の絶縁性の金属酸化物の積層膜（例えば、ジルコニア及びアルミナの積層膜）であっても良い。

【0105】

導電層３３４は、例えば、キャパシタＣｐＣ（図１）の他方の電極として機能する。導電層３３４は、例えば、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。導電層３３４は、絶縁層３３３を介して、導電層３３１から絶縁されている。導電層３３４は、半導体層３１１のＸ方向の側面に接続されている。

【0106】

［効果］
第３実施形態に係る半導体層３１１及び導電層３１３のＸＹ断面における面積は、第１実施形態に係る半導体層１１１及び導電層１１３のＸＹ断面における面積よりも小さい。

【0107】

即ち、第１実施形態に係る半導体記憶装置においては、図４に例示する様に、半導体層１１１のＹ方向における両側面が絶縁層１１５の側面に沿ってＸ方向に延伸しており、半導体層１１１のＹ方向の幅が、半導体層１１１のＸ方向の一端から他端にかけて、略一定である。また、導電層１１３は、絶縁層１１２を介して、半導体層１１１の上面、下面、Ｙ方向の両側面、及び、Ｘ方向の一方側（導電層１２０側）の側面に対向する。

【0108】

一方、第３実施形態に係る半導体記憶装置においては、図６１を参照して説明した様に、半導体層３１１が、位置Ｘ_３１１よりもＸ方向の一方側（導電層３０２側）に設けられた部分３１４と、位置Ｘ_３１１よりもＸ方向の他方側（導電層３２０側）に設けられた部分３１５と、を備える。また、図６１に例示するＸＹ断面において、部分３１５の断面積は、部分３１４の断面積よりも小さい。また、導電層３１３のＸ方向の他方側（導電層３２０側）の端部のＸ方向における位置は、位置Ｘ_３１１と、ビア配線３０４のＸ方向における他方側の端部の位置と、の間に設けられている。

【0109】

ここで、半導体記憶装置の読出動作及び書込動作に際しては、Ｚ方向に並ぶ複数のワード線ＷＬ（図１）のうちの一つの電圧を、Ｌ状態からＨ状態に立ち上げて、このワード線ＷＬに接続された複数のトランジスタＴｒＣをＯＮ状態とする。この際、ワード線ＷＬは、複数のトランジスタＴｒＣのゲート電極を介して、複数のトランジスタＴｒＣのチャネル領域と容量結合する。従って、トランジスタＴｒＣのゲート電極と、チャネル領域と、の間の静電容量が小さい方が、ワード線ＷＬの電圧を高速に制御可能となる。

【0110】

この点、第３実施形態に係る半導体記憶装置によれば、トランジスタＴｒＣのゲート電極（導電層３１３）と、チャネル領域（半導体層３１１）と、の間の静電容量を大幅に削減して、高速に動作する半導体記憶装置を実現可能である。

【0111】

［製造方法］
図６３～図１１１は、第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図６３、図６５、図６７、図６９、図７１、図７４、図７６、図７８、図８０、図８２、図８４、図８６、図８８、図９０、図９２、図９４、図９６、図９８、図１００、図１０２、図１０４、図１０６、図１０８、図１１０は、図６１に対応する断面を示している。図６４、図６６、図６８、図７０、図７２、図７３、図７５、図７７、図７９、図８１、図８３、図８５、図８７、図８９、図９１、図９３、図９５、図９７、図９９、図１０１、図１０３、図１０５、図１０７、図１０９、図１１１は、図６２に対応する断面を示している。

【0112】

同製造方法においては、例えば図７を参照して説明した工程、図６を参照して説明した工程、並びに、図８及び図９を参照して説明した工程を実行する。ただし、図８及び図９を参照して説明した工程の実行後、開口１０４Ａの上部を、絶縁層等によって閉塞させない。

【0113】

次に、例えば図６３及び図６４に示す様に、開口１０４Ａの内部に、酸化シリコン（ＳｉＯ_２）等の犠牲膜３０４Ａと、シリコン（Ｓｉ）等の犠牲層３０４Ｂと、を形成する。開口１０４Ａは、犠牲層３０４Ｂによって埋め込まれる。この工程は、例えば、ＣＶＤ等によって行う。

【0114】

次に、例えば図６５及び図６６に示す様に、導電層３２０に対応する位置の近傍に、開口１０１Ａを形成する。また、導電層３２０に対応する位置に、開口３２０Ａを形成する。開口３２０Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、並びに、犠牲膜３０４Ａの外周面の一部が露出する。この工程では、例えば、開口１０１Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0115】

次に、例えば図６７及び図６８に示す様に、開口１０１Ａ及び開口３２０Ａに、シリコン（Ｓｉ）等の犠牲層１０１Ｂを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。

【0116】

次に、例えば図６９及び図７０に示す様に、犠牲膜３０４Ａ及び犠牲層３０４Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0117】

次に、例えば図７１及び図７２に示す様に、半導体層３１１に対応する位置に、開口３１１Ａを形成する。開口３１１Ａの内部には、絶縁層１０３の上面の一部及び下面の一部、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部が露出する。この工程では、例えば、開口１０４Ａを介して、犠牲層ＭＬＡの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0118】

次に、例えば図７３に示す様に、絶縁層１０３の一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0119】

次に、例えば図７４及び図７５に示す様に、開口３１１Ａ及び開口１０４Ａの内部に、酸化シリコン（ＳｉＯ_２）等の犠牲膜３０４Ａ、導電層３１３Ａ、及び、シリコン（Ｓｉ）等の犠牲層３０４Ｃを形成する。犠牲膜３０４Ａは、絶縁層１０３の上面の一部、下面の一部及び開口１０４Ａへの露出面、犠牲層ＭＬＡのＸ方向の側面の一部、絶縁層１１５のＹ方向の側面の一部、並びに、犠牲層１０１ＢのＸ方向の側面の一部に形成される。また、開口３１１Ａは犠牲層３０４Ｃによって埋め込まれ、開口１０４Ａは犠牲層３０４Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。

【0120】

次に、例えば図７６及び図７７に示す様に、犠牲層３０４Ｃの一部を除去して、導電層３１３Ａのうち、開口１０４Ａの内周面に設けられた部分を露出させ、犠牲層３０４ＣをＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0121】

次に、例えば図７８及び図７９に示す様に、導電層３１３Ａの一部を除去して、導電層３１３ＡをＺ方向に分断する。この工程では、犠牲膜３０４Ａの一部、及び、Ｚ方向に並ぶ複数の絶縁層１０３の一部が、開口１０４Ａの内部に露出する。この工程は、例えば、ウェットエッチング等によって行う。

【0122】

次に、例えば図８０及び図８１に示す様に、犠牲層３０４Ｃを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0123】

次に、例えば図８２及び図８３に示す様に、開口３１１Ａ及び開口１０４Ａに、シリコン（Ｓｉ）等の犠牲層３０４Ｄを埋め込む。この工程は、例えば、ＣＶＤ等によって行う。

【0124】

次に、例えば図８４及び図８５に示す様に、犠牲層１０１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0125】

次に、例えば図８６及び図８７に示す様に、犠牲膜３０４Ａのうち、導電層３１３ＡのＸ方向の一方側（開口３２０Ａ側）の端部及び犠牲層３０４ＤのＸ方向の一方側（開口３２０Ａ側）の側面に形成された部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0126】

次に、例えば図８８及び図８９に示す様に、開口３２０Ａの内部に導電層３２０を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0127】

次に、例えば図９０及び図９１に示す様に、導電層３０２に対応する位置に、開口１０２Ａを形成する。この工程は、例えば、ＲＩＥ等によって行う。

【0128】

次に、例えば図９２及び図９３に示す様に、キャパシタ構造３３０に対応する位置に、開口３３０Ａを形成する。この工程では、開口１０２Ａを介して、犠牲層ＭＬＡを除去する。また、犠牲膜３０４Ａ及び導電層３１３Ａのうち、犠牲層３０４ＤのＸ方向の一方側の側面（開口１０２Ａ側の側面）を覆う部分を除去して、導電層３１３を形成する。この工程では、開口１０２Ａの内部に犠牲層３０４ＤのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。

【0129】

次に、例えば図９４及び図９５に示す様に、犠牲層３０４Ｄを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0130】

次に、例えば図９６及び図９７に示す様に、開口１０４Ａ、開口３１１Ａ、開口３３０Ａ及び開口１０２Ａの内部に、絶縁層３１２、及び、窒化シリコン（Ｓｉ_３Ｎ_４）等の犠牲膜３１１Ｂを形成する。開口３１１Ａは犠牲膜３１１Ｂによって埋め込まれ、開口１０４Ａ、開口３３０Ａ及び開口１０２Ａは犠牲膜３１１Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。尚、図示は省略するものの、絶縁層３１２及び犠牲膜３１１Ｂの形成後、開口１０４Ａの上部を、絶縁層等によって閉塞させる。

【0131】

次に、例えば図９８及び図９９に示す様に、犠牲膜３１１Ｂのうち、開口３３０Ａ及び開口１０２Ａに設けられた部分を除去する。また、図示の例では、犠牲膜３１１Ｂのうち、開口３１１Ａに設けられた部分も、一部、除去されている。この工程は、例えば、ウェットエッチング等によって行う。

【0132】

次に、例えば図１００及び図１０１に示す様に、開口１０２Ａ、開口３３０Ａ及び開口３１１Ａの内部に、導電層３３４Ａ、酸化シリコン（ＳｉＯ_２）等の犠牲膜３３０Ｂ、及び、シリコン（Ｓｉ）等の犠牲層３３０Ｃを形成する。図示の例では、開口３１１Ａの一部が、犠牲膜３３０Ｂによって埋め込まれている。また、開口３３０Ａは犠牲層３３０Ｃによって埋め込まれ、開口１０２Ａは犠牲層３３０Ｃによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。

【0133】

次に、例えば図１０２及び図１０３に示す様に、犠牲層３３０Ｃのうち開口１０２Ａの内壁面に設けられた部分を除去し、犠牲膜３３０Ｂのうち開口１０２Ａの内壁面に設けられた部分を露出させて、犠牲層３３０ＣをＺ方向及びＹ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0134】

次に、例えば図１０４及び図１０５に示す様に、導電層３３４を形成する。この工程では、例えば、犠牲膜３３０Ｂ及び導電層３３４Ａのうち、開口１０２Ａの内壁面に設けられた部分を除去して、導電層３３４ＡをＺ方向及びＹ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0135】

次に、例えば図１０６及び図１０７に示す様に、犠牲層３３０Ｃ及び犠牲膜３３０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0136】

次に、例えば図１０８及び図１０９に示す様に、開口３３０Ａ及び開口１０２Ａの内部に、キャパシタ構造３３０及び導電層３０２を形成する。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。

【0137】

次に、例えば図１１０及び図１１１に示す様に、犠牲膜３１１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0138】

その後、例えば図６１及び図６２に示す様に、開口１０４Ａの内部に、ビア配線３０４を形成する。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。

【0139】

［第４実施形態］
［概要］
次に、図１１２及び図１１３を参照して、第４実施形態に係る半導体記憶装置の概要について説明する。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0140】

図１１２は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な斜視図である。図１１３は、第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な斜視図である。

【0141】

第１実施形態に係る半導体記憶装置の製造に際しては、図４８及び図４９を参照して説明した工程において、絶縁層１１５の一部、及び、絶縁層１０３の一部を除去する。この際、図１１２に示す様に、導電層１３４がＸ方向に突出する構造が形成される。

【0142】

ここで、導電層１３４のＸ方向の長さ及びＹ方向の長さによっては、導電層１３４が、導電層１３４の内部応力、及び、導電層１３４の近傍の他の構造の応力の影響により、撓んでしまうおそれがある。これにより、キャパシタＣｐＣの特性が設計値と異なってしまったり、半導体記憶装置を形成することが出来なくなったりしてしまうおそれがある。

【0143】

そこで、第４実施形態においては、図１１３に示す様に、Ｚ方向に並ぶ複数の導電層１３４の間に絶縁層４３０を設け、これによって導電層１３４を支持する。

【0144】

［製造方法］
図１１４～図１２２は、第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。

【0145】

本実施形態に係る半導体記憶装置は、図２４及び図２５を参照して説明した工程まで、第１実施形態に係る半導体記憶装置と同様に製造される。

【0146】

次に、例えば図１１４及び図１１５に示す様に、開口１０２Ａを介して、絶縁層１１５の一部、及び、絶縁層１０３の一部を除去する。この工程では、犠牲層１３０Ｂの一部が、開口１０２Ａに突出する突出部となる。Ｚ方向に並ぶ複数の突出部の間には、絶縁層４３０に対応する開口４３０Ａが形成される。この工程は、例えば、ウェットエッチング等によって行う。

【0147】

次に、例えば図１１６及び図１１７に示す様に、開口４３０Ａ及び開口１０２Ａの内部に、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁層４３０Ｂを形成する。この工程では、絶縁層４３０Ｂを、絶縁層１１５のＸ方向の一方側の側面（開口１０２Ａへの露出面）、並びに、Ｚ方向に並ぶ複数の犠牲層１３０Ｂの上記突出部のＸ方向の一方側の側面（開口１０２Ａへの露出面）、上面、下面、及び、Ｙ方向の両側面に形成する。開口４３０Ａは絶縁層４３０Ｂによって埋め込まれ、開口１０２Ａは絶縁層４３０Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等によって行う。

【0148】

次に、例えば図１１８及び図１１９に示す様に、絶縁層４３０Ｂの一部を除去して、絶縁層４３０を形成する。この工程では、絶縁層４３０Ｂのうち、絶縁層１１５のＸ方向の一方側の側面（開口１０２Ａへの露出面）に形成された部分、及び、Ｚ方向に並ぶ複数の犠牲層１３０ＢのＸ方向の一方側の側面（開口１０２Ａへの露出面）に形成された部分を除去し、絶縁層４３０Ｂを、Ｙ方向及びＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。

【0149】

次に、図２６及び図２７を参照して説明した工程から、図４６及び図４７を参照して説明した工程までを実行する。これにより、図１２０に示す様な構造が形成される。

【0150】

次に、例えば図１２１及び図１１３に示す様に、開口１０２Ａを介して、絶縁層１１５の一部、及び、絶縁層１０３の一部を更に除去して、開口１３０Ｄを形成する。尚、この工程では、絶縁層１０３のうち、導電層１３４の上下に設けられた部分が、Ｙ方向の両側面において、開口１０２Ａに露出する（図１１３参照）。絶縁層１０３は、この様な部分から除去される。

【0151】

次に、例えば図１２２に示す様に、開口１３０Ａ、開口１３０Ｄ及び開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の一方側の側面（開口１０２Ａ側の側面）及びＹ方向の両側面、並びに、絶縁層４３０ＢのＸ方向及びＹ方向の両側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0152】

その後、第１実施形態に係る半導体記憶装置の製造方法のうち、図５２及び図５３を参照して説明した工程以降の工程を実行することにより、第４実施形態に係る半導体記憶装置が形成される。

【0153】

［構造］
次に、図１２３及び図１２４を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。図１２３は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。ただし、図１２３は、メモリ層ＭＬに対応する高さ位置のＸＹ断面図ではなく、絶縁層１０３に対応する高さ位置のＸＹ断面図を示している。図１２４は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図１２３に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た構成を示している。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0154】

第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

【0155】

ただし、第４実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数の絶縁層４３０を備える。絶縁層４３０は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等を含む。絶縁層４３０は、Ｚ方向から見て導電層１３４の一部と重なる位置に設けられている。絶縁層４３０の上面及び下面は、それぞれ、導電層１３４と接している。また、絶縁層４３０のＸ方向の両側面、及び、Ｙ方向の両側面には、絶縁層１３５、導電層１３６及び導電層１３７が積層されている。

【0156】

尚、上述の様に、図１２１及び図１１３を参照して説明した工程では、絶縁層１０３の除去が進むと、絶縁層４３０のＸ方向における開口１０４Ａ側の端部（ＸＹ断面における角部）が露出する。また、絶縁層１０３の除去が更に進むと、絶縁層１０３の一部（導電層１３４の上下に設けられた部分）が、ＸＹ断面において、この角部を中心として除去される。この様な理由から、図１２３に示す様に、絶縁層１０３の、Ｚ方向から見てキャパシタ構造１３０と重なる位置には、Ｙ方向における中央部分がＸ方向に突出する様な形状が形成される。即ち、絶縁層１０３の、Ｚ方向から見てキャパシタ構造１３０と重なる位置の、Ｘ方向における導電層１０２側の端部は、Ｙ方向における中央部分に近い位置程、Ｘ方向における絶縁層４３０までの距離が短い。

【0157】

［第５実施形態］
［概要］
例えば、第１実施形態に係る半導体記憶装置において、メモリセルアレイＭＣＡに含まれるメモリ層ＭＬの数が増大し、ビット線ＢＬとして機能するビア配線１０４のＺ方向の長さが増大した場合、ビア配線１０４と、各メモリ層ＭＬにおける半導体層１１１との間の寄生容量が増大する。寄生容量が増大すると、読出動作に際し、キャパシタＣｐＣの電荷によってビット線ＢＬの電圧を増大させたり、減少させたりすることが困難となり、その結果、センスアンプ回路によって選択メモリセルＭＣに記憶されたデータを読み出すことが困難となってしまう。

【0158】

そこで、第５実施形態に係る半導体記憶装置は、ビット線ＢＬを複数のサブビット線ｓＢＬに分割し、これら複数のサブビット線ｓＢＬを、選択的にメインビット線ｍＢＬと導通させることが可能な構成を備える。この様な構成によれば、読出動作に際し、選択されたサブビット線ｓＢＬのみをメインビット線ｍＢＬと導通させ、その他のサブビット線ｓＢＬをメインビット線ｍＢＬから電気的に切り離すことにより、読出動作を好適に実行可能である。

【0159】

［構成］
図１２５は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。以下の説明において、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0160】

本実施形態に係る半導体記憶は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、本実施形態に係る半導体記憶は、メモリセルアレイＭＣＡのかわりに、メモリセルアレイＭＣＡ_５を備える。

【0161】

メモリセルアレイＭＣＡ_５は、複数のサブメモリセルアレイｓＭＣＡを備える。各サブメモリセルアレイｓＭＣＡは、基本的には、メモリセルアレイＭＣＡと同様に構成されている。

【0162】

ただし、サブメモリセルアレイｓＭＣＡは、ビット線ＢＬのかわりに、サブビット線ｓＢＬを備える。サブビット線ｓＢＬは、基本的には、ビット線ＢＬと同様に構成されている。ただし、サブビット線ｓＢＬは、一つのサブメモリセルアレイｓＭＣＡに含まれる複数のメモリ層ＭＬに対応する複数のメモリセルＭＣに接続されており、その他のサブメモリセルアレイｓＭＣＡに含まれるメモリセルＭＣには接続されていない。

【0163】

また、サブメモリセルアレイｓＭＣＡは、複数のメモリ層ＭＬに加え、トランジスタ層ＴＬを備える。

【0164】

トランジスタ層ＴＬは、それぞれ、選択線ＳＬと、選択線ＳＬに接続された複数のトランジスタＴｒＳと、を備える。トランジスタＴｒＳのソース電極は、メインビット線ｍＢＬに接続されている。トランジスタＴｒＳのドレイン電極は、サブビット線ｓＢＬに接続されている。トランジスタＴｒＳのゲート電極は、選択線ＳＬに接続されている。

【0165】

尚、メインビット線ｍＢＬは、メモリセルアレイＭＣＡ_５に含まれる全てのサブメモリセルアレイｓＭＣＡに接続されている。また、図示は省略するものの、グローバルビット線ＧＢＬは、複数のメインビット線ｍＢＬに接続されている。

【0166】

［動作］
読出動作に際しては、複数のサブメモリセルアレイｓＭＣＡのうちの一つ（以下、「選択サブメモリセルアレイｓＭＣＡ」と呼ぶ。）に対応する選択線ＳＬに、トランジスタＴｒＳをＯＮ状態とする電圧を供給し、その他のサブメモリセルアレイｓＭＣＡ（以下、「非選択サブメモリセルアレイｓＭＣＡ」と呼ぶ。）に対応する選択線ＳＬに、トランジスタＴｒＳをＯＦＦ状態とする電圧を供給する。これにより、グローバルビット線ＧＢＬと、選択サブメモリセルアレイｓＭＣＡ中のサブビット線ｓＢＬとが、導通する。また、グローバルビット線ＧＢＬと、非選択サブメモリセルアレイｓＭＣＡ中のサブビット線ｓＢＬとが、電気的に切り離される。

【0167】

また、選択サブメモリセルアレイｓＭＣＡにおいて、複数のメモリ層ＭＬのうちの一つ（以下、「選択メモリ層ＭＬ」と呼ぶ。）に対応するワード線ＷＬに、トランジスタＴｒＣをＯＮ状態とする電圧を供給し、その他のメモリ層ＭＬ（以下、「非選択メモリ層ＭＬ」と呼ぶ。）に対応するワード線ＷＬに、トランジスタＴｒＣをＯＦＦ状態とする電圧を供給する。これにより、サブビット線ｓＢＬと、選択メモリ層ＭＬ中のキャパシタＣｐＣとが、導通する。また、サブビット線ｓＢＬと、非選択メモリ層ＭＬ中のキャパシタＣｐＣとが、電気的に切り離される。

【0168】

以上の動作により、グローバルビット線ＧＢＬが、キャパシタＣｐＣと導通する。また、グローバルビット線ＧＢＬの電圧が、キャパシタＣｐＣ中の電荷に伴って、増大又は減少する。図示しないセンスアンプ回路は、グローバルビット線ＧＢＬの電圧と参照電圧との差分を増幅し、読出データとして外部に出力する。

【0169】

［構造］
図１２６は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図１２６は、基本的には、メモリ層ＭＬに対応する高さ位置のＸＹ断面を示している。また、図１２６は、この高さ位置に存在しない構成を、点線によって図示している。図１２７は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図１２６に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た構成を示している。

【0170】

図１２７に示す様に、各サブメモリセルアレイｓＭＣＡにおいて、トランジスタ層ＴＬは、全てのメモリ層ＭＬの上方に配置されている。トランジスタ層ＴＬは、基本的には、メモリ層ＭＬと同様に構成されている。ただし、トランジスタ層ＴＬにおいては、トランジスタ構造１１０が、トランジスタＴｒＳとして機能する。また、導電層１２０は、選択線ＳＬとして機能する。また、導電層１３４は、サブビット線ｓＢＬとメインビット線ｍＢＬとの間に電気的に接続された配線の一部として機能する。また、トランジスタ層ＴＬは、図示の様に、導電層１３４以外のキャパシタ構造１３０中の構成を備えていなくても良い。

【0171】

また、サブメモリセルアレイｓＭＣＡは、メインビット線ｍＢＬとして機能するビア配線５０１と、メインビット線ｍＢＬ及びサブビット線ｓＢＬ（ビア配線１０４）とを電気的に接続するビア配線５０２及び配線５０３と、を備える。

【0172】

ビア配線５０１は、図１２６に示す様に、導電層１２０を介してＸ方向に隣り合う２つのビア配線１０４の組に対応してＸ方向及びＹ方向に並ぶ。ビア配線５０１は、図１２７に示す様に、サブメモリセルアレイｓＭＣＡ全体にわたってＺ方向に延伸する。一つのサブメモリセルアレイｓＭＣＡに着目した場合、ビア配線５０１の下端は、最も下層に位置するメモリ層ＭＬの下面よりも、下方に位置する。また、ビア配線５０１の上端は、トランジスタ層ＴＬの上面よりも、上方に位置する。ビア配線５０１の上端は、配線５０３に接続されている。ビア配線５０１の下端は、このビア配線５０１を含むサブメモリセルアレイｓＭＣＡの一つ下のサブメモリセルアレイｓＭＣＡに含まれる配線５０３に接続されている。

【0173】

ビア配線５０２は、図１２６に示す様に、複数のビア配線１０４に対応してＸ方向及びＹ方向に並ぶ。ビア配線５０２は、図１２７に示す様に、Ｚ方向に延伸する。ビア配線５０２の下端は、トランジスタ層ＴＬ中の導電層１３４に接続されている。ビア配線５０２の上端は、配線５０３に接続されている。

【0174】

配線５０３は、図１２６に示す様に、複数のビア配線５０１に対応してＸ方向及びＹ方向に並ぶ。配線５０３は、Ｘ方向に延伸し、Ｘ方向に隣り合う２つのビア配線５０２と、これらの間に設けられたビア配線５０１と、に接続されている。

【0175】

［第６実施形態］
次に、図１２８～図１３０を参照して、第６実施形態に係る半導体記憶装置について説明する。図１２８は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図１２８は、基本的には、メモリ層ＭＬに対応する高さ位置のＸＹ断面を示している。また、図１２８は、この高さ位置に存在しない構成を、点線によって図示している。図１２９は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図１２８に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た構成を示している。図１３０は、同半導体記憶装置の一部の構成を示す模式的な断面図であり、図１２８に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た構成を示している。以下の説明において、第５実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0176】

第６実施形態に係る半導体記憶装置は、基本的には、第５実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、ビア配線５０１及び配線５０３のかわりに、ビア配線６０１及び配線６０３を備える。

【0177】

ビア配線６０１は、基本的には、ビア配線５０１と同様に構成されている。ただし、図１２８に示す様に、ビア配線６０１は、複数のビア配線５０２に対応してＸ方向及びＹ方向に並ぶ。ビア配線６０１は、それぞれ、Ｙ方向に隣り合う２つのビア配線５０２の間に設けられている。また、図１３０に示す様に、ビア配線６０１の上端は、配線６０３に接続されている。また、ビア配線６０１の下端は、このビア配線６０１を含むサブメモリセルアレイｓＭＣＡの一つ下のサブメモリセルアレイｓＭＣＡに含まれる配線６０３に接続されている。

【0178】

配線６０３は、基本的には、配線５０３と同様に構成されている。ただし、図１２８に示す様に、配線５０３は、複数のビア配線５０２に対応してＸ方向及びＹ方向に並ぶ。配線６０３は、Ｙ方向に延伸し、一つのビア配線６０１及び一つのビア配線５０２に接続されている。

【0179】

［第７実施形態］
次に、図１３１～図１３３を参照して、第７実施形態に係る半導体記憶装置について説明する。図１３１は、同半導体記憶装置の一部の構成を示す模式的な断面図である。図１３２は、メモリチップＣ_Ｍの構成を示す模式的なＸＹ断面図である。尚、図１３２は、基本的には、メモリ層ＭＬに対応する高さ位置のＸＹ断面を示している。ただし、図１３２は、この高さ位置に存在しない構成（貼合電極Ｐ_Ｂ及び配線７０４）を図示している。図１３３は、周辺回路チップＣ_Ｃの構成を示す模式的な平面図である。以下の説明において、第５実施形態と同様の構成には同一の符号を付し、説明を省略する。

【0180】

図１３１に示す様に、第７実施形態に係る半導体記憶装置は、Ｚ方向に積層された複数のメモリチップＣ_Ｍと、これら複数のメモリチップＣ_Ｍの下方に設けられた周辺回路チップＣ_Ｃと、を備える。

【0181】

メモリチップＣ_Ｍは、サブメモリセルアレイｓＭＣＡ_７を備える。サブメモリセルアレイｓＭＣＡ_７は、基本的には、図１２５～図１２７を参照して説明したサブメモリセルアレイｓＭＣＡと同様に構成されている。ただし、サブメモリセルアレイｓＭＣＡ_７と、サブメモリセルアレイｓＭＣＡとは、上下反対に構成されている。また、サブメモリセルアレイｓＭＣＡ_７は、ビア配線５０１の上端に接続された配線７０４を備える。配線７０４は、基本的には、配線５０３と同様に構成されている。ただし、配線７０４は、メモリ層ＭＬの下方ではなく上方に設けられているため、ビア配線５０２の下端に接続されていない。

【0182】

また、メモリチップＣ_Ｍの上面及び下面には、複数の貼合電極Ｐ_Ｂが設けられている。メモリチップＣ_Ｍ上面の貼合電極Ｐ_Ｂは、それぞれ、いずれかの配線７０４に対応して設けられている。メモリチップＣ_Ｍ下面の貼合電極Ｐ_Ｂは、それぞれ、いずれかの配線５０３に対応して設けられている。図１３２の例において、貼合電極Ｐ_Ｂは、配線７０４の半分のピッチ（下面においては、配線５０３の半分のピッチ）で、Ｘ方向に並んでいる。また、貼合電極Ｐ_Ｂは、配線７０４の倍のピッチ（下面においては、配線５０３の倍のピッチ）で、Ｙ方向に並んでいる。貼合電極Ｐ_Ｂは、それぞれ、配線５０３又は配線７０４を介して、ビア配線５０１（図１３１）に電気的に接続されている。また、貼合電極Ｐ_Ｂは、他のメモリチップＣ_Ｍ中の貼合電極Ｐ_Ｂ、又は、周辺回路チップＣ_Ｃ中の貼合電極Ｐ_Ｂに接続されている。

【0183】

周辺回路チップＣ_Ｃは、図１３１に示す様に、半導体基板７１０と、半導体基板７１０の上方に設けられた電極層７２０と、電極層７２０の上方に設けられた配線層７３０と、配線層７３０の上方に設けられた配線層７４０と、配線層７４０の上方に設けられた配線層７５０と、を備える。

【0184】

半導体基板７１０は、例えば、図２を参照して説明した半導体基板Ｓｕｂと同様に構成されている。

【0185】

電極層７２０は、複数の電極７２１を含む。これら複数の電極７２１は、それぞれ、半導体基板７１０の表面のアクティブ領域と対向し、これら複数のアクティブ領域と共に複数のトランジスタを構成する。これら複数のトランジスタは、Ｎチャネル型又はＰチャネル型の電界効果トランジスタであり、センスアンプ回路の一部を構成する。

【0186】

配線層７３０は、複数の配線を含む。これら複数の配線は、それぞれ、ビアコンタクト電極を介して、上記トランジスタのソース電極、ドレイン電極又はゲート電極に接続されている。

【0187】

配線層７４０は、複数の配線７４１を含む。これら複数の配線７４１は、それぞれ、グローバルビット線ＧＢＬとして機能する。図１３３に示す様に、これら複数の配線７４１は、Ｙ方向に並び、Ｘ方向に延伸する。図１３１に示す様に、これら複数の配線７４１は、ビアコンタクト電極を介して、上記トランジスタのソース電極又はドレイン電極に接続されている。

【0188】

配線層７５０は、複数の配線７５１を含む。これら複数の配線７５１は、それぞれ、ビアコンタクト電極７４２を介して、配線７４１に接続されている。

【0189】

また、周辺回路チップＣ_Ｃの上面には、複数の貼合電極Ｐ_Ｂが設けられている。これら複数の貼合電極Ｐ_Ｂは、それぞれ、ビアコンタクト電極７５２を介して、配線７５１に接続されている。また、貼合電極Ｐ_Ｂは、メモリチップＣ_Ｍ中の貼合電極Ｐ_Ｂに接続されている。

【0190】

図１３３の例において、貼合電極Ｐ_Ｂは、Ｘ方向及びＹ方向に並んでいる。貼合電極Ｐ_Ｂは、それぞれ、いずれかの配線７４１に対応して設けられている。貼合電極Ｐ_Ｂは、配線７４１の４倍のピッチで、Ｙ方向に並んでいる。ビアコンタクト電極７５２は、貼合電極Ｐ_Ｂに対応してＸ方向及びＹ方向に並び、Ｚ方向から見て貼合電極Ｐ_Ｂと重なる位置に設けられている。また、ビアコンタクト電極７４２は、それぞれ、いずれかの貼合電極Ｐ_Ｂに対応して設けられており、Ｚ方向から見て配線７４１と重なる位置に設けられている。配線７５１は、貼合電極Ｐ_Ｂに対応してＸ方向及びＹ方向に並び、Ｙ方向に延伸する。配線７５１の一部は、Ｚ方向から見てビアコンタクト電極７５２と重なる位置に設けられている。また、配線７５１の他の一部は、Ｚ方向から見てビアコンタクト電極７４２と重なる位置に設けられている。

【0191】

［その他の実施形態］
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。

【0192】

例えば、第３実施形態～第７実施形態に係る半導体記憶装置では、第２実施形態と同様に、Ｚ方向に並ぶ複数のワード線ＷＬの間に、空隙２０３（図６０）が設けられていても良い。

【0193】

また、第３実施形態に係る半導体記憶装置は、キャパシタ構造３３０（図６１及び図６２）のかわりに、キャパシタ構造１３０（図４及び図５）を備えていても良い。この場合、第３実施形態に係る半導体記憶装置は、第４実施形態と同様に、絶縁層４３０（図１２３及び図１２４）を備えていても良い。第５実施形態～第７実施形態に係る半導体記憶装置も同様に、絶縁層４３０を備えていても良い。

【0194】

また、第５実施形態～第７実施形態に係る半導体記憶装置は、第１実施形態と同様のメモリ層ＭＬのかわりに、第３実施形態と同様のメモリ層ＭＬ_３（図６１及び図６２）を備えていても良い。

【0195】

また、第７実施形態に係る半導体記憶装置は、ビア配線５０１及び配線５０３のかわりに、ビア配線６０１及び配線６０３（図１２８～図１３０）を備えていても良い。

【0196】

また、第１実施形態～第７実施形態に係る半導体記憶装置においては、ビット線として機能するビア配線１０４，３０４が、酸化インジウムスズ（ＩＴＯ）等の導電性酸化物を含む。しかしながら、この様な導電性酸化物は、Ｚ方向に延伸するビア配線１０４，３０４ではなく、トランジスタ構造１１０，３１０に含まれていても良い。また、ビア配線１０４，３０４及びトランジスタ構造１１０，３１０は、その他の材料等を含んでいても良い。

【0197】

また、第１実施形態～第７実施形態に係る半導体記憶装置において、トランジスタＴｒＣのゲート電極として機能する導電層１１３，３１３は、トランジスタＴｒＣのチャネル領域として機能する半導体層１１１，３１１の、上面及び下面の一方のみに対向していても良い。

【0198】

また、以上の説明では、トランジスタ構造１１０，３１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。

【0199】

また、第１実施形態～第７実施形態に係る半導体記憶装置の製造方法も、適宜調整可能である。例えば、上述した工程のいずれか２つの順番を入れ替えたり、上述した工程のいずれか２つを同時に実行したりしても良い。

【0200】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0201】

Ｓｕｂ…半導体基板、ＭＬ…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ…トランジスタ、ＣｐＣ…キャパシタ、１０２…導電層、１０４…ビア配線、１１０…トランジスタ構造、１１１…半導体層、１１２…絶縁層、１１３…導電層、１２０…導電層、１３０…キャパシタ構造。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【図79】

【図80】

【図81】

【図82】

【図83】

【図84】

【図85】

【図86】

【図87】

【図88】

【図89】

【図90】

【図91】

【図92】

【図93】

【図94】

【図95】

【図96】

【図97】

【図98】

【図99】

【図100】

【図101】

【図102】

【図103】

【図104】

【図105】

【図106】

【図107】

【図108】

【図109】

【図110】

【図111】

【図112】

【図113】

【図114】

【図115】

【図116】

【図117】

【図118】

【図119】

【図120】

【図121】

【図122】

【図123】

【図124】

【図125】

【図126】

【図127】

【図128】

【図129】

【図130】

【図131】

【図132】

【図133】