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特開2024-106982感光性センサから電気的信号を読むための読出し方法及び読出しデバイス

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024106982

(43)【公開日】2024-08-08

(54)【発明の名称】感光性センサから電気的信号を読むための読出し方法及び読出しデバイス

(51)【国際特許分類】

H04N 25/772 20230101AFI20240801BHJP

H04N 25/70 20230101ALI20240801BHJP

【ＦＩ】

H04N25/772

H04N25/70

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024009965

(22)【出願日】2024-01-26

(31)【優先権主張番号】2300800

(32)【優先日】2023-01-27

(33)【優先権主張国・地域又は機関】FR

(71)【出願人】

【識別番号】515004577

【氏名又は名称】トリクセル

(74)【代理人】

【識別番号】110001173

【氏名又は名称】弁理士法人川口國際特許事務所

(72)【発明者】

【氏名】シオー，マルタン

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024GX03

5C024GX16

5C024GY31

5C024HX13

5C024HX23

5C024JX41

(57)【要約】（修正有）

【課題】感光性センサから電気的信号を読むための読出し方法及び読出しデバイスを提供する。
【解決手段】画素の行列を含むセンサを読むための読出し方法及び読出しデバイスは、読み出し回路は、行内へ編成され導体を介しセンサの画素と接続され、電気的信号を受信しそしてこの電気的信号に依存したディジタル情報を配送するアナログ／ディジタル変換器を含み、各画素の読出しのための段階である、画素の行列が電荷を取得すること、及び、取得段階中に取得された電荷を読み出し回路へ転送することにより行列を読むこと
を含み、読出し段階中、取得された電荷の複数の逐次アナログ／ディジタル変換が同一取得段階と並列に実行される。
【選択図】図３

【特許請求の範囲】

【請求項1】

物理的現象に対し敏感な画素（Ｐ）の行列であってそのレベルが前記物理的現象の強度に依存する電気的信号を配送する画素（Ｐ）の行列を含むセンサを読むための読出し方法において、
前記画素は行内へ編成されており導体（Ｃｏｌ）を介し前記センサの読出し回路（１）へ接続され、前記読み出し回路（１）は各々、前記電気的信号を受信し前記電気的信号に依存したディジタル情報を配送するアナログ／ディジタル変換器（５）を含み、前記方法は、各画素の読出しのための以下の段階：
－画素の前記行列が電荷を取得すること；
－前記取得段階中に取得された前記電荷を前記読み出し回路へ転送することにより前記行列を読むこと
を含み、
前記読出し段階中、前記取得された電荷の複数の逐次アナログ／ディジタル変換が同一取得段階と並列に実行される、読出し方法。

【請求項2】

前記画素は受動的である、請求項１に記載の読出し方法。

【請求項3】

前記画素により配送される前記電気的信号は電荷であり、前記読み出し回路は各々、前記画素から受信された電荷を前記アナログ／ディジタル変換器（５）へ配送される電圧に変換するように構成された電荷／電圧変換段（３）を含む、請求項１又は請求項２に記載の読出し方法。

【請求項4】

各読み出し回路は増幅器（Ｉ_Ｉ）及びトランジスタ（Ｔ_Ｉ）を含む入力段（２）を含み、前記増幅器（Ｉ_Ｉ）は、前記画素（Ｐ）の１つへ接続された反転入力及び前記トランジスタ（Ｔ_Ｉ）のゲートへ接続された出力を有し、前記増幅器（Ｉ_Ｉ）は、画素の前記行列の行の電圧（Ｖｃｏｌ）と入力基準電圧（ＡＧＮＤ）との電位差を増幅するように及び制御電圧（Ｖ_ｃｔｒｌ）により前記トランジスタ（Ｔ_Ｉ）を制御するように構成される、請求項１～３のいずれか一項に記載の読出し方法。

【請求項5】

前記電荷の前記取得中の前記入力段（２）による各読み出し回路（１）の少なくとも１つの自動リセットを含む、請求項４に記載の読出し方法。

【請求項6】

各読み出し回路は、前記読出し段階全体にわたって導電モードで駆動されるサンプル＆ホールドユニット（４）を含む、請求項１～５のいずれか一項に記載の読出し方法。

【請求項7】

前記アナログ／ディジタル変換器（５）はシグマデルタ変換器である、請求項１～６のいずれか一項に記載の読出し方法。

【請求項8】

前記変換は同じ取得段階中に一定間隔で行われる、請求項１～７のいずれか一項に記載の読出し方法。

【請求項9】

物理的現象に対し敏感な画素（Ｐ）の行列であってそのレベルが前記物理的現象の強度に依存する電気的信号を配送するように構成された画素（Ｐ）の行列を含むセンサから電気的信号を読むための読出しデバイスにおいて、
前記読出しデバイスは前記センサの読み出し回路を含み、請求項１～８のいずれか一項に記載の読出し方法を実施するように構成され、
前記画素は行内へ編成されており導体を介し前記読出しデバイスの前記読出し回路（１）へ接続され、
前記読み出し回路（１）は各々、前記電気的信号を受信し前記電気的信号に依存したディジタル情報を配送するアナログ／ディジタル変換器（５）を含む、読出しデバイス。

【請求項10】

前記アナログ／ディジタル変換器（５）はシグマデルタ変換器である、請求項９に記載の読出しデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＸ線を検出するための半導体ベース撮像器の分野に関し、特に感光性センサを読むための読出し方法に関する。

【背景技術】

【0002】

感光性センサは、電離放射線（特にＸ線照射）の撮像のために、医療分野における放射線画像の検出のために、又は工業分野における非破壊試験の検出のために、又は安全性の検出のために使用される。

【0003】

一般的に言えば、感光性センサは行列又はストリップで通常は編成される多数の感光性ドット（画素と呼ばれる）を含む。感光性センサでは、画素はセンサの基本高感度素子を表わす。各画素は晒された電磁放射線を電気的信号へ変換する。様々な画素からの電気的信号は、行列を読む段階中に読出し回路により収集され、そして次に、画像を形成するために処理され格納されることができるようにディジタル化される。

【0004】

画素は、受信する光子束に依存して電荷の流れを配送する感光性ゾーンと電子回路とを含む。感光性ゾーンは通常、例えばフォトダイオード、フォトレジスタ又はフォトトランジスタであり得る感光性素子（又は光検出器）を含む。電子回路は、その下流にアクチュエータが配置される例えばスイッチ、キャパシタ及び抵抗器から成る。感光性素子及び電子回路から成るアセンブリは、電荷を生成しそれらを収集することを可能にする。電子回路は通常、電荷転送後に各画素内に収集された電荷をリセットすることを可能にする。アクチュエータは、回路により収集された電荷を列導体へ転送又は複製する役割を有する。この転送は、アクチュエータが行導体からそうするための指令を受信すると行われる。アクチュエータの出力は画素の出力に対応する。

【0005】

このタイプのセンサでは、画素は次の２つの段階で動作する：画素の電子回路が感光性素子により生成された電荷を蓄積する画像捕捉段階；及び収集された電荷がアクチュエータのおかげで列導体へ転送又は複製される読出し段階。

【0006】

読出し段階中、読み出し指令が行導体を経由して行列の同一行のアクチュエータのすべてへ送信される。この行の画素の各々は、その電気的情報、電荷、電圧、電流、周波数などを関連列導体へ転送することにより読まれる。

【0007】

画像フレームに関して、画素の行はフレームの期間の一部に対応する行選択時間中に行列の行の走査方向に次から次へ順々に選択され得、適切な信号（例えば電圧）が当該の行の画素へ印加されることを可能にする。従って、行の選択は、対応行選択時間中の、画素の対応行の切り替えデバイスの状態を制御する高レベル信号の印可に対応する。行選択時間外では、切り替えデバイスは、適切な低レベル信号を印可することによりオフ状態に維持される。例えば、切り替えデバイスがトランジスタである場合（このとき印可される信号は電圧である）、高レベル（従ってスイッチングトランジスタのオン状態）に対応する電圧を表わすためにＶＧｏｎを使用することと低レベル（従ってスイッチングトランジスタのオフ状態）に対応する電圧を表わすためにＶＧｏｆｆを使用することが一般的である。

【0008】

感光性センサはしばしば、ガラスベース又はシリコンベース基板上の半導体材料の薄膜の蒸着に関与する技術により生成される。大面積撮像器において使用される画素技術は、「相補型金属酸化膜半導体」のそれらの略記ＣＭＯＳにより文献において知られる結晶シリコン技術と比較したその少量生産コストに起因して歴史的にアモルファスシリコンである。他方で、技術的可能性が制限される。受動画素（単一電荷転送トランジスタ）だけが製造されることができる。

【0009】

受動画素行列に関して、読出し回路は、アナログ／ディジタル変換器の上流側に複数の段（特に光検出器により受信された電荷を電圧へ変換する電荷／電圧変換段）を含む。

【0010】

電子雑音が画素の行列においてそして各読出し回路の様々な段において生成される。低感度アプリケーションでは、主要雑音源はアナログ／ディジタル変換器のものである一方で、高感度アプリケーションでは、アナログ／ディジタル変換器の雑音は画素の行列の及び読出し回路の様々な段（入力段及び電荷／電圧変換段）の上流側の雑音と比較して無視可能である。

【0011】

高感度アプリケーションにおける雑音を低減するために、画像捕捉期間（取得期間又は積分期間とも呼ばれる）を増加させることなど従来技術において様々な選択肢がある。

【0012】

効果的であるために、従来技術からの解決策は、画像を生成するために必要とされる期間の著しい拡張（積分期間及び読出し期間の追加に対応する）を必要とする。これは現在のアプリケーションのために使用される撮像周波数と互換性がない。

【0013】

別の改善は、画素を担う基板（しばしばスラブと呼ばれる）を２つの対称的部分に分離することにその本質がある。この分離は読み出し回路をスラブのいずれかの側に置くことにその本質がある。従って列の長さは半分にされる。従って列抵抗は半分にされ、受動センサの主要雑音源を著しく低減する。しかし、この解決策は読出し回路の数を２倍にすることを必要とし、従って高コストを伴う。

【発明の概要】

【発明が解決しようとする課題】

【0014】

本発明は、実施するのが簡単且つ経済的である、感光性センサを読むための読出し方法を提案することを目的としており、アナログ／ディジタル変換器におけるそして前記変換器の上流側における（即ち取得チェーン全体にわたる）主要雑音源上の雑音を低減することを可能にする。

【課題を解決するための手段】

【0015】

この目的を達成するために、本発明は、物理的現象に対し敏感である画素の行列であってそのレベルが物理的現象の強度に依存する電気的信号を配送する画素の行列を含むセンサを読むための読出し方法を提案する。画素は行内へ編成されておりそして導体を介しセンサの読出し回路へ接続され、読み出し回路は各々、電気的信号を受信しそしてこの電気的信号に依存したディジタル情報を配送するアナログ／ディジタル変換器を含み、本方法は、各画素の読出しのための以下の段階：
－画素の行列が電荷を取得すること；及び
－取得段階中に取得された電荷を読み出し回路へ転送することにより行列を読むこと
を含み、
読出し段階中、取得された電荷の複数の逐次アナログ／ディジタル変換が同一取得段階と並列に実行される。

【0016】

従って、本発明により提供される解決策は、信号の取得と並列に複数の逐次アナログ／ディジタル変換を行うことにその本質がある。この変換は同じ信号取得段階中に行われる。

【0017】

換言すれば、信号の取得は保持されそして前記取得された信号は定期的に変換される。別の言い方をすれば、信号は取得されるとその取得中に変換される。

【0018】

従って、これらの複数の変換を行うことは、取得された信号の複数の部分に対し変換を行うことと、そして従って信号のサンプリングとアナログ／ディジタル変換とを並列に実行することとに等しい。

【0019】

Ｎ回の変換を行うことにより、この変換はＮ倍短い時間間隔にわたり発生する。従って、読み出し回路の入力段の遮断周波数変動は、変換された信号上でＮ倍短い時間である。しかし、列熱雑音及び入力段雑音は入力段の遮断周波数に依存する。従って、列熱雑音及び入力段雑音は

【数1】

により割られる。これらの雑音はセンサ内の主要雑音であるので、センサの全雑音は従って

【数2】

の係数だけ実質的に低減される。

【0020】

本発明のおかげで、センサの雑音は、取得チェーンの一部の全体だけ（例えばアナログ／ディジタル変換器においてだけ）でなく信号取得チェーン全体にわたって主要雑音源に関し低減される。

【0021】

本発明による読出し方法のいくつかの実用的に特に好ましい特徴が以下に提示される。

【0022】

画素は受動的である。

【0023】

画素により配送される電気的信号は電荷である。読み出し回路各々は画素から受信された電荷をアナログ／ディジタル変換器へ配送される電圧に変換するように構成された電荷／電圧変換段を含む。

【0024】

各読み出し回路は、増幅器及びトランジスタを含む入力段を含み、増幅器は画素のうちの１つの画素へ接続された反転入力とトランジスタのゲートへ接続された出力とを有する。

【0025】

増幅器は画素の行列の行の電圧と入力基準電圧との電位差を増幅するように構成される。増幅器はまた、制御電圧によりトランジスタを制御するように構成される。

【0026】

本方法は、電荷の取得中の入力段による各読み出し回路の少なくとも１つの自動リセットを含む。

【0027】

各読み出し回路は、読出し段階全体にわたり導電モードで駆動されるサンプル＆ホールドユニットを含む。

【0028】

アナログ／ディジタル変換器はシグマデルタ変換器である。

【0029】

変換は同じ取得段階中に一定間隔で行われる。換言すれば、アナログ／ディジタル変換は同一時間間隔だけ離間される。別の言い方をすれば、２つの逐次変換を分離する時間間隔は読出し段階全体にわたって一定である。

【0030】

別の態様によると、本発明はまた、物理的現象に対し敏感である画素の行列であってそのレベルが物理的現象の強度に依存する電気的信号を配送するように構成された画素の行列を含むセンサから電気的信号を読むための読出しデバイスであってセンサの読み出し回路を含むと共に上記特徴の少なくとも１つを有する読出し方法を実施するように構成された読出しデバイスに関する。画素は、行内へ編成され、そして導体を介し読出しデバイスの読み出し回路へ接続され、読み出し回路は各々、電気的信号を受信しそしてこの電気的信号に依存したディジタル情報を配送するアナログ／ディジタル変換器を含む。

【0031】

アナログ／ディジタル変換器はシグマデルタ変換器である。

【0032】

本発明の他の特徴及び利点は、非限定的例として与えられる添付図面を参照した以下の説明からより明確になる。

【図面の簡単な説明】

【0033】

【図1】従来技術から知られた１Ｔ画素の行列の一例を概略的に示す。

【図2】本発明の一実施形態による画素と画素から電気的信号を読むための読出しデバイスとを含むアセンブリを概略的に示す。

【図3】本発明の一実施形態による読出し方法を示すタイミング図の描写である。

【発明を実施するための形態】

【0034】

図１は従来技術から知られた行列を概略的に示す。行列は理解を容易にするために２つの行及び２つの列を含む。４つの画素Ｐ各々が行と列の交差点に形成される。実際の行列は通常、遥かに大きく、そして多数の行及び列を有するということが容易に理解されるようになる。行列はディジタル化画像を生成するための行列検出器に属する。

【0035】

各画素Ｐは、フォトダイオードＤによりここでは表される感光性ゾーンと単一トランジスタＴにより（図１の例では）形成された電子処理回路とを含む。部品Ｄ及びＴの参照子には行のランクを規定する２つの座標（ｉ及びｉ＋１）並びに列のランクを規定する２つの座標（ｊ及びｊ＋１）が続く。行及び列は、それらが画素の行列内で占める物理的順序で順序付けされる。示される画素は各々がトランジスタ（その機能は以下に説明される）を有するので１Ｔ画素とも呼ばれる。

【0036】

同一列の画素Ｐは列導体Ｃｏｌへ接続される。列導体Ｃｏｌは、それへ接続される画素から情報を収集することを可能にする。

【0037】

同一行の画素Ｐは、画素の行の各々を制御するための信号ＶＧを運ぶ行導体Ｌへ接続される。使用される際に行導体Ｌにより運ばれる制御信号を生成する一般的にはシフトレジスタである制御回路（図１に示さない）が対応行導体へ接続される。

【0038】

画像捕捉段階中、フォトダイオードＤの各々により受信される照明は、受信された照明に依存して電荷が蓄積するその陰極の電位の低下を引き起こす。この画像捕捉段階にはフォトダイオードＤの電位が読まれる読出し段階が続く。この目的を達成するために、トランジスタＴは、オンにされ、そして従って導体Ｌにより運ばれそのゲートへ印加される行選択命令のおかげでスイッチとして働く。トランジスタＴはそのゲートへ印加される制御信号ＶＧにより制御される。様々な行の画素が順次読まれる。列導体Ｃｏｌは、前記列が選択されると様々な列の画素から情報を収集するように順次使用される。読出し段階は、電荷をフォトダイオードＤから排出するので、新しい画像捕捉段階の前にリセットされることを可能にする。

【0039】

制御回路は行の端に配置される。更に、読み出し回路は列導体Ｃｏｌの各列導体の端に配置される。

【0040】

指定された行及び列は純粋に任意であり、従った逆にされる可能性がある。実際には、制御回路は行列の一方の側に配置され得、読み出し回路は制御回路が置かれる側に対し垂直な行列の側に配置され得る。様々な回路の接続を容易にするために、行列の同一側に、回路（制御回路及び読み出し回路）のすべてを配置することも可能である。行（ｌｉｎｅ）又は列（ｃｏｌｕｍｎ）はまた、本明細書では用語行（ｒｏｗ）を使用することにより呼ばれることがある。

【0041】

列導体Ｃｏｌに関連する読み出し回路は、例えば列導体上に収集された信号をディジタル化することを可能にする。様々な読み出し回路は画素の全行からの信号を組み合わせるためのマルチプレクサを含み得る。行が読み出し回路により読まれると、読出し操作を繰り返すために新しい行を選択することが可能である。

【0042】

図２は、本発明による感光性センサから電気的信号を読むための読出しデバイスを単純且つ概略形式で示す。

【0043】

読出しデバイスは複数の読み出し回路１を含む。各読み出し回路は、画素の行列の列導体のうちの１つの列導体の端へ接続される。単純化及び明確化のために、本図は単一読み出し回路１と画素の行列の単一画素Ｐとを示す。

【0044】

１Ｔ画素である画素ＰはトランジスタＴにより形成される電子処理回路を含む。

【0045】

トランジスタＴは信号Ｇａｔｅにより制御される。

【0046】

画素Ｐは、受信する光子束に依存して電荷の流れを配送する感光性ゾーンを含む。感光性ゾーンは、例えばフォトダイオード、フォトレジスタ又はフォトトランジスタなどの光検出器を含む。感光性ゾーンは、フォトダイオード、フォトレジスタ又はフォトトランジスタなどから電荷を収集するように構成されており従ってキャパシタのように振る舞う。感光性ゾーンはここではキャパシタＣｐＤにより表される。

【0047】

画素内に示される抵抗器Ｒｃｏｌ及びキャパシタＣｃｏｌは、画素の行列の構成及び寸法から生じる寄生列抵抗及び寄生列キャパシタンスに対応する。実際、感光性センサは大きな寸法を有する。感光性センサの幅及び長さは４００ｍｍを越え得る一方で厚さは薄い。

【0048】

画素Ｐは２つの段階（取得段階及び読出し段階）で動作する。

【0049】

取得段階中、画素の電子回路は感光性素子により生成された電荷を蓄積する。トランジスタＴは取得段階中開放状態にある。

【0050】

取得段階が終了すると、トランジスタＴは閉じられる。取得された電荷は読み出し回路１の列導体へ転送又は複製される。これは読出し段階に対応する。

【0051】

ここでの読み出し回路１は入力段２、電荷／電圧変換段、サンプル＆ホールドユニット４及びアナログ／ディジタル変換器ＡＤＣ５を含む。

【0052】

入力段２は画素Ｐの列導体へ接続される。入力段２は、画素Ｐにより取得された電荷を予め増幅するための段である。

【0053】

入力段２は増幅器Ｉ_Ｉ、トランジスタＴ_Ｉ及びスイッチＱ_Ｉを含む。

【0054】

増幅器Ｉ_Ｉは演算増幅器である。増幅器Ｉ_Ｉの反転入力は画素Ｐへ（特に列導体へ）接続される。

【0055】

トランジスタＴ_Ｉは、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）と一般的に呼ばれる絶縁ゲート電界効果トランジスタである。トランジスタＴ_Ｉのゲートは増幅器Ｉ_Ｉの出力へ接続される。トランジスタＴ_Ｉのソースは増幅器Ｉ_Ｉの反転入力へ接続される。トランジスタのドレインはスイッチＱ_Ｉへ接続される。

【0056】

スイッチＱ_Ｉは電荷積分段階中閉じられる。次に、電荷は入力段２から電荷／電圧変換段３へ転移し得る。スイッチＱ_Ｉは電荷積分以外は開放されている。電荷は電荷／電圧変換段３へ転移することができない。スイッチＱ_Ｉは外部信号（特に論理信号）により制御される。外部信号は、スイッチＱ_Ｉを開く又は閉じることを可能にする。

【0057】

トランジスタＴ_Ｉはオン状態又はオフ状態に在り得る。トランジスタＴ_Ｉは、印加される電圧が閾値電圧

【数3】

に少なくとも等しくなると直ちにオン状態になる。換言すれば、閾値電圧

【数4】

は、オン状態及びオフ状態のうちの１つの状態から他の状態へ変化するための切り替え閾値に対応する。

【0058】

増幅器Ｉ_Ｉは列電圧Ｖｃｏｌ及び入力基準電圧ＡＧＮＤとの電位差Ｖｉｎを増幅する。入力基準電圧はここでは接地である。増幅器Ｉ_Ｉは、転送トランジスタと呼ばれるトランジスタＴ_Ｉを制御電圧Ｖｃｔｒｌにより制御する。

【0059】

増幅器Ｉ_Ｉは高利得反転増幅器のように振る舞う。電圧Ｖｃｔｒｌは電圧Ｖｉｎ＝Ｖｃｏｌ－ＡＧＮＤ＝Ｖｃｏｌに反比例する。換言すれば、制御電圧Ｖｃｔｒｌは増幅器Ｉ_Ｉの入力電圧に反比例する。

【0060】

電荷／電圧変換段３は、並列に接続される増幅器Ｉ_ｒ、キャパシタＣ_ｒ及びスイッチＱ_ｒを含む。

【0061】

増幅器Ｉ_ｒは演算増幅器である。増幅器Ｉ_ｒの反転入力は入力段２のスイッチＱ_Ｉへ接続される。増幅器Ｉ_ｒの出力はサンプル＆ホールドユニット４へ接続される。

【0062】

キャパシタＣ_ｒは増幅器Ｉ_ｒからのフィードバック内にある。キャパシタＣ_ｒは可変キャパシタである。可変キャパシタは、プログラム可能電荷／電圧変換利得を有することを可能にする。

【0063】

電荷／電圧変換段３は、画素Ｐの取得された電荷を電圧へ変換することを可能にする。取得された電圧はサンプル＆ホールドユニット４へ送信される。

【0064】

サンプル＆ホールドユニット４は２つのスイッチＴ及びＨとキャパシタＣｓｈとを含む。

【0065】

サンプル＆ホールドユニット４はアナログ／ディジタル変換器の入力を構成する。サンプル＆ホールドユニット４は、各サンプリング時刻において電荷／電圧変換段３から受信された電圧を採取することとまた最終サンプルを一定値に維持することとを従来のやり方で可能にする。この目的のため、スイッチＴ及びＨは交互に開閉される。

【0066】

サンプル＆ホールドユニット４の従来動作中、スイッチＴが開放されそしてスイッチＨが閉じられると、キャパシタＣｓｈは電圧を蓄積する。スイッチＴが閉じられそしてスイッチＨが開放されると、キャパシタＣｓｈはこの電圧をアナログ／ディジタル変換器へ届ける。従って、サンプル＆ホールドユニット４は、アナログ／ディジタル変換器５が電圧を処理しそしてそれを変換するのに十分な時間を有するようにアナログ／ディジタル変換器５の入力における電圧を維持することを可能にする。従って、アナログ電圧はディジタル変換の期間を通じて安定している。

【0067】

好適には、アナログ／ディジタル変換器５はシグマデルタ変換器である。代替案として、アナログ／ディジタル変換器５は逐次近似レジスタ（ＳＡＲ：ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉｏｎｒｅｇｉｓｔｅｒ）変換器である。

【0068】

読み出し回路１は次の２つのモードで動作することができる：サンプル＆変換モード及び通常モード。サンプル＆変換モードでは、以下に説明されるように複数の信号変換が電荷の取得と並列に実行される。

【0069】

図３は、画素Ｐが読出し段階に在る場合の読み出し回路１の部品のタイミング図を示す。ここでの読み出し回路１はサンプル＆変換モードにある。

【0070】

読出し段階中、画素ＰのトランジスタＴのゲートはレベル１にある。トランジスタＴはオン状態にある。これは、導体Ｌにより運ばれそしてゲートへ印加される行選択命令により可能になる。

【0071】

次に、取得段階中に取得された電荷は読み出し回路１へ送信される。

【0072】

電荷が画素Ｐから列へ送信されると、列電圧Ｖｃｏｌそして従って電圧Ｖｉｎは増加する。制御電圧Ｖｃｔｒｌは列電圧Ｖｃｏｌに比例して降下する。増幅器Ｉ_Ｉは、制御電圧Ｖｃｔｒｌが閾値電圧

【数5】

より大きい限りオン状態にある。電荷はスイッチＱ_Ｉが閉じられれば電荷／電圧変換段３へ転送される。電荷が列から入力段２へ転送されるにつれてトランジスタＴ_Ｉは次第に低導電性になる。

【0073】

電荷が画素Ｐから列へ送信されると、列電圧Ｖｃｏｌは基準電圧ＡＧＮＤ（この場合接地：従って０Ｖ）に到達するまで増加する。列電圧Ｖｃｏｌが零基準電圧ＡＧＮＤを越えると、制御電圧は負になる。制御電圧Ｖｃｔｒｌは閾値電圧

【数6】

より低い。トランジスタＴ_Ｉはオフ状態にある。電荷は電荷／電圧変換段３へ転移しない。従って、列はその平衡電位へ戻る。

【0074】

このように構成された入力段２は、読み出し回路を自動的にリセットすることを可能にする。自動リセットは、電荷の取得と同時に実行される。入力段２は、読み出し回路１の入力電圧を動的に制御することを可能にする。

【0075】

読み出し回路では、入力段２のスイッチＱ_Ｉが閉じられる。取得された電荷は電荷を電圧に変換するために電荷／電圧変換段３へ送信される。

【0076】

電荷／電圧変換段のスイッチＱ_ｒは読出し段階中は開放状態である。従って、リセットは読出し段階中に行われない。上記電圧はサンプル＆ホールドユニット４の入力へ送信される。

【0077】

読出し段階全体にわたって、２つのスイッチＴ及びＨは閉じられる。従って、サンプル＆ホールドユニット４は導電モードで駆動される。換言すれば、サンプル＆変換モードでは、サンプル＆ホールドユニット４は、電荷／電圧変換段３をアナログ／ディジタル変換器５へ接続する配線に対応する。従って、上記電圧はサンプル＆ホールドユニット４により処理されることなく電荷／電圧変換段３からアナログ／ディジタル変換器５へ送信される。取得された電荷の量に比例した電圧信号がアナログ／ディジタル変換器の入力へリアルタイムで印加される。

【0078】

アナログ／ディジタル変換器５は複数（例えばここでは４回）の逐次変換を行う。逐次変換は電荷の取得又は積分と同時に行われる。

【0079】

図３に見られ得るように、積分の活性化（スイッチＱ_Ｉは最初に開放され、そして一定期間後にだけ閉じられる）と第１の変換との間の遅延が適用される。これは、十分な電圧信号確立時間を保証しそして従って変換誤差を最小限にすることを可能にする。

【0080】

各変換では、電圧信号は事実上一定である（リークは別にして）。アナログ／ディジタル変換器５は有利にはシグマデルタ変換器であり、これにより、電圧信号内のわずかな変動をフィルタリングすることを可能にする。

【0081】

スイッチＱ_ｒは読出し段階全体にわたって開放状態に維持される。従って各変換間の信号が保存される。リセットは、各電荷積分間にスイッチＱ_ｒを閉じることにより行われる。

【0082】

ディジタル処理は、アナログ／ディジタル変換器５の下流側でＮ回の変換を平均化することにより読出し段階の終わりに行われ得る。従って、出力におけるディジタル化信号は一定である。

【0083】

受動画素行列ディジタル検出器の電子雑音は複数の源（画素行列内の源だけでなく読み出し回路内の源も）から生じる。２つの主要雑音は列熱雑音及び入力段雑音である。

【0084】

読み出し回路の入力段の雑音は読み出し回路の入力段の遮断周波数Δｆに依存する。遮断周波数は電荷積分と共に時間的に変動する。

【0085】

入力段２の帯域幅はトランジスタＴ_Ｉの帯域幅に依存する。入力段２の帯域幅は

【数7】

に略等しい、ここで、

【数8】

はトランジスタＴ_Ｉの抵抗であり、そしてＣ_ｃｏｌは、入力段の寄生キャパシタンスと画素の行列の構成及び寸法から生じる寄生列キャパシタンスとの和に対応する。トランジスタＴ_Ｉ，

【数9】

の抵抗はトランジスタＴ_Ｉの制御電圧Ｖｃｔｒｌに依存する。換言すれば、トランジスタＴ_Ｉ，

【数10】

の抵抗は入力に到着する電荷に依存する。

【0086】

トランジスタＴ_Ｉが弱反転モードにおいて導電性である場合、トランジスタＴ_Ｉ，

【数11】

の抵抗は

【数12】

に比例する、ここで、ｎ＞１（通常は１．２～１．７の間であり、例えば１．５に等しい）、そしてＶｇｓはゲートとソースとの電位差であり、ＶｔはｋＴ／ｑに等しい、ここで、ｋは値ｋ＝１．３８０６×１０^－２３Ｊ．Ｋ^－１を有するボルツマン定数であり、Ｔは絶対温度であり、ｑは電子電荷（１．６０２×１０^－１９Ｃ）の絶対値である。従って、トランジスタＴ_Ｉ，

【数13】

の抵抗はここでは

【数14】

に比例する。入力段２の帯域幅は動的でありそして電荷の流入に時間的に依存する。

【0087】

抵抗雑音又はジョンソン雑音としても知られる列熱雑音の単純化モデル（電荷の観点で）は以下のとおりである：

【数15】

、ここで、σ_ｃｏｌは列抵抗器の両端電圧の標準偏差であり、ｋは値ｋ＝１．３８０６×１０^－２３Ｊ．Ｋ^－１を有するボルツマン定数であり、そしてＴは列抵抗器の絶対温度である。

【0088】

列熱雑音は読み出し回路の入力段の遮断周波数Δｆに依存する。従って、列熱雑音はまた電荷積分と共に時間的に変動する。

【0089】

換言すれば、列熱雑音は入力段の帯域幅に依存する。トランジスタＴ_Ｉ，

【数16】

の抵抗が高ければ高いほど入力段の帯域幅はより小さくなり従って列雑音もより低くなる。

【0090】

入力段２の帯域幅は積分時間に依存して時間的に変動する。従って、入力段雑音は積分時間に依存する。その結果、列雑音は積分時間に依存する。電荷が積分されるにつれて残留電荷は低下する。次に、帯域幅はますます小さくなり、従って列熱雑音はますます低くなる。

【0091】

読み出し回路１の通常モードでは、サンプル＆ホールドユニット４は従来の動作モードで動作する。換言すれば、スイッチＴ及びＨは交互に開閉される。スイッチＴが開放されそしてスイッチＨが閉じられるとキャパシタＣｓｈは電圧を蓄積する。スイッチＴが閉じられそしてスイッチＨが開放されると、キャパシタＣｓｈは電圧をアナログ／ディジタル変換器へ届ける。

【0092】

読み出し回路１内のサンプル＆ホールドユニット４の存在が、両モード（サンプル＆変換モード及び通常モード）において読み出し回路１を操作することを可能にする。サンプル＆ホールドユニット４がトランスペアレントであるサンプル＆変換モードは、電荷積分とアナログ／ディジタル変換とを並列にすることが望ましい場合に使用される。

【0093】

サンプル＆ホールドユニット４のおかげで、使用の様々なモードを所望アプリケーションに依存して提示することが可能である。いくつかのアプリケーションに関し、非常に高い画像取得周波数であるが必ずしも低雑音ではない周波数を有する必要性がある。逆に、他のアプリケーションに関し、低雑音を有する必要性があるが必ずしも非常に高い画像取得周波数を有する必要性がない。従って、サンプル＆ホールドユニットは、より多くの雑音を有する高速モード及びより小さい雑音を有するより遅いモードを提示することを可能にする。

【0094】

サンプル＆ホールドが行われそして次に複数の変換が続く従来技術とは対照的に、本発明は、変換を電荷積分と並列に行うことを可能にする。信号は各変換時に異なる雑音レベルでもって変換される。これは、信号は様々なサンプル上で本質的に確立されるという事実と全信号は信号を平均化することにより取得されるという事実とにより可能にされる。列雑音及び入力段雑音を平均化することで全体的雑音を低減する。

【0095】

本発明と特に同一取得段階中の複数の変換とのおかげで、出力信号は一定であり、

【数17】