特開 2024-10716 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024010716

(43)【公開日】2024-01-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240118BHJP

   H01L 29/12 20060101ALI20240118BHJP

【ＦＩ】

H01L29/78 657F

H01L29/78 652F

H01L29/78 652S

H01L29/78 653A

H01L29/78 652J

H01L29/78 652T

H01L29/78 657D

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022112157

(22)【出願日】2022-07-13

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】熊田 恵志郎

(57)【要約】

【課題】電流センス部の活性領域の破壊耐量を改善できる半導体装置を提供することを目的とする。
【解決手段】半導体装置は、メイン半導体領域と、電流検出領域とを備える。メイン半導体領域と電流検出領域は、第１導電型の半導体基板と、第１導電型の第１半導体層と、第１導電型の第１半導体領域７と、第２導電型の第２半導体領域８と、トレンチ１６と、第２導電型の第１高濃度領域３と、第２導電型の第２高濃度領域とを有する。電流検出領域のオン状態の時に電流が流れる活性領域は、トランジスタとして動作する第１セル４３と、第１セルの４隅に設けられ、トランジスタとしては動作せず、ダイオードとしてのみ動作する第２セル４４とを有する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に設けられた第２導電型の第１高濃度領域と、
前記第１半導体層と前記第２半導体層の内部の前記トレンチ間に設けられ、前記第２半導体領域と接続する第２導電型の第２高濃度領域と、
前記第２半導体層および前記第１半導体領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を有する構造により構成され、オン状態の時に主電流が流れるメイン半導体領域と、
前記構造により構成され、前記半導体基板および前記第１半導体層を前記メイン半導体領域と共通とする電流検出領域と、
を備え、
前記電流検出領域の、オン状態の時に電流が流れる活性領域は、
トランジスタとして動作する第１セルと、
前記第１セルの４隅に設けられ、トランジスタとしては動作せず、ダイオードとしてのみ動作する第２セルと、を有することを特徴とする半導体装置。

【請求項2】

前記第２セルでは、前記第１半導体領域が設けられていないことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２セルでは、前記トレンチ間にわたって前記第２半導体領域が設けられていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第２セルでは、前記第１高濃度領域と前記第２高濃度領域が接続され、前記第１高濃度領域と前記第２高濃度領域との間に前記第１半導体層が設けられていないことを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記第２セルに設けられた前記第１高濃度領域および前記第２高濃度領域の深さは、前記第１セルに設けられた前記第１高濃度領域および前記第２高濃度領域の深さより深いことを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記第２セルに設けられた前記第１高濃度領域および前記第２高濃度領域の不純物濃度は、前記第１セルに設けられた前記第１高濃度領域および前記第２高濃度領域の不純物濃度よりも高いことを特徴とする請求項４に記載の半導体装置。

【請求項7】

前記トレンチはストライプ形状であり、
前記第２セルは、前記トレンチの長手方向で、前記第１半導体領域の長さは、前記第２半導体領域の長さより短く、前記トレンチ間に前記第１高濃度領域が設けられ、前記第１半導体領域が設けられていないことを特徴とする請求項１に記載の半導体装置。

【請求項8】

前記第１セルと前記第２セルを合わせた面積に対する前記第２セルの面積の比率は、１０％以上４０％以下であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。

【請求項9】

前記第２セルは、前記第１セルの対向する２辺に設けられることを特徴とする請求項１に記載の半導体装置。

【請求項10】

前記第２セルは、前記第１セルを囲むように設けられることを特徴とする請求項９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では、信頼性を向上させるために、電流センス部、温度センス部等を内蔵し、保護機能を付加し高機能化を図る半導体装置が提案されている。

【0003】

図１３は、従来の半導体装置の構造を示す上面図である。半導体装置１５０において、メイン半導体素子１４６は、活性領域１４０の有効領域（ＭＯＳゲートとして機能する領域）に設けられている。活性領域１４０の有効領域は、メイン半導体素子１４６のオン時に主電流が流れる領域である。活性領域１４０の有効領域において、半導体基板のおもて面上には、メイン半導体素子１４６のコンタクト電極１１２（図１４、図１５参照）が設けられている。コンタクト電極１１２は、例えば活性領域１４０の有効領域の略全面を覆う。また、コンタクト電極１１２のおもて面上には、例えば矩形状の平面形状を有するソース電極パッド（不図示）が設けられている。

【0004】

エッジ終端領域１４１は、活性領域１４０とチップ（半導体基板）側面との間の領域であり、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域１４１には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。

【0005】

また、活性領域１４０には、活性領域１４０に隣接して、高機能領域１４５が設けられている。高機能領域１４５は、例えば略矩形状の平面形状を有する。高機能領域１４５には、電流センス部１４２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が設けられている。図１３には、高機能部として電流センス部１４２のみを図示するが、高機能領域１４５に電流センス部１４２以外の他の高機能部が配置されていてもよい。

【0006】

電流センス部１４２は、メイン半導体素子１４６に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１４２は、メイン半導体素子１４６と同一構成の単位セル（素子の機能単位）を電流センス部１４２の活性領域に数個程度備えた縦型ＭＯＳＦＥＴである。

【0007】

従来の半導体装置の構造について、トレンチ型の縦型ＭＯＳＦＥＴを例に説明する。図１４は、従来の半導体装置の図１３の領域Ｓ１、Ｓ２の拡大上面図である。図１５は、従来の半導体装置の構造を示す図１４のＡ－Ａ’断面図である。

【0008】

半導体基体１２０は、炭化珪素（ＳｉＣ）からなるｎ⁺型出発基板（ｎ⁺型半導体基板１０１）上にｎ型炭化珪素エピタキシャル層１０２をエピタキシャル成長させた後に、イオン注入もしくはエピタキシャル成長にてｐ型ベース層１０５を形成している。メイン半導体素子１４６および電流センス部１４２の活性領域１４０では、ｎ型炭化珪素エピタキシャル層１０２には、トレンチ１１６の底面全体を覆うように第１ｐ⁺型ベース領域１０３が選択的に設けられている。ｎ型炭化珪素エピタキシャル層１０２のｎ⁺型炭化珪素基板１０１側に対して反対側の表面層には、第２ｐ⁺型ベース領域１０４が選択的に設けられている。

【0009】

また、従来の半導体装置１５０の活性領域１４０には、半導体基体１２０内にさらにｎ⁺型ソース領域１０７、ｐ⁺型コンタクト領域１０８、トレンチ１１６、ゲート絶縁膜１１７、ゲート電極１１０が設けられる。半導体基体１２０のおもて面側に、層間絶縁膜１１１、コンタクト電極１１２およびソース電極パッド（不図示）が設けられ、半導体基体１２０の裏面側に、裏面電極１１３およびドレイン電極パッド（不図示）が設けられている。コンタクト電極１１２は、ｎ⁺型ソース領域１０７およびｐ⁺型コンタクト領域１０８上に設けられる。図１４では、ｎ⁺型ソース領域１０７およびｐ⁺型コンタクト領域１０８を図示するため、コンタクト電極１１２を実際よりも狭く描いてある。

【0010】

メイン半導体素子１４６および電流センス部１４２のエッジ終端領域１４１では、トレンチ１１６、ｎ⁺型ソース領域１０７、ゲート絶縁膜１１７、ゲート電極１１０から構成されるＭＯＳ構造は設けられておらず、ｎ型炭化珪素エピタキシャル層１０２に第１ｐ⁺型ベース領域１０３が設けられ、第１ｐ⁺型ベース領域１０３の表面層にｐ⁺型コンタクト領域１０８が設けられている。

【0011】

また、電界緩和不良や耐圧低下を抑制でき、かつ、リーク発生要因となる結晶ダメージを抑制するため、メインセル領域とセンスセル領域の間を電気的に分離するように素子分離層を備えつつ、素子分離層の底部において電界集中が緩和されるように電界緩和層を備えるＳｉＣ半導体装置が公知である（例えば、下記特許文献１参照）。

【0012】

また、主電流領域と主電流領域に流れる主電流より小さい電流が流れる電流センス領域を有し、ＭＯＳＦＥＴの動作電流とダイオード電流を検出することができる半導体装置が公知である（例えば、下記特許文献２参照）。

【0013】

また、メインＳＢＤ領域に設けられた第１，２ｐ型領域と、トレンチ底面を囲む第１ｐ⁺型領域と、により、トレンチのメインＳＢＤ領域側の側壁から底面にわたってトレンチをｐ型領域で囲むことで、メインＳＢＤ領域のＳＢＤ動作時に、トレンチのメインＳＢＤ領域側の底面コーナー部にかかる電界を緩和することができる半導体装置が公知である（例えば、下記特許文献３参照）。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特許第６６９６４５０号公報

【特許文献2】特開２０１１－１９８８９１号公報

【特許文献3】特開２０２２－０４２５２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

図１４および図１５で示すとおり、電流センス部１４２の活性領域１４０は、メイン半導体素子１４６の活性領域１４０と同じ構造をしており、単純に電流センス部１４２の活性領域１４０は、メイン半導体素子１４６の活性領域１４０より面積を小さくした構造となっている。また、メイン半導体素子１４６および電流センス部１４２は、内部にｐ型ベース層１０６およびｐ⁺型コンタクト領域１０８とｎ型炭化珪素エピタキシャル層１０２とのｐｎ接合で構成される寄生ダイオード（以下、内蔵ダイオードと称する）を有する。

【0016】

このため、ＳｉＣからなる半導体装置の場合、内蔵ダイオードが、順方向通電状態から逆回復動作に移行する際、内蔵ダイオードからの回り込みによる電流が電流センス部１４２に集中し、電流センス部１４２の活性領域１４０が破壊されるという課題がある。

【0017】

この発明は、上述した従来技術による問題点を解消するため、電流センス部の活性領域の破壊耐量を改善できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0018】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体層の内部に、前記トレンチと深さ方向に対向する位置に設けられた第２導電型の第１高濃度領域と、前記第１半導体層と前記第２半導体層の内部の前記トレンチ間に設けられ、前記第２半導体領域と接続する第２導電型の第２高濃度領域と、前記第２半導体層および前記第１半導体領域に接する第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する構造により構成され、オン状態の時に主電流が流れるメイン半導体領域と、前記構造により構成され、前記半導体基板および前記第１半導体層を前記メイン半導体領域と共通とする電流検出領域と、を備える。前記電流検出領域の、オン状態の時に電流が流れる活性領域は、トランジスタとして動作する第１セルと、前記第１セルの４隅に設けられ、トランジスタとしては動作せず、ダイオードとしてのみ動作する第２セルと、を有する。

【0019】

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域が設けられていないことを特徴とする。

【0020】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルでは、前記トレンチ間にわたって前記第２半導体領域が設けられていることを特徴とする。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルでは、前記第１高濃度領域と前記第２高濃度領域が接続され、前記第１高濃度領域と前記第２高濃度領域との間に前記第１半導体層が設けられていないことを特徴とする。

【0022】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルに設けられた前記第１高濃度領域および前記第２高濃度領域の深さは、前記第１セルに設けられた前記第１高濃度領域および前記第２高濃度領域の深さより深いことを特徴とする。

【0023】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルに設けられた前記第１高濃度領域および前記第２高濃度領域の不純物濃度は、前記第１セルに設けられた前記第１高濃度領域および前記第２高濃度領域の不純物濃度よりも高いことを特徴とする。

【0024】

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチはストライプ形状であり、前記第２セルでは、前記トレンチの長手方向で、前記第１半導体領域の長さは、前記第２半導体領域の長さより短く、前記トレンチ間に前記第１高濃度領域が設けられ、前記第１半導体領域が設けられていないことを特徴とする。

【0025】

また、この発明にかかる半導体装置は、上述した発明において、前記第１セルと前記第２セルを合わせた面積に対する前記第２セルの面積の比率は、１０％以上４０％以下であることを特徴とする。

【0026】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルは、前記第１セルの対向する２辺に設けられることを特徴とする。

【0027】

また、この発明にかかる半導体装置は、上述した発明において、前記第２セルは、前記第１セルを囲むように設けられることを特徴とする。

【0028】

上述した発明によれば、電流センス部の活性領域に、メイン半導体素子の活性領域の構造と同じＭＯＳ構造部（第１セル）と、メイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部（第２セル）が設けられている。このため、メイン半導体素子内の内蔵ダイオードが順方向通電状態から逆回復動作に移行する際、ｄｖ／ｄｔにより内蔵ダイオードからの回り込みによる電流が電流センス部の非ＭＯＳ構造部に集中しても、ＭＯＳ構造部に達せず、電流センス部の活性領域が破壊されることを防止できる。

【発明の効果】

【0029】

本発明にかかる半導体装置によれば、電流センス部の活性領域の破壊耐量を改善できる。

【図面の簡単な説明】

【0030】

【図1】実施の形態１にかかる半導体装置の構造を示す上面図である。

【図2】実施の形態１にかかる半導体装置の図１の領域Ｓ１の拡大上面図である。

【図3】実施の形態１にかかる半導体装置の構造を示す図２のＡ－Ａ’断面図である。

【図4】実施の形態１にかかる半導体装置の電流センス部の構造を示す上面図である。

【図5】実施の形態１にかかる半導体装置の構造を示す図４のＡ－Ａ’断面図である。

【図6】実施の形態２にかかる半導体装置の電流センス部の構造を示す上面図である。

【図7】実施の形態２にかかる半導体装置の構造を示す図６のＡ－Ａ’断面図である。

【図8】実施の形態３にかかる半導体装置の電流センス部の構造を示す上面図である。

【図9】実施の形態３にかかる半導体装置の構造を示す図８のＡ－Ａ’断面図である。

【図10】実施の形態４にかかる半導体装置の構造を示す図８のＡ－Ａ’断面図である。

【図11】実施の形態５にかかる半導体装置の電流センス部の構造を示す上面図である。

【図12】実施の形態５にかかる半導体装置の構造を示す図１１のＡ－Ａ’断面図である。

【図13】従来の半導体装置の構造を示す上面図である。

【図14】従来の半導体装置の図１３の領域Ｓ１、Ｓ２の拡大上面図である。

【図15】従来の半導体装置の構造を示す図１４のＡ－Ａ’断面図である。

【発明を実施するための形態】

【0031】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0032】

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す上面図である。

【0033】

図１に示す実施の形態１にかかる半導体装置５０は、同一の半導体基板（半導体チップ）の活性領域４０に、メイン半導体素子４６と、当該メイン半導体素子４６を保護・制御するための１つ以上の回路部を有する。メイン半導体素子４６は、オン状態で、半導体基板の深さ方向にドリフト電流が流れる縦型ＭＯＳＦＥＴである。メイン半導体素子４６は、複数の単位セル（素子の機能単位）で構成される。

【0034】

メイン半導体素子４６の単位セルは、半導体基板のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子４６は、実施の形態１にかかる半導体装置５０の主動作を行う。メイン半導体素子４６は、メイン有効領域に配置される。メイン有効領域は、活性領域４０のメイン半導体素子４６が配置されている箇所である。メイン半導体素子４６は、オン時に主電流が流れる領域である。メイン有効領域は、例えば略凹形状の平面形状を有し、活性領域４０の大半の表面積を占めている。

【0035】

メイン半導体素子４６を保護・制御するための回路部は、例えば、電流センス部４２、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能領域４５であり、活性領域４０のメイン無効領域に配置される。メイン無効領域は、メイン半導体素子４６の単位セルが配置されていない領域であり、メイン半導体素子４６として機能しない。メイン無効領域は、例えば略矩形状の平面形状を有し、メイン有効領域とエッジ終端領域４１との間に配置される。

【0036】

エッジ終端領域４１は、活性領域４０と半導体基板の端部との間の領域であり、活性領域４０の周囲を囲み、半導体基板のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域４０には、例えばフィールドリミッティングリングや接合終端構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

【0037】

電流センス部４２は、メイン半導体素子４６と同じ条件で動作して、メイン半導体素子４６に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部４２は、メイン半導体素子４６と離れて配置されている。電流センス部４２は、メイン半導体素子４６と同一構成の単位セルを、メイン半導体素子４６の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子４６よりも表面積が小さい。

【0038】

次に、実施の形態１にかかる半導体装置５０のメイン半導体素子４６の構造について説明する。図２は、実施の形態１にかかる半導体装置の図１の領域Ｓ１の拡大上面図である。図３は、実施の形態１にかかる半導体装置の構造を示す図２のＡ－Ａ’断面図である。

【0039】

図２および図３では、メイン半導体素子４６でそれぞれ単位セルの一部のみを示すが、メイン半導体素子４６の単位セルはすべて同じ構造を有する。メイン半導体素子４６は、メイン有効領域において半導体基板のおもて面側にＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を備えた縦型ＭＯＳＦＥＴである。

【0040】

半導体基体２０は、炭化珪素からなるｎ⁺型出発基板（ｎ⁺型半導体基板１：第１導電型の半導体基板）上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６を順にエピタキシャル成長させたエピタキシャル基板である。メイン半導体素子４６は、半導体基体２０のおもて面側に設けられたｐ型ベース層６、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺型コンタクト領域（第２導電型の第２半導体領域）８、トレンチ１６、ゲート絶縁膜１７およびゲート電極１０で構成される一般的なＭＯＳゲートを有する。

【0041】

トレンチ１６は、半導体基体２０のおもて面から深さ方向（コンタクト電極１２から裏面電極１３に向かう方向）にｐ型ベース層６を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１６は、例えば、図２に示すように、ｎ⁺型半導体基板１のおもて面に平行な方向に延びるストライプ状に配置されている。

【0042】

トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１０が設けられている。互いに隣り合う２つのトレンチ１６間（メサ領域）において、ｐ型ベース層６、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は、半導体基体のおもて面とｐ型ベース層６の間に設けられている。

【0043】

ｎ⁺型ソース領域７は、ｐ⁺型コンタクト領域８よりもトレンチ１６側に設けられている。ｐ⁺型コンタクト領域８は設けられていなくてもよい。ｐ⁺型コンタクト領域８が設けられていない場合、ｎ⁺型ソース領域７よりもトレンチ１６から離れた箇所でｐ型ベース層６が半導体基体のおもて面まで達し、半導体基体２０のおもて面に露出されている。

【0044】

また、半導体基体２０の内部において、ｎ型炭化珪素エピタキシャル層２内に、第１ｐ⁺型ベース領域（第２導電型の第１高濃度領域）３および第２ｐ⁺型ベース領域（第２導電型の第２高濃度領域）４が設けられている。第１ｐ⁺型ベース領域３は、ｐ型ベース層６と離して設けられ、深さ方向にトレンチ１６の底面に対向する。第１ｐ⁺型ベース領域３の一部は第２ｐ⁺型ベース領域４に連結されている。図３は、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが連結されていない部分の断面を示す。

【0045】

第２ｐ⁺型ベース領域４は、第１ｐ⁺型ベース領域３およびトレンチ１６と離してメサ領域に設けられ、ｐ型ベース層６に接する。第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、ｐ型ベース層６を介してメイン半導体素子４６のソース電位に固定されている。第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４は、トレンチ１６の底面にかかる電界を緩和させる機能を有する。

【0046】

層間絶縁膜１１は、半導体基体２０のおもて面全面に設けられ、ゲート電極１０を覆う。層間絶縁膜１１を深さ方向に貫通して半導体基体２０に達するコンタクトホール内には、メイン半導体素子４６のｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８が露出されている。コンタクトホールの内部において、半導体基体２０のおもて面上に、コンタクト電極１２が設けられている。図２では、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を図示するため、コンタクト電極１２を実際よりも狭く描いてある（以下の図４、図６、図８、図１１でも同様である）。

【0047】

ドレイン電極となる裏面電極１３は、半導体基体２０の裏面（ｎ⁺型出発基板の裏面）全面にオーミック接触している。裏面電極１３上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。

【0048】

次に、実施の形態１にかかる半導体装置５０の電流センス部４２の構造について説明する。図４は、実施の形態１にかかる半導体装置の電流センス部の構造を示す上面図である。図５は、実施の形態１にかかる半導体装置の構造を示す図４のＡ－Ａ’断面図である。図４では、電流センス部４２の４隅の構造を示す（以下の図６、図８、図１１でも同様である）。

【0049】

実施の形態１にかかる半導体装置５０では、電流センス部４２の活性領域４０ＢにＭＯＳ構造部（第１セル）４３と非ＭＯＳ構造部（第２セル）４４が設けられる。ＭＯＳ構造部４３の構造は、メイン半導体素子４６の活性領域４０の構造と同じであるが、非ＭＯＳ構造部４４の構造は、メイン半導体素子４６の活性領域４０の構造と異なっている。ここで、電流センス部４２の活性領域４０Ｂとは、トレンチ１６の長手方向と垂直な方向（ｙ軸方向）では、最もエッジ終端領域４１側のトレンチ１６間の領域であり、トレンチ１６の長手方向（ｘ軸方向）では、ｎ⁺型ソース領域７の端から端までの領域である。すなわち図４では、電流センス部４２の活性領域４０Ｂは、ｙ軸方向で直線ｌ３からｌ４、ｘ方向で直線ｍ１からｍ２に囲まれる領域である。図４では、電流センス部４２の活性領域４０Ｂの構造の内、ｙ軸方向で直線ｌ１からｌ２、ｘ方向で直線ｍ１からｍ２で囲まれる領域がＭＯＳ構造部４３である。ｙ軸方向で直線ｌ１からｌ３、ｘ方向で直線ｍ１からｍ２で囲まれる領域、および直線ｌ２からｌ４、ｘ軸方向でｍ１からｍ２で囲まれる領域が非ＭＯＳ構造部４４である。

【0050】

後述するように、非ＭＯＳ構造部４４は、ＭＯＳ構造部４３をメイン半導体素子４６からの回り込みによる電流から保護するための機能を有する。このため、非ＭＯＳ構造部４４は一定以上の面積であることが好ましく、電流センス部４２の機能を実現するため。ＭＯＳ構造部４３は、一定の面積が必要である。例えば、非ＭＯＳ構造部４４とＭＯＳ構造部４３と合わせた面積（電流センス部４２の活性領域の面積）に対する非ＭＯＳ構造部４４の面積の割合は、１０％以上４０％以下であることが好ましく、１５％以上２５％以下であることがより好ましい。このため、ｙ方向で直線ｌ１からｌ３までの距離をＬ２、直線ｌ１からｌ２までの距離をＬ１、直線ｌ２からｌ４までの距離をＬ２とし、ｘ方向で直線ｍ１からｍ２までの距離をＭ１とすると、非ＭＯＳ構造部４４とＭＯＳ構造部４３と合わせた面積は、（Ｌ１＋２×Ｌ２）×Ｍ１となり、非ＭＯＳ構造部４４の面積は２×Ｌ２×Ｍ１となる。このため、実施の形態１では、０．１≦２×Ｌ２×Ｍ１／｛（Ｌ１＋２×Ｌ２）×Ｍ１｝≦０．４が成り立つことが好ましい。

【0051】

また、実施の形態１では、図４および図５に示すように、直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる非ＭＯＳ構造部４４では、トレンチ１６の側壁にｎ⁺型ソース領域７が設けられず、ｐ型ベース層６が設けられている。このように、ＭＯＳ構造が設けられないため、非ＭＯＳ構造部４４では、オン状態でもチャネルが形成されず、オン状態で電流が流れない。一方、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードが形成されている。このため、メイン半導体素子４６内の、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードに通電し、ｄｖ／ｄｔにより内蔵ダイオードからの回り込みによる電流が、電流センス部４２の非ＭＯＳ構造部４４に集中しても、ＭＯＳ構造部４３に達せず、電流センス部４２の活性領域４０Ｂが破壊されることを防止できる。

【0052】

また、上記特許文献３では、電流センスＭＯＳＦＥＴの周囲をＳＢＤが取り囲み、さらにその周囲をｐｎダイオードが取り囲んで、電流センスＭＯＳＦＥＴが破壊されることを防止している。しかしながら、電流センスＭＯＳＦＥＴとｐｎダイオードが離れているため、上記特許文献３では、内蔵ダイオードからの回り込みによる電流がｐｎダイオードをすり抜けてしまうことがある。一方、本発明の実施の形態１では、ダイオードとして機能する非ＭＯＳ構造部４４が、ＭＯＳ構造部４３に隣接している。このため、内蔵ダイオードからの回り込みによる電流が非ＭＯＳ構造部４４をすり抜けることが少なく、上記特許文献３よりも電流センス部４２の活性領域４０Ｂをより確実に保護することができる。さらに、ＭＯＳ構造部４３と非ＭＯＳ構造部４４との間に隙間がないため、電流センス部４２全体の面積を小さくすることができる。

【0053】

ここで、図４では、非ＭＯＳ構造部４４は、直線ｌ１、ｌ３、ｍ１、ｍ２で囲まれる領域および直線ｌ２、ｌ４、ｍ１、ｍ２で囲まれる領域と、対向する２辺に設けられている。しかしながらこの構成に限る必要はなく、非ＭＯＳ構造部４４は、トレンチ１６を横切る方向（ｙ方向）の対向する２辺に設けられてもよく、４隅のみに設けられてもよい。４隅のみに設ける場合、非ＭＯＳ構造部４４は、直線ｌ１、ｌ３、ｍ１、ｍ４で囲まれる領域、直線ｌ１、ｌ３、ｍ３、ｍ２で囲まれる領域、直線ｌ２、ｌ４、ｍ１、ｍ４で囲まれる領域および直線ｌ２、ｌ４、ｍ３、ｍ２で囲まれる領域に設けられている。また、非ＭＯＳ構造部４４は、ＭＯＳ構造部４３を取り囲むように設けられてもよい。このようにすることで、電流センス部４２の活性領域をより確実に保護することができる。いずれの場合でも、非ＭＯＳ構造部４４とＭＯＳ構造部４３とを合わせた面積に対する非ＭＯＳ構造部４４の面積の割合は、上記値になることが好ましい。

【0054】

また、メイン半導体素子４６および電流センス部４５のエッジ終端領域４１では、トレンチ１６、ｎ⁺型ソース領域７、ゲート絶縁膜１７、ゲート電極１０から構成されるＭＯＳ構造は設けられておらず、ｎ型炭化珪素エピタキシャル層２に第１ｐ⁺型ベース領域３が設けられ、第１ｐ⁺型ベース領域３の表面層にｐ⁺型コンタクト領域８が設けられている。

【0055】

以上、説明したように、実施の形態１によれば、電流センス部の活性領域にメイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部が設けられている。実施の形態１では、非ＭＯＳ構造部で、トレンチの側壁にｎ⁺型ソース領域が設けられず、ｐ型ベース層が設けられている。このため、メイン半導体素子内の内蔵ダイオードに通電し、ｄｖ／ｄｔにより内蔵ダイオードからの回り込みによる電流が電流センス部の非ＭＯＳ構造部に集中しても、ＭＯＳ構造部に達せず、電流センス部の活性領域が破壊されることを防止できる。したがって、電流センス部の活性領域の破壊耐量を改善できる。

【0056】

（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。実施の形態２にかかる半導体装置５０の上面図およびメイン半導体素子４６の構造は、実施の形態１にかかる半導体装置５０と同じであるため、記載を省略する（図１～３参照）。図６は、実施の形態２にかかる半導体装置の電流センス部の構造を示す上面図である。図７は、実施の形態２にかかる半導体装置の構造を示す図６のＡ－Ａ’断面図である。

【0057】

実施の形態２にかかる半導体装置５０でも、実施の形態１と同様に、電流センス部４２の活性領域４０にＭＯＳ構造部４３と非ＭＯＳ構造部４４が設けられ、ＭＯＳ構造部４３の構造は、メイン半導体素子４６の活性領域４０の構造と同じであるが、非ＭＯＳ構造部４４の構造は、メイン半導体素子４６の活性領域４０の構造と異なっている。具体的には、非ＭＯＳ構造部４４では、隣り合うトレンチ１６間のメサ領域全体にわたってｐ⁺型コンタクト領域８が設けられている点が実施の形態１と異なる。

【0058】

図６では、電流センス部４２の活性領域４０の構造の内、ｙ軸方向で直線ｌ１からｌ２、ｘ方向でｍ１からｍ２で囲まれる領域がＭＯＳ構造部４３である。ｙ軸方向で直線ｌ１からｌ３，ｘ方向でｍ１からｍ２で囲まれる領域、および直線ｌ２からｌ４，ｘ方向でｍ１からｍ２で囲まれる領域が非ＭＯＳ構造部４４である。実施の形態２でも、実施の形態１と同様に、０．１≦２×Ｌ２×Ｍ１／｛（Ｌ１＋２×Ｌ２）×Ｍ１≦０．４が成り立つことが好ましい。実施の形態２でも、非ＭＯＳ構造部４４は、４隅のみに設けられてもよい。

【0059】

また、実施の形態２では、図６および図７に示すように、直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる非ＭＯＳ構造部４４では、トレンチ１６の側壁にｎ⁺型ソース領域７が設けられず、隣り合うトレンチ１６間のメサ領域全体にわたってｐ⁺型コンタクト領域８が設けられている。このように、ＭＯＳ構造が設けられないため、非ＭＯＳ構造部４４では、オン状態でもチャネルが形成されず、オン状態で電流が流れない。一方、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードが形成されている。このため、実施の形態２でも実施の形態１と同様に、電流センス部４２の活性領域４０が破壊されることを防止できる。

【0060】

以上、説明したように、実施の形態２によれば、電流センス部の活性領域にメイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部が設けられている。実施の形態２では、非ＭＯＳ構造部で、トレンチの側壁にｎ⁺型ソース領域が設けられず、ｐ⁺型コンタクト領域が設けられている。このため、実施の形態１と同様の効果を有する。

【0061】

（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。実施の形態３にかかる半導体装置５０の上面図およびメイン半導体素子４６の構造は、実施の形態１にかかる半導体装置５０と同じであるため、記載を省略する（図１～３参照）。図８は、実施の形態３にかかる半導体装置の電流センス部の構造を示す上面図である。図９は、実施の形態３にかかる半導体装置の構造を示す図８のＡ－Ａ’断面図である。

【0062】

実施の形態３にかかる半導体装置５０でも、実施の形態１と同様に、電流センス部４２の活性領域４０にＭＯＳ構造部４３と非ＭＯＳ構造部４４が設けられ、ＭＯＳ構造部４３の構造は、メイン半導体素子４６の活性領域４０の構造と同じであるが、非ＭＯＳ構造部４４の構造は、メイン半導体素子４６の活性領域４０の構造と異なっている。具体的には、非ＭＯＳ構造部４４では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間にｎ型炭化珪素エピタキシャル層２を設けない構成とすることで、ソース－ドレイン間に電流が流れないようにしている。

【0063】

図８では、電流センス部４２の活性領域４０の構造の内、ｙ軸方向で直線ｌ１からｌ２で囲まれる領域がＭＯＳ構造部４３である。ｙ軸方向で直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる領域が非ＭＯＳ構造部４４である。実施の形態３でも、実施の形態１と同様に、０．１≦２×Ｌ２×Ｍ１／｛（Ｌ１＋２×Ｌ２）×Ｍ１≦０．４が成り立つことが好ましい。実施の形態３でも、非ＭＯＳ構造部４４は、４隅のみに設けられてもよい。

【0064】

また、実施の形態３では、図８および図９に示すように、直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる非ＭＯＳ構造部４４では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接続し、トレンチ１６が並ぶ方向（ｙ軸方向）では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間にｎ型炭化珪素エピタキシャル層２が設けられていない。このため、ｎ⁺型ソース領域７と深さ方向に対向する領域のｎ型炭化珪素エピタキシャル層２は、ｐ型ベース層６と、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４とで分断されている。このように、ｎ型炭化珪素エピタキシャル層２が分断されているため、非ＭＯＳ構造部４４では、オン状態でもチャネルが形成されても、ソース－ドレイン間に電流が流れない。一方、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードが形成されている。このため、実施の形態３でも実施の形態１と同様に、電流センス部４２の活性領域４０が破壊されることを防止できる。

【0065】

以上、説明したように、実施の形態３によれば、電流センス部の活性領域にメイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部が設けられている。実施の形態３では、非ＭＯＳ構造部で、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接続している。このため、実施の形態１と同様の効果を有する。

【0066】

（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。実施の形態４にかかる半導体装置５０の上面図およびメイン半導体素子４６の構造は、実施の形態１にかかる半導体装置５０と同じであるため、記載を省略する（図１～３参照）。また、実施の形態４にかかる半導体装置の電流センス部の構造を示す上面図は、実施の形態３の電流センス部４２の構造と同じであるため、記載を省略する（図８参照）。図１０は、実施の形態４にかかる半導体装置の構造を示す図８のＡ－Ａ’断面図である。実施の形態４では、非ＭＯＳ構造部４４における第１，２ｐ⁺型ベース領域３，４の下面を、ＭＯＳ構造部４３よりも深くしている点で実施の形態３と異なる。

【0067】

実施の形態４にかかる半導体装置５０でも、実施の形態１と同様に、電流センス部４２の活性領域４０にＭＯＳ構造部４３と非ＭＯＳ構造部４４が設けられ、ＭＯＳ構造部４３の構造は、メイン半導体素子４６の活性領域４０の構造と同じであるが、非ＭＯＳ構造部４４の構造は、メイン半導体素子４６の活性領域４０の構造と異なっている。実施の形態４でも、実施の形態１と同様に、０．１≦２×Ｌ２×Ｍ１／｛（Ｌ１＋２×Ｌ２）×Ｍ１｝≦０．４が成り立つことが好ましい。実施の形態４でも、非ＭＯＳ構造部４４は、４隅のみに設けられてもよい。

【0068】

また、実施の形態４では、図８および図１０に示すように、直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる非ＭＯＳ構造部４４では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接続し、ｙ軸方向では、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４との間にｎ型炭化珪素エピタキシャル層２が設けられていない。さらに、実施の形態４では、非ＭＯＳ構造部４４の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４は、ＭＯＳ構造部４３の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４よりも深くなっている。また深くすることにかえて、実施の形態４では、非ＭＯＳ構造部４４の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４の不純物濃度を、ＭＯＳ構造部４３の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４の不純物濃度よりも高くしてもよい。

【0069】

このため、ｎ⁺型ソース領域７と深さ方向に対向する領域のｎ型炭化珪素エピタキシャル層２は、ｐ型ベース層６と、第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４とで分断されている。このように、ｎ型炭化珪素エピタキシャル層２が分断されているため、非ＭＯＳ構造部４４では、オン状態でもチャネルが形成されても、ソース－ドレイン間に電流が流れない。一方、ｐ型ベース層６およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードが形成されている。このため、実施の形態４でも実施の形態１と同様に、電流センス部４２の活性領域４０が破壊されることを防止できる。

【0070】

以上、説明したように、実施の形態４によれば、電流センス部の活性領域にメイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部が設けられている。実施の形態４では、非ＭＯＳ構造部で、第１ｐ⁺型ベース領域と第２ｐ⁺型ベース領域とが接続し、非ＭＯＳ構造部の第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域は、ＭＯＳ構造部の第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域よりも深くなっている。このため、実施の形態１と同様の効果を有する。

【0071】

（実施の形態５）
次に、実施の形態５にかかる半導体装置について説明する。実施の形態５にかかる半導体装置５０の上面図およびメイン半導体素子４６の構造は、実施の形態１にかかる半導体装置５０と同じであるため、記載を省略する（図１～３参照）。図１１は、実施の形態５にかかる半導体装置の電流センス部の構造を示す上面図である。図１２は、実施の形態５にかかる半導体装置の構造を示す図１１のＡ－Ａ’断面図である。

【0072】

実施の形態５にかかる半導体装置５０でも、実施の形態１と同様に、電流センス部４２の活性領域４０ＢにＭＯＳ構造部４３と非ＭＯＳ構造部４４が設けられている。ＭＯＳ構造部４３の構造は、メイン半導体素子４６の活性領域４０の構造と同じであるが、非ＭＯＳ構造部４４の構造は、メイン半導体素子４６の活性領域４０の構造と異なっている。具体的には、実施の形態５では、非ＭＯＳ構造部４４では、隣り合うトレンチ１６間のメサ領域全体にわたってｐ⁺型コンタクト領域８が設けられている点は実施の形態２と同じであるが、非ＭＯＳ構造部４４がＭＯＳ構造部４３を取り囲むように配置されている点で実施の形態１～４と異なる。

【0073】

実施の形態５では、電流センス部４２の活性領域４０の構造の内、ｙ軸方向で直線ｌ１からｌ２で囲まれ、ｘ軸方向で直線ｍ５からｍ６で囲まれる領域がＭＯＳ構造部４３である。一方、ｙ軸方向で直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる領域、並びに、ｘ軸方向で直線ｍ１からｍ６で囲まれる領域および直線ｍ２からｍ５で囲まれる領域が非ＭＯＳ構造部４４である。このため、直線ｌ１からｌ３までの距離をＬ２、直線ｌ１からｌ２までの距離をＬ１、直線ｌ２からｌ４までの距離をＬ２、直線ｍ１からｍ６までの距離をＭ２、直線ｍ５からｍ６までの距離をＭ１、直線ｍ２からｍ５までの距離をＭ２とする。この場合、非ＭＯＳ構造部４４とＭＯＳ構造部４３と合わせた面積（電流センス部４２の活性領域４０の面積）は、（Ｌ１＋２×Ｌ２）×（Ｍ１＋２×Ｍ２）となり、非ＭＯＳ構造部４４の面積は、２×Ｌ２×（Ｍ２＋Ｍ１）＋２×Ｍ２×（Ｌ２＋Ｌ１）となる。このため、実施の形態５では、実施の形態１と同様に、０．１≦｛２×Ｌ２×（Ｍ２＋Ｍ１）＋２×Ｍ２×（Ｌ２＋Ｌ１）｝／｛（Ｌ１＋２×Ｌ２）×（Ｍ１＋２×Ｍ２）｝≦０．４が成り立つことが好ましい。

【0074】

また、実施の形態５では、図１１および図１２に示すように、直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる非ＭＯＳ構造部４４では、トレンチ１６の側壁にｎ⁺型ソース領域７が設けられず、隣り合うトレンチ１６間のメサ領域全体にわたってｐ⁺型コンタクト領域８が設けられている。さらに、直線ｌ１からｌ２で囲まれる領域では、直線ｍ５からｍ６に対応するＭＯＳ構造部４３にだけｎ⁺型ソース領域７が設けられており、直線ｍ１からｍ６および直線ｍ２からｍ５に対応する非ＭＯＳ構造部４４では、ｎ⁺型ソース領域７が設けられていない。このように、非ＭＯＳ構造部４４ではｎ⁺型ソース領域７が設けられないため、オン状態でもチャネルが形成されず、オン状態で電流が流れない。一方、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードが形成されている。このため、メイン半導体素子４６内の、第１，２ｐ⁺型ベース領域３，４、ｐ型ベース層６、およびｐ⁺型コンタクト領域８とｎ型炭化珪素エピタキシャル層２とのｐｎ接合で構成される内蔵ダイオードに通電し、ｄｖ／ｄｔにより内蔵ダイオードからの回り込みによる電流が、電流センス部４２の非ＭＯＳ構造部４４に集中しても、ＭＯＳ構造部４３に達せず、電流センス部４２の活性領域４０Ｂが破壊されることを防止できる。

【0075】

さらに、実施の形態５では、ｙ軸方向の端部（直線ｌ１からｌ３で囲まれる領域および直線ｌ２からｌ４で囲まれる領域）だけでなく、ｘ軸方向の端部（直線ｍ１からｍ６で囲まれる領域および直線ｍ２からｍ５で囲まれる領域）にも非ＭＯＳ構造部４４が設けられており、非ＭＯＳ構造部４４はＭＯＳ構造部４３の４辺を取り囲んでいる。このため、ｙ軸方向の端部のみ非ＭＯＳ構造部４４が設けられている実施の形態１～４よりも、内蔵ダイオードからの回り込みによる電流が電流センス部４２のＭＯＳ構造部４３に達しにくくなっており、電流センス部４２の活性領域４０Ｂが破壊されることをより防止できる。

【0076】

また、実施の形態５では、非ＭＯＳ構造部４４の構造を実施の形態１のように、トレンチ１６の側壁にｎ⁺型ソース領域７が設けられず、ｐ型ベース層６が設けられているようにしてもよい。さらに、非ＭＯＳ構造部４４の構造を実施の形態３のように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接続しているようにしてもよい。非ＭＯＳ構造部４４の構造を実施の形態４のように、第１ｐ⁺型ベース領域３と第２ｐ⁺型ベース領域４とが接続し、非ＭＯＳ構造部４４の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４を、ＭＯＳ構造部４３の第１ｐ⁺型ベース領域３および第２ｐ⁺型ベース領域４よりも深くしてもよい。また、非ＭＯＳ構造部４４はオン状態で電流が流れなければ、ｘ軸方向の端部とｙ軸方向の端部とで、構造を変えてもよい。

【0077】

ここで、図１１では、非ＭＯＳ構造部４４は、直線ｌ１、ｌ３、ｍ１、ｍ２で囲まれる領域、直線ｌ２、ｌ４、ｍ１、ｍ２で囲まれる領域、直線ｌ３、ｌ４、ｍ１、ｍ６で囲まれる領域および直線ｌ３、ｌ４、ｍ２、ｍ５で囲まれる領域に設けられているが、非ＭＯＳ構造部４４は、４隅のみに設けられてもよい。この場合、非ＭＯＳ構造部４４は、直線ｌ１、ｌ３、ｍ１、ｍ４で囲まれる領域、直線ｌ１、ｌ３、ｍ２、ｍ３で囲まれる領域、直線ｌ２、ｌ４、ｍ１、ｍ４で囲まれる領域、直線ｌ２、ｌ４、ｍ２、ｍ３で囲まれる領域、直線ｌ３、ｌ５、ｍ１、ｍ６で囲まれる領域、直線ｌ６、ｌ４、ｍ１、ｍ６で囲まれる領域、直線ｌ３、ｌ５、ｍ２、ｍ５で囲まれる領域および直線ｌ６、ｌ４、ｍ２、ｍ５で囲まれる領域となる。この場合でも、非ＭＯＳ構造部４４とＭＯＳ構造部４３とを合わせた面積に対する非ＭＯＳ構造部４４の面積の割合は、上記値になることが好ましい。

【0078】

以上、説明したように、実施の形態５によれば、電流センス部の活性領域にメイン半導体素子の活性領域の構造と異なる非ＭＯＳ構造部が設けられている。実施の形態５では、トレンチの側壁にｎ⁺型ソース領域が設けられず、ｐ⁺型コンタクト領域だけが設けられた非ＭＯＳ構造部が、ＭＯＳ構造部を取り囲んでいる。このため、ｙ軸方向の端部のみ非ＭＯＳ構造部が設けられている実施の形態１～４よりも、内蔵ダイオードからの回り込みによる電流が電流センス部のＭＯＳ構造部に達しにくくなっており、電流センス部の活性領域が破壊されることをより防止できる。したがって、実施の形態１～４よりも、電流センス部の活性領域の破壊耐量をより改善できる。

【0079】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、半導体として、炭化珪素（ＳｉＣ）の他、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）などの半導体にも適用可能である。また、上述した各実施の形態では、ストライプ形状のトレンチ型ＭＯＳＦＥＴを例に説明しているが、格子形状のトレンチ型ＭＯＳＦＥＴやプレーナ型ＭＯＳＦＥＴなどの半導体装置にも広く適用可能である。

【産業上の利用可能性】

【0080】

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0081】

１、１０１ ｎ⁺型半導体基板
２、１０２ ｎ型炭化珪素エピタキシャル層
３、１０３ 第１ｐ⁺型ベース領域
４、１０４ 第２ｐ⁺型ベース領域
６、１０６ ｐ型ベース層
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺型コンタクト領域
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ コンタクト電極
１３、１１３ 裏面電極
１６、１１６ トレンチ
１７、１１７ ゲート絶縁膜
２０、１２０ 半導体基体
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
４２、１４２ 電流センス部
４３ ＭＯＳ構造部
４４ 非ＭＯＳ構造部
４５、１４５ 高機能領域
４６、１４６ メイン半導体素子
５０、１５０ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】