特開 2024-107553 制御回路、及び電圧出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024107553

(43)【公開日】2024-08-09

(54)【発明の名称】制御回路、及び電圧出力回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20240802BHJP

【ＦＩ】

H03F3/45 210

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023011536

(22)【出願日】2023-01-30

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000176

【氏名又は名称】弁理士法人一色国際特許事務所

(72)【発明者】

【氏名】岩本 基光

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA47

5J500AA51

5J500AC58

5J500AF12

5J500AF15

5J500AF18

5J500AH10

5J500AH25

5J500AH29

5J500AH39

5J500AK06

5J500AK09

5J500AK33

5J500AK47

5J500AM21

5J500AT06

5J500DN01

5J500DN14

5J500DN22

5J500DN23

5J500DP01

(57)【要約】      （修正有）

【課題】演算増幅回路の出力を有効にする電源電圧のレベルのばらつきを抑制する。
【解決手段】電圧出力回路において、電源電圧Ｖｄｄ及びバイアス電圧Ｖｂｉａｓに応じた第１電流Ｉａを生成する第１電流源１００、入力電圧ＶＰ、ＶＭが印加される第１差動対１１０及び電源電圧が第１レベルより高くなると、入力電圧に応じた出力電圧Ｖｏｕｔを出力ノードに印加する第１出力回路（ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１４０）を含む演算増幅回路の出力ノードを制御する制御回路は、電源電圧及びバイアス電圧に応じた第２電流Ｉｕを生成する第２電流源２００、入力電圧が印加される第２差動対２１０及び第２差動対に接続され、出力ノードの状態を制御する出力制御回路２２０を備える。出力制御回路は、電源電圧のレベルが第１レベルとなるまで出力ノードのレベルを所定レベルとし、第１レベルより高くなると出力ノードに出力電圧を印加させる。
【選択図】図２

【特許請求の範囲】

【請求項1】

電源電圧及びバイアス電圧に応じた第１電流を生成する第１電流源と、前記第１電流が流れるとともに、入力電圧が印加される第１差動対と、前記電源電圧が第１レベルより高くなると、前記入力電圧に応じた出力電圧を出力ノードに印加する第１出力回路と、を含む演算増幅回路の前記出力ノードを制御する制御回路であって、
前記電源電圧及び前記バイアス電圧に応じた第２電流を生成する第２電流源と、
前記第２電流が流れるとともに、前記入力電圧が印加される第２差動対と、
前記第２差動対に接続され、前記出力ノードの状態を制御する出力制御回路と、
を備え、
前記出力制御回路は、
前記電源電圧のレベルが前記第１レベルとなるまで、前記出力ノードのレベルを所定レベルとし、前記電源電圧が前記第１レベルより高くなると、前記出力ノードに前記出力電圧を印加させる、
制御回路。

【請求項2】

請求項１に記載の制御回路であって、
前記出力制御回路は、
第１バイアス電流を生成する第１電流生成回路と、
前記第２電流に応じた第２バイアス電流を生成する第２電流生成回路と、
前記第１バイアス電流が前記第２バイアス電流より大きい場合、前記出力ノードのレベルを前記所定レベルとし、前記第１バイアス電流が前記第２バイアス電流より小さい場合、前記出力ノードに前記出力電圧を印加させる電圧印加回路と、
を備え、
前記第２電流生成回路は、
前記電源電圧のレベルが前記第１レベルとなるまで、前記第１バイアス電流より小さい前記第２バイアス電流を生成し、前記電源電圧のレベルが前記第１レベルより高くなると、前記第１バイアス電流より大きい前記第２バイアス電流を生成する、
制御回路。

【請求項3】

請求項２に記載の制御回路であって、
前記第１電流生成回路は、
前記電源電圧及び前記バイアス電圧に応じた第３電流を前記第１バイアス電流として生成する第３電流源を含む、
制御回路。

【請求項4】

請求項２に記載の制御回路であって、
前記第１電流生成回路は、
前記電源電圧及び前記バイアス電圧に応じた第３電流を生成する第３電流源と、
前記出力ノードのレベルが前記所定レベルである場合、前記電源電圧及び前記バイアス電圧に応じた第４電流を生成し、前記出力ノードに前記出力電圧が印加される場合、前記第４電流の生成を停止する電流出力回路と、
を含み、
前記第１バイアス電流は、前記第３電流及び前記第４電流を加算した電流である、
制御回路。

【請求項5】

請求項２に記載の制御回路であって、
前記電圧印加回路は、
前記出力ノードと、接地との間に設けられたスイッチと、
前記第１バイアス電流が前記第２バイアス電流より大きい場合、前記スイッチをオンし、前記第１バイアス電流が前記第２バイアス電流より小さい場合、前記スイッチをオフするスイッチ制御回路と、
を含む制御回路。

【請求項6】

請求項１～５の何れか一項に記載の制御回路であって、
前記第２電流源は、前記第１電流より小さい前記第２電流を生成する、
制御回路。

【請求項7】

請求項６に記載の制御回路であって、
前記第１電流に対する前記第２電流の大きさは所定倍であり、
前記第１差動対を構成する複数のトランジスタのチャネル幅とチャネル長との第１の比に対する、前記第２差動対を構成する複数のトランジスタのチャネル幅とチャネル長との第２の比は、前記所定倍である、
制御回路。

【請求項8】

演算増幅回路と、前記演算増幅回路の出力ノードの状態を制御する制御回路とを備える電圧出力回路であって、
前記演算増幅回路は、
電源電圧及びバイアス電圧に応じた第１電流を生成する第１電流源と、
前記第１電流が流れるとともに、入力電圧が印加される第１差動対と、
前記電源電圧が第１レベルより高くなると、前記入力電圧に応じた出力電圧を出力ノードに印加する第１出力回路と、
を含み、
前記制御回路は、
前記電源電圧及び前記バイアス電圧に応じた第２電流を生成する第２電流源と、
前記第２電流が流れるとともに、前記入力電圧が印加される第２差動対と、
前記第２差動対に接続され、前記出力ノードの状態を制御する出力制御回路と、
を備え、
前記出力制御回路は、
前記電源電圧のレベルが前記第１レベルとなるまで、前記出力ノードのレベルを所定レベルとし、前記電源電圧が前記第１レベルより高くなると、前記出力ノードに前記出力電圧を印加させる、
電圧出力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御回路及び電圧出力回路に関する。

【背景技術】

【0002】

電源電圧を立ち上げる際、電源電圧のレベルが低いと、演算増幅回路の出力が意図しないレベルとなることがある。そのため、電源電圧のレベルが、入力電圧に応じた所望の電圧を演算増幅回路が出力できるレベルになるまで、演算増幅回路の出力を無効にする制御回路がある（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５－２７８０５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、このような制御回路は、電源電圧のレベルを判定する際に、一般的に基準電圧回路からの基準電圧を用いている。このため、基準電圧回路の製造ばらつきを考慮すると、演算増幅回路の出力を有効にする電源電圧のレベルがばらついてしまうことがある。

【0005】

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、演算増幅回路の出力を有効にする電源電圧のレベルのばらつきを抑制できる制御回路を提供することにある。

【課題を解決するための手段】

【0006】

前述した課題を解決する本発明にかかる制御回路の態様は、電源電圧及びバイアス電圧に応じた第１電流を生成する第１電流源と、前記第１電流が流れるとともに、入力電圧が印加される第１差動対と、前記電源電圧が第１レベルより高くなると、前記入力電圧に応じた出力電圧を出力ノードに印加する第１出力回路と、を含む演算増幅回路の前記出力ノードを制御する制御回路であって、前記電源電圧及び前記バイアス電圧に応じた第２電流を生成する第２電流源と、前記第２電流が流れるとともに、前記入力電圧が印加される第２差動対と、前記第２差動対に接続され、前記出力ノードの状態を制御する出力制御回路と、を備え、前記出力制御回路は、前記電源電圧のレベルが前記第１レベルとなるまで、前記出力ノードのレベルを所定レベルとし、前記電源電圧が前記第１レベルより高くなると、前記出力ノードに前記出力電圧を印加させる。

【0007】

前述した課題を解決する本発明にかかる電圧出力回路の態様は、演算増幅回路と、前記演算増幅回路の出力ノードの状態を制御する制御回路とを備える電圧出力回路であって、前記演算増幅回路は、電源電圧及びバイアス電圧に応じた第１電流を生成する第１電流源と、前記第１電流が流れるとともに、入力電圧が印加される第１差動対と、前記電源電圧が第１レベルより高くなると、前記入力電圧に応じた出力電圧を出力ノードに印加する第１出力回路と、を含み、前記制御回路は、前記電源電圧及び前記バイアス電圧に応じた第２電流を生成する第２電流源と、前記第２電流が流れるとともに、前記入力電圧が印加される第２差動対と、前記第２差動対に接続され、前記出力ノードの状態を制御する出力制御回路と、を備え、前記出力制御回路は、前記電源電圧のレベルが前記第１レベルとなるまで、前記出力ノードのレベルを所定レベルとし、前記電源電圧が前記第１レベルより高くなると、前記出力ノードに前記出力電圧を印加させる。

【発明の効果】

【0008】

本発明によれば、演算増幅回路の出力を有効にする電源電圧のレベルのばらつきを抑制できる制御回路を提供することができる。

【図面の簡単な説明】

【0009】

【図1】電圧出力回路１０の構成の一例を示す図である。

【図2】演算増幅回路２０及び制御回路４０ａの構成の一例を示す図である。

【図3】制御回路４０ａの動作の一例を示す図である。

【図4】制御回路４０ａの動作の一例を示す拡大図である。

【図5】演算増幅回路２０及び制御回路４０ｂの一例を示す図である。

【図6】制御回路４０ｂの動作の一例を示す図である。

【図7】制御回路４０ｂのヒステリシス特性を説明する拡大図である。

【発明を実施するための形態】

【0010】

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

【0011】

以下、図面を参照しながら本発明の好適な実施の形態を説明する。各図面に示される同一又は同等の構成要素、部材等には同一の符号を付し、適宜重複した説明は省略する。

【0012】

＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜電圧出力回路１０＞＞
図１は、電圧出力回路１０の構成の一例を示す図である。電圧出力回路１０は、電圧ＶＩＮＰと、電圧ＶＩＮＭと、の差に応じた所望の出力電圧Ｖｏｕｔを出力する回路であり、演算増幅回路２０、抵抗３０，３２，３４，３６、及び制御回路４０、電圧生成回路５０を含んで構成される。なお、電圧出力回路１０は、集積回路として実現される。

【0013】

詳細は後述するが、演算増幅回路２０は、入力電圧ＶＰ，ＶＭに応じた出力電圧Ｖｏｕｔを出力する回路である。また、演算増幅回路２０には、電源電圧Ｖｄｄと、電圧生成回路５０からのバイアス電圧Ｖｂｉａｓとが印加される。

【0014】

抵抗３０，３２，３４，３６は、演算増幅回路２０と共に、差動増幅回路を構成する素子である。具体的には、抵抗３０，３２は、電圧ＶＩＮＰを分圧する分圧回路を構成し、抵抗３０，３２により電圧ＶＩＮＰが分圧された入力電圧ＶＰは演算増幅回路２０の非反転入力に印加される。したがって、入力電圧ＶＰは、抵抗３０の抵抗値Ｒ１と、抵抗３２の抵抗値Ｒ２とを用いて、以下のようにあらわされる。

【0015】

ＶＰ＝ＶＩＮＰ×Ｒ２／（Ｒ１＋Ｒ２） ・・・式（１）

【0016】

また、抵抗３４は、電圧ＶＩＮＭが印加されるノードと、演算増幅回路２０の反転入力との間に設けられ、抵抗３６は、演算増幅回路２０の出力ノードと、反転入力との間に設けられる。そのため、演算増幅回路２０の反転入力に印加される入力電圧ＶＭは、抵抗３４の抵抗値Ｒ１と、抵抗３６の抵抗値Ｒ２とを用いて、以下のようにあらわされる。

【0017】

ＶＭ＝（Ｖｏｕｔ－ＶＩＮＭ）×Ｒ１／（Ｒ１＋Ｒ２）＋ＶＩＮＭ ・・・式（２）

【0018】

ここで、抵抗３６により、演算増幅回路２０の出力電圧Ｖｏｕｔが反転入力に帰還されているため、入力電圧ＶＰが入力電圧ＶＭと略同一となるよう、演算増幅回路２０は動作する。したがって、本実施形態において、演算増幅回路２０の出力電圧Ｖｏｕｔは、式（１），（２）に基づいて以下のように求められる。

【0019】

Ｖｏｕｔ＝（ＶＩＮＰ－ＶＩＮＭ）×Ｒ１／Ｒ２ ・・・式（３）

【0020】

ところで、電源電圧Ｖｄｄが立ち上がる際に、電源電圧Ｖｄｄが低いと、演算増幅回路２０の出力電圧Ｖｏｕｔは意図しないレベルとなることがある。

【0021】

そこで、詳細は後述するが、本実施形態の制御回路４０は、演算増幅回路２０が安定して動作するまで演算増幅回路２０の出力を無効とする。なお、演算増幅回路２０が安定して動作する電源電圧ＶｄｄのレベルをレベルＶ１（第１レベル）とする。

【0022】

電圧生成回路５０は、電源電圧Ｖｄｄに応じて、バイアス電圧Ｖｂｉａｓを生成する回路であり、ダイオード接続されたＰＭＯＳトランジスタ６０、定電流源６２を含む。

【0023】

具体的には、電圧生成回路５０は、電源電圧Ｖｄｄと、定電流源６２が流す電流とに応じてＰＭＯＳトランジスタ６０がオンすると、電源電圧ＶｄｄからＰＭＯＳトランジスタ６０での電圧降下分だけ低下したバイアス電圧Ｖｂｉａｓを出力する。

【0024】

＜＜＜演算増幅回路２０＞＞＞
＝＝演算増幅回路２０の構成＝＝
図２は、演算増幅回路２０及び制御回路４０ａの構成の一例を示す図である。演算増幅回路２０は、非反転入力に印加される入力電圧ＶＰと、反転入力に印加される入力電圧ＶＭとに基づいて出力電圧Ｖｏｕｔを出力する。ただし、上述の通り、本実施形態において、電圧出力回路１０は差動増幅回路として動作するため、入力電圧ＶＰ，ＶＭの電圧値は略同一となる。なお、演算増幅回路２０は、目的レベル（例えば、５Ｖ）の電源電圧Ｖｄｄが印加される場合、入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力する。

【0025】

演算増幅回路２０は、ＰＭＯＳトランジスタ１００，１３０、差動対１１０、能動負荷１２０、ＮＭＯＳトランジスタ１４０、コンデンサ１５０、抵抗１６０を含んで構成される。

【0026】

＜＜ＰＭＯＳトランジスタ１００＞＞
ＰＭＯＳトランジスタ１００は、差動対１１０に電流を流す電流源として動作する。具体的には、ＰＭＯＳトランジスタ１００は、ソース電極が電源ラインＬ１に接続され、ゲート電極には、バイアス電圧Ｖｂｉａｓが印加される。そして、ＰＭＯＳトランジスタ１００は、電流Ｉａを生成し、ドレイン電極から差動対１１０に流す。

【0027】

また、ＰＭＯＳトランジスタ１００は、図１のＰＭＯＳトランジスタ６０がオンすると、ドレイン電極の電圧が所定条件を満たせば、電流Ｉａを流すゲート電圧が印加されることとなる。なお、ＰＭＯＳトランジスタ１００は、「第１電流源」に相当し、電流Ｉａは、「第１電流」に相当する。

【0028】

＜＜差動対１１０＞＞
差動対１１０は、ＰＭＯＳトランジスタ１００に接続され、入力電圧ＶＰ，ＶＭに基づいて電流Ｉａを分流して流す回路であり、ＰＭＯＳトランジスタ１１２，１１４を含む。また、ＰＭＯＳトランジスタ１１２，１１４は、それぞれのゲート電極に印加される入力電圧ＶＰ，ＶＭに応じてオン抵抗が変化する。

【0029】

その結果、ＰＭＯＳトランジスタ１１２，１１４は、それぞれのオン抵抗に応じて電流Ｉａを分流して電流Ｉｂ，Ｉｃとして流す。また、入力電圧ＶＰが入力電圧ＶＭより高い場合、ＰＭＯＳトランジスタ１１２のオン抵抗は、ＰＭＯＳトランジスタ１１４のオン抵抗より大きくなる。この場合、差動対１１０は、電流Ｉｂより電流Ｉｃが大きくなるよう電流Ｉａを分流する。

【0030】

一方、入力電圧ＶＰが入力電圧ＶＭより低い場合、ＰＭＯＳトランジスタ１１２のオン抵抗は、ＰＭＯＳトランジスタ１１４のオン抵抗より小さくなる。この場合、差動対１１０は、電流Ｉｃより電流Ｉｂが大きくなるよう電流Ｉａを分流する。なお、ＰＭＯＳトランジスタ１１２，１１４のソース電極がＰＭＯＳトランジスタ１００のドレイン電極と接続されるノードをノードＡとし、ノードＡの電圧を電圧Ｖａとする。

【0031】

なお、本実施形態では、電源電圧ＶｄｄがレベルＶ１より高くなると、電圧Ｖａのレベルも上昇し、差動対１１０が電流Ｉａを分流して流すこととなる。なお、差動対１１０は、「第１差動対」に相当し、ＰＭＯＳトランジスタ１１２，１１４は、「複数のトランジスタ」に相当する。

【0032】

＜＜能動負荷１２０＞＞
能動負荷１２０は、差動対１１０からの電流Ｉｂ，Ｉｃを比較するために用いられ、差動対１１０の出力であるノードＢに電流Ｉｃを流すカレントミラー回路を構成する。

【0033】

具体的には、能動負荷１２０は、電流Ｉｃを流すようダイオード接続されたＮＭＯＳトランジスタ１２２と、ＮＭＯＳトランジスタ１２２と共通のゲート電圧がゲート電極に印加され、ソース電極が接地されたＮＭＯＳトランジスタ１２４とを含む。

【0034】

また、ＮＭＯＳトランジスタ１２２のドレイン電極は、差動対１１０のＰＭＯＳトランジスタ１１４のドレイン電極とノードＣで接続される。また、ＮＭＯＳトランジスタ１２４のドレイン電極は、差動対１１０のＰＭＯＳトランジスタ１１２のドレイン電極とノードＢで接続される。

【0035】

したがって、ノードＢにおける、ＰＭＯＳトランジスタ１１２からの電流Ｉｂ及びＮＭＯＳトランジスタ１２４が流す電流Ｉｃの電流量の大小により、ノードＢにおいてＮＭＯＳトランジスタ１４０のゲート電極を充放電する電流Ｉｄが変化する。また、電流Ｉｄの変化に伴い、ＮＭＯＳトランジスタ１４０のゲート電圧Ｖｎが変化するとともに、ノードＢの電圧も変化する。

【0036】

具体的には、電流Ｉａが流れる場合において、入力電圧ＶＰが入力電圧ＶＭより高い場合、電流Ｉｃが電流Ｉｂより大きくなり、電流Ｉｄは、ＮＭＯＳトランジスタ１４０のゲート電極を放電するよう流れる。

【0037】

一方、電流Ｉａが流れる場合において、入力電圧ＶＰが入力電圧ＶＭより低い場合、電流Ｉｃが電流Ｉｂより小さくなり、電流Ｉｄは、ＮＭＯＳトランジスタ１４０のゲート電極を充電するよう流れる。

【0038】

＜＜ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１４０＞＞
ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１４０は、ＮＭＯＳトランジスタ１４０のゲート電圧Ｖｎに基づいて出力電圧Ｖｏｕｔを出力する出力段を構成する。

【0039】

ＰＭＯＳトランジスタ１３０は、演算増幅回路２０の出力ノードに電流を流す電流源として動作する。具体的には、ＰＭＯＳトランジスタ１３０は、ソース電極が電源ラインＬ１に接続され、ゲート電極には、バイアス電圧Ｖｂｉａｓが印加される。そして、ＰＭＯＳトランジスタ１３０は、電流Ｉｅを生成し、ドレイン電極から電流Ｉｅを出力ノードに流す。

【0040】

また、ＰＭＯＳトランジスタ１３０は、ＰＭＯＳトランジスタ１００と同様に、図１のＰＭＯＳトランジスタ６０がオンすると、ドレイン電極の電圧が所定条件を満たせば、電流Ｉｅを流すゲート電圧が印加されることとなる。

【0041】

ＮＭＯＳトランジスタ１４０は、電流Ｉｄに応じたゲート電圧Ｖｎに基づいて電流Ｉｆを流す増幅段である。具体的には、ＮＭＯＳトランジスタ１４０は、電流Ｉｄがゲート電極を充電するように流れると、ゲート電圧Ｖｎが上昇するため、ＮＭＯＳトランジスタ１４０に流れる電流Ｉｆを増加させる。一方、ＮＭＯＳトランジスタ１４０は、電流Ｉｄがゲート電極を放電するように流れると、ゲート電圧Ｖｎが低下するため、電流Ｉｆを減少させる。

【0042】

また、演算増幅回路２０の出力ノードに印加される出力電圧Ｖｏｕｔは、電流Ｉｅ，Ｉｆの大小関係に応じて上昇又は低下する。具体的には、電流ＩｄがＮＭＯＳトランジスタ１４０のゲート電極を放電するように流れ、電流Ｉｅが電流Ｉｆより大きい場合、演算増幅回路２０は、出力電圧Ｖｏｕｔを上昇させる。また、電流ＩｄがＮＭＯＳトランジスタ１４０のゲート電極を充電するように流れ、電流Ｉｅが電流Ｉｆより小さい場合、演算増幅回路２０は、出力電圧Ｖｏｕｔを低下させる。

【0043】

したがって、ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１４０は、入力電圧ＶＰ，ＶＭに応じた電流Ｉｄに応じたゲート電圧Ｖｎに基づいて演算増幅回路２０の出力ノードに出力電圧Ｖｏｕｔを印加する。なお、ＰＭＯＳトランジスタ１３０及びＮＭＯＳトランジスタ１４０は、「第１出力回路」に相当する。

【0044】

＜＜コンデンサ１５０及び抵抗１６０＞＞
コンデンサ１５０及び抵抗１６０は、位相補償用の素子である。具体的には、コンデンサ１５０及び抵抗１６０は、増幅段であるＮＭＯＳトランジスタ１４０の出力のドレイン電極と、入力のゲート電極との間に直列接続される。

【0045】

＝＝演算増幅回路２０の動作＝＝
＝＝＝電源電圧Ｖｄｄの立ち上がり時の動作＝＝＝
電源電圧Ｖｄｄの立ち上がり時、図１のＰＭＯＳトランジスタ６０がオンしない状態では、演算増幅回路２０は、動作しない。

【0046】

ＰＭＯＳトランジスタ６０がオンした状態では、ＰＭＯＳトランジスタ１００，１３０のドレイン電極の電圧が所定条件を満たせば、それぞれ電流Ｉａ又は電流Ｉｅを流すゲート電圧がＰＭＯＳトランジスタ１００，１３０に印加される。

【0047】

しかしながら、まだ差動対１１０はオンしておらず、ＰＭＯＳトランジスタ１００が電流Ｉａを流し始めるほど、電源電圧Ｖｄｄに対しノードＡの電圧Ｖａが低くなっていない。そのため、ＰＭＯＳトランジスタ１００は電流Ｉａを流さない。

【0048】

一方、ＰＭＯＳトランジスタ１３０は、ドレイン電極の電圧が電流Ｉｅを流すほど低下するため、電流Ｉｅを流し始める。しかしながら、この時、差動対１１０は動作していないため、入力電圧ＶＰ，ＶＭに応じた電流Ｉｄが流れず、ＮＭＯＳトランジスタ１４０が流す電流Ｉｆは定まらない。

【0049】

したがって、ＰＭＯＳトランジスタ１００に電流Ｉａを流し始められるゲート電圧が印加されたとしても、差動対１１０がオンしない場合、演算増幅回路２０は、所望レベルとは異なる出力電圧Ｖｏｕｔを出力する。

【0050】

その後、電源電圧ＶｄｄがレベルＶ１となると、入力電圧ＶＰ，ＶＭがＰＭＯＳトランジスタ１１２，１１４をオンする電圧となっている場合、電流Ｉａが流れるよう差動対１１０がオンする。

【0051】

差動対１１０がオンすると、電流Ｉｃは、能動負荷１２０を流れ、ノードＢにおいて、電流Ｉｂ，Ｉｃの大小に応じて電流Ｉｄが流れ、ＮＭＯＳトランジスタ１４０に電流Ｉｆが流れる。これにより、演算増幅回路２０は、入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに印加できる。

【0052】

さらに、電源電圧Ｖｄｄは目的レベルとなり、ＰＭＯＳトランジスタ６０がオンした状態で、バイアス電圧Ｖｂｉａｓが印加されると、演算増幅回路２０は入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに印加する。

【0053】

以上説明した通り、演算増幅回路２０は、電源電圧ＶｄｄがレベルＶ１となる前には、所望レベルとは異なる出力電圧Ｖｏｕｔを出力する場合がある。

【0054】

したがって、詳細は後述するが、制御回路４０は、電源電圧ＶｄｄがレベルＶ１となるまで、演算増幅回路２０の出力ノードの状態を制御し、演算増幅回路２０が所望のレベルとは異なる出力電圧Ｖｏｕｔを出力しないようにする。

【0055】

＜＜＜制御回路４０ａ＞＞＞
制御回路４０ａは、制御回路４０の一実施形態であり、演算増幅回路２０の出力ノードの状態を制御する。具体的には、制御回路４０ａは、電源電圧Ｖｄｄが立ち上がり、レベルＶ１となるまで、出力ノードの電圧レベルを所定レベルとする。一方、制御回路４０ａは、電源電圧Ｖｄｄが立ち上がり、レベルＶ１より高くなると、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0056】

＝＝制御回路４０ａの構成＝＝
制御回路４０ａは、ＰＭＯＳトランジスタ２００、差動対２１０、出力制御回路２２０を含んで構成される。

【0057】

＜＜ＰＭＯＳトランジスタ２００＞＞
ＰＭＯＳトランジスタ２００は、差動対２１０に電流を流す電流源として動作する。具体的には、ＰＭＯＳトランジスタ２００は、ソース電極が電源ラインＬ１に接続され、ゲート電極には、バイアス電圧Ｖｂｉａｓが印加される。そして、ＰＭＯＳトランジスタ２００は、電流Ｉａより所定倍だけ小さい電流Ｉｕを生成し、ドレイン電極から差動対２１０に流す。

【0058】

また、図１のＰＭＯＳトランジスタ６０がオンした状態では、ＰＭＯＳトランジスタ２００のドレイン電極の電圧が所定条件を満たせば、電流Ｉｕを流すゲート電圧がＰＭＯＳトランジスタ２００に印加される。なお、ＰＭＯＳトランジスタ２００は、「第２電流源」に相当し、電流Ｉｕは、「第２電流」に相当する。

【0059】

＜＜差動対２１０＞＞
差動対２１０は、ＰＭＯＳトランジスタ２００に接続され、入力電圧ＶＰ，ＶＭに基づいて電流Ｉｕを分流して流す回路である。具体的には、差動対２１０は、ＰＭＯＳトランジスタ２１２，２１４を含む。また、ＰＭＯＳトランジスタ２１２，２１４は、それぞれのゲート電極に印加される入力電圧ＶＰ，ＶＭに応じてオン抵抗が変化する。

【0060】

その結果、ＰＭＯＳトランジスタ２１２，２１４は、それぞれのオン抵抗に応じて電流Ｉｕを分流して電流Ｉｕ０，Ｉｕ１として流す。また、入力電圧ＶＰが入力電圧ＶＭより高い場合、ＰＭＯＳトランジスタ２１２のオン抵抗は、ＰＭＯＳトランジスタ２１４のオン抵抗より大きくなる。この場合、差動対２１０は、電流Ｉｕ０より電流Ｉｕ１が大きくなるよう電流Ｉｕを分流する。

【0061】

一方、入力電圧ＶＰが入力電圧ＶＭより低い場合、ＰＭＯＳトランジスタ１１２のオン抵抗は、ＰＭＯＳトランジスタ１１４のオン抵抗より小さくなる。この場合、差動対２１０は、電流Ｉｕ１より電流Ｉｕ０が大きくなるよう電流Ｉｕを分流する。なお、ＰＭＯＳトランジスタ２１２，２１４のソース電極がＰＭＯＳトランジスタ２００のドレイン電極と接続されるノードをノードＸ０とし、ノードＸ０の電圧をＶｘ０とする。

【0062】

また、電源電圧ＶｄｄがレベルＶ１より高くなると、ＰＭＯＳトランジスタ２００が電流Ｉｕを流せるほど電源電圧Ｖｄｄと電圧Ｖｘ０との電圧差が大きくなる。そして、入力電圧ＶＰ，ＶＭが、ＰＭＯＳトランジスタ２１２，２１４をオンするほど電圧Ｖｘ０に対して低い場合、ＰＭＯＳトランジスタ２１２，２１４は、電流Ｉｕを分流して流す。

【0063】

なお、電源電圧ＶｄｄがレベルＶ１より高くなると、差動対１１０，２１０はオンしているよう、演算増幅回路２０及び制御回路４０ａは設計されている。具体的には、差動対１１０を構成するＰＭＯＳトランジスタ１１２，１１４のチャネル幅とチャネル長との比Ｒｗｌ０に対する、差動対２１０を構成するＰＭＯＳトランジスタ２１２，２１４のチャネル幅とチャネル長との比Ｒｗｌ１は、所定倍である。また、ＰＭＯＳトランジスタ２００に関する説明の通り、所定倍は、電流Ｉａに対する電流Ｉｕの比である。

【0064】

これにより、制御回路４０ａは、演算増幅回路２０が所望の出力電圧Ｖｏｕｔを出力するようになる電源電圧ＶｄｄのレベルＶ１を、基準電圧を用いることなく検出することができる。なお、差動対２１０は、「第２差動対」に相当し、比Ｒｗｌ０は、「第１の比」に相当し、ＰＭＯＳトランジスタ２１２，２１４は、「複数のトランジスタ」に相当し、比Ｒｗｌ１は、「第２の比」に相当する。

【0065】

＜＜出力制御回路２２０＞＞
出力制御回路２２０は、差動対２１０に接続され、差動対２１０からの電流Ｉｕに応じて演算増幅回路２０の出力ノードの状態を制御する回路である。具体的には、出力制御回路２２０は、電源電圧ＶｄｄのレベルがレベルＶ１となるまで、演算増幅回路２０の出力ノードのレベルを所定レベル（例えば、０Ｖ（以下、接地電圧とする。）の電圧レベル）にする。一方、出力制御回路２２０は、電源電圧ＶｄｄがレベルＶ１より高くなると、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0066】

出力制御回路２２０は、ＰＭＯＳトランジスタ３００、電流生成回路３１０、電圧印加回路３２０を含んで構成される。

【0067】

＜ＰＭＯＳトランジスタ３００＞
ＰＭＯＳトランジスタ３００は、電流源として動作する。ＰＭＯＳトランジスタ３００は、ソース電極が電源ラインＬ１に接続され、ゲート電極には、バイアス電圧Ｖｂｉａｓが印加される。そして、ＰＭＯＳトランジスタ３００は、電流Ｉｖを生成する。

【0068】

また、図１のＰＭＯＳトランジスタ６０がオンした状態では、ＰＭＯＳトランジスタ３００のドレイン電極の電圧が所定条件を満たせば、電流Ｉｖを流すゲート電圧がＰＭＯＳトランジスタ３００に印加される。なお、ＰＭＯＳトランジスタ３００は、「第１電流生成回路」及び「第３電流源」に相当し、電流Ｉｖは、「第１バイアス電流」及び「第３電流」に相当する。

【0069】

＜電流生成回路３１０＞
電流生成回路３１０は、差動対２１０からの電流Ｉｕに基づいて電流Ｉｗを生成し、電圧印加回路３２０に流す回路であり、カレントミラー回路を構成する。

【0070】

具体的には、電流生成回路３１０は、電流Ｉｕを流すようダイオード接続されたＮＭＯＳトランジスタ３１２と、ＮＭＯＳトランジスタ３１２と共通のゲート電圧がゲート電極に印加され、ソース電極が接地されたＮＭＯＳトランジスタ３１４とを含む。なお、ＮＭＯＳトランジスタ３１４には、電流Ｉｗが流れる。

【0071】

また、差動対２１０に電流Ｉｕが流れ、電源電圧ＶｄｄがレベルＶ１となると、電流Ｉｗが電流Ｉｖより大きくなるよう、電流Ｉｕに対する電流Ｉｗの電流比は設計される。また、ＮＭＯＳトランジスタ３１４のチャネル幅とチャネル長との比は、電流Ｉｕに対する電流Ｉｗの電流比に対応するよう、ＮＭＯＳトランジスタ３１２のチャネル幅とチャネル長との比に対して設計される。

【0072】

なお、電流生成回路３１０は、「第２電流生成回路」に相当し、電流Ｉｗは、「第２バイアス電流」に相当する。

【0073】

＜電圧印加回路３２０＞
電圧印加回路３２０は、電流Ｉｖ，Ｉｗに応じて演算増幅回路２０の出力ノードの状態を制御する回路であり、スイッチ制御回路３２１、ＮＭＯＳトランジスタ３２２を含んで構成される。

【0074】

電圧印加回路３２０は、電源電圧ＶｄｄのレベルがレベルＶ１となるまで、電流Ｉｗが電流Ｉｖより小さく、ノードＹの電圧Ｖｙが高くなるため、演算増幅回路２０の出力ノードのレベルを所定レベル（例えば、接地電圧の電圧レベル）にする。

【0075】

一方、電圧印加回路３２０は、差動対２１０に電流Ｉｕが流れ、電源電圧ＶｄｄがレベルＶ１より高くなると、電流Ｉｗが電流Ｉｖより大きくなり、電圧Ｖｙが低くなるため、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。なお、ノードＹは、ＰＭＯＳトランジスタ３００からの電流Ｉｖから電流生成回路３１０からの電流Ｉｗが減算されるノードであり、ノードＹにおいて、電流Ｉｖ，Ｉｗは比較されることとなる。

【0076】

（スイッチ制御回路３２１及びＮＭＯＳトランジスタ３２２）
スイッチ制御回路３２１は、電圧Ｖｙに応じて、演算増幅回路２０の出力ノードの状態を制御するＮＭＯＳトランジスタ３２２をオンオフする回路である。具体的には、スイッチ制御回路３２１は、電源電圧ＶｄｄのレベルがレベルＶ１となるまで、電圧Ｖｙが高くなるため、ＮＭＯＳトランジスタ３２２をオンする。一方、スイッチ制御回路３２１は、電源電圧ＶｄｄがレベルＶ１より高くなると、電圧Ｖｙが低くなるため、ＮＭＯＳトランジスタ３２２をオフする。また、スイッチ制御回路３２１は、ＰＭＯＳトランジスタ３２３，３２５、ＮＭＯＳトランジスタ３２４，３２６を含んで構成される。

【0077】

ＰＭＯＳトランジスタ３２３及びＮＭＯＳトランジスタ３２４は、電圧Ｖｙに基づいて電源電圧Ｖｄｄ又は接地電圧の電圧レベルとなる信号Ｖｚを出力する回路であり、第１インバータ回路を構成する。また、ＰＭＯＳトランジスタ３２５及びＮＭＯＳトランジスタ３２６は、信号Ｖｚに基づいて電源電圧Ｖｄｄ又は接地電圧の電圧レベルとなる信号Ｖｏｎを出力する回路であり、第２インバータ回路を構成する。

【0078】

また、第１インバータ回路は、電源電圧ＶｄｄのレベルがレベルＶ１となるまで、高い電圧Ｖｙに基づいて接地電圧の電圧レベルとなる信号ＶｚをノードＺに出力する。また、第２インバータ回路は、接地電圧の電圧レベルの信号Ｖｚに基づいて電源電圧Ｖｄｄの電圧レベルとなる信号Ｖｏｎを出力する。この時、ＮＭＯＳトランジスタ３２２はオンされ、制御回路４０ａは、演算増幅回路２０の出力ノードのレベルを所定レベル（例えば、接地電圧の電圧レベル）にする。

【0079】

一方、第１インバータ回路は、電源電圧ＶｄｄのレベルがレベルＶ１より高くなると、低い電圧Ｖｙに基づいて電源電圧Ｖｄｄの電圧レベルとなる信号ＶｚをノードＺに出力する。また、第２インバータ回路は、電源電圧Ｖｄｄの電圧レベルとなる信号Ｖｚに基づいて接地電圧の電圧レベルとなる信号Ｖｏｎを出力する。この時、ＮＭＯＳトランジスタ３２２はオフされ、制御回路４０ａは、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。なお、ＮＭＯＳトランジスタ３２２は、「スイッチ」に相当する。

【0080】

＝＝制御回路４０ａの動作＝＝
図３及び図４は、制御回路４０ａの動作の一例を示す図である。以下、図３を参照しつつ、制御回路４０ａの動作を説明する。なお、図３は、電源電圧Ｖｄｄを、時刻ｔｉｍｅ＝０ｍｓから上昇させ、時刻ｔｉｍｅ＝２７ｍｓ付近で電源電圧Ｖｄｄを目的レベルに到達させるよう設定してシミュレーションを行った結果である。また、図３において、時刻ｔｉｍｅ＝７５ｍｓの後、電源電圧Ｖｄｄを接地電圧まで低下させるよう設定してシミュレーションを行った。また、図４は、制御回路４０ａの動作の一例を示すため、図３のうち、電源電圧Ｖｄｄ、信号Ｖｏｎ、出力電圧Ｖｏｕｔを拡大した図である。

【0081】

＝電源電圧Ｖｄｄの立ち上がり時における制御回路４０ａの動作＝
図３の時刻ｔｉｍｅ＝０ｍｓにおいて、レギュレータ（不図示）は、電源電圧Ｖｃｃから電源電圧Ｖｄｄを生成し始める。ただし、この時点においては、電源電圧Ｖｄｄはまだほぼ接地電圧である。そのため、演算増幅回路２０及び制御回路４０ａの各電流及び電圧はほぼゼロである。

【0082】

時刻ｔｉｍｅ＝５ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを接地電圧から、例えば１Ｖ付近まで上昇させる。この時、図１のＰＭＯＳトランジスタ６０がオンしていないため、電流源であるＰＭＯＳトランジスタ１００，２００，３００は、それぞれ電流Ｉａ，Ｉｕ，Ｉｖを流さないため、電流生成回路３１０も電流Ｉｗを流さず、差動対１１０，２１０もオフしている。

【0083】

時刻ｔｉｍｅ＝９ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを例えば２Ｖ付近まで上昇させる。この時、図１のＰＭＯＳトランジスタ６０はオンし、ＰＭＯＳトランジスタ１００，２００，３００は、ドレイン電極の電圧が所定条件を満たせば、それぞれ電流Ｉａ，Ｉｕ，Ｉｖを流すゲート電圧が印加されるようになる。

【0084】

しかしながら、まだ差動対１１０，２１０がオンしていないため、ＰＭＯＳトランジスタ１００，２００，３００は、それぞれ電流Ｉａ，Ｉｕ，Ｉｖを流さない。したがって、電流生成回路３１０も電流Ｉｗを流さない。

【0085】

また、ＮＭＯＳトランジスタ３１４のゲート電圧が低く、ＰＭＯＳトランジスタ３００の抵抗値の方が小さいため、ノードＹの電圧Ｖｙは、高くなる。また、電圧Ｖｙが高いため、信号Ｖｏｎの電圧レベルは、ＮＭＯＳトランジスタ３２２の閾値電圧を超え、ＮＭＯＳトランジスタ３２２はオンする。結果として、制御回路４０ａは、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。また、以後、信号Ｖｏｎの電圧レベルは、電源電圧Ｖｄｄの上昇に伴い上昇するが、ＮＭＯＳトランジスタ３２２はオンされ続ける。

【0086】

時刻ｔｉｍｅ＝１５ｍｓ付近において、レギュレータは、電源電圧ＶｄｄをレベルＶ１（例えば、３Ｖ）まで上昇させる。この時、既に、ＰＭＯＳトランジスタ３００は電流Ｉｖを流しており、差動対２１０がオンした後、電流Ｉｗが電流Ｉｖより大きくなるため、ノードＹの電圧Ｖｙは低下する。電圧Ｖｙが低下すると、第２インバータ回路は、接地電圧の電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２はオフされる。結果として、制御回路４０ａは、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。また、差動対２１０がオンする場合、差動対１１０もオンする。また、差動対１１０，２１０がオンするタイミングが揃うことにより、制御回路４０ａは、演算増幅回路２０が安定して動作するタイミングにおいて、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させることができる。

【0087】

以上から、図４に示すように、制御回路４０ａは、電源電圧ＶｄｄがレベルＶ１になるまで、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。そして、制御回路４０ａは、電源電圧ＶｄｄがレベルＶ１より高くなると、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0088】

＝電源電圧Ｖｄｄの立ち下がり時における制御回路４０ａの動作＝
図３の時刻ｔｉｍｅ＝７５ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを目的レベルから低下させ始める。この時、図１のＰＭＯＳトランジスタ６０はオンしており、差動対２１０もオンしており、電流Ｉｗが電流Ｉｖより大きいため、電圧Ｖｙは、接地電圧の電圧レベルとなる。したがって、第２インバータ回路は、接地電圧の電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２はオフされている。結果として、制御回路４０ａは、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対し印加させている。

【0089】

時刻ｔｉｍｅ＝８６ｍｓ付近において、レギュレータは、電源電圧ＶｄｄをレベルＶ１まで低下させる。この時、差動対１１０，２１０は、オンしているが、電源電圧Ｖｄｄ及びノードＸ０の電圧Ｖｘ０の差は減少し、ＰＭＯＳトランジスタ２００は、電流Ｉｕを減少させ始め、電流Ｉｗが電流Ｉｖより小さくなるため、電圧Ｖｙは、高くなる。したがって、第２インバータ回路は、電源電圧Ｖｄｄの電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２をオンする。その後、差動対２１０はオフし、差動対１１０もオフするものの、ＰＭＯＳトランジスタ３００は電流Ｉｖを流しており、電圧Ｖｙは高い電圧のままである。結果として、制御回路４０ａは、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。

【0090】

また、差動対１１０，２１０がオフするタイミングが揃うことにより、制御回路４０ａは、演算増幅回路２０が安定して動作しなくなるタイミングにおいて、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとすることができる。

【0091】

時刻ｔｉｍｅ＝９６ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄをほぼ１Ｖ付近に低下させる。この時、ＰＭＯＳトランジスタ６０は、オフし、ＰＭＯＳトランジスタ１００，２００，３００もオフするため、それぞれ電流Ｉａ，Ｉｕ，Ｉｖを流さない。そのため、演算増幅回路２０及び制御回路４０ａの各電流及び電圧はほぼゼロである。

【0092】

以上から、図４に示すように、制御回路４０ａは、電源電圧ＶｄｄがレベルＶ１より高い場合、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。そして、制御回路４０ａは、電源電圧ＶｄｄがレベルＶ１より低下すると、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。

【0093】

＝＝＝変形例＝＝＝
＜＜＜制御回路４０ｂ＞＞＞
図５は、演算増幅回路２０及び制御回路４０ｂの一例を示す図である。また、制御回路４０ｂは、制御回路４０の一実施形態である。制御回路４０ｂは、電源電圧Ｖｄｄの立ち上がり時、電源電圧Ｖｄｄが、例えばレベルＶ１より高いレベルＶ２となるまで、演算増幅回路２０の出力ノードのレベルを所定レベル（例えば、接地電圧の電圧レベル）とする。一方、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ２より高くなると、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0094】

そして、制御回路４０ｂは、電源電圧Ｖｄｄの立下り時、電源電圧Ｖｄｄが、レベルＶ１となるまで、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。一方、制御回路４０ｂは、電源電圧Ｖｄｄが、レベルＶ１より低くなると、演算増幅回路２０の出力ノードのレベルを所定レベルとする。

【0095】

これにより、制御回路４０ｂは、電源電圧Ｖｄｄに対してヒステリシス特性を有し得、電源電圧ＶｄｄがレベルＶ２より高くなった後に変動した場合にも、演算増幅回路２０に所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させ続け得る。

【0096】

＝＝制御回路４０ｂの構成＝＝
制御回路４０ｂは、ＰＭＯＳトランジスタ２００、差動対２１０、出力制御回路２２０を含んで構成される。なお、ＰＭＯＳトランジスタ２００、差動対２１０については、制御回路４０ａと同様である。

【0097】

出力制御回路２２０は、ＰＭＯＳトランジスタ３００、電流生成回路３１０、電圧印加回路３２０、電流出力回路３３０を含んで構成される。なお、ＰＭＯＳトランジスタ３００、電流生成回路３１０、電圧印加回路３２０については、制御回路４０ａと同様である。

【0098】

＜電流出力回路３３０＞
電流出力回路３３０は、ヒステリシス特性を実現するための電流源であり、電圧印加回路３２０からの信号Ｖｚに基づいて、ＰＭＯＳトランジスタ３００と同様に、ノードＹに電流Ｉｖ０を流す。つまり、電流出力回路３３０は、演算増幅回路２０の出力ノードのレベルが接地電圧の電圧レベルである場合、電源電圧Ｖｄｄ及びバイアス電圧Ｖｂｉａｓに応じた電流Ｉｖ０を生成する。一方、電流出力回路３３０は、演算増幅回路２０の出力ノードに出力電圧Ｖｏｕｔが印加される場合、電流Ｉｖ０の生成を停止する。また、電流出力回路３３０は、ＰＭＯＳトランジスタ３３２，３３４を含んで構成される。

【0099】

ＰＭＯＳトランジスタ３３２は、図１のＰＭＯＳトランジスタ６０がオンすると、オンする。そして、電流出力回路３３０は、ＰＭＯＳトランジスタ３３４のゲート電極に接地電圧の電圧レベルの信号Ｖｚが印加されると、ＰＭＯＳトランジスタ３３２からのを電流Ｉｖ０としてノードＹに流す。なお、信号Ｖｚが接地電圧の電圧レベルとなる場合、制御回路４０ｂは、演算増幅回路２０の出力ノードを接地電圧の電圧レベルとしている。

【0100】

一方、電流出力回路３３０は、ＰＭＯＳトランジスタ３３４のゲート電極に電源電圧Ｖｄｄの電圧レベルの信号Ｖｚが印加されると、ＰＭＯＳトランジスタ３３２からの電流を遮断し、電流Ｉｖ０をノードＹに流さない。なお、信号Ｖｚが電源電圧Ｖｄｄの電圧レベルとなる場合、制御回路４０ｂは、演算増幅回路２０に所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させている。

【0101】

したがって、電源電圧Ｖｄｄの立ち上がり時、電源電圧Ｖｄｄが、例えばレベルＶ１より高いレベルＶ２となるまで、ノードＹに流れる電流Ｉｖ１は、ＰＭＯＳトランジスタ３００からの電流Ｉｖと、ＰＭＯＳトランジスタ３３２からの電流Ｉｖ０とを加算した電流となる。

【0102】

一方、電源電圧ＶｄｄがレベルＶ２より高くなると、ノードＹに流れる電流Ｉｖ１は、ＰＭＯＳトランジスタ３００からの電流Ｉｖとなる。そして、電源電圧Ｖｄｄの立下り時、電源電圧Ｖｄｄが、レベルＶ１となるまで、電流Ｉｖ１は、電流Ｉｖである。

【0103】

その後、電源電圧Ｖｄｄが、レベルＶ１より低くなると、電流Ｉｖ１は、ＰＭＯＳトランジスタ３００からの電流Ｉｖと、ＰＭＯＳトランジスタ３３２からの電流Ｉｖ０とを加算した電流となる。

【0104】

このようにすると、電源電圧Ｖｄｄに対してヒステリシス特性を持たせるようにすることができる。

【0105】

これにより、電源電圧ＶｄｄがレベルＶ２を超えた後、変動したとしても、レベルＶ１にならない限り、演算増幅回路２０の出力ノードの状態の制御を変更する可能性が抑制され、電圧出力回路１０は、安定的に動作することができる。なお、電流Ｉｖ０は、「第４電流」に相当する。

【0106】

＝＝制御回路４０ｂの動作＝＝
図６及び図７は、制御回路４０ｂの動作の一例を示す図である。以下、図６を参照しつつ、制御回路４０ｂの動作を説明する。なお、図６は、電源電圧Ｖｄｄの立ち上げと立ち下げを図３と同様に設定してシミュレーションを行った結果である。また、図７は、制御回路４０ｂのヒステリシス特性を示すため、図６のうち、電源電圧Ｖｄｄ、信号Ｖｏｎ、出力電圧Ｖｏｕｔを拡大した図である。

【0107】

＝電源電圧Ｖｄｄの立ち上がり時における制御回路４０ｂの動作＝
図６の時刻ｔｉｍｅ＝０ｍｓにおいて、レギュレータは、電源電圧Ｖｃｃから電源電圧Ｖｄｄを生成し始める。ただし、この時点においては、電源電圧Ｖｄｄはまだほぼ接地電圧である。そのため、演算増幅回路２０及び制御回路４０ｂの各電流及び電圧はほぼゼロである。

【0108】

時刻ｔｉｍｅ＝５ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを接地電圧から１Ｖ付近まで上昇させる。この時、図１のＰＭＯＳトランジスタ６０がオンしていないため、電流源であるＰＭＯＳトランジスタ１００，２００，３００、及び電流出力回路３３０は、それぞれ電流Ｉａ，Ｉｕ，Ｉｖ，Ｉｖ０を流さない。したがって、電流生成回路３１０も電流Ｉｗを流さない。また、差動対１１０，２１０もオフしている。また、第２インバータ回路は、電源電圧Ｖｄｄが低いため、ほぼ接地電圧の電圧レベルの信号Ｖｏｎを出力する。

【0109】

時刻ｔｉｍｅ＝９ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを２Ｖ付近まで上昇させる。この時、図１のＰＭＯＳトランジスタ６０はオンし、ＰＭＯＳトランジスタ１００，２００，３００，３３２は、ドレイン電極の電圧が所定条件を満たせば、それぞれ電流Ｉａ，Ｉｕ，Ｉｖ，Ｉｖ０を流すゲート電圧が印加されるようになる。

【0110】

ただし、まだそれぞれのドレイン電極の電圧は所定条件を満たさないため、ＰＭＯＳトランジスタ１００，２００，３００，３３２は、それぞれ電流Ｉａ，Ｉｕ，Ｉｖ，Ｉｖ０を流さない。したがって、電流生成回路３１０も電流Ｉｗを流さない。

【0111】

また、ＮＭＯＳトランジスタ３１４のゲート電圧が低く、ＰＭＯＳトランジスタ３００，３３２の抵抗値の方が小さいため、ノードＹの電圧Ｖｙは、電源電圧Ｖｄｄと同様のほぼ２Ｖとなる。また、信号Ｖｏｎの電圧レベルは、ＮＭＯＳトランジスタ３２２の閾値電圧を超え、ＮＭＯＳトランジスタ３２２はオンする。結果として、制御回路４０ｂは、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。また、以後、信号Ｖｏｎの電圧レベルは、電源電圧Ｖｄｄの上昇に伴い上昇するが、ＮＭＯＳトランジスタ３２２はオンされ続ける。

【0112】

時刻ｔｉｍｅ＝１３．５ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを３Ｖ付近まで上昇させる。この時、図１のＰＭＯＳトランジスタ６０はすでにオンしており、ＰＭＯＳトランジスタ３００は、ドレイン電極の電圧が所定条件を満たしたので、電流Ｉｖを流し始める。また、ＰＭＯＳトランジスタ３３２も同様に電流Ｉｖ０を流し始める。そのため、電圧Ｖｙは、高い電圧となる。したがって、第２インバータ回路は、ＮＭＯＳトランジスタ３２２をオンする電圧Ｖｏｎを出力し続ける。

【0113】

また、ＰＭＯＳトランジスタ１００，２００も、差動対１１０，２１０がオンするため、それぞれ電流Ｉａ及び電流Ｉｕを流す。しかしながら、電流生成回路３１０は、電流Ｉｖ１より小さい電流Ｉｗを流す。したがって、電圧Ｖｙは高い電圧となる。なお、差動対１１０，２１０は、同じタイミングでオンする。

【0114】

時刻ｔｉｍｅ＝１７ｍｓ付近において、図６に示すように、レギュレータは、電源電圧ＶｄｄをレベルＶ２（例えば、３Ｖより高い電圧）まで上昇させる。この時、電流Ｉｗが電流Ｉｖ１より大きくなるため、図５に示すように、ノードＹの電圧Ｖｙは低下する。電圧Ｖｙが低下すると、第２インバータ回路は、接地電圧の電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２はオフされる。

【0115】

結果として、制御回路４０ｂは、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。なお、この時点で、信号Ｖｚは、電源電圧Ｖｄｄの電圧レベルとなるため、ＰＭＯＳトランジスタ３３４はオフする。したがって、電流出力回路３３０は、電流Ｉｖ０を流さない。

【0116】

以上から、図７に示すように、制御回路４０ｂは、電源電圧Ｖｄｄの立ち上がり時、電源電圧ＶｄｄがレベルＶ２になるまで、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。そして、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ２より高くなると、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0117】

＝電源電圧Ｖｄｄの立ち下がり時における制御回路４０ｂの動作＝
図６の時刻ｔｉｍｅ＝７５ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを目的レベルから低下させ始める。この時、第２インバータ回路は、ＮＭＯＳトランジスタ３２２をオフする接地電圧の電圧レベルの信号Ｖｏｎを出力している。したがって、信号Ｖｚは、電源電圧Ｖｄｄの電圧レベルにあり、ＰＭＯＳトランジスタ３３４はオフし、電流出力回路３３０は、電流Ｉｖ０を流さない。

【0118】

また、ＰＭＯＳトランジスタ１００，２００，３００は、オンしているため、それぞれ電流Ｉａ、電流Ｉｕ、電流Ｉｖを流す。また、電流Ｉｕが流れているため、電流生成回路３１０は、電流Ｉｗを流す。また、電圧Ｖｙは、電流Ｉｗが電流Ｉｖより大きいため、接地電圧の電圧レベルとなる。したがって、第２インバータ回路は、接地電圧の電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２はオフされている。結果として、制御回路４０ａは、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対し印加させている。

【0119】

時刻ｔｉｍｅ＝８３ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを３Ｖ程度に低下させる。この時、電源電圧Ｖｄｄ及びノードＸ０の電圧Ｖｘ０の差は減少し、ＰＭＯＳトランジスタ２００は、電流Ｉｕを減少させ始める。また、ＰＭＯＳトランジスタ３００のドレイン・ソース間電圧も小さくなるため、ＰＭＯＳトランジスタ３００も、電流Ｉｖを減少させ始める。また、電流Ｉｕが減少するため、電流生成回路３１０も、電流Ｉｗを減少させ始める。

【0120】

時刻ｔｉｍｅ＝８６ｍｓ付近において、レギュレータは、電源電圧ＶｄｄをレベルＶ１（すなわち、ほぼ３Ｖ）とする。この時、電源電圧Ｖｄｄ及びノードＸ０の電圧Ｖｘ０の差は減少し、ＰＭＯＳトランジスタ２００は、電流Ｉｕを減少させ、電流Ｉｗが電流Ｉｖより小さくなるため、電圧Ｖｙは高い電圧となる。したがって、第２インバータ回路は、電源電圧Ｖｄｄの電圧レベルの信号Ｖｏｎを出力し、ＮＭＯＳトランジスタ３２２をオンする。この場合、信号Ｖｚは、接地電圧の電圧レベルとなるため、ＰＭＯＳトランジスタ３３４はオンする。結果として、制御回路４０ｂは、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルにする。なお、電源電圧ＶｄｄがレベルＶ１となると、差動対１１０，２１０は、同じタイミングでオフする。

【0121】

時刻ｔｉｍｅ＝９６ｍｓ付近において、レギュレータは、電源電圧Ｖｄｄを１Ｖ付近まで低下させる。この時、図１のＰＭＯＳトランジスタ６０はオフし、ＰＭＯＳトランジスタ１００，２００，３００もオフするため、それぞれ電流Ｉａ，Ｉｕ，Ｉｖを流さない。また、電流出力回路３３０も、ＰＭＯＳトランジスタ３３２がオフするため、電流Ｉｖ０を流さない。そのため、演算増幅回路２０及び制御回路４０ｂの各電流及び電圧はほぼゼロである。

【0122】

以上から、図７に示すように、制御回路４０ｂは、電源電圧Ｖｄｄの立下り時、電源電圧ＶｄｄがレベルＶ１より高い場合、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。そして、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ１より低下すると、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。

【0123】

また、電流Ｉｗの電流値は、電源電圧Ｖｄｄの電圧レベルにより決定される。演算増幅回路２０の出力ノードの状態に応じて、電流出力回路３３０が電流Ｉｖ０を流したり止めたりすることで、制御回路４０ｂは、ＮＭＯＳトランジスタ３２２をオンする、又はオフするのに必要となる電流Ｉｗの電流値を変化させる。

【0124】

そのため、図７に示すように、制御回路４０ｂは、電源電圧Ｖｄｄの立ち上がり時と、立下り時とで、演算増幅回路２０の出力ノードの状態を変化させるよう制御する際の電源電圧Ｖｄｄの電圧レベルにヒステリシス特性を持たせることができる。

【0125】

したがって、図７に示すように、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ１より高いレベルＶ２になるまで、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。そして、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ２より高くなると、演算増幅回路２０に入力電圧ＶＰ，ＶＭに応じた所望の出力電圧Ｖｏｕｔを出力ノードに対して印加させる。

【0126】

一方、制御回路４０ｂは、電源電圧ＶｄｄがレベルＶ１より低くなると、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。これにより、演算増幅回路２０が安定して動作し始め、演算増幅回路２０が出力ノードに所望の出力電圧Ｖｏｕｔを印加している際に、電源電圧Ｖｄｄが変動したとしても、制御回路４０ｂが、出力ノードの状態を変更することは抑制される。

【0127】

＝＝＝まとめ＝＝＝
以上、本実施形態の電圧出力回路１０について説明した。制御回路４０ａは、ＰＭＯＳトランジスタ２００、差動対２１０、出力制御回路２２０を備える。出力制御回路２２０は、電源電圧ＶｄｄのレベルがレベルＶ１となるまで、演算増幅回路２０の出力ノードのレベルを接地電圧の電圧レベルとする。一方、出力制御回路２２０は、電源電圧ＶｄｄがレベルＶ１より高くなると、演算増幅回路２０に出力電圧Ｖｏｕｔを出力ノードに対して印加させる。これにより、制御回路４０ａは、基準電圧を用いて電源電圧Ｖｄｄの電圧レベルを判定せずに、演算増幅回路２０が安定して動作し始める電源電圧Ｖｄｄの電圧レベルを判定することができる。したがって、演算増幅回路の出力を有効にする電源電圧のレベルのばらつきを抑制できる制御回路を提供することができる。

【0128】

また、出力制御回路２２０は、ＰＭＯＳトランジスタ３００、電流生成回路３１０、電圧印加回路３２０を備える。電流生成回路３１０は、電源電圧ＶｄｄがレベルＶ１となるまで、電流Ｉｖより小さい電流Ｉｗを生成する。一方、電流生成回路３１０は、電源電圧ＶｄｄがレベルＶ１より高くなると、電流Ｉｖより大きい電流Ｉｗを生成する。これにより、制御回路４０ａは、ＰＭＯＳトランジスタ１００，２００、及び差動対１１０，２１０の特性をそろえることにより、演算増幅回路２０が安定して動作する電源電圧Ｖｄｄの電圧レベルを、電圧ではなく電流を用いて判定することができる。

【0129】

また、ＰＭＯＳトランジスタ３００は、電源電圧Ｖｄｄ及びバイアス電圧Ｖｂｉａｓに応じた電流Ｉｖを生成する。これにより、制御回路４０ａは、演算増幅回路２０が安定して動作する電源電圧Ｖｄｄの電圧レベルを、電圧ではなく電流を用いて判定することができる。

【0130】

また、電流Ｉｖ１を生成する電流源は、ＰＭＯＳトランジスタ３００及び電流出力回路３３０を含む。そして、電流Ｉｖ１は、ＰＭＯＳトランジスタ３００が流す電流Ｉｖと、電流出力回路３３０が流す電流Ｉｖ０とを加算した電流である。これにより、制御回路４０ｂは、電源電圧Ｖｄｄに対してヒステリシス機能を有し、電源電圧Ｖｄｄが変動して演算増幅回路２０の出力ノードの状態の制御が不安定になることを抑制できる。

【0131】

また、電圧印加回路３２０は、スイッチ制御回路３２１及びＮＭＯＳトランジスタ３２２を含む。これにより、制御回路４０ａは、電流Ｉｖ，Ｉｗに基づいて決まる電圧Ｖｙに応じて、ＮＭＯＳトランジスタ３２２をオンオフする。これにより、制御回路４０ｂは、電流Ｉｖ，Ｉｗに基づいて、演算増幅回路２０の出力ノードの状態を制御できる。

【0132】

また、電流Ｉａに対する電流Ｉｕの大きさは所定倍である。そして、差動対１１０を構成するＰＭＯＳトランジスタ１１２，１１４のトランジスタのチャネル幅とチャネル長との比に対する、差動対２１０を構成するＰＭＯＳトランジスタ２１２，２１４のチャネル幅とチャネル長との比は、所定倍である。これにより、ＰＭＯＳトランジスタ１００，２００の特性は一致し、差動対１１０，２１０の特性も一致するため、制御回路４０ａは、演算増幅回路２０が安定して動作し始める電源電圧Ｖｄｄの電圧レベルを正確に判定できる。

【0133】

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

【符号の説明】

【0134】

１０ 電圧出力回路
２０ 演算増幅回路
３０，３２，３４，３６，１６０ 抵抗
４０，４０ａ，４０ｂ 制御回路
５０ 電圧生成回路
６０，１００，１１２，１１４，１３０，２００，２１２，２１４，３００，３２３，３２５，３３２，３３４ ＰＭＯＳトランジスタ
６２ 定電流源
１１０，２１０ 差動対
１２０ 能動負荷
１２２，１２４，１４０，３１２，３１４，３２２，３２４，３２６ ＮＭＯＳトランジスタ
１５０ コンデンサ
２２０ 出力制御回路
３１０ 電流生成回路
３２０ 電圧印加回路
３２１ スイッチ制御回路
３３０ 電流出力回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】