特開 2024-107792 デジタルアナログ変換器、データドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024107792

(43)【公開日】2024-08-09

(54)【発明の名称】デジタルアナログ変換器、データドライバ及び表示装置

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240802BHJP

   G09G 3/20 20060101ALI20240802BHJP

   H03M 1/80 20060101ALI20240802BHJP

   H03M 1/76 20060101ALI20240802BHJP

   G09G 3/36 20060101ALI20240802BHJP

   G09G 3/3283 20160101ALI20240802BHJP

【ＦＩ】

H03M1/10 B

G09G3/20 623F

H03M1/80

H03M1/76

G09G3/36

G09G3/3283

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023011897

(22)【出願日】2023-01-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C006

5C080

5C380

5J022

【Ｆターム（参考）】

5C006AF83

5C006BB15

5C006BC12

5C006BF25

5C006BF50

5C006FA26

5C006FA43

5C080AA06

5C080AA10

5C080BB05

5C080DD05

5C080FF12

5C080GG11

5C080JJ02

5C080JJ03

5C080JJ05

5C380AA01

5C380AB06

5C380BA13

5C380CA04

5C380CA13

5C380CA16

5C380CA32

5C380CA57

5C380CB01

5C380CF07

5C380CF09

5C380CF24

5C380CF26

5C380CF28

5C380CF48

5C380CF51

5C380CF64

5C380FA03

5C380HA06

5J022AB06

5J022BA04

5J022BA06

5J022CA08

5J022CB01

5J022CD03

5J022CE09

5J022CF02

5J022CF04

5J022CF07

5J022CF09

5J022CG01

5J022CG04

(57)【要約】

【目的】出力誤差の低下を招くことなく省面積化を図ることが可能なデジタルアナログ変換器、データドライバ、及び表示装置を提供することを目的とする。
【構成】本発明は、差動増幅器と、（Ｋ＋１）ビットのデジタルデータに基づき、の複数の入力端の各々に第１又は第２の電圧を振り分けて供給する第１のデコーダと、を含む。差動増幅器は、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、第１～第２^Ｋのテイル電流を２のＫ乗個の差動対に供給すると共に、デジタルデータに基づき第１～第２^Ｋのテイル電流に対する第１～第２^Ｋの電流比を制御するテイル電流制御回路と、を有する。テイル電流制御回路は、第１～第２^Ｋの電流比各々を所定の３値のうちの最大値、最小値又は中間値に設定する構成を基本構成とし、所定の２個の差動対に供給するテイル電流の電流比に対して、上記最大値及び最小値の一方を増加、他方を低下させる補正を施す。
【選択図】図１

【特許請求の範囲】

【請求項1】

（Ｋ＋１）ビット(Ｋは１以上の正数)のデジタルデータに応じて、第１の電圧及び第２の電圧を２の（Ｋ＋１）乗個に分割した２の（Ｋ＋１）乗個の電圧レベルのうちの１の電圧レベルを有する出力電圧を出力するデジタルアナログ変換器であって、
複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果を前記出力電圧として自身の出力端子から出力する差動増幅器と、
前記第１の電圧及び前記第２の電圧を受け、前記（Ｋ＋１）ビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１の電圧又は前記第２の電圧を振り分けて供給する第１のデコーダと、を含み、
前記差動増幅器は、
前記出力電圧が共通に入力される反転入力端、前記複数の入力端で受けた電圧のうちの１つが入力電圧として供給される非反転入力端、及び出力対を夫々が含み、夫々の前記出力対同士が共通接続されており、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、
前記２のＫ乗個の差動対各々の前記出力対の一方又は両方の出力に基づく増幅作用により前記出力電圧を生成する増幅段と、
前記２のＫ乗個の差動対に第１～第２^Ｋの前記テイル電流を個別に供給すると共に、前記デジタルデータに基づき前記第１～第２^Ｋの前記テイル電流各々の基準電流値に対する第１～第２^Ｋの電流比を前記差動対毎に制御するテイル電流制御回路と、を有し、
前記テイル電流制御回路は、前記第１～第２^Ｋの電流比の各々を所定の３値のうちの最大値、最小値又は中間値に設定し、前記２のＫ乗個の差動対のうちの少なくとも所定の２個の差動対に供給する前記テイル電流の前記電流比については、前記最大値及び前記最小値のうちの一方を増加、他方を低下させる補正を施すことを特徴とするデジタルアナログ変換器。

【請求項2】

前記テイル電流制御回路は、前記２のＫ乗個の差動対の前記非反転入力端で夫々受けた第１～第２^Ｋの前記入力電圧を前記第１～第２^Ｋの電流比の重み付けで加重平均化した値が、前記デジタルデータに対応した前記出力電圧の期待値と等しくなるように、前記第１～第２^Ｋの電流比の各々を前記最大値、前記最小値又は前記中間値のうちの１つに設定することを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項3】

前記テイル電流制御回路は、前記２のＫ乗個の差動対のうちで前記所定の２個の差動対を除く差動対の各々に供給する前記テイル電流の前記電流比を、前記デジタルデータに依らず前記中間値を所定値だけ増加又は低下した値に固定設定することを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項4】

前記２のＫ乗個の差動対の各々は、同一導電型で同等な特性を有するトランジスタ対で構成され、差動対同士も互いに同一導電型で同等な特性を有するトランジスタ対とされていることを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項5】

前記テイル電流制御回路は、前記２のＫ乗個の差動対の各々に供給する前記テイル電流の前記電流比の合計又は平均が約一定となるように前記電流比の各々を制御することを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項6】

前記第１の電圧又は前記第２の電圧と同一の電圧値を除く電圧値を有する前記出力電圧を出力する場合には、前記第１のデコーダは、少なくとも前記第１の電圧及び前記第２の電圧のうちの一方を前記所定の２個の差動対のうちの一方に選択出力し、前記第１の電圧及び前記第２の電圧のうちの他方を前記所定の２個の差動対のうちの他方に選択出力することを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項7】

前記テイル電流制御回路は、前記所定の２個の差動対に対する前記テイル電流の前記電流比の制御対象を、前記デジタルデータに応じて前記入力電圧の値が同一となる別の差動対と入れ替えることを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項8】

前記テイル電流制御回路は、
前記出力電圧における前記２の（Ｋ＋１）乗個の電圧レベルのうちの最大及び最小の電圧レベルを除く第１～第ｗ（ｗは2以上の正数）の電圧レベルのうちで、前記第１の電圧又は前記第２の電圧から奇数番目の大きさの電圧レベルを有する前記出力電圧を出力する場合には、前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比としての前記最大値に所定値を加算すると共に前記最小値に当該所定値を減算する補正を行い、
前記第１～第ｗの電圧レベルのうちで、前記第１の電圧又は前記第２の電圧から偶数番目の大きさの電圧レベルを有する前記出力電圧を出力する場合には、前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を前記中間値に制御することを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項9】

前記テイル電流制御回路は、
前記電流比が固定の複数の定電流源と、
前記（Ｋ＋１）ビットのデジタルデータのうちの前記所定ビットに基づき、前記複数の定電流源から合成する電流の組み合わせを選択するスイッチ回路と、を含み、
前記２のＫ乗個の差動対の各々に供給する前記テイル電流のうちで前記電流比が可変となる差動対には前記スイッチ回路を経由した電流を供給することを特徴とする請求項１～３のいずれか１に記載のデジタルアナログ変換器。

【請求項10】

異なる電圧値を有する複数の参照電圧を生成する参照電圧生成部と、
前記（Ｋ＋１）ビットのデジタルデータを含むＭ（ＭはＫ＋１より大きい整数）ビットのデジタルデータ及び前記複数の参照電圧を受け、前記Ｍビットの前記デジタルデータの（Ｍ－Ｋ－１）ビットに基づき、前記複数の参照電圧のうちから隣接する２つの参照電圧を選択し夫々を前記第１の電圧及び前記第2の電圧として前記第１のデコーダに供給する第２のデコーダと、を更に含むことを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項11】

請求項１～３及び１０のいずれか１に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給することを特徴とするデータドライバ。

【請求項12】

複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
請求項１～３及び１０のいずれか１に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルアナログ変換器、及び当該デジタルアナログ変換器を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。

【背景技術】

【0002】

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。

【0003】

以下に、データドライバの概略構成について説明する。

【0004】

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。

【0005】

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のＳ個（Ｓは２以上の整数）毎に取り込み、Ｓ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたＳ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たＳ個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。

【0006】

デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。

【0007】

参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも２つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。

【0008】

デコーダ部は、データドライバの各出力に夫々対応して設けられているＳ個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された参照電圧群が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。

【0009】

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するＳ個の差動増幅器を有する。

【0010】

ところで、上記したデジタルアナログ変換部では、参照電圧群生成部で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧群生成部で生成する参照電圧の数を増やすと、その分の配線領域や参照電圧を選択するデコーダに含まれるスイッチ素子の数も増加し、データドライバのチップサイズ（製造コスト）が増加する。

【0011】

そこで、上記した差動増幅器として、輝度レベルに基づいて選択された２つの参照電圧を、所定の重み付けにて分割（内挿）することで、３つ以上の複数の電圧値を出力することが可能な差動増幅器を採用したデジタルアナログ変換器が提案されている（例えば、特許文献１参照）。

【0012】

特許文献１には、２つの参照電圧を４個に分割する４個の電圧値のうちの１の電圧値を有する出力電圧を出力する負帰還型の差動増幅器と、それを用いたデジタルアナログ変換器が提案されている。

【0013】

かかる差動増幅器は、各々が同一のテイル電流で駆動され、自身の出力電圧が複数の反転入力端に共通に帰還入力されると共に、自身の非反転入力端に接続されており１対１対２の重み付けをもって、夫々が２つの参照電圧のうち１つを受ける４つの差動対を含む。当該差動増幅器では、デジタルデータ信号中の下位２ビットのデータに従って２つの参照電圧のうち１つを各差動対の非反転入力端へ入力し、該２つの参照電圧を４分割する４個の電圧レベルのいずれか１の電圧値を有する出力電圧を出力する。また、該差動増幅器を含むデジタルアナログ変換器では、デジタルデータ信号の上位ビット群のデータに従って、４階調おきの参照電圧群から、隣接する２つの参照電圧を選択することで、参照電圧群の電圧数Ｆに対して、（Ｆ－１）の４倍の電圧レベルを該差動増幅器から出力することが可能である。このように、特許文献１に記載のデジタルアナログ変換器では、差動増幅器の差動対数と、２つの入力電圧（参照電圧）を分割する電圧レベル数とが等しい。

【0014】

ここで、多ビットのデジタルアナログ変換器の省面積化を図るべく、特許文献１に記載のデジタルアナログ変換器の原理を利用して、２つの入力電圧（参照電圧）の分割数を増やして電圧レベル数を増加させることで、当該２つの入力電圧（参照電圧）を選択するデコーダの素子数を減らすことが考えられる。しかしながら、その一方、差動増幅器の差動対数が２のべき乗個単位で増加するため差動増幅器の素子数は大幅に増加するため、デジタルアナログ変換器の省面積化が期待通り実現できないという問題が生じる。

【0015】

そこで、差動対の各々に流すテイル電流の電流比を制御することで、少ない差動対の数で出力電圧の電圧レベル数を増加させるようにした差動増幅器が提案されている（例えば特許文献２参照）。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開２００２－４３９４４号公報

【特許文献2】特開２００６－１７４１８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

しかしながら、特許文献２に記載されている差動増幅器では、各差動対に流れるテイル電流同士の大きさの差が大きいと、出力電圧信号に大きな出力誤差が生じるという問題が生じた。

【0018】

そこで、本発明は、出力誤差の低下を招くことなく省面積化を実現することが可能なデジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明に係るデジタルアナログ変換器は、（Ｋ＋１）ビット(Ｋは１以上の正数)のデジタルデータに応じて、第１の電圧及び第２の電圧を２の（Ｋ＋１）乗個に分割した２の（Ｋ＋１）乗個の電圧レベルのうちの１の電圧レベルを有する出力電圧を出力するデジタルアナログ変換器であって、複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果を前記出力電圧として自身の出力端子から出力する差動増幅器と、前記第１の電圧及び前記第２の電圧を受け、前記（Ｋ＋１）ビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１の電圧又は前記第２の電圧を振り分けて供給する第１のデコーダと、を含み、前記差動増幅器は、前記出力電圧が共通に入力される反転入力端、前記複数の入力端で受けた電圧のうちの１つが入力電圧として供給される非反転入力端、及び出力対を夫々が含み、夫々の前記出力対同士が共通接続されており、夫々が個別に受けたテイル電流で駆動される２のＫ乗個の差動対と、前記２のＫ乗個の差動対各々の前記出力対の一方又は両方の出力に基づく増幅作用により前記出力電圧を生成する増幅段と、前記２のＫ乗個の差動対に第１～第２^Ｋの前記テイル電流を個別に供給すると共に、前記デジタルデータに基づき前記第１～第２^Ｋの前記テイル電流各々の基準電流値に対する第１～第２^Ｋの電流比を前記差動対毎に制御するテイル電流制御回路と、を有し、前記テイル電流制御回路は、前記第１～第２^Ｋの電流比の各々を所定の３値のうちの最大値、最小値又は中間値に設定し、前記２のＫ乗個の差動対のうちの少なくとも所定の２個の差動対に供給する前記テイル電流の前記電流比については、前記最大値及び前記最小値のうちの一方を増加、他方を低下させる補正を施す。

【0020】

本発明に係るデータドライバは、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給する。

【0021】

本発明に係る表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有する。

【発明の効果】

【0022】

本発明に係るデジタルアナログ変換器は、複数の入力端で受けた入力電圧及び帰還された出力電圧を夫々の反転入力端及び非反転入力端で受ける複数の差動対を有する差動増幅器と、上記デジタルデータに基づき差動増幅器の複数の入力端の各々に、第１及び第２の電圧のうちの一方を振り分けて供給するデコーダと、を含む。差動増幅器は、上記した複数の差動対の各々にテイル電流を供給するとともに、上記デジタルデータのうちの所定ビットに基づき複数の差動対のテイル電流比を可変制御するテイル電流制御回路を含む。これにより、少ない差動対で出力電圧の電圧レベル数を増加させることが可能となり、省面積化が実現できる。

【0023】

更に、本発明に係るデジタルアナログ変換器のテイル電流制御回路では、複数の差動対の各々に供給するテイル電流の電流比の各々を所定の３値のうちの最大値、最小値又は中間値に設定する構成を基本構成とし、少なくとも所定の２個の差動対に供給するテイル電流の電流比については、上記した最大値及び最小値のうちの一方を増加、他方を低下させる補正を施す。これにより、テイル電流の電流比を可変制御するが故に生じる出力電圧の誤差を抑制することが可能となる。

【0024】

よって、本発明によれば、出力誤差の低下を招くことなくデジタルアナログ変換器の省面積化を図ることが可能となる。

【図面の簡単な説明】

【0025】

【図1】本発明に係る第１の実施例としてのデジタルアナログ変換器１００＿１の構成を示す回路図である。

【図2A】デジタルアナログ変換器１００＿１の入力電圧設定仕様を表す図である。

【図2B】デジタルアナログ変換器１００＿１のテイル電流比の基本仕様を表す図である。

【図3】本発明に係る第２の実施例としてのデジタルアナログ変換器１００＿２の構成を示す回路図である。

【図4A】デジタルアナログ変換器１００＿２の基本仕様（Ｋ＝１）の一例を表す図である。

【図4B】デジタルアナログ変換器１００＿２の補正後の仕様（Ｋ＝１）の一例を表す図である。

【図5A】デジタルアナログ変換器１００＿２における基本仕様での出力誤差特性の一例を表す図である。

【図5B】デジタルアナログ変換器１００＿２における基本仕様に対する誤差補正特性の一例を表す図である。

【図5C】デジタルアナログ変換器１００＿２における基本仕様に対する誤差補正後の出力誤差特性の一例を表す図である。

【図6A】テイル電流制御回路１３Ａの一例を示す回路図である。

【図6B】テイル電流制御回路１３Ａの他の一例を示す回路図である。

【図7】本発明に係る第３の実施例としてのデジタルアナログ変換器１００＿３の構成を示す回路図である。

【図8A】デジタルアナログ変換器１００＿３の基本仕様（Ｋ＝２）の一例を表す図である。

【図8B】デジタルアナログ変換器１００＿３の補正後の仕様（Ｋ＝２）の一例を表す図である。

【図9A】デジタルアナログ変換器１００＿３における基本仕様での出力誤差特性の一例を表す図である。

【図9B】デジタルアナログ変換器１００＿３における基本仕様に対する誤差補正特性の一例を表す図である。

【図9C】デジタルアナログ変換器１００＿３における基本仕様に対する誤差補正後の出力誤差特性の一例を表す図である。

【図10】テイル電流制御回路１３Ｂの一例を示す回路図である。

【図11A】図８Ａに示す基本仕様（Ｋ＝２）の変形例を表す図である。

【図11B】図１１Ａに示す基本仕様に対する補正後の仕様を表す図である。

【図12】テイル電流制御回路１３Ｂの一例を示す回路図である。

【図13】本発明に係る第４の実施例としてのデジタルアナログ変換器１００＿４の構成を示す回路図である。

【図14A】デジタルアナログ変換器１００＿４の基本仕様（Ｋ＝３）の一部を表す図である。

【図14B】デジタルアナログ変換器１００＿４の基本仕様（Ｋ＝３）の他部を表す図である。

【図14C】デジタルアナログ変換器１００＿４の補正後の仕様（Ｋ＝３）の一部を表す図である。

【図14D】デジタルアナログ変換器１００＿４の補正後の仕様（Ｋ＝３）の他部を表す図である。

【図15A】デジタルアナログ変換器１００＿４における基本仕様での出力誤差特性の一例を表す図である。

【図15B】デジタルアナログ変換器１００＿４における基本仕様に対する誤差補正特性の一例を表す図である。

【図15C】デジタルアナログ変換器１００＿４における基本仕様に対する誤差補正後の出力誤差特性の一例を表す図である。

【図16】テイル電流制御回路１３Ｃの一例を示す回路図である。

【図17A】図１４Ａに示す基本仕様（Ｋ＝３）の変形例の一部を表す図である。

【図17B】図１４Ｂに示す基本仕様（Ｋ＝３）の変形例の他部を表す図である。

【図17C】図１７Ａに示す基本仕様に対する補正後の仕様を表す図である。

【図17D】図１７Ｂに示す基本仕様に対する補正後の仕様を表す図である。

【図18】テイル電流制御回路１３Ｃの他の一例を示す回路図である。

【図19】ビット数をＭ（Ｍ＞Ｋ＋１）ビットに拡張したデジタルデータ信号に対応したデジタルアナログ変換器１００＿５の構成を示す回路図である。

【図20】デジタルアナログ変換器１００＿５の仕様例を示す図である。

【図21】本発明に係るデータドライバを含む表示装置２００の概略構成を示すブロック図である。

【発明を実施するための形態】

【実施例0026】

図１は、本発明に係る第１の実施例としてのデジタルアナログ変換器１００＿１の構成を示す回路図である。

【0027】

図１に示すように、デジタルアナログ変換器１００＿１は、デコーダ５０＿１と、２のＫ（Ｋは１以上の整数）乗個の差動対を含む差動増幅器１０＿１と、を有し、（Ｋ＋１）ビットのデジタルデータ信号ＤＴを、アナログの電圧レベルを有する出力電圧信号Ｖｏｕｔに変換する。

【0028】

デコーダ５０＿１は、デジタルデータ信号ＤＴ、及び互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デコーダ５０＿１は、デジタルデータ信号ＤＴに基づき、２つの電圧ＶＡ及びＶＢを、差動増幅器１０＿１の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に夫々割り当てる組合せを選択する。デコーダ５０＿１は、この選択した組み合わせによる、夫々が電圧ＶＡ及びＶＢのうちの一方を示す入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を、差動増幅器１０＿１の非反転入力端子である入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に供給する。

【0029】

差動増幅器１０＿１は、電圧ＶＡ及びＶＢ間を直線近似によって２の（Ｋ＋１）乗個に分割した２の（Ｋ＋１）乗個の電圧レベルのうちで、（Ｋ＋１）ビットのデジタルデータ信号ＤＴに対応する１の電圧レベルを増幅し、その増幅結果を出力電圧信号Ｖｏｕｔとして出力する。差動増幅器１０＿１は、各々にテイル電流が供給され、各出力対が共通に接続されている２のＫ乗個の同一導電型（図１はＮチャネル型）の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）と、テイル電流制御回路１３と、カレントミラー回路２０と、増幅段３０と、を含む。

【0030】

カレントミラー回路２０は、ゲート同士が接続されており、且つ同一のサイズを有するＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ１１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ１２に接続されている。ノードｎ１１、ｎ１２は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の出力対にそれぞれ接続されている。かかる構成により、カレントミラー回路２０は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の共通負荷として動作する。

【0031】

差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１２＿１～１２＿２^Ｋ各々のゲートには、出力電圧信号Ｖｏｕｔが帰還入力されている。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１１＿１～１１＿２^Ｋ各々のゲートは、入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に接続されている。すなわち、差動対トランジスタ１１＿１～１１＿２^Ｋ各々のゲートには、夫々が電圧ＶＡ又はＶＢを有する入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞が供給される。

【0032】

トランジスタ１１＿１～１１＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１１によって共通に接続されている。トランジスタ１２＿１～１２＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ１２によって共通に接続されている。すなわち２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は出力対同士が共通接続された並列形態の接続構成とされている。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のトランジスタのソース同士が互いに接続されており、夫々が個別にテイル電流制御回路１３に接続されている。

【0033】

なお、以降、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々を構成する差動対トランジスタが等価な特性を有するものとして動作を説明する。つまり、実際の構成では、例えば入力が共通な複数の差動対を差動対トランジスタのサイズを変更した一つの差動対に置き換えるケースもあるが、説明の便宜上、各差動対の差動対トランジスタの特性は同一とし、それと等価な構成も本発明に含むものとする。最もシンプルな具体例として、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各差動対トランジスタは全て同一サイズとする。

【0034】

テイル電流制御回路１３は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースと低位電源電圧ＶＳＳＡとの間に個別に接続されている電流源１３＿１～１３＿２^Ｋを含む。電流源１３＿１～１３＿２^Ｋは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースに供給するテイル電流を生成する。

【0035】

尚、電流源１３＿１～１３＿２^Ｋのうちの所定の２つの電流源１３＿１及び１３＿２^Ｋは可変電流源であり、その他の電流源の各々は固定電流源である。

【0036】

つまり、可変電流源である電流源１３＿１及び１３＿２^Ｋは、デジタルデータ信号ＤＴのうちの下位のＬビット（Ｌは２以上の整数）に基づき、差動対（１１＿１、１２＿１）及び（１１＿２^Ｋ、１２＿２^Ｋ）に夫々流すテイル電流のテイル電流比が制御される。一方、上記した２つの電流源１３＿１及び１３＿２^Ｋを除く他の電流源は、夫々に接続されている差動対に流すテイル電流のテイル電流比が同一であり且つ固定となるように制御される。

【0037】

尚、テイル電流制御回路１３では、電流源１３＿１～１３＿２^Ｋを全て可変電流源に変更することも可能であるが、制御が容易な具体例として、少なくとも所定の２個の電流源のみを可変電流源としている。また、差動増幅器１０＿１の出力電圧信号Ｖｏｕｔの電圧変化時のスルーレート（単位時間あたりの電圧変化量）を電圧レベルに依らず一定に維持するため、電流源１３＿１～１３＿２^Ｋによって生成されるテイル電流比の合計又は平均が電圧レベルに依らず一定又は約一定となるように各々のテイル電流比が制御されている。

【0038】

増幅段３０は、共通接続された２のＫ乗個の差動対の出力対（ノードｎ１１、ｎ１２）の一方又は両方に生じた電圧に基づく増幅作用により得られた信号を、出力電圧信号Ｖｏｕｔとしてこれを出力端子Ｓｋを介して出力する。

【0039】

以下に、図１に示す差動増幅器１０＿１の増幅動作について説明する。

【0040】

尚、説明の便宜上、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の夫々にテイル電流を供給する電流源１３＿１～１３＿２^Ｋの設定電流を夫々、ｍ＜１＞Ｉｏ～ｍ＜２^Ｋ＞Ｉｏとする。ここで、Ｉｏは基準となる基準電流値であり、ｍ＜１＞～ｍ＜２^Ｋ＞の各々は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々に流すテイル電流の電流比（テイル電流比）である。つまり、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞は、基準電流値Ｉｏに対する係数であり、電流比合計を約一定に保つため、以下の数式（１）が成り立つような値に設定される。

【0041】

ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜２^Ｋ＞＝２^Ｋ （１）
尚、計算の便宜上、２^Ｋ＝ｎとすると、
ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜ｎ＞＝ｎ （１ａ）
となる。

【0042】

また、ｎ（＝２^Ｋ）個のｉ番目の差動対について、非反転入力端側の差動対トランジスタの電流をＩａｉ、反転入力端側の差動対トランジスタの電流をＩｂｉとすると、以下の数式（２）及び（３）が成り立つ。

【0043】

Ｉａｉ＝Ｉｓ＋ｇｍｉ・（Ｖ＜ｉ＞－Ｖｓ） （２）
Ｉｂｉ＝Ｉｓ＋ｇｍｉ・（Ｖｏｕｔ－Ｖｓ） （３）
尚、Ｉｓ、Ｖｓは差動対トランジスタのＩＶ特性曲線上の直線近似可能な電圧範囲内の所定動作点を表し、Ｖ＜ｉ＞、ＶｏｕｔはＶｓ近傍（直線近似範囲内）の電圧を表す。また、非反転入力端側及び反転入力端側の差動対トランジスタの動作点の相互コンダクタンスｇｍをｇｍｉと表す。

【0044】

ここで、ｉ番目の差動対に供給する電流の電流重み付け比をｍ＜ｉ＞とすると、
上記した数式（２）及び（３）は以下の数式（４）及び（５）で表される。

【0045】

ｍ＜ｉ＞Ｉａｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｓ） （４）
ｍ＜ｉ＞Ｉｂｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖｏｕｔ－Ｖｓ） （５）
そして、数式（４）及び（５）の差分をとると以下の数式（６）が得られる。

【0046】

ｍ＜ｉ＞（Ｉａｉ－Ｉｂｉ）＝ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｏｕｔ）（６）
更に、各差動対（任意のｉ値）に供給する電流における、電流重み付け比の変動に対する動作点の変動も直線近似範囲内とすると、ｇｍを一定（ｇｍｉ＝ｇｍ）に近似することができる。

【0047】

上記した数式（６）をｉ＝１～ｎについて、左辺同士を加算すると共に、右辺同士を加算すると、以下の数式（７）及び（８）が得られる。

【0048】

左辺＝（ｍ＜１＞Ｉａ_１＋…＋ｍ＜ｎ＞Ｉａ_ｎ）
－（ｍ＜１＞Ｉｂ_１＋…＋ｍ＜ｎ＞Ｉｂ_ｎ） （７）
右辺＝ｇ_ｍ（（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）
－（ｍ＜１＞＋…＋ｍ＜ｎ＞）Ｖｏｕｔ）） （８）
ここで、上記した左辺は、非反転入力端側の差動対トランジスタと反転入力端側の差動対トランジスタのそれぞれの合計電流の差分であり、カレントミラー回路２０における入力電流と出力電流との関係に対応している。この際、非反転入力端側の差動対トランジスタの各々に流れる電流の合計と、反転入力端側の差動対トランジスタの各々に流れる電流の合計と、は互いに等しいことから、その合計電流同士の差分はゼロ、つまり上記した左辺はゼロとなる。

【0049】

一方、上記した右辺の出力電圧信号Ｖｏｕｔの係数（ｍ＜１＞＋…＋ｍ＜ｎ＞）は、数式（１ａ）により一定値ｎ（＝２^Ｋ）となり、数式（７）及び８）により、以下の数式（９）及び（１０）ように表される。

【0050】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）／ｎ （９）
ここで、ｎを２^Ｋに戻すと、出力電圧信号Ｖｏｕｔは以下の式で表される。

【0051】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜２^Ｋ＞Ｖ＜２^Ｋ＞）
／（ｍ＜１＞＋…＋ｍ＜２^Ｋ＞） （１０）
以上により、図１に示す差動増幅器１０＿１の出力電圧信号Ｖｏｕｔは、数式（１０）に示されるように、各差動対の非反転入力端子の入力電圧に対して、入力電圧の重み付けとテイル電流比の重み付けの積算値の加重平均値となる。

【0052】

なお、数式（１０）において、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の平均は所定の基準値であり、テイル電流比合計（又は平均）が約一定とされる。なお、所定の基準値は任意に設定可能であり、下記実施例の説明では基準値を２として説明する。

【0053】

よって、数式（１０）で表される出力電圧信号Ｖｏｕｔは、各差動対の非反転入力端子に供給される２つの電圧（ＶＡ、ＶＢ）の組合せ及び各差動対のテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を均等分割する多値電圧を取りうる。その中で、最適な２つの電圧（ＶＡ、ＶＢ）の組合せ及びテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を２の（Ｋ＋１）乗個にほぼ均等分割する電圧レベルを生成することができる。

【0054】

以下に、図１に示すデジタルアナログ変換器１００＿１の仕様例について図２Ａ及び図２Ｂを参照して説明する。

【0055】

図２Ａは、デコーダ５０＿１がデジタルデータ信号ＤＴに基づき、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端子に供給する入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の内容を表す入力電圧設定仕様、及び、デジタルデータ信号ＤＴの各デジタルコードに対応して設定される、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の基本仕様の一例を示す図である。

【0056】

図２Ａの仕様において、出力電圧Ｖｏｕｔは、電圧ＶＡ及びＶＢ間を２の（Ｋ＋１）乗個に分割する電圧レベルを有し、電圧ＶＡを除く２の（Ｋ＋１）乗個の電圧レベルがデジタルデータ信号ＤＴの（Ｋ＋１）ビットのＤ０～ＤＫの各コードに対応している。

【0057】

例えば、デジタルデータ信号ＤＴにおける（Ｋ＋１）ビットのＤ０～ＤＫが最大値を表す場合（全ビットが論理レベル１）、入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の各々として電圧ＶＢのみが割り当てられる。

【0058】

また、図２Ａに示す仕様では、上記したような最大値を表す場合（全ビットが論理レベル１）を除き、ビットＤ０～ＤＫの内容に拘わらず、入力電圧Ｖ＜１＞として電圧ＶＢが割り当てられ、入力電圧Ｖ＜２^Ｋ＞として電圧ＶＡが割り当てられる。また、図２Ａに示す仕様では、上記したような最大値を表す場合（全ビットが論理レベル１）を除き、ビットＤ０～Ｄ（Ｋ＋１）の内容に拘わらず、入力電圧Ｖ＜１＞として電圧ＶＢが割り当てられ、入力電圧Ｖ＜２^Ｋ＞として電圧ＶＡが割り当てられる。更に図２Ａに示す仕様では、入力電圧Ｖ＜２＞～Ｖ＜２^Ｋ－１＞の各々には、ビットＤ０～ＤＫにて表されるデジタルコード毎に電圧ＶＡ又はＶＢが割り当てられる。
また、図２Ａに示す基本仕様では、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）のうちから、２つの差動対（１１＿１、１２＿１）及び（１１＿２^Ｋ、１２＿２^Ｋ）を除く各差動対のテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞は、デジタルデータ信号ＤＴの各デジタルコードに拘わらず、基準値「２」に固定するように制御される。

【0059】

一方、差動対（１１＿１、１２＿１）及び（１１＿２^Ｋ、１２＿２^Ｋ）のテイル電流比は、デジタルデータ信号ＤＴの下位２ビットに基づき、「１」、「２」及び「３」のうちのいずれか１つの値に可変制御される。なお、かかる可変制御の対象となる２つの差動対（１１＿１、１２＿１）及び（１１＿２^Ｋ、１２＿２^Ｋ）の非反転入力端子には、図２Ａに示すように、電圧ＶＡを有する入力電圧Ｖ＜１＞、及び電圧ＶＢを有する入力電圧Ｖ＜２^Ｋ＞が夫々供給される。なお、テイル電流比の可変制御の対象となる２つの差動対は、デジタルデータ信号ＤＴのデジタルコードに応じて他の差動対と入替えることも可能である。

【0060】

ここで、図２Ａの基本仕様にて示される差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端子に供給する入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞及びテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞各々の値は、デジタルデータ信号ＤＴにて示されるデジタルコードに対応した２の（Ｋ＋１）乗個の出力電圧信号Ｖｏｕｔの電圧レベルが上記した数式（１０）を満たすもの、つまり電圧ＶＡ及びＶＢ間を直線補間した特性に沿ったものになるように求めたものである。

【0061】

しかしながら、図２Ａの基本仕様に沿ったテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞を用いて実際にデジタルアナログ変換器１００＿１を動作させると、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々に流すテイル電流の差が大きくなる場合、つまり、テイル電流比の差が大きくなる場合に出力電圧信号Ｖｏｕｔの電圧レベルに出力誤差が生じる。この理由は、差動対トランジスタの実際のＩＶ特性曲線が２次曲線であるところを直線近似しているからであり、テイル電流比の差が大きくなると、実際の動作点が直線近似からずれてくるためである。

【0062】

例えば、図２Ａのデジタルデータ信号ＤＴのビットＤ０～ＤＫにて示されるデジタルコード［０、・・・、０、０］に対応したテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞は、夫々「１」及び「３」である。また、デジタルコード［０、・・・、０、１］に対応したテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞は共に基準値「２」である。また、デジタルコード［０、・・・、１、０］に対応したテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞は、夫々基準値の１．５倍の「３」及び０．５倍の「１」である。

【0063】

この際、テイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞が夫々「３」及び「１」、或いは「１」及び「３」の場合、両者が共に基準値「２」となる場合に比べてテイル電流比の差が大となり、その結果、各差動対トランジスタの相互コンダクタンスｇｍの変動分が大きくなる。これにより、出力電圧信号Ｖｏｕｔには、上記したように電圧ＶＡ及びＶＢ間を直線近似した特性に沿った期待値に対して、それよりも大又は小となる出力誤差が生じる。

【0064】

例えば、図２Ａに示すテイル電流比ｍ＜１＞が「３」であり且つテイル電流比ｍ＜２^Ｋ＞が「１」である場合、出力電圧信号Ｖｏｕｔには、上記した直線近似特性に沿った期待値に対して、それよりも電圧レベルが大となる出力誤差が生じる。また、図２Ａに示すテイル電流比ｍ＜１＞が「１」であり且つテイル電流比ｍ＜２^Ｋ＞が「３」である場合、出力電圧信号Ｖｏｕｔには、上記した直線近似特性に沿った期待値に対して、それよりも電圧レベルが小となる出力誤差が生じる
そこで、このような出力誤差を抑えるために、図２Ａの基本仕様に示されるテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞に対して以下のような補正を施す。

【0065】

図２Ｂは、図２Ａの基本仕様にて示されるテイル電流比に補正を施したテイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の補正後の仕様の一例を表す図である。

【0066】

図２Ｂに示す一例では、テイル電流比ｍ＜２＞～ｍ＜２^Ｋ－１＞については、デジタルコードに拘わらず、基本となるテイル電流比「２」に対して一律に所定の補正値β（βはゼロを除外した有理数）を減算したものを新たなテイル電流比として設定する。

【0067】

一方、残りのテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞については、基本となるテイル電流比として「１」が割り当てられている場合には、図２Ｂに示すように、この「１」に所定の補正値α（αはゼロを除外した有理数）を減算したものを新たなテイル電流比として設定する。また、基本となるテイル電流比として「３」が割り当てられている場合には、図２Ｂに示すように、この「３」に所定の補正値αを加算したものを新たなテイル電流比とする。なお、補正値α、βは正又は負の値を取りうるものとする。

【0068】

すなわち、図２Ｂに示す一例では、図２Ａの基本仕様にて示されるテイル電流比「１」、「２」、「３」のうちで、中間となるテイル電流比「２」より小さいテイル電流比「１」、及び当該テイル電流比「２」より大きいテイル電流比「３」に対して、その一方を減少させ、他方を増加させる補正を施す。つまり、出力電圧信号Ｖｏｕｔの電圧レベルが期待値より小となる方向に生じる出力誤差、及び大となる方向に生じる出力誤差に対して、その出力誤差の方向とは逆方向に出力誤差を生じさせるようにテイル電流比を補正することで、出力電圧信号Ｖｏｕｔに生じる出力誤差分を相殺する。なお、補正値α、βは、差動対トランジスタのＩＶ特性や電圧ＶＡ及びＶＢ間の電圧差範囲に依存して最適値は異なる。

【0069】

よって、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞として、図２Ａの基本仕様にて示すものに対して図２Ｂに示す補正を施したものを採用することで、差動対トランジスタの相互コンダクタンスの変動に伴う出力電圧信号Ｖｏｕｔの出力誤差が低減される。

【0070】

したがって、図１に示すデジタルアナログ変換器１００＿１に含まれる各差動対に流すテイル電流比として、図２Ａに示す基本仕様に対して図２Ｂに示すように補正を施したものを採用することで、出力誤差の低下を招くことなくデジタルアナログ変換器の省面積化を実現することが可能となる。

【0071】

なお、差動増幅器１０＿１に含まれるカレントミラー回路２０としては、図１に示す構成に限らず、例えばカスコード型等の任意のカレントミラー回路を採用しても良い。

【0072】

また、差動増幅器１０＿１に含まれる差動対（１１＿１，１２＿１）～（１１＿２^Ｋ，１２＿２^Ｋ）としては、図１に示すＮチャネル型の差動対に代えて、Ｐチャネル型の差動対や、Ｎチャネル型のトランジスタ及びＰチャネル型のトランジスタで対を為す両導電型の差動対を採用しても良い。

【0073】

また、図２Ａ及び図２Ｂでは、（Ｋ＋１）ビットの各デジタルコードを、電圧ＶＡ及びＶＢ間を２の（Ｋ＋１）乗個に分割した電圧レベルのうち、電圧ＶＡを除いた電圧ＶＢまでの２の（Ｋ＋１）乗個の電圧レベルに割り当てた仕様例で説明したが、（Ｋ＋１）ビットの各デジタルコードを、電圧ＶＡを含み電圧ＶＢを除く２の（Ｋ＋１）乗個の電圧レベルに割り当てた仕様に置き換えることも可能である。

【0074】

以下の各実施例においても説明の便宜上、図１と同様な２のＫ乗個のＮチャネル型の差動対を備えた差動増幅器の構成例、及び、図２Ａ、図２Ｂと同様な（Ｋ＋１）ビットの各デジタルコードを、電圧ＶＡを除いた２の（Ｋ＋１）乗個の電圧レベルに割り当てた仕様例で説明するが、上記したような差動増幅器の部分的置換やデジタルコードの割り当ての置換が同様に可能であることは勿論である。

【実施例0075】

図３は、本発明に係る第２の実施例によるデジタルアナログ変換器１００＿２の構成を示す回路図である。

【0076】

デジタルアナログ変換器１００＿２は、２ビットのデジタルデータ信号ＤＴを受け、これを出力電圧信号Ｖｏｕｔに変換して出力する。デジタルアナログ変換器１００＿２は、デコーダ５０＿２及び差動増幅器１０＿２を含む。

【0077】

デコーダ５０＿２は、２ビット（Ｄ０、Ｄ１）のデジタルデータ信号ＤＴと共に互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デコーダ５０＿２は、デジタルデータ信号ＤＴに基づき、２つの電圧ＶＡ及びＶＢを、差動増幅器１０＿２の入力端子ｔ＜１＞及びｔ＜２＞に夫々割り当てる組合せを選択する。デコーダ５０＿２は、この選択した組み合わせによる、夫々が電圧ＶＡ及びＶＢのうちの一方を示す入力電圧Ｖ＜１＞及びＶ＜２＞を、差動増幅器１０＿２の非反転入力端子である入力端子ｔ＜１＞及びｔ＜２＞に供給する。

【0078】

差動増幅器１０＿２は、電圧ＶＡ及びＶＢ間を直線近似によって分割した４個の電圧レベルのうちで、２ビットのデジタルデータ信号ＤＴに対応する１の電圧レベルを増幅し、その増幅結果を出力電圧信号Ｖｏｕｔとして出力する。差動増幅器１０＿２は、各々にテイル電流が供給され、各出力対が共通に接続されている２つの同一導電型（図３はＮチャネル型）の差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）と、テイル電流制御回路１３Ａと、カレントミラー回路２０と、増幅段３０と、を含む。

【0079】

カレントミラー回路２０は、ゲート同士が接続されており、且つ同一のサイズを有するＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ１１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ１２に接続されている。ノードｎ１１、ｎ１２は、差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々の出力対にそれぞれ接続されている。かかる構成により、カレントミラー回路２０は、差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）の共通負荷として動作する。

【0080】

差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々の反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１２＿１及び１２＿２各々のゲートには、出力電圧信号Ｖｏｕｔが帰還入力されている。差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々の非反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１１＿１及び１１＿２各々のゲートは、入力端子ｔ＜１＞及びｔ＜２＞に接続されている。すなわち、差動対トランジスタ１１＿１及び１１＿２各々のゲートには、夫々が電圧ＶＡ又はＶＢを有する入力電圧Ｖ＜１＞及びＶ＜２＞が供給される。

【0081】

トランジスタ１１＿１及び１１＿２は同一のトランジスタ特性を有し、夫々のドレインはノードｎ１１によって共通に接続されている。トランジスタ１２＿１及び１２＿２は同一のトランジスタ特性を有し、夫々のドレインはノードｎ１２によって共通に接続されている。すなわち、差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）は出力対同士が共通接続された並列形態の接続構成とされている。差動対（１１＿１、１２＿１）及び（１１＿２、１２＿２）各々のトランジスタのソース同士が互いに接続されており、夫々が個別にテイル電流制御回路１３Ａに接続されている。

【0082】

テイル電流制御回路１３Ａは、差動対（１１＿１、１２＿１）に流すテイル電流を生成する電流源１３＿１、及び差動対（１１＿２、１２＿２）に流す電流を生成する電流源１３＿２を含む。電流源１３＿１は、差動対（１１＿１、１２＿１）のテイル、つまり差動対トランジスタのドレイン、及び低位電源電圧ＶＳＳＡ（例えば０Ｖ）の供給ライン間に接続されている。電流源１３＿２は、差動対（１１＿２、１２＿２）のテイル、つまり差動対トランジスタのドレイン、及び低位電源電圧ＶＳＳＡ（例えば０Ｖ）の供給ライン間に接続されている。

【0083】

電流源１３＿１及び１３＿２は、可変電流源であり、デジタルデータ信号ＤＴに基づき、夫々が流すテイル電流の電流比が可変である。かかる構成により、電流源１３＿１は、デジタルデータ信号ＤＴによって設定されたテイル電流比ｍ＜１＞に基準電流値Ｉｏを乗算した電流ｍ＜１＞Ｉｏをテイル電流として差動対（１１＿１、１２＿１）に流す。電流源１３＿２は、デジタルデータ信号ＤＴによって設定されたテイル電流比ｍ＜２＞に基準電流値Ｉｏを乗算した電流ｍ＜２＞Ｉｏをテイル電流として、差動対（１１＿２、１２＿２）に流す。

【0084】

尚、デジタルアナログ変換器１００＿２は、図１に示すデジタルアナログ変換器１００＿１の差動増幅器１０＿１に含まれる差動対の数を２つ、つまりＫ＝１としたものであり、その基本動作は上述したデジタルアナログ変換器１００＿１と同様である。

【0085】

以下に、デジタルアナログ変換器１００＿２におけるテイル電流比の補正の具体的な形態について図４Ａ、図４Ｂ、図５Ａ～図５Ｃを参照しつつ説明する。

【0086】

図４Ａは、デジタルアナログ変換器１００＿２の基本仕様を示す図である。

【0087】

図４Ａに示す基本仕様では、２ビット（Ｄ１、Ｄ０）のデジタルデータ信号ＤＴに基づきデコーダ５０＿２が差動増幅器１０＿２の２系統の非反転入力端に供給する入力電圧Ｖ＜１＞及びＶ＜２＞に夫々割り当てる２つの電圧（ＶＡ、ＶＢ）の組合せと、テイル電流比ｍ＜１＞及びｍ＜２＞と、出力電圧信号Ｖｏｕｔとの関係を表す。なお、２ビット（Ｄ１、Ｄ０）の各デジタルコードを、電圧ＶＡ及び電圧ＶＢを４分割した電圧レベルのうちの電圧ＶＡを除く４個の電圧レベルに割り当てた仕様例を示す。

【0088】

図４Ａにおけるテイル電流比ｍ＜１＞及びｍ＜２＞は、図２Ａにおける可変制御の対象となるテイル電流比ｍ＜１＞及びｍ＜２^Ｋ＞に対応する。

【0089】

また、図４Ａに示す基本仕様では、２つの電圧（ＶＡ、ＶＢ）を電圧レベル（４．０８ボルト、４．００ボルト）としている。

【0090】

ここで、差動増幅器１０＿２から出力される出力電圧信号Ｖｏｕｔの期待値は、以下の如き直線近似の式で表される。

【0091】

Ｖｏｕｔ＝（ｍ＜１＞Ｖ１＋ｍ＜２＞Ｖ２）／（ｍ＜１＞＋ｍ＜２＞）
よって、電圧レベル４．００及び４．０８の間を直線近似にて４分割した際における、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの期待値は、図４Ａに示すように、
４．００ボルト、
４．０２ボルト、
４．０４ボルト、
４．０６ボルト、
４．０８ボルト、
となる。

【0092】

ところで、図４Ａに示す入力電圧Ｖ＜１＞、Ｖ＜２＞、テイル電流比ｍ＜１＞及びｍ＜２＞を用いて実際に差動増幅器１０＿２を動作させて得られる、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）は、
４．０００６６４ボルト、
４．０２４７３９ボルト、
４．０４０８３１ボルト、
４．０５６６９６ボルト、
４．０８０６６０ボルト、
となる。また、図４Ａにおいて、出力電圧信号Ｖｏｕｔの期待値の各々に対し、出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）から出力電圧信号Ｖｏｕｔの期待値を差し引いた出力誤差Ｖｏｆｆｓを図５Ａに示す。なお図５Ａでは、差動増幅器の固有出力誤差として、各期待値に対して一律にプラス約０．７ミリボルトの出力誤差を含む。

【0093】

すなわち、図４Ａ及び図５Ａに示すように、出力電圧信号Ｖｏｕｔには、期待値の各々に対して、それよりも大又は小となるプラスマイナス約４ミリボルトの出力誤差Ｖｏｆｆｓが生じる。

【0094】

そこで、期待値毎に、その期待値よりも出力電圧信号Ｖｏｕｔの電圧レベルが小さく（大きく）なる出力誤差が生じる場合にはその期待値よりも電圧レベルを大きく（小さく）する、図５Ｂに示すような出力誤差を強制的に生じさせる補正を、図４Ａに示すテイル電流比ｍ＜１＞及びｍ＜２＞に施す。

【0095】

具体的には、図４Ｂに示すように、図４Ａの基本仕様にて示されるテイル電流比「１」には補正値αとして「０．２」を減算し、テイル電流比「３」には補正値αとして「０．２」を加算する。また、図５Ｂに、補正後のテイル電流比を用いた出力電圧信号Ｖｏｕｔの近似式の演算結果に対する出力誤差Ｖｏｆｆｓを示す。図５Ｂより、上述したテイル電流比の補正が、図５Ａに示す出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）の出力誤差と逆方向の出力誤差を生じることがわかる。

【0096】

これにより、図４Ｂに示す入力電圧Ｖ＜１＞、Ｖ＜２＞、及び補正後のテイル電流比ｍ＜１＞、ｍ＜２＞を用いて実際に差動増幅器１０＿２を動作させた際に得られる、デジタルデータ信号ＤＴのデジタルコード毎の出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）は、
４．０００６６４ボルト、
４．０２０９５６ボルト、
４．０４０８２３ボルト、
４．０６０５０６ボルト、
４．０８０６６０ボルト、
となる。また、図４Ｂにおいて、出力電圧信号Ｖｏｕｔの期待値の各々に対し、出力電圧信号Ｖｏｕｔの電圧レベル（ＳＩＭ値）から出力電圧信号Ｖｏｕｔの期待値を差し引いた出力誤差Ｖｏｆｆｓを図５Ｃに示す。

【0097】

すなわち、図４Ｂ及び図５Ｃに示すように、出力電圧信号Ｖｏｕｔにおける期待値の各々に対する出力誤差Ｖｏｆｆｓは、テイル電流比の補正前の図４Ａ及び図５Ａに比べて十分小さくなる。つまり、期待値に対する誤差幅が補正前の約４ミリボルトから約０．２ミリボルトに低下する。

【0098】

図６Ａは、図４Ａに示す基本仕様に図４Ｂに示すテイル電流比の補正を施した仕様でテイル電流制御回路１３Ａを実現する場合に採用される回路図である。

【0099】

図６Ａに示す構成では、テイル電流制御回路１３Ａは、電流源トランジスタＱ１１～Ｑ１３、及びトランジスタスイッチＳＷ１～ＳＷ６を含む。

【0100】

電流源トランジスタＱ１１は、バイアス電圧信号ＢＳ１を自身のゲートで受けることで、図４Ａに示す基本仕様でのテイル電流比「１」から補正値αを減算したテイル電流比「１－α」に対応した定電流Ｉａを生成する。電流源トランジスタＱ１２は、バイアス電圧信号ＢＳ２を自身のゲートで受けることで、図４Ａに示す基本仕様でのテイル電流比「１」に補正値αを加算したテイル電流比「１＋α」に対応した定電流Ｉｂを生成する。電流源トランジスタＱ１３は、バイアス電圧信号ＢＳ３を自身のゲートで受けることで、図４Ａに示す基本仕様でのテイル電流比「２」に対応した定電流Ｉｃを生成する。

【0101】

トランジスタスイッチＳＷ１及びＳＷ２は、デジタルデータ信号ＤＴのビットＤ１に応じてオンオフ制御され、トランジスタスイッチＳＷ３及びＳＷ４は当該ビットＤ１の反転ビットＸＤ１に応じてオンオフ制御される。トランジスタスイッチＳＷ５は、デジタルデータ信号ＤＴのビットＤ０に応じてオンオフ制御され、トランジスタスイッチＳＷ６は当該ビットＤ０の反転ビットＸＤ０に応じてオンオフ制御される。

【0102】

すなわち、図６Ａに示す構成では、デジタルデータ信号ＤＴに基づき、電流源トランジスタＱ１１～Ｑ１３の各々に流す電流の経路をトランジスタスイッチＳＷ１～ＳＷ６にて選択することで、テイル電流ｍ＜１＞Ｉｏ及びｍ＜２＞Ｉｏを生成する。そして、図４Ｂに示すように、デジタルデータ信号ＤＴのデジタルコード毎にテイル電流比ｍ＜１＞、ｍ＜２＞は、「１－α」、「２」、「３＋α」の３レベルに変更制御される。

【0103】

図６Ｂは、図６Ａとは別の回路構成の一例を示す回路図である。

【0104】

尚、図６Ｂに示す構成では、図６Ａに示す電流源トランジスタＱ１３に代えて、バイアス電圧信号ＢＳ１をゲートで受ける電流源トランジスタＱ１３ａ、及びバイアス電圧信号ＢＳ２をゲートで受ける電流源トランジスタＱ１３ｂを採用した点を除く他の構成は図６Ａに示すものと同一である。図６Ｂは、図６Ａより電流源トランジスタの数が増えるが、バイアス電圧信号の種類を削減した構成である。