特開 2024-108317 サイリスター回路及び回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108317

(43)【公開日】2024-08-13

(54)【発明の名称】サイリスター回路及び回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240805BHJP

   H01L 21/8234 20060101ALI20240805BHJP

   H01L 27/06 20060101ALI20240805BHJP

【ＦＩ】

H01L27/04 H

H01L27/04 A

H01L27/06 102A

H01L27/06 311C

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023012626

(22)【出願日】2023-01-31

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】池田 益英

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038BH06

5F038BH07

5F038BH13

5F038CA02

5F038EZ20

5F048CC10

5F048CC18

(57)【要約】

【課題】チップ面積の増大を抑えつつクランプ電圧の増大を抑制できるサイリスター回路の提供。
【解決手段】サイリスター回路１は、アノード領域４０２とカソード領域４０３と不純物領域５０３と第１ゲート領域４０１と第２ゲート領域４０４を含む。アノード領域４０２は、第１導電型の第１ウェル５０５に設けられ、アノードラインＬ１に電気的に接続される。カソード領域４０３は、第２導電型の第２ウェル５０６に設けられ、カソードラインＬ２に電気的に接続される。不純物領域５０３は、第２ウェル５０６に設けられ、抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続される第１導電型の領域である。不純物領域５０３は、アノード領域４０２及びカソード領域４０３と第２ゲート領域４０４との間に配置される。
【選択図】 図１

【特許請求の範囲】

【請求項1】

第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される第２導電型のアノード領域と、
前記第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される前記第１導電型のカソード領域と、
前記第２ウェルに設けられ、抵抗を介して前記アノードラインに電気的に接続される前記第１導電型の不純物領域と、
前記第１ウェルに設けられ、前記抵抗を介して前記アノードラインに電気的に接続される前記第１導電型の第１ゲート領域と、
前記第２ウェルに設けられ、前記カソードラインに電気的に接続される前記第２導電型の第２ゲート領域と、
を含み、
前記不純物領域は、前記アノード領域及び前記カソード領域と前記第２ゲート領域との間に配置されることを特徴とするサイリスター回路。

【請求項2】

請求項１に記載のサイリスター回路において、
前記第２ゲート領域は、第２抵抗を介して前記カソードラインに電気的に接続されることを特徴とするサイリスター回路。

【請求項3】

請求項１に記載のサイリスター回路において、
前記不純物領域と前記カソード領域との間に設けられるゲート電極を含み、
前記不純物領域は、前記ゲート電極を有するトランジスターのドレインであり、
前記カソード領域は、前記トランジスターのソースであることを特徴とするサイリスター回路。

【請求項4】

請求項１に記載のサイリスター回路において、
前記不純物領域は、前記第２ウェルをベースとするバイポーラトランジスターのコレクターであり、
前記カソード領域は、前記バイポーラトランジスターのエミッターであることを特徴とするサイリスター回路。

【請求項5】

第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される第２導電型のアノード領域と、
前記第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される前記第１導電型のカソード領域と、
前記第１ウェルに設けられ、抵抗を介して前記カソードラインに電気的に接続される前記第２導電型の不純物領域と、
前記第１ウェルに設けられ、前記アノードラインに電気的に接続される前記第１導電型の第１ゲート領域と、
前記第２ウェルに設けられ、前記抵抗を介して前記カソードラインに電気的に接続される前記第２導電型の第２ゲート領域と、
を含み、
前記不純物領域は、前記アノード領域及び前記カソード領域と前記第１ゲート領域との間に配置されることを特徴とするサイリスター回路。

【請求項6】

請求項５に記載のサイリスター回路において、
前記第１ゲート領域は、第２抵抗を介して前記アノードラインに電気的に接続されることを特徴とするサイリスター回路。

【請求項7】

請求項５に記載のサイリスター回路において、
前記不純物領域と前記アノード領域との間に設けられるゲート電極を含み、
前記不純物領域は、前記ゲート電極を有するトランジスターのドレインであり、
前記アノード領域は、前記トランジスターのソースであることを特徴とするサイリスター回路。

【請求項8】

請求項５に記載のサイリスター回路において、
前記不純物領域は、前記第１ウェルをベースとするバイポーラトランジスターのコレクターであり、
前記アノード領域は、前記バイポーラトランジスターのエミッターであることを特徴とするサイリスター回路。

【請求項9】

請求項１乃至８のいずれか一項に記載のサイリスター回路において、
前記抵抗は、絶縁膜上に形成されたポリシリコン抵抗あることを特徴とするサイリスター回路。

【請求項10】

請求項１乃至８のいずれか一項に記載のサイリスター回路において、
前記第１ウェルと前記第２ウェルは、前記第１導電型のディープウェル上に設けられることを特徴とするサイリスター回路。

【請求項11】

請求項１乃至８のいずれか一項に記載のサイリスター回路において、
前記第１ウェルと前記第２ウェルを囲むように前記第２導電型の基板に設けられるリング状の前記第２導電型の第２不純物領域を含むことを特徴とするサイリスター回路。

【請求項12】

請求項１乃至８のいずれか一項に記載のサイリスター回路において、
前記アノードラインに電気的に接続される第１端子と、
前記カソードラインに電気的に接続される第２端子と、
前記アノードラインと前記カソードラインの間に設けられ、前記アノードラインから前記カソードラインへの方向を順方向とするダイオードと、
を含むことを特徴とする回路装置。

【請求項13】

請求項１２に記載の回路装置において、
前記サイリスター回路と前記ダイオードは、隣り合って配置されることを特徴とする回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、サイリスター回路及び回路装置等に関する。

【背景技術】

【0002】

特許文献１には、サイリスター回路を用いた保護素子が開示されている。当該保護素子においては、ＮＭＯＳのドレインを形成しているＮ型拡散領域は、サイリスターのアノードを形成しているＰ型拡散領域とカソードを形成しているＮ型拡散領域の間に配置され、かつドレインを形成しているＮ型拡散領域はＮウェルとＰウェルの境界に存在している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０－３１３１１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に開示された保護素子によれば、ＮＭＯＳのドレインを形成しているＮ型拡散領域は、サイリスターのアノードを形成しているＰ型拡散領域とカソードを形成しているＮ型拡散領域の間に配置されている。このため、アノードとカソードの間のＮウェルの距離は長くなり、Ｎウェルのウェル抵抗値が高くなる。従って、サージ電流が流れた際のクランプ電圧が高くなる可能性がある。また抵抗値を下げるために断面積を大きくするとチップ面積が大きくなってしまう。

【課題を解決するための手段】

【0005】

本開示の一態様は、第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される第２導電型のアノード領域と、前記第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される前記第１導電型のカソード領域、前記第２ウェルに設けられ、抵抗を介して前記アノードラインに電気的に接続される前記第１導電型の不純物領域と、前記第１ウェルに設けられ、前記抵抗を介して前記アノードラインに電気的に接続される前記第１導電型の第１ゲート領域と、前記第２ウェルに設けられ、前記カソードラインに電気的に接続される前記第２導電型の第２ゲート領域と、を含み、前記不純物領域は、前記アノード領域及び前記カソード領域と前記第２ゲート領域との間に配置されるサイリスター回路に関係する。

【0006】

また本開示の他の態様は、第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される第２導電型のアノード領域と、前記第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される前記第１導電型のカソード領域と、前記第１ウェルに設けられ、抵抗を介して前記カソードラインに電気的に接続される前記第２導電型の不純物領域と、前記第１ウェルに設けられ、前記アノードラインに電気的に接続される前記第１導電型の第１ゲート領域と、前記第２ウェルに設けられ、前記抵抗を介して前記カソードラインに電気的に接続される前記第２導電型の第２ゲート領域と、を含み、前記不純物領域は、前記アノード領域及び前記カソード領域と前記第１ゲート領域との間に配置されるサイリスター回路に関係する。

【0007】

また本開示の他の態様は、上記に記載のサイリスター回路において、前記アノードラインに電気的に接続される第１端子と、前記カソードラインに電気的に接続される第２端子と、前記アノードラインと前記カソードラインの間に設けられ、前記アノードラインから前記カソードラインへの方向を順方向とするダイオードと、を含む回路装置に関係する。

【図面の簡単な説明】

【0008】

【図1】本実施形態の第１構成例の断面視での概略図。

【図2】本実施形態の第１構成例の平面視での概略図。

【図3】本実施形態の第１構成例の等価回路図。

【図4】従来の構成例の断面視での概略図。

【図5】従来の他の構成例の断面視での概略図。

【図6】第１構成例の他の構成例の断面視での概略図。

【図7】本実施形態の第２構成例の断面視での概略図。

【図8】本実施形態の第３構成例の断面視での概略図。

【図9】本実施形態の第３構成例の等価回路と回路動作について説明する図。

【図10】本実施形態の第４構成例の断面視での概略図。

【図11】本実施形態の回路装置の第１構成例の等価回路図。

【図12】本実施形態の回路装置の第１構成例の平面視での概略図。

【図13】本実施形態の回路装置の第１構成例の断面視での概略図。

【図14】本実施形態の回路装置の第２構成例の等価回路図。

【図15】本実施形態の回路装置の第２構成例の断面視での概略図。

【図16】本実施形態の回路装置の第２構成例の平面視での概略図。

【図17】本実施形態の回路装置の第３構成例の断面視での概略図。

【発明を実施するための形態】

【0009】

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．サイリスター回路
図１に本実施形態のサイリスター回路１の基板構成を示す。図１は、基板２と基板２上に形成された素子を含むサイリスター回路１の第１構成例である。図１は、サイリスター回路１の第１構成例の断面視における概略図を示した図である。

【0011】

基板２は、例えばＳｉ基板であり、例えばＰ型の不純物元素がドープされたＳｉ基板を用いることができる。基板２のことを半導体基板ともいう。また図１に示すように、基板２を含む平面に対して下方を第１方向ＤＲ１とする。下方とは、基板２の厚み方向において表面から裏面に向かう方向である。第１方向ＤＲ１の反対方向、即ち基板２を含む平面に対して上方を第３方向ＤＲ３とする。即ち第１方向ＤＲ１、第３方向ＤＲ３は、半導体基板に直交する方向になっている。そして基板２を含む平面に沿う１方向を第２方向ＤＲ２とする。第２方向ＤＲ２は、後述の図２に示すように、例えば不純物領域５０３、アノード領域４０２、カソード領域４０３等が交互に並んで配置される方向に沿う方向を向いている。そして基板２を含む平面に沿う方向であって、第２方向ＤＲ２と直交する方向を第４方向ＤＲ４とする。平面視とは、第３方向ＤＲ３から基板２を見ることを指す。

【0012】

図１に示すように、本実施形態のサイリスター回路１は、アノード領域４０２とカソード領域４０３と不純物領域５０３と第１ゲート領域４０１と第２ゲート領域４０４を含む。

【0013】

アノード領域４０２は、Ｎ型の第１ウェル５０５の領域に設けられ、コンタクトＡＮを介してアノードラインＬ１に接続され、アノード端子Ｔ１に接続されている。アノード領域４０２は、例えばＰ型の不純物元素がドープされた不純物領域である。

【0014】

カソード領域４０３は、Ｐ型の第２ウェル５０６に設けられ、コンタクトＣＳを介してカソードラインＬ２に接続され、カソード端子Ｔ２に接続されている。カソード領域４０３は、例えばＮ型の不純物元素がドープされた不純物領域である。

【0015】

不純物領域５０３は、Ｐ型の第２ウェル５０６に設けられ、コンタクトＤと抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続され、アノード端子Ｔ１に接続されている。不純物領域５０３は、例えばＮ型の不純物元素がドープされた不純物領域である。

【0016】

第１ゲート領域４０１は、第１ウェル５０５の領域に設けられ、コンタクトＧ１と抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続され、アノード端子Ｔ１に接続されている。第１ゲート領域４０１は、例えばＮ型の不純物元素がドープされた不純物領域である。

【0017】

第２ゲート領域４０４は、第２ウェル５０６の領域に設けられ、コンタクトＧ２を介してカソードラインＬ２に電気的に接続され、カソード端子Ｔ２に接続されている。第２ゲート領域４０４は、例えばＰ型の不純物元素がドープされた不純物領域である。

【0018】

第１ウェル５０５は、図１に示すようにアノード領域４０２と第１ゲート領域４０１の第１方向ＤＲ１に設けられたＮ型の領域である。Ｎ型は第１導電型であり、Ｐ型が第２導電型である。第１ウェル５０５は、第１方向ＤＲ１側で、基板２と接している。第１ウェル５０５は第１ゲート領域４０１と同様に例えばＮ型であるが、その不純物濃度は第１ゲート領域４０１の濃度よりも低くなっている。このように第１ウェル５０５は、半導体基板に直交する方向を第１方向ＤＲ１としたとき、第１不純物領域の第１方向ＤＲ１に設けられる。

【0019】

第２ウェル５０６は、図１に示すようにカソード領域４０３、不純物領域５０３、第２ゲート領域４０４の第１方向ＤＲ１に設けられたＰ型の領域である。第１ウェル５０５は、第１方向ＤＲ１側で、基板２と接している。第２ウェル５０６は第２ゲート領域４０４と同様に例えばＰ型であるが、その不純物濃度は第２ゲート領域４０４の濃度よりも低くなっている。このように第２ウェル５０６は、半導体基板に直交する方向を第１方向ＤＲ１としたとき、第１不純物領域の第１方向ＤＲ１に設けられる。

【0020】

ゲート電極５０４は、第２ウェル５０６の領域において、カソード領域４０３と不純物領域５０３の間に設けられている。ゲート電極５０４は、例えばポリシリコン等の導電性材料によって構成される。図１に示すように、サイリスター回路１において、カソード領域４０３、不純物領域５０３、ゲート電極５０４、第２ウェル５０６を、ソース、ドレイン、ゲート、ＰウェルとするＮＭＯＳトランジスターＴＡ３が構成される。

【0021】

なお、ＮＭＯＳトランジスターＴＡ３のソースは、サイリスターのカソード領域４０３を兼用し、ＮＭＯＳトランジスターＴＡ３のサブストレートは、サイリスターの第２ゲート領域４０４を兼用している。またＮＭＯＳトランジスターＴＡ３のドレインに対応する不純物領域５０３は、メタル配線により第１ゲート領域４０１と接続され、抵抗Ｒｅｘ１を介してアノード端子Ｔ１と接続されている。ＮＭＯＳトランジスターＴＡ３のゲートに対応するゲート電極５０４は、メタル配線により、カソード領域４０３、第２ゲート領域４０４と接続されている。

【0022】

またアノード領域４０２と第１ウェル５０５と第２ウェル５０６は、それぞれをエミッター、ベース、コレクターとするＰＮＰバイポーラトランジスターＴＡ１とみなすことができる。カソード領域４０３、第２ウェル５０６、第１ウェル５０５は、それぞれをエミッター、ベース、コレクターとするＮＰＮバイポーラトランジスターＴＡ２とみなすことができる。

【0023】

図１に示すようにアノードラインＬ１は、サイリスター回路１のアノード端子Ｔ１に接続される。カソードラインＬ２は、サイリスター回路１のカソード端子Ｔ２に接続される。アノード端子Ｔ１及びカソード端子Ｔ２は、例えばサイリスター回路１を含む集積回路装置の端子であるが、これに限らず、集積回路装置の内部ノードであってもよい。アノードラインＬ１及びカソードラインＬ２は、集積回路装置の金属配線及びビアなどである。本実施形態において、アノード端子Ｔ１の電位がカソード端子Ｔ２の電位より高い状態で、サイリスター回路１が保護対象に接続される。以下、アノード端子Ｔ１の電位がカソード端子Ｔ２の電位より高いものとする。

【0024】

図２は本実施形態のサイリスター回路１の平面視における概略図である。即ち、図２は図１に示すサイリスター回路１を第３方向ＤＲ３側から見たときの概略図である。

【0025】

第１ウェル５０５は、平面視においては、図２の破線で示すように設けられている。そして、第１ウェル５０５の領域の中に第１ゲート領域４０１、アノード領域４０２が設けられている。平面視において、第１ウェル５０５の第２方向ＤＲ２には、第２ウェル５０６が設けられている。平面視において、第２ウェル５０６の領域の中に、カソード領域４０３、ゲート電極５０４、不純物領域５０３、第２ゲート領域４０４が設けられている。そして、第１ゲート領域４０１、アノード領域４０２、カソード領域４０３、ゲート電極５０４、不純物領域５０３及び第２ゲート領域４０４は、平面視において、例えば第２方向に沿って、第１ゲート領域４０１、アノード領域４０２、カソード領域４０３、ゲート電極５０４、不純物領域５０３、第２ゲート領域４０４の順に設けられている。

【0026】

図３に第１構成例のサイリスター回路１に対応する等価回路図を示す。図１に示すように、サイリスター回路１は、等価回路において電源電圧ＶＤＤに設定されたアノード端子Ｔ１とグランド電位に設定されたカソード端子Ｔ２を有する。そして、アノード端子Ｔ１に接続されたノードＮ１と、カソード端子Ｔ２に接続されたノードＮ２の間に、ＰＮＰＮ構造のサイリスターと、ＮＭＯＳトランジスターＴＡ３が並列に設けられている。サイリスターについては、前述のＰＮＰバイポーラトランジスターＴＡ１、ＮＰＮバイポーラトランジスターＴＡ２を含むものとみなすことができる。

【0027】

抵抗Ｒｅｘ１はサイリスターのうち、ＰＮＰバイポーラトランジスターＴＡ１にあたる部分のエミッターとベースの間に設けられる。そしてウェル抵抗Ｒｎ１、Ｒｎ２は、抵抗Ｒｅｘ１とＮＰＮバイポーラトランジスターＴＡ２のコレクターに対応する部分の間に直列に存在する。なおウェル抵抗は、例えば図１に示すサイリスター回路１で第１ウェル５０５や第２ウェル５０６などを流れる電流経路で発生する抵抗である。またウェル抵抗Ｒｐ１、Ｒｐ２は、ＰＮＰバイポーラトランジスターＴＡ１のコレクターに対応する部分と、ＶＳＳに設定されたカソード端子Ｔ２の間に直列に存在する。

【0028】

ウェル抵抗について補足すると、ウェル抵抗Ｒｎ１は、第１ゲート領域４０１からアノード領域４０２の直下までのＮウェルの寄生抵抗に対応する。ウェル抵抗Ｒｎ２は、アノード領域４０２の直下から第１ウェル５０５と第２ウェル５０６の境界までの第１ウェル５０５の寄生抵抗に対応する。ウェル抵抗Ｒｐ１は、第２ゲート領域４０４からカソード領域４０３の直下までの第２ウェル５０６の寄生抵抗に対応する。ウェル抵抗Ｒｐ２は、カソード領域４０３の直下から第１ウェル５０５と第２ウェル５０６の境界までの第２ウェル５０６の寄生抵抗に対応する。

【0029】

図３に示す第１構成例の等価回路の動作について説明する。まず、アノード端子Ｔ１に正のサージ電圧が印加され、又はカソード端子Ｔ２に負のサージ電圧が印加された場合、アノード端子Ｔ１とカソード端子Ｔ２の間に設けられるＮＭＯＳトランジスターＴＡ３に電圧が印加される。具体的には、ＮＭＯＳトランジスターＴＡ３のドレインと、第２ウェル５０６の間に、ドレインと第２ウェル５０６によるＰＮ接合の降伏電圧を超える電圧が印加され、ドレインとＰウェルによるＰＮ接合が降伏する。これにより、サイリスター回路１のスナップバック動作が開始する。当該リーク電流は、図３の矢印（１）に示すように、アノード端子Ｔ１から、ノードＮ１、ＮＭＯＳトランジスターＴＡ３を経由して、ノードＮ２へ流れる電流経路でカソード端子Ｔ２へと流れる。

【0030】

ＮＭＯＳトランジスターＴＡ３に流れるリーク電流はノードＮ１に設けられた抵抗Ｒｅｘ１を流れるため、サイリスターのうち、ＰＮＰバイポーラトランジスターＴＡ１に対応する部分のベース電位はアノード端子Ｔ１の電位のＶＤＤに比べて抵抗Ｒｅｘ１とウェル抵抗Ｒｎ２での電圧降下の分だけ小さくなる。これにより、矢印（２）に示すベース電流が流れてＰＮＰバイポーラトランジスターＴＡ１はオンし、矢印（３）に示すコレクター電流が流れる。

【0031】

矢印（３）に示すコレクター電流は、ウェル抵抗Ｒｐ２、Ｒｐ１を経由してカソード端子Ｔ２へと流れる。このとき、ＮＰＮバイポーラトランジスターＴＡ２のベース電位は、ＰＮＰバイポーラトランジスターＴＡ１のコレクター電流がウェル抵抗Ｒｐ１を流れる際の電圧降下の分だけカソード端子Ｔ２の電位よりも高くなる。このため、矢印（４）に示すベース電流が流れてＮＰＮバイポーラトランジスターＴＡ２はオンし、矢印（５）に示すコレクター電流が流れるようになる。このようにしてＰＮＰＮ構造のサイリスターがオンし、サイリスター回路１は、サイリスターを流れる電流によって被保護素子を静電破壊から保護することができる。

【0032】

図３において、ＮＭＯＳトランジスターＴＡ３にサージ電圧に基づく電圧が印加され、降伏電流が発生し、これに起因してサイリスター回路１はオンする。このことから、ＮＭＯＳトランジスターＴＡ３をサイリスター回路１のトリガーデバイスともいう。第１構成例においては、ＮＭＯＳトランジスターＴＡ３をトリガーデバイスとして用いているが、トリガーデバイスはバイポーラトランジスター等、その他の素子であってもよい。

【0033】

以上のように本実施形態のサイリスター回路１は、アノード領域４０２とカソード領域４０３と不純物領域５０３と第１ゲート領域４０１と第２ゲート領域４０４を含む。アノード領域４０２は、Ｎ型の第１ウェル５０５に設けられ、アノードラインＬ１に電気的に接続される。カソード領域４０３は、Ｐ型の第２ウェル５０６に設けられ、カソードラインＬ２に電気的に接続される。不純物領域５０３は、第２ウェル５０６に設けられ、抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続されるＮ型の領域である。第１ゲート領域４０１は、第１ウェル５０５に設けられ、抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続されるＮ型の領域である。第２ゲート領域４０４は、第２ウェル５０６に設けられ、カソードラインＬ２に電気的に接続されるＰ型の領域である。不純物領域５０３は、アノード領域４０２及びカソード領域４０３と第２ゲート領域４０４との間に配置される。

【0034】

本実施形態によれば、Ｐ型のアノード領域４０２はＮ型の第１ウェル５０５に設けられ、Ｎ型のカソード領域４０３はＰ型の第２ウェル５０６に設けられる。そして、Ｎ型の第１ウェル５０５とＰ型の第２ウェル５０６は隣接して設けられる。このためアノード領域４０２、第１ウェル５０５、第２ウェル５０６、カソード領域４０３によりＰＮＰＮサイリスターが構成される。このとき、アノード領域４０２、第２ウェル５０６及びカソード領域４０３、第１ウェル５０５を、それぞれエミッター、コレクター、ベースをとするＰＮＰバイポーラトランジスターＴＡ１が構成され、カソード領域４０３、第１ウェル５０５、第２ウェル５０６を、それぞれエミッター、コレクター、ベースをとするＮＰＮバイポーラトランジスターＴＡ２が構成されるものとみなすことができる。

【0035】

Ｎ型の不純物領域５０３にはアノード端子Ｔ１から正の電圧が印加され、Ｐ型の第２ウェル５０６にはカソード端子Ｔ２からカソード領域４０３を介してグランド電位が印加される。このため、不純物領域５０３と第２ウェル５０６を含むＰＮ接合には逆バイアスの電圧がかかる。そして、アノード端子Ｔ１の正の電位を大きくすると、ＰＮダイオードは降伏し、降伏電流は抵抗Ｒｅｘ１を流れ、降伏電流に応じた電圧降下が生じる。このため、ＰＮＰバイポーラトランジスターＴＡ１のベース電位は、抵抗Ｒｅｘ１を流れる降伏電流による電圧降下の分だけ小さくなり、ＰＮＰバイポーラトランジスターＴＡ１がオンする。

【0036】

またＰＮＰバイポーラトランジスターＴＡ１がオンすることで、ＰＮＰバイポーラトランジスターＴＡ１のエミッターとコレクターの間にコレクター電流が流れる。そして、コレクター電流は、ウェル抵抗Ｒｐ２、Ｒｐ１を流れ、アノード領域４０２に流れる。このため、ＮＰＮバイポーラトランジスターＴＡ２のベース電位は、グランド電位からウェル抵抗Ｒｐ１での電圧降下の分だけ電位が大きくなる。これにより、ＮＰＮバイポーラトランジスターＴＡ２もオンする。

【0037】

また不純物領域５０３は、アノード領域４０２及びカソード領域４０３と第２ゲート領域４０４との間に配置されるため、アノード領域４０２とカソード領域４０３の間に不純物領域５０３は設けられなくなる。このため、アノード領域４０２とカソード領域４０３の距離を短くすることができ、ＰＮＰバイポーラトランジスターＴＡ１とＮＰＮバイポーラトランジスターＴＡ２の電流経路は短くなり、サイリスター回路１のオン抵抗を下げることができる。従って、サイリスターがオンした場合のオン抵抗を小さくすることができ、サージ電流が流れたときのクランプ電圧を下げ、被保護デバイスを確実に保護できるようになる。

【0038】

また本実施形態のサイリスター回路１は、不純物領域５０３とカソード領域４０３との間に設けられるゲート電極５０４を含む。不純物領域５０３は、ゲート電極５０４を有するトランジスターのドレインであり、カソード領域４０３は、トランジスターのソースである。

【0039】

このようにすれば、ゲート電極５０４は不純物領域５０３とカソード領域４０３の間に設けられるため、カソード領域４０３、不純物領域５０３、ゲート電極５０４、第２ウェル５０６をそれぞれ、ソース、ドレイン、ゲート、ウェルとするＮＭＯＳトランジスターＴＡ３を設けることができる。そして、カソード端子Ｔ２をグランドに設定することで、ＮＭＯＳトランジスターＴＡ３のソース、ゲートにあたるカソード領域４０３、ゲート電極５０４をグランドに設定できる。またアノード端子Ｔ１を正の電位に設定することで、ＮＭＯＳトランジスターＴＡ３のドレインにあたる不純物領域５０３を正の電位に設定できる。従って、ＮＭＯＳトランジスターＴＡ３のドレイン、第２ウェル５０６間の寄生ダイオードに逆バイアスが印加された状態となり、その寄生ダイオードが降伏することで、サイリスターのスナップバック動作のトリガーになる。

【0040】

また本実施形態のサイリスター回路１では、抵抗Ｒｅｘ１は、絶縁膜上に形成されたポリシリコン抵抗ある。このようにすれば、ポリシリコン抵抗を利用して抵抗Ｒｅｘ１を構成できる。

【0041】

図４は、特許文献１に開示される保護素子を用いたサイリスター回路１の一例の断面視における概略図である。図４に示す従来の構成例では、図１に示す第１構成例と異なり、不純物領域５０３がアノード領域４０２とカソード領域４０３の間に設けられている。そして、不純物領域５０３は第１ウェル５０５と第２ウェル５０６の間に跨って配置されている。このように第１構成例で説明したトリガーデバイスとしてのＮＭＯＳトランジスターＴＡ３のドレインに対応する不純物領域５０３を、アノード領域４０２とカソード領域４０３の間に設けている点が第１構成例と異なっている。なお、図４に示す従来例においても、図１等に示す第１構成例と同様に、ＮＭＯＳトランジスターＴＡ３のソースであるカソード領域４０３は、サイリスター４００のカソード領域４０３と兼用になっている。

【0042】

図４に示す従来の構成例では、サイリスター４００のアノード領域４０２とカソード領域４０３の間の距離４０７は、第１構成例におけるアノード領域４０２とカソード領域４０３の間の距離４１７と比較して長いため、第１ウェル５０５のウェル抵抗Ｒｎ２と、第２ウェルのウェル抵抗Ｒｐ２は、第１構成例におけるウェル抵抗Ｒｎ２、Ｒｐ２よりも高い抵抗値になる。

【0043】

また図３で説明した通り、サイリスターがオンすると、ＰＮＰバイポーラトランジスターＴＡ１とＮＰＮバイポーラトランジスターＴＡ２のエミッター、コレクター間に電流が流れる。即ち、図４に示す断面の概略図において、アノード領域４０２からウェル抵抗Ｒｎ２、ウェル抵抗Ｒｎ２からウェル抵抗Ｒｐ２、ウェル抵抗Ｒｐ２からカソード領域４０３の順序に電流が流れる。以上により、サイリスターがオンした後のオン抵抗はウェル抵抗Ｒｎ２、Ｒｐ２が主要因になっているため、サイリスター４００のオン抵抗は、第１構成例のサイリスターのオン抵抗よりも高くなる。サイリスターのオン抵抗が高くなると、サージ電流が流れたときのクランプ電圧が高くなるため、被保護デバイスが静電破壊に至るリスクが高くなる。

【0044】

図５は、特許文献１に開示される保護素子を用いたサイリスター回路１の他の一例の断面視における概略図である。図５に示す例は、図４に示す従来例と異なり、トリガーデバイスであるＮＭＯＳトランジスターがサイリスター４００とは独立に設けられている。このような構成にすれば、ウェル抵抗Ｒｎ２、Ｒｐ２の抵抗値が大きくなることを回避することはできるが、トリガーデバイスを独立して設けた分だけサイリスター回路全体の面積が大きくなるという課題がある。

【0045】

本実施形態では、サイリスターのアノード領域とカソード領域の距離を最小距離に保ちつつ、例えば図１に示すＮＭＯＳトランジスターＴＡ３のようなトリガー用デバイスが設けられる。そして、トリガー用デバイスの拡散領域、例えばＭＯＳトランジスターであればソース、バイポーラトランジスターであればエミッターは、サイリスターのアノード領域、またはカソード領域と兼用されている。

【0046】

図１に本実施形態の第１構成例では、不純物領域５０３と第２ゲート領域４０４を、カソード領域４０３を基準に、アノード領域４０２とは逆側に設けるようにしてＮＭＯＳトランジスターＴＡ３を形成し、抵抗Ｒｅｘ１が設けられている。またサイリスター回路１のアノード領域４０２とカソード領域４０３の距離５１７は、図５に示す従来の構成例におけるアノード領域４０２とカソード領域４０３の距離４１７と同じであるため、サイリスターのオン抵抗も同じとなる。以上よりチップ面積を増大させることなく、特許文献１に記載されるサイリスターよりもオン抵抗を下げることができる。従って、サージ電流が流れた場合のクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることが可能になる。

【0047】

２．サイリスター回路のその他の構成例
図６は、第１構成例の他の構成例の断面視における概略図である。本実施形態では、第１構成例と基本的には同じ構成であるが、第２ゲート領域４０４は、コンタクトＧ２を介して第２抵抗Ｒｅｘ２と接続されている。第２ゲート領域４０４をメタル配線で直接、カソード端子Ｔ２へ接続することなく、第２抵抗Ｒｅｘ２を介して接続することにより、サイリスターがオンしやすくなる。即ち、図３に示す等価回路において、ウェル抵抗Ｒｐ１とカソードラインＬ２との間に第２抵抗Ｒｅｘ２が挿入されるので、矢印（３）に示す電流が流れたときにＮＰＮバイポーラトランジスターＴＡ２のベース－エミッター間電圧が高くなりやすい。これにより、ＮＰＮバイポーラトランジスターＴＡ２はオンしやすくなり、矢印（４）に示すＮＰＮバイポーラトランジスターＴＡ２のベース電流は流れやすくなる。

【0048】

そして、例えば抵抗Ｒｅｘ１を５～２０Ω、第２抵抗Ｒｅｘ２を１００Ω～１ｋΩに設定することで、第１ウェル５０５と第２ウェル５０６のウェル抵抗の抵抗値やそのバラツキによらず、安定したサイリスター回路１の動作を実現できるようになる。

【0049】

即ち本実施形態のサイリスター回路１では、第２ゲート領域４０４は、第２抵抗Ｒｅｘ２を介してカソードラインＬ２に電気的に接続される。

【0050】

このようにすれば、Ｎ型の不純物領域５０３とＰ型の第２ウェル５０６のＰＮ接合に降伏電流が流れた場合に、降伏電流は第２ゲート領域４０４とカソード領域４０３の間に設けられる第２抵抗Ｒｅｘ２を流れるため、第２抵抗Ｒｅｘ２を流れる降伏電流による電圧降下分だけ、ＮＰＮバイポーラトランジスターＴＡ２のベース電位は大きくなる。従って、ＮＰＮバイポーラトランジスターＴＡ２のベース電位を低くすることが容易になり、ＮＰＮバイポーラトランジスターＴＡ２はオンしやすくなる。よって、サイリスター回路１のクランプ電圧を下げることができる。

【0051】

図７は本実施形態の第２構成例である。第２構成例は、図１等に示す第１構成例において、ゲート電極５０４を設けていない場合の構成例である。即ち、第１構成例ではトリガーデバイスとしてＮＭＯＳトランジスターＴＡ３が設けられていたが、第２構成例ではトリガーデバイスとしてＮＰＮバイポーラトランジスターＴＡ４が設けられている。なおＮＰＮバイポーラトランジスターＴＡ４のエミッターは、サイリスターのカソードであるカソード領域４０３を兼用し、ＮＰＮバイポーラトランジスターＴＡ４のベースは、サイリスター回路１の第２ゲート領域４０４を兼用している。またＮＰＮバイポーラトランジスターＴＡ４のコレクターである不純物領域５０３は、メタル配線により、第１ゲート領域４０１と接続されており、抵抗Ｒｅｘ１を介してアノードラインＬ１によりアノード端子Ｔ１と接続されている。第２ゲート領域４０４は、第２抵抗Ｒｅｘ２を介してカソードラインＬ２によりカソード端子Ｔ２と接続している。第２構成例において、アノード領域４０２とカソード領域４０３の距離５１７は、第１構成例の場合と変わらない。従って、チップ面積を増大させることなく、図４に示す従来の構成例と比較してウェル抵抗などによるオン抵抗を下げることができるため、サージ電流が流れたときのクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることができる。

【0052】

また本実施形態のサイリスター回路１では、不純物領域５０３は、第２ウェル５０６をベースとするバイポーラトランジスターのエミッターであり、カソード領域４０３は、バイポーラトランジスターのコレクターである。

【0053】

このようにすれば、バイポーラトランジスターのエミッターにあたる不純物領域５０３にアノード端子Ｔ１から正の電位を印加し、バイポーラトランジスターのベースにあたる第２ウェル５０６にカソード端子Ｔ２からグランド電位を印加することで、ＰＮダイオードに逆バイアスの電圧を印加することができる。従って、ＰＮダイオードの降伏電流を発生させることで、バイポーラトランジスターのベース電位を下げることができ、サイリスターをオンさせることができる。

【0054】

図８は、本実施形態の第３構成例である。第１構成例との違いは、トリガーデバイスとしてのトランジスターが、アノード領域４０２から見て、カソード領域４０３とは逆側に、ＰＭＯＳトランジスターＴＢ３をとして設けられている点である。そして、図６に示す構成例と同様に、第２ゲート領域４０４とカソード端子Ｔ２の間に抵抗Ｒｅｘ２が設けられている。本構成例では、抵抗Ｒｅｘ１が「第２抵抗」に相当する。以下、Ｒｅｘ１を第２抵抗と呼ぶ。なお、図８では第２抵抗Ｒｅｘ１を設けた例を示すが、第２抵抗Ｒｅｘ１は省略されてもよい。なおＰＭＯＳトランジスターＴＢ３のソースは、サイリスターのアノード領域４０２と兼用し、ＰＭＯＳトランジスターＴＢ３のサブストレートは、サイリスターの第１ゲート領域４０１を兼用している。

【0055】

またＰＭＯＳトランジスターＴＢ３のドレインにあたる不純物領域８０３は、第１ウェル５０５の領域に、第１ゲート領域４０１とアノード領域４０２の間に設けられている。不純物領域８０３は、メタル配線により、第２ゲート領域４０４と接続し、抵抗Ｒｅｘ２を介してカソードラインＬ２によりカソード端子Ｔ２と接続され、第１ゲート領域４０１は、第２抵抗Ｒｅｘ１を介して、アノードラインＬ１によりアノード端子Ｔ１と接続されている。第１構成例において説明したように、第２抵抗Ｒｅｘ１を設けることにより、サイリスターはよりオンしやすくなる。

【0056】

図９は第３構成例の等価回路と回路の動作について説明する図である。第３構成例においても、図３に示す第１構成例と同様に、トリガーデバイスとして設けられるＰＭＯＳトランジスターＴＢ３のドレインと第１ウェル５０５によるＰＮ接合の降伏電圧を超える電圧が印加され、ＰＮ接合が降伏することをトリガーとして、サイリスター回路１の動作が開始される。ＰＮ接合が降伏の降伏に伴う降伏電流は、図９の矢印（１）に示すように、アノード端子Ｔ１から、ノードＮ１、ＰＭＯＳトランジスターＴＢ３を経由して、ノードＮ２へ流れる電流経路でカソード端子Ｔ２へと流れる。

【0057】

ＰＭＯＳトランジスターＴＢ３に流れるリーク電流はノードＮ２に設けられた抵抗Ｒｅｘ２を流れるため、サイリスターのうち、ＮＰＮバイポーラトランジスターＴＢ１に対応する部分のベース電位は、カソード端子の電位に比べてウェル抵抗Ｒｐ１、抵抗Ｒｅｘ２での電圧降下の分だけ大きくなる。これにより、矢印（２）に示すベース電流が流れてＮＰＮバイポーラトランジスターＴＢ１はオンし、矢印（３）に示すコレクター電流が流れる。

【0058】

矢印（３）に示すコレクター電流は、第２抵抗Ｒｅｘ１、ウェル抵抗Ｒｎ１、Ｒｎ２を経由してカソード端子Ｔ２へと流れる。このとき、ＰＮＰバイポーラトランジスターＴＢ２のベース電位は、ＮＰＮバイポーラトランジスターＴＢ１のコレクター電流が抵抗Ｒｅｘ１、ウェル抵抗Ｒｎ１を流れる際の電圧降下の分だけアノード端子Ｔ１の電位よりも小さくなる。このため、矢印（４）に示すベース電流が流れてＰＮＰバイポーラトランジスターＴＡ１はオンし、矢印（５）に示すコレクター電流が流れるようになる。このようにしてＰＮＰＮ構造のサイリスターがオンし、サイリスター回路１は、サイリスターを流れる電流によって被保護素子を静電破壊から保護することができる。なお、第１構成例と同様に、トリガーデバイスはバイポーラトランジスター等、その他の素子であってもよい。

【0059】

第３構成例において、サイリスターのアノード領域４０２とカソード領域４０３の距離８１７は、図５に示すトリガーデバイスを独立して設けた場合のアノード領域４０２とカソード領域４０３の距離４１７と同様であるため、サイリスターのオン抵抗の増加は生じない。以上よりチップ面積を増大させることなく、サイリスターのオン抵抗を下げることができるため、サージ電流が流れたときのクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることができる。

【0060】

また図６で説明した第１構成例の他の構成例と同様に、例えば抵抗Ｒｅｘ２を５～２０Ω、第２抵抗Ｒｅｘ１を１００Ω～１ｋΩに設定することで、ウェル抵抗の抵抗値やそのバラツキによらず、安定したサイリスター回路１の動作を実現できるようになる。

【0061】

本実施形態のサイリスター回路１は、アノード領域４０２とカソード領域４０３と不純物領域８０３と第１ゲート領域４０１と第２ゲート領域４０４を含む。アノード領域４０２は、Ｎ型の第１ウェル５０５に設けられ、アノードラインＬ１に電気的に接続されるＰ型の領域である。カソード領域４０３は、Ｐ型の第２ウェル５０６に設けられ、カソードラインＬ２に電気的に接続されるＮ型の領域である。不純物領域８０３は、第１ウェル５０５に設けられ、抵抗Ｒｅｘ２を介してカソードラインＬ２に電気的に接続されるＰ型の領域である。第１ゲート領域４０１は、第１ウェル５０５に設けられ、アノードラインＬ１に電気的に接続されるＮ型の領域である。第２ゲート領域４０４は、第２ウェル５０６に設けられ、抵抗Ｒｅｘ２を介してカソードラインＬ２に電気的に接続されるＰ型の領域である。不純物領域８０３は、アノード領域４０２及びカソード領域４０３と第１ゲート領域４０１との間に配置される。

【0062】

本実施形態によれば、Ｐ型のアノード領域４０２はＮ型の第１ウェル５０５に設けられ、Ｎ型のカソード領域４０３はＰ型の第２ウェル５０６に設けられる。そして、Ｎ型の第１ウェル５０５とＰ型の第２ウェル５０６は隣接して設けられる。このためアノード領域４０２、第１ウェル５０５、第２ウェル５０６、カソード領域４０３によりＰＮＰＮサイリスターが構成される。このとき、カソード領域４０３、第１ウェル５０５、第２ウェル５０６を、それぞれエミッター、コレクター、ベースをとするＮＰＮバイポーラトランジスターＴＢ１が構成され、アノード領域４０２、第２ウェル５０６、第１ウェル５０５を、それぞれエミッター、コレクター、ベースをとするＰＮＰバイポーラトランジスターＴＢ２が構成されるとみなすことができる。従って、これらのＰＮＰバイポーラトランジスターＴＢ２とＮＰＮバイポーラトランジスターＴＢ１を含むサイリスター回路１を構成できる。

【0063】

Ｐ型の不純物領域８０３にはカソード端子Ｔ２からグランド電位が印加され、Ｎ型の第１ウェル５０５にはアノード端子Ｔ１からアノード領域４０２を介して正の電位が印加される。このため、不純物領域８０３と第１ウェル５０５を含むＰＮ接合には逆バイアスの電圧がかかる。そして、アノード端子Ｔ１の正の電位を大きくすると、ＰＮダイオードは降伏し、降伏電流は抵抗Ｒｅｘ２を流れ、降伏電流に応じた電圧降下が生じる。このため、ＮＰＮバイポーラトランジスターＴＢ１のベース電位は、抵抗Ｒｅｘ２を流れる降伏電流による電圧降下の分だけ大きくなり、ＮＰＮバイポーラトランジスターＴＢ１がオンする。

【0064】

不純物領域８０３は、アノード領域４０２及びカソード領域４０３と第１ゲート領域４０１との間に配置されるため、アノード領域４０２とカソード領域４０３の間に不純物領域８０３は設けられなくなる。このため、アノード領域４０２とカソード領域４０３の距離８１７を短くすることができ、ＮＰＮバイポーラトランジスターＴＢ１、ＰＮＰバイポーラトランジスターＴＢ２の電流経路は短くなり、オン抵抗を下げることができる。従って、サイリスターがオンした場合のオン抵抗を小さくすることができ、サージ電流が流れたときのクランプ電圧を下げ、被保護デバイスを確実に保護できるようになる。

【0065】

また本実施形態のサイリスター回路１では、第１ゲート領域４０１は、第２抵抗Ｒｅｘ１を介してアノードラインＬ１に電気的に接続される。

【0066】

このようにすれば、Ｐ型の不純物領域８０３とＮ型の第１ウェル５０５のＰＮ接合に降伏電流が流れた場合に、降伏電流は第２ゲート領域４０４とカソード端子Ｔ２の間に設けられる抵抗Ｒｅｘ２を流れるため、抵抗Ｒｅｘ２を流れる降伏電流による電圧降下分だけＮＰＮバイポーラトランジスターＴＢ１のベース電位は大きくなる。従って、ＮＰＮバイポーラトランジスターＴＢ１のベース電位を低くすることが容易になり、ＮＰＮバイポーラトランジスターＴＢ１はオンしやすくなる。よって、サイリスター回路１のクランプ電圧を下げることができる。

【0067】

また本実施形態のサイリスター回路１は、不純物領域８０３とアノード領域４０２との間に設けられるゲート電極８０４を含み、不純物領域は８０３、ゲート電極８０４を有するトランジスターのドレインであり、アノード領域４０２は、トランジスターのソースである。

【0068】

このようにすれば、ゲート電極８０４は不純物領域８０３とアノード領域４０２の間に設けられるため、アノード領域４０２、不純物領域８０３、ゲート電極８０４、第１ウェル５０５をそれぞれ、ソース、ドレイン、ゲート、ＮウェルとするＰＭＯＳトランジスターＴＢ３を設けることができる。そして、アノード端子Ｔ１を正の電位に設定することで、ＰＭＯＳトランジスターＴＢ３のソース、ゲートにあたるアノード領域４０２、ゲート電極８０４を正の電位に設定できる。またカソード端子Ｔ２をグランドに設定することで、ＰＭＯＳトランジスターＴＢ３のドレインにあたる不純物領域８０３をグランドに設定できる。従って、ＰＭＯＳトランジスターＴＢ３のドレイン、第１ウェル５０５間の寄生ダイオードに逆バイアスが印加された状態となり、その寄生ダイオードが降伏することで、サイリスターのスナップバック動作のトリガーになる。

【0069】

図１０は、本実施形態の第４構成例である。第４構成例は、第３構成例において、トリガーデバイスとして設けられるＰＭＯＳトランジスターＴＢ３をＰＮＰバイポーラトランジスターＴＢ４にした場合の構成例である。

【0070】

即ち、不純物領域８０３を、アノード領域４０２を基準にして、カソード領域４０３とは逆側に設けるようにして、ＰＮＰバイポーラトランジスターＴＢ４が設けられている。また、ＰＮＰバイポーラトランジスターＴＢ４のエミッターは、サイリスターのアノード領域４０２と兼用し、ＰＮＰバイポーラトランジスターＴＢ４のベースは、サイリスターの第１ゲート領域４０１と兼用している。そして、第３構成例の場合と同様に抵抗Ｒｅｘ２が設けられることで、サイリスターはオンしやすくなる。

【0071】

このように第４構成例により、チップ面積を増大させることなく、サイリスターのオン抵抗を下げることができるため、サージ電流が流れたときのクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることができる。

【0072】

即ち本実施形態のサイリスター回路１では、不純物領域８０３は、第１ウェル５０５をベースとするバイポーラトランジスターのコレクターであり、アノード領域４０２は、バイポーラトランジスターのエミッターである。

【0073】

このようにすれば、チップ面積を増大させることなく、サイリスターのオン抵抗を下げることができるため、サージ電流が流れたときのクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることができる。

【0074】

３．回路装置
図１１に本実施形態の回路装置５の第１構成例の等価回路図を示す。本実施形態の回路装置５の第１構成例は、上述したサイリスター回路１とダイオード１００５と内部回路１００６を含む。そして、第１構成例は、ＰＩＮ端子Ｔ３と、例えば電圧がＶＳＳに設定されるカソード端子Ｔ２の間に、サイリスター回路１を適用した例である。またダイオード１００５は、例えば電圧がＶＳＳに設定されるカソード端子Ｔ２から、ＰＩＮ端子Ｔ３へ静電気を放電させる。サイリスター回路１は、アノードからカソードへの放電経路は存在するものの、カソードからアノードへの放電経路はＰＮ接合のアバランシェの動作含む経路になっており、サージ電流に対して放電能力は低い場合がある。このため、サイリスター回路１と並列にダイオードを接続することもできる。

【0075】

内部回路１００６は、ＰＭＯＳトランジスターＴＣ１、ＮＭＯＳトランジスターＴＣ２を含む。ＰＭＯＳトランジスターＴＣ１は、ノードＮ１とノードＮ３の間に、例えばソースがノードＮ１側、ドレインがノードＮ２側になるように設けられている。また、ＮＭＯＳトランジスターＴＣ２は、例えばドレインがノードＮ３側、ソースがノードＮ２側になるように設けられている。

【0076】

図１２は、回路装置５の第１構成例のサイリスター回路１及びダイオード１００５の平面視における概略図である。第１構成例では、第１ゲート領域１１０１、１１１２は、コンタクトＧ２を設ける第２ゲート領域１１０４を基準に、線対称になるように配置される。ここで、第１ゲート領域１１０１、１１１２は、平面視において、第１ゲート領域１１１８、１１２６と繋がっており、第２ゲート領域１１０４及びＮＭＯＳトランジスターＴＡ３を囲むようにリング状に設けられている。さらに平面視においてリング状の設けられるＰ型の不純物領域１１１７、１１１３、１１２２、１１１９が、第１ゲート領域１１０１、１１１２の外周をリング状に囲うようにして設けられている。

【0077】

なお、抵抗Ｒｅｘ１は、平面視において、例えば、第２ゲート領域１１０４及びＮＭＯＳトランジスターＴＡ３の第４方向ＤＲ４側に配置される。図１２のように、第１ゲート領域１１０１、１１１２、１１１８、１１２６が第２ゲート領域１１０４及びＮＭＯＳトランジスターＴＡ３を囲む配置であるとき、抵抗Ｒｅｘ１は第１ゲート領域１１０１、１１１２、１１１８、１１２６の内側に配置されてもよい。例えば、抵抗Ｒｅｘ１は、第１ゲート領域１１１８と、第２ゲート領域１１０４及びＮＭＯＳトランジスターＴＡ３との間に配置されてもよい。

【0078】

図１３は、回路装置５の第１構成例のサイリスター回路１及びダイオード１００５の断面視における概略図である。上述したように、サイリスター回路１の中央付近に第２ゲート領域１１０４が設けられており、その両側に不純物領域１１２３、１１０９、カソード領域１１０３、１１１０、アノード領域１１０２、１１１１、第１ゲート領域１１０１、１１１２、Ｐ型の不純物領域１１１７、１１１３が線対称に設けられている。そして、第２ゲート領域１１０４の第２方向ＤＲ２と反対方向側には、第１構成例と同様にＰＮＰバイポーラトランジスターＴＡ１、ＮＰＮバイポーラトランジスターＴＡ２と、トリガーデバイスとしてＮＭＯＳトランジスターＴＡ３が設けられている。第２ゲート領域１１０４の第２方向ＤＲ２側にも、ＰＮＰバイポーラトランジスターＴＡ１、ＮＰＮバイポーラトランジスターＴＡ２と、トリガーデバイスとしてＮＭＯＳトランジスターＴＡ３が設けられている。ダイオード１００５は、図１３の右側に示すように、例えば第２ウェル１１０７上に設けられるＰ型不純物領域１１１４、１１１６、Ｎ型不純物領域１１１５により、ダイオードＤ１、Ｄ２を含む。

【0079】

第２ゲート領域１１０４は、例えばＰ型である基板２により、ＶＳＳとショートとしている。そして第１ゲート領域１１０１、１１１２、１１１８、１１２６、第１ウェル５０５、１１０８及びＰ型の不純物領域１１１３、１１１７、１１１９、１１２２はリング状に配置される。

【0080】

即ち本実施形態のサイリスター回路１では、第１ウェル５０５、１１０８と第２ウェル５０６を囲むようにＰ型の基板２に設けられるリング状のＰ型の不純物領域１１１３、１１１７、１１１９、１１２２を含む。

【0081】

このようにすれば、リング内の第２ウェル５０６のウェル抵抗は、リング外に設けられたダイオード１００５や内部回路１００６などの影響を受けにくくなる。よって、サイリスター回路１は、より安定してオンするようになる。以上では、回路装置５に、図１で説明した本実施形態のサイリスター回路１の第１構成例を適用した場合を例に説明してきたが、サイリスター回路１の第２構成例、第３構成例、第４構成例を適用した場合においても同様の効果が得られる。

【0082】

また本実施形態の回路装置５は、アノードラインＬ１に電気的に接続されるアノード端子Ｔ１と、カソードラインＬ２に電気的に接続されるカソード端子Ｔ２と、アノードラインＬ１とカソードラインＬ２の間に設けられ、アノードラインＬ１からカソードラインＬ２への方向を順方向とするダイオード１００５と、を含む。

【0083】

このようにすれば、回路装置５のアノード端子Ｔ１に正の電圧が印加され、カソード端子Ｔ２へサージ電流が流れるときに、サイリスターにより放電することができるだけでなく、カソード端子Ｔ２に正の電圧が印加され、アノード端子Ｔ１へサージ電流が流れる場合にも放電を行うことが可能になる。

【0084】

また本実施形態の回路装置５では、サイリスター回路１とダイオードは、隣り合って配置される。

【0085】

このようにすれば、回路装置５においてサイリスター回路１とダイオードは並列設けられる。従って、アノード端子Ｔ１に正の電圧が印加され、カソード端子Ｔ２へサージ電流が流れるときには、サイリスター回路１に降伏電流が流れることにより静電気等の放電が可能になる。またカソード端子Ｔ２に正の電圧が印加され、アノード端子Ｔ１へサージ電流が流れるときには、ダイオードに順バイアス方向の電流が流れることで、静電気等の放電が可能になる。従って、アノード端子Ｔ１、カソード端子Ｔ２のいずれに高電圧が印加されても静電気等の放電が可能になる。

【0086】

図１４は、本実施形態の回路装置５の第２構成例である。第２構成例の回路装置５は、第１構成例と同様にサイリスター回路１、ダイオード１２０５、内部回路１２０６を有するが、第１構成例と異なり、サイリスター回路１はアノード端子Ｔ１とＰＩＮ端子Ｔ３の間に設けられている。このためダイオード１２０５はＰＩＮ端子Ｔ３からアノード端子Ｔ１へ静電気を放電できる。

【0087】

図１５は、本実施形態の回路装置５の第２構成例の断面視における概略図である。第２構成例では、サイリスターに対してディープウェル８を設け、ダイオード１２０５に対してディープウェル９、不純物領域１２１４、１２１８、第１ウェル１２３１、１２３３を設けられている。ディープウェル８、９は図１５に示すように第１ウェル、或いは第２ウェルの第１方向ＤＲ１側に設けたられたウェルである。図１６は、回路装置５の第２構成例の平面視における概略図である。サイリスター回路１については、アノード端子１２０２、カソード端子１２０３等の配置は図１２に示す回路装置５の第１構成例と同様になっているが、ダイオード１２０５については構成が異なっている。具体的には、平面視においてＮ型の不純物領域１２１６の両側にＰ型不純物領域１２１５、１２１７が設けられ、その周りを囲うようにＮ型の不純物領域１２１４、１２１８と第１ウェル１２３１、１２３３が設けられている。

【0088】

即ち本実施形態のサイリスター回路１では、第１ウェル５０５、１２０８と第２ウェル５０６は、Ｎ型のディープウェル８上に設けられる。

【0089】

このようにすれば、サイリスターの第２ゲート領域１２０４はＰ型の基板２とディープウェル８によって分離され、ダイオード１２０５のアノードもＰ型の基板２とディープウェル８によって分離されるため、サイリスターのカソードの接続場所は、例えばＶＳＳに設定されているＰ型の下地基板以外の端子にも接続できるようになる。以上では、回路装置５に、図１で説明した本実施形態のサイリスター回路１の第１構成例を適用した場合を例に説明してきたが、サイリスター回路１の第２構成例、第３構成例、第４構成例を適用した場合においても同様の効果が得られる。

【0090】

図１７は本実施形態の回路装置５の第３構成例の断面視における概略図である。第２構成例では、サイリスター回路１とダイオード１２０５は、それぞれ別のディープウェル８、９により基板２と分離していたのに対し、１つのディープウェル６により基板２と分離されている。即ち、第３構成例におけるダイオード１２０５のディープウェル９は、サイリスター回路１のディープウェル８を兼用し、ダイオード１４０５のディープウェル６への電圧供給は、サイリスター回路１の第１ゲート領域１２０１、第１ウェル５０５により。即ちダイオード１４０５のディープウェル６はサイリスターの第１ウェル１２０８を兼用し、ダイオード１４０５のディープウェル６へ電位を与える不純物領域１２１８と第１ウェル１２３３は、サイリスターの第１ゲート領域１２１２と第１ウェル１２０８を兼用する。従って、第３構成例では、第２構成例におけるＰ型拡散領域１２１３、第２ウェル１２３５を設けなくても、回路装置５を構成できるようになり、第２構成例と比較して、面積を小さくすることができる。以上では、回路装置５に、図１で説明した本実施形態のサイリスター回路１の第１構成例を適用した場合を例に説明してきたが、サイリスター回路１の第２構成例、第３構成例、第４構成例を適用した場合においても同様の効果が得られる。

【0091】

以下において、第１導電型、第２導電型という用語を用いる。以上の実施形態においては、第１導電型がＮ型であり、第２導電型がＰ型である場合を例に説明したが、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。

【0092】

以上のように本実施形態のサイリスター回路１は、アノード領域とカソード領域と不純物領域と第１ゲート領域と第２ゲート領域を含む。アノード領域は、第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される。カソード領域は、第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される。不純物領域は、第２ウェルに設けられ、抵抗を介してアノードラインに電気的に接続される第１導電型の領域である。第１ゲート領域は、第１ウェルに設けられ、抵抗を介してアノードラインに電気的に接続される第１導電型の領域である。第２ゲート領域は、第２ウェルに設けられ、カソードラインに電気的に接続される第２導電型の領域である。不純物領域は、アノード領域及びカソード領域と第２ゲート領域との間に配置される。

【0093】

第１導電型の不純物領域にはアノード端子から正の電圧が印加され、第２導電型の第２ウェルにはカソード端子からカソード領域を介してグランド電位が印加される。このため、不純物領域と第２ウェルを含むＰＮ接合には逆バイアスの電圧がかかる。そして、アノード端子の正の電位を大きくすると、ＰＮダイオードは降伏し、降伏電流は抵抗を流れ、降伏電流に応じた電圧降下が生じる。このため、ＰＮＰバイポーラトランジスターのベース電位は、抵抗を流れる降伏電流による電圧降下の分だけ小さくなり、ＰＮＰバイポーラトランジスターがオンする。またＰＮＰバイポーラトランジスターがオンすることで、ＰＮＰバイポーラトランジスターのエミッターとコレクターの間にコレクター電流が流れる。そして、コレクター電流は、ウェル抵抗を流れ、アノード領域に流れる。このため、ＮＰＮバイポーラトランジスターのベース電位は、グランド電位からウェル抵抗での電圧降下の分だけ電位が大きくなる。これにより、ＮＰＮバイポーラトランジスターもオンする。また不純物領域は、アノード領域及びカソード領域と第２ゲート領域との間に配置されるため、アノード領域とカソード領域の間に不純物領域は設けられなくなる。このため、アノード領域とカソード領域の距離を短くすることができ、ＰＮＰバイポーラトランジスターとＮＰＮバイポーラトランジスターの電流経路は短くなり、サイリスター回路のオン抵抗を下げることができる。従って、サイリスターがオンした場合のオン抵抗を小さくすることができ、サージ電流が流れたときのクランプ電圧を下げ、被保護デバイスを確実に保護できるようになる。

【0094】

即ち本実施形態のサイリスター回路では、第２ゲート領域は、第２抵抗を介してカソードラインに電気的に接続される。

【0095】

このようにすれば、第１導電型の不純物領域と第２導電型の第２ウェルのＰＮ接合に降伏電流が流れた場合に、降伏電流は第２ゲート領域とカソード領域の間に設けられる第２抵抗を流れるため、第２抵抗を流れる降伏電流による電圧降下分だけ、ＮＰＮバイポーラトランジスターのベース電位は大きくなる。従って、ＮＰＮバイポーラトランジスターのベース電位を低くすることが容易になり、ＮＰＮバイポーラトランジスターはオンしやすくなる。よって、サイリスター回路のクランプ電圧を下げることができる。

【0096】

また本実施形態のサイリスター回路は、不純物領域とカソード領域との間に設けられるゲート電極を含む。不純物領域は、ゲート電極を有するトランジスターのドレインであり、カソード領域は、トランジスターのソースである。

【0097】

このようにすれば、ゲート電極は不純物領域とカソード領域の間に設けられるため、カソード領域、不純物領域、ゲート電極、第２ウェルをそれぞれ、ソース、ドレイン、ゲート、ウェルとするＮＭＯＳトランジスターを設けることができる。そして、カソード端子をグランドに設定することで、ＮＭＯＳトランジスターのソース、ゲートにあたるカソード領域、ゲート電極をグランドに設定できる。またアノード端子を正の電位に設定することで、ＮＭＯＳトランジスターのドレインにあたる不純物領域を正の電位に設定できる。従って、ＮＭＯＳトランジスターのドレイン、第２ウェル間の寄生ダイオードに逆バイアスが印加された状態となり、その寄生ダイオードが降伏することで、サイリスターのスナップバック動作のトリガーになる。

【0098】

また本実施形態のサイリスター回路では、不純物領域は、第２ウェルをベースとするバイポーラトランジスターのコレクターであり、カソード領域は、バイポーラトランジスターのエミッターである。

【0099】

このようにすれば、バイポーラトランジスターのエミッターにあたる不純物領域にアノード端子から正の電位を印加し、バイポーラトランジスターのベースにあたる第２ウェルにカソード端子からグランド電位を印加することで、ＰＮダイオードに逆バイアスの電圧を印加することができる。従って、ＰＮダイオードの降伏電流を発生させることで、バイポーラトランジスターのベース電位を下げることができ、サイリスターをオンさせることができる。

【0100】

本実施形態のサイリスター回路は、アノード領域とカソード領域と不純物領域と第１ゲート領域と第２ゲート領域を含む。アノード領域は、第１導電型の第１ウェルに設けられ、アノードラインに電気的に接続される第２導電型の領域である。カソード領域は、第２導電型の第２ウェルに設けられ、カソードラインに電気的に接続される第１導電型の領域である。不純物領域は、第１ウェルに設けられ、抵抗を介してカソードラインに電気的に接続される第２導電型の領域である。第１ゲート領域は、第１ウェルに設けられ、アノードラインに電気的に接続される第１導電型の領域である。第２ゲート領域は、第２ウェルに設けられ、抵抗を介してカソードラインに電気的に接続される第２導電型の領域である。不純物領域は、アノード領域及びカソード領域と第１ゲート領域との間に配置される。

【0101】

本実施形態によれば、第２導電型の不純物領域にはカソード端子からグランド電位が印加され、第１導電型の第１ウェルにはアノード端子からアノード領域を介して正の電位が印加される。このため、不純物領域と第１ウェルを含むＰＮ接合には逆バイアスの電圧がかかる。そして、アノード端子の正の電位を大きくすると、ＰＮダイオードは降伏し、降伏電流は抵抗を流れ、降伏電流に応じた電圧降下が生じる。このため、ＮＰＮバイポーラトランジスターのベース電位は、抵抗を流れる降伏電流による電圧降下の分だけ大きくなり、ＮＰＮバイポーラトランジスターがオンする。不純物領域は、アノード領域及びカソード領域と第１ゲート領域との間に配置されるため、アノード領域とカソード領域の間に不純物領域は設けられなくなる。このため、アノード領域とカソード領域の距離を短くすることができ、ＮＰＮバイポーラトランジスター、ＰＮＰバイポーラトランジスターの電流経路は短くなり、オン抵抗を下げることができる。従って、サイリスターがオンした場合のオン抵抗を小さくすることができ、サージ電流が流れたときのクランプ電圧を下げ、被保護デバイスを確実に保護できるようになる。

【0102】

また本実施形態のサイリスター回路では、第１ゲート領域は、第２抵抗を介してアノードラインに電気的に接続される。

【0103】

このようにすれば、第２導電型の不純物領域と第１導電型の第１ウェルのＰＮ接合に降伏電流が流れた場合に、降伏電流は第２ゲート電極とカソード端子の間に設けられる第２抵抗を流れるため、第２抵抗を流れる降伏電流による電圧降下分だけＮＰＮバイポーラトランジスターのベース電位は大きくなる。従って、ＮＰＮバイポーラトランジスターのベース電位を低くすることが容易になり、ＮＰＮバイポーラトランジスターはオンしやすくなる。よって、サイリスター回路のクランプ電圧を下げることができる。

【0104】

また本実施形態のサイリスター回路は、不純物領域とアノード領域との間に設けられるゲート電極を含み、不純物領域は、ゲート電極を有するトランジスターのドレインであり、アノード領域は、トランジスターのソースである。

【0105】

このようにすれば、ゲート電極は不純物領域とアノード領域の間に設けられるため、アノード領域、不純物領域、ゲート電極、第１ウェルをそれぞれ、ソース、ドレイン、ゲート、ＮウェルとするＰＭＯＳトランジスターを設けることができる。そして、アノード端子を正の電位に設定することで、ＰＭＯＳトランジスターのソース、ゲートにあたるアノード領域、ゲート電極を正の電位に設定できる。またカソード端子をグランドに設定することで、ＰＭＯＳトランジスターのドレインにあたる不純物領域をグランドに設定できる。従って、ＰＭＯＳトランジスターのドレイン、第１ウェル間の寄生ダイオードに逆バイアスが印加された状態となり、その寄生ダイオードが降伏することで、サイリスターのスナップバック動作のトリガーになる。

【0106】

即ち本実施形態のサイリスター回路では、不純物領域は、第１ウェルをベースとするバイポーラトランジスターのコレクターであり、アノード領域は、バイポーラトランジスターのエミッターである。

【0107】

このようにすれば、チップ面積を増大させることなく、サイリスターのオン抵抗を下げることができるため、サージ電流が流れたときのクランプ電圧を下げることができ、被保護デバイスの静電破壊リスクを下げることができる。

【0108】

また本実施形態のサイリスター回路では、抵抗は、絶縁膜上に形成されたポリシリコン抵抗ある。

【0109】

このようにすれば、ポリシリコン抵抗を利用して抵抗を構成できる。

【0110】

即ち本実施形態のサイリスター回路では、第１ウェルと第２ウェルは、第１導電型のディープウェル上に設けられる。

【0111】

このようにすれば、サイリスターの第２ゲート領域は第２導電型の基板とディープウェルによって分離され、ダイオードのアノードも第２導電型の基板とディープウェルによって分離されるため、サイリスターのカソードの接続場所は、例えばＶＳＳに設定されている第２導電型の下地基板以外の端子にも接続できるようになる。

【0112】

即ち本実施形態のサイリスター回路では、第１ウェルと第２ウェルを囲むように第２導電型の基板に設けられるリング状の第２導電型の第２不純物領域を含む。

【0113】

このようにすれば、リング内の第２ウェルのウェル抵抗は、リング外に設けられたダイオードや内部回路などの影響を受けにくくなる。よって、サイリスター回路は、より安定してオンするようになる。

【0114】

また本実施形態の回路装置は、アノードラインに電気的に接続される第１端子と、カソードラインに電気的に接続される第２端子と、アノードラインとカソードラインの間に設けられ、アノードラインからカソードラインへの方向を順方向とするダイオードと、を含む。

【0115】

このようにすれば、回路装置のアノード端子Ｔ１に正の電圧が印加され、カソード端子へサージ電流が流れるときに、サイリスターにより放電することができるだけでなく、カソード端子に正の電圧が印加され、アノード端子へサージ電流が流れる場合にも放電を行うことが可能になる。

【0116】

また本実施形態の回路装置では、サイリスター回路とダイオードは、隣り合って配置される。

【0117】

このようにすれば、回路装置においてサイリスター回路とダイオードは並列設けられる。従って、アノード端子に正の電圧が印加され、カソード端子へサージ電流が流れるときには、サイリスター回路に降伏電流が流れることにより静電気等の放電が可能になる。またカソード端子に正の電圧が印加され、アノード端子へサージ電流が流れるときには、ダイオードに順バイアス方向の電流が流れることで、静電気等の放電が可能になる。従って、アノード端子、カソード端子のいずれに高電圧が印加されても静電気等の放電が可能になる。

【0118】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。またサイリスター回路、回路装置の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0119】

１…サイリスター回路、２…基板、５…回路装置、６、８、９…ディープウェル、４００…サイリスター、４０１…第１ゲート領域、４０２…アノード領域、４０３…カソード領域、４０４…第２ゲート領域、４０７、４１７…距離、５０３…不純物領域、５０４…ゲート電極、５０５…第１ウェル、５０６…第２ウェル、５１７…距離、８０３…不純物領域、８０４…ゲート電極、８１７…距離、１００５…ダイオード、１００６…内部回路、１１０１…第１ゲート領域、１１０２…アノード領域、１１０３…カソード領域、１１０４…第２ゲート領域、１１０７…第２ウェル、１１０８…第１ウェル、１１０９…不純物領域、１１１０…カソード領域、１１１１…アノード領域、１１１２…第１ゲート領域、１１１３、１１１４、１１１５、１１１６、１１１７…不純物領域、１１１８…第１ゲート領域、１１１９、１１２２、１１２３…不純物領域、１１２６、１２０１…第１ゲート領域、１２０２…アノード端子、１２０３…カソード端子、１２０４…第２ゲート領域、１２０５…ダイオード、１２０６…内部回路、１２０８…第１ウェル、１２１３…Ｐ型拡散領域、１２１４、１２１５、１２１６、１２１７、１２１８…不純物領域、１２３１、１２３３…第１ウェル、１２３５…第２ウェル、１３０４…第１ウェル、１４０５…ダイオード、ＡＮ、ＣＳ、Ｄ…コンタクト、Ｄ１、Ｄ２…ダイオード、ＤＲ１…第１方向、ＤＲ２…第２方向、ＤＲ３…第３方向、ＤＲ４…第４方向、Ｇ１、Ｇ２…コンタクト、Ｌ１…アノードライン、Ｌ２…カソードライン、Ｎ１、Ｎ２、Ｎ３…ノード、Ｒｅｘ１…抵抗、Ｒｅｘ２…第２抵抗、Ｒｎ１、Ｒｎ２、Ｒｐ１、Ｒｐ２…ウェル抵抗、Ｔ１…アノード端子、Ｔ２…カソード端子、Ｔ３…ＰＩＮ端子、ＴＡ１…ＰＮＰバイポーラトランジスター、ＴＡ２…ＮＰＮバイポーラトランジスター、ＴＡ３…ＮＭＯＳトランジスター、ＴＡ４…ＮＰＮバイポーラトランジスター、ＴＢ１…ＮＰＮバイポーラトランジスター、ＴＢ２…ＰＮＰバイポーラトランジスター、ＴＢ３…ＰＭＯＳトランジスター、ＴＢ４…ＰＮＰバイポーラトランジスター、ＴＣ１…ＰＭＯＳトランジスター、ＴＣ２…ＮＭＯＳトランジスター、ＶＤＤ…電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】