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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024108394
(43)【公開日】2024-08-13
(54)【発明の名称】振動デバイス
(51)【国際特許分類】
H03B 5/32 20060101AFI20240805BHJP
H03H 9/02 20060101ALI20240805BHJP
【ＦＩ】
H03B5/32 H
H03H9/02 A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023012739
(22)【出願日】2023-01-31
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100104710
【弁理士】
【氏名又は名称】竹腰 昇
(74)【代理人】
【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
(74)【代理人】
【識別番号】100124682
【弁理士】
【氏名又は名称】黒田 泰
(74)【代理人】
【識別番号】100166523
【弁理士】
【氏名又は名称】西河 宏晃
(72)【発明者】
【氏名】西澤 竜太
(72)【発明者】
【氏名】竹内 淳一
【テーマコード（参考）】
5J079
5J108
【Ｆターム（参考）】
5J079AA04
5J079BA43
5J079BA47
5J079HA03
5J079HA07
5J079HA30
5J108BB02
5J108CC04
5J108DD02
5J108EE03
5J108EE07
5J108EE18
5J108GG03
5J108GG14
(57)【要約】
【課題】応力を原因とする特性の劣化を抑制できる振動デバイス等の提供。
【解決手段】振動デバイス１は、第１面２１に集積回路１０が配置される半導体基板を含むベース２と、集積回路１０に接続される振動素子と、側壁部３２の端面３４が第１面２１に対して接合部３６において接合されるリッド３を含む。集積回路１０の第１回路は、平面視において接合部３６に重なる第１領域に配置される第１回路素子を含む。第１回路素子は、受動素子又はトランジスターであり、第１面２１と側壁部３２の内側側面３８との間の角度をθとしたとき、θ＜９０°を満たす。
【選択図】図９
【解決手段】振動デバイス１は、第１面２１に集積回路１０が配置される半導体基板を含むベース２と、集積回路１０に接続される振動素子と、側壁部３２の端面３４が第１面２１に対して接合部３６において接合されるリッド３を含む。集積回路１０の第１回路は、平面視において接合部３６に重なる第１領域に配置される第１回路素子を含む。第１回路素子は、受動素子又はトランジスターであり、第１面２１と側壁部３２の内側側面３８との間の角度をθとしたとき、θ＜９０°を満たす。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１面と前記第１面と表裏関係にある第２面とを有し、前記第１面に集積回路が配置される半導体基板を含むベースと、
前記集積回路に電気的に接続される振動素子と、
前記振動素子を収容する凹部が設けられ、前記凹部の周囲の側壁部を有し、前記側壁部の端面が前記第１面に対して接合部において接合されるリッドと、
を含み、
前記集積回路は、第１回路及び第２回路を含み、
前記第１回路は、
前記第１面の第１領域、第２領域のうち、前記第１面に直交する平面視において前記接合部に重なる前記第１領域に配置される第１回路素子を含み、
前記第１回路素子は、受動素子又はトランジスターであり、
前記第１面と前記側壁部の内側側面との間の角度をθとしたとき、θ＜９０°を満たすことを特徴とする振動デバイス。
前記集積回路に電気的に接続される振動素子と、
前記振動素子を収容する凹部が設けられ、前記凹部の周囲の側壁部を有し、前記側壁部の端面が前記第１面に対して接合部において接合されるリッドと、
を含み、
前記集積回路は、第１回路及び第２回路を含み、
前記第１回路は、
前記第１面の第１領域、第２領域のうち、前記第１面に直交する平面視において前記接合部に重なる前記第１領域に配置される第１回路素子を含み、
前記第１回路素子は、受動素子又はトランジスターであり、
前記第１面と前記側壁部の内側側面との間の角度をθとしたとき、θ＜９０°を満たすことを特徴とする振動デバイス。
【請求項2】
請求項１に記載の振動デバイスにおいて、
θ≦８０°を満たすことを特徴とする振動デバイス。
θ≦８０°を満たすことを特徴とする振動デバイス。
【請求項3】
請求項１に記載の振動デバイスにおいて、
前記リッドは、前記内側側面が、単結晶シリコンの結晶方位＜１１１＞に沿っていることを特徴とする振動デバイス。
前記リッドは、前記内側側面が、単結晶シリコンの結晶方位＜１１１＞に沿っていることを特徴とする振動デバイス。
【請求項4】
請求項１に記載の振動デバイスにおいて、
θ＞４５°を満たすことを特徴とする振動デバイス。
θ＞４５°を満たすことを特徴とする振動デバイス。
【請求項5】
請求項１に記載の振動デバイスにおいて、
前記リッドは、
前記ベースを形成する第１半導体ウェハーに対して、前記接合部を介して応力印加により接合される第２半導体ウェハーにより形成されていることを特徴とする振動デバイス。
前記リッドは、
前記ベースを形成する第１半導体ウェハーに対して、前記接合部を介して応力印加により接合される第２半導体ウェハーにより形成されていることを特徴とする振動デバイス。
【請求項6】
請求項１に記載の振動デバイスにおいて、
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第１回路素子又は前記第１回路は、前記第２回路素子又は前記第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路であることを特徴とする振動デバイス。
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第１回路素子又は前記第１回路は、前記第２回路素子又は前記第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路であることを特徴とする振動デバイス。
【請求項7】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
前記第１回路素子の回路定数の比により回路特性が設定される回路であることを特徴とする振動デバイス。
前記第１回路は、
前記第１回路素子の回路定数の比により回路特性が設定される回路であることを特徴とする振動デバイス。
【請求項8】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
前記第１回路素子として複数の受動素子又は複数の能動素子が設けられ、前記複数の受動素子又は前記複数の能動素子の回路定数の比により回路特性が設定される回路であることを特徴とする振動デバイス。
前記第１回路は、
前記第１回路素子として複数の受動素子又は複数の能動素子が設けられ、前記複数の受動素子又は前記複数の能動素子の回路定数の比により回路特性が設定される回路であることを特徴とする振動デバイス。
【請求項9】
請求項１に記載の振動デバイスにおいて、
前記第１回路素子は、
抵抗分圧回路に設けられる抵抗素子、又はカレントミラー回路に設けられるトランジスターであることを特徴とする振動デバイス。
前記第１回路素子は、
抵抗分圧回路に設けられる抵抗素子、又はカレントミラー回路に設けられるトランジスターであることを特徴とする振動デバイス。
【請求項10】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
前記集積回路に用いられる基準電圧を生成する基準電圧生成回路であり、
前記第１回路素子は、
前記基準電圧生成回路の抵抗分割回路に含まれる抵抗素子であることを特徴とする振動デバイス。
前記第１回路は、
前記集積回路に用いられる基準電圧を生成する基準電圧生成回路であり、
前記第１回路素子は、
前記基準電圧生成回路の抵抗分割回路に含まれる抵抗素子であることを特徴とする振動デバイス。
【請求項11】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
前記集積回路に用いられるレギュレート電圧を生成するレギュレーター回路であり、
前記第１回路素子は、
前記レギュレーター回路の抵抗分割回路に含まれる抵抗素子であることを特徴とする振動デバイス。
前記第１回路は、
前記集積回路に用いられるレギュレート電圧を生成するレギュレーター回路であり、
前記第１回路素子は、
前記レギュレーター回路の抵抗分割回路に含まれる抵抗素子であることを特徴とする振動デバイス。
【請求項12】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
温度を検出する温度センサー回路であり、
前記第１回路素子は、
前記温度センサー回路のカレントミラー回路に含まれるトランジスターであることを特徴とする振動デバイス。
前記第１回路は、
温度を検出する温度センサー回路であり、
前記第１回路素子は、
前記温度センサー回路のカレントミラー回路に含まれるトランジスターであることを特徴とする振動デバイス。
【請求項13】
請求項１に記載の振動デバイスにおいて、
前記第１回路は、
制御回路又はメモリーであり、
前記第１回路素子は、
前記制御回路又は前記メモリーに含まれるトランジスターであることを特徴とする振動デバイス。
前記第１回路は、
制御回路又はメモリーであり、
前記第１回路素子は、
前記制御回路又は前記メモリーに含まれるトランジスターであることを特徴とする振動デバイス。
【請求項14】
請求項１乃至１３のいずれか一項に記載の振動デバイスにおいて、
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路素子は前記受動素子であり、
前記受動素子は、容量素子及び抵抗素子の少なくとも一方であることを特徴とする振動デバイス。
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路素子は前記受動素子であり、
前記受動素子は、容量素子及び抵抗素子の少なくとも一方であることを特徴とする振動デバイス。
【請求項15】
請求項１乃至１３のいずれか一項に記載の振動デバイスにおいて、
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路は、
前記振動素子を発振させる発振回路であり、
前記第２回路素子は、
前記発振回路に含まれる容量素子及び抵抗素子の少なくとも一方であることを特徴とする振動デバイス。
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路は、
前記振動素子を発振させる発振回路であり、
前記第２回路素子は、
前記発振回路に含まれる容量素子及び抵抗素子の少なくとも一方であることを特徴とする振動デバイス。
【請求項16】
請求項１乃至１３のいずれか一項に記載の振動デバイスにおいて、
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路は、
前記振動素子の発振周波数の温度補償を行う温度補償回路であり、
前記第２回路素子は、
前記温度補償回路に含まれる抵抗素子であることを特徴とする振動デバイス。
前記第２回路は、
前記第２領域に配置される第２回路素子を含み、
前記第２回路は、
前記振動素子の発振周波数の温度補償を行う温度補償回路であり、
前記第２回路素子は、
前記温度補償回路に含まれる抵抗素子であることを特徴とする振動デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振動デバイス等に関する。
【背景技術】
【0002】
振動素子を用いたデバイスとして発振器等の振動デバイスが知られている。このような振動デバイスとしては、例えば断面がＨ型のパッケージの第１凹部に、振動素子を収容し、第２凹部に、発振回路等を有するＩＣ（Integrated Circuit）チップを収容した発振器が知られている。一方、特許文献１には、上面側である一方面側に集積回路が配置されたベースと、ベースの一方面側に接合されたリッドと、ベースとリッドとの間に収容された振動素子とを含むＷＬＰ（Wafer Level Packaging）のタイプの振動デバイスが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－５７７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
このようなＷＬＰタイプの振動デバイスでは、ベースの上面側である一方面側に配置された集積回路に対して、応力が印可されることにより、集積回路の回路特性に影響が出てしまう課題があることが判明した。例えば、ベースとリッドとを接合するために、リッドとベースとを挟むようにして加圧する必要がある。このときベースに生じる応力により、ベースの一方面側に形成された集積回路の回路特性に影響し、振動デバイスの特性が劣化してしまうなどのおそれがあった。
【課題を解決するための手段】
【0005】
本開示の一態様は、第１面と前記第１面と表裏関係にある第２面とを有し、前記第１面に集積回路が配置される半導体基板を含むベースと、前記集積回路に電気的に接続される振動素子と、前記振動素子を収容する凹部が設けられ、前記凹部の周囲の側壁部を有し、前記側壁部の端面が前記第１面に対して接合部において接合されるリッドと、を含み、前記集積回路は、第１回路及び第２回路を含み、前記第１回路は、前記第１面の第１領域、第２領域のうち、前記第１面に直交する平面視において前記接合部に重なる前記第１領域に配置される第１回路素子を含み、前記第１回路素子は、受動素子又はトランジスターであり、前記第１面と前記側壁部の内側側面との間の角度をθとしたとき、θ＜９０°を満たす振動デバイスに関係する。
【図面の簡単な説明】
【0006】
【図1】本実施形態の振動デバイスの構成例を示す断面図。
【図2】振動デバイスの製造工程の一例を示すフロー図。
【図3】振動デバイスの製造工程の一例を示すフロー図。
【図4】振動デバイスの製造工程の一例を示すフロー図。
【図5】振動デバイスの製造工程の一例を示すフロー図。
【図6】振動デバイスの製造工程の一例を示すフロー図。
【図7】振動デバイスの製造工程の一例を示すフロー図。
【図8】振動デバイスの製造工程の一例を示すフロー図。
【図9】本実施形態におけるリッドの側壁部の傾斜についての説明図。
【図10】集積回路における回路素子や回路の配置についての説明図。
【図11】第１回路素子、第１回路の配置についての説明図。
【図12】第２回路素子、第２回路の配置についての説明図。
【図13】傾斜角α、角度θと応力の関係についての説明図。
【図14】傾斜角α、角度θと応力の関係についての説明図。
【図15】ベースの各位置での応力についての説明図。
【図16】ベースの各位置での応力比を示す図。
【図17】ベースの各位置での応力比を示す図。
【図18】本実施形態の回路素子の配置手法の説明図。
【図19】集積回路の構成例を示す図。
【図20】集積回路の他の構成例を示す図。
【図21】第１回路、第２回路、第１回路素子、第２回路素子の配置手法の説明図。
【図22】基準電圧生成回路の構成例。
【図23】レギュレーター回路の構成例。
【図24】温度センサー回路の構成例。
【図25】温度センサー回路の構成例。
【図26】発振回路の構成例。
【図27】温度補償回路の構成例。
【図28】温度補償回路の関数電流生成回路の構成例。
【図29】集積回路のレイアウト配置例。
【図30】集積回路のレイアウト配置例。
【発明を実施するための形態】
【0007】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。また以下の各図面において、説明の便宜上、一部の構成要素を省略することがある。また各図面において、分かり易くするために各構成要素の寸法比率は実際とは異なっている。
【0008】
１．振動デバイス
図１は本実施形態の振動デバイス１の構成例を示す断面図である。図１に示すように本実施形態の振動デバイス１は、ベース２とリッド３と振動素子５を含む。また振動デバイス１は、外部接続端子９１、９２を含むことができる。なお本実施形態で説明する各図には、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、及びＺ軸を図示している。Ｘ軸に沿った方向をＸ軸方向又は第１方向ＤＲ１と言い、Ｙ軸に沿った方向をＹ軸方向又は第２方向ＤＲ２と言い、Ｚ軸に沿った方向をＺ軸方向又は第３方向ＤＲ３と言う。また各軸方向の矢印先端側を「プラス側」、基端側を「マイナス側」と言い、Ｚ軸方向プラス側を「上」、Ｚ軸方向マイナス側を「下」とも言う。例えばＺ軸方向は鉛直方向に沿い、ＸＹ平面は水平面に沿っている。図１はＹ軸方向である第２方向ＤＲ２からの断面視での振動デバイス１の断面図である。
図１は本実施形態の振動デバイス１の構成例を示す断面図である。図１に示すように本実施形態の振動デバイス１は、ベース２とリッド３と振動素子５を含む。また振動デバイス１は、外部接続端子９１、９２を含むことができる。なお本実施形態で説明する各図には、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、及びＺ軸を図示している。Ｘ軸に沿った方向をＸ軸方向又は第１方向ＤＲ１と言い、Ｙ軸に沿った方向をＹ軸方向又は第２方向ＤＲ２と言い、Ｚ軸に沿った方向をＺ軸方向又は第３方向ＤＲ３と言う。また各軸方向の矢印先端側を「プラス側」、基端側を「マイナス側」と言い、Ｚ軸方向プラス側を「上」、Ｚ軸方向マイナス側を「下」とも言う。例えばＺ軸方向は鉛直方向に沿い、ＸＹ平面は水平面に沿っている。図１はＹ軸方向である第２方向ＤＲ２からの断面視での振動デバイス１の断面図である。
【0009】
振動デバイス１は例えば発振器である。具体的には振動デバイス１は、例えば温度補償水晶発振器（ＴＣＸＯ）、恒温槽付き水晶発振器（ＯＣＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償機能を有しない水晶発振器（ＳＰＸＯ）、ＳＡＷ（Surface Acoustic Wave）発振器、電圧制御型ＳＡＷ発振器、ＭＥＭＳ（Micro Electro Mechanical Systems）発振器等の発振器である。ＭＥＭＳ発振器は、シリコン基板等の基板に圧電膜及び電極を配置したＭＥＭＳの振動素子により実現できる。但し振動デバイス１は、加速度センサー、角速度センサーのような慣性センサーや、傾斜センサーのような力センサー等であってもよい。
【0010】
ベース２は、半導体基板２０を含む。半導体基板２０は、例えばシリコン基板である。半導体基板２０は、第１面２１と、第１面２１と表裏関係にある第２面２２を有する。第１面２１は半導体基板２０の例えば上面であり、第２面２２は半導体基板２０の例えば下面である。半導体基板２０の第１面２１、第２面２２はベース２の第１面、第２面でもある。半導体基板２０の第１面２１及び第２面２２は、ＸＹ平面に沿った面であり、Ｚ軸に直交する面である。即ち第１面２１及び第２面２２は、第１方向ＤＲ１及び第２方向ＤＲ２に沿った面であり、第３方向ＤＲ３に直交する面である。なお「直交」は、９０°で交わっているものの他、９０°から若干傾いた角度で交わっている場合も含むものとする。
【0011】
またベース２は、集積回路１０を含む。半導体回路である集積回路１０は、半導体基板２０の第１面２１に形成されている。集積回路１０は複数の回路素子により構成される。回路素子は、例えばトランジスター又はダイオードなどの能動素子や、或いは容量素子、抵抗素子又はインダクター素子などの受動素子である。トランジスターはＣＭＯＳトランジスター又はバイポーラートランジスターなどである。具体的には集積回路１０は、各回路ブロックが複数の回路素子を含む複数の回路ブロックにより構成される。集積回路１０の第１回路、第２回路はこれらの回路ブロックの１つである。また集積回路１０は、半導体基板２０に対して不純物をドーピングすることで形成される不純物領域である拡散領域と、金属層と絶縁層が積層された配線層とにより形成される。拡散領域により、集積回路１０の回路素子であるトランジスターのソース領域及びドレイン領域が形成され、配線領域により、回路素子間を接続する配線が形成される。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。
【0012】
またベース２は貫通電極４０を含む。貫通電極４０は、半導体基板２０を貫通する導電性材料により構成される。例えば半導体基板２０に対して貫通孔を形成し、この貫通孔を導電性材料で埋めることにより貫通電極４０が形成される。導電性材料は、銅などの金属であってもよいし、導電性のポリシリコンなどであってもよい。導電性のポリシリコンとは、例えばリン（Ｐ）、ボロン（Ｂ）、又は砒素（Ａｓ）等の不純物をドープして導電性を付与したポリシリコンのことを言う。導電性材料としてポリシリコンを用いると、集積回路１０の形成工程において加わる熱に対して十分な耐性を有する貫通電極４０の実現が可能になる。
【0013】
貫通電極４０は、一端が集積回路１０に電気的に接続され、他端が外部接続端子９１、９２に電気的に接続される。具体的には貫通電極４０の一端は、集積回路１０に形成されるコンタクト用のパッドを介して集積回路１０の回路素子に接続される。また外部接続端子９１、９２は、半導体基板２０の第２面２２側に絶縁層等を介して設けられる。このようにすることで、貫通電極４０を介して集積回路１０と外部接続端子９１、９２を電気的に接続できるようになる。そして、振動デバイス１の外部接続端子９１、９２を、振動デバイス１が実装される回路基板等の端子や配線に接続する実装を行うことで、振動デバイス１を電子機器に組み込むことが可能になる。
【0014】
リッド３は、接合部３６、３７においてベース２に接合される。ベース２は例えばシリコン基板等の半導体基板により構成される。具体的にはリッド３は、振動素子５を収容する凹部３０が設けられ、凹部３０の周囲の側壁部３２、３３を有する。側壁部３２、３３は、Ｚ軸方向である第３方向ＤＲ３での平面視において、例えば凹部３０の周囲に設けられた壁部である。そして側壁部３２、３３の端面３４、３５がベース２の第１面２１に対して接合部３６、３７において接合される。接合部３６、３７は例えば金又は銅などの金属膜により構成される。そして金などの金属膜の接合部３６、３７の部分に後述する加重による加圧が加わることでベース２とリッド３が接合される。なお接合部３６、３７によるベース２とリッド３との接合手法はこれに限定されず、直接接合など種々の接合手法が考えられる。そしてベース２と、蓋体であるリッド３とにより、気密性を有する収容空間ＳＰが形成され、振動素子５は、この収容空間ＳＰ内に収容される。この収容空間ＳＰがリッド３の凹部３０に対応する。収容空間ＳＰは気密封止されており、収容空間ＳＰ内は、例えば減圧状態である。これにより、振動素子５を安定して駆動させることができる。なお、収容空間ＳＰ内の状態は減圧状態に限定されず、例えば収容空間ＳＰ内が不活性ガス雰囲気であってもよい。
【0015】
本実施形態では、ベース２とリッド３が共に例えばシリコン基板等の半導体基板により構成される。これによりベース２とリッド３の熱膨張係数を等しくすることが可能になり、熱膨張に起因する熱応力の発生を抑えることができ、優れた特性の振動デバイス１を実現できる。また振動デバイス１を半導体プロセスにより形成できるため、振動デバイス１を精度よく効率的に製造することが可能になると共に振動デバイス１の小型化を図れる。なおベース２とリッド３を構成する半導体基板は、シリコン基板には限定されず、Ｇｅ、ＧａＰ、ＧａＡｓ又はＩｎＰ等の半導体基板であってもよい。
【0016】
振動素子５は、電気的な信号により機械的な振動を発生する素子である。振動素子５は、集積回路１０に電気的に接続されている。例えば振動素子５は、半導体基板２０の第１面２１側に配置されている。具体的には振動素子５は、半導体基板２０の第１面２１から所与の離間距離だけ離れた位置に配置されている。更に具体的には振動素子５は、半導体基板２０の第１面２１に対して、例えば導電性の接合部６０などを介して固定される。
【0017】
例えば振動素子５は、振動基板と、振動基板の表面に配置された電極を有する。振動基板は、厚みすべり振動モードを有し、例えばＡＴカット水晶基板などから形成されている。ＡＴカット水晶基板は、３次の周波数温度特性を有しているため、優れた温度特性を有する振動素子５となる。また電極は、振動基板の上面に配置された励振電極と、励振電極と対向して下面に配置された励振電極と、を有する。
【0018】
なお、振動素子５の構成は、上述の構成に限定されない。例えば、振動素子５は、２つの励振電極に挟まれた振動領域がその周囲から突出したメサ型となっていてもよいし、逆に、振動領域がその周囲から凹没した逆メサ型となっていてもよい。また、振動基板の周囲を研削するベベル加工や、上面および下面を凸曲面とするコンベックス加工が施されていてもよい。また振動素子５は、厚みすべり振動モードで振動するものに限定されない。例えば振動素子５は、複数の振動腕が面内方向に屈曲振動する音叉型振動素子、複数の振動腕が面外方向に屈曲振動する音叉型振動素子、駆動振動する駆動腕及び検出振動する検出腕を備えて角速度を検出するジャイロセンサー素子、又は加速度を検出する検出部を備えた加速度センサー素子であってもよい。また振動基板は、ＡＴカット水晶基板から形成されたものに限定されず、ＡＴカット水晶基板以外の水晶基板、例えば、Ｘカット水晶基板、Ｙカット水晶基板、Ｚカット水晶基板、ＢＴカット水晶基板、ＳＣカット水晶基板、又はＳＴカット水晶基板等から形成されていてもよい。また、本実施形態では、振動基板が水晶で構成されているが、これに限定されず、例えば、ニオブ酸リチウム、タンタル酸リチウム、四ホウ酸リチウム、ニオブ酸カリウム、又はリン酸ガリウム等の圧電単結晶体により構成されていてもよいし、これら以外の圧電単結晶体で構成されていてもよい。また振動素子５は、圧電駆動型の振動素子に限らず、静電気力を用いた静電駆動型の振動素子であってもよい。
【0019】
振動素子５は集積回路１０に電気的に接続されている。例えば半導体基板２０の第１面２１側には、金属等で形成されたマウント電極６２が設けられ、マウント電極６２上には導電性の接合部６０が設けられている。これにより振動素子５を、接合部６０、マウント電極６２を介して集積回路１０に電気的に接続できるようになる。例えば半導体基板２０の第１面２１には絶縁層が形成され、その絶縁層上にマウント電極６２が形成される。そしてマウント電極６２は、絶縁層に設けられた配線６４と集積回路１０の不図示のコンタクト用パッドとを介して集積回路１０の回路素子に接続される。導電性の接合部６０はバンプなどにより実現される。バンプは導電性の接合部材であり、具体的には金バンプ、銀バンプ、銅バンプ、はんだバンプ又は樹脂コアバンプ等である。なお導電性の接合部６０として、ポリイミド系、エポキシ系、シリコーン系、又はアクリル系の各種接着剤に銀フィラー等の導電性フィラーを分散させた導電性接着剤等を用いてもよい。
【0020】
以上に説明したように本実施形態の振動デバイス１は、第１面２１と第２面２２とを有し、例えば第１面２１に集積回路１０が配置される半導体基板２０を含むベース２と、集積回路１０に電気的に接続される振動素子５を含む。また振動デバイス１は、振動素子５を収容する凹部３０の周囲の側壁部３２、３３を有し、側壁部３２、３３の端面３４、３５が第１面２１に対して接合部３６、３７において接合されるリッド３を含む。そして図１では集積回路１０が、リッド３側である半導体基板２０の第１面２１に形成されているため、集積回路１０を収容空間ＳＰ内に配置することができ、集積回路１０を外部環境から保護することが可能になる。
【0021】
次に振動デバイス１の製造フローの一例について図２～図８を用いて説明する。まず図２に示すように第１半導体ウェハー１２０上に外部接続端子９１、９２を形成する。そして図３に示すように、第１半導体ウェハー１２０の第１面２１側を研削研磨して、例えば６０～８０μｍ程度の厚さにする。次に図４に示すように、第１半導体ウェハー１２０に貫通孔４１（Through Silicon Via）を形成し、貫通孔４１の内面に、例えば酸化シリコン（ＳｉＯ２）等の絶縁膜４２を形成する。そして図５に示すように貫通孔４１に貫通電極４０を形成し、半導体基板２０の第１面２１に集積回路１０を形成する。
【0022】
次に図６に示すように振動素子５を接合部６０に接続する。これにより振動素子５と集積回路１０が電気的に接続されるようになる。またリッド３を形成するための第２半導体ウェハー１３０を用意し、第２半導体ウェハー１３０の凹部側の面に対して、金等の材料による接合膜である金属膜１３２を形成する。
【0023】
次に図７に示すように、ベース２を形成する第１半導体ウェハー１２０に対して、リッド３を形成する第２半導体ウェハー１３０を、接合部３６、３７を介して応力印加により接合する。この接合は例えば真空雰囲気下において行われる。接合部３６、３７は、図６に示す金等の金属膜１３２により形成される接合部である。第１半導体ウェハー１２０に第２半導体ウェハー１３０を接合する際に荷重により印加される力は例えば１０トン以上であり、一例としては２０トン程度である。
【0024】
次に図８に示すように研削の後、ダイシングソー等によって振動デバイス１を個片化するダイシングを行う。以上により第１半導体ウェハー１２０、第２半導体ウェハー１３０から多数の振動デバイス１を個片化することが可能になる。振動デバイス１の平面視での長辺の長さは一例としては１．２ｍｍ～１．０ｍｍ程度であり、短辺の長さは一例としては１．０ｍｍ～０．８ｍｍ程度である。ダイシングの刃の幅は例えば２０μｍ程度であり、振動デバイス１の接合部３６、３７の幅は例えば３０μｍ～１００μｍ程度であり、一例としては６０μｍ程度である。
【0025】
２．ＷＬＰの振動デバイス
従来の振動デバイスでは、ＩＣのチップと水晶の振動素子をセラミックパッケージの中に内蔵する構成となっていた。これに対して図１～図８で説明したＷＬＰの振動デバイス１は、ＩＣ自体をパッケージ化しているため、ＩＣである集積回路１０の面積を最大化でき、小型で高機能な発振器等を実現できる。例えばセラミックパッケージのタイプの振動デバイスでは、平面視におけるＩＣの面積は振動デバイスのパッケージの面積の例えば５０～６０％以下である。これに対してＷＬＰの振動デバイス１によれば、集積回路１０の面積をベース２の面積の例えば５０～６０％よりも大きくすることが可能になる。これにより、振動デバイス１をより高機能にするための回路を集積回路１０に設けることも可能になる。
従来の振動デバイスでは、ＩＣのチップと水晶の振動素子をセラミックパッケージの中に内蔵する構成となっていた。これに対して図１～図８で説明したＷＬＰの振動デバイス１は、ＩＣ自体をパッケージ化しているため、ＩＣである集積回路１０の面積を最大化でき、小型で高機能な発振器等を実現できる。例えばセラミックパッケージのタイプの振動デバイスでは、平面視におけるＩＣの面積は振動デバイスのパッケージの面積の例えば５０～６０％以下である。これに対してＷＬＰの振動デバイス１によれば、集積回路１０の面積をベース２の面積の例えば５０～６０％よりも大きくすることが可能になる。これにより、振動デバイス１をより高機能にするための回路を集積回路１０に設けることも可能になる。
【0026】
しかしながら、ＷＬＰの振動デバイス１では、図７に示すように、ベース２を形成する第１半導体ウェハー１２０と、リッド３を形成する第２半導体ウェハー１３０とを加重により接合する際に、接合部３６、３７に大きな応力が発生し、この応力が集積回路１０にも加わる。そして残留応力等により集積回路１０の回路特性が変化してしまうおそれがあるという課題がある。
【0027】
例えば前述の特許文献１の振動デバイスでは、半導体基板の主面に対して９０°の角度で垂直に側壁部が形成されている。これにより振動素子の収容空間を広く取ることができ、振動素子のサイズを最大化できるため、振動素子の振動特性等を向上できる。しかしながら、ベースを形成する第１半導体ウェハーとリッドを形成する第２半導体ウェハーとを接合する際に生じる垂直方向の加重は、垂直に接合部に伝わるため、リッドとベースの接合部付近に強い応力が発生し易くなる。そして振動デバイスの小型化と高機能化の両立のためには、集積回路の回路素子をなるべく広い範囲で高い集積度で配置することが要求される。このため平面視においてリッドとベースの接合部に重なる領域にも回路素子を配置することが望まれる。しかしながら、接合部に重なる領域に回路素子が配置されると、接合の際の加重によって生じた応力が原因で、回路素子や回路素子を含む回路の回路特性が劣化するおそれがあるため、回路素子が配置可能な領域に制約を受ける場合がある。
【0028】
そこで本実施形態では図９や前述の図１に示すように、リッド３の側壁部３２、３３の内側側面３８、３９を、ベース２の半導体基板２０の第１面２１に対して傾斜させている。即ち側壁部３２、３３の内側側面３８、３９を、第１面２１に対して垂直になるように形成するのではなく、第１面２１に対して傾斜するように形成する。このようにリッド３の側壁部３２、３３の内側側面３８、３９に傾斜を持たせることで、リッド３の剛性を高めることができ、垂直方向に押した際の加重による応力を低減できる。即ち、リッド３の側壁部３２、３３の内側側面３８、３９に傾斜を持たせることで、図７に示すようにリッド３側を垂直方向に押した際の加重及び応力の発生方向を傾斜させて、接合部３６、３７の内側領域も含めて応力を分散させる。これにより接合部３６、３７の付近に生じる応力の最大値を減らすことができ、集積回路１０の能動面に生じる応力を低減することが可能になる。そして集積回路１０に大きな応力が加わり難くなるため、回路素子の特性変動を小さくでき、高精度の特性の振動デバイス１を実現することが可能になる。また集積回路１０において応力が大きくなる領域を縮小することができ、集積回路１０の回路素子を搭載できる面積を拡大できるため、小型で高機能な振動デバイス１の実現が可能になる。
【0029】
図１０は、集積回路における回路素子や回路の配置についての説明図である。図１０に示すように、ベース２は、第１面２１に直交する方向の平面視において、第１辺ＳＤ１と、第１辺ＳＤ１の対辺である第２辺ＳＤ２と、第３辺ＳＤ３と、第３辺ＳＤ３の対辺である第４辺ＳＤ４を有する。ベース２は平面視において例えば矩形である。矩形には、長方形以外にも、正方形や、長方形や正方形に準じた形状等も含まれる。長方形や正方形に準じた形状とは、内角が９０°からずれた四角形や、角部が面取りされたり丸みをつけられた四角形等である。また第１辺ＳＤ１から第２辺ＳＤ２に向かう方向を第１方向ＤＲ１とし、第３辺ＳＤ３から第４辺ＳＤ４に向かう方向を第２方向ＤＲ２とする。第１方向ＤＲ１は例えばＸ軸方向であり、第２方向ＤＲ２は例えばＹ軸方向である。第１面２１に直交する方向である平面視の方向は、第１方向ＤＲ１及び第２方向ＤＲ２に直交する方向であり、例えばＺ軸方向である。
【0030】
そして集積回路１０は、第１回路及び第２回路を含む。第１回路、第２回路は、能動素子及び受動素子の少なくとも１つにより構成される回路であり、例えば特定の機能を実現するために複数の回路素子により構成される回路ブロック又はマクロブロックと呼ばれるものである。ここで第１回路は例えば第１回路素子を含み、第２回路は例えば第２回路素子を含む。そして図１０に示すように、集積回路１０の第１回路の第１回路素子は、ベース２の第１面２１の第１領域ＡＲＡ、第２領域ＡＲＢのうち、第１領域ＡＲＡに配置される。ベース２の第１面２１は半導体基板２０の第１面でもある。具体的には、第１領域ＡＲＡは、第１面２１に直交する平面視において接合部３６、３７に重なる領域である。一方、第２領域ＡＲＢは、第１領域ＡＲＡの内側の領域である。例えば第２領域ＡＲＢは、ベース２の中央点ＣＰを含む領域であり、第１領域ＡＲＡは、第２領域ＡＲＢを囲む領域である。例えば第１領域ＡＲＡの内側の領域のうち、第２領域ＡＲＢを除いた領域が、第１領域ＡＲＡになる。そして集積回路１０の第１回路の第１回路素子は、第１領域ＡＲＡに配置され、集積回路１０の第２回路の第２回路素子は、第１領域ＡＲＡよりも内側の第２領域ＡＲＢに配置される。なお第１領域ＡＲＡ、第２領域ＡＲＢは、応力分布に応じた回路素子の配置領域を設定するために規定した領域であり、実際にこのような領域が集積回路１０に実存するということではない。また本実施形態における集積回路１０の配置領域は例えばガードリングの内側の領域であり、ガードリングの外側のスクライブエリアを含まないものとする。
【0031】
このように第１領域ＡＲＡは、例えば平面視において接合部３６、３７と重なる領域になっている。平面視は第１方向ＤＲ１及び第２方向ＤＲ２に直交する方向での平面視であり、第３方向ＤＲ３での平面視である。図１０のＥ１に示す点線と、ベース２の端部との間の領域が、平面視における接合部３６、３７の領域に対応する。そして第１領域ＡＲＡは、平面視において接合部３６、３７と、領域ＡＯＶにおいて重なっている。このようにすれば、平面視において接合部３６、３７に対応する領域にも、例えば第１領域ＡＲＡの第１回路素子を配置することが可能になる。これにより、接合部３６、３７に対応する領域を有効活用して、第１回路素子を配置できるようになり、集積回路１０の配置面積を拡大できるようになる。
【0032】
ここで図１１に示すように、第１回路の第１回路素子が第１領域ＡＲＡに配置されていればよく、例えば第１回路の他の部分が第２領域ＡＲＢに配置されてもよい。即ち第１回路のうち少なくとも第１回路素子が第１領域ＡＲＡに配置されていればよい。また図１２に示すように、第２回路の第２回路素子が第２領域ＡＲＢに配置されていればよく、例えば第２回路の他の部分が第１領域ＡＲＡに配置されてもよい。即ち第２回路のうち少なくとも第２回路素子が第２領域ＡＲＢに配置されていればよい。
【0033】
そして第１領域ＡＲＡに配置される第１回路素子は、受動素子又はトランジスターである。受動素子は例えば容量素子、抵抗素子又はインダクター素子などであり、トランジスターは例えばＣＭＯＳのトランジスター又はバイポーラートランジスターなどである。そして本実施形態では、図９に示すように、半導体基板２０の第１面であるベース２の第１面２１と、リッド３の側壁部３２の内側側面３８との間の角度をθとしたとき、θ＜９０°の関係を満たす。
【0034】
なお、第１面２１とリッド３の側壁部３３の内側側面３９との間の角度についてもθ＜９０°の関係を満たしているが、以下では、説明の簡素化のために、リッド３の側壁部３２、内側側面３８を主に例にとり説明し、側壁部３３、内側側面３９については詳細な説明を省略する。例えば以下において側壁部３２の記載は、側壁部３２及び側壁部３３を代表して表すものとし、内側側面３８の記載は、内側側面３８及び内側側面３９を代表して表すものとする。
【0035】
例えば図９において接合部３６の接合境界をＢＬとする。接合境界ＢＬは、接合部３６の内側の境界であり、第１面２１に直交する方向に沿った境界である。即ち接合境界ＢＬは第１方向ＤＲ１及び第２方向ＤＲ２に直交する第３方向ＤＲ３に沿った境界であり、例えばＺ軸方向に沿った境界である。また接合部３６よりも内側とは接合部３６からベース２の中央部に向かう方向である。この場合に側壁部３２の傾斜角αは、側壁部３２の内側側面３８に沿った方向と接合境界ＢＬとのなす角度に対応する。そして第１面２１と側壁部３２の内側側面３８との間の角度θは、θ＝９０°－αと表すことができる。例えばθ＜９０°は傾斜角がα＞０になることに対応し、側壁部３２の内側側面３８が第１面２１に直交する方向から正の方向に傾いていることを意味する。例えば内側側面３８が、接合境界ＢＬからベース２の中央部側である内側方向に傾いている場合は、内側側面３８の傾斜は正の方向の傾斜であり、傾斜角αは正であるプラスの値になる。内側側面３８が、接合境界ＢＬからベース２の外側方向に傾いている場合は、内側側面３８の傾斜は負の方向の傾斜であり、傾斜角αは負であるマイナスの値になる。正の方向の傾斜は例えば順方向のテーパーである順テーパーであり、負の方向の傾斜は例えば逆方向のテーパーである逆テーパーである。
【0036】
このように本実施形態では、θ＜９０°となるようにリッド３の側壁部３２の内側側面３８に傾斜を持たせている。このように側壁部３２の内側側面３８に傾斜を持たせることで、図７で説明した第１半導体ウェハー１２０と第２半導体ウェハー１３０の接合時の荷重による応力を、接合部３６の内側領域を含む全体の領域に分散させることができる。これにより、応力が最大値となる領域での応力を低減することが可能になる。例えば荷重による応力を、接合部３６の接合境界ＢＬから内側の方向などに分散させることで、応力が最大値となる接合部３６の付近の領域での応力が低減されるようになる。
【0037】
そして図１０に示すように、第１回路素子が配置される第１領域ＡＲＡは、平面視において接合部３６に重なる領域であり、接合部３６の付近の領域である。このため第１領域ＡＲＡでは他の領域に比べて応力が大きく、応力が最大値となる領域が存在する。従って、θ＜９０°となるようにリッド３の側壁部３２の内側側面３８に傾斜を持たせることで、第１領域ＡＲＡに発生する応力を、接合部３６よりも内側の領域などに分散できるため、第１領域ＡＲＡに配置される第１回路素子に印加される応力を低減できるようになる。このようにすれば、半導体ウェハーの接合時の荷重による応力を原因として、第１回路素子の回路特性が劣化したり、第１回路素子を含む第１回路の回路特性が劣化するのを抑制できるようになる。これにより、小型で高機能な振動デバイス１を実現できると共に、応力を原因とする振動デバイス１の特性の劣化を効果的に抑制することが可能になる。
【0038】
次に側壁部３２の内側側面３８の傾斜角α、角度θと応力との関係について詳細に説明する。図１３は、図９の位置Ｍ２０での傾斜角α、角度θと応力の関係を示す図である。縦軸の応力は正規化した応力の値である。位置Ｍ２０は、接合境界ＢＬから２０μｍの距離だけ外側の位置である。例えば図１０の第１領域ＡＲＡを広げて、第１領域ＡＲＡの外側の境界をベース２の端部に近づけた場合に、位置Ｍ２０は第１領域ＡＲＡ内の位置になる。なお図９では接合境界ＢＬから内側の位置への距離については「＋」を付加し、接合境界ＢＬから外側の位置への距離については「－」を付加している。
【0039】
図１３に示すように本実施形態では、側壁部３２の内側側面３８に傾斜を持たせ、傾斜角をα＞０°としている。即ち内側側面３８と第１面２１との間の角度θ＝９０°－αを、θ＜９０°とすることで、接合部３６の付近の位置Ｍ２０における応力を低減する。例えば角度がθ＜９０°となる図１３の範囲ＲＮ１、ＲＮ２、ＲＮ３では、θ＝９０°である場合に比べて、位置Ｍ２０での応力が低減される。これにより接合部３６の付近の領域である第１領域ＡＲＡに配置される第１回路素子や第１回路素子を含む第１回路についての応力を原因とする回路特性の劣化を効果的に抑制できるようになる。
【0040】
即ち、第１面２１に対してθ＝９０°の角度となるように側壁部３２を垂直に形成すると、図７のようにリッド３側を垂直方向に押す加重がかかった場合に、垂直方向の加重による応力が分散されないため、接合部３６の付近の領域の位置Ｍ２０での応力も大きくなってしまう。これに対してθ＜９０°として側壁部３２の内側側面３８に傾斜を持たせることで、垂直方向の加重による応力が分散されるようになる。従って、接合部３６の付近の領域の位置Ｍ２０での応力の最大値を低減でき、第１領域ＡＲＡの第１回路素子に印加される応力を低減できるようになる。
【0041】
また図１４では、図９の位置Ｐ３０、位置Ｐ１１０、位置Ｐ１８０での傾斜角α、角度θと応力の関係が示されている。位置Ｐ３０、位置Ｐ１１０、位置Ｐ１８０は、各々、接合境界ＢＬから３０μｍ、１１０μｍ、１８０μｍの距離だけ内側の位置である。なお図１４の縦軸の応力は、応力が最大となる位置での応力の値が１．０となるように正規化されている。
【0042】
図１４に示すように接合境界ＢＬから内側の位置Ｐ３０、位置Ｐ１１０、位置Ｐ１８０では、θ＜９０°となるように傾斜を持たせると、応力が増加する。即ちθ＜９０°とすると、垂直方向の加重による応力が分散することで、接合部３６よりも内側の位置Ｐ３０、位置Ｐ１１０、位置Ｐ１８０での応力が増加する。この場合に、接合境界ＢＬから遠い位置ほどθ＜９０°としたときの応力の増加量が大きい。そして、このようにθ＜９０°とすることにより、垂直方向の加重による応力が分散して、接合境界ＢＬよりも内側の位置Ｐ３０、位置Ｐ１１０、位置Ｐ１８０での応力が増加すると、その応力の増加の分だけ、接合境界ＢＬよりも外側の位置Ｍ２０での応力が減少する。例えば位置Ｍ２０は、他の位置Ｐ３０、Ｐ１１０、Ｐ１８０に対して、応力が最大値となる位置であり、この位置Ｍ２０での応力が、θ＜９０°とすることで減少する。これにより第１領域ＡＲＡに配置される第１回路素子に印加される応力が低減されるようになる。
【0043】
以上のように本実施形態では、集積回路１０が第１面２１に配置されるベース２と、集積回路１０に接続される振動素子５と、ベース２に接合されるリッド３とを含む振動デバイス１において、集積回路１０の第１回路の第１回路素子を、図１０に示すように平面視において接合部３６に重なる第１領域ＡＲＡに配置している。そしてベース２の第１面２１と、側壁部３２の内側側面３８との間の角度をθとした場合に、θ＜９０°となるようリッド３の側壁部３２の内側側面３８を傾斜させている。
【0044】
このように側壁部３２の内側側面３８を傾斜させることで、リッド３側を垂直方向に押した際の荷重及び応力の発生方向を分散させる。これにより、接合部３６の付近の領域に生じる応力の最大値を減らすことができ、集積回路１０の能動面に生じる応力の最大値を低減でき、特性変動が小さい高精度な振動デバイス１を実現できる。また集積回路１０の応力が大きい領域を小さくすることができ、集積回路１０の回路素子を搭載できる面積を広くとることができるため、小型で高機能な振動デバイス１を実現できる。また接合時の荷重に対する耐性を高めることで、振動デバイス１の製品をマウントする際に、製品を保持する荷重に対しても強度を高めることができる。このことから、小型で高機能且つ堅牢な振動デバイス１を提供できるようになる。
【0045】
また本実施形態では、第１面２１と内側側面３８との間の角度θが、θ≦８０°の関係式を満たしてもよい。このようにすれば、接合部３６の付近の位置Ｍ２０での応力が図１３の範囲ＲＮ２、ＲＮ３での応力になり、範囲ＲＮ１での応力に比べて応力値を更に低減できる。これにより接合部３６の付近の第１領域ＡＲＡに配置される第１回路素子に印加される応力を更に低減できるようになり、応力印加を原因とする第１回路素子や第１回路の回路特性の劣化を更に抑制できるようになる。
【0046】
また本実施形態では、第１面２１と内側側面３８との間の角度θが、θ＞４５°の関係式を満たすことが望ましい。このようにすれば、角度θを無用に小さくすることで、振動素子５の配置スペースに制限が生じてしまう事態を防止できるようになる。例えば角度θをθ≦４５°として、側壁部３２の内側側面３８を更に傾かせると、図１の収容空間ＳＰの左側のスペースが減少してしまい、振動素子５の配置スペースが減少してしまう。即ちθ≦４５°とすると、側壁部３２の内側側面３８が振動素子５に接触してしまう事態が発生するため、振動素子５のサイズを小さくしなければならなくなり、振動素子５の振動特性等の劣化を招いてしまう。この点、９０°＞θ＞４５°の関係を満たすようにすれば、接合部３６の付近の領域での応力である応力の最大値を減少させて第１回路素子や第１回路の回路特性の劣化を抑制しながら、配置スペースが減少することによる振動素子５の振動特性等の劣化についても抑制できるようになる。
【0047】
また本実施形態では、リッド３は、側壁部３２の内側側面３８が、単結晶シリコンの結晶方位＜１１１＞に沿っていてもよい。具体的には図１３、図１４において、α＝３５．３°、θ＝５４．７°となっていてもよい。このようにすれば、接合部３６の付近の位置Ｍ２０での応力である応力の最大値を十分に小さくできると共に、ウェットエッチングを有効活用して側壁部３２の内側側面３８の傾きを形成することが可能になる。例えば図１、図９の凹部３０であるキャビティーを、図６の単結晶シリコンの第２半導体ウェハー１３０に対するウェットエッチングにより形成できるようになる。例えば単結晶シリコンでは、＜１１１＞の面の方が、他の＜１００＞などの面に比べてウェットエッチングの速度が遅く、エッチングされにくいという性質がある。従って、この性質を利用した結晶異方性エッチングにより単結晶シリコンの第２半導体ウェハー１３０のウェットエッチングを行うことで、ウェットエッチングの速度が遅い＜１１１＞の面が側壁部３２の内側側面３８として現れるようになる。これにより結晶方位＜１１１＞に沿った側壁部３２の内側側面３８を容易に形成できる。そして側壁部３２の内側側面３８が結晶方位＜１１１＞に沿うことで、傾斜角がα＝３５．３°となり、第１面２１と内側側面３８との間の角度がθ＝５４．７°となるような傾きを持つ側壁部３２を形成できるようになる。これにより図１３、図１４に示すように接合部３６の付近の位置Ｍ２０での応力が低減され、第１回路素子や第１回路の回路特性の劣化を抑制できるようになる。
【0048】
なお側壁部３２の内側側面３８は、このようなウェットエッチングにより傾斜を形成することが望ましいが、本実施形態はこれには限定されず、ドライエッチングで傾斜を形成したり、ウェットエッチングにドライエッチングを組み合わせて傾斜を形成するなどの種々の変形実施が可能である。
【0049】
例えばドライエッチングでは、反応性ガスであるエッチングガスをプラズマ化し、レジストによるマスクが形成されたシリコン基板等の半導体基板に対して、高周波電源等によりプラズマの活性種を接触・反応させて半導体基板の表面をエッチングする。プラズマ源としては容量結合型プラズマ（ＣＣＰ）、電子サイクロトロン共鳴プラズマ（ＥＣＲ）、又は誘導結合型プラズマ（ＩＣＰ）などを用いることができる。
【0050】
例えばドライエッチングである反応性イオンエッチング（ＲＩＥ）では、処理室に発生したプラズマ中には、陽イオンや電子以外にも、ラジカルと呼ばれる中性活性種が存在する。例えば陽イオンは、高周波電源等の電圧により加速されて、半導体基板に衝突することで、半導体基板に対して加速方向へのエッチングが行われる。これによりリッド３の凹部３０の底面についてのエッチングが実現される。一方、中性活性種は、半導体基板やマスクのレジスト等と反応して、反応生成物を発生させる。この反応生成物が、エッチングされた部分の側壁に付着すると、付着した反応生成物がマスクとなって、例えば側壁に順テーパーを形成できる。これによりリッド３の内側側面３９に正の傾斜を形成できる。
【0051】
具体的にはドライエッチングを用いる場合には、リッド３のシリコン基板の基板温度や処理室の圧力を制御することで、角度θを制御できる。例えばドライエッチングである反応性イオンエッチングを行う際の基板温度を高くすると、角度θは９０°に近づく。圧力を低下させた場合にも角度θは９０°に近づく。一方、基板温度を低くすると、角度θは９０°よりも小さくなる。また圧力を高くした場合にも角度θは９０°よりも小さくなる。これは、基板温度の冷却や圧力の上昇によって、イオン衝撃が少ない側壁部３２の内側側面３８での反応生成物の吸着量が多くなり、マスクとなる厚い重合膜が内側側面３８に形成されるからである。このように反応性イオンエッチングにおける基板温度や圧力を制御することで、角度θを制御して、側壁部３２の内側側面３８に所望の角度の傾斜を持たせることが可能になる。なお反応性イオンエッチングにおいて反応性ガスの組成比を変えることで、角度θを制御して、側壁部３２の内側側面３８に所望の角度の傾斜を持たせるようにしてもよい。
【0052】
また本実施形態では、図７等で説明したように、リッド３は、ベース２を形成する第１半導体ウェハー１２０に対して、接合部３６、３７を介して応力印加により接合される第２半導体ウェハー１３０により形成されている。このようにすれば、第１半導体ウェハー１２０と第２半導体ウェハー１３０を接合して、ダイシング等を行うことで、多数の振動デバイス１を個別化することが可能になる。そして、第１半導体ウェハー１２０と第２半導体ウェハー１３０の接合により応力が印加された場合にも、本実施形態によれば、第１面２１と内側側面３８との間の角度がθ＜９０°の関係を満たすため、第１領域ＡＲＡでの応力印加に起因する第１回路素子や第１回路の回路特性の劣化を抑制することが可能になる。
【0053】
【0054】
例えば図１５において、ベース２の中央点ＣＰと第１辺ＳＤ１、第２辺ＳＤ２との第１方向ＤＲ１での距離をＷＸとし、ベース２の中央点ＣＰと第３辺ＳＤ３、第４辺ＳＤ４との第２方向ＤＲ２での距離をＷＹとする。例えばベース２の第１方向ＤＲ１での長さは２×ＷＸであり、一例としては１．０ｍｍ～１．２ｍｍ程度であるが、これよりも短かったり、長くてもよい。ベース２の第１方向ＤＲ１での長さである２×ＷＸは、ベース２の例えば横方向の長さであり、例えば長辺方向の長さである。またベース２の第２方向ＤＲ２での長さは２×ＷＹであり、一例としては０．８ｍｍ～１．０ｍｍ程度であるが、これよりも短かったり、長くてもよい。ベース２の第２方向ＤＲ２での長さである２×ＷＹは、ベース２の例えば縦方向の長さであり、例えば短辺方向の長さである。
【0055】
図１６、図１７はベース２の各位置での応力比を示す図である。図１６はベース２の長辺方向である第１方向ＤＲ１での各位置での応力比を示す図であり、図１７はベース２の短辺方向である第２方向ＤＲ２での各位置での応力比を示す図である。応力比は、応力が最大となる位置での応力に対する各位置での応力の比であり、応力が最大となる位置での応力比が１．０になるように設定されている。応力が最大となる位置は例えばベース２の端部の位置である。
【0056】
ここで図１５において、点ＰＳＸ１と中央点ＣＰとの第１方向ＤＲ１での距離をＬＸとする。点ＰＳＸ２と中央点ＣＰとの第１方向ＤＲ１での距離もＬＸとなっている。また点ＰＳＹ１と中央点ＣＰとの第２方向ＤＲ２での距離をＬＹとする。点ＰＳＹ２と中央点ＣＰとの第２方向ＤＲ２での距離もＬＹとなっている。
【0057】
この場合に図１６では、縦軸が応力比であり、横軸がＬＸ／ＷＸとなっている。即ち図１６の横軸は、第１方向ＤＲ１での、ベース２のＷＸに対する中央点ＣＰから点ＰＳＸ１、ＰＳＸ２までの距離ＬＸの距離割合になっている。また図１７では、縦軸が応力比であり、横軸がＬＹ／ＷＹとなっている。即ち図１７の横軸は、第２方向ＤＲ２での、ベース２のＷＹに対する中央点ＣＰから点ＰＳＹ１、ＰＳＹ２までの距離ＬＹの距離割合になっている。
【0058】
そして図１６、図１７において、第１範囲である範囲ＲＧ１では、応力比を例えば０．４以下程度にすることができ、ベース２の端部に比べて応力比を小さくできる。範囲ＲＧ１は、ＬＸ／ＷＸ、ＬＹ／ＷＹが、例えば０．８～０．９５程度となる範囲である。
【0059】
また第２範囲である範囲ＲＧ２では、応力比を、範囲ＲＧ１での応力比よりも小さくでき、例えば０．１以下程度にすることができる。例えば範囲ＲＧ２では、範囲内での応力比の変化量についても範囲ＲＧ１に比べて小さくなる。
【0060】
また第３範囲である範囲ＲＧ３では、応力比を、範囲ＲＧ２での応力比よりも小さくでき、例えば０．０５以下程度にすることができる。例えば範囲ＲＧ３では、範囲内での応力比の変化量についても範囲ＲＧ２に比べて小さくなる。なお以下では、簡素化のために、応力比を、適宜、応力とも記載することとする。
【0061】
このようにベース２の各位置での応力には、応力の値や変化量などの応力についての傾向、特性が異なる複数の範囲ＲＧ１、ＲＧ２、ＲＧ３が存在する。一方、集積回路１０に設けられる回路又は回路素子には、応力に対する回路特性の変化が大きい回路又は回路素子と、応力に対する回路特性の変化が小さい回路又は回路素子と、が存在する。そこで本実施形態では、応力の傾向、特性が異なる複数の範囲を考慮して、応力に対する回路特性の変化が異なる回路又は回路素子を配置する手法を採用する。
【0062】
例えば応力が大きい範囲に対応する領域には、応力に対する回路特性の変化が小さい回路又は回路素子を配置する。このようにすれば、図７で説明した原因等で発生する応力が回路又は回路素子に加わっても、これらの回路又は回路素子の回路特性の変化は小さいため、応力を原因とする回路特性の劣化による悪影響を抑えることができる。そして、ベース２の端部に近い領域に回路又は回路素子を配置できるようになるため、振動デバイス１における集積回路１０の配置面積を拡大できる。これにより、ＷＬＰのようなサイズの小さな振動デバイス１であっても、種々の回路機能を組み込むことが可能になる。
【0063】
一方、応力が小さい範囲に対応する領域には、応力に対する回路特性の変化が大きい回路又は回路素子を配置する。このようにすれば、応力に対する回路特性の変化が大きい回路又は回路素子に対して、大きな応力が印加されないようになるため、応力を原因とする回路特性の劣化を抑えることが可能になる。このように本実施形態によれば、集積回路１０の配置面積を拡大できる共に、応力を原因とする回路特性の劣化を抑えることが可能になり、小さなサイズで高機能な振動デバイス１を実現できるようになる。
【0064】
次に本実施形態における回路素子の配置手法について図１８を用いて具体的に説明する。例えば本実施形態の集積回路１０は、第１回路及び第２回路を含む。第１回路は、第１領域ＡＲＡに配置される第１回路素子を含み、第２回路は、第２領域ＡＲＢに配置される第２回路素子を含む。
【0065】
そして第１回路素子又は第１回路は、第２回路素子又は第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路となっている。例えば第１回路素子は、第２回路素子よりも、応力に対する回路特性の変化が小さい回路素子である。或いは第１回路素子を含む第１回路は、第２回路素子を含む第２回路よりも、応力に対する回路特性の変化が小さい回路である。例えば第１回路素子に第１応力が加わったときの第１回路素子の回路特性の変化量が第１変化量であり、第２回路素子に第１応力が加わったときの第２回路素子の回路特性の変化量が第２変化量であった場合に、第１変化量の方が第２変化量よりも小さい。また第１回路の第１回路素子に第１応力が加わったときの第１回路の回路特性の変化量が第３変化量であり、第２回路の第２回路素子に第１応力が加わったときの第２回路の回路特性の変化量が第４変化量であった場合に、第３変化量の方が第４変化量よりも小さい。
【0066】
回路素子は、回路を構成する基本的な素子であり、例えば受動素子又は能動素子などである。受動素子は、例えば容量素子、抵抗素子又はインダクター素子などである。例えば受動素子は、供給された電力を消費、蓄積又は放出する素子である。例えば受動素子は、電力の増幅又は整流などの能動動作を行わない回路素子である。能動素子は、例えばトランジスター又はダイオードなどである。能動素子は、電力の増幅又は整流などの能動動作を行う回路素子である。例えば能動素子は、入力信号又はエネルギーを増幅、制御又は変調して出力するなどの機能を有する回路素子である。回路素子の回路特性は、例えば抵抗、容量、抵抗比、容量比、増幅率、閾値、トランジスターサイズ、トランジスターのサイズ比又は順方向電圧などである。回路の回路特性は、回路が実現する機能の特性である。例えば信号生成回路であれば、回路特性は、生成される信号についての精度、温度特性、周波数特性、変換特性又は増幅特性などの各種の特性である。例えば電圧生成回路であれば、回路特性は、生成される電圧の精度又は温度特性等であり、センサー回路であれば、検出されるセンサー信号の精度、温度特性又は周波数特性等である。信号変換回路であれば、回路特性は、信号の変換特性であり、例えばＡ／Ｄ変換回路やＤ／Ａ変換回路であれば、回路特性は、Ａ／Ｄ変換特性やＤ／Ａ変換特性である。信号増幅回路であれば、回路特性は信号の増幅特性などである。
【0067】
そして本実施形態では、応力に対する回路特性の変化が小さい第１回路素子が、第１領域ＡＲＡに配置され、応力に対する回路特性の変化が大きい第２回路素子が、第２領域ＡＲＢに配置される。或いは応力に対する回路特性の変化が小さい第１回路に含まれる第１回路素子が、第１領域ＡＲＡに配置され、応力に対する回路特性の変化が大きい第２回路に含まれる第２回路素子が、第２領域ＡＲＢに配置される。応力に対する回路特性の変化は、応力感度と言うこともでき、第１回路素子又は第１回路は、第２回路素子又は第２回路に比べて、応力感度が低い。そして応力感度が低い第１回路素子、又は応力感度が低い第１回路に含まれる第１回路素子が、第１領域ＡＲＡに配置され、応力感度が高い第２回路素子、又は応力感度が高い第２回路に含まれる第２回路素子が、第２領域ＡＲＢに配置される。
【0068】
そして図１８において、ベース２の中央点ＣＰと第１辺ＳＤ１、第２辺ＳＤ２との第１方向ＤＲ１での距離はＷＸとし、中央点ＣＰと第３辺ＳＤ３、第４辺ＳＤ４との第２方向ＤＲ２での距離をＷＹとする。また第１辺ＳＤ１と第１領域ＡＲＡの対応する辺ＳＡ１との第１方向ＤＲ１での距離をＬ１Ａとし、第２辺ＳＤ２と第１領域ＡＲＡの対応する辺ＳＡ２との第１方向ＤＲ１での距離をＬ２Ａとする。また第３辺ＳＤ３と第１領域ＡＲＡの対応する辺ＳＡ３との第２方向ＤＲ２での距離をＬ３Ａとし、第４辺ＳＤ４と第１領域ＡＲＡの対応する辺ＳＡ４との第２方向ＤＲ２での距離をＬ４Ａとする。
【0069】
また第１辺ＳＤ１と第２領域ＡＲＢの対応する辺ＳＢ１との第１方向ＤＲ１での距離をＬ１Ｂとし、第２辺ＳＤ２と第２領域ＡＲＢの対応する辺ＳＢ２との第１方向ＤＲ１での距離をＬ２Ｂとする。また第３辺ＳＤ３と第２領域ＡＲＢの対応する辺ＳＢ３との第２方向ＤＲ２での距離をＬ３Ｂとし、第４辺ＳＤ４と第２領域ＡＲＢの対応する辺ＳＢ４との第２方向ＤＲ２での距離をＬ４Ｂとする。ここで対応する辺とは例えば対向する辺である。
【0070】
この場合に本実施形態では下式（１）、（２）が成り立つ。
【0071】
{１－Ｌ１Ａ／ＷＸ}≦０．９５、{１－Ｌ２Ａ／ＷＸ}≦０．９５、
{１－Ｌ３Ａ／ＷＹ}≦０．９５、{１－Ｌ４Ａ／ＷＹ}≦０．９５、 …（１）
{１－Ｌ３Ａ／ＷＹ}≦０．９５、{１－Ｌ４Ａ／ＷＹ}≦０．９５、 …（１）
【0072】
{１－Ｌ１Ｂ／ＷＸ}≦０．８、{１－Ｌ２Ｂ／ＷＸ}≦０．８、
{１－Ｌ３Ｂ／ＷＹ}≦０．８、{１－Ｌ４Ｂ／ＷＹ}≦０．８ …（２）
{１－Ｌ３Ｂ／ＷＹ}≦０．８、{１－Ｌ４Ｂ／ＷＹ}≦０．８ …（２）
【0073】
上式（１）は図１６、図１７の範囲ＲＧ１に対応し、上式（２）は範囲ＲＧ２、ＲＧ３に対応する。即ち式（１）が満たされることで、第１領域ＡＲＡの第１回路素子に対して印加される応力が、範囲ＲＧ１に対応する応力になる。これにより、第１領域ＡＲＡの第１回路素子に印加される応力が、図１６、図１７の範囲ＲＧ１のように例えば最大応力の４０％以下程度になることを保証できるようになる。そして、前述のように第１領域ＡＲＡに配置される第１回路素子は、応力に対する回路特性の変化が小さく、応力感度が低い回路素子である。従って、最大応力の４０％以下の応力であれば、第１回路素子は応力感度が低いため、第１回路素子又は第１回路素子を含む第１回路の回路特性の劣化はあまり問題にならなくなる。そしてベース２の端部に対してなるべく近い距離まで、回路配置領域である第１領域ＡＲＡの境界を近づけることが可能になるため、集積回路１０の配置面積を拡大でき、集積回路１０の高機能化等を実現できるようになる。
【0074】
一方、上式（２）は図１６、図１７の範囲ＲＧ２、ＲＧ３に対応する。即ち式（２）が満たされることで、第２領域ＡＲＢの第２回路素子に対して印加される応力が、範囲ＲＧ２、ＲＧ３に対応する応力になる。これにより第２領域ＡＲＢの第２回路素子に印加される応力が、図１６、図１７の範囲ＲＧ２、ＲＧ３のように例えば最大応力の１０％以下程度になることを保証できるようになる。また範囲ＲＧ２、ＲＧ３では範囲ＲＧ１に比べて、範囲内での応力の変化量も小さくなる。そして第２領域ＡＲＢに配置される第２回路素子は、第１領域ＡＲＡの第１回路素子に比べて、応力に対する回路特性の変化が大きく、応力感度が高い回路素子である。しかしながら、最大応力の例えば１０％以下の応力であれば、第２回路素子の回路特性又は第２回路素子を含む第２回路の回路特性の変化は小さいため、応力を原因とする回路特性の劣化を抑えることが可能になる。
【0075】
このように本実施形態によれば、応力に対する回路特性の変化が小さい第１回路素子が配置される第１領域ＡＲＡについては、{１－Ｌ１Ａ／ＷＸ}≦０．９５、{１－Ｌ２Ａ／ＷＸ}≦０．９５、{１－Ｌ３Ａ／ＷＹ}≦０．９５、{１－Ｌ４Ａ／ＷＹ}≦０．９５の関係式が成り立つ。このようにすれば、第１領域ＡＲＡの境界をベース２の端部に近づけることができ、集積回路１０の配置面積を拡大できる。また応力に対する回路特性の変化が大きい第２回路素子が配置される第２領域ＡＲＢについては、{１－Ｌ１Ｂ／ＷＸ}≦０．８、{１－Ｌ２Ｂ／ＷＸ}≦０．８、{１－Ｌ３Ｂ／ＷＹ}≦０．８、{１－Ｌ４Ｂ／ＷＹ}≦０．８の関係式が成り立つ。このようにすれば、応力を原因とする第２回路素子又は第２回路素子を含む第２回路の回路特性の劣化を抑えることが可能になる。このように、本実施形態によれば、応力感度が低い回路素子と応力感度が高い回路素子とで、配置領域を区分けし、集積回路１０の配置領域を最大化できる。これにより、従来構造と比較して、より多くの機能を同じ面積の領域に搭載することができ、小型で高機能な振動デバイス１の実現が可能になる。
【0076】
なお本実施形態では、下式（３）が成り立つようにしてもよい。
【0077】
{１－Ｌ１Ｂ／ＷＸ}≦０．６、{１－Ｌ２Ｂ／ＷＸ}≦０．６、
{１－Ｌ３Ｂ／ＷＹ}≦０．６、{１－Ｌ４Ｂ／ＷＹ}≦０．６ …（３）
{１－Ｌ３Ｂ／ＷＹ}≦０．６、{１－Ｌ４Ｂ／ＷＹ}≦０．６ …（３）
【0078】
上式（３）は、図１６、図１７の範囲ＲＧ３に対応する。即ち上式（３）が満たされることで、第２領域ＡＲＢの第２回路素子に対して印加される応力が、範囲ＲＧ３に対応する応力になる。これにより第２領域ＡＲＢの第２回路素子に印加される応力が、図１６、図１７の範囲ＲＧ３のように例えば最大応力の５％以下程度になることを保証できるようになる。これにより、応力を原因とする第２回路素子又は第２回路素子を含む第２回路の回路特性の劣化を更に抑えることが可能になる。
【0079】
また本実施形態では、下式（４）が成り立つようにしてもよい。
【0080】
{１－Ｌ１Ａ／ＷＸ}≦０．８、{１－Ｌ２Ａ／ＷＸ}≦０．８、
{１－Ｌ３Ａ／ＷＹ}≦０．８、{１－Ｌ４Ａ／ＷＹ}≦０．８ …（４）
{１－Ｌ３Ａ／ＷＹ}≦０．８、{１－Ｌ４Ａ／ＷＹ}≦０．８ …（４）
【0081】
上式（４）は、図１６、図１７の範囲ＲＧ２に対応する。即ち上式（４）が満たされることで、第１領域ＡＲＡの第１回路素子に対して印加される応力が、範囲ＲＧ２に対応する応力になる。これにより第１領域ＡＲＡの第１回路素子に印加される応力が、図１０、図１１の範囲ＲＧ２のように例えば最大応力の４０％以下程度になることを保証できるようになり、応力を原因とする第１回路素子又は第１回路素子を含む第１回路の回路特性の劣化を抑えることが可能になる。
【0082】
また本実施形態では、下式（５）が成り立つようにしてもよい。
【0083】
０．８＜{１－Ｌ１Ａ／ＷＸ}≦０．９５、
０．８＜{１－Ｌ２Ａ／ＷＸ}≦０．９５、
０．８＜{１－Ｌ３Ａ／ＷＹ}≦０．９５、
０．８＜{１－Ｌ４Ａ／ＷＹ}≦０．９５ （５）
０．８＜{１－Ｌ２Ａ／ＷＸ}≦０．９５、
０．８＜{１－Ｌ３Ａ／ＷＹ}≦０．９５、
０．８＜{１－Ｌ４Ａ／ＷＹ}≦０．９５ （５）
【0084】
例えば、１－Ｌ１Ａ／ＷＸ、１－Ｌ２Ａ／ＷＸ、１－Ｌ３Ａ／ＷＹ、１－Ｌ４Ａ／ＷＹは、ベース２の各辺から第１領域ＡＲＡの各辺までの距離であるＬ１Ａ、Ｌ２Ａ、Ｌ３Ａ、Ｌ４ＡについてのＷＸ、ＷＹに対する距離割合に対応する。上式（５）が成り立つことで、第１領域ＡＲＡについての距離割合の上限が０．９５に設定されると共に、距離割合の下限が０．８に設定されるようになる。このようにすれば、ベース２の各辺から第１領域ＡＲＡの各辺までの距離についてのＷＸ、ＷＹに対する距離割合が０．９５以下であり、０．８よりも大きい範囲の第１領域ＡＲＡに、第１回路素子を配置できるようになる。
【0085】
４．集積回路
図１９に本実施形態の集積回路１０の構成例を示す。集積回路１０は発振回路１１、出力回路１２を含む。また集積回路１０は制御回路１３、電源回路１４、温度補償回路１５、温度センサー回路１６、メモリー１７を含むことができる。また本実施形態の振動デバイス１は、振動素子５と集積回路１０を含み、振動素子５と集積回路１０は電気的に接続されている。なお集積回路１０、振動デバイス１の構成は、図１９や後述の図２０の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。
図１９に本実施形態の集積回路１０の構成例を示す。集積回路１０は発振回路１１、出力回路１２を含む。また集積回路１０は制御回路１３、電源回路１４、温度補償回路１５、温度センサー回路１６、メモリー１７を含むことができる。また本実施形態の振動デバイス１は、振動素子５と集積回路１０を含み、振動素子５と集積回路１０は電気的に接続されている。なお集積回路１０、振動デバイス１の構成は、図１９や後述の図２０の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したり、一部の構成要素を他の構成要素に置き換えるなどの種々の変形実施が可能である。
【0086】
振動デバイス１は端子ＴＣＫ、ＴＯＥ、ＴＶＤＤ、ＴＧＮＤを含む。端子ＴＣＫは、クロック信号ＣＫを出力するための端子であり、端子ＴＯＥは、出力イネーブル信号ＯＥを入力するための端子である。ＴＶＤＤは、電源電圧であるＶＤＤが供給される端子であり、ＴＧＮＤは、グランド電圧であるＧＮＤが供給される端子である。ＧＮＤはＶＳＳと呼ぶこともできる。例えばＶＤＤは高電位側電源電圧に対応し、ＧＮＤは低電位側電源電圧に対応する。これらの端子ＴＣＫ、ＴＯＥ、ＴＶＤＤ、ＴＧＮＤは、図１の外部接続端子９１、９２に対応する。例えば４端子の振動デバイス１であれば、外部接続端子９１、９２として４つの端子が設けられる。なお振動デバイス１の端子数はこれに限定されず、これ以上であってもよいし、これ以下であってもよい。また集積回路１０はパッドＰＣＫ、ＰＯＥ、ＰＶＤＤ、ＰＧＮＤ、ＰＸ１、ＰＸ２を含む。パッドは集積回路１０の端子である。これらのパッドＰＣＫ、ＰＯＥ、ＰＶＤＤ、ＰＧＮＤは、振動デバイス１の端子ＴＣＫ、ＴＯＥ、ＴＶＤＤ、ＴＧＮＤと電気的に接続されている。
【0087】
発振回路１１は振動素子５を発振させる回路である。例えば発振回路１１は、パッドＰＸ１、ＰＸ２を介して振動素子５に電気的に接続され、振動素子５を発振させることで発振信号を生成する。例えば発振回路１１は、パッドＰＸ１とパッドＰＸ２との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路１１のコア回路であり、駆動回路が、振動素子５を電圧駆動又は電流駆動することで、振動素子５を発振させる。発振回路１１としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路１１には、例えば可変容量回路８６が設けられ、この可変容量回路８６の容量の調整により、発振周波数を調整できるようになっている。可変容量回路８６は、例えばバラクターなどの可変容量素子により実現できる。或いは可変容量回路８６を、キャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現してもよい。例えば可変容量回路８６を、容量値がバイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、各スイッチが、キャパシターアレイの各キャパシターとパッドＰＸ１又はパッドＰＸ２との間の接続のオン、オフを行う複数のスイッチを有するスイッチアレイとにより構成してもよい。
【0088】
出力回路１２は、発振信号に基づくクロック信号ＣＫを出力する。例えば出力回路１２は、発振信号に基づく発振クロック信号をバッファリングして、クロック信号ＣＫとしてパッドＰＣＫに出力する。そして、このクロック信号ＣＫが振動デバイス１の端子ＴＣＫを介して外部に出力される。例えば出力回路１２は、シングルエンドのＣＭＯＳの信号形式でクロック信号ＣＫを出力する。例えば端子ＴＯＥからパッドＰＯＥを介して入力される出力イネーブル信号ＯＥがアクティブである場合に、制御回路１３の制御により、出力回路１２がクロック信号ＣＫを出力する。一方、出力イネーブル信号ＯＥが非アクティブである場合には、出力回路１２は、クロック信号ＣＫを例えばローレベルなどの固定電圧レベルに設定する。なお出力回路１２が、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）等の信号形式で、差動のクロック信号を出力してよい。この場合には差動のクロック信号の正極性用、負極性用の２つのクロック端子やパッドを設ければよく、振動デバイス１は例えば６端子の発振器になる。
【0089】
制御回路１３はロジック回路であり、種々の制御処理を行う。例えば制御回路１３は、集積回路１０の全体の制御を行ったり、集積回路１０の動作シーケンスの制御を行う。また制御回路１３は、発振回路１１、電源回路１４、温度補償回路１５、又はメモリー１７等の制御を行ってもよい。制御回路１３は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。
【0090】
電源回路１４は、端子ＴＶＤＤからパッドＰＶＤＤを介して電源電圧ＶＤＤが供給され、端子ＴＧＮＤからパッドＰＧＮＤを介してグランド電圧であるＧＮＤが供給される。そして電源回路１４は、集積回路１０の各内部回路用の電源電圧を各内部回路に供給する。
【0091】
電源回路１４は、基準電圧生成回路８０を含み、基準電圧生成回路８０は、集積回路１０に用いられる基準電圧を生成する。そして基準電圧生成回路８０は抵抗分割回路８２を含む。また電源回路１４は、レギュレーター回路８１を含み、レギュレーター回路８１は、集積回路１０に用いられるレギュレート電圧を生成する。このレギュレート電圧が、発振回路１１や出力回路１２や制御回路１３などの集積回路１０の各回路に供給される。そしてレギュレーター回路８１は抵抗分割回路８３を含む。基準電圧生成回路８０、レギュレーター回路８１の詳細については後述する。
【0092】
温度補償回路１５は、発振回路１１の発振周波数の温度補償を行う。そして出力回路１２は、温度補償された発振信号に基づくクロック信号ＣＫを出力する。具体的には温度補償回路１５は、温度センサー回路１６からの温度検出信号に基づいて温度補償を行う。例えば温度補償回路１５は、温度センサー回路１６からの温度検出電圧に基づいて温度補償電圧を生成し、生成された温度補償電圧を発振回路１１に出力することで、発振回路１１の発振周波数の温度補償を行う。例えば温度補償回路１５は、発振回路１１が有する可変容量回路８６に対して、当該可変容量回路８６の容量制御電圧となる温度補償電圧を出力することで、温度補償を行う。この場合には発振回路１１の可変容量回路８６は、バラクター等の可変容量素子により実現される。温度補償は、温度変動による発振周波数の変動を抑制して補償する処理である。例えば温度補償回路１５は、多項式近似によるアナログ方式の温度補償を行う。例えば振動素子５の周波数温度特性を補償する温度補償電圧が多項式により近似される場合に、温度補償回路１５は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。具体的にはメモリー１７には、温度補償用の多項式の係数情報が記憶されており、制御回路１３が、この係数情報をメモリー１７から読み出して、例えば温度補償回路１５のレジスターに設定する。そして温度補償回路１５は、レジスターに設定された係数情報に基づいてアナログ方式の温度補償を行う。
【0093】
また温度補償回路１５がデジタル方式の温度補償を行うようにしてもよい。この場合には温度補償回路１５は例えばロジック回路により実現される。具体的には温度補償回路１５は、温度センサー回路１６の温度検出信号である温度検出データに基づいてデジタルの温度補償処理を行う。例えば温度補償回路１５は、温度検出データに基づいて周波数調整データを求める。そして、求められた周波数調整データに基づいて、発振回路１１の可変容量回路８６の容量値が調整されることで、発振回路１１の発振周波数の温度補償処理が実現される。この場合には発振回路１１の可変容量回路８６は、バイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、スイッチアレイとにより実現される。またメモリー１７は、温度検出データと周波数調整データの対応を表すルックアップテーブルを記憶しており、温度補償回路１５は、制御回路１３によりメモリー１７から読み出されたルックアップテーブルを用いて、温度データから周波数調整データを求める温度補償処理を行う。
【0094】
温度センサー回路１６は、温度を検出するセンサー回路である。温度センサー回路１６はカレントミラー回路８４を含む。具体的には温度センサー回路１６は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧として出力する。例えば温度センサー回路１６は、温度依存性を有する回路素子を利用して温度検出電圧を生成する。具体的には温度センサー回路１６は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧値が変化する温度検出電圧を出力する。ＰＮ接合の順方向電圧としては、例えばバイポーラートランジスターのベース・エミッター間電圧などを用いることができる。
【0095】
またデジタル方式の温度補償処理を行う場合には、温度センサー回路１６は、環境温度などの温度を測定し、その結果を温度検出データとして出力する。温度検出データは、温度に対して例えば単調増加又は単調減少するデータである。この場合の温度センサー回路１６としては、リングオシレーターの発振周波数が温度依存性を有することを利用した温度センサー回路を用いることができる。具体的には温度センサー回路１６は、リングオシレーターとカウンター回路を含む。カウンター回路は、発振回路１１からの発振信号に基づくクロック信号により規定されるカウント期間において、リングオシレーターの発振信号である出力パルス信号をカウントし、そのカウント値を温度検出データとして出力する。
【0096】
メモリー１７は集積回路１０で用いられる各種の情報を記憶する。メモリー１７は、例えば不揮発メモリーなどである。不揮発性メモリーはＦＡＭＯＳ（Floating gate Avalanche injection MOS）メモリー又はＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）メモリー等のＥＥＰＲＯＭであるが、これに限らず、ＯＴＰ（One Time Programmable）メモリー又はヒューズ型ＲＯＭ等であってもよい。或いはメモリー１７はＲＡＭ等の揮発性のメモリーにより実現してもよい。
【0097】
図２０に集積回路１０の他の構成例を示す。図２０では図１９の構成に加えてＰＬＬ回路１８が更に設けられている。ＰＬＬ回路１８は、発振回路１１からの発振信号に基づく発振クロック信号の周波数を逓倍したクロック信号を出力回路１２に出力する。これにより発振回路１１の発振信号の周波数を逓倍したクロック信号ＣＫが端子ＴＣＫから出力されるようになる。ＰＬＬ回路１８は、例えば不図示の位相比較回路、チャージポンプ回路、電圧制御発振回路、分周回路などを含む。ＰＬＬ回路１８としては例えばフラクショナル－Ｎ型のＰＬＬ回路を用いることができる。例えば制御回路１３にデルタシグマ変調回路を設け、このデルタシグマ変調回路によりデルタシグマ変調を行うことで、ＰＬＬ回路１８がフラクショナル－Ｎ型のＰＬＬ回路として動作するようになる。このようにすることで、ＰＬＬ回路１８の分周比として整数のみならず分数の設定も可能になり、任意の周波数のクロック信号ＣＫを出力することが可能になる。この場合に、温度補償回路１５がアナログ方式の温度補償を行って、温度補償電圧を発振回路１１の可変容量回路８６に出力することで温度補償を実現してもよい。或いは、温度補償回路１５がデジタル方式の温度補償を行い、温度補償データと周波数調整データとに基づくデルタシグマ変調により、ＰＬＬ回路１８の分周比を設定することで、温度補償を実現してもよい。
【0098】
５．第１回路、第２回路、第１回路素子、第２回路素子
次に図２１等を用いて本実施形態における第１回路、第２回路、第１回路素子、第２回路素子の配置手法について説明する。図１８等で説明したように、本実施形態の集積回路１０は、第１回路及び第２回路を含み、第１回路は、第１領域ＡＲＡに配置される第１回路素子を含み、第２回路は、第２領域ＡＲＢに配置される第２回路素子を含む。そして第１回路素子又は第１回路は、第２回路素子又は第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路となっている。以下では、これらの第１回路、第２回路、第１回路素子、第２回路素子の具体例や配置手法について説明する。
次に図２１等を用いて本実施形態における第１回路、第２回路、第１回路素子、第２回路素子の配置手法について説明する。図１８等で説明したように、本実施形態の集積回路１０は、第１回路及び第２回路を含み、第１回路は、第１領域ＡＲＡに配置される第１回路素子を含み、第２回路は、第２領域ＡＲＢに配置される第２回路素子を含む。そして第１回路素子又は第１回路は、第２回路素子又は第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路となっている。以下では、これらの第１回路、第２回路、第１回路素子、第２回路素子の具体例や配置手法について説明する。
【0099】
本実施形態では、第１回路は、例えば第１回路素子の回路定数の比により回路特性が設定される回路である。回路定数は、例えば抵抗、容量又はトラジスターサイズなどであり、第１回路は、抵抗比、容量比又はトランジスターサイズ比などにより回路特性が設定される回路である。なお回路定数は、抵抗、容量、トラジスターサイズには限定されず、例えばインダクタンス、トランジスターの閾値又は増幅率等であってもよい。このように第１回路素子の回路定数の比により回路特性が設定される第１回路であれば、応力が印加されて例えば第１回路素子の回路定数が変化したとしても、回路定数の比により設定される回路特性については、殆ど変化しないようになる。即ち、応力印加による第１回路素子の回路定数自体の変化量に比べて、応力印加による第１回路素子の回路定数の比の変化量は、十分に小さくなる。このため、例えば図７のように応力が印加された場合にも、第１回路素子の回路定数の比により設定される第１回路の回路特性は殆ど変化しないようになる。従って、このような第１回路の第１回路素子であれば、ベース２の端部に近い第１領域ＡＲＡに配置しても、応力印加を原因とする回路特性の劣化を十分に抑えることが可能になる。そしてこのような第１回路の第１回路素子を第１領域ＡＲＡに配置することで、集積回路１０の配置領域をベース２の端部に近づけることが可能になり、集積回路１０の配置面積を拡大できるようになる。
【0100】
例えば第１回路は、第１回路素子として複数の受動素子又は複数の能動素子が設けられ、複数の受動素子又は複数の能動素子の回路定数の比により回路特性が設定される回路である。受動素子は、例えば抵抗素子、容量素子又はインダクター素子などであり、複数の受動素子の回路定数の比は、例えば抵抗比、容量比又はインダクター比などである。また能動素子は、例えばトランジスター又はダイオードなどであり、複数の能動素子の回路定数の比は、例えばトランジスターサイズの比、閾値の比、順方向電圧の比又は増幅率の比などである。このように複数の受動素子又は複数の能動素子の回路定数の比により回路特性が設定される第１回路であれば、応力が印加されて受動素子又は能動素子の回路定数が変化したとしても、回路定数の比により設定される回路特性については、殆ど変化しないようになる。従って、このような第１回路の受動素子又は能動素子であれば、ベース２の端部に近い第１領域ＡＲＡに配置しても、応力印加を原因とする回路特性の劣化を十分に抑えることが可能になる。そしてこのような第１回路の受動素子又は能動素子を第１領域ＡＲＡに配置することで、集積回路１０の配置面積を拡大できるようになる。
【0101】
また第１領域ＡＲＡに配置される第１回路素子は、抵抗分圧回路に設けられる抵抗素子、又はカレントミラー回路に設けられるトランジスターである。例えば図２１は集積回路１０における第１回路、第２回路、第１回路素子、第２回路素子の配置を概略的に説明する図である。図２１では、抵抗分割回路８２、８３やカレントミラー回路８４が第１領域ＡＲＡに配置されている。図１９、図２０で説明したように、例えば抵抗分割回路８２は基準電圧生成回路８０に設けられており、抵抗分割回路８３はレギュレーター回路８１に設けられている。またカレントミラー回路８４は、例えば温度センサー回路１６に設けられている。抵抗分割回路８２、８３は、複数の抵抗素子の抵抗比により回路特性が設定される回路であり、例えば抵抗比により、抵抗分割回路８２、８３が生成する分割電圧などの回路特性が設定される。この抵抗分割回路８２、８３は、複数の受動素子の回路定数の比により回路特性が設定される回路であり、第１回路素子の回路定数の比により回路特性が設定される回路である。カレントミラー回路８４は、複数のトランジスターのサイズ比により回路特性が設定される回路であり、例えばトランジスターサイズ比により、カレントミラーにおけるミラー比などの回路特性が設定される。このカレントミラー回路８４は、複数の能動素子の回路定数の比により回路特性が設定される回路であり、第１回路素子の回路定数の比により回路特性が設定される回路である。このような抵抗分割回路８２、８３、カレントミラー回路８４であれば、応力が印加されて抵抗素子の抵抗又はトランジスター特性が変化しても、抵抗比又はトランジスター比により設定される回路特性については、殆ど変化しないようになる。従って、このような抵抗分割回路８２、８３の抵抗素子、カレントミラー回路８４のトランジスターであれば、図２１に示すように、ベース２の端部に近い第１領域ＡＲＡに配置しても、応力印加を原因とする回路特性の劣化の悪影響を抑えることが可能になる。そしてこのような抵抗素子、トランジスターを第１領域ＡＲＡに配置することで、集積回路１０の配置面積を拡大できるようになる。
【0102】
なお回路素子の回路定数の比により回路特性が設定される回路は、このような抵抗分割回路８２、８３、カレントミラー回路８４には限定されず、例えば容量比又は抵抗比により増幅率が設定されるアンプ回路や、トランジスターサイズ比により電圧又は電流を生成する回路などの種々の回路がある。
【0103】
このように第１回路は、集積回路１０に用いられる基準電圧を生成する基準電圧生成回路８０であり、第１回路素子は、基準電圧生成回路８０の抵抗分割回路８２に含まれる抵抗素子である。即ち図２１では、基準電圧生成回路８０の抵抗分割回路８２を構成する抵抗素子が第１領域ＡＲＡに配置されている。このようにすれば、基準電圧生成回路８０のうち、少なくとも抵抗分割回路８２の抵抗素子が、第１領域ＡＲＡに配置されるようになる。そして、このように基準電圧生成回路８０の抵抗分割回路８２の抵抗素子を第１領域ＡＲＡに配置することで、抵抗分割回路８２の抵抗素子をベース２の端部に近い領域に配置できるため、集積回路１０の配置面積を拡大できるようになる。また抵抗分割回路８２は抵抗比により回路特性が設定されるため、印加応力が大きい第１領域ＡＲＡに、抵抗分割回路８２の抵抗素子が配置されても、応力を原因とする回路特性の劣化の悪影響は最小限になる。
【0104】
また第１回路は、集積回路１０に用いられるレギュレート電圧を生成するレギュレーター回路８１であり、第１回路素子は、レギュレーター回路８１の抵抗分割回路８３に含まれる抵抗素子である。即ち図２１では、レギュレーター回路８１の抵抗分割回路８３を構成する抵抗素子が第１領域ＡＲＡに配置されている。このようにすれば、レギュレーター回路８１のうち、少なくとも抵抗分割回路８３の抵抗素子が、第１領域ＡＲＡに配置されるようになる。そして、このようにレギュレーター回路８１の抵抗分割回路８３の抵抗素子を第１領域ＡＲＡに配置することで、抵抗分割回路８３の抵抗素子をベース２の端部に近い領域に配置できるため、集積回路１０の配置面積を拡大できるようになる。また抵抗分割回路８３は抵抗比により回路特性が設定されるため、印加応力が大きい第１領域ＡＲＡに、抵抗分割回路８３の抵抗素子が配置されても、応力を原因とする回路特性の劣化の悪影響は最小限になる。
【0105】
また第１回路は、温度を検出する温度センサー回路１６であり、第１回路素子は、温度センサー回路１６のカレントミラー回路８４に含まれるトランジスターである。即ち図２１では、温度センサー回路１６のカレントミラー回路８４を構成するトランジスターが第１領域ＡＲＡに配置されている。このようにすれば、温度センサー回路１６のうち、少なくともカレントミラー回路８４のトランジスターが、第１領域ＡＲＡに配置されるようになる。そして、このように温度センサー回路１６のカレントミラー回路８４のトランジスターを第１領域ＡＲＡに配置することで、カレントミラー回路８４のトランジスターをベース２の端部に近い領域に配置できるため、集積回路１０の配置面積を拡大できるようになる。またカレントミラー回路８４はトランジスターのサイズ比により回路特性が設定されるため、印加応力が大きい第１領域ＡＲＡに、カレントミラー回路８４のトランジスターが配置されても、応力を原因とする回路特性の劣化の悪影響は最小限になる。
【0106】
また第１回路は、制御回路１３又はメモリー１７であり、第１回路素子は、制御回路１３又はメモリー１７が含むトランジスターである。このようにすれば図２１に示すように、制御回路１３又はメモリー１７を構成する少なくとも一部のトランジスターが、第１領域ＡＲＡに配置されるようになる。そして、このように制御回路１３又はメモリー１７のトランジスターを第１領域ＡＲＡに配置することで、制御回路１３又はメモリー１７のトランジスターをベース２の端部に近い領域に配置できるため、集積回路１０の配置面積を拡大できるようになる。また制御回路１３やメモリー１７のトランジスターに応力が印加されて、トランジスターの回路特性が変化したとしても、制御回路１３やメモリー１７の回路特性には殆ど影響を及ぼさない。例えば制御回路１３はロジック動作等を行う回路であるため、応力印加によりトランジスターの閾値等の回路特性が変化しても、ロジック動作には殆ど影響は無く、制御回路１３が誤動作することはないと考えられる。またメモリー１７の読み出し回路や書き込み回路などのトランジスターの閾値等の回路特性が変化しても、メモリーの読み出し動作や書き込み動作には殆ど影響は無く、メモリー１７が誤動作することはないと考えられる。
【0107】
また第２回路素子は受動素子であり、受動素子は、容量素子及び抵抗素子の少なくとも一方である。このようにすれば、第２回路素子である容量素子や抵抗素子が、第２領域ＡＲＢに配置されるようになる。例えば容量素子や抵抗素子は、図７で説明したような応力が印加されると、容量や抵抗が変化してしまうおそれがあるが、第２領域ＡＲＢは、第１領域ＡＲＡに比べて、印加される応力が小さい。従って、容量素子や抵抗素子を、印加される応力が小さい第２領域ＡＲＢに配置すれば、応力による容量や抵抗の変化を最小限にすることが可能になり、例えば容量素子や抵抗素子を第２回路素子として含む第２回路の回路特性の変化も最小限に抑えることが可能になる。なお容量素子は、例えばＭＩＭ（Metal-Insulator-Metal）のキャパシター、ＰＩＰ（Polysilicon-Insulator-polysilicon）キャパシター、又はＭＯＳ（Metal-Oxide-Semiconductor）キャパシターなどである。また抵抗素子は、例えばポリシリコン抵抗、拡散抵抗又はウェル抵抗の素子などである。
【0108】
また図２１に示すように、第２回路は、振動素子５を発振させる発振回路１１であり、第２回路素子は、発振回路１１に含まれる容量素子及び抵抗素子の少なくとも一方である。このようにすれば、第２回路素子である発振回路１１の容量素子や抵抗素子が、第２領域ＡＲＢに配置されるようになる。例えば容量素子や抵抗素子は、応力が印加されると、容量や抵抗が変化してしまうおそれがあるが、第２領域ＡＲＢは、第１領域ＡＲＡに比べて、印加される応力が小さい。従って、発振回路１１の容量素子又は抵抗素子を、印加される応力が小さい第２領域ＡＲＢに配置すれば、応力による容量又は抵抗の変化を最小限にすることが可能になり、容量素子又は抵抗素子を含む発振回路１１の回路特性の変化も最小限に抑えることが可能になる。例えば容量素子が、発振回路１１の可変容量回路８６を構成する容量素子である場合に、応力印加により容量素子の容量が変化してしまうと、発振周波数も変動してしまう。この点、発振回路１１の可変容量回路８６の容量素子を、印加される応力が小さい第２領域ＡＲＢに配置すれば、応力印加を原因とする発振周波数の変動を最小限に抑えることが可能になる。
【0109】
また図２１に示すように、第２回路は、振動素子５の発振周波数の温度補償を行う温度補償回路１５であり、第２回路素子は、温度補償回路１５に含まれる抵抗素子である。このようにすれば、第２回路素子である温度補償回路１５の抵抗素子が、第２領域ＡＲＢに配置されるようになる。そして、温度補償回路１５の抵抗素子を、印加される応力が小さい第２領域ＡＲＢに配置すれば、応力による抵抗の変化を最小限にすることが可能になり、温度補償回路１５の回路特性の変化も最小限に抑えることが可能になる。例えば温度補償回路１５では、応力印加により抵抗素子の抵抗値が変化してしまうと、温度補償の特性も変動してしまう。この点、温度補償回路１５の抵抗素子を、印加される応力が小さい第２領域ＡＲＢに配置すれば、応力印加を原因とする温度補償の特性の変動を最小限に抑えることが可能になる。
【0110】
６．集積回路の各回路の構成例
次に集積回路１０の各回路の具体的な構成例について説明する。図２２に基準電圧生成回路８０の構成例を示す。基準電圧生成回路８０は、ＶＤＤノードとＧＮＤノードの間に設けられるＮ型のトランジスターＴＤ１、抵抗ＲＤ１、ＲＤ２、ＲＤ３、バイポーラートランジスターＢＰ１、ＢＰ２を含む。また基準電圧生成回路８０は、バイアス電圧ＶＢがゲートに入力されるＰ型のトランジスターＴＤ１、ＴＤ２と、トランジスターＴＤ２のドレインノードとＧＮＤノードとの間に設けられるバイポーラートランジスターＢＰ３を含む。基準電圧生成回路８０は、バンドギャップリファレンス回路であり、バンドギャップ電圧による基準電圧ＶＲＥＦを生成して出力する。例えばＰＮＰ型のバイポーラートランジスターＢＰ１、ＢＰ２のベース・エミッター間電圧をＶＢＥ１、ＶＢＥ２とし、ΔＶＢＥ＝ＶＢＥ１－ＶＢＥ２とする。基準電圧生成回路８０は、例えばＶＲＥＦ＝Ｋ×ΔＶＢＥ＋ＶＢＥ２となる基準電圧ＶＲＥＦを出力する。Ｋは抵抗ＲＤ１、ＲＤ２の抵抗値により設定される。例えばＶＢＥ２は負の温度特性を有し、ΔＶＢＥは正の温度特性を有するため、抵抗ＲＤ１、ＲＤ２の抵抗値を調整することで、温度依存性のない定電圧の基準電圧ＶＲＥＦを生成できるようになる。そして生成される基準電圧ＶＲＥＦはグランド電圧を基準とした定電圧になる。なお基準電圧生成回路８０は図２２の構成に限定されず、例えばトランジスターの仕事関数差電圧を用いて基準電圧ＶＲＥＦを生成する回路などの種々の構成の回路を用いることができる。
次に集積回路１０の各回路の具体的な構成例について説明する。図２２に基準電圧生成回路８０の構成例を示す。基準電圧生成回路８０は、ＶＤＤノードとＧＮＤノードの間に設けられるＮ型のトランジスターＴＤ１、抵抗ＲＤ１、ＲＤ２、ＲＤ３、バイポーラートランジスターＢＰ１、ＢＰ２を含む。また基準電圧生成回路８０は、バイアス電圧ＶＢがゲートに入力されるＰ型のトランジスターＴＤ１、ＴＤ２と、トランジスターＴＤ２のドレインノードとＧＮＤノードとの間に設けられるバイポーラートランジスターＢＰ３を含む。基準電圧生成回路８０は、バンドギャップリファレンス回路であり、バンドギャップ電圧による基準電圧ＶＲＥＦを生成して出力する。例えばＰＮＰ型のバイポーラートランジスターＢＰ１、ＢＰ２のベース・エミッター間電圧をＶＢＥ１、ＶＢＥ２とし、ΔＶＢＥ＝ＶＢＥ１－ＶＢＥ２とする。基準電圧生成回路８０は、例えばＶＲＥＦ＝Ｋ×ΔＶＢＥ＋ＶＢＥ２となる基準電圧ＶＲＥＦを出力する。Ｋは抵抗ＲＤ１、ＲＤ２の抵抗値により設定される。例えばＶＢＥ２は負の温度特性を有し、ΔＶＢＥは正の温度特性を有するため、抵抗ＲＤ１、ＲＤ２の抵抗値を調整することで、温度依存性のない定電圧の基準電圧ＶＲＥＦを生成できるようになる。そして生成される基準電圧ＶＲＥＦはグランド電圧を基準とした定電圧になる。なお基準電圧生成回路８０は図２２の構成に限定されず、例えばトランジスターの仕事関数差電圧を用いて基準電圧ＶＲＥＦを生成する回路などの種々の構成の回路を用いることができる。
【0111】
図２２の基準電圧生成回路８０では、抵抗素子である抵抗ＲＤ１、ＲＤ２などにより抵抗分割回路８２が構成される。そして基準電圧ＶＲＥＦ＝Ｋ×ΔＶＢＥ＋ＶＢＥ２は、抵抗分割回路８２でのＲＤ１、ＲＤ２の抵抗比に対応するＫにより設定される。従って、応力印加により抵抗素子であるＲＤ１、ＲＤ２の抵抗値が変動したとしても、抵抗比に対応するＫの変動は最小限であるため、基準電圧ＶＲＥＦの変動も最小限に抑えられる。従って、基準電圧生成回路８０の抵抗分割回路８２を、印加応力が大きい第１領域ＡＲＡに配置しても、基準電圧生成回路８０の回路特性である基準電圧ＶＲＥＦの変動を抑えることができる。そして基準電圧生成回路８０を、ベース２の端部に近い第１領域ＡＲＡに配置することで、集積回路１０の配置面積を拡大できるようになる。
【0112】
図２３にレギュレーター回路８１の構成例を示す。レギュレーター回路８１は、ＶＤＤノードとＧＮＤノードの間に直列に設けられた駆動用のＮ型のトランジスターＴＡ１及び抵抗ＲＡ１、ＲＡ２と、演算増幅器ＯＰＡを含む。またレギュレーター回路８１は、演算増幅器ＯＰＡの出力端子側に設けられた抵抗ＲＡ３及びキャパシターＣＡを含むことができる。演算増幅器ＯＰＡの非反転入力端子には、基準電圧ＶＲＥＦが入力され、反転入力端子には、レギュレート電圧ＶＲＥＧ１を抵抗ＲＡ１、ＲＡ２により電圧分割した電圧ＶＤＡが入力される。そして演算増幅器ＯＰＡの出力端子が、抵抗ＲＡ３を介してトランジスターＴＡ１のゲートに入力され、トランジスターＴＡ１のドレインノードからレギュレート電圧ＶＲＥＧ１が出力される。そして抵抗ＲＡ１、ＲＡ２の抵抗値をＲ１、Ｒ２とすると、レギュレーター回路８１は、レギュレート電圧ＶＲＥＧ１＝{（Ｒ１＋Ｒ２）／Ｒ２}×ＶＲＥＦを出力するようになる。
【0113】
図２３のレギュレーター回路８１では、抵抗素子である抵抗ＲＡ１、ＲＡ２により抵抗分割回路８３が構成される。そしてレギュレート電圧ＶＲＥＧ１＝{（Ｒ１＋Ｒ２）／Ｒ２}×ＶＲＥＦは、ＲＡ１、ＲＡ２に基づく抵抗比により設定される。従って、応力印加により抵抗素子であるＲＡ１、ＲＡ２の抵抗値が変動したとしても、抵抗比の変動は最小限であるため、レギュレート電圧ＶＲＥＧ１の変動も最小限に抑えられる。従って、レギュレーター回路８１の抵抗分割回路８３を、印加応力が大きい第１領域ＡＲＡに配置しても、レギュレーター回路８１の回路特性であるレギュレート電圧ＶＲＥＧ１の変動を抑えることができる。そしてレギュレーター回路８１を、ベース２の端部に近い第１領域ＡＲＡに配置することで、集積回路１０の配置面積を拡大できるようになる。
【0114】
図２４に温度センサー回路１６の第１構成例を示す。温度センサー回路１６は、定電流源ＩＳ１とバイポーラートランジスターＢＰＥ１と抵抗ＲＥ１、ＲＥ２を含む。定電流源ＩＳ１、抵抗ＲＥ１、バイポーラートランジスターＢＰＥ１、抵抗ＲＥ２は、ＶＤＤノードとＧＮＤノードの間に直列に設けられる。具体的には、定電流源ＩＳ１と抵抗ＲＥ１の一端との接続ノードが、バイポーラートランジスターＢＰＥ１のベースに接続され、抵抗ＲＥ１の他端がバイポーラートランジスターＢＰＥ１のコレクターに接続される。またバイポーラートランジスターＢＰＥ１のエミッターは、抵抗ＲＥ２の一端に接続され、抵抗ＲＥ２の他端はＧＮＤノードに接続される。抵抗ＲＥ２は可変抵抗であり、抵抗ＲＥ２の抵抗値はメモリー１７からの０次補正データに基づいて設定される。
【0115】
図２４において定電流源ＩＳ１から流れる電流をＩＥとし、抵抗ＲＥ１、ＲＥ２の抵抗値を、各々、Ｒ１、Ｒ２とし、バイポーラートランジスターＢＰＥ１のベース・エミッター間電圧をＶＢＥ１とすると、温度検出電圧はＶＴＳ＝ＶＢＥ１＋ＩＥ×（Ｒ２－Ｒ１）になる。このように温度検出電圧ＶＴＳは、オフセット成分としてＩＥ×（Ｒ２－Ｒ１）を含んでおり、抵抗ＲＥ２の抵抗値Ｒ２を変化させることで、温度検出電圧ＶＴＳのオフセットを調整できる。
【0116】
図２５に温度センサー回路１６の第２構成例を示す。図２５の温度センサー回路１６は、定電流源ＩＳ１、ＩＳ２と、バイポーラートランジスターＢＰＥ１、ＢＰＥ２と、抵抗ＲＥ１、ＲＥ２、ＲＥ３、ＲＥ４、バッファー回路７８を含む。
【0117】
定電流源ＩＳ１、バイポーラートランジスターＢＰＥ１、抵抗ＲＥ１、ＲＥ２の接続構成は図２４の第１構成例と同様である。そして定電流源ＩＳ２、抵抗ＲＥ３、バイポーラートランジスターＢＰＥ２、抵抗ＲＥ４は、ＶＤＤノードとバイポーラートランジスターＢＰＥ１のコレクターのノードとの間に直列に設けられる。具体的には、定電流源ＩＳ２と抵抗ＲＥ３の一端との接続ノードが、バイポーラートランジスターＢＰＥ２のベースに接続され、抵抗ＲＥ３の他端がバイポーラートランジスターＢＰＥ２のコレクターに接続される。またバイポーラートランジスターＢＰＥ２のエミッターは、抵抗ＲＥ４の一端に接続され、抵抗ＲＥ４の他端はバイポーラートランジスターＢＰＥ１のコレクターに接続される。抵抗ＲＥ４は可変抵抗であり、抵抗ＲＥ４の抵抗値は、例えばメモリー１７からの０次補正データに基づいて設定される。
【0118】
バッファー回路７８は演算増幅器ＯＰＥと抵抗ＲＥ５、ＲＥ６を含む。演算増幅器ＯＰＥの非反転入力端子には、バイポーラートランジスターＢＰＥ２のコレクター電圧である電圧ＶＧＢが入力される。演算増幅器ＯＰＥの反転入力端子は、抵抗ＲＥ５の一端に接続され、抵抗ＲＥ５の他端は抵抗ＲＥ６の一端に接続され、抵抗ＲＥ６の他端はＧＮＤノードに接続される。これにより抵抗ＲＥ５と抵抗ＲＥ６の接続ノードから、演算増幅器ＯＰＥの出力電圧を抵抗ＲＥ５と抵抗ＲＥ６により電圧分割した電圧が、温度検出電圧ＶＴＳとして出力される。演算増幅器ＯＰＥの出力電圧は、電圧ＶＧＢに演算増幅器ＯＰＥのオフセット電圧を加算した電圧になる。
【0119】
図２５において、バイポーラートランジスターＢＰＥ１、ＢＰＥ２のコレクターの電圧をＶＧＡ、ＶＧＢとし、定電流源ＩＳ１、ＩＳ２に流れる電流をＩＥとし、抵抗ＲＥ１、ＲＥ２、ＲＥ３、ＲＥ４、ＲＥ５、ＲＥ６の抵抗値を、各々、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６とする。またバイポーラートランジスターＢＰＥ１、ＢＰＥ２のベース・エミッター間電圧をＶＢＥ１、ＶＢＥ２とする。すると、ＶＧＡ＝ＶＢＥ１＋ＩＥ×（２Ｒ２－Ｒ１）、ＶＧＢ＝ＶＢＥ２＋ＩＥ×（Ｒ４－Ｒ３）＋ＶＧＡ＝ＶＢＥ１＋ＶＢＥ２＋ＩＥ×（２Ｒ２＋Ｒ４－Ｒ１－Ｒ３）になる。これにより温度検出電圧はＶＴＳ＝（Ｒ５／Ｒ６）×ＶＧＢになる。ＶＧＢは、オフセット成分としてＩＥ×（２Ｒ２＋Ｒ４－Ｒ１－Ｒ３）を含んでおり、温度検出電圧ＶＴＳも、オフセット成分として（Ｒ５／Ｒ６）×ＩＥ×（２Ｒ２＋Ｒ４－Ｒ１－Ｒ３）を含んでいる。即ち、抵抗ＲＥ２の抵抗値Ｒ２と抵抗ＲＥ４の抵抗値Ｒ４を変化させることで、温度検出電圧ＶＴＳのオフセットを調整できるようになる。
【0120】
図２４、図２５の温度センサー回路１６では、定電流源ＩＳ１、ＩＳ２がカレントミラー回路８４により構成される。即ち、カレントミラー回路８４により基準電流をカレントミラーした電流ＩＥが、定電流源ＩＳ１、ＩＳ２から流れる。カレントミラー回路８４は、ドレインとゲートが接続され、ソースからドレインに基準電流が流れる第１トランジスターと、そのゲートが第１トランジスターのゲートに接続され、電流ＩＥが流れる第２トランジスターとにより構成される。そしてカレントミラー回路８４のミラー比は、第１トランジスターと第２トランジスターのトランジスターサイズ比により設定される。従って、応力印加により第１トランジスター、第２トランジスターの回路特性が変動したとしても、トランジスターサイズ比の変動は最小限であるため、電流ＩＥの変動も最小限に抑えられる。従って、温度センサー回路１６のカレントミラー回路８４を、印加応力が大きい第１領域ＡＲＡに配置しても、温度センサー回路１６の回路特性である温度検出情報の変動を抑えることができる。そして温度センサー回路１６を、ベース２の端部に近い第１領域ＡＲＡに配置することで、集積回路１０の配置面積を拡大できるようになる。
【0121】
図２６に、発振回路１１の構成例を示す。発振回路１１は、駆動回路９４と、ＤＣカット用のキャパシターＣ１、Ｃ２、Ｃ４と、基準電圧供給回路９５と、第１可変容量回路９６と、第２可変容量回路９７を含む。なお、キャパシターＣ４と第２可変容量回路９７を設けない構成としてもよい。また第１可変容量回路９６及び第２可変容量回路９７とＧＮＤノードとの間にはキャパシターＣ３１～Ｃ３ｎが設けられている。
【0122】
駆動回路９４は、振動素子５を駆動して発振させる回路である。駆動回路９４は、電流源ＩＳＡと、バイポーラートランジスターＢＰ０と、抵抗ＲＢを含む。電流源ＩＳＡは、レギュレート電圧ＶＲＥＧの電源ノードとバイポーラートランジスターＢＰ０との間に設けられ、バイポーラートランジスターＢＰ０に定電流を供給する。
【0123】
バイポーラートランジスターＢＰ０は、振動素子５を駆動するトランジスターであり、ベースノードが、駆動回路９４の入力ノードＮＩとなり、コレクターノードが、駆動回路９４の出力ノードＮＱとなっている。抵抗ＲＢはバイポーラートランジスターＢＰ０のコレクターノードとベースノードの間に設けられる。
【0124】
ＤＣカット用のキャパシターＣ１は、駆動回路９４の入力ノードＮＩと配線ＬＡとの間に設けられる。このようなキャパシターＣ１を設けることで、発振信号のＤＣ成分がカットされ、ＡＣ成分だけが駆動回路９４の入力ノードＮＩに伝達されるようになり、バイポーラートランジスターＢＰ０を適正に動作させることが可能になる。
【0125】
基準電圧供給回路９５は、第１可変容量回路９６及び第２可変容量回路９７に基準電圧ＶＲ１～ＶＲｎを供給する。基準電圧供給回路９５は、例えばレギュレート電圧ＶＲＥＧのノードとＧＮＤのノードの間に直列に設けられた複数の抵抗素子を含み、ＶＲＥＧの電圧を分割した電圧を基準電圧ＶＲ１～ＶＲｎとして出力する。また基準電圧供給回路９５は、配線ＬＡにバイアス電圧設定用の基準電圧ＶＲＢを供給する。これにより配線ＬＡでの発振信号の振幅中心電圧を基準電圧ＶＲＢに設定できるようになる。
【0126】
ＤＣカット用のキャパシターＣ２は、一端が配線ＬＡに接続され、他端が温度補償電圧ＶＣＰの供給ノードＮＳ１に接続される。温度補償電圧ＶＣＰは抵抗ＲＣ１を介して供給ノードＮＳ１に供給される。第１可変容量回路９６は、一端が供給ノードＮＳ１に接続されて、温度補償電圧ＶＣＰが供給される。また基準電圧供給回路９５は、第１可変容量回路９６の他端の供給ノードＮＲ１～ＮＲｎに、基準電圧ＶＲ１～ＶＲｎを供給する。そして基準電圧ＶＲ１～ＶＲｎの供給ノードＮＲ１～ＮＲｎと、ＧＮＤノードとの間にキャパシターＣ３１～Ｃ３ｎが設けられる。
【0127】
第１可変容量回路９６はｎ個の可変容量素子を含む。ｎは２以上の整数である。ｎ個の可変容量素子は、例えばＭＯＳ型の可変容量素子であり、ｎ個のトランジスターにより構成される。そしてｎ個のトランジスターのゲートには基準電圧ＶＲ１～ＶＲｎが供給される。またｎ個のトランジスターの各トランジスターのソース及びドレインが短絡され、短絡されたソース及びドレインが接続される供給ノードＮＳ１に対して、温度補償電圧ＶＣＰが供給される。そしてＤＣカット用のキャパシターＣ２の容量は、第１可変容量回路９６の容量に比べて十分に大きな容量になっている。このような構成の第１可変容量回路９６を用いることで、広い温度補償電圧ＶＣＰの電圧範囲において、第１可変容量回路９６のトータルの容量の容量変化の直線性を確保できるようになる。なお第２可変容量回路９７、キャパシターＣ４の接続構成は、第１可変容量回路９６、キャパシターＣ２の接続構成と同様であるため、詳細な説明は省略する。
【0128】
そして本実施形態では、発振回路１１の第１可変容量回路９６、第２可変容量回路９７の容量素子や、基準電圧供給回路９５の抵抗素子が、印加応力が小さい第２領域ＡＲＢに配置される。例えば第１可変容量回路９６、第２可変容量回路９７のバラクター等の容量素子の容量が、応力印加により変動すると、負荷容量が変動するため、発振周波数も変動してしまう。また基準電圧供給回路９５の抵抗素子の抵抗が、応力印加により変動して、基準電圧ＶＲ１～ＶＲｎが変動すると、第１可変容量回路９６、第２可変容量回路９７の容量素子に印加される電圧が変動する。これにより負荷容量が変動して、発振周波数も変動してしまう。この点、本実施形態では、発振回路１１の容量素子や抵抗素子が、印加応力が小さい第２領域ＡＲＢに配置されるため、応力印加に起因する発振周波数の変動等の回路特性の変動を抑えることが可能になる。
【0129】
図２７に温度補償回路１５の構成例を示す。図２７はアナログ方式で温度補償を行う回路であり、温度を変数とする多項式近似によって温度補償電圧ＶＣＰを出力する回路である。この温度補償回路１５は電流生成回路７０と電流電圧変換回路７３を含む。電流生成回路７０は、温度センサー回路１６からの温度検出電圧ＶＴＳに基づいて、振動素子５の周波数温度特性を温度補償するための関数電流を生成する。そして電流電圧変換回路７３は、電流生成回路７０からの関数電流を電圧に変換して温度補償電圧ＶＣＰを出力する。
【0130】
電流生成回路７０は、１次補正回路７１と高次補正回路７２を含む。１次補正回路７１は、温度検出電圧ＶＴＳに基づいて、１次関数を近似する１次電流を出力する。例えば１次補正回路７１は、多項式近似における多項式の１次係数に対応する１次補正データに基づいて１次関数電流を出力する。高次補正回路７２は、温度検出電圧ＶＴＳに基づいて、高次関数を近似する高次電流を、電流電圧変換回路７３に出力する。例えば高次補正回路７２は、多項式近似における多項式の高次係数に対応する高次補正データに基づいて高次電流を出力する。一例としては、高次補正回路７２は、３次関数を近似する３次電流を出力する。なお高次補正回路７２は、４次以上の補正を行う補正回路を更に含んでもよい。
【0131】
電流電圧変換回路７３は、増幅回路ＡＭと抵抗ＲＣとキャパシターＣＣとを含む。そして電流電圧変換回路７３は、１次電流と高次電流を加算すると共に、その加算電流を電流電圧変換することで温度補償電圧ＶＣＰを出力する。これにより、多項式関数を近似する温度補償電圧ＶＣＰが生成される。
【0132】
【0133】
図２８に示すように関数電流生成回路７４は、基準電流生成回路７５と第１補償回路７６と第２補償回路７７を含む。基準電流生成回路７５は基準電流ＩＲを生成する。第１補償回路７６は、低温側の温度範囲での温度補償を行い、第２補償回路７７は、高温側の温度範囲での温度補償を行う。第１補償回路７６、第２補償回路７７は、複数の差動対回路を含む。第１補償回路７６の各差動対回路には、基準電流ＩＲをミラーした基準電流ＩＲＦ１、ＩＲＦ２が流れる。第２補償回路７７の各差動対回路にも、基準電流ＩＲをミラーした基準電流ＩＲＧ１、ＩＲＧ２が流れる。そして第１補償回路７６により、低温側の温度範囲での温度補償用の電流ＩＦ＝ＩＦ１＋ＩＦ２が生成され、第２補償回路７７により、高温側の温度範囲での温度補償用の電流ＩＧ＝ＩＧ１＋ＩＧ２が生成される。また基準電流ＩＲが定電流であるため、第１補償回路７６の各差動対回路に流れる基準電流ＩＲＦ１＝ＩＦ１＋ＩＬ１、基準電流ＩＲＦ２＝ＩＦ２＋ＩＬ２も電流値が一定の定電流になる。また第２補償回路７７の各差動対回路に流れる基準電流ＩＲＧ１＝ＩＧ１＋ＩＨ１、基準電流ＩＲＧ２＝ＩＧ２＋ＩＨ２も電流値が一定の定電流になる。
【0134】
そして低温側の温度範囲では、電流ＩＦ＝ＩＦ１＋ＩＦ２が大きくなる一方で、電流ＩＧ＝ＩＧ１＋ＩＧ２が小さくなる。一方、高温側の温度範囲では、電流ＩＧ＝ＩＧ１＋ＩＧ２が大きくなる一方で、電流ＩＦ＝ＩＦ１＋ＩＦ２が小さくなる。このような関数電流生成回路７４を用いることで、２次、３次、４次、５次などの高次の関数電流を生成できる。
【0135】
そして本実施形態では温度補償回路１５の関数電流生成回路７４において、電流ＩＦ１、ＩＬ１、ＩＦ２、ＩＬ２、ＩＨ１、ＩＧ１、ＩＨ２、ＩＧ２を流す抵抗素子が、印加応力が小さい第２領域ＡＲＢに配置される。例えばこれらの抵抗素子の抵抗値が変動すると、温度補償用の電流ＩＦ、ＩＧも変動してしまい、温度補償電圧ＶＣＰも変動してしまう。これにより発振周波数の温度補償が適正に行われなくなり、温度補償後の発振周波数も変動してしまう。この点、本実施形態では、温度補償回路１５の抵抗素子が、印加応力が小さい第２領域ＡＲＢに配置されるため、応力印加に起因する温度補償の変動や発振周波数の変動等の回路特性の変動を抑えることが可能になる。
【0136】
７．集積回路のレイアウト配置
図２９、図３０に集積回路１０のレイアウト配置例を示す。図２９は図１９の構成例の集積回路１０のレイアウト配置例であり、図３０は図２０の構成例の集積回路１０のレイアウト配置例である。図２９、図３０においてＥ２は、図１で説明した接合部３６、３７の平面視での内側の境界を示している。図１８等で説明した第１領域ＡＲＡは、平面視において接合部３６、３７と重なる領域になっている。また図２９、図３０において、発振回路１１に接続されるパッドＰＸ１、ＰＸ２は振動素子５に接続されており、これにより振動素子５と集積回路１０の電気的な接続が可能になる。
図２９、図３０に集積回路１０のレイアウト配置例を示す。図２９は図１９の構成例の集積回路１０のレイアウト配置例であり、図３０は図２０の構成例の集積回路１０のレイアウト配置例である。図２９、図３０においてＥ２は、図１で説明した接合部３６、３７の平面視での内側の境界を示している。図１８等で説明した第１領域ＡＲＡは、平面視において接合部３６、３７と重なる領域になっている。また図２９、図３０において、発振回路１１に接続されるパッドＰＸ１、ＰＸ２は振動素子５に接続されており、これにより振動素子５と集積回路１０の電気的な接続が可能になる。
【0137】
図２９では発振回路１１は、ベース２の第１辺ＳＤ１に沿って配置される。温度補償回路１５はベース２の中央部に配置され、発振回路１１と温度補償回路１５の間に、振動素子５の接続用のパッドＰＸ１、ＰＸ２が配置される。そしてベース２の第４辺ＳＤ４に沿って、温度センサー回路１６、メモリー１７、制御回路１３、基準電圧生成回路８０が配置される。また第２辺ＳＤ２に沿って、基準電圧生成回路８０、出力回路１２、レギュレーター回路８１、出力回路１２が配置される。具体的には、温度センサー回路１６は、第１辺ＳＤ１と第４辺ＳＤ４が交差するコーナー部に配置され、基準電圧生成回路８０は、第４辺ＳＤ４と第２辺ＳＤ２が交差するコーナー部に配置される。また出力回路１２は、第２辺ＳＤ２と第３辺ＳＤ３が交差するコーナー部に配置される。
【0138】
図２９において、基準電圧生成回路８０、レギュレーター回路８１は、図１８等で説明した第１領域ＡＲＡに対して少なくとも一部が重なるように配置される。具体的には、基準電圧生成回路８０の抵抗分割回路８２に含まれる抵抗素子やレギュレーター回路８１の抵抗分割回路８３に含まれる抵抗素子などが、第１領域ＡＲＡに配置される。これらの抵抗素子である第１回路素子が第１領域ＡＲＡに配置されることで、応力印加による基準電圧生成回路８０、レギュレーター回路８１の回路特性の変動を抑えながら、集積回路１０の配置面積を拡大できるようになる。
【0139】
また温度センサー回路１６は、第１領域ＡＲＡに対して少なくとも一部が重なるように配置される。具体的には、温度センサー回路１６に含まれるカレントミラー回路８４のトランジスターが、第１領域ＡＲＡに配置される。これらのトランジスターである第１回路素子が第１領域ＡＲＡに配置されることで、応力印加による温度センサー回路１６の回路特性の変動を抑えながら、集積回路１０の配置面積を拡大できるようになる。
【0140】
また制御回路１３、メモリー１７は、第１領域ＡＲＡに対して少なくとも一部が重なるように配置される。具体的には、制御回路１３、メモリー１７を構成する少なくとも一部のトランジスターが、第１領域ＡＲＡに配置される。これらのトランジスターである第１回路素子が第１領域ＡＲＡに配置されることで、応力印加による制御回路１３、メモリー１７の回路特性の変動を抑えながら、集積回路１０の配置面積を拡大できるようになる。
【0141】
また温度補償回路１５は、中央付近に配置されており、第２領域ＡＲＢに対して少なくとも一部が重なるように配置される。具体的には温度補償回路１５に含まれる抵抗素子が第２領域ＡＲＢに配置される。これらの抵抗素子である第２回路素子が第２領域ＡＲＢに配置されることで、応力印加により抵抗素子の抵抗値が変動して、温度補償回路１５の温度補償についての回路特性が劣化するのを防止できるようになる。なお発振回路１１の容量素子又は抵抗素子についても第２領域ＡＲＢに配置することが望ましい。
【0142】
図３０ではＰＬＬ回路１８が更に設けられている。また発振回路１１は、中央部付近に配置されてパッドＰＸ１、ＰＸ２に接続される。そしてベース２の第４辺ＳＤ４に沿って、温度センサー回路１６、基準電圧生成回路８０、ＰＬＬ回路１８が配置される。また第２辺ＳＤ２に沿って、ＰＬＬ回路１８、レギュレーター回路８１、出力回路１２が配置され、第３辺ＳＤ３に沿って、メモリー１７、制御回路１３、出力回路１２が配置される。具体的には、温度センサー回路１６は、第１辺ＳＤ１と第４辺ＳＤ４が交差するコーナー部に配置され、ＰＬＬ回路１８は、第４辺ＳＤ４と第２辺ＳＤ２が交差するコーナー部に配置される。また出力回路１２は、第２辺ＳＤ２と第３辺ＳＤ３が交差するコーナー部に配置される。
【0143】
図３０においても、基準電圧生成回路８０、レギュレーター回路８１の抵抗分割回路８２、８３の抵抗素子や、温度センサー回路１６のカレントミラー回路８４のトランジスターや、制御回路１３、メモリー１７のトランジスターが、第１領域ＡＲＡに配置される。これにより、回路特性の変動を抑えながら、集積回路１０の配置面積を拡大できるようになる。
【0144】
また発振回路１１の容量素子又は抵抗素子が第２領域ＡＲＢに配置されることで、応力印加により容量素子の容量値又は抵抗素子の抵抗値が変動して、発振回路１１の発振周波数などの回路特性が劣化するのを防止できるようになる。なお温度補償回路１５の抵抗素子についても第２領域ＡＲＢに配置することが望ましい。
【0145】
以上のように本実施形態の振動デバイスは、第１面と第１面と表裏関係にある第２面とを有し、第１面に集積回路が配置される半導体基板を含むベースと、集積回路に電気的に接続される振動素子と、振動素子を収容する凹部が設けられ、凹部の周囲の側壁部を有し、側壁部の端面が第１面に対して接合部において接合されるリッドを含む。また集積回路は、第１回路及び第２回路を含み、第１回路は、第１面の第１領域、第２領域のうち、第１面に直交する平面視において接合部に重なる第１領域に配置される第１回路素子を含む。そして第１回路素子は、受動素子又はトランジスターであり、第１面と側壁部の内側側面との間の角度をθとしたとき、θ＜９０°を満たす。
【0146】
本実施形態の振動デバイスは、第１面に集積回路が配置される半導体基板を含むベースと、集積回路に電気的に接続される振動素子と、側壁部の端面が第１面に対して接合部において接合されるリッドを含む。これにより小型の振動デバイスを実現できる。また集積回路の第１回路は、平面視において接合部に重なる第１領域に配置される第１回路素子を含む。そして第１面と側壁部の内側側面との間の角度をθとした場合に、θ＜９０°となるようリッドの側壁部の内側側面を傾斜させている。このように側壁部の内側側面を傾斜させることで、加重による応力を分散させることができる。これにより接合部の付近の領域での応力が低減され、第１領域の第１回路素子に印加される応力を低減できるため、応力を原因とする振動デバイスの性能の劣化を抑制できるようになる。
【0147】
また本実施形態では、θ≦８０°を満たしてもよい。
【0148】
このようにすれば、接合部の付近の領域での応力を、θ＜９０°を満たす場合に比べて更に低減することが可能になり、第１領域の第１回路素子に印加される応力を更に低減できるようになる。
【0149】
また本実施形態では、リッドは、内側側面が、単結晶シリコンの結晶方位＜１１１＞に沿っていてもよい。
【0150】
このようにすれば、接合部の付近の領域での応力を小さくできると共に、単結晶シリコンの結晶方位＜１１１＞を利用して側壁部の内側側面の傾きを形成することが可能になる。
【0151】
また本実施形態では、θ＞４５°を満たしてもよい。
【0152】
このようにすれば、角度θを無用に小さくすることで、振動素子の配置スペースに制限が生じてしまう事態を抑制できるようになる。
【0153】
また本実施形態では、リッドは、ベースを形成する第１半導体ウェハーに対して、接合部を介して応力印加により接合される第２半導体ウェハーにより形成されてもよい。
【0154】
このようにすれば、第１半導体ウェハーと第２半導体ウェハーを接合して、ダイシング等を行うことで、多数の振動デバイスを個別化することが可能になる。
【0155】
また本実施形態では、第２回路は、第２領域に配置される第２回路素子を含み、第１回路素子又は第１回路は、第２回路素子又は第２回路よりも、応力に対する回路特性の変化が小さい回路素子又は回路であってもよい。
【0156】
このようにすれば、印加応力が大きい第１領域に第１回路素子を配置して、集積回路の配置面積を拡大できると共に、印加応力が小さい第２領域に第２回路素子を配置して、応力を原因とする回路特性の劣化を抑えることが可能になる。
【0157】
また本実施形態では、第１回路は、第１回路素子の回路定数の比により回路特性が設定される回路であってもよい。
【0158】
このように第１回路素子の回路定数の比により回路特性が設定される第１回路であれば、第１回路素子を第１領域に配置しても、応力印加を原因とする回路特性の劣化を抑えることが可能になる。
【0159】
また本実施形態では、第１回路は、第１回路素子として複数の受動素子又は複数の能動素子が設けられ、複数の受動素子又は複数の能動素子の回路定数の比により回路特性が設定される回路であってもよい。
【0160】
このように複数の受動素子又は複数の能動素子の回路定数の比により回路特性が設定される第１回路であれば、受動素子又は能動素子を第１領域に配置しても、応力印加を原因とする回路特性の劣化を抑えることが可能になる。
【0161】
また本実施形態では、第１回路素子は、抵抗分圧回路に設けられる抵抗素子、又はカレントミラー回路に設けられるトランジスターであってもよい。
【0162】
このような抵抗分割回路の抵抗素子、カレントミラー回路のトランジスターであれば、第１領域に配置しても、応力印加を原因とする回路特性の劣化を抑えることが可能になる。
【0163】
また本実施形態では、第１回路は、集積回路に用いられる基準電圧を生成する基準電圧生成回路であり、第１回路素子は、基準電圧生成回路の抵抗分割回路に含まれる抵抗素子であってもよい。
【0164】
このように基準電圧生成回路の抵抗分割回路の抵抗素子を第１領域に配置することで、集積回路の配置面積を拡大できるようになる。また抵抗分割回路は抵抗比により回路特性が設定されるため、第１領域に抵抗素子が配置されても、応力を原因とする回路特性の劣化を抑えることが可能になる。
【0165】
また本実施形態では、第１回路は、集積回路に用いられるレギュレート電圧を生成するレギュレーター回路であり、第１回路素子は、レギュレーター回路の抵抗分割回路に含まれる抵抗素子であってもよい。
【0166】
このようにレギュレーター回路の抵抗分割回路の抵抗素子を第１領域に配置することで、集積回路の配置面積を拡大できるようになる。また抵抗分割回路は抵抗比により回路特性が設定されるため、第１領域に抵抗素子が配置されても、応力を原因とする回路特性の劣化を抑えることが可能になる。
【0167】
また本実施形態では、第１回路は、温度を検出する温度センサー回路であり、第１回路素子は、温度センサー回路のカレントミラー回路に含まれるトランジスターであってもよい。
【0168】
このように温度センサー回路のカレントミラー回路のトランジスターを第１領域に配置することで、集積回路の配置面積を拡大できるようになる。またカレントミラー回路はトランジスターのサイズ比により回路特性が設定されるため、第１領域に、カレントミラー回路のトランジスターが配置されても、応力を原因とする回路特性の劣化を抑えることができる。
【0169】
また本実施形態では、第１回路は、制御回路又はメモリーであり、第１回路素子は、制御回路又はメモリーに含まれるトランジスターでああってもよい。
【0170】
このように制御回路又はメモリーのトランジスターを第１領域に配置することで、集積回路の配置面積を拡大できるようになる。また制御回路やメモリーのトランジスターに応力が印加されて、トランジスターの回路特性が変化したとしても、制御回路やメモリーの回路特性については維持できる。
【0171】
また本実施形態では、第２回路は、第２領域に配置される第２回路素子を含み、第２回路素子は受動素子であり、受動素子は、容量素子及び抵抗素子の少なくとも一方であってもよい。
【0172】
このように、印加される応力が小さい第２領域に容量素子や抵抗素子を配置すれば、応力による容量や抵抗の変動を抑えることができる。
【0173】
また本実施形態では、第２回路は、第２領域に配置される第２回路素子を含み、第２回路は、振動素子を発振させる発振回路であり、第２回路素子は、発振回路に含まれる容量素子及び抵抗素子の少なくとも一方であってもよい。
【0174】
このように発振回路の容量素子又は抵抗素子を、印加される応力が小さい第２領域に配置すれば、応力による容量又は抵抗の変動を抑えることが可能になり、発振回路の回路特性の変動も抑えることが可能になる。
【0175】
また本実施形態では、第２回路は、第２領域に配置される第２回路素子を含み、第２回路は、振動素子の発振周波数の温度補償を行う温度補償回路であり、第２回路素子は、温度補償回路に含まれる抵抗素子であってもよい。
【0176】
このように温度補償回路の抵抗素子を、印加される応力が小さい第２領域に配置すれば、応力による抵抗の変動を抑えることが可能になり、温度補償回路の回路特性の変動も抑えることが可能になる。
【0177】
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また振動デバイスの構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0178】
１…振動デバイス、２…ベース、３…リッド、５…振動素子、１０…集積回路、１１…発振回路、１２…出力回路、１３…制御回路、１４…電源回路、１５…温度補償回路、１６…温度センサー回路、１７…メモリー、１８…ＰＬＬ回路、２０…半導体基板、２１…第１面、２２…第２面、３０…凹部、３２…側壁部、３３…側壁部、３４…端面、３５…端面、３６…接合部、３７…接合部、４０…貫通電極、４１…貫通孔、４２…絶縁膜、６０…接合部、６２…マウント電極、６４…配線、７０…電流生成回路、７１…１次補正回路、７２…高次補正回路、７３…電流電圧変換回路、７４…関数電流生成回路、７５…基準電流生成回路、７６…第１補償回路、７７…第２補償回路、７８…バッファー回路、８０…基準電圧生成回路、８１…レギュレーター回路、８２、８３…抵抗分割回路、８４…カレントミラー回路、８６…可変容量回路、９１…外部接続端子、９２…外部接続端子、９４…駆動回路、９５…基準電圧供給回路、９６…第１可変容量回路、９７…第２可変容量回路、１２０…第１半導体ウェハー、１３０…第２半導体ウェハー、１３２…金属膜、ＡＲＡ…第１領域、ＡＲＢ…第２領域、ＢＬ…接合境界、α…傾斜角、θ…角度、ＣＫ…クロック信号、ＣＰ…中央点、ＤＲ１…第１方向、ＤＲ２…第２方向、ＤＲ３…第３方向、ＯＥ…出力イネーブル信号、ＰＣＫ…パッド、ＰＧＮＤ…パッド、ＰＯＥ…パッド、ＰＶＤＤ…、ＰＸ１、ＰＸ２…パッド、ＳＤ１…第１辺、ＳＤ２…第２辺、ＳＤ３…第３辺、ＳＤ４…第４辺、ＳＰ…収容空間、ＴＣＫ、ＴＧＮＤ、ＴＯＥ、ＴＶＤＤ…端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】