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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024108412
(43)【公開日】2024-08-13
(54)【発明の名称】半導体集積回路装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20240805BHJP
【ＦＩ】
G05F1/56 320C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023012764
(22)【出願日】2023-01-31
(71)【出願人】
【識別番号】000006220
【氏名又は名称】ミツミ電機株式会社
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】寺田 忠平
(72)【発明者】
【氏名】高野 陽一
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB05
5H430BB09
5H430EE06
5H430FF02
5H430FF13
5H430HH03
5H430LA07
(57)【要約】
【課題】過電流保護回路を備えた半導体集積回路装置においてリトライ動作を繰り返している間は異常状態を示す信号を出力し続けるようにする。
【解決手段】電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力トランジスタを制御する制御回路とを備えた半導体集積回路装置において、出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、過電流状態を検出したことに応じて出力トランジスタを間欠的にオフ状態にさせるための信号を出力するリトライ回路と、エラーフラグ信号を出力するための外部端子とを備え、制御回路はリトライ回路から出力される信号に基づいて出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、リトライ回路は過電流状態が検出された後制御回路が出力トランジスタを一時的にオフさせる制御を繰り返している間は異常を示すエラーフラグを連続して異常を示すようにした。
【選択図】図１
【解決手段】電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力トランジスタを制御する制御回路とを備えた半導体集積回路装置において、出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、過電流状態を検出したことに応じて出力トランジスタを間欠的にオフ状態にさせるための信号を出力するリトライ回路と、エラーフラグ信号を出力するための外部端子とを備え、制御回路はリトライ回路から出力される信号に基づいて出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、リトライ回路は過電流状態が検出された後制御回路が出力トランジスタを一時的にオフさせる制御を繰り返している間は異常を示すエラーフラグを連続して異常を示すようにした。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置であって、
前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、
内部回路の異常を示すエラーフラグ信号を出力するための外部端子と、を備え、
前記制御回路は、前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、
前記リトライ回路は、前記過電流検出回路が出力電流の過電流状態を検出した後、前記制御回路が前記出力トランジスタを一時的にオフさせる制御を繰り返している間は、前記エラーフラグ信号を、連続して異常を示すように構成されていることを特徴とする半導体集積回路装置。
前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、
内部回路の異常を示すエラーフラグ信号を出力するための外部端子と、を備え、
前記制御回路は、前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、
前記リトライ回路は、前記過電流検出回路が出力電流の過電流状態を検出した後、前記制御回路が前記出力トランジスタを一時的にオフさせる制御を繰り返している間は、前記エラーフラグ信号を、連続して異常を示すように構成されていることを特徴とする半導体集積回路装置。
【請求項2】
前記リトライ回路は、
コンデンサを充電する第１定電流源および前記コンデンサを放電する第２定電流源を備え所定時間を計時するタイマー回路と、
前記タイマー回路の充放電ノードの電圧と所定の第１低しきい値電圧または第１高しきい値電圧とを比較する第１電圧比較回路と、
前記タイマー回路の充放電ノードの電圧と所定の第２低しきい値電圧または第２高しきい値電圧とを比較する第２電圧比較回路と、を備え、
前記第１電圧比較回路と第２電圧比較回路は、比較対象の電圧が上昇するときは高い方のしきい値電圧と比較し、比較対象の電圧が下降するときは低い方のしきい値電圧と比較するようにされ、
前記リトライ回路は、
前記第１電圧比較回路または前記第２電圧比較回路から出力される信号に基づいて、前記充放電ノードの電圧が前記第１高しきい値電圧または前記第２高しきい値電圧よりも上がったことを検出した場合に前記エラーフラグ信号を異常を示す状態に変化させ、
前記第１電圧比較回路が前記充放電ノードの電圧が前記第１低しきい値電圧以下に下がったことを検出し、かつ前記第２電圧比較回路が前記充放電ノードの電圧が前記第２低しきい値電圧以下に下がったことを検出した場合に前記エラーフラグ信号を正常を示す状態に復帰させるように構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
コンデンサを充電する第１定電流源および前記コンデンサを放電する第２定電流源を備え所定時間を計時するタイマー回路と、
前記タイマー回路の充放電ノードの電圧と所定の第１低しきい値電圧または第１高しきい値電圧とを比較する第１電圧比較回路と、
前記タイマー回路の充放電ノードの電圧と所定の第２低しきい値電圧または第２高しきい値電圧とを比較する第２電圧比較回路と、を備え、
前記第１電圧比較回路と第２電圧比較回路は、比較対象の電圧が上昇するときは高い方のしきい値電圧と比較し、比較対象の電圧が下降するときは低い方のしきい値電圧と比較するようにされ、
前記リトライ回路は、
前記第１電圧比較回路または前記第２電圧比較回路から出力される信号に基づいて、前記充放電ノードの電圧が前記第１高しきい値電圧または前記第２高しきい値電圧よりも上がったことを検出した場合に前記エラーフラグ信号を異常を示す状態に変化させ、
前記第１電圧比較回路が前記充放電ノードの電圧が前記第１低しきい値電圧以下に下がったことを検出し、かつ前記第２電圧比較回路が前記充放電ノードの電圧が前記第２低しきい値電圧以下に下がったことを検出した場合に前記エラーフラグ信号を正常を示す状態に復帰させるように構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項3】
前記タイマー回路は、前記過電流検出回路が過電流状態を検出したことに応じて充電動作を開始し、前記第１電圧比較回路が前記充放電ノードの電圧が前記第１高しきい値電圧に達したことを検出したことに応じて放電動作を開始するように構成され、
前記制御回路は、前記第１電圧比較回路から出力される信号に基づいて、前記充放電ノードの電圧が前記第１高しきい値電圧よりも上がったことを検出した場合に前記出力トランジスタを一時的にオフさせるように構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
前記制御回路は、前記第１電圧比較回路から出力される信号に基づいて、前記充放電ノードの電圧が前記第１高しきい値電圧よりも上がったことを検出した場合に前記出力トランジスタを一時的にオフさせるように構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項4】
前記第１高しきい値電圧は前記第２高しきい値電圧よりも低い値に設定されており、
前記リトライ回路は、
前記第１電圧比較回路から出力される信号に基づいて、前記タイマー回路の充放電ノードの電圧が前記第１高しきい値電圧よりも上がったことを検出した場合に前記エラーフラグ信号を異常を示す状態に変化させるように構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
前記リトライ回路は、
前記第１電圧比較回路から出力される信号に基づいて、前記タイマー回路の充放電ノードの電圧が前記第１高しきい値電圧よりも上がったことを検出した場合に前記エラーフラグ信号を異常を示す状態に変化させるように構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項5】
前記外部端子と接地点との間に接続されたスイッチ・トランジスタを備え、
前記リトライ回路は、前記スイッチ・トランジスタをオン状態またはオフ状態にするための信号を出力し、
前記スイッチ・トランジスタをオン状態またはオフ状態に応じて、前記エラーフラグ信号が前記外部端子より出力されるように構成されていることを特徴とする請求項１～４のいずれかに記載の半導体集積回路装置。
前記リトライ回路は、前記スイッチ・トランジスタをオン状態またはオフ状態にするための信号を出力し、
前記スイッチ・トランジスタをオン状態またはオフ状態に応じて、前記エラーフラグ信号が前記外部端子より出力されるように構成されていることを特徴とする請求項１～４のいずれかに記載の半導体集積回路装置。
【請求項6】
前記半導体集積回路装置はハイサイドスイッチ用の半導体集積回路装置であり、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された第２トランジスタおよび電流－電圧変換手段と、
前記出力トランジスタの出力側の電圧と前記第１トランジスタおよび第２トランジスタの接続ノードの電圧とを入力とする差動増幅回路と、
を備え、前記差動増幅回路の出力が前記第２トランジスタの制御端子に印加され、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された第２トランジスタおよび電流－電圧変換手段と、
前記出力トランジスタの出力側の電圧と前記第１トランジスタおよび第２トランジスタの接続ノードの電圧とを入力とする差動増幅回路と、
を備え、前記差動増幅回路の出力が前記第２トランジスタの制御端子に印加され、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項7】
前記半導体集積回路装置はリニアレギュレータ用の半導体集積回路装置であり、
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された電流－電圧変換手段と、
を備え、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
前記出力トランジスタと並列に接続され前記出力トランジスタの制御端子に印加される制御信号と同一の信号が制御端子に印加された第１トランジスタと、
前記電圧入力端子と接地点との間に、前記第１トランジスタと直列をなすように接続された電流－電圧変換手段と、
を備え、前記電流－電圧変換手段により電流－電圧変換された電圧が前記過電流検出回路に供給されるように構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧入力端子と出力端子との間に接続されたスイッチ用または出力用のトランジスタおよび該トランジスタを過電流から保護する過電流保護回路を備えた半導体集積回路装置（ＩＣ）に関し、例えばハイサイドスイッチＩＣやリニアレギュレータ用ＩＣ（電源用ＩＣ）に利用して有効な技術に関する。
【背景技術】
【0002】
電源と負荷との間に接続され負荷に電源電圧を供給したり遮断したりする機能を有するハイサイドスイッチＩＣや、直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力するＩＣとしてリニアレギュレータを構成する電源用ＩＣがある。
また、ハイサイドスイッチＩＣや電源用ＩＣにおいては、トランジスタを過電流から保護する過電流保護回路を設けることがある。
また、ハイサイドスイッチＩＣや電源用ＩＣにおいては、トランジスタを過電流から保護する過電流保護回路を設けることがある。
【0003】
従来の一般的な過熱保護機能による動作においては、ジャンクション（チップ接合面）の温度が１５０℃に達すると電流を遮断し、１００℃で復帰する制御を実行した場合、ジャンクションの温度は１００～１５０℃になる。そのため、瞬間的なショートが発生した場合は問題ないが、負荷の継続的なショートが発生した場合には１００℃以上の温度を維持してしまう。その結果、デバイスの寿命が低下したり、素子破壊が生じたりすることがあるという課題がある。
【0004】
そこで、本発明者らは、電圧入力端子と出力端子との間に接続されたトランジスタおよび過電流保護回路を備えたハイサイドスイッチＩＣや電源用ＩＣのような半導体集積回路装置において、過熱保護機能によることなく許容損失を超える前に出力電流を遮断できるようにした発明をなし出願をした（特許文献１）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２２－８９２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１の発明は、直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、出力トランジスタに流れている電流を比例縮小した電流を生成可能な比例電流生成回路と、比例電流生成回路により生成された電流に基づいて出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、過電流検出回路が出力電流の過電流状態を検出したことに応じて出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、を備え、制御回路はリトライ回路から出力される信号に基づいて出力トランジスタを一時的にオフさせる制御を繰り返すように構成したものである。
【0007】
しかしながら、特許文献１の発明にあっては、出力電流の過電流状態が発生しリトライ動作をしていることを外部から知ることができないという課題がある。そこで、特許文献１の発明の半導体集積回路に、エラーフラグ端子を設け、リトライの判定を行うコンパレータの出力で上記エラーフラグ端子より回路の状態を示す信号を出力するようにした図５に示すような回路を考えた。
しかし、図５に示す回路にあっては、図６に示すように、リトライの判定を行うコンパレータの出力のハイ／ロウに追従してエラーフラグErr_Flagも正常を示す状態（ハイ）と異常を示す状態（ロウ）を繰り返してしまう。そのため、そのエラーフラグを受け取る外部装置の側では、回路の異常状態を判断することが難しくなり、使用勝手が悪いという課題があることが分かった。
しかし、図５に示す回路にあっては、図６に示すように、リトライの判定を行うコンパレータの出力のハイ／ロウに追従してエラーフラグErr_Flagも正常を示す状態（ハイ）と異常を示す状態（ロウ）を繰り返してしまう。そのため、そのエラーフラグを受け取る外部装置の側では、回路の異常状態を判断することが難しくなり、使用勝手が悪いという課題があることが分かった。
【0008】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、電圧入力端子と出力端子との間に接続された出力トランジスタおよび過電流保護回路を備え、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、過電流状態が解消すると定常状態に自動復帰する動作を繰り返すリトライ機能を備えるように構成した半導体集積回路装置において、リトライ動作を繰り返している間は異常状態を示す信号を出力し続けることができるようにすることにある。
【課題を解決するための手段】
【0009】
上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、
前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、
内部回路の異常を示すエラーフラグ信号を出力するための外部端子と、を備え、
前記制御回路は、前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、
前記リトライ回路は、前記過電流検出回路が出力電流の過電流状態を検出した後、前記制御回路が前記出力トランジスタを一時的にオフさせる制御を繰り返している間は、前記エラーフラグ信号を、連続して異常を示すように構成したものである。
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、前記出力トランジスタをオン状態またはオフ状態に制御する制御回路と、を備えた半導体集積回路装置において、
前記出力トランジスタに所定値以上の電流が流れたことを検出可能な過電流検出回路と、
前記過電流検出回路が出力電流の過電流状態を検出したことに応じて前記出力トランジスタを間欠的にオフ状態にさせるための信号を生成し出力するリトライ回路と、
内部回路の異常を示すエラーフラグ信号を出力するための外部端子と、を備え、
前記制御回路は、前記リトライ回路から出力される信号に基づいて前記出力トランジスタを一時的にオフさせる制御を繰り返す機能を有し、
前記リトライ回路は、前記過電流検出回路が出力電流の過電流状態を検出した後、前記制御回路が前記出力トランジスタを一時的にオフさせる制御を繰り返している間は、前記エラーフラグ信号を、連続して異常を示すように構成したものである。
【0010】
上記手段によれば、電圧入力端子と出力端子との間に接続された出力トランジスタおよび過電流保護回路を備え、過電流状態が解消すると定常状態に自動復帰する動作を繰り返すリトライ機能を備えるように構成した半導体集積回路装置において、リトライ動作を繰り返している間は異常状態を示す信号を出力し続けることができる。これによって、異常状態を示す信号を受け取る外部装置の側では、回路の異常状態を容易かつ正確に判断することができるようになり、使用勝手が向上する。
また、本発明は、ハイサイドスイッチＩＣや電源用ＩＣのような異なる用途の半導体集積回路装置に適用することができる。
また、本発明は、ハイサイドスイッチＩＣや電源用ＩＣのような異なる用途の半導体集積回路装置に適用することができる。
【発明の効果】
【0011】
本発明によれば、電圧入力端子と出力端子との間に接続された出力トランジスタおよび過電流保護回路を備え、過熱保護機能によることなく許容損失を超える前に出力電流を遮断し、過電流状態が解消すると定常状態に自動復帰する動作を繰り返すリトライ機能を備えるように構成した導体集積回路装置において、リトライ動作を繰り返している間は異常状態を示す信号を出力し続けることができるという効果がある。
【図面の簡単な説明】
【0012】
【図1】本発明を適用したハイサイドスイッチＩＣの一実施形態を示す回路構成図である。
【図2】実施形態のハイサイドスイッチＩＣの内部回路の動作タイミングを示すタイミングチャートである。
【図3】実施形態のハイサイドスイッチＩＣの過電流検出回路を構成する比例電流生成回路の具体例を示す回路図である。
【図4】本発明を適用したリニアレギュレータ用ＩＣの一実施形態を示す回路構成図である。
【図5】ハイサイドスイッチＩＣの内部回路の構成例を示す回路構成図である。
【発明を実施するための形態】
【0013】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
（第１実施例）
図１は、本発明を適用したハイサイドスイッチＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されている。
（第１実施例）
図１は、本発明を適用したハイサイドスイッチＩＣの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成され、該ＩＣ１０の出力端子ＯＵＴに出力安定化用のコンデンサＣｏが接続されている。
【0014】
本実施形態のハイサイドスイッチＩＣ１０においては、図１に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなるスイッチ用のトランジスタＭ１が接続されている。また、ＩＣ１０には、外部のマイコン（ＣＰＵ）などからの信号が入力されるチップ制御用の端子ＣＥと、端子ＣＥの電位を入力とするロジック回路１１およびロジック回路１１の出力によってトランジスタＭ１のゲート制御信号を生成する制御回路１２が設けられており、制御回路１２は端子ＣＥの電位に応じてトランジスタＭ１をオン状態またはオフ状態にするゲート制御信号を生成する。
【0015】
制御回路１２は、ＮチャンネルＭＯＳトランジスタＭ１１～Ｍ１４からなりロジック回路１１からの出力信号によってオン、オフされるオン／オフ機能付きのカレントミラー回路ＣＭ１と、該カレントミラー回路ＣＭ１の１次側トランジスタＭ１１と直列に接続されたＰチャンネルＭＯＳトランジスタＭ２および定電流源ＣＣ３と、カレントミラー回路ＣＭ１の２次側トランジスタＭ１２と直列に接続された電流－電圧変換用の抵抗Ｒ１とにより構成されている。Ｍ１３，Ｍ１４はオン／オフ用のトランジスタである。ロジック回路１１は、チップ制御用の端子ＣＥの論理電位を反転するインバータＩＮＶ１と、インバータＩＮＶ１の出力をさらに反転するインバータＩＮＶ２と、インバータＩＮＶ１の出力と後述のリトライ回路１６からの信号とを入力とするＮＡＮＤゲートＧ１とにより構成されている。
【0016】
制御回路１２においては、ロジック回路１１の出力によってトランジスタＭ１４がオンされると、定電流源ＣＣ３の電流Ｉ３がＭ１４に流れることでＭ１１、Ｍ１２がオフして抵抗Ｒ１に電流が流れなくなる。すると、抵抗Ｒ１を介してトランジスタＭ１のゲート端子に直流電圧ＶＤＤが印加されてＭ１がオフ状態にされる。一方、ロジック回路１１の出力によってトランジスタＭ１４がオフされると、定電流源ＣＣ３の電流Ｉ３がＭ１１に流れることでＭ１２および抵抗Ｒ１に電流が流れるようになって、トランジスタＭ１のゲート端子に抵抗Ｒ１で降下した電圧が印加されてＭ１がオン状態にされる。
【0017】
また、本実施形態のハイサイドスイッチＩＣ１０には、基準電圧Ｖrefを発生するための基準電圧回路１３と、トランジスタＭ２と直列に接続され基準電圧回路１３に動作電流を流す定電流源ＣＣ１とが設けられている。基準電圧回路１３は、バンドギャップ、直列の抵抗およびツェナーダイオードなどで構成することができる。
さらに、本実施形態のハイサイドスイッチＩＣ１０には、過電流保護回路１４と、出力電流Ｉoutを制限するカレントリミット回路１５を構成するコンパレータ（電圧比較回路）ＣＭＰ２と、リトライ回路１６と、過電流保護回路１４の出力によってリトライ回路１６の電流回路をオン、オフ制御するスイッチ・トランジスタＭ１０が設けられている。
さらに、本実施形態のハイサイドスイッチＩＣ１０には、過電流保護回路１４と、出力電流Ｉoutを制限するカレントリミット回路１５を構成するコンパレータ（電圧比較回路）ＣＭＰ２と、リトライ回路１６と、過電流保護回路１４の出力によってリトライ回路１６の電流回路をオン、オフ制御するスイッチ・トランジスタＭ１０が設けられている。
【0018】
過電流保護回路１４は、トランジスタＭ１によって出力端子ＯＵＴへ向かって流される出力電流Ｉoutに比例した電流Ｉout’を生成する比例電流生成回路１４Ａと、生成された電流Iout’を電圧に変換する電流－電圧変換回路１４Ｂと、変換された電圧に基づいて過電流状態を検出する過電流検出回路１４Ｃとを備えており、過電流検出回路１４Ｃの出力OCP_OUTが上記スイッチ・トランジスタＭ１０のゲート端子に入力されるように構成されている。
また、ＩＣ１０には、比例電流生成回路１４Ａにより生成された電流Ｉout’をチップ外部へ流すための外部端子ＳＣが設けられており、電流－電圧変換回路１４Ｂはこの外部端子ＳＣと接地点との間に接続された外付けの抵抗素子Ｒｓｃによって構成されている。過電流検出回路１４Ｃは、この抵抗素子Ｒｓｃによって変換された電圧Ｖｓｃと予め設定された参照電圧Ｖref_OCPとを比較するコンパレータＣＭＰ１によって構成されている。コンパレータＣＭＰ１とＣＭＰ２には、ヒステリシス特性を有する使用される。抵抗Ｒｓｃはオンチップの素子であっても良い。
また、ＩＣ１０には、比例電流生成回路１４Ａにより生成された電流Ｉout’をチップ外部へ流すための外部端子ＳＣが設けられており、電流－電圧変換回路１４Ｂはこの外部端子ＳＣと接地点との間に接続された外付けの抵抗素子Ｒｓｃによって構成されている。過電流検出回路１４Ｃは、この抵抗素子Ｒｓｃによって変換された電圧Ｖｓｃと予め設定された参照電圧Ｖref_OCPとを比較するコンパレータＣＭＰ１によって構成されている。コンパレータＣＭＰ１とＣＭＰ２には、ヒステリシス特性を有する使用される。抵抗Ｒｓｃはオンチップの素子であっても良い。
【0019】
カレントリミット回路１５を構成するコンパレータＣＭＰ２には、抵抗素子Ｒｓｃによって変換された電圧と予め設定された参照電圧Ｖref_CLとが入力されており、電流Ｉout’すなわち出力電流Ｉoutが所定の電流値を超えるとコンパレータＣＭＰ２の出力CL_OUTがハイレベルに変化する。コンパレータＣＭＰ２の出力CL_OUTは、制御回路１２のカレントミラー回路ＣＭ１の１次側トランジスタＭ１１と並列に接続されたトランジスタＭ１３のゲート端子に入力されており、コンパレータＣＭＰ２の出力CL_OUTがハイレベルに変化するとＭ１３がオンされることで、Ｍ１１，Ｍ１２および抵抗Ｒ１の電流が減少され、それによって出力用のトランジスタＭ１のゲート・ソース間電圧が小さくされ、所定値以上の出力電流Ｉoutが流れないように制限されることとなる。つまり、コンパレータＣＭＰ２とトランジスタＭ１３とによってカレントリミット回路１５が構成される。
【0020】
なお、カレントリミット回路１５の参照電圧Ｖref_CLは過電流検出回路１４Ｃの参照電圧Ｖref_OCPよりも大きな値に設定され、過電流保護が働く電流よりも大きな出力電流が流れた際にカレントリミット回路が機能するように構成されている。この場合、例えばトランジスタＭ１３の素子サイズ（ゲート幅）を、Ｍ１１，Ｍ１２のサイズよりも小さくすることで、Ｍ１３がオンされＭ１３に電流ＩM13が流れた際にＭ１１，Ｍ１２にも定電流源ＣＣ３の電流Ｉ３との差分の電流（Ｉ３-ＩM13）が流れることで、出力トランジスタＭ１のゲート電圧がＶＤＤよりも低くなり、Ｍ１にクランプされた電流が流れるようにすることができる。または、抵抗Ｒ１の値を調整しても良い。
【0021】
リトライ回路１６は、ＮチャンネルＭＯＳトランジスタＭ４，Ｍ５からなるカレントミラー回路ＣＭ２と、トランジスタＭ２と直列に接続された定電流源ＣＣ２と、定電流源ＣＣ２の電流が１次側に流されるカレントミラー回路ＣＭ２と、ＰチャンネルＭＯＳトランジスタＭ７，Ｍ８からなりカレントミラー回路ＣＭ２の２次側の電流を折り返すカレントミラー回路ＣＭ３と、カレントミラー回路ＣＭ３のトランジスタＭ８と直列に接続されたトランジスタＭ６およびＭ６と並列に接続されたトランジスタＭ３と、トランジスタＭ３，Ｍ６のドレイン電圧（ノードＮ１の電位）と所定の参照電圧Ｖth3とを比較するコンパレータＣＭＰ３と、コンパレータＣＭＰ３の出力を反転するインバータＩＮＶ３を備える。
【0022】
そして、インバータＩＮＶ３の出力Retry_OUTは、カレントミラー回路ＣＭ３のトランジスタＭ７と並列に接続されたスイッチ・トランジスタＭ９のゲート端子とロジック回路１１のＮＡＮＤゲートＧ１に入力されている。また、ＩＣ１０には、カレントミラー回路ＣＭ３のトランジスタＭ８とトランジスタＭ３，Ｍ６のドレイン端子との接続ノードＮ１に接続された外部端子ＰＣＴが設けられ、この外部端子ＰＣＴにはタイマー回路を構成する外付けのコンデンサＣＴが接続されている。
【0023】
なお、上記参照電圧Ｖth3は、基準電圧回路１３からの基準電圧Ｖrefを直列抵抗Ｒ２１,Ｒ２２,Ｒ２３からなる抵抗分圧回路で分圧することで生成される。また、この抵抗分圧回路の抵抗Ｒ２２とＲ２３との接続ノードＮ２と接地点との間にはＭＯＳトランジスタＭ１６が接続されており、このトランジスタＭ１６のゲート端子にコンパレータＣＭＰ３の出力電圧が印加されており、Ｍ１６のオン、オフで接続ノードＮ２の電位がＶth3HまたはＶth3Lに切り替えられる。これにより、コンパレータＣＭＰ３はヒステリシス・コンパレータとして動作する。
【0024】
また、本実施形態のリトライ回路１６には、外部端子ＰＣＴに接続されたノードＮ１の電位と所定の参照電圧Ｖth4とを比較するコンパレータＣＭＰ４と、コンパレータＣＭＰ４の出力を反転するインバータＩＮＶ４およびインバータＩＮＶ４の出力および上記インバータＩＮＶ３の出力を入力とするＮＡＮＤゲートＧ２が設けられている。
ここで、上記参照電圧Ｖth4は、基準電圧回路１３からの基準電圧Ｖrefを直列抵抗Ｒ３１,Ｒ３２,Ｒ３３からなる抵抗分圧回路で分圧することで生成される。また、この抵抗分圧回路の抵抗Ｒ３２とＲ３３との接続ノードＮ３と接地点との間にはＭＯＳトランジスタＭ１７が接続されている。そして、このトランジスタＭ１７のゲート端子にはＮＡＮＤゲートＧ２の出力電圧が印加されており、Ｍ１７のオン、オフで接続ノードＮ４の電位がＶth4HまたはＶth4Lに切り替えられる。これにより、コンパレータＣＭＰ４はヒステリシス・コンパレータとして動作する。
ここで、上記参照電圧Ｖth4は、基準電圧回路１３からの基準電圧Ｖrefを直列抵抗Ｒ３１,Ｒ３２,Ｒ３３からなる抵抗分圧回路で分圧することで生成される。また、この抵抗分圧回路の抵抗Ｒ３２とＲ３３との接続ノードＮ３と接地点との間にはＭＯＳトランジスタＭ１７が接続されている。そして、このトランジスタＭ１７のゲート端子にはＮＡＮＤゲートＧ２の出力電圧が印加されており、Ｍ１７のオン、オフで接続ノードＮ４の電位がＶth4HまたはＶth4Lに切り替えられる。これにより、コンパレータＣＭＰ４はヒステリシス・コンパレータとして動作する。
【0025】
さらに、本実施形態のハイサイドスイッチＩＣには、過電流状態（異常）が発生していることを外部へ知らせるエラーフラグ信号Err_Flagを出力するための外部端子Ｐ１と、該外部端子Ｐ１と接地点との間に接続されたＭＯＳトランジスタＭ１５とが設けらている。そして、このトランジスタＭ１５のゲート端子には上記リトライ回路１６のＮＡＮＤゲートＧ２の出力信号Retry_RSTが入力され、正常状態ではロウレベルである信号Retry_RSTがハイレベルに変化されることで、トランジスタＭ１５がオンされる。これにより、外部端子Ｐ１に接続された外付けのプルアップ抵抗Ｒpuに電流が流され、外部端子Ｐ１からシステムを制御するＣＰＵ等へロウレベルのエラーフラグ信号Err_Flagを出力することができるようになっている。
【0026】
次に、上記のような構成を有するハイサイドスイッチＩＣ（または後述のリニアレギュレータＩＣ）におけるリトライ回路１６の動作について説明する。
制御端子ＣＥのレベルがハイレベルとなると、インバータＩＮＶ１を介してトランジスタＭ２は常時オン、Ｍ３は常時オフする。過電流状態で無い場合、コンパレータＣＭＰ１の出力はロウレベルとなりトランジスタＭ１０はオン、カレントミラー回路ＣＭ３はオフする。カレントミラー回路ＣＭ２はオンのためトランジスタＭ６はオンでノードＮ１はロウレベルとなり、リトライ回路１６は動作していない状態となる。また、ノードＮ１がロウレベルのため、コンパレータＣＭＰ３の出力はロウレベル、Retry_OUTはハイレベルでトランジスタＭ９はオフとなる。
制御端子ＣＥのレベルがハイレベルとなると、インバータＩＮＶ１を介してトランジスタＭ２は常時オン、Ｍ３は常時オフする。過電流状態で無い場合、コンパレータＣＭＰ１の出力はロウレベルとなりトランジスタＭ１０はオン、カレントミラー回路ＣＭ３はオフする。カレントミラー回路ＣＭ２はオンのためトランジスタＭ６はオンでノードＮ１はロウレベルとなり、リトライ回路１６は動作していない状態となる。また、ノードＮ１がロウレベルのため、コンパレータＣＭＰ３の出力はロウレベル、Retry_OUTはハイレベルでトランジスタＭ９はオフとなる。
【0027】
過電流状態となった場合、外付け抵抗Ｒscに流れる電流が増加してコンパレータＣＭＰ１の入力である端子ＳＣの電圧ＶscがＶref_OCPを超え、ＣＭＰ１の出力がハイレベルとなり、Ｍ１０がオフしてリトライ回路１６が動作する。そして、トランジスタＭ９がオフのため、カレントミラー回路ＣＭ３のトランジスタＭ７がオンされ、Ｍ８に電流Ｉsourceが流れる。すると、トランジスタＭ６の電流Ｉsink（＜Ｉsource）との差電流（Ｉsource-Ｉsink）によってコンデンサＣＴが充電され、ノードＮ１の電位（＝端子ＰＣＴの電位ＶCT）が徐々に上昇する。そして、ノードＮ１の電位（ＶCT）が参照電圧Ｖref_Retryを超えると、コンパレータＣＭＰ３の出力がハイレベルに変化し、トランジスタＭ９がオンされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に流れる電流が遮断される。
【0028】
すると、トランジスタＭ６の電流ＩsinkによってコンデンサＣＴの電荷が放電され、ノードＮ１の電位すなわち端子ＰＣＴの電位ＶCTが徐々に降下する。そして、端子ＰＣＴの電位ＶCTが参照電圧Ｖref_Retryよりも低くなると、コンパレータＣＭＰ３の出力がロウレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れる。上記動作を繰り返すことで、図２に示すように、端子ＰＣＴの電位ＶCTは三角波状に変化する。
一方、コンパレータＣＭＰ３の出力の変化によって、端子ＣＥがハイレベルであることを条件に、ロジック回路１１のＮＡＮＤゲートＧ１の出力がハイ／ロウに変化し、制御回路１２のトランジスタＭ１４がオン／オフされ、出力用のトランジスタＭ１がオン／オフされる。つまり、過電流検出回路１４Ｃが過電流を検出した場合は、リトライ回路１６によって間欠的に過電流保護動作を行い、過電流が流れ続けることでチップ温度が上昇するのが抑制される。また、過電流状態が解除された後は、定常動作に自動復帰することができる。
一方、コンパレータＣＭＰ３の出力の変化によって、端子ＣＥがハイレベルであることを条件に、ロジック回路１１のＮＡＮＤゲートＧ１の出力がハイ／ロウに変化し、制御回路１２のトランジスタＭ１４がオン／オフされ、出力用のトランジスタＭ１がオン／オフされる。つまり、過電流検出回路１４Ｃが過電流を検出した場合は、リトライ回路１６によって間欠的に過電流保護動作を行い、過電流が流れ続けることでチップ温度が上昇するのが抑制される。また、過電流状態が解除された後は、定常動作に自動復帰することができる。
【0029】
次に、出力端子ＯＵＴまたは負荷で短絡（ショート）が発生し過電流状態が生じた場合におけるハイサイドスイッチＩＣ１０の内部回路の動作を、図２のタイミングチャートを用いて説明する。なお、コンパレータＣＭＰ３、ＣＭＰ４はそれぞれヒステリシス特性を有するので、以下の説明では、コンパレータＣＭＰ３の高い方のしきい値電圧をＶth3H、低い方のしきい値電圧をＶth3L、コンパレータＣＭＰ４の高い方のしきい値電圧をＶth4H、低い方のしきい値電圧をＶth4Lと記す。
本実施形態においては、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lとなるように、基準電圧Ｖrefを分圧してしきい値電圧を生成する分圧回路を構成する前記抵抗Ｒ２１,Ｒ２２,Ｒ２３と抵抗Ｒ３１,Ｒ３２,Ｒ３３の抵抗値が設定されている。なお、Ｖth3H＜Ｖth4Hに設定されているのは、素子の製造バラツキでＶth3H＞Ｖth4Hとなり、端子ＰＣＴの電位ＶCTが上昇している際に、コンパレータＣＭＰ４の出力がＣＭＰ３よりも先に変化するのを回避するためである。一方、Ｖth3L＞Ｖth4Lに設定されているのは、後述するように、トリライ動作中は連続してエラーフラグ信号を、異常を示す状態に維持させるためである。Ｖth3HとＶth3Lは同一レベルであっても良い。
本実施形態においては、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lとなるように、基準電圧Ｖrefを分圧してしきい値電圧を生成する分圧回路を構成する前記抵抗Ｒ２１,Ｒ２２,Ｒ２３と抵抗Ｒ３１,Ｒ３２,Ｒ３３の抵抗値が設定されている。なお、Ｖth3H＜Ｖth4Hに設定されているのは、素子の製造バラツキでＶth3H＞Ｖth4Hとなり、端子ＰＣＴの電位ＶCTが上昇している際に、コンパレータＣＭＰ４の出力がＣＭＰ３よりも先に変化するのを回避するためである。一方、Ｖth3L＞Ｖth4Lに設定されているのは、後述するように、トリライ動作中は連続してエラーフラグ信号を、異常を示す状態に維持させるためである。Ｖth3HとＶth3Lは同一レベルであっても良い。
【0030】
ＩＣ１０の動作に関しては、先ず、図２のタイミングｔ１で制御端子ＣＥの電位がハイレベルに立ち上がると、インバータＩＮＶ１の出力がロウレベルに変化してトランジスタＭ２がオンされて定電流源ＣＣ３に電流が流される。このときリトライ回路１６のコンパレータＣＭＰ３の出力はロウレベルで、インバータＩＮＶ３の出力Retry_OUTはハイレベルであるため、ＮＡＮＤゲートＧ１の出力がロウレベルとなり、トランジスタＭ１４がオフされている。そのため、制御回路１２のカレントミラー回路ＣＭ１に電流が流れて抵抗Ｒ１に電流が流され、出力トランジスタＭ１のゲート電圧が下がることでＭ１はオン状態にされて出力電流Ｉoutが流れ、出力電圧Ｖoutが立ち上がった定常状態Ｔ１となる。
【0031】
上記定常状態Ｔ１において、出力側でショートが発生したとすると、出力電流Ｉoutと比例電流生成回路１４Ａにより生成される比例電流Ｉout’が増加して、過電流保護回路１４およびカレントリミット回路１５によって過電流状態が検出され、コンパレータＣＭＰ１の出力OCP_OUTとＣＭＰ２の出力CL_OUTがハイレベルに変化する（タイミングｔ２）。すると、リトライ回路１６のコンパレータＣＭＰ１の出力OCP_OUTによってトランジスタＭ１０がオフされて、カレントミラー回路ＣＭ３のトランジスタＭ７がオンされ、Ｍ８に電流Ｉsourceが流れ、Ｍ６の電流Ｉsink（＜Ｉsource）との差電流（Ｉsource-Ｉsink）によってコンデンサＣＴが充電され、ノードＮ１の電位すなわち端子ＰＣＴの電位ＶCTが徐々に上昇する（期間Ｔ２）。なお、ＶCTがコンパレータＣＭＰ３のしきい値電圧Ｖth3Hまで上昇する時間が検出遅延となり、検出遅延中に過電流状態が解除されるとＴ１期間の状態に戻る。
【0032】
そして、端子ＰＣＴの電位ＶCTがコンパレータＣＭＰ３のしきい値電圧Ｖth3Hに達すると（タイミングｔ３）、コンパレータＣＭＰ３の出力がハイレベル、インバータＩＮＶ３の出力Retry_OUTがロウレベルに変化し、トランジスタＭ９がオンされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に流れる電流が遮断される。すると、トランジスタＭ６の電流ＩsinkによってコンデンサＣＴの電荷が放電され、端子ＰＣＴの電位ＶCTが徐々に降下する（期間Ｔ３）。
なお、このとき、トランジスタＭ１６がオンされて、しきい値電圧がＶth3HからＶth3Lに切り替わる。また、コンパレータＣＭＰ３の出力がハイレベルに変化するとＮＡＮＤゲートＧ２の出力がハイレベルに変化してＭ１７がオンされ、コンパレータＣＭＰ４のしきい値電圧がＶth4HからＶth4Lに切り替わる。これにより、コンパレータＣＭＰ４の出力がロウレベルからハイレベルに変化する。
なお、このとき、トランジスタＭ１６がオンされて、しきい値電圧がＶth3HからＶth3Lに切り替わる。また、コンパレータＣＭＰ３の出力がハイレベルに変化するとＮＡＮＤゲートＧ２の出力がハイレベルに変化してＭ１７がオンされ、コンパレータＣＭＰ４のしきい値電圧がＶth4HからＶth4Lに切り替わる。これにより、コンパレータＣＭＰ４の出力がロウレベルからハイレベルに変化する。
【0033】
その後、端子ＰＣＴの電位ＶCTの電位が参照電圧Ｖth3Lに達すると（タイミングｔ４）、コンパレータＣＭＰ３の出力がロウレベル、インバータＩＮＶ３の出力Retry_OUTがハイレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れコンデンサＣＴが充電される。上記動作を繰り返すことで、端子ＰＣＴの電位ＶCTは三角波状に変化する（リトライ動作期間）。なお、端子ＰＣＴの電位ＶCTが上昇してショート（過電流）を検出している期間（Ｔ２）においては、一時的に出力トランジスタＭ１に電流が流れて、出力電圧Ｖoutが僅かに高くなる。
【0034】
その後、タイミングｔ５でショート状態が解除されたとすると、端子ＰＣＴの電位ＶCTが参照電圧ＶTH3Lに達した時点（タイミングｔ６）で、インバータＩＮＶ３の出力Retry_OUTがハイレベルに変化し、トランジスタＭ９がオフされることによって、カレントミラー回路ＣＭ３のトランジスタＭ７，Ｍ８に電流が流れ、出力トランジスタＭ１がオンされて、出力電圧Ｖoutが上昇して定常状態となり、電源電圧ＶＤＤまたは制御端子ＣＥの電位が下がるタイミングｔ８までその状態を維持する。なお、タイミングｔ６でトランジスタＭ１６がオフされ、コンパレータＣＭＰ３のしきい値電圧はＶth3LからＶth3Hに切り替わる。また、タイミングｔ６の後、端子ＰＣＴの電位ＶCTはしばらく上昇するが、すぐに下降に転じ、接地電位まで下がる。コンパレータＣＭＰ４の出力は、ＶCTがＶth4Lに達した時点（タイミングｔ７）でロウレベルに変化し、ＮＡＮＤゲートＧ２の出力がロウレベルに変化してトランジスタＭ１７がオフされ、しきい値電圧はＶth4LからＶth4Hに切り替わる。
【0035】
次に、外部端子Ｐ１から出力されるエラーフラグ信号Err_Flagの状態変化について説明する。
先ず、過電流が発生する前の初期状態では、外部端子ＰＣＴの外付け容量ＣＴは、トランジスタＭ６の電流Ｉsinkで放電され、ＰＣＴ端子の電圧ＶCTは接地電位となる。この時、コンパレータＣＭＰ３とＣＭＰ４の出力はどちらもロウレベルとなり、インバータＩＮＶ３,ＩＮＶ４の出力はどちらもハイレベルとなる。そのため、ＮＡＮＤゲートＧ２の出力がロウレベルとなり、トランジスタＭ１５がオフ状態にされ、外部端子Ｐ１より出力されるエラーフラグErr_Flagはハイレベルを維持する（図２のＴ１期間）。
先ず、過電流が発生する前の初期状態では、外部端子ＰＣＴの外付け容量ＣＴは、トランジスタＭ６の電流Ｉsinkで放電され、ＰＣＴ端子の電圧ＶCTは接地電位となる。この時、コンパレータＣＭＰ３とＣＭＰ４の出力はどちらもロウレベルとなり、インバータＩＮＶ３,ＩＮＶ４の出力はどちらもハイレベルとなる。そのため、ＮＡＮＤゲートＧ２の出力がロウレベルとなり、トランジスタＭ１５がオフ状態にされ、外部端子Ｐ１より出力されるエラーフラグErr_Flagはハイレベルを維持する（図２のＴ１期間）。
【0036】
次に、タイミングｔ２で過電流が発生したとすると、コンパレータＣＭＰ１がそれを検出して、その出力がハイレベルとなり、トランジスタＭ１０がオフされ、Ｍ８に電流Ｉsourceが流れ、Ｍ６の電流Ｉsinkとの差電流（Ｉsource-Ｉsink）によってコンデンサＣＴが充電され、端子ＰＣＴの電位ＶCTが徐々に上昇する（期間Ｔ２）。また、この時コンパレータＣＭＰ３とＣＭＰ４は、高い方のしきい値電圧Ｖth3H，Ｖth4Hであるため、ＮＡＮＤゲートＧ２の出力がロウレベルであり、エラーフラグErr_Flagはハイレベルを維持する。
【0037】
その後、過電流の状態が続きＶCTが上昇を続けると、Ｖth3HとＶth4Hの関係（Ｖth3H＜Ｖth4H）からコンパレータＣＭＰ３の出力がハイレベルになり（タイミングｔ３）、インバータＩＮＶ３の出力信号Retry_OUTがロウレベルとなる。また、コンパレータＣＭＰ３の出力が先にハイレベルになることで、コンパレータＣＭＰ３のしきい値電圧は、低い方の電圧Ｖth3Lに切り替わる。
一方、信号Retry_OUTがロウレベルになると、ＮＡＮＤゲートＧ２の出力がハイレベルになって、トランジスタＭ１５がオンされエラーフラグErr_Flagがロウレベルに変化する。そして、この時、トランジスタＭ１７がオンして、コンパレータＣＭＰ４のしきい値電圧は、低い方の電圧Ｖth4Lに切り替わる。
一方、信号Retry_OUTがロウレベルになると、ＮＡＮＤゲートＧ２の出力がハイレベルになって、トランジスタＭ１５がオンされエラーフラグErr_Flagがロウレベルに変化する。そして、この時、トランジスタＭ１７がオンして、コンパレータＣＭＰ４のしきい値電圧は、低い方の電圧Ｖth4Lに切り替わる。
【0038】
また、タイミングｔ３でコンパレータＣＭＰ３の出力がハイレベルになると、トランジスタＭ９がオフされてコンデンサＣＴの放電が開始されることによって、端子ＰＣＴの電位ＶCTが徐々に降下する（期間Ｔ３）。そして、ＶCTがコンパレータＣＭＰ３の低い方のしきい値電圧Ｖth3Lよりも低くなると（タイミングｔ４）、コンパレータＣＭＰ３の出力がロウレベルに変化し、出力用のトランジスタＭ１がオンして再起動する。
この時に過電流の状態が続いていると、Ｍ１の再起動と同時にＶCTは低下から上昇に切り替わるが、この時Ｖth3LとＶth4LはＶth3L＞Ｖth4Lに設定されているため、コンパレータＣＭＰ４の出力はハイレベルを維持している。そのため、エラーフラグErr_Flagも異常を示すロウレベルの状態を維持する(期間Ｔ３)。
この時に過電流の状態が続いていると、Ｍ１の再起動と同時にＶCTは低下から上昇に切り替わるが、この時Ｖth3LとＶth4LはＶth3L＞Ｖth4Lに設定されているため、コンパレータＣＭＰ４の出力はハイレベルを維持している。そのため、エラーフラグErr_Flagも異常を示すロウレベルの状態を維持する(期間Ｔ３)。
【0039】
本実施形態のハイサイドスイッチＩＣにおいては、過電流状態が継続することによって、Ｔ２，Ｔ３のオートリトライ動作が繰り返されているリトライ動作期間中は、異常状態を示すロウレベルのエラーフラグErr_Flagを、外部端子Ｐ１より出力し続けることができる。つまり、リトライ回路１６による間欠保護動作による出力用トランジスタＭ１のオン、オフ動作が行われたとしても、異常状態を示す信号を出し続けることができる。そのため、間欠保護動作期間中にエラーフラグErr_Flagが正常を示す状態（ハイ）と異常を示す状態（ロウ）を繰り返してしまうのを回避することができ、エラーフラグを受け取る外部装置の側では、回路の異常状態を容易に判断することができる。
【0040】
また、出力用トランジスタＭ１がオン、オフを繰り返すオートリトライ動作中に過電流状態が解除された場合には、期間Ｔ４のように、端子ＰＣＴの電位ＶCTが低下し続けて、ＶCT＜Ｖth4Lになると、コンパレータＣＭＰ４の出力がロウレベルに変化し、ＮＡＮＤゲートＧ２の出力がハイレベルとなる（タイミングｔ７）。これにより、トランジスタＭ１５がオン状態にされ、外部端子Ｐ１より出力されるエラーフラグErr_Flagは正常を示すハイレベルの状態に戻る。
なお、上記繰り返し動作の周波数は、本実施形態のＩＣが、例えばチューナやアンテナ、マイクなどの周波数信号を扱うデバイスに電源を供給するシステムに使用される場合には、扱う受信信号や送信信号の周波数帯と重ないような低い周波数とするのが望ましい。また、端子ＰＣＴの電位ＶCTが徐々に降下する期間Ｔ３は、端子ＰＣＴの電位ＶCTが徐々に上昇する期間Ｔ２よりも長くするのが望ましい。
なお、上記繰り返し動作の周波数は、本実施形態のＩＣが、例えばチューナやアンテナ、マイクなどの周波数信号を扱うデバイスに電源を供給するシステムに使用される場合には、扱う受信信号や送信信号の周波数帯と重ないような低い周波数とするのが望ましい。また、端子ＰＣＴの電位ＶCTが徐々に降下する期間Ｔ３は、端子ＰＣＴの電位ＶCTが徐々に上昇する期間Ｔ２よりも長くするのが望ましい。
【0041】
図３には、過電流保護回路１４を構成する比例電流生成回路１４Ａの具体的な回路例を記載したハイサイドスイッチＩＣ１０の構成図が示されている。なお、図３においては、基準電圧回路１３およびカレントリミット回路１５の図示を省略している。
図３に示すように、比例電流生成回路１４Ａは、出力用のトランジスタＭ１の素子サイズの１／ｎのサイズを有しソース端子がＭ１のソース端子に結合されるとともにゲート端子にＭ１のゲート電圧と同一の電圧が印加されたＰチャンネルＭＯＳトランジスタＭ４１と、トランジスタＭ１のドレイン電圧ＶａとＭ４１のドレイン電圧Ｖｂとを入力とする差動アンプＡＭＰ１と、トランジスタＭ４１のドレイン端子と外部端子ＳＣとの間に接続されたＰチャンネルＭＯＳトランジスタＭ４２を備え、Ｍ４２のゲート端子に差動アンプＡＭＰ１の出力電圧が印加されている。
図３に示すように、比例電流生成回路１４Ａは、出力用のトランジスタＭ１の素子サイズの１／ｎのサイズを有しソース端子がＭ１のソース端子に結合されるとともにゲート端子にＭ１のゲート電圧と同一の電圧が印加されたＰチャンネルＭＯＳトランジスタＭ４１と、トランジスタＭ１のドレイン電圧ＶａとＭ４１のドレイン電圧Ｖｂとを入力とする差動アンプＡＭＰ１と、トランジスタＭ４１のドレイン端子と外部端子ＳＣとの間に接続されたＰチャンネルＭＯＳトランジスタＭ４２を備え、Ｍ４２のゲート端子に差動アンプＡＭＰ１の出力電圧が印加されている。
【0042】
差動アンプＡＭＰ１は、トランジスタＭ４１のドレイン電圧ＶｂがＭ１のドレイン電圧Ｖａと同一になるようにトランジスタＭ４２を動作させる。具体的には、差動アンプＡＭＰ１がＭ１のドレイン電圧ＶａとＭ４１のドレイン電圧Ｖｂとの電位差に応じてトランジスタＭ４２のゲート電圧を制御し、Ｍ４２のドレイン電流がＶａとＶｂの電位差に応じて増減し、それによってＭ４１のドレイン電流が変化するという帰還がかかることによってＶｂがＶａと同一になる。
【0043】
そして、ＶｂがＶａと同一であれば、Ｍ４１とＭ１のソース電圧、ドレイン電圧およびゲート電圧が同一になる。その結果、Ｍ４１のドレイン電流すなわち外部端子ＳＣから外付けの抵抗素子Ｒｓｃへ流される電流Ｉout’は、Ｍ１とＭ４１のサイズ比に応じて出力電流Ｉoutを比例縮小した大きさになる。そして、電流Ｉout’が抵抗素子Ｒｓｃへ流されることで抵抗Ｒｓｃに生じた電圧Ｖscが過電流検出用のコンパレータＣＭＰ１に入力され、出力電流Ｉoutの過電流状態を検出できるようになる。
【0044】
（第２実施例）
図４は、本発明を適用した電源用ＩＣとしてのリニアレギュレータ用ＩＣの一実施形態を示す。なお、図４においては、図１に示されているＩＣを構成する素子や回路と同一の機能を有する素子や回路には同一の符号を付して重複した説明は省略する。
本実施形態のリニアレギュレータ用ＩＣ１０’においては、図４に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなる電圧制御用の出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧Ｖoutを分圧するブリーダ抵抗Ｒ１１，Ｒ１２が直列に接続されている。
図４は、本発明を適用した電源用ＩＣとしてのリニアレギュレータ用ＩＣの一実施形態を示す。なお、図４においては、図１に示されているＩＣを構成する素子や回路と同一の機能を有する素子や回路には同一の符号を付して重複した説明は省略する。
本実施形態のリニアレギュレータ用ＩＣ１０’においては、図４に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなる電圧制御用の出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧Ｖoutを分圧するブリーダ抵抗Ｒ１１，Ｒ１２が直列に接続されている。
【0045】
この出力分圧用の抵抗Ｒ１１，Ｒ１２により分圧された電圧ＶFBが、上記出力トランジスタＭ１のゲート端子を制御する制御回路１２としての誤差アンプＡＭＰ２の非反転入力端子にフィードバックされている。そして、誤差アンプＡＭＰ２は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖrefとの電位差に応じて出力用のトランジスタＭ１を制御して、出力電圧Ｖoutが所望の電位になるように制御する。
【0046】
また、本実施形態のリニアレギュレータ用ＩＣ１０’には、上記誤差アンプＡＭＰ２の反転入力端子に印加される基準電圧Ｖrefを発生する基準電圧回路１３に動作電流を流すバイアス回路１７と、チップの温度が所定温度以上に上昇した場合に誤差アンプＡＭＰ２の動作を停止させてトランジスタＭ１をオフさせるサーマルシャットダウン回路１８と、過電流検出用のコンパレータＣＭＰ１を含むＩＣ内の各種コンパレータの参照電圧を生成する内部電圧生成回路１９とが設けられている。バイアス回路１７は、カレントミラー回路などで構成することができる。なお、内部電圧生成回路１９は基準電圧Ｖrefに基づいて参照電圧を生成しているが、入力電圧ＶＤＤに基づいて参照電圧を生成しても良い。
【0047】
さらに、本実施形態のリニアレギュレータ用ＩＣ１０’には、上記出力用のトランジスタＭ１とカレントミラー接続されたＭＯＳトランジスタＭ２１,Ｍ２２と、カレントリミット回路１５からの信号と上記サーマルシャットダウン回路１８からの信号と過電流検出用のコンパレータＣＭＰ１の出力信号を入力とするＡＮＤゲートＧ３が設けられている。 トランジスタＭ２１,Ｍ２２のゲート端子には、出力用のトランジスタＭ１のゲート端子に印加される電圧と同じ誤差アンプＡＭＰ３の出力電圧が印加されている。トランジスタＭ２１,Ｍ２２は、出力用のトランジスタＭ１のサイズ（ゲート幅）の１／ｎのサイズを有するものが使用され、これによりＭ２１,Ｍ２２にはＭ１のドレイン電流の１／ｎのドレイン電流が流れるようにされる。
【0048】
また、上記トランジスタＭ２１のソース端子は、チップの外部にて電流－電圧変換するための抵抗Ｒｓｃを接続するための外部端子ＳＣに接続されており、抵抗Ｒｓｃに流れる電流は出力電流Ｉoutに比例した電流であるため、外部端子ＳＣの電圧は出力電流Ｉoutに比例した電圧となる。この電圧が過電流検出用のコンパレータＣＭＰ１に入力されている。
一方、上記トランジスタＭ２２は、そのソース端子がカレントリミット回路１５に接続され、カレントリミット回路１５によってゲート電圧が制御されることで、電流制限を行うように構成されている。
一方、上記トランジスタＭ２２は、そのソース端子がカレントリミット回路１５に接続され、カレントリミット回路１５によってゲート電圧が制御されることで、電流制限を行うように構成されている。
【0049】
本実施形態におけるリトライ回路１６は、外部端子ＰＣＴに接続されているコンデンサＣＴの充電電流Ｉsourceを流す定電流源ＣＣ１と、コンデンサＣＴの放電電流Ｉsinkを流す定電流源ＣＣ２を備えている。定電流源ＣＣ１と定電流源ＣＣ２は電源電圧ＶＤＤが印加されている端子と接地点との間に直列に接続され、定電流源ＣＣ１とＣＣ２との間にはスイッチ用のトランジスタＭ２３，Ｍ２４が直列に接続されている。そして、トランジスタＭ２４と定電流源ＣＣ２の接続ノードが外部端子ＰＣＴに接続されている。
【0050】
また、トランジスタＭ２３のゲート端子には上記ＡＮＤゲートＧ３の出力信号が入力され、トランジスタＭ２４のゲート端子には上記コンパレータＣＭＰ３’の出力をインバータＩＮＶ３で反転した信号が入力されている。外部端子ＰＣＴの電圧ＶCTはコンパレータＣＭＰ３’とＣＭＰ４’の反転入力端子に入力され、内部電圧生成回路１９からの参照電圧Ｖth3,Ｖth4とそれぞれ比較される。そして、コンパレータＣＭＰ３’の出力をインバータＩＮＶ３で反転した信号が誤差アンプＡＭＰ２に供給され、過電流が検された場合に、誤差アンプＡＭＰ２の出力をロウレベルに固定して出力用トランジスタＭ１をオフさせるように構成されている。
【0051】
さらに、本実施形態におけるリトライ回路１６においては、コンパレータＣＭＰ３’の出力信号とコンパレータＣＭＰ４’の出力信号がＮＡＮＤゲートＧ４に入力され、このＮＡＮＤゲートＧ４の出力をインバータＩＮＶ４で反転した信号が、エラーフラグ出力用の外部端子Ｐ１に接続されているトランジスタＭ１５のゲート端子に入力されている。
なお、図４におけるコンパレータＣＭＰ３’，ＣＭＰ４’は、ヒステリシス・コンパレータであり、図１の回路におけるコンパレータＣＭＰ３，ＣＭＰ４と抵抗分圧回路Ｒ２１,Ｒ２２,Ｒ２３やＲ３１,Ｒ３２,Ｒ３３およびトランジスタＭ１６,Ｍ１７とを組み合わせた回路に相当している。つまり、コンパレータＣＭＰ３’，ＣＭＰ４’の内部で、内部電圧生成回路１９からの参照電圧Ｖth3,Ｖth4に基づいて、高い方のしきい値電圧をＶth3H、Ｖth4Hおよび低い方のしきい値電圧をＶth3L、Ｖth4Lをそれぞれ生成する。そして、上記しきい値は、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lの関係となるように設定される。
なお、図４におけるコンパレータＣＭＰ３’，ＣＭＰ４’は、ヒステリシス・コンパレータであり、図１の回路におけるコンパレータＣＭＰ３，ＣＭＰ４と抵抗分圧回路Ｒ２１,Ｒ２２,Ｒ２３やＲ３１,Ｒ３２,Ｒ３３およびトランジスタＭ１６,Ｍ１７とを組み合わせた回路に相当している。つまり、コンパレータＣＭＰ３’，ＣＭＰ４’の内部で、内部電圧生成回路１９からの参照電圧Ｖth3,Ｖth4に基づいて、高い方のしきい値電圧をＶth3H、Ｖth4Hおよび低い方のしきい値電圧をＶth3L、Ｖth4Lをそれぞれ生成する。そして、上記しきい値は、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lの関係となるように設定される。
【0052】
上記のような構成を有する本実施形態のリニアレギュレータ用ＩＣ１０’においては、図１に示す第１実施例のハイサイドスイッチＩＣと同様に、リトライ回路１６が動作して、過電流状態が発生した場合に、間欠的に過電流の検出動作と出力用のトランジスタＭ１をオフする過電流保護動作を行なってＩＣチップを保護するとともに、過電流状態が解消されるとそれを検知して定常状態に自動復帰することができる。
また、本実施形態のリニアレギュレータ用ＩＣ１０’においては、コンパレータＣＭＰ３’，ＣＭＰ４’のしきい値電圧Ｖth3H、Ｖth3LとＶth4H、Ｖth4Lは、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lの関係となるように設定されているため、図２に示すタイミングチャートと同様に、過電流状態が継続することによって、オートリトライ動作が繰り返されているリトライ動作期間中は、異常状態を示すロウレベルのエラーフラグErr_Flagを、外部端子Ｐ１より出力し続けることができる。
また、本実施形態のリニアレギュレータ用ＩＣ１０’においては、コンパレータＣＭＰ３’，ＣＭＰ４’のしきい値電圧Ｖth3H、Ｖth3LとＶth4H、Ｖth4Lは、Ｖth3H＜Ｖth4H，Ｖth3L＞Ｖth4Lの関係となるように設定されているため、図２に示すタイミングチャートと同様に、過電流状態が継続することによって、オートリトライ動作が繰り返されているリトライ動作期間中は、異常状態を示すロウレベルのエラーフラグErr_Flagを、外部端子Ｐ１より出力し続けることができる。
【0053】
さらに、本実施形態では、サーマルシャットダウン回路１８を設け、その出力信号を過電流検出用のコンパレータＣＭＰ１の出力信号と共にＡＮＤゲートＧ３に入力し、ＡＮＤゲートＧ３の出力信号で、定電流源ＣＣ１と直列に接続されたトランジスタＭ２３をオン、オフ制御するように構成している。そのため、チップ温度が上昇してサーマルシャットダウン回路１８が動作した場合にも出力用のトランジスタＭ１をオフし、再起動するリトライ動作を実行し、このオートリトライ動作が繰り返されているリトライ動作期間中は、異常状態を示すロウレベルのエラーフラグErr_Flagを、外部端子Ｐ１より出力し続けることができる。
【0054】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、図１に示すハイサイドスイッチＩＣ１０の実施形態には、サーマルシャットダウン回路１８が設けられていないが、図４のリニアレギュレータ用ＩＣ１０’と同様にサーマルシャットダウン回路１８を設けるようにしても良い。また、逆に、図４のリニアレギュレータ用ＩＣにおいて、サーマルシャットダウン回路１８を省略した構成とすることも可能である。
【0055】
さらに、前記実施形態においては、ハイサイドスイッチＩＣ１０やリニアレギュレータ用ＩＣ１０’の内部回路を構成するトランジスタとしてＭＯＳトランジスタを使用したものを示したが、ＭＯＳトランジスタの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、コンデンサＣＴは、外付け素子でなくＩＣチップ上に形成されたものであっても良い。また、出力用のＭＯＳトランジスタＭ１は、Ｐチャンネル形またはＮチャンネル形のどちらでも良い。
【0056】
さらに、前記実施形態においては、本発明をハイサイドスイッチＩＣ１０とリニアレギュレータ用ＩＣ１０’に適用した場合について説明したが、本発明はそれらのＩＣに限定されず、例えば２次電池の充電用ＩＣなど、電圧入力端子と電圧出力端子との間に接続されたトランジスタを備えた半導体集積回路装置に広く利用することができる。
【符号の説明】
【0057】
１０…ハイサイドスイッチＩＣ、１０’…リニアレギュレータ用ＩＣ、１１…ロジック回路、１２…制御回路、１３…基準電圧回路、１４…過電流保護回路、１４Ａ…比例電流生成回路、１４Ｂ…電流－電圧変換回路、１４Ｃ…過電流検出回路、１５…カレントリミット回路、１６…リトライ回路、１７…バイアス回路、１８…サーマルシャットダウン回路、１９…内部電圧生成回路、Ｍ１…出力トランジスタ、ＣＭＰ１…過電流検出用コンパレータ、ＣＭＰ２…カレントリミット回路用コンパレータ、ＣＴ…タイマー回路用コンデンサ、Ｒｓｃ…電流－電圧変換用抵抗、Ｐ１…エラーフラグ信号出力用の外部端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】