特開 2024-108465 半導体装置、及びモータ駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108465

(43)【公開日】2024-08-13

(54)【発明の名称】半導体装置、及びモータ駆動装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240805BHJP

   H01L 21/336 20060101ALI20240805BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 658E

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023012849

(22)【出願日】2023-01-31

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り サンケン電気株式会社発行のサンケン技報第５４巻（２０２２年１１月２０日発行）

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】安原 淳

(57)【要約】

【課題】ソフトリカバリーなＳＪ－ＭＯＳＦＥＴ構造の半導体装置、及びモータ駆動装置を提供する。
【解決手段】実施の形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０上に第１方向に形成された第２導電型の第２半導体領域１２０と、第２半導体領域１２０上に第１方向に形成された第１導電型の第３半導体領域１３０と、第２半導体領域１２０上に第１方向に設けられた制御電極１４０と、第１半導体領域１０と電気的に接続した第１主電極１７０と、第３半導体領域１３０と電気的に接続した第２主電極１６０と、第１半導体領域１０上に第１方向に形成され、第１方向に複数がつながるように形成された第１導電型と反対導電型の第２導電型のコラム領域２０とを備える。コラム領域２０の第１方向に直交する第２方向の最大の幅Ｗ１に対する最小の幅Ｗ２の比Ｗ２／Ｗ１が１／２から１／５である。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１導電型の第１半導体領域と、
前記第１半導体領域上に第１方向に形成された第２導電型の第２半導体領域と、
前記第２半導体領域上に前記第１方向に形成された第１導電型の第３半導体領域と、
前記第２半導体領域上に前記第１方向に設けられた制御電極と、
前記第１半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記第１半導体領域上に前記第１方向に形成され、前記第１方向に複数がつながるように形成された前記第１導電型と反対導電型の第２導電型のコラム領域と
を備え、
前記コラム領域の前記第１方向に直交する第２方向の最大の幅Ｗ１に対する最小の幅Ｗ２の比Ｗ２／Ｗ１が１／２から１／５である、半導体装置。

【請求項2】

前記コラム領域は、前記第２半導体領域と前記第１方向において接続している、請求項１に記載の半導体装置。

【請求項3】

前記第１半導体領域と前記第１主電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高い前記第１導電型の第４半導体領域を備え、
前記コラム領域は前記第４半導体領域と接していない、請求項２に記載の半導体装置。

【請求項4】

請求項１～３のいずれか１項に記載の半導体装置と、
前記半導体装置を制御する制御回路と
を備える、モータ駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、及びモータ駆動装置に関する。

【背景技術】

【0002】

近年、電子機器は小型化、大電流化、高速化の要求を受けて、搭載されるデバイスのさらなる高性能化が求められている。その中で高耐圧素子であるスーパージャンクションＭＯＳＦＥＴ(Super Junction MOSFET以下、ＳＪ－ＭＯＳＦＥＴ)は、民生、産業、自動車など多岐の分野にわたり採用されている。ＳＪ－ＭＯＳＦＥＴは従来のプレーナ型ＭＯＳＦＥＴと比較して、耐圧とオン抵抗のトレードオフを改善し、オン抵抗を低減することが可能である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2015-70184号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＳＪ－ＭＯＳＦＥＴ構造は、スイッチング時のリカバリー波形がハードリカバリーとなり、スイッチングノイズが大きくなりやすい。モータ駆動装置などのインテリジェントパワーモジュール（Intelligent Power Module:ＩＰＭ)用のスイッチング素子としてＳＪ－ＭＯＳＦＥＴ構造を用いる場合、このノイズに起因した電磁環境両立性（Electromagnetic Compatibility:ＥＭＣ）対策が必要となる。

【0005】

実施の形態が解決しようとする課題は、ソフトリカバリーなＳＪ－ＭＯＳＦＥＴ構造の半導体装置、及びモータ駆動装置を提供することにある。

【課題を解決するための手段】

【0006】

実施の形態に係る半導体装置は、第１導電型の第１半導体領域と、第１半導体領域上に第１方向に形成された第２導電型の第２半導体領域と、第２半導体領域上に第１方向に形成された第１導電型の第３半導体領域と、第２半導体領域上に第１方向に設けられた制御電極と、第１半導体領域と電気的に接続した第１主電極と、第３半導体領域と電気的に接続した第２主電極と、第１半導体領域上に第１方向に形成され、第１方向に複数がつながるように形成された第１導電型と反対導電型の第２導電型のコラム領域とを備える。コラム領域の第１方向に直交する第２方向の最大の幅Ｗ１対する最小の幅Ｗ２の比Ｗ２／Ｗ１が１／２から１／５である。

【発明の効果】

【0007】

本発明の実施の形態によれば、ソフトリカバリーなＳＪ－ＭＯＳＦＥＴ構造の半導体装置、及びモータ駆動装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の基本技術に係る半導体装置の断面図。

【図2】本発明の別の基本技術に係る半導体装置の断面図。

【図3】リカバリー波形の比較図。

【図4】実施形態に係る半導体装置の断面図。

【図5】（ａ）実施形態に係る半導体装置において、最適化前の電位分布シミュレーション結果を表す図、（ｂ）実施形態に係る半導体装置において、最適化後の電位分布シミュレーション結果を表す図。

【図6】図５（ａ）及び図５（ｂ）に示す実施形態に係る半導体装置において、ドレイン・ソース間に印加する逆バイアス電圧ＶＤＳ（Ｖ）とＰコラム構造による出力容量Ｃ（Ｆ）との関係の比較図。

【図7】実施形態に係る半導体装置において、Ｐコラム構造最適化前のリカバリー特性例。

【図8】実施形態に係る半導体装置において、Ｐコラム構造最適化後のリカバリー特性例。

【図9】実施形態に係る半導体装置において、デバイスＡ～ＥのＸ２／Ｘ１比率、耐圧ＢＶdss、耐圧比率、オン抵抗Ｒon、Ｒon比率、ソフトリカバリー効果の比較図。

【図10】デバイスＡ～Ｅの電位分布シミュレーション結果を表す図。

【図11】デバイスＡ～Ｅの電位分布シミュレーション結果を表す拡大図。

【図12】デバイスＡ～Ｅのリカバリー特性の比較図。

【図13】デバイスＡ～Ｅのリカバリー特性上の傾き角度θの比較図。

【図14】デバイスＡ～Ｅのリカバリー特性上の傾き角度θとＲon比率の比較図。

【図15】実施形態に係る半導体装置を適用したモータ駆動装置の回路図。

【発明を実施するための形態】

【0009】

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0010】

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0011】

（基本構造）
図１は、本発明の基本技術に係るＳＪ－ＭＯＳＦＥＴの半導体装置１Ａの断面図である。

【0012】

基本技術に係る半導体装置１Ａは、図１に示すように、ＳＪ構造を採用した種々の半導体素子を形成可能である。例えば、電界効果トランジスタ（ＦＥＴ）が形成される。基本技術に係る半導体装置１Ａは、図１に示すように、第１導電型の基板（ドレイン領域）１１０Ａ上に形成された半導体領域１０Ａに、コラム領域２０Ａが形成された構造を備える。半導体領域１０Ａはドリフト領域である。基本技術に係る半導体装置１Ａは、Ｐ型のベース領域１２０Ａ、Ｎ型のソース領域１３０Ａ、ゲート電極１４０Ａ、ゲート絶縁膜１５０Ａ、ソース電極１６０Ａ、及びドレイン電極１７０Ａを更に備える。

【0013】

ＳＪ－ＭＯＳＦＥＴは、ドレイン・ソース間の電流経路となり、かつ半導体装置１Ａの耐圧を決定する半導体領域（Ｎ型ドリフト層）１０Ａ内に、ベース領域１２０Ａと接続されたコラム領域２０Ａを周期的に配置した構造を有する。これにより、半導体装置１Ａに逆バイアス電圧が印加されると、表面のベース領域１２０Ａから半導体領域１０Ａの方向に向かって空乏層が伸びる。また、半導体領域１０Ａとコラム領域２０Ａとの接合部から半導体領域１０Ａ内に空乏層が広がる。

【0014】

更に印加電圧を大きくすると、コラム領域２０Ａから半導体領域１０Ａに広がる空乏層が互いに繋がり、半導体領域１０Ａが略空乏化する。そのため半導体領域１０Ａの不純物濃度を上げても半導体領域１０Ａが空乏化し易いため、半導体領域１０Ａの不純物濃度を上げて低オン抵抗化が実現可能となる。

【0015】

図１において、ドレイン電流ＩＤの電流経路は、破線で示すように表される。ドレイン電流ＩＤの電流経路上のＲsubはドレイン領域１１０Ａ内のバルク抵抗成分、Ｒdは半導体領域１０Ａの抵抗成分、Ｒjはベース領域１２０Ａ間のＪＦＥＴ効果で半導体領域１０Ａ内に発生する抵抗成分、Ｒａはゲート絶縁膜１５０Ａ直下の半導体領域１０Ａの抵抗成分、Ｒｃｈはベース領域１２０Ａ内に形成されるチャネル抵抗成分、Ｒｓはソース領域１３０Ａ内の抵抗成分をそれぞれ表している。

【0016】

コラム領域２０の形成方法には、大きく分けて２つある。一つは多層エピタキシャル層を堆積させる「マルチエピレイヤー方式」であり、もう一つはＳｉ層を縦長に深くエッチングして形成した溝（トレンチ）にエピタキシャル層を埋め込む「ディープトレンチ方式」である。図１において、Ｐ型コラム領域２０Ａは、説明の簡単化のために一様なＰ^-層として示されているが、実際には、後述する図４に示すように、複数の団子状領域が深さ方向（Ｚ方向）に連結された形状を有する。

【0017】

（ソフトリカバリー化構造：エピタキシャル構造の最適化）
図２は、本発明の別の基本技術に係るＳＪ－ＭＯＳＦＥＴの半導体装置１Ａの断面図である。図２の構造では、エピタキシャル構造の最適化の一例を示す。エピタキシャル構造の最適化をおこない、意図的に基板（ドレイン領域）１１０Ａとコラム領域２０Ａの間にＮ^-層１１０Ｂを形成する。これにより、スイッチング時のリカバリーにおいて、基板１１０Ａ上部に形成されたＮ^-層１１０Ｂに少数キャリアであるホールを残す（蓄積する）ことが可能となり、リカバリー時の戻り波形をソフトにすることが可能となる。

【0018】

エピタキシャル構造の最適化前構造（図１）と最適化構造(図２)のシミュレーションによるリカバリー波形の比較を図３に示す。図３において、破線は最適化前構造、実線は最適化構造のリカバリー波形である。図３より、逆方向電流のピークに達した後の電流の戻り波形において、エピタキシャル構造の最適化構造(図２)では電流の戻り波形の傾斜が緩やかとなり、戻りの後のリンギングが無いソフトな波形を実現していることがわかる。

【0019】

（実施形態）
図４は、実施形態に係る半導体装置１の断面図である。尚、デバイスの方向をＸＹＺ軸で定義する。図４でコラム領域２０が配列される方向をＸ方向、コラム領域２０が延伸する紙面に垂直方向をＹ方向、ＸＹ平面に垂直方向をＺ方向とする。

【0020】

実施形態に係る半導体装置１は、図４に示すように、第１導電型の半導体領域１０と、半導体領域１０中に形成された第２導電型の複数のコラム領域２０とを備える。コラム領域２０が配置されることによって、半導体領域１０内に複数のｐｎ接合が形成される。このように、半導体装置１は、第１導電型のコラム領域と第２導電型のコラム領域とが隣接して配置されたスーパージャンクション（ＳＪ）構造を有する。図４では、マルチエピレイヤー方式によってコラム領域２０を形成している。このため、コラム領域２０が、深さ方向に沿って複数のくびれが箇所を有している。即ち、コラム領域２０が配列される方向（Ｘ方向）と垂直な方向（Ｚ方向）のＸＺ断面は、図４に示すように、複数の団子状領域が深さ方向に連結された形状を示している。

【0021】

実施形態に係る半導体装置１は、図４に示すように、第１導電型の第１半導体領域（ドリフト領域）１０と、第１半導体領域１０上にＺ方向に形成された第２導電型の第２半導体領域（ベース領域）１２０と、第２半導体領域１２０上にＺ方向に形成された第１導電型の第３半導体領域（ソース領域）１３０と、第３半導体領域１３０上にＺ方向に設けられた制御電極（ゲート電極）１４０と、第１半導体領域１０と電気的に接続した第１主電極（ドレイン電極）１７０と、第３半導体領域１３０と電気的に接続した第２主電極（ソース電極）１６０と、第１半導体領域１０上にＺ方向に形成され、深さ方向（Ｚ方向）に複数がつながるように形成された第２導電型のコラム領域２０とを備える。ここで、コラム領域２０のＸ方向の最大の幅Ｗ１に対する最小の幅Ｗ２の比Ｗ２／Ｗ１が１／２から１／５である。

【0022】

また、実施形態に係る半導体装置１において、コラム領域２０は、図４に示すように、第２半導体領域（Ｐベース領域）１２０とＺ方向において接続している。

【0023】

また、実施形態に係る半導体装置１は、図４に示すように、第１半導体領域（ドリフト領域）１０と第１主電極（ドレイン電極）１７０との間に第１半導体領域（ドリフト領域）１０よりも不純物濃度が高い第１導電型の第４半導体領域（ドレイン領域）１１０を備えていても良い。ここで、コラム領域２０は第４半導体領域１１０と接していない。

【0024】

なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を説明する。

【0025】

第４半導体領域（ドレイン領域）１１０は、例えばシリコン（Ｓｉ）基板などの半導体基板にｎ型不純物がドープされたｎ⁺型半導体基板である。基板１１０はドレイン領域として機能する。ドリフト領域であるｎ^-型の半導体領域１０は、基板１１０の一方の主面１１１上に配置されている。半導体領域１０の不純物濃度は、基板１１０よりも低い。例えば、砒素（Ａｓ）やアンチモン（Ｓｂ）などが高濃度にドープされたｎ型シリコン基板上にリン（Ｐ）などがドープされたｎ型エピタキシャル層を成長させて、半導体領域１０が形成される。また、図示は省略するが、図２と同様に、第４半導体領域（ドレイン領域）１１０と半導体領域１０の間には、高抵抗のｎ^-層が配置されていても良い。ここで、コラム領域２０は、第４半導体領域（ドレイン領域）１１０と接していない。

【0026】

コラム領域２０がベース領域１２０から離れてしまうと、コラム領域２０が分断されるので、ホールの供給がうまくできない。そうすると、連続スイッチングさせると、やがてターンオン時の電圧の戻りが遅くなる。そこで、コラム領域２０がベース領域１２０と接していることが望ましい。

【0027】

また、コラム領域２０がドレイン領域１１０と接していないことが望ましい。これにより、空乏化していない領域を作ることが出来るので、よりソフトスイッチングを実現できる。

【0028】

コラム領域２０は、半導体領域１０にボロン（Ｂ）などのｐ型の不純物が選択的に拡散されて形成される。実施形態に係る半導体装置１において、例えば、コラム領域２０は上方から平面的に見て、並行してストライプ状にＹ方向に延伸している。ストライプ状のコラム領域２０は並行してＸ方向に配列されている。

【0029】

実施形態に係る半導体装置１において、複数のコラム領域２０の繰り返し距離（ピッチ）Ｄは、すべて等しくなるように設定されている。なお、ここでいう「ピッチ」とは、平面方向から見て、隣接するコラム領域２０の中心間距離のことである。コラム領域２０の深さ及び幅は同一になるように形成される。

【0030】

ベース領域１２０の不純物濃度は、コラム領域２０よりも高く設定される。図４に示したように、ベース領域１２０は、コラム領域２０の上部にそれぞれ接続して半導体領域１０の上面に配置されている。ベース領域１２０は、半導体領域１０の上部の一部にボロン（Ｂ）などを選択的にドープして形成される。

【0031】

ソース領域１３０は、ベース領域１２０の内側に島状に形成されている。ソース領域１３０は、半導体領域１０の上面に露出している。

【0032】

ゲート電極１４０は、ゲート絶縁膜１５０を介して半導体領域１０の上方とソース領域１３０の上方とに渡って配置されている。これにより、ゲート電極１４０と対向するソース領域１３０にチャネルが形成される。ゲート電極１４０は、例えばポリシリコン膜である。ゲート絶縁膜１５０は、例えばシリコン酸化膜である。

【0033】

ソース電極１６０は、ソース領域１３０に電子を注入するための電極である。ソース電極１６０は、ベース領域１２０とソース領域１３０にオーミック接続されている。ドレイン電極１７０は、基板１１０の他方の主面１１２上に配置される。

【0034】

図４ではプレーナ型のＭＯＳ構造について示したが、トレンチゲート型のＭＯＳ構造に置き換えてもよい。

【0035】

ここで、オン状態について説明する。ドレイン電極１７０とソース電極１６０間に、ドレイン電極１７０の電位がソース電極１６０の電位よりも高くなる電圧を印加する。この状態でゲート電極１４０にしきい値以上の電圧が印加されると、ゲート電極１４０に対向する領域のベース領域１２０にキャリア（電子）が蓄積される。これにより、チャネルがベース領域１２０に形成される。その結果、ソース電極１６０から注入されたキャリアが、ソース領域１３０、ベース領域１２０のチャネル、半導体領域１０、及び基板１１０を伝播して、ドレイン電極１７０に達する。即ち、電流がドレイン電極１７０からソース電極１６０に流れる。

【0036】

次に、オフ状態の場合について説明する。オフ状態では、空乏層がコラム領域２０間に広がる。これにより、素子領域の外周での電界集中が制御される。ソース電極１６０とドレイン電極１７０間に高電圧が印加された場合、外周領域の表面電位は、徐々に降下していく。外周領域の外縁では電圧が十分に下がっているため、ＳＪ構造ではなく、外周領域の構造により耐圧を確保できる。

【0037】

（ソフトリカバリー化構造：Ｐコラム構造の最適化）
実施形態に係る半導体装置１において、さらなるリカバリー特性の改善のため、コラム領域２０の最適化をおこなった。図５（ａ）は、コラム領域２０の最適化前の構造の電位分布シミュレーション結果である。また、図５（ｂ）は、コラム領域２０の最適化後の構造の電位分布シミュレーション結果である。図５（ａ）、図５（ｂ）において、コラム領域２０のコラム段数は耐圧に応じて変動する。

【0038】

実施形態に係る半導体装置１において、コラム領域２０の横幅が最大となるＷ１の領域の上方と下方の領域にコラム領域２０の横幅が最小となるＷ２の領域を設ける。ここで、Ｗ２／Ｗ１を１／５～１／２にする。これにより、コラム領域２０の横幅が最大となるＷ１の領域に挟まれた半導体領域１０の部分は隣り合う空乏層同志がつながりやすいが、コラム領域２０の横幅が最小となるＷ２の領域に挟まれた半導体領域１０の部分は隣り合う空乏層同志がつながりにくい。実施形態に係る半導体装置１においては、隣り合う空乏層同士がつながりやすい箇所とつながりにくい箇所が深さ方向のＺ方向で複数繰り返し設けられている。

【0039】

図５（ａ）において、コラム領域２０のＸ方向最大幅のＷ１＝２Ｘ１に対する最小幅Ｗ２＝２Ｘ２の比は、約０．６９である。一方、図５（ｂ）において、コラム領域２０のＸ方向の最大幅Ｗ１＝２Ｘ１に対する最小幅Ｗ２＝２Ｘ２の比は、約０．３６である。コラム領域２０のＸ方向の最大幅Ｗ１に対する最小幅Ｗ２を変化させた様々なシミュレーションの結果、コラム領域２０のＸ方向の最大幅Ｗ１に対する最小幅Ｗ２の比Ｗ２／Ｗ１が１／２から１／５の範囲にあることが望ましいことが見出された。シミュレーションの結果より、Ｘ２／Ｘ１の値が1／２を超えると、後述するようにリカバリー波形の傾きの角度θの値があまり変化しない傾向が得られている。このため、Ｘ２／Ｘ１の上限値は1／２に設定することが望ましい。一方、Ｘ２／Ｘ１の値が1／５より小さくなると、ドレイン・ソース間のオン抵抗Ｒon比率が急峻に増大する傾向が得られている。このため、Ｘ２／Ｘ１の下限値は1／５に設定することが望ましい。

【0040】

図６は、ドレイン・ソース間に印加する逆バイアス電圧ＶＤＳ（Ｖ）とコラム領域２０による出力容量Ｃ（Ｆ）との関係の比較図である。図６より逆バイアス電圧１０Ｖ～１００Ｖの領域において図５（ａ）及び図５（ｂ）に示すコラム領域２０の違いにより、容量変化にも違いが見られることがわかる。

【0041】

その結果、図６に示すように、コラム領域２０の最適化前の構造ではＶＤＳが約２０Ｖあたりから急激に出力容量Ｃが変化するのに対し、最適化後ではＶＤＳが１０Ｖ付近から段階的に出力容量Ｃが変化し、最適化前の構造に比べて緩やかな容量変化となる。

【0042】

図７は、図５（ａ）に示す実施形態に係る半導体装置において、コラム領域の最適化前のリカバリー特性例を示す。図８は、図５（ｂ）に示す実施形態に係る半導体装置において、コラム領域の最適化後のリカバリー特性例を示す。図７及び図８では、逆方向電流のピークに達してから電流ＯＦＦまでのリンギング波形が示されている。

【0043】

図５（ｂ）に示す実施形態に係る半導体装置では、電圧の急激な変化を抑え、戻り電流の急激な変動を抑制した結果、図８に示すように、逆方向電流のピークに達してから電流ＯＦＦまでのリンギングを抑制可能である。

【0044】

（コラム構造のシミュレーション結果）
図９は、実施形態に係る半導体装置において、様々なコラム構造を有するデバイスＡ～Ｅについて、Ｘ２／Ｘ１比率、ドレイン・ソース間耐圧ＢＶdss、耐圧比率、ドレイン・ソース間オン抵抗Ｒon、Ｒon比率、ソフトリカバリー効果を比較した図である。デバイスＡ～Ｅは、実施形態に係る半導体装置であり、Ｘ２／Ｘ１比率がそれぞれ０．１９、０．３９、０．５７、０．６９、０．８２を有する。

【0045】

デバイスＡ～Ｅのドレイン・ソース間耐圧ＢＶｄｓｓ（Ｖ）の値は、それぞれ５４５．５、５６４．４、５９７．５、６２３．２、６４８．５である。デバイスＡ～Ｅの耐圧比率は、デバイスＤを０％として、それぞれ－１２％、－９％、－４％、０％、＋４％である。

【0046】

デバイスＡ～Ｅのドレイン・ソース間オン抵抗Ｒon(オーム／ｍｍ²)の値は、それぞれ２．４０７、２．４８３、２．６６２、２．８９７、３．４３２である。デバイスＡ～ＥのＲon比率は、デバイスＤを０％として、それぞれ－１７％、－１４％、－８％、０％、＋１８％である。

【0047】

デバイスＡ～Ｅの中で、ソフトリカバリー特性の効果は、デバイスＡが最良である。デバイスＢは、デバイスＡに比較して劣るが、相対的に良好である。デバイスＣ～Ｅは、デバイスＡ～Ｂに比較して、ソフトリカバリー特性の効果は、相対的に劣る。

【0048】

図１０は、実施形態に係る半導体装置において、デバイスＡ～Ｅの電位分布シミュレーション結果を表す図である。図１０は、コラム領域２０をＸ方向で対称に切断した構造部分についての電位分布シミュレーション結果である。また、図１１は、図１０の部分拡大図である。図１１には、コラム領域２０の最大幅Ｗ１の１／２に等しいＸ１と、Ｐコラム構造の最小幅Ｗ２の１／２に等しいＸ２も示されている。

【0049】

上述のように、コラム領域２０のＸ方向の最大幅Ｗ１に対する最小幅Ｗ２を変化させた様々なシミュレーションの結果、コラム領域２０のＸ方向の最大幅Ｗ１に対する最小幅Ｗ２の比Ｗ２／Ｗ１が、１／２～１／５の範囲にあることが望ましいことが見出された。

【0050】

（リカバリー特性の傾き角度θ）
図１２は、実施形態に係る半導体装置において、デバイスＡ～Ｅのリカバリー特性の比較図である。また、図１３には、図１２の時刻ｔ０～時刻ｔＭの間のリカバリー回復期間におけるリカバリー波形が拡大して示されている。ここで、時刻ｔ０はリカバリー波形の谷部分に選定し、時刻ｔＭはリカバリー波形の立ち上り後の安定部分に選定した。

【0051】

ここで、図１３において、時刻ｔ０～ｔＭの間の特定の時刻ｔＣにおいて引いた垂直な線（ＩＤ軸に平行）とデバイスＡ～Ｅのリカバリー波形を表す各曲線との接点おいて引いた接線は、破線で示すように表される。そこで、垂直な線（ＩＤ軸に平行）と各曲線に対して引いた接線とのなす角度をデバイスＡ～Ｅのリカバリー特性の傾き角度θと定義する。例えば、図１３では、時刻ｔＣにおいて引いた垂直線（ＩＤ軸に平行）とデバイスＣのリカバリー曲線との接点で引いた接線のなす角度をθｃで表している。時刻ｔＣにおいて引いた垂直線（ＩＤ軸に平行）とデバイスＡ、Ｂ、Ｄ、Ｅのリカバリー曲線との接点で引いた接線のなす角度θ_Ａ、θ_Ｂ、θ_Ｄ、θ_Ｅも同様に求めることが出来る。なお、図１３では、煩雑さを避けるため図示を省略している。

【0052】

図１４は、実施形態に係る半導体装置において、デバイスＡ～Ｅのリカバリー特性の傾き角度θ（a.u.）とＲon比率（a.u.）の比較図である。リカバリー特性の傾き角度θ（a.u.）は、θ_Ａ＞θ_Ｂ＞θｃ＞θ_Ｄ＞θ_Ｅの傾向が得られている。これに対して、Ｒon比率（a.u.）は、傾き角度θ（a.u.）とは逆の傾向が得られている。Ｘ２／Ｘ１の値が1／２を超えると、リカバリー波形の傾きの角度θの値があまり変化しない。このため、Ｘ２／Ｘ１の上限値は1／２に設定することが望ましい。一方、Ｘ２／Ｘ１の値が1／５より小さくなると、ドレイン・ソース間のオン抵抗Ｒon比率が急峻に増大する。このため、Ｘ２／Ｘ１の下限値は1／５に設定することが望ましい。

【0053】

（モータ駆動装置）
図１５は、実施形態に係る半導体装置を適用した三相交流インバータ６００の回路図である。実施形態に係る半導体装置は、ソフトリカバリー性能のＳＪ－ＭＯＳＦＥＴ１８０として表されている。図１５に示すように、三相交流インバータ６００において、絶縁ゲート端子（「ゲート」と略す）１７１を有するＳＪ－ＭＯＳＦＥＴ１８０には、ＳＪ－ＭＯＳＦＥＴ１８０と逆並列にダイオード１７２が接続されている。三相交流インバータ６００を構成する各アームのＳＪ－ＭＯＳＦＥＴ１８０のゲート１７１には、ＳＪ－ＭＯＳＦＥＴを制御する制御回路１６７が接続されている。また、制御回路１６７には、三相交流インバータ６００用の制御回路１６４が接続されている。

【0054】

三相交流インバータ６００は、電圧源１６９から電力が供給され、ゲート１７１に電圧が印加され高速にターンオン、ターンオフを繰り返すことで誘導性負荷１６８に供給する電力を制御する。なお、誘導性負荷１６８は、例えばモータ(電動機)である。

【0055】

三相交流インバータ６００を小型化、高効率化するには、熱抵抗の低減と共に、ＳＪ－ＭＯＳＦＥＴ１８０とダイオード１７２の損失低減が有効である。損失には、ＳＪ－ＭＯＳＦＥＴ１８０とダイオード１７２がそれぞれ導通する際に生じる導通損失と、ＳＪ－ＭＯＳＦＥＴ１８０がスイッチングする際にＳＪ－ＭＯＳＦＥＴ１８０とダイオード１７２で生ずるスイッチング損失がある。

【0056】

更にスイッチング損失は、ＳＪ－ＭＯＳＦＥＴ１８０がターンオンする際に発生するターンオン損失、対アームのダイオードにおける逆回復損失、更にＳＪ－ＭＯＳＦＥＴ１８０がターンオフする際に発生するターンオフ損失、対アームのダイオードにおける順回復損失の４つに分けられる。

【0057】

モータ駆動装置などのインテリジェントパワーモジュール（ＩＰＭ)用のスイッチング素子として、実施形態に係る半導体装置（ソフトリカバリー性能のＳＪ－ＭＯＳＦＥＴ）を用いることで、ノイズに起因したＥＭＣ対策を実現可能である。

【0058】

（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0059】

１、１Ａ…半導体装置
１０、１０Ａ…半導体領域（第１半導体領域）
２０、２０Ａ…コラム領域
１１０、１１０Ａ…基板（ドレイン領域）
１１０Ｂ…Ｎ^-層（第４半導体領域）
１２０、１２０Ａ…ベース領域（第２半導体領域）
１３０、１３０Ａ…ソース領域（第３半導体領域）
１４０、１４０Ａ…ゲート電極（制御電極）
１５０、１５０Ａ…ゲート絶縁膜
１６０、１６０Ａ…ソース電極（第２主電極）
１６４…制御回路
１６７…ＳＪ－ＭＯＳＦＥＴのゲートを制御する制御回路
１６８…誘導性負荷
１６９…直流電圧源
１７０、１７０Ａ…ドレイン電極（第１主電極）
１７１…ＳＪ－ＭＯＳＦＥＴの絶縁ゲート（端子）
１７２…ダイオード
１８０…ＳＪ－ＭＯＳＦＥＴ
６００…三相交流インバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】