特開 2024-108575 出力ドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108575

(43)【公開日】2024-08-13

(54)【発明の名称】出力ドライバ及び表示装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240805BHJP

   G09G 3/20 20060101ALI20240805BHJP

   G09G 3/36 20060101ALI20240805BHJP

【ＦＩ】

H03K19/0175 220

G09G3/20 633H

G09G3/20 612K

G09G3/20 623B

G09G3/20 623R

G09G3/20 633P

G09G3/20 633B

G09G3/20 611J

G09G3/20 621F

G09G3/20 633U

G09G3/36

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023013007

(22)【出願日】2023-01-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】新井 満

【テーマコード（参考）】

5C006

5C080

5J056

【Ｆターム（参考）】

5C006AF50

5C006AF52

5C006AF54

5C006AF68

5C006AF72

5C006AF75

5C006BB11

5C006BC12

5C006BC16

5C006BC23

5C006BF24

5C006BF25

5C006BF26

5C006BF27

5C006BF28

5C006BF33

5C006BF34

5C006BF42

5C006BF44

5C006EB05

5C006FA13

5C006FA31

5C080AA10

5C080BB05

5C080DD08

5C080DD12

5C080DD25

5C080FF03

5C080JJ02

5C080JJ03

5C080JJ04

5J056AA05

5J056BB02

5J056DD13

5J056DD28

5J056FF08

5J056GG06

5J056KK01

(57)【要約】      （修正有）

【課題】高スルーレートで差動信号を出力する出力ドライバ及び該ドライバを含む表示装置を提供する。
【解決手段】表示装置において、出力ドライバ２００＿１は、バイアス電流を生成する第１のトランジスタＭＰ１と、第１のノードｎ１及び第２のノードｎ２と、２つのノード間に接続されている抵抗回路ｒ１、ｒ２と、を有し、入力信号ＣＬＫのレベルに基づきバイアス電流を２つのノードのうちの一方に供給することで２つのノードに夫々生じた電圧を一対の差動信号として出力する差動信号化回路３３と、２つのノード間の電圧の中心電圧ｖｉ＿ｃｋと所定の基準電圧Ｖｒｅｆ１との差分を表す差分電圧ｅｍ＿ｃｋを第１のトランジスタのゲートに供給する差分電圧回路３１と、入力信号のレベルの変化に応じて、差分電圧に基づく電流を生成しこれをバイアス電流に加えるプリエンファシス処理を行うプリエンファシス回路３４と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

２値の入力信号を差動信号化して出力する出力ドライバであって、
バイアス電流を生成する第１のトランジスタと、第１及び第２のノードと、前記第１のノード及び前記第２のノード間に接続されている抵抗回路と、を含み、前記入力信号のレベルに基づき前記バイアス電流を前記第１及び第２のノードのうちの一方に供給することで前記第１及び前記第２のノードに夫々生じた電圧を一対の差動信号として出力する差動信号化回路と、
前記第１のノード及び前記第２のノード間の電圧の中心電圧と所定の基準電圧との差分を表す差分電圧を前記第１のトランジスタのゲートに供給する差分電圧回路と、
前記差分電圧に基づく電流を生成しこれを前記バイアス電流に加えるプリエンファシス処理を前記入力信号のレベルの変化に応じて行うプリエンファシス回路と、を有することを特徴とする出力ドライバ。

【請求項2】

前記プリエンファシス回路は、前記入力信号のレベルが所定周期内で変化している間は前記プリエンファシス処理を実行し、前記所定周期を超えて前記入力信号のレベルが一定となる場合には、前記プリエンファシス処理を停止することを特徴とする請求項１に記載の出力ドライバ。

【請求項3】

前記抵抗回路は、
前記第１のノードに一端が接続されている第１の抵抗と、
前記第２のノードに一端が接続されており他端が前記第１の抵抗の他端と接続されている第２の抵抗と、を含み、
前記差動信号化回路は、
前記入力信号を受け、前記入力信号に応じてオン又はオフ状態となり、オン状態となっている場合に前記バイアス電流を前記第１のノードに供給する第１のスイッチ素子と、
前記入力信号のレベルを反転させた反転入力信号を受け、前記反転入力信号に応じてオン又はオフ状態となり、オン状態となっている場合に前記バイアス電流を前記第２のノードに供給する第２のスイッチ素子と、を含み、
前記差分電圧回路は、
前記基準電圧を受けると共に前記第１の抵抗の他端に生じた電圧を前記中心電圧として受け、前記基準電圧と前記中心電圧との差分を前記差分電圧として生成するオペアンプを含み、
前記プリエンファシス回路は、
前記差分電圧を自身のゲートで受ける第２のトランジスタと、
オン状態時に前記第２のトランジスタのドレインを前記第１のトランジスタのドレインに接続することで前記プリエンファシス処理を実行する一方、オフ状態時には前記第２のトランジスタのドレインと前記第１のトランジスタのドレインとの接続を遮断することで前記プリエンファシス処理を停止するスイッチ素子と、を含むことを特徴とする請求項１又は２に記載の出力ドライバ。

【請求項4】

クロック信号を差動信号化して出力するクロックドライバ部と、データ信号を差動信号化して出力するデータドライバ部と、を有する出力ドライバであって、
前記クロックドライバ部は、
第１のバイアス電流を生成する第１のトランジスタと、第１及び第２のノードと、前記第１のノードに一端が接続されている第１の抵抗と、前記第２のノードに一端が接続されており他端が前記第１の抵抗の他端と接続されている第２の抵抗と、を含み、前記クロック信号のレベルに基づき前記第１のバイアス電流を前記第１及び第２のノードのうちの一方に供給することで前記第１及び前記第２のノードに夫々生じた電圧を一対の差動クロック信号として出力する第１の差動信号化回路と、
前記第１の抵抗の他端に生じた電圧を前記一対の差動クロック信号同士の中心電圧を示す第１の中心電圧とし、前記第１の中心電圧と所定の基準電圧との差分を表す差分電圧を前記第１のトランジスタのゲートに供給する第１のオペアンプと、
前記第１の中心電圧と前記基準電圧との差分を表す第１の差分電圧を生成する第２のオペアンプと、
前記クロック信号のレベルの変化に応じて、前記第１の差分電圧に基づく電流を生成しこれを前記第１のバイアス電流に加えるプリエンファシス処理を行う第１のプリエンファシス回路と、を含み、
前記データドライバ部は、
第２のバイアス電流を生成する第２のトランジスタと、第３及び第４のノードと、前記第３のノードに一端が接続されている第３の抵抗と、前記第４のノードに一端が接続されており他端が前記第３の抵抗の他端と接続されている第４の抵抗と、を含み、前記データ信号のレベルに基づき前記第２のバイアス電流を前記第３及び第４のノードのうちの一方に供給することで前記第３及び第４のノードに夫々生じた電圧を一対の差動データ信号として出力する第２の差動信号化回路と、
前記第３の抵抗の他端に生じた電圧を前記一対の差動データ信号同士の中心電圧を示す第２の中心電圧とし、前記第２の中心電圧と前記基準電圧との差分を表す差分電圧を前記第２のトランジスタのゲートに供給する第３のオペアンプと、
前記データ信号のレベルの変化に応じて、前記第１の差分電圧に基づく電流を生成しこれを前記第２のバイアス電流に加えるプリエンファシス処理を行う第２のプリエンファシス回路と、を含むことを特徴とする出力ドライバ。

【請求項5】

前記第１のプリエンファシス回路は、前記クロック信号のレベルが所定周期毎に変化している間に亘り前記プリエンファシス処理を実行し、
前記第２のプリエンファシス回路は、前記データ信号のレベルが前記所定周期内で変化している間は前記プリエンファシス処理を実行する一方、前記データ信号のレベルが前記所定周期を超えて一定となる場合には、前記プリエンファシス処理を停止することを特徴とする請求項４に記載の出力ドライバ。

【請求項6】

画像表示を担う複数のデータ線を有する表示パネルと、
映像信号を受け、前記映像信号に基づく各画素の輝度レベルを表す画素データ片の系列を差動信号化した夫々が一対の差動信号からなる一対の差動データ信号、及びクロック信号を差動信号化した一対の差動クロック信号を生成して夫々を出力する表示制御部と、
前記一対の差動データ信号及び前記一対の差動クロック信号を受け、前記一対の差動データ信号及び前記一対の差動クロック信号に基づき、複数の駆動信号を生成して前記表示パネルの前記複数のデータ線に供給するデータドライバと、を含み、
前記表示制御部は、
前記一対の差動クロック信号を前記請求項４に記載の前記クロックドライバ部で生成し、前記一対の差動データ信号を前記請求項４に記載の前記データドライバ部で生成することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動信号を出力する出力ドライバ、及び当該出力ドライバを含む表示装置に関する。

【背景技術】

【0002】

近年、液晶表示パネル及び表示コントローラ間のデータ通信に、小振幅のシリアル形態の差動信号の形態でデータ信号の伝送を行うＬＶＤＳ（Low Voltage Differential Signaling）方式を採用した液晶表示装置が製品化されている。

【0003】

ＬＶＤＳ方式を採用した出力ドライバは、所定のコモンモード電圧を規定し、当該コモンモード電圧を中心電圧として正側及び負側に夫々振れる２系統の信号を差動信号として生成して出力する。尚、コモンモード電圧は、ＬＶＤＳドライバの終端抵抗のレプリカとして設けた抵抗に生じた電圧に基づき生成しているので、当該抵抗の製造ばらつきに伴い、出力する差動信号の振幅に変動が生じる。

【0004】

そこで、所望とするコモンモード電圧の電圧値を有する基準電圧と、実際に上記した抵抗に生じた電圧との差分でＬＶＤＳドライバに流すバイアス電流を制御することで、コモンモード電圧を所望の電圧値に維持させるようにしたＬＶＤＳドライバが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１８－８５７１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、近年、液晶表示装置の高精細画像化に伴い、液晶表示パネル及び表示コントローラ間のデータ通信の高速化が要求されている。

【0007】

そこで、本願発明は、高スルーレートで差動信号を出力することが可能な出力ドライバ、及び当該出力ドライバを含む表示装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明による出力ドライバは、２値の入力信号を差動信号化して出力する出力ドライバであって、バイアス電流を生成する第１のトランジスタと、第１及び第２のノードと、前記第１のノード及び前記第２のノード間に接続されている抵抗回路と、を含み、前記入力信号のレベルに基づき前記バイアス電流を前記第１及び第２のノードのうちの一方に供給することで前記第１及び前記第２のノードに夫々生じた電圧を一対の差動信号として出力する差動信号化回路と、前記第１のノード及び前記第２のノード間の電圧の中心電圧と所定の基準電圧との差分を表す差分電圧を前記第１のトランジスタのゲートに供給する差分電圧回路と、前記差分電圧に基づく電流を生成しこれを前記バイアス電流に加えるプリエンファシス処理を前記入力信号のレベルの変化に応じて行うプリエンファシス回路と、を有する。

【0009】

また、本発明による出力ドライバは、クロック信号を差動信号化して出力するクロックドライバ部と、データ信号を差動信号化して出力するデータドライバ部と、を有する出力ドライバであって、前記クロックドライバ部は、第１のバイアス電流を生成する第１のトランジスタと、第１及び第２のノードと、前記第１のノードに一端が接続されている第１の抵抗と、前記第２のノードに一端が接続されており他端が前記第１の抵抗の他端と接続されている第２の抵抗と、を含み、前記クロック信号のレベルに基づき前記第１のバイアス電流を前記第１及び第２のノードのうちの一方に供給することで前記第１及び前記第２のノードに夫々生じた電圧を一対の差動クロック信号として出力する第１の差動信号化回路と、前記第１の抵抗の他端に生じた電圧を前記一対の差動クロック信号同士の中心電圧を示す第１の中心電圧とし、前記第１の中心電圧と所定の基準電圧との差分を表す差分電圧を前記第１のトランジスタのゲートに供給する第１のオペアンプと、前記第１の中心電圧と前記基準電圧との差分を表す第１の差分電圧を生成する第２のオペアンプと、前記クロック信号のレベルの変化に応じて、前記第１の差分電圧に基づく電流を生成しこれを前記第１のバイアス電流に加えるプリエンファシス処理を行う第１のプリエンファシス回路と、を含み、前記データドライバ部は、第２のバイアス電流を生成する第２のトランジスタと、第３及び第４のノードと、前記第３のノードに一端が接続されている第３の抵抗と、前記第４のノードに一端が接続されており他端が前記第３の抵抗の他端と接続されている第４の抵抗と、を含み、前記データ信号のレベルに基づき前記第２のバイアス電流を前記第３及び第４のノードのうちの一方に供給することで前記第３及び第４のノードに夫々生じた電圧を一対の差動データ信号として出力する第２の差動信号化回路と、前記第３の抵抗の他端に生じた電圧を前記一対の差動データ信号同士の中心電圧を示す第２の中心電圧とし、前記第２の中心電圧と前記基準電圧との差分を表す差分電圧を前記第２のトランジスタのゲートに供給する第３のオペアンプと、前記データ信号のレベルの変化に応じて、前記第１の差分電圧に基づく電流を生成しこれを前記第２のバイアス電流に加えるプリエンファシス処理を行う第２のプリエンファシス回路と、を含む。

【0010】

本発明による表示装置は、画像表示を担う複数のデータ線を有する表示パネルと、映像信号を受け、前記映像信号に基づく各画素の輝度レベルを表す画素データ片の系列を差動信号化した夫々が一対の差動信号からなる一対の差動データ信号、及びクロック信号を差動信号化した一対の差動クロック信号を生成して夫々を出力する表示制御部と、前記一対の差動データ信号及び前記一対の差動クロック信号を受け、前記一対の差動データ信号及び前記一対の差動クロック信号に基づき、複数の駆動信号を生成して前記表示パネルの前記複数のデータ線に供給するデータドライバ部と、を含み、前記表示制御部は、前記一対の差動クロック信号を上記したクロックドライバ部で生成し、前記一対の差動データ信号を上記したデータドライバ部で生成する。

【発明の効果】

【0011】

本発明に係る出力ドライバでは、２値の入力信号を差動信号化した一対の差動信号を生成する差動信号化回路に流すバイアス電流を、当該一対の差動信号間の電圧の中心電圧と基準電圧との差分を示す差分電圧に基づき制御する。更に、入力信号のレベルの変化に応じて当該差分電圧に基づく電流をプリエンファシス電流として生成し、これを上記バイアス電流に加えるプリエンファシス処理を行う。

【0012】

よって、本発明によれば、当該プリエンファシス処理によって差動信号化回路に流れるバイアス電流の電流値が増加するので、出力ドライバの高スルーレート化が図られる。

【図面の簡単な説明】

【0013】

【図1】本発明に係る出力ドライバを含む表示装置１００の概略構成を示すブロック図である。

【図2】本発明の第１の実施例としての出力ドライバ２００＿１の構成を示す回路図である。

【図3】出力ドライバ２００＿１の内部動作波形を示すタイムチャートである。

【図4】本発明の第２の実施例としての出力ドライバ２００＿２の構成を示す回路図である。

【図5】本発明の第３の実施例としての出力ドライバ２００＿３の構成を示すブロック図である。

【発明を実施するための形態】

【実施例0014】

図１は、本発明に係る出力ドライバを含む表示装置１００の概略構成を示すブロック図である。

【0015】

図１に示すように、表示装置１００は、表示制御部１１、走査ドライバ１２、データドライバ１３、及び液晶パネル等からなる表示パネル２０から構成される。

【0016】

表示パネル２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の走査線ＧＬ１～ＧＬｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線ＤＬ１～ＤＬｎとが形成されている。更に、走査線及びデータ線の各交叉部の領域には、画素を担う表示セルが形成されている。

【0017】

表示制御部１１は、映像信号ＶＳを受け、映像信号ＶＳに含まれる水平同期信号毎に、水平走査タイミングを示す水平走査信号ＨＳを生成しこれを走査ドライバ１２に供給する。

【0018】

更に、表示制御部１１は、映像信号ＶＳに基づき各画素毎にその画素の輝度レベルを表す画素データＰＤの系列を生成する。そして、表示制御部１１は、当該画素データＰＤの系列、１画素データＰＤ分のシリアル信号の単位周期１ＵＩを有するクロック信号ＣＬＫ、及び同期信号等を含む映像デジタルデータ信号を、例えばＬＶＤＳ（Low Voltage Differential Signaling）規格に準拠した信号群に変換する。

【0019】

すなわち、表示制御部１１は、上記した画素データＰＤの系列及び同期信号をシリアルの差動信号の形態に変換したものを差動データ信号ＤＦＤとして生成する。また、表示制御部１１は、クロック信号ＣＬＫを差動信号化した差動クロック信号ＤＦＣを生成する。そして、表示制御部１１は、これら差動クロック信号ＤＦＣ及び差動データ信号ＤＦＤをデータドライバ１３に送信する。

【0020】

走査ドライバ１２は、水平走査信号ＨＳに同期させて、所定のピーク電圧を有する水平走査パルスを生成し、これを表示パネル２０の走査線ＧＬ１～ＧＬｍ各々に順次、択一的に印加する。

【0021】

データドライバ１３は、差動データ信号ＤＦＤ及び差動クロック信号ＤＦＣを受ける。データドライバ１３は、差動データ信号ＤＦＤ及び差動クロック信号ＤＦＣに基づき、表示パネル２０のデータ線ＤＬ１～ＤＬｎに夫々対応したアナログの駆動信号Ｇ１～Ｇｎを生成して、表示パネル２０のデータ線ＤＬ１～ＤＬｎに供給する。

【0022】

図２は、表示制御部１１に含まれており、差動データ信号ＤＦＤ及び差動クロック信号ＤＦＣを生成して夫々をデータドライバ１３に供給する出力ドライバ２００＿１の構成を示す回路図である。

【0023】

出力ドライバ２００＿１は、クロックドライバ部２００ａ、データドライバ部２００ｂ、プリエンファシス制御部３０を含む。

【0024】

尚、クロックドライバ部２００ａは、上記したクロック信号ＣＬＫ、及び当該クロック信号ＣＬＫを論理反転させた反転クロック信号ＣＬＫｂを受ける。これにより、クロックドライバ部２００ａは、クロック信号ＣＬＫを差動信号化した正側差動クロック信号ｖｐ＿ｃｋ及び負側差動クロック信号ｖｎ＿ｃｋからなる差動クロック信号ＤＦＣを生成する。データドライバ部２００ｂは、上記した画素データＰＤの系列及び同期信号を表すデジタルデータ信号ＤＡＴ及びデジタルデータ信号ＤＡＴを論理反転させた反転デジタルデータ信号ＤＡＴｂを受ける。これにより、データドライバ部２００ｂは、これらデジタルデータ信号ＤＡＴ及び反転デジタルデータ信号ＤＡＴｂを差動信号化した正側差動データ信号ｖｐ＿ｄａ及び負側差動データ信号ｖｎ＿ｄａからなる差動データ信号ＤＦＤを生成する。

【0025】

図２に示すように、クロックドライバ部２００ａは、オペアンプ３１、差動信号化回路３３、プリエンファシス回路３４及び３５、終端抵抗Ｒ１及びＲ２を含む。

【0026】

オペアンプ３１は、差動信号化回路３３で検知したコモンモード電圧ｖｉ＿ｃｋを非反転入力端子で受けると共に、所定の基準電圧Ｖｒｅｆ１を反転入力端子で受ける。オペアンプ３１は、基準電圧Ｖｒｅｆ１に対するコモンモード電圧ｖｉ＿ｃｋの差分を表す差分電圧ｅｍ＿ｃｋを生成し、これを差動信号化回路３３及びプリエンファシス回路３４に出力する。

【0027】

差動信号化回路３３は、ＰチャネルＭＯＳ型のトランジスタＭＰ１、ＮチャネルＭＯＳ型のトランジスタＭＮ１、スイッチ素子Ｓ２～Ｓ５、抵抗ｒ１及びｒ２を含む。

【0028】

トランジスタＭＰ１は、電源電圧ＶＤＤを自身のソースで受けると共に、上記した差分電圧ｅｍ＿ｃｋを自身のゲートで受ける。トランジスタＭＰ１のドレインはスイッチ素子Ｓ２及びＳ３各々の一端に接続されている。これにより、トランジスタＭＰ１は、差分電圧ｅｍ＿ｃｋに基づく電流値を有する電流をバイアス電流として生成し、これをスイッチ素子Ｓ２及びＳ３各々の一端に送出する。

【0029】

スイッチ素子Ｓ２の他端はノードｎ１を介して抵抗ｒ１の一端及びスイッチ素子Ｓ４の一端に接続されている。抵抗ｒ１の他端は、抵抗ｒ２の一端、及びオペアンプ３１の非反転入力端子に接続されている。

【0030】

スイッチ素子Ｓ２は、クロック信号ＣＬＫを受け、当該クロック信号ＣＬＫが例えば論理レベル０の状態にある間はオフ状態となる。一方、クロック信号ＣＬＫが論理レベル１の状態にある間は、スイッチ素子Ｓ２はオン状態となり、トランジスタＭＰ１のドレインとノードｎ１とを電気的に接続する。

【0031】

スイッチ素子Ｓ３の他端はノードｎ２を介して抵抗ｒ２の他端、及びスイッチ素子Ｓ５の一端に接続されている。スイッチ素子Ｓ３は、反転クロック信号ＣＬＫｂを受け、当該反転クロック信号ＣＬＫｂが例えば論理レベル０の状態にある間はオフ状態となる。一方、反転クロック信号ＣＬＫｂが論理レベル１の状態にある間は、スイッチ素子Ｓ３はオン状態となり、トランジスタＭＰ１のドレインとノードｎ２とを電気的に接続する。

【0032】

スイッチ素子Ｓ４の他端はトランジスタＭＮ１のドレインに接続されている。スイッチ素子Ｓ４は、反転クロック信号ＣＬＫｂを受け、当該反転クロック信号ＣＬＫｂが例えば論理レベル０の状態にある間はオフ状態となる。一方、反転クロック信号ＣＬＫｂが論理レベル１の状態にある間は、スイッチ素子Ｓ４はオン状態となり、ノードｎ１とトランジスタＭＮ１のドレインとを電気的に接続する。

【0033】

スイッチ素子Ｓ５の他端はトランジスタＭＮ１のドレインに接続されている。スイッチ素子Ｓ５は、クロック信号ＣＬＫを受け、当該クロック信号ＣＬＫが例えば論理レベル０の状態にある間はオフ状態となる。一方、クロック信号ＣＬＫが論理レベル１の状態にある間は、スイッチ素子Ｓ５はオン状態となり、ノードｎ２とトランジスタＭＮ１のドレインとを電気的に接続する。

【0034】

ここで、抵抗ｒ１及びｒ２同士の接続点に生じた電圧がコモンモード電圧ｖｉ＿ｃｋとして、オペアンプ３１の非反転入力端子に供給される。

【0035】

ノードｎ１とノードｎ２との間には、直列接続された終端抵抗Ｒ１及びＲ２が接続されている。つまり、終端抵抗Ｒ１の一端がノードｎ１に接続されており、終端抵抗Ｒ２の一端がノードｎ２に接続されている。更に、終端抵抗Ｒ１及びＲ２の他端同士が接続されている。

【0036】

この際、ノードｎ１に生じた電圧が正側差動クロック信号ｖｐ＿ｃｋとして出力されると共に、ノードｎ２に生じた電圧が負側差動クロック信号ｖｎ＿ｃｋとして出力される。

【0037】

トランジスタＭＮ１は、接地電圧ＶＳＳを自身のソースで受けると共に、所定の固定電圧値を有するバイアス電圧Ｖｂｓを自身のゲートで受ける。これにより、トランジスタＭＮ１は、バイアス電圧Ｖｂｓに基づく電流を流す。

【0038】

プリエンファシス回路３４は、ＰチャネルＭＯＳ型のトランジスタＭＰ２、及びスイッチ素子Ｓ１を含む。トランジスタＭＰ２は、電源電圧ＶＤＤを自身のソースで受けると共に、上記した差分電圧ｅｍ＿ｃｋを自身のゲートで受ける。トランジスタＭＰ２のドレインはスイッチ素子Ｓ１の一端に接続されている。スイッチ素子Ｓ１の他端はトランジスタＭＰ１のドレインに接続されている。スイッチ素子Ｓ１は、プリエンファシス制御部３０からプリエンファシス信号ＳＷ１を受け、このプリエンファシス信号ＳＷ１が例えば論理レベル０の状態にある間はオフ状態となる。一方、プリエンファシス信号ＳＷ１がプリエンファシスの実行を指示する論理レベル１の状態にある間は、スイッチ素子Ｓ１はオン状態となり、トランジスタＭＰ２のドレインとトランジスタＭＰ１のドレインとを接続する。

【0039】

かかる構成により、プリエンファシス回路３４は、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ１に応じて、差分電圧ｅｍ＿ｃｋに基づく電流値を有する電流をプリエンファシス電流として生成する。そして、プリエンファシス回路３４は、かかるプリエンファシス電流を、差動信号化回路３３のトランジスタＭＰ１が送出したバイアス電流に加える。

【0040】

プリエンファシス回路３５は、ＮチャネルＭＯＳ型のトランジスタＭＮ２、及びスイッチ素子Ｓ６を含む。トランジスタＭＮ２は、接地電圧ＶＳＳを自身のソースで受けると共に、上記したバイアス電圧Ｖｂｓを自身のゲートで受ける。トランジスタＭＮ２のドレインはスイッチ素子Ｓ６の一端に接続されている。スイッチ素子Ｓ６の他端はトランジスタＭＮ１のドレインに接続されている。スイッチ素子Ｓ６は、プリエンファシス制御部３０からプリエンファシス信号ＳＷ４を受け、このプリエンファシス信号ＳＷ４が例えば論理レベル０の状態にある間はオフ状態となる。一方、プリエンファシス信号ＳＷ４が論理レベル１の状態にある間は、スイッチ素子Ｓ６はオン状態となり、トランジスタＭＮ２のドレインとトランジスタＭＮ１のドレインとを接続する。

【0041】

かかる構成により、プリエンファシス回路３５は、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ１に応じて、バイアス電圧Ｖｂｓに基づく固定のプリエンファシス電流を差動信号化回路３３のトランジスタＭＮ１のドレインから引き抜く。

【0042】

図２に示すように、データドライバ部２００ｂは、オペアンプ４１、差動信号化回路４３、プリエンファシス回路４４及び４５、終端抵抗Ｒ１１及びＲ１２を含む。

【0043】

オペアンプ４１は、差動信号化回路４３で検知したコモンモード電圧ｖｉ＿ｄａを非反転入力端子で受けると共に、上記した基準電圧Ｖｒｅｆ１を反転入力端子で受ける。オペアンプ４１は、基準電圧Ｖｒｅｆ１に対するコモンモード電圧ｖｉ＿ｄａの差分を表す差分電圧ｅｍ＿ｄａを生成し、これを差動信号化回路４３及びプリエンファシス回路４４に出力する。

【0044】

差動信号化回路４３は、ＰチャネルＭＯＳ型のトランジスタＭＰ３、ＮチャネルＭＯＳ型のトランジスタＭＮ３、スイッチ素子Ｓ１２～Ｓ１５、抵抗ｒ１１及びｒ１２を含む。

【0045】

トランジスタＭＰ３は、電源電圧ＶＤＤを自身のソースで受けると共に、上記した差分電圧ｅｍ＿ｄａを自身のゲートで受ける。トランジスタＭＰ３のドレインはスイッチ素子Ｓ１２及びＳ１３各々の一端に接続されている。これにより、トランジスタＭＰ３は、差分電圧ｅｍ＿ｄａに基づく電流値を有する電流をバイアス電流として生成し、これをスイッチ素子Ｓ１２及びＳ１３各々の一端に送出する。

【0046】

スイッチ素子Ｓ１２の他端はノードｎ１１を介して抵抗ｒ１１の一端及びスイッチ素子Ｓ１４の一端に接続されている。抵抗ｒ１１の他端は、抵抗ｒ１２の一端、及びオペアンプ４１の非反転入力端子に接続されている。

【0047】

スイッチ素子Ｓ１２は、デジタルデータ信号ＤＡＴを受け、当該デジタルデータ信号ＤＡＴが例えば論理レベル０の状態にある間はオフ状態となる。一方、デジタルデータ信号ＤＡＴが論理レベル１の状態にある間は、スイッチ素子Ｓ１２はオン状態となり、トランジスタＭＰ３のドレインとノードｎ１１とを電気的に接続する。

【0048】

スイッチ素子Ｓ１３の他端はノードｎ１２を介して抵抗ｒ１２の他端、及びスイッチ素子Ｓ１５の一端に接続されている。スイッチ素子Ｓ１３は、反転デジタルデータ信号ＤＡＴｂを受け、当該反転デジタルデータ信号ＤＡＴｂが例えば論理レベル０の状態にある間はオフ状態となる。一方、反転デジタルデータ信号ＤＡＴｂが論理レベル１の状態にある間は、スイッチ素子Ｓ１３はオン状態となり、トランジスタＭＰ３のドレインとノードｎ１２とを電気的に接続する。

【0049】

スイッチ素子Ｓ１４の他端はトランジスタＭＮ３のドレインに接続されている。スイッチ素子Ｓ１４は、反転デジタルデータ信号ＤＡＴｂを受け、当該反転デジタルデータ信号ＤＡＴｂが例えば論理レベル０の状態にある間はオフ状態となる。一方、反転デジタルデータ信号ＤＡＴｂが論理レベル１の状態にある間は、スイッチ素子Ｓ１４はオン状態となり、ノードｎ１１とトランジスタＭＮ３のドレインとを電気的に接続する。

【0050】

スイッチ素子Ｓ１５の他端はトランジスタＭＮ３のドレインに接続されている。スイッチ素子Ｓ１５は、デジタルデータ信号ＤＡＴを受け、当該デジタルデータ信号ＤＡＴが例えば論理レベル０の状態にある間はオフ状態となる。一方、デジタルデータ信号ＤＡＴが論理レベル１の状態にある間は、スイッチ素子Ｓ１５はオン状態となり、ノードｎ１２とトランジスタＭＮ３のドレインとを電気的に接続する。

【0051】

ここで、抵抗ｒ１１及びｒ１２同士の接続点に生じた電圧がコモンモード電圧ｖｉ＿ｄａとして、オペアンプ４１の非反転入力端子に供給される。

【0052】

ノードｎ１１とノードｎ１２との間には、直列接続された終端抵抗Ｒ１１及びＲ１２が接続されている。つまり、終端抵抗Ｒ１１の一端がノードｎ１１に接続されており、終端抵抗Ｒ１２の一端がノードｎ１２に接続されている。更に、終端抵抗Ｒ１１及びＲ１２の他端同士が接続されている。

【0053】

この際、ノードｎ１１に生じた電圧が正側差動データ信号ｖｐ＿ｄａとして出力されると共に、ノードｎ１２に生じた電圧が負側差動データ信号ｖｎ＿ｄａとして出力される。

【0054】

トランジスタＭＮ３は、接地電圧ＶＳＳを自身のソースで受けると共に、上記したバイアス電圧Ｖｂｓを自身のゲートで受ける。これにより、トランジスタＭＮ３は、当該バイアス電圧Ｖｂｓに基づく電流を流す。

【0055】

プリエンファシス回路４４は、ＰチャネルＭＯＳ型のトランジスタＭＰ４、及びスイッチ素子Ｓ１１を含む。トランジスタＭＰ４は、電源電圧ＶＤＤを自身のソースで受けると共に、上記した差分電圧ｅｍ＿ｄａを自身のゲートで受ける。トランジスタＭＰ４のドレインはスイッチ素子Ｓ１１の一端に接続されている。スイッチ素子Ｓ１１の他端はトランジスタＭＰ３のドレインに接続されている。スイッチ素子Ｓ１１は、プリエンファシス制御部３０からプリエンファシス信号ＳＷ４を受け、このプリエンファシス信号ＳＷ４が例えば論理レベル０の状態にある間はオフ状態となる。一方、プリエンファシス信号ＳＷ４が論理レベル１の状態にある間は、スイッチ素子Ｓ１１はオン状態となり、トランジスタＭＰ３のドレインとトランジスタＭＰ４のドレインとを接続する。

【0056】

かかる構成により、プリエンファシス回路４４は、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ４に応じて、差分電圧ｅｍ＿ｄａに基づく電流値を有する電流をプリエンファシス電流として生成する。そして、プリエンファシス回路４４は、かかるプリエンファシス電流を、差動信号化回路４３のトランジスタＭＰ３が送出したバイアス電流に加える。

【0057】

プリエンファシス回路４５は、ＮチャネルＭＯＳ型のトランジスタＭＮ４、及びスイッチ素子Ｓ１６を含む。トランジスタＭＮ４は、接地電圧ＶＳＳを自身のソースで受けると共に、上記したバイアス電圧Ｖｂｓを自身のゲートで受ける。トランジスタＭＮ４のドレインはスイッチ素子Ｓ１６の一端に接続されている。スイッチ素子Ｓ１６の他端はトランジスタＭＮ３のドレインに接続されている。スイッチ素子Ｓ１６は、プリエンファシス制御部３０からプリエンファシス信号ＳＷ４を受け、このプリエンファシス信号ＳＷ４が例えば論理レベル０の状態にある間はオフ状態となる。一方、プリエンファシス信号ＳＷ４が論理レベル１の状態にある間は、スイッチ素子Ｓ１６はオン状態となり、トランジスタＭＮ４のドレインとトランジスタＭＮ３のドレインとを接続する。

【0058】

かかる構成により、プリエンファシス回路４５は、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ４に応じて、バイアス電圧Ｖｂｓに基づく固定のプリエンファシス電流を差動信号化回路４３のトランジスタＭＮ３のドレインから引き抜く。

【0059】

プリエンファシス制御部３０は、１画素データＰＤ分のシリアル信号の単位周期１ＵＩ毎にその単位周期内でクロック信号ＣＬＫが論理レベル１から論理レベル０、又は論理レベル０から論理レベル１に変化している間は、論理レベル１のプリエンファシス信号ＳＷ４を生成する。一方、クロック信号ＣＬＫが上記した単位周期１ＵＩを超えて論理レベル１又は０の状態を維持している場合には、プリエンファシス制御部３０は、プリエンファシスの停止を指示する論理レベル０のプリエンファシス信号ＳＷ１を生成する、
尚、そもそもクロック信号ＣＬＫの周期は単位周期１ＵＩにて固定されているので、プリエンファシス制御部３０は、プリエンファシスの実行を指示する論理レベル１固定のプリエンファシス信号ＳＷ１を、プリエンファシス回路３４のスイッチ素子Ｓ１及びプリエンファシス回路３５のスイッチ素子Ｓ６に供給する。

【0060】

また、プリエンファシス制御部３０は、デジタルデータ信号ＤＡＴに基づき、プリエンファシスの実行を指示する論理レベル１、又はプリエンファシスの停止を指示する論理レベル０のプリエンファシス信号ＳＷ４を生成する。すなわち、プリエンファシス制御部３０は、単位周期１ＵＩ毎にその単位周期内でデジタルデータ信号ＤＡＴの論理レベルが変化している間は、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ４を生成する。一方、デジタルデータ信号ＤＡＴが上記した単位周期１ＵＩを超えて論理レベル１又は０の状態を維持している場合には、プリエンファシス制御部３０は、プリエンファシスの停止を指示する論理レベル０のプリエンファシス信号ＳＷ４を生成する。そして、プリエンファシス制御部３０は、当該プリエンファシス信号ＳＷ４を、データドライバ部２００ｂに含まれるプリエンファシス回路４４のスイッチ素子Ｓ１１及びプリエンファシス回路４５のスイッチ素子Ｓ１６に供給する。

【0061】

以下に、図２に示す出力ドライバ２００＿１に含まれるクロックドライバ部２００ａの動作及びデータドライバ部２００ｂの動作について、図３に示す内部動作波形を参照しつつ説明する。

【0062】

［クロックドライバ部２００ａの動作］
クロックドライバ部２００ａでは、差動信号化回路３３が、図３に示すように単位周期１ＵＩにて論理レベル０及び１の状態を交互に繰り替えるクロック信号ＣＬＫ及び反転クロック信号ＣＬＫｂを受ける。よって、クロック信号ＣＬＫが論理レベル１の状態にある間は、図３に示すような差分電圧ｅｍ＿ｃｋに基づいてトランジスタＭＰ１から送出されたバイアス電流が、スイッチ素子Ｓ２、抵抗ｒ１、ｒ２、スイッチ素子Ｓ５及びトランジスタＭＮ１からなる経路に流れる。一方、クロック信号ＣＬＫが論理レベル０の状態にある間、つまり反転クロック信号ＣＬＫｂが論理レベル１の状態にある間は、上記した差分電圧ｅｍ＿ｃｋに基づくバイアス電流が、スイッチ素子Ｓ３、抵抗ｒ２、ｒ１、スイッチ素子Ｓ４及びトランジスタＭＮ１からなる経路に流れる。

【0063】

これにより、図３に示すように、クロック信号ＣＬＫに対応した正側差動データ信号ｖｐ＿ｄａ、及び反転クロック信号ＣＬＫｂに対応した負側差動データ信号ｖｎ＿ｄａが出力される。尚、正側差動データ信号ｖｐ＿ｄａ及び負側差動データ信号ｖｎ＿ｄａの中心電圧が図３に示すコモンモード電圧ｖｉ＿ｃｋとしてオペアンプ３１に供給される。よって、オペアンプ３１は、当該コモンモード電圧ｖｉ＿ｃｋが基準電圧Ｖｒｅｆ１と等しくなるように、トランジスタＭＰ１が送出するバイアス電流を差分電圧ｅｍ＿ｃｋによって制御する。

【0064】

ここで、クロックドライバ部２００ａでは、図３に示すように、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ１に応じて、プリエンファシス回路３４のスイッチ素子Ｓ１がオン状態になる。これにより、プリエンファシス回路３４のトランジスタＭＰ２が図３に示す差分電圧ｅｍ＿ｃｋに基づくプリエンファシス電流を生成し、これをトランジスタＭＰ１から送出されたバイアス電流に加える（プリエンファシス処理）。

【0065】

よって、プリエンファシス回路３４のプリエンファシス処理により、差動信号化回路３３に流れるバイアス電流が増加するので、クロックドライバ部２００ａのスルーレートが高くなる。更に、当該バイアス電流の増加により、コモンモード電圧ｖｉ＿ｃｋの変動に追従させて、当該コモンモード電圧ｖｉ＿ｃｋの電圧値を迅速に基準電圧Ｖｒｅｆ１の近傍に収束させることが可能となる。

【0066】

［データドライバ部２００ｂの動作］
データドライバ部２００ｂでは、差動信号化回路４３が、例えば図３に示すように、そのデータの内容に対応した論理レベル０又は論理レベル１の状態となるデジタルデータ信号ＤＡＴ及び反転デジタルデータ信号ＤＡＴｂを受ける。よって、デジタルデータ信号ＤＡＴが論理レベル１の状態にある間は、図３に示すような差分電圧ｅｍ＿ｄａに基づいてトランジスタＭＰ３から送出されたバイアス電流が、スイッチ素子Ｓ１２、抵抗ｒ１１、ｒ１２、スイッチ素子Ｓ１５及びトランジスタＭＮ３からなる経路に流れる。一方、デジタルデータ信号ＤＡＴが論理レベル０の状態にある間、つまり反転デジタルデータ信号ＤＡＴｂが論理レベル１の状態にある間は、上記した差分電圧ｅｍ＿ｄａに基づくバイアス電流が、スイッチ素子Ｓ１３、抵抗ｒ１２、ｒ１１、スイッチ素子Ｓ１４及びトランジスタＭＮ３からなる経路に流れる。

【0067】

これにより、図３に示すような、デジタルデータ信号ＤＡＴに対応した正側差動データ信号ｖｐ＿ｄａ、及び反転デジタルデータ信号ＤＡＴｂに対応した負側差動データ信号ｖｎ＿ｄａが出力される。尚、正側差動データ信号ｖｐ＿ｄａ及び負側差動データ信号ｖｎ＿ｄａの中心電圧が図３に示すコモンモード電圧ｖｉ＿ｄａとしてオペアンプ４１に供給される。よって、オペアンプ４１は、当該コモンモード電圧ｖｉ＿ｄａが基準電圧Ｖｒｅｆ１と等しくなるように、トランジスタＭＰ３が送出するバイアス電流を差分電圧ｅｍ＿ｄａによって制御する。

【0068】

ここで、データドライバ部２００ｂでは、図３に示すように、プリエンファシスの実行を指示する論理レベル１のプリエンファシス信号ＳＷ４に応じて、プリエンファシス回路４４のスイッチ素子Ｓ１１がオン状態になる。これにより、プリエンファシス回路４４のトランジスタＭＰ４が差分電圧ｅｍ＿ｄａに基づくプリエンファシス電流を生成し、これをトランジスタＭＰ３から送出されたバイアス電流に加える（プリエンファシス処理）。

【0069】

よって、プリエンファシス回路４４のプリエンファシス処理により、差動信号化回路４３に流れるバイアス電流が増加するので、データドライバ部２００ｂのスルーレートが高くなる。更に、当該バイアス電流の増加により、コモンモード電圧ｖｉ＿ｄａの変動に追従させて、当該コモンモード電圧ｖｉ＿ｄａの電圧値を迅速に基準電圧Ｖｒｅｆ１の近傍に収束させることが可能となる。

【0070】

ところで、上記したデジタルデータ信号ＤＡＴの論理レベルはそのデータの内容によってランダムに切り替わるので、当該論理レベルの変化周期は一定とはならない。

【0071】

これにより、データドライバ部２００ｂでは、デジタルデータ信号ＤＡＴの論理レベルの変化周期が図３に示すように単位周期１ＵＩより長くなる場合に、プリエンファシス処理が停止する。尚、プリエンファシス処理が停止している間は、プリエンファシス回路４４によるバイアス電流の増加処理が為されないので、差分電圧ｅｍ＿ｄａが図３に示すように徐々に低下する。

【0072】

よって、出力ドライバ２００＿１に更なる高速化が要求された場合、図３に示すようなコモンモード電圧ｖｉ＿ｄａの変化にオペアンプ４１及びプリエンファシス回路４４が追従しきれない。よって、正側差動データ信号ｖｐ＿ｄａ及び負側差動データ信号ｖｎ＿ｄａの中心電圧であるコモンモード電圧の変動を抑えられないという問題が生じる。

【実施例0073】

図４は、かかる問題を解決すべく為された、本発明の第２の実施例としての出力ドライバ２００＿２の構成を示す回路図である。

【0074】

尚、図４に示す出力ドライバ２００＿２の構成では、オペアンプ３１に代えてオペアンプ３１ａ及び３１ｂを採用すると共に、オペアンプ４１に代えてオペアンプ４１ａを採用した点を除く他の構成は図１に示すものと同一である。

【0075】

図４において、クロックドライバ部２００ａのオペアンプ３１ａは、差動信号化回路３３で検知したコモンモード電圧ｖｉ＿ｃｋを非反転入力端子で受けると共に、上記した基準電圧Ｖｒｅｆ１を反転入力端子で受ける。オペアンプ３１ａは、基準電圧Ｖｒｅｆ１に対するコモンモード電圧ｖｉ＿ｃｋの差分を表す差分電圧を生成し、これを差動信号化回路３３のトランジスタＭＰ１のゲートに供給する。

【0076】

オペアンプ３１ｂは、上記したコモンモード電圧ｖｉ＿ｃｋを非反転入力端子で受けると共に、上記した基準電圧Ｖｒｅｆ１を反転入力端子で受ける。オペアンプ３１ｂは、基準電圧Ｖｒｅｆ１に対するコモンモード電圧ｖｉ＿ｃｋの差分を表す差分電圧ｅｍ＿ｃｋを生成する。オペアンプ３１ｂは、生成した差分電圧ｅｍ＿ｃｋを、プリエンファシス回路３４のトランジスタＭＰ２のゲート、及びデータドライバ部２００ｂのプリエンファシス回路４４のトランジスタＭＰ４のゲートに供給する。

【0077】

データドライバ部２００ｂのオペアンプ４１ａは、差動信号化回路４３で検知したコモンモード電圧ｖｉ＿ｄａを非反転入力端子で受けると共に、上記した基準電圧Ｖｒｅｆ１を反転入力端子で受ける。オペアンプ４１ａは、基準電圧Ｖｒｅｆ１に対するコモンモード電圧ｖｉ＿ｄａの差分を表す差分電圧ｅｍ＿ｄａを生成し、これを差動信号化回路４３のトランジスタＭＰ３のゲートに供給する。

【0078】

すなわち、出力ドライバ２００＿２では、オペアンプ３１ａ及び３１ｂの各々で基準電圧Ｖｒｅｆ１とコモンモード電圧ｖｉ＿ｃｋとの差分を表す差分電圧を生成する。ここで、オペアンプ３１ａが生成した差分電圧を、差動信号化回路３３のトランジスタＭＰ１及びプリエンファシス回路３４のトランジスタＭＰ２のうちのトランジスタＭＰ１のみに供給する。また、オペアンプ４１ａが生成した基準電圧Ｖｒｅｆ１とデータドライバ部２００ｂ側のコモンモード電圧ｖｉ＿ｄａとの差分を表す差分電圧を、差動信号化回路４３のトランジスタＭＰ３及びプリエンファシス回路４４のトランジスタＭＰ４のうちのトランジスタＭＰ３のみに供給する。そして、オペアンプ３１ｂが生成した差分電圧を、クロックドライバ部２００ａのプリエンファシス回路３４のトランジスタＭＰ２のゲート、及びデータドライバ部２００ｂのプリエンファシス回路４４のトランジスタＭＰ４のゲートに供給する。

【0079】

尚、図４に示す出力ドライバ２００＿２に含まれる差動信号化回路３３、４３、プリエンファシス回路３４、３５、４４及び４５、終端抵抗Ｒ１、Ｒ２、Ｒ１１及びＲ１２各々の構成は図１に示されるものと同一であり、その動作波形も図３に示すものと同様である。

【0080】

ただし、出力ドライバ２００＿２では、クロックドライバ部２００ａ側のコモンモード電圧ｖｉ＿ｃｋに基づき生成された差分電圧ｅｍ＿ｃｋにより、クロックドライバ部２００ａ側のプリエンファシス回路３４と共に、データドライバ部２００ｂ側のプリエンファシス回路４４を駆動している。この際、差分電圧ｅｍ＿ｃｋは、論理レベルの変化周期が単位周期１ＵＩにて固定のクロック信号ＣＬＫに基づいて生成されるので、論理レベルの変化周期が不定なデジタルデータ信号ＤＡＴに基づき生成される差分電圧ｅｍ＿ｄａに比べて変動量が小さい。

【0081】

よって、プリエンファシス回路４４がプリエンファシス処理時にトランジスタＭＰ４が送出する、バイアス電流増加用のプリエンファシス電流を一定にすることができる。これにより、正側差動データ信号ｖｐ＿ｄａ及び負側差動データ信号ｖｎ＿ｄａの中心電圧、つまりコモンモード電圧を一定にすることが可能となる。