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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024108577
(43)【公開日】2024-08-13
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20240805BHJP
H10B 43/50 20230101ALI20240805BHJP
H01L 21/336 20060101ALI20240805BHJP
【ＦＩ】
H10B43/27
H10B43/50
H01L29/78 371
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023013009
(22)【出願日】2023-01-31
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】前嶋 洋
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA37
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】メモリデバイスの製造コストを抑制すること。
【解決手段】実施形態のメモリデバイスは、基板と、メモリセルアレイと、ロウデコーダと、センスアンプとを含む。ロウデコーダモジュールは、第１方向と交差する第２方向に２分割された第１転送領域ＸＲ１及び第２転送領域ＸＲ２に割り当てられ、第１転送領域ＸＲ１及び第２転送領域ＸＲ２は、第１方向にずれて配置される。センスアンプモジュールは、第１方向に２分割された第１センスアンプ領域ＳＲ１及び第２センスアンプ領域ＳＲ２に割り当てられる。第１センスアンプ領域ＳＲ１及び第２センスアンプ領域ＳＲ２は、第２方向にずれて配置される。第１センスアンプ領域ＳＲ１は、第１領域ＭＲ１と重なり且つ第１転送領域ＸＲ１と第１方向に隣り合うように配置される。第２センスアンプ領域ＳＲ２は、第２領域ＭＲ２と重なり且つ第２転送領域ＸＲ２と第１方向に隣り合うように配置される。
【選択図】図７
【解決手段】実施形態のメモリデバイスは、基板と、メモリセルアレイと、ロウデコーダと、センスアンプとを含む。ロウデコーダモジュールは、第１方向と交差する第２方向に２分割された第１転送領域ＸＲ１及び第２転送領域ＸＲ２に割り当てられ、第１転送領域ＸＲ１及び第２転送領域ＸＲ２は、第１方向にずれて配置される。センスアンプモジュールは、第１方向に２分割された第１センスアンプ領域ＳＲ１及び第２センスアンプ領域ＳＲ２に割り当てられる。第１センスアンプ領域ＳＲ１及び第２センスアンプ領域ＳＲ２は、第２方向にずれて配置される。第１センスアンプ領域ＳＲ１は、第１領域ＭＲ１と重なり且つ第１転送領域ＸＲ１と第１方向に隣り合うように配置される。第２センスアンプ領域ＳＲ２は、第２領域ＭＲ２と重なり且つ第２転送領域ＸＲ２と第１方向に隣り合うように配置される。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と
前記基板の上方に設けられ、第１方向に並んだ第１領域及び第２領域のそれぞれにおいて前記基板の鉛直方向に並んだ複数のメモリセルの組を含むメモリセルアレイと、
前記基板上に設けられ、前記第１領域と前記第２領域との間の第３領域を介して前記メモリセルアレイに接続され、前記メモリセルアレイに電圧を印加するように構成されたロウデコーダモジュールと、
前記基板上に設けられ、前記第１領域及び前記第２領域のそれぞれを介して前記メモリセルアレイに接続され、前記メモリセルアレイからデータを読み出すように構成されたセンスアンプモジュールと、を備え、
前記ロウデコーダモジュールは、前記第１方向と交差する第２方向に２分割された第１転送領域及び第２転送領域に割り当てられ、前記第１転送領域及び前記第２転送領域は、前記第１方向にずれて配置され、
前記センスアンプモジュールは、前記第１方向に２分割された第１センスアンプ領域及び第２センスアンプ領域に割り当てられ、前記第１センスアンプ領域及び前記第２センスアンプ領域は前記第２方向にずれて配置され、前記第１センスアンプ領域は、前記第１領域と重なり且つ前記第１転送領域と前記第１方向に隣り合うように配置され、前記第２センスアンプ領域は、前記第２領域と重なり且つ前記第２転送領域と前記第１方向に隣り合うように配置される、
メモリデバイス。
前記基板の上方に設けられ、第１方向に並んだ第１領域及び第２領域のそれぞれにおいて前記基板の鉛直方向に並んだ複数のメモリセルの組を含むメモリセルアレイと、
前記基板上に設けられ、前記第１領域と前記第２領域との間の第３領域を介して前記メモリセルアレイに接続され、前記メモリセルアレイに電圧を印加するように構成されたロウデコーダモジュールと、
前記基板上に設けられ、前記第１領域及び前記第２領域のそれぞれを介して前記メモリセルアレイに接続され、前記メモリセルアレイからデータを読み出すように構成されたセンスアンプモジュールと、を備え、
前記ロウデコーダモジュールは、前記第１方向と交差する第２方向に２分割された第１転送領域及び第２転送領域に割り当てられ、前記第１転送領域及び前記第２転送領域は、前記第１方向にずれて配置され、
前記センスアンプモジュールは、前記第１方向に２分割された第１センスアンプ領域及び第２センスアンプ領域に割り当てられ、前記第１センスアンプ領域及び前記第２センスアンプ領域は前記第２方向にずれて配置され、前記第１センスアンプ領域は、前記第１領域と重なり且つ前記第１転送領域と前記第１方向に隣り合うように配置され、前記第２センスアンプ領域は、前記第２領域と重なり且つ前記第２転送領域と前記第１方向に隣り合うように配置される、
メモリデバイス。
【請求項2】
前記第１転送領域は、前記第２領域と重なった部分と、前記第２センスアンプ領域と前記第２方向に隣り合った部分とを有し、
前記第２転送領域は、前記第１領域と重なった部分と、前記第１センスアンプ領域と前記第２方向に隣り合った部分とを有する、
請求項１に記載のメモリデバイス。
前記第２転送領域は、前記第１領域と重なった部分と、前記第１センスアンプ領域と前記第２方向に隣り合った部分とを有する、
請求項１に記載のメモリデバイス。
【請求項3】
前記第１センスアンプ領域の前記第１方向における幅は、前記メモリセルアレイの前記第１領域に含まれた部分の前記第１方向における幅よりも狭く、
前記第２センスアンプ領域の前記第１方向における幅は、前記メモリセルアレイの前記第２領域に含まれた部分の前記第１方向における幅よりも狭い、
請求項１に記載のメモリデバイス。
前記第２センスアンプ領域の前記第１方向における幅は、前記メモリセルアレイの前記第２領域に含まれた部分の前記第１方向における幅よりも狭い、
請求項１に記載のメモリデバイス。
【請求項4】
前記第１転送領域と前記第１領域とが重なった領域の前記第１方向における幅は、前記第１転送領域と前記第２領域とが重なった領域の前記第１方向における幅よりも狭く、
前記第２転送領域と前記第１領域とが重なった領域の前記第１方向における幅は、前記第２転送領域と前記第２領域とが重なった領域の前記第１方向における幅よりも広い、
請求項１に記載のメモリデバイス。
前記第２転送領域と前記第１領域とが重なった領域の前記第１方向における幅は、前記第２転送領域と前記第２領域とが重なった領域の前記第１方向における幅よりも広い、
請求項１に記載のメモリデバイス。
【請求項5】
各々が前記第２方向に延伸して設けられた部分を有し、前記メモリセルアレイに接続された複数のビット線と、
各々が前記第１方向に延伸して設けられた部分を有し、前記複数のビット線と前記センスアンプモジュールとの間を接続する複数の交差ビット線と、をさらに備え、
前記複数の交差ビット線は、前記第１センスアンプ領域と前記第１転送領域との両方と重なる交差ビット線と、前記第２センスアンプ領域と前記第２転送領域との両方と重なる交差ビット線とを含む、
請求項１に記載のメモリデバイス。
各々が前記第１方向に延伸して設けられた部分を有し、前記複数のビット線と前記センスアンプモジュールとの間を接続する複数の交差ビット線と、をさらに備え、
前記複数の交差ビット線は、前記第１センスアンプ領域と前記第１転送領域との両方と重なる交差ビット線と、前記第２センスアンプ領域と前記第２転送領域との両方と重なる交差ビット線とを含む、
請求項１に記載のメモリデバイス。
【請求項6】
前記センスアンプモジュールは、前記複数のビット線にそれぞれ接続された複数のセンスアンプユニットを含み、前記複数のセンスアンプユニットは、前記第２方向に並んだ第１の数のセンスアンプユニットを含むセンスアンプグループ単位に分類され、前記センスアンプグループは、前記第１センスアンプ領域と前記第２センスアンプ領域とのそれぞれにおいて前記第１方向に並んで配置され、１つのセンスアンプグループと重なるように設けられたビット線の数は、前記第１の数よりも少ない、
請求項５に記載のメモリデバイス。
請求項５に記載のメモリデバイス。
【請求項7】
前記センスアンプユニットは、対応付けられた交差ビット線に電気的に接続されたセンスノードと、前記センスノードの電圧に基づいてデータを判定するように構成されたセンスアンプ部と、前記センスアンプ部により判定されたデータを記憶するように構成された少なくとも１つのラッチ回路とを含む、
請求項６に記載のメモリデバイス。
請求項６に記載のメモリデバイス。
【請求項8】
前記基板と前記メモリセルアレイとの間に設けられた複数の接合金属をさらに備え、
前記複数のビット線と前記センスアンプモジュールとの間は、前記複数の接合金属のいずれかを介して電気的に接続され、
前記複数の接合金属のそれぞれは、逆テーパー形状に設けられた第１部分と、テーパー形状且つ前記第１部分上に設けられた第２部分とを有する、
請求項５に記載のメモリデバイス。
前記複数のビット線と前記センスアンプモジュールとの間は、前記複数の接合金属のいずれかを介して電気的に接続され、
前記複数の接合金属のそれぞれは、逆テーパー形状に設けられた第１部分と、テーパー形状且つ前記第１部分上に設けられた第２部分とを有する、
請求項５に記載のメモリデバイス。
【請求項9】
前記交差ビット線は、対応付けられた接合金属とビット線との間に接続される、
請求項８に記載のメモリデバイス。
請求項８に記載のメモリデバイス。
【請求項10】
前記メモリセルアレイに接続され、前記鉛直方向に並んだ複数のワード線と、
前記複数のワード線にそれぞれ対応付けられた複数のコンタクトと、をさらに備え、
前記コンタクトは、対応付けられたワード線に前記基板側から接し、前記複数のワード線のうち前記対応付けられたワード線以外のワード線を貫通する部分を有しない、
請求項８に記載のメモリデバイス。
前記複数のワード線にそれぞれ対応付けられた複数のコンタクトと、をさらに備え、
前記コンタクトは、対応付けられたワード線に前記基板側から接し、前記複数のワード線のうち前記対応付けられたワード線以外のワード線を貫通する部分を有しない、
請求項８に記載のメモリデバイス。
【請求項11】
前記メモリセルアレイに接続され、前記鉛直方向に並んだ複数のワード線と、
前記複数のワード線にそれぞれ対応付けられた複数のコンタクトと、
前記複数のコンタクトのそれぞれの側面に設けられた絶縁膜と、をさらに備え、
前記コンタクトは、対応付けられたワード線に前記基板側から接し、前記複数のワード線のうち前記対応付けられたワード線と前記基板とに間に設けられたワード線を貫通し、貫通しているワード線との間が前記絶縁膜により絶縁される、
請求項８に記載のメモリデバイス。
前記複数のワード線にそれぞれ対応付けられた複数のコンタクトと、
前記複数のコンタクトのそれぞれの側面に設けられた絶縁膜と、をさらに備え、
前記コンタクトは、対応付けられたワード線に前記基板側から接し、前記複数のワード線のうち前記対応付けられたワード線と前記基板とに間に設けられたワード線を貫通し、貫通しているワード線との間が前記絶縁膜により絶縁される、
請求項８に記載のメモリデバイス。
【請求項12】
前記メモリセルアレイは、第１サブアレイと、前記第１サブアレイの上方に設けられた第２サブアレイとを含み、前記第１サブアレイ及び前記第２サブアレイのそれぞれは、前記鉛直方向に並んだ複数のメモリセルの組を含み、
各々が前記第２方向に延伸して設けられた部分を有し、前記基板と前記第１サブアレイとの間に設けられ、前記第１サブアレイに接続された複数の第１ビット線と、
各々が前記第２方向に延伸して設けられた部分を有し、前記第１サブアレイと前記第２サブアレイとの間に設けられ、前記複数の第１ビット線にそれぞれ電気的に接続された複数の第２ビット線と、を備え、
各々が前記第１方向に延伸して設けられた部分を有し、前記複数の第１ビット線と前記センスアンプモジュールとの間を接続する複数の交差ビット線と、をさらに備え、
前記複数の交差ビット線は、前記第１センスアンプ領域と前記第１転送領域との両方と重なる交差ビット線と、前記第２センスアンプ領域と前記第２転送領域との両方と重なる交差ビット線とを含む、
請求項１に記載のメモリデバイス。
各々が前記第２方向に延伸して設けられた部分を有し、前記基板と前記第１サブアレイとの間に設けられ、前記第１サブアレイに接続された複数の第１ビット線と、
各々が前記第２方向に延伸して設けられた部分を有し、前記第１サブアレイと前記第２サブアレイとの間に設けられ、前記複数の第１ビット線にそれぞれ電気的に接続された複数の第２ビット線と、を備え、
各々が前記第１方向に延伸して設けられた部分を有し、前記複数の第１ビット線と前記センスアンプモジュールとの間を接続する複数の交差ビット線と、をさらに備え、
前記複数の交差ビット線は、前記第１センスアンプ領域と前記第１転送領域との両方と重なる交差ビット線と、前記第２センスアンプ領域と前記第２転送領域との両方と重なる交差ビット線とを含む、
請求項１に記載のメモリデバイス。
【請求項13】
前記第１サブアレイに接続され、前記鉛直方向に並んだ複数の第１ワード線と、
前記第２サブアレイに接続され、前記鉛直方向に並んだ複数の第２ワード線と、をさらに備え、
前記複数の第１ワード線は、前記複数の第２ワード線にそれぞれ接続される、
請求項１２に記載のメモリデバイス。
前記第２サブアレイに接続され、前記鉛直方向に並んだ複数の第２ワード線と、をさらに備え、
前記複数の第１ワード線は、前記複数の第２ワード線にそれぞれ接続される、
請求項１２に記載のメモリデバイス。
【請求項14】
前記複数の第１ワード線にそれぞれ対応付けられた複数の第１コンタクトと、
前記複数の第２ワード線にそれぞれ対応付けられた複数の第２コンタクトと、をさらに備え、
前記第１コンタクトは、対応付けられた第１ワード線に前記基板側から接し、前記複数の第１ワード線のうち前記対応付けられた第１ワード線以外の第１ワード線を貫通する部分を有さず、
前記第２コンタクトは、対応付けられた第２ワード線に前記基板側から接し、前記複数の第２ワード線のうち前記対応付けられた第２ワード線以外の第２ワード線を貫通する部分を有しない、
請求項１３に記載のメモリデバイス。
前記複数の第２ワード線にそれぞれ対応付けられた複数の第２コンタクトと、をさらに備え、
前記第１コンタクトは、対応付けられた第１ワード線に前記基板側から接し、前記複数の第１ワード線のうち前記対応付けられた第１ワード線以外の第１ワード線を貫通する部分を有さず、
前記第２コンタクトは、対応付けられた第２ワード線に前記基板側から接し、前記複数の第２ワード線のうち前記対応付けられた第２ワード線以外の第２ワード線を貫通する部分を有しない、
請求項１３に記載のメモリデバイス。
【請求項15】
前記複数の第１ワード線に含まれた少なくとも１つの第１ワード線を貫通するように設けられ、前記複数の第１ワード線にそれぞれ対応付けられた複数の第３コンタクトをさらに備え、
前記複数の第１ワード線は、対応付けられた第１コンタクト、第３コンタクト、及び第２コンタクトを経由して、それぞれ前記複数の第２ワード線と電気的に接続される、
請求項１４に記載のメモリデバイス。
前記複数の第１ワード線は、対応付けられた第１コンタクト、第３コンタクト、及び第２コンタクトを経由して、それぞれ前記複数の第２ワード線と電気的に接続される、
請求項１４に記載のメモリデバイス。
【請求項16】
前記複数の第１ワード線にそれぞれ対応付けられた複数の第１コンタクトと、
前記複数の第２ワード線にそれぞれ対応付けられた複数の第２コンタクトと、
前記複数の第１コンタクトと前記複数の第２コンタクトとのそれぞれの側面に設けられた絶縁膜と、をさらに備え、
前記第１コンタクトは、対応付けられた第１ワード線に前記基板側から接し、前記複数の第１ワード線のうち前記対応付けられた第１ワード線と前記基板とに間に設けられた第１ワード線を貫通し、貫通している第１ワード線との間が前記絶縁膜により絶縁され、
前記第２コンタクトは、対応付けられた第２ワード線に前記基板側から接し、前記複数の第２ワード線のうち前記対応付けられた第２ワード線と前記基板とに間に設けられた第２ワード線を貫通し、貫通している第２ワード線との間が前記絶縁膜により絶縁される、
請求項１３に記載のメモリデバイス。
前記複数の第２ワード線にそれぞれ対応付けられた複数の第２コンタクトと、
前記複数の第１コンタクトと前記複数の第２コンタクトとのそれぞれの側面に設けられた絶縁膜と、をさらに備え、
前記第１コンタクトは、対応付けられた第１ワード線に前記基板側から接し、前記複数の第１ワード線のうち前記対応付けられた第１ワード線と前記基板とに間に設けられた第１ワード線を貫通し、貫通している第１ワード線との間が前記絶縁膜により絶縁され、
前記第２コンタクトは、対応付けられた第２ワード線に前記基板側から接し、前記複数の第２ワード線のうち前記対応付けられた第２ワード線と前記基板とに間に設けられた第２ワード線を貫通し、貫通している第２ワード線との間が前記絶縁膜により絶縁される、
請求項１３に記載のメモリデバイス。
【請求項17】
前記複数の第１ワード線に含まれた少なくとも１つの第１ワード線を貫通するように設けられ、前記複数の第１ワード線にそれぞれ対応付けられた複数の第３コンタクトをさらに備え、
前記複数の第１ワード線は、対応付けられた第１コンタクト、第３コンタクト、及び第２コンタクトを経由して、それぞれ前記複数の第２ワード線と電気的に接続される、
請求項１６に記載のメモリデバイス。
前記複数の第１ワード線は、対応付けられた第１コンタクト、第３コンタクト、及び第２コンタクトを経由して、それぞれ前記複数の第２ワード線と電気的に接続される、
請求項１６に記載のメモリデバイス。
【請求項18】
各々が前記メモリセルアレイと、前記ロウデコーダモジュールと、前記センスアンプモジュールとを含み、第１プレーン及び第２プレーンを含む複数のプレーンをさらに備え、
前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第１方向に反転させた配置と同様である、
請求項１に記載のメモリデバイス。
前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第１方向に反転させた配置と同様である、
請求項１に記載のメモリデバイス。
【請求項19】
前記複数のプレーンは、前記第１方向に隣り合う第３プレーン及び第４プレーンをさらに含み、
前記第３プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させた配置と同様であり、
前記第４プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第２プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させたものと同様である、
請求項１８に記載のメモリデバイス。
前記第３プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第１プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させた配置と同様であり、
前記第４プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第２プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させたものと同様である、
請求項１８に記載のメモリデバイス。
【請求項20】
前記複数のプレーンは、前記第１方向に隣り合う第５プレーン及び第６プレーンをさらに含み、
前記第５プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第３プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させた配置と同様であり、
前記第６プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第４プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させたものと同様である、
請求項１９に記載のメモリデバイス。
前記第５プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第３プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させた配置と同様であり、
前記第６プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置は、前記第４プレーンの第１センスアンプ領域、第２センスアンプ領域、第１転送領域、及び第２転送領域の配置を前記第２方向に反転させたものと同様である、
請求項１９に記載のメモリデバイス。
【請求項21】
前記複数のプレーンのうち隣り合う２つプレーンは、高耐圧トランジスタが形成されるウェル領域を共有している、
請求項１８乃至請求項２０のいずれかに記載のメモリデバイス。
請求項１８乃至請求項２０のいずれかに記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１５３０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの製造コストを抑制すること。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、基板と、メモリセルアレイと、ロウデコーダモジュールと、センスアンプモジュールとを含む。メモリセルアレイは、基板の上方に設けられ、第１方向に並んだ第１領域及び第２領域のそれぞれにおいて基板の鉛直方向に並んだ複数のメモリセルの組を含む。ロウデコーダモジュールは、基板上に設けられ、第１領域と第２領域との間の第３領域を介してメモリセルアレイに接続され、メモリセルアレイに電圧を印加するように構成される。センスアンプモジュールは、基板上に設けられ、第１領域及び第２領域のそれぞれを介してメモリセルアレイに接続され、メモリセルアレイからデータを読み出すように構成される。ロウデコーダモジュールは、第１方向と交差する第２方向に２分割された第１転送領域及び第２転送領域に割り当てられ、第１転送領域及び前記第２転送領域は、前記第１方向にずれて配置される。センスアンプモジュールは、第１方向に２分割された第１センスアンプ領域及び第２センスアンプ領域に割り当てられる。第１センスアンプ領域及び第２センスアンプ領域は、第２方向にずれて配置される。第１センスアンプ領域は、第１領域に含まれ且つ第１転送領域と第１方向に隣り合うように配置される。第２センスアンプ領域は、第２領域に含まれ且つ第２転送領域と第１方向に隣り合うように配置される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図4】第１実施形態に係るメモリデバイスが備えるデータレジスタ及びセンスアンプモジュールの回路構成の一例を示す回路図。
【図5】第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
【図6】第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。
【図7】第１実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。
【図8】第１実施形態に係るメモリデバイスが備えるメモリ層の平面レイアウトの一例を示す平面図。
【図9】第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における平面レイアウトの一例を示す平面図。
【図12】第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における平面レイアウトの一例を示す平面図。
【図14】第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図15】第１実施形態に係るメモリデバイスにおけるメモリ層とＣＭＯＳ層との接続に使用される配線のレイアウトの一例を示す模式図。
【図16】第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールのレイアウトの一例を示す平面図。
【図17】第１実施形態に係るメモリデバイスにおける積層配線とロウデコーダモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
【図18】第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールのレイアウトの一例を示す平面図。
【図19】第１実施形態に係るメモリデバイスにおけるビット線とセンスアンプモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
【図20】第１比較例に係るメモリデバイスにおける回路配置の一例を示す模式図。
【図21】第２比較例に係るメモリデバイスにおける回路配置の一例を示す模式図。
【図22】第１実施形態に係るメモリデバイスにおける回路配置の一例を示す模式図。
【図23】第２実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
【図24】第２実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図25】第２実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図26】第２実施形態に係るメモリデバイスの外観の一例を示す斜視図。
【図27】第２実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。
【図28】第２実施形態に係るメモリデバイスの断面構造の一例を示す、ワード線の延伸方向に沿った断面図。
【図29】第２実施形態に係るメモリデバイスの断面構造の一例を示す、ビット線の延伸方向に沿った断面図。
【図30】第２実施形態に係るメモリデバイスにおける積層配線とロウデコーダモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
【図31】第３実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
【図32】第３実施形態における２プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
【図33】第３実施形態における４プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
【図34】第３実施形態における６プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
【図35】第１変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【図36】第２変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【図37】接合パッドの接合部の詳細な断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。図面に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【0008】
＜１＞第１実施形態
第１実施形態は、メモリセルが形成された基板と、メモリセルにアクセスするためのＣＭＯＳ回路が形成された基板とが接合された構成を有するメモリデバイス１のアーキテクチャーに関する。以下に、第１実施形態の詳細について説明する。
第１実施形態は、メモリセルが形成された基板と、メモリセルにアクセスするためのＣＭＯＳ回路が形成された基板とが接合された構成を有するメモリデバイス１のアーキテクチャーに関する。以下に、第１実施形態の詳細について説明する。
【0009】
＜１－１＞メモリデバイス１の全体構成
まず、メモリデバイス１の全体構成について説明する。メモリデバイス１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。
まず、メモリデバイス１の全体構成について説明する。メモリデバイス１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。
【0010】
図１は、第１実施形態に係るメモリデバイス１の全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、データレジスタ１７、及びセンスアンプモジュール１８を備える。
【0011】
メモリセルアレイ１０は、複数のメモリセルの集合である。メモリセルアレイ１０は、
複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、例えば、データの消去の単位に対応し、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬ（図示せず）とが設けられる。各メモリセルは、ビット線ＢＬ及びワード線ＷＬの組に関連付けられる。ビット線ＢＬ及びワード線ＷＬの組に複数のメモリセルが関連付けられる場合、これらの複数のメモリセルは、選択トランジスタによって個別にアクセス可能に構成される。
複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、例えば、データの消去の単位に対応し、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬ（図示せず）とが設けられる。各メモリセルは、ビット線ＢＬ及びワード線ＷＬの組に関連付けられる。ビット線ＢＬ及びワード線ＷＬの組に複数のメモリセルが関連付けられる場合、これらの複数のメモリセルは、選択トランジスタによって個別にアクセス可能に構成される。
【0012】
入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信（入出力）を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報、アドレス、コマンドなどを含む。入出力回路１１は、データＤＡＴを、データレジスタ１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報を、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス及びコマンドのそれぞれを、レジスタ回路１３に出力し得る。
【0013】
ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御するコントローラである。ロジックコントローラ１２は、メモリコントローラ２からの信号の入力、又はメモリコントローラ２に対する信号の出力を、入出力回路１１に命令する。また、ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がデータＤＡＴ、コマンド、及びアドレスの何れであることを、入出力回路１１に通知する。
【0014】
レジスタ回路１３は、ステータス、アドレス、及びコマンドを一時的に記憶する回路である。ステータスは、シーケンサ１４の制御に基づいて更新され、入出力回路１１を介してメモリコントローラ２に転送される。アドレスは、ブロックアドレス、ページアドレス、カラムアドレスなどを含み得る。コマンドは、メモリデバイス１の様々な動作に関する命令を含む。
【0015】
シーケンサ１４は、メモリデバイス１の全体の動作を制御するコントローラである。シーケンサ１４は、レジスタ回路１３に記憶されたコマンド及びアドレスに基づいて、読み出し動作、書き込み動作、消去動作などを実行する。
【0016】
ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する回路である。ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１８などに供給する。
【0017】
ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。ロウデコーダＲＤの詳細な構成については後述する。
【0018】
データレジスタ１７は、データＤＡＴを一時的に記憶する回路である。データレジスタ１７は、データＤＡＴを、入出力回路１１とセンスアンプモジュール１８のそれぞれとの間で入出力し得る。データレジスタ１７は、キャッシュメモリと呼ばれてもよい。
【0019】
センスアンプモジュール１８は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１８は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。センスアンプユニットＳＡＵの詳細な構成については後述する。
【0020】
なお、メモリデバイス１及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。メモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１８の組は、例えば、“プレーンＰＬ”と呼ばれる。メモリデバイス１は、複数のプレーンＰＬを備えていてもよい。
【0021】
＜１－２＞メモリデバイスの回路構成
次に、第１実施形態に係るメモリデバイス１の回路構成について説明する。以下では、高耐圧なＭＯＳトランジスタのことを、“ＨＶ（High-Voltage）トランジスタ”と呼ぶ。ＨＶトランジスタよりも低耐圧なＭＯＳトランジスタのことを、“ＬＶ（Low-Voltage）トランジスタ”と呼ぶ。ＬＶトランジスタは、例えば、ＨＶトランジスタよりも薄いゲート絶縁膜を有し、ＨＶトランジスタよりも高速に動作し得る。
次に、第１実施形態に係るメモリデバイス１の回路構成について説明する。以下では、高耐圧なＭＯＳトランジスタのことを、“ＨＶ（High-Voltage）トランジスタ”と呼ぶ。ＨＶトランジスタよりも低耐圧なＭＯＳトランジスタのことを、“ＬＶ（Low-Voltage）トランジスタ”と呼ぶ。ＬＶトランジスタは、例えば、ＨＶトランジスタよりも薄いゲート絶縁膜を有し、ＨＶトランジスタよりも高速に動作し得る。
【0022】
＜１－２－１＞メモリセルアレイ１０の回路構成
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫには、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７と、ビット線ＢＬ０～ＢＬｍと、ソース線ＳＬとのそれぞれが接続される。なお、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７とのそれぞれは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとのそれぞれは、複数のブロックＢＬＫで共有される。
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫには、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７と、ビット線ＢＬ０～ＢＬｍと、ソース線ＳＬとのそれぞれが接続される。なお、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７とのそれぞれは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとのそれぞれは、複数のブロックＢＬＫで共有される。
【0023】
ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。
【0024】
各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７と、選択トランジスタＳＴ１及びＳＴ２とを含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。メモリセルトランジスタＭＴは、チャージトラップ型のメモリセルと、フローティングゲート型のメモリセルとのいずれでもよい。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。
【0025】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴ２は、ビット線ＢＬからソース線ＳＬに向かって、この順に直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン端及びソース端は、関連付けられたビット線ＢＬと、直列に接続されたメモリセルトランジスタＭＴ７～ＭＴ０の一端（すなわち、メモリセルトランジスタＭＴ７のドレイン端）とにそれぞれ接続される。選択トランジスタＳＴ２のドレイン端及びソース端は、直列に接続されたメモリセルトランジスタＭＴ７～ＭＴ０の他端（すなわち、メモリセルトランジスタＭＴ０のソース端）と、ソース線ＳＬとにそれぞれ接続される。
【0026】
選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲート端に接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲート端に接続される。ワード線ＷＬ０～ＷＬ７は、関連付けられたブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲート端にそれぞれ接続される。
【0027】
同じストリングユニットＳＵに含まれ且つ同じワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上を記憶し得る。
【0028】
なお、メモリセルアレイ１０は、その他の回路構成であってもよい。例えば、ブロックＢＬＫに含まれたストリングユニットＳＵの数や、ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。
【0029】
＜１－２－２＞ロウデコーダモジュール１６の回路構成
図３は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６の回路構成の一例を示す回路図である。図３は、ドライバ回路１５及びメモリセルアレイ１０のそれぞれとロウデコーダモジュール１６との接続関係と、ロウデコーダＲＤ０の詳細な回路構成とを示している。図３に示すように、ロウデコーダモジュール１６に含まれた各ロウデコーダＲＤは、ドライバ回路１５に接続された信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳのそれぞれに接続される。また、各ロウデコーダＲＤは、メモリセルアレイ１０内の関連付けられたブロックＢＬＫのワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４に接続される。
図３は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６の回路構成の一例を示す回路図である。図３は、ドライバ回路１５及びメモリセルアレイ１０のそれぞれとロウデコーダモジュール１６との接続関係と、ロウデコーダＲＤ０の詳細な回路構成とを示している。図３に示すように、ロウデコーダモジュール１６に含まれた各ロウデコーダＲＤは、ドライバ回路１５に接続された信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳのそれぞれに接続される。また、各ロウデコーダＲＤは、メモリセルアレイ１０内の関連付けられたブロックＢＬＫのワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４に接続される。
【0030】
ロウデコーダＲＤ０は、例えば、トランジスタＴＲ０～ＴＲ１９、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。なお、ロウデコーダＲＤ０以外のロウデコーダＲＤの回路構成は、関連付けられたブロックＢＬＫが異なることを除いて、ロウデコーダＲＤ０と同様である。
【0031】
トランジスタＴＲ０～ＴＲ１９のそれぞれは、Ｎ型のＨＶトランジスタである。トランジスタＴＲ０～ＴＲ１３のそれぞれのドレイン端は、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４にそれぞれ接続される。トランジスタＴＲ０～ＴＲ１３のそれぞれのソース端は、ブロックＢＬＫ０の選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ０～ＳＧＤ４にそれぞれ接続される。トランジスタＴＲ１４のドレイン端及びソース端は、信号線ＵＳＧＳと、ブロックＢＬＫ０の選択ゲート線ＳＧＳとにそれぞれ接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのドレイン端は、信号線ＵＳＧＤに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのソース端は、ブロックＢＬＫ０の選択ゲート線ＳＧＤ０～ＳＧＤ４にそれぞれ接続される。トランジスタＴＲ０～ＴＲ１３のそれぞれのゲート端は、転送ゲート線ＴＧに接続される。トランジスタＴＲ１４～ＴＲ１９のそれぞれのゲート端は、転送ゲート線ｂＴＧに接続される。
【0032】
ブロックデコーダＢＤは、ブロックアドレスをデコードする機能を有する回路である。ブロックデコーダＢＤは、ブロックアドレスのデコード結果に基づいて、転送ゲート線ＴＧに“Ｈ”レベル及び“Ｌ”レベルの一方の電圧を印加し、転送ゲート線ｂＴＧに“Ｈ”レベル及び“Ｌ”レベルの他方の電圧を印加する。具体的には、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、信号線ＣＧ０～ＣＧ７のそれぞれの電圧が、選択されたブロックＢＬＫのワード線ＷＬ０～ＷＬ７にそれぞれ転送され、信号線ＳＧＤＤ０～ＳＧＤＤ４及びＳＧＳＤのそれぞれの電圧が、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳにそれぞれ転送され、信号線ＵＳＧＤ及びＵＳＧＳのそれぞれの電圧が、非選択のブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ転送される。
【0033】
なお、ロウデコーダモジュール１６は、その他の回路構成であってもよい。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの数は、各ブロックＢＬＫに設けられた配線の数に応じて変更され得る。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれてもよい。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれてもよい。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれてもよい。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれてもよい。
【0034】
＜１－２－３＞データレジスタ１７及びセンスアンプモジュール１８の回路構成
図４は、第１実施形態に係るメモリデバイス１が備えるデータレジスタ１７及びセンスアンプモジュール１８の回路構成の一例を示す回路図である。図４に示すように、データレジスタ１７は、例えば、複数のラッチ回路ＸＤＬ０～ＸＤＬｍを含む。各センスアンプユニットＳＡＵは、例えば、バスＤＢＵＳ及びＬＢＵＳ、トランジスタＴ０、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬ、センスアンプ部ＳＡ、並びにビット線接続部ＢＬＨＵを含む。
図４は、第１実施形態に係るメモリデバイス１が備えるデータレジスタ１７及びセンスアンプモジュール１８の回路構成の一例を示す回路図である。図４に示すように、データレジスタ１７は、例えば、複数のラッチ回路ＸＤＬ０～ＸＤＬｍを含む。各センスアンプユニットＳＡＵは、例えば、バスＤＢＵＳ及びＬＢＵＳ、トランジスタＴ０、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬ、センスアンプ部ＳＡ、並びにビット線接続部ＢＬＨＵを含む。
【0035】
各ラッチ回路ＸＤＬは、データを一時的に保持することが可能な回路である。各ラッチ回路ＸＤＬは、センスアンプモジュール１８と入出力回路１１との間のデータＤＡＴの入出力に使用される。複数のラッチ回路ＸＤＬ０～ＸＤＬｍのそれぞれは、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍにそれぞれ関連付けられている。各ラッチ回路ＸＤＬは、複数のセンスアンプユニットＳＡＵにより共有されてもよい。複数のラッチ回路ＸＤＬ０～ＸＤＬｍのそれぞれは、バスＤＢＵＳを介して、関連付けられたセンスアンプユニットＳＡＵに接続される。各ラッチ回路ＸＤＬは、ＤＢＵＳを介して、関連付けられたセンスアンプユニットＳＡＵとデータを送受信可能に構成される。
【0036】
各センスアンプユニットＳＡＵのトランジスタＴ０は、関連付けられたＤＢＵＳ及びＬＢＵＳ間の信号の転送を制御する。各センスアンプユニットＳＡＵのトランジスタＴ０の一端は、関連付けられたＤＢＵＳに接続される。各センスアンプユニットＳＡＵのトランジスタＴ０の他端は、関連付けられたＬＢＵＳに接続される。各センスアンプユニットのトランジスタＴ０のゲート端には、制御信号ＤＳＷが入力される。制御信号ＤＳＷは、例えば、シーケンサ１４により生成される。
【0037】
各センスアンプユニットＳＡＵのＬＢＵＳは、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬと、センスアンプ部ＳＡとのそれぞれに接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれは、データを一時的に保持することが可能な回路である。センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいたデータの判定や、ビット線ＢＬへの電圧の印加に使用される回路である。センスアンプ部ＳＡは、読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴから読み出されたデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬ、並びにセンスアンプ部ＳＡは、ＬＢＵＳを介してデータを送受信可能に構成される。各センスアンプ部ＳＡは、ビット線接続部ＢＬＨＵを介して、関連付けられたビット線ＢＬに接続される。ビット線接続部ＢＬＨＵは、例えば、消去動作においてＮＡＮＤストリングＮＳのチャネルに印加される高電圧が、センスアンプ部ＳＡに印加されないようにするための保護回路である。
【0038】
（センスアンプユニットＳＡＵの回路構成）
図５は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１８に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。図５に示すように、センスアンプ部ＳＡは、例えば、トランジスタＴ１～Ｔ８、キャパシタＣＰ、並びにノードＮＤ１、ＮＤ２、ＳＥＮ及びＳＲＣを含む。ビット線接続部ＢＬＨＵは、例えば、トランジスタＴ９を含む。ラッチ回路ＳＤＬは、例えば、インバータＩＶ０及びＩＶ１、トランジスタＴ１０及びＴ１１、並びにノードＳＩＮＶ及びＳＬＡＴを含む。トランジスタＴ１は、Ｐ型のＬＶトランジスタである。トランジスタＴ２～Ｔ８、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＬＶトランジスタである。トランジスタＴ９は、Ｎ型のＨＶトランジスタである。
図５は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１８に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。図５に示すように、センスアンプ部ＳＡは、例えば、トランジスタＴ１～Ｔ８、キャパシタＣＰ、並びにノードＮＤ１、ＮＤ２、ＳＥＮ及びＳＲＣを含む。ビット線接続部ＢＬＨＵは、例えば、トランジスタＴ９を含む。ラッチ回路ＳＤＬは、例えば、インバータＩＶ０及びＩＶ１、トランジスタＴ１０及びＴ１１、並びにノードＳＩＮＶ及びＳＬＡＴを含む。トランジスタＴ１は、Ｐ型のＬＶトランジスタである。トランジスタＴ２～Ｔ８、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＬＶトランジスタである。トランジスタＴ９は、Ｎ型のＨＶトランジスタである。
【0039】
トランジスタＴ１のソース端、ドレイン端、及びゲート端は、それぞれ電源線、ノードＮＤ１、及びノードＳＩＮＶに接続される。電源線には、例えば、電源電圧ＶＤＤが印加される。トランジスタＴ２のドレイン端及びソース端は、それぞれノードＮＤ１及びＮＤ２に接続される。トランジスタＴ２のゲート端には、制御信号ＢＬＸが入力される。トランジスタＴ３のドレイン端及びソース端は、それぞれノードＮＤ１及びＳＥＮに接続される。トランジスタＴ３のゲート端には、制御信号ＨＬＬが入力される。トランジスタＴ４のドレイン端及びソース端は、それぞれノードＳＥＮ及びＮＤ２に接続される。トランジスタＴ４のゲート端には、制御信号ＸＸＬが入力される。トランジスタＴ５のドレイン端は、ノードＮＤ２に接続される。トランジスタＴ５のゲート端には、制御信号ＢＬＣが入力される。トランジスタＴ６のドレイン端、ソース端、及びゲート端は、それぞれノードＮＤ２、ＳＲＣ、及びＳＩＮＶに接続される。ノードＳＲＣには、例えば、接地電圧ＶＳＳが印加される。トランジスタＴ７のソース端及びゲート端は、それぞれ接地ノード及びノードＳＥＮに接続される。接地ノードには、例えば、接地電圧ＶＳＳが印加される。トランジスタＴ８のドレイン端及びソース端は、それぞれバスＬＢＵＳとトランジスタＴ７のドレイン端とに接続される。トランジスタＴ８のゲート端には、制御信号ＳＴＢが入力される。キャパシタＣＰの一方電極は、ノードＳＥＮに接続される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。
【0040】
トランジスタＴ９のドレイン端及びソース端は、それぞれトランジスタＴ８のソース端と、関連付けられたビット線ＢＬとに接続される。トランジスタＴ９のゲート端には、制御信号ＢＬＳが入力される。
【0041】
トランジスタＴ１０の一端及び他端は、バスＬＢＵＳ及びノードＳＩＮＶにそれぞれ接続される。トランジスタＴ１０のゲート端には、制御信号ＳＴＩが入力される。トランジスタＴ１１の一端及び他端は、バスＬＢＵＳ及びノードＳＬＡＴにそれぞれ接続される。トランジスタＴ１１のゲート端には、制御信号ＳＴＬが入力される。インバータＩＶ０の入力ノード及び出力ノードは、それぞれノードＳＬＡＴ及びＳＩＮＶに接続される。インバータＩＶ１の入力ノード及び出力は、それぞれノードＳＩＮＶ及びＳＬＡＴに接続される。ラッチ回路ＳＤＬは、ノードＳＬＡＴにデータを保持し、ノードＳＩＮＶにノードＳＬＡＴに保持されるデータの反転データを保持する。なお、ラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのそれぞれの構成は、データを保持するノードと、反転データを保持するノードと、トランジスタＴ１０及びＴ１１のそれぞれに入力される制御信号とのそれぞれがラッチ回路ＳＤＬと独立に用意される点を除いて、ラッチ回路ＳＤＬと同様である。
【0042】
なお、制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩ及びＳＴＬ、並びにクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１４によって生成される。センスアンプモジュール１８は、その他の回路構成であってもよい。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の数は、メモリセルトランジスタＭＴが記憶するビット数などに応じて変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を有していてもよい。センスアンプモジュール１８は、各ページの読み出し動作において、ラッチ回路を用いた演算処理を適宜実行することによって、メモリセルトランジスタＭＴに記憶されているデータを確定（判定）し得る。
【0043】
＜１－３＞メモリデバイスの構造
次に、第１実施形態に係るメモリデバイス１の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、基準とされる基板の表面に対する鉛直方向に対応する。ＸＺ平面は、Ｘ方向及びＺ方向のそれぞれと平行な平面に対応する。本明細書における“上下”は、Ｚ方向に基づいて定義され、基準とされる基板から離れる方向を正方向（上方）とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表（おもて）面は、トランジスタ（ＣＭＯＳ回路）が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。
次に、第１実施形態に係るメモリデバイス１の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、基準とされる基板の表面に対する鉛直方向に対応する。ＸＺ平面は、Ｘ方向及びＺ方向のそれぞれと平行な平面に対応する。本明細書における“上下”は、Ｚ方向に基づいて定義され、基準とされる基板から離れる方向を正方向（上方）とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表（おもて）面は、トランジスタ（ＣＭＯＳ回路）が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。
【0044】
＜１－３－１＞メモリデバイス１の外観
図６は、第１実施形態に係るメモリデバイス１の外観の一例を示す斜視図である。図６に示すように、メモリデバイス１は、例えば、下方から順に、第１基板Ｗ１、ＣＭＯＳ層１００、メモリ層２００、第２基板Ｗ２、及び配線層３００が積層された構造を有する。
図６は、第１実施形態に係るメモリデバイス１の外観の一例を示す斜視図である。図６に示すように、メモリデバイス１は、例えば、下方から順に、第１基板Ｗ１、ＣＭＯＳ層１００、メモリ層２００、第２基板Ｗ２、及び配線層３００が積層された構造を有する。
【0045】
ＣＭＯＳ層１００は、第１基板Ｗ１を利用して形成されたＣＭＯＳ回路を含む。ＣＭＯＳ層１００は、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、データレジスタ１７、及びセンスアンプモジュール１８を含む。メモリ層２００は、第２基板Ｗ２を利用して形成されたメモリセルアレイ１０を含む。配線層３００は、例えば、メモリデバイス１の表面で露出している複数のパッドＰＤを含む。複数のパッドＰＤは、メモリデバイス１とメモリコントローラ２との接続に使用される。
【0046】
第１基板Ｗ１及び第２基板Ｗ２のそれぞれは、シリコン基板である。第１基板Ｗ１は、メモリデバイス１の回路設計に応じた不純物拡散領域を有する。メモリデバイス１は、ＣＭＯＳ層１００とメモリ層２００との間に接合面を有する。接合面は、接合された２つの基板の境界部分に対応する。本例では、第１基板Ｗ１及び第２基板Ｗ２の接合処理により、第１基板Ｗ１上のＣＭＯＳ層１００の表面と第２基板Ｗ２上のメモリ層２００の表面とが接合される。なお、第２基板Ｗ２は、第１基板Ｗ１及び第２基板Ｗ２の接合後に除去されてもよい。この場合、メモリデバイス１は、第２基板Ｗ２を有しない。
【0047】
＜１－３－２＞接合面の平面レイアウト
図７は、第１実施形態に係るメモリデバイス１が備える接合面の平面レイアウトの一例を示す模式図である。図７は、ＣＭＯＳ層１００とメモリ層２００との接合面におけるレイアウトを示し、第１基板Ｗ１を基準とした座標軸を表示している。図７に示すように、メモリ層２００は、例えば、メモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、並びに入出力領域ＩＯＲ１を有する。ＣＭＯＳ層１００は、例えば、転送領域ＸＲ１及びＸＲ２、センスアンプ領域ＳＲ１及びＳＲ２、周辺回路領域ＰＲ１及びＰＲ２、並びに入出力領域ＩＯＲ２を有する。
図７は、第１実施形態に係るメモリデバイス１が備える接合面の平面レイアウトの一例を示す模式図である。図７は、ＣＭＯＳ層１００とメモリ層２００との接合面におけるレイアウトを示し、第１基板Ｗ１を基準とした座標軸を表示している。図７に示すように、メモリ層２００は、例えば、メモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、並びに入出力領域ＩＯＲ１を有する。ＣＭＯＳ層１００は、例えば、転送領域ＸＲ１及びＸＲ２、センスアンプ領域ＳＲ１及びＳＲ２、周辺回路領域ＰＲ１及びＰＲ２、並びに入出力領域ＩＯＲ２を有する。
【0048】
メモリ領域ＭＲ１及びＭＲ２は、データの記憶に使用され、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲ１及びＭＲ２は、Ｘ方向に並んでいる。引出領域ＨＲは、メモリ領域ＭＲ１及びＭＲ２の間に配置される。引出領域ＨＲは、メモリ領域ＭＲ１及びＭＲ２に設けられた積層配線と、転送領域ＸＲ１及びＸＲ２に設けられたトランジスタとの間の接続に使用される領域である。入出力領域ＩＯＲ１は、入出力回路１１に関連する回路などを含む。入出力領域ＩＯＲ１は、メモリ領域ＭＲ１及びＭＲ２並びに引出領域ＨＲのそれぞれとＹ方向に隣り合っている。
【0049】
転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１６を含む。センスアンプ領域ＳＲ１及びＳＲ２は、例えば、データレジスタ１７及びセンスアンプモジュール１８を含む。周辺回路領域ＰＲ１及びＰＲ２は、シーケンサ１４などを含む。入出力領域ＩＯＲ２は、入出力回路１１に関連する回路を含む。センスアンプ領域ＳＲ１、転送領域ＸＲ１、及び周辺回路領域ＰＲ１は、この順に、Ｘ方向に並んでいる。周辺回路領域ＰＲ２、転送領域ＸＲ２、及びセンスアンプ領域ＳＲ２は、この順に、Ｘ方向に並んでいる。センスアンプ領域ＳＲ１、転送領域ＸＲ１、及び周辺回路領域ＰＲ１の組は、センスアンプ領域ＳＲ２、転送領域ＸＲ２、及び周辺回路領域ＰＲ２の組とＹ方向に隣り合っている。センスアンプ領域ＳＲ１及びＳＲ２は、離れて配置され、例えば、Ｘ方向に隣り合った部分を有しない。センスアンプ領域ＳＲ１は、周辺回路領域ＰＲ２と、転送領域ＸＲ２の一部とのそれぞれとＹ方向に隣り合っている。センスアンプ領域ＳＲ２は、周辺回路領域ＰＲ１と、転送領域ＸＲ１の一部とのそれぞれとＹ方向に隣り合っている。転送領域ＸＲ１及びＸＲ２は、Ｙ方向に隣り合った部分を有する。
【0050】
センスアンプ領域ＳＲ１と、周辺回路領域ＰＲ２と、転送領域ＸＲ１及びＸＲ２のそれぞれの一部とは、メモリ領域ＭＲ１とＺ方向に重なっている。センスアンプ領域ＳＲ２と、周辺回路領域ＰＲ１と、転送領域ＸＲ１及びＸＲ２のそれぞれの一部とは、メモリ領域ＭＲ２とＺ方向に重なっている。転送領域ＸＲ１及びＸＲ２のそれぞれの一部は、引出領域ＨＲとＺ方向に重なっている。入出力領域ＩＯＲ２は、入出力領域ＩＯＲ１とＺ方向に重なっている。メモリ領域ＭＲ１と転送領域ＸＲ１とが重なっている部分の面積は、メモリ領域ＭＲ１と転送領域ＸＲ２とが重なっている部分の面積よりも小さい。メモリ領域ＭＲ２と転送領域ＸＲ２とが重なっている部分の面積は、メモリ領域ＭＲ２と転送領域ＸＲ１とが重なっている部分の面積よりも小さい。また、転送領域ＸＲ１とメモリ領域ＭＲ１とが重なった領域のＸ方向における幅は、転送領域ＸＲ１とメモリ領域ＭＲ２とが重なった領域のＸ方向における幅よりも狭い。転送領域ＸＲ２とメモリ領域ＭＲ１とが重なった領域のＸ方向における幅は、転送領域ＸＲ２とメモリ領域ＭＲ２とが重なった領域のＸ方向における幅よりも広い。
【0051】
メモリ層２００は、ＣＭＯＳ層１００との接合面において、複数の接合パッドＢＰを有する。メモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、並びに入出力領域ＩＯＲ１のそれぞれは、少なくとも１つの接合パッドＢＰを含む。メモリ領域ＭＲ１及びＭＲ２の接合パッドＢＰは、例えば、ビット線ＢＬに接続される。引出領域ＨＲの接合パッドＢＰは、例えば、メモリ領域ＭＲ１及びＭＲ２に設けられた積層配線のいずれか（例えば、ワード線ＷＬ）に接続される。入出力領域ＩＯＲ１の接合パッドＢＰは、例えば、配線層３００を介してパッドＰＤに電気的に接続される。
【0052】
ＣＭＯＳ層１００は、メモリ層２００との接合面において、複数の接合パッドＢＰを有する。センスアンプ領域ＳＲ１及びＳＲ２、転送領域ＸＲ１及びＸＲ２、並びに入出力領域ＩＯＲ２のそれぞれは、少なくとも１つの接合パッドＢＰを含む。周辺回路領域ＰＲ１及びＰＲ２に、接合パッドＢＰが設けられてもよい。転送領域ＸＲ１及びＸＲ２の接合パッドＢＰは、例えば、ロウデコーダＲＤのトランジスタＴＲに接続される。センスアンプ領域ＳＲの接合パッドＢＰは、例えば、センスアンプユニットＳＡＵのトランジスタＴ９に接続される。入出力領域ＩＯＲ２の接合パッドＢＰは、例えば、入出力回路１１のトランジスタに接続される。
【0053】
ＣＭＯＳ層１００とメモリ層２００との接合面において、メモリ層２００に設けられた複数の接合パッドＢＰは、それぞれＣＭＯＳ層１００に設けられた複数の接合パッドＢＰと対向配置される。そして、メモリデバイス１において、対向配置された２つの接合パッドＢＰの組は、接合されている（図７の“接合”）。これにより、対向配置された２つの接合パッドＢＰの間が電気的に接続され、ＣＭＯＳ層１００及びメモリ層２００間の回路が電気的に接続される。なお、接合パッドＢＰは、接合金属と呼ばれてもよい。
【0054】
以上のように、メモリデバイス１のＣＭＯＳ層１００は、平面視において、引出領域ＨＲを介してＸ方向に２分割されて配置されたセンスアンプ領域ＳＲ１及びＳＲ２と、引出領域ＨＲと重なり且つＹ方向に２分割された転送領域ＸＲ１及びＸＲ２を備える。そして、センスアンプ領域ＳＲ１及びＳＲ２が、Ｙ方向にずれて配置され、転送領域ＸＲ１及びＸＲ２が、Ｘ方向にずれて配置される。すなわち、平面視において、２分割されたセンスアンプ領域ＳＲ及び転送領域ＸＲのそれぞれは、点対称状に配置される。具体的には、センスアンプ領域ＳＲ１及びＳＲ２は、平面視において、例えば、引出領域ＨＲの中央部分を基準として点対称状に配置される。転送領域ＸＲ１及びＸＲ２は、平面視において、例えば、引出領域ＨＲの中央部分を基準として点対称状に配置される。
【0055】
なお、メモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、転送領域ＸＲ１及びＸＲ２、センスアンプ領域ＳＲ１及びＳＲ２、周辺回路領域ＰＲ１及びＰＲ２の配置は、適宜変更され得る。入出力領域ＩＯＲと周辺回路領域ＰＲは、互いの領域をシェアしてもよい。
【0056】
＜１－３－３＞メモリ層２００の構造
次に、メモリ層２００の詳細な構造について説明する。なお、以下では、メモリセルアレイ１０が８つのブロックＢＬＫ０～ＢＬＫ７を備える場合を例示する。また、メモリ領域ＭＲ１及びＭＲ２間で共通の構造については、メモリ領域ＭＲの構造として説明する。
次に、メモリ層２００の詳細な構造について説明する。なお、以下では、メモリセルアレイ１０が８つのブロックＢＬＫ０～ＢＬＫ７を備える場合を例示する。また、メモリ領域ＭＲ１及びＭＲ２間で共通の構造については、メモリ領域ＭＲの構造として説明する。
【0057】
（１：メモリ層２００の平面レイアウト）
図８は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の平面レイアウトの一例を示す平面図である。図８は、メモリ領域ＭＲ１及びＭＲ２、並びに引出領域ＨＲを抽出して示している。図８に示すように、複数のブロックＢＬＫのそれぞれは、Ｘ方向に延伸して設けられる。複数のブロックＢＬＫは、Ｙ方向に並んでいる。メモリセルアレイ１０は、例えば、複数のスリットＳＬＴと、複数のスリットＳＨＥとを含む。
図８は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の平面レイアウトの一例を示す平面図である。図８は、メモリ領域ＭＲ１及びＭＲ２、並びに引出領域ＨＲを抽出して示している。図８に示すように、複数のブロックＢＬＫのそれぞれは、Ｘ方向に延伸して設けられる。複数のブロックＢＬＫは、Ｙ方向に並んでいる。メモリセルアレイ１０は、例えば、複数のスリットＳＬＴと、複数のスリットＳＨＥとを含む。
【0058】
各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲ１、引出領域ＨＲ、及びメモリ領域ＭＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。メモリセルアレイ１０では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。
【0059】
複数のスリットＳＨＥは、メモリ領域ＭＲ１においてＹ方向に並んだ複数のスリットＳＨＥと、メモリ領域ＭＲ２においてＹ方向に並んだ複数のスリットＳＨＥとを含む。各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲ１又はＭＲ２を横切っている。本例では、メモリ領域ＭＲ１及びＭＲ２のそれぞれにおいて、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。メモリセルアレイ１０では、隣り合うスリットＳＬＴ及びＳＨＥの組、又は隣り合う２つのスリットＳＨＥの組によって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
【0060】
また、引出領域ＨＲは、Ｘ方向に２分割されて配置されたサブ引出領域ＳＨＲ１及びＳＨＲ２を含む。サブ引出領域ＳＨＲ１は、メモリ領域ＭＲ１と隣り合っている。サブ引出領域ＳＨＲ２は、メモリ領域ＭＲ２と隣り合っている。各ブロックＢＬＫの積層配線は、例えば、サブ引出領域ＳＨＲ１又はＳＨＲ２に配置されたコンタクトを介して、ロウデコーダモジュール１６に接続される。以下では、ブロックＢＬＫ（ｉ＊４）及びＢＬＫ（ｉ＊４＋３）（“ｉ”は０以上の整数）のそれぞれの積層配線が、サブ引出領域ＳＨＲ１に設けられたコンタクトに接続され、ブロックＢＬＫ（ｉ＊４＋１）及びＢＬＫ（ｉ＊４＋２）のそれぞれの積層配線が、サブ引出領域ＳＨＲ２に設けられたコンタクトに接続される場合について説明する。この場合、引出領域ＨＲでは、ブロックＢＬＫ０～ＢＬＫ３に対応する部分の構造が、Ｙ方向に繰り返し配置される。
【0061】
なお、メモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。
【0062】
（２：メモリ領域ＭＲの平面レイアウト）
図９は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００のメモリ領域ＭＲにおける平面レイアウトの一例を示す平面図である。図９は、１つのブロックＢＬＫ（ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図９に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。
図９は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００のメモリ領域ＭＲにおける平面レイアウトの一例を示す平面図である。図９は、１つのブロックＢＬＫ（ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図９に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。
【0063】
各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なって配置される。
【0064】
各ビット線ＢＬは、Ｙ方向に延伸して設けられた部分を有する。複数のビット線ＢＬは、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なって配置されている。メモリピラーＭＰは、重なって配置された複数のビット線ＢＬのうち１つのビット線ＢＬに、コンタクトＣＶを介して電気的に接続される。なお、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略され得る。
【0065】
なお、メモリ領域ＭＲにおける平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるメモリピラーＭＰやスリットＳＨＥなどの数及び配置は、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0066】
（３：メモリ領域ＭＲの断面構造）
図１０は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００のメモリ領域ＭＲにおける断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。図１０は、第１基板Ｗ１と接合される前の第２基板Ｗ２に形成されたメモリセルアレイ１０の構造の一例を示し、第２基板Ｗ２を基準とした座標軸を表示している。図１０に示すように、メモリ層２００は、メモリ領域ＭＲにおいて、例えば、導電体層２０～２６、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。
図１０は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００のメモリ領域ＭＲにおける断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。図１０は、第１基板Ｗ１と接合される前の第２基板Ｗ２に形成されたメモリセルアレイ１０の構造の一例を示し、第２基板Ｗ２を基準とした座標軸を表示している。図１０に示すように、メモリ層２００は、メモリ領域ＭＲにおいて、例えば、導電体層２０～２６、絶縁体層３０～３５、及びコンタクトＶ０及びＶ１を含む。
【0067】
導電体層２０は、第２基板Ｗ２上に設けられる。導電体層２０上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２１及び絶縁体層３１が交互に設けられる。最上層の導電体層２２上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２３が設けられる。導電体層２３上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２４が設けられる。導電体層２４上に、コンタクトＶ０が設けられる。コンタクトＶ０上に、導電体層２５が設けられる。導電体層２５上に、コンタクトＶ１が設けられる。コンタクトＶ１上に、導電体層２６が設けられる。コンタクトＶ０、導電体層２５及びコンタクトＶ１は、絶縁体層３４によって覆われている。絶縁体層３４は複数の絶縁体層により構成され得る。絶縁体層３４上に、絶縁体層３５が設けられる。以下では、導電体層２４及び２５が設けられた高さの層のことを、それぞれ配線層Ｍ０及びＭ１と呼ぶ。導電体層２６及び絶縁体層３５が設けられた高さの層のことを、“接合層Ｂ１”と呼ぶ。
【0068】
導電体層２１、２２、及び２３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２４は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層２０、２１及び２３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤとして使用される。複数の導電体層２２は、下方から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２４は、ビット線ＢＬとして使用される。コンタクトＶ０及びＶ１は、柱状に設けられる。導電体層２４と２５との間は、コンタクトＶ０を介して接続される。導電体層２５と導電体層２６との間は、コンタクトＶ１を介して接続される。導電体層２６は、接合層Ｂ１に含まれ、第１基板Ｗ１と第２基板Ｗ２との接合に使用される接合パッドＢＰに対応する。導電体層２６は、例えば、銅を含む。
【0069】
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有し、絶縁体層３０～３２、及び導電体層２１～２３を分断している。各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３０～３２、及び導電体層２１～２３を貫通している。各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層４１は、コア部材４０を覆っている。半導体層４１の下部は、導電体層２０に接している。積層膜４２は、半導体層４１の側面を覆っている。半導体層４１の上に、コンタクトＣＶが設けられる。半導体層４１と導電体層２４との間は、コンタクトＣＶを介して接続される。
【0070】
なお、図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。メモリピラーＭＰと導電体層２１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２３とが交差した部分は、選択トランジスタＳＴ１として機能する。
【0071】
（４：メモリピラーＭＰの断面構造）
図１１は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００に含まれたメモリピラーＭＰの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図である。図１１は、メモリピラーＭＰと導電体層２２とを含み且つソース線ＳＬの表面と平行な断面を表示している。図１１に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
図１１は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００に含まれたメモリピラーＭＰの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図である。図１１は、メモリピラーＭＰと導電体層２２とを含み且つソース線ＳＬの表面と平行な断面を表示している。図１１に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
【0072】
コア部材４０は、例えば、メモリピラーＭＰの中央部分に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２２は、ブロック絶縁膜４５の側面を囲っている。半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば、酸化シリコンを含む。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、窒化シリコンを含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。
【0073】
（５：引出領域ＨＲの平面レイアウト）
図１２は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の引出領域ＨＲにおける平面レイアウトの一例を示す平面図である。図１２は、ブロックＢＬＫ１に対応し、且つ引出領域ＨＲのうちサブ引出領域ＳＨＲ２に対応する部分と、メモリ領域ＭＲ２の一部とを抽出して示している。図１２に示すように、サブ引出領域ＳＨＲ２において、ブロックＢＬＫ１の選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれの端部は、テラス部分を有する。また、メモリ層２００は、引出領域ＨＲにおいて、複数のコンタクトＣＣを含む。
図１２は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の引出領域ＨＲにおける平面レイアウトの一例を示す平面図である。図１２は、ブロックＢＬＫ１に対応し、且つ引出領域ＨＲのうちサブ引出領域ＳＨＲ２に対応する部分と、メモリ領域ＭＲ２の一部とを抽出して示している。図１２に示すように、サブ引出領域ＳＨＲ２において、ブロックＢＬＫ１の選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれの端部は、テラス部分を有する。また、メモリ層２００は、引出領域ＨＲにおいて、複数のコンタクトＣＣを含む。
【0074】
テラス部分は、積層配線のうち上層の配線層（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。言い換えると、引出領域ＨＲでは、段差が、選択ゲート線ＳＧＳとワード線ＷＬ０との間と、ワード線ＷＬ０とワード線ＷＬ１との間と、…、ワード線ＷＬ６とワード線ＷＬ７との間と、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間とのそれぞれに形成される。メモリ領域ＭＲ１及びＭＲ２の選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７は、引出領域ＨＲ内のハイウェイ部分ＨＷを介して連続的に設けられている。ハイウェイ部分ＨＷは、スリットＳＬＴに沿ってメモリ領域ＭＲ１及びＭＲ２間で連続的に設けられた導電体層の部分に対応する。
【0075】
コンタクトＣＣは、ロウデコーダモジュール１６と積層配線との間の接続に使用される導電体である。ブロックＢＬＫ２に対応付けられた複数のコンタクトＣＣは、サブ引出領域ＳＨＲ２に設けられた選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分にそれぞれ接続される。メモリ領域ＭＲ１内の選択ゲート線ＳＧＤとメモリ領域ＭＲ２内の選択ゲート線ＳＧＤとは、同じストリングユニットＳＵに対応付けられている場合、例えば、コンタクトＣＣと配線層Ｍ１とを介して短絡される。
【0076】
なお、本例において、サブ引出領域ＳＨＲ１とブロックＢＬＫ０とが重なる部分のレイアウトは、サブ引出領域ＳＨＲ２とブロックＢＬＫ１とが重なる部分のレイアウトをＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。また、引出領域ＨＲとブロックＢＬＫ２及びＢＬＫ３とが重なる部分のレイアウトは、引出領域ＨＲとブロックＢＬＫ０及びＢＬＫ１とが重なる部分のレイアウトをＹ方向に反転させたレイアウトと同様である。これに限定されず、引出領域ＨＲの平面レイアウトは、適宜変更され得る。
【0077】
（６：引出領域ＨＲの断面構造）
図１３は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の引出領域ＨＲにおける断面構造の一例を示す、図１２のＸＩＩ－ＸＩＩＩ線に沿った断面図である。図１３は、第１基板Ｗ１と接合される前の第２基板Ｗ２に形成されたメモリセルアレイ１０の構造の一例を示し、第２基板Ｗ２を基準とした座標軸を表示している。図１３に示すように、メモリ層２００は、サブ引出領域ＳＨＲ２において、例えば、複数のコンタクトＣＣと、複数のコンタクトＶ０及びＶ１と、複数の導電体層２７、２８及び２９とを含む。サブ引出領域ＳＨＲ２において、導電体層２１～２３のそれぞれの端部は、階段状に設けられ、絶縁体層３３によって覆われている。絶縁体層３４及び３５は、サブ引出領域ＳＨＲ２にもメモリ領域ＭＲと同様に設けられている。
図１３は、第１実施形態に係るメモリデバイス１が備えるメモリ層２００の引出領域ＨＲにおける断面構造の一例を示す、図１２のＸＩＩ－ＸＩＩＩ線に沿った断面図である。図１３は、第１基板Ｗ１と接合される前の第２基板Ｗ２に形成されたメモリセルアレイ１０の構造の一例を示し、第２基板Ｗ２を基準とした座標軸を表示している。図１３に示すように、メモリ層２００は、サブ引出領域ＳＨＲ２において、例えば、複数のコンタクトＣＣと、複数のコンタクトＶ０及びＶ１と、複数の導電体層２７、２８及び２９とを含む。サブ引出領域ＳＨＲ２において、導電体層２１～２３のそれぞれの端部は、階段状に設けられ、絶縁体層３３によって覆われている。絶縁体層３４及び３５は、サブ引出領域ＳＨＲ２にもメモリ領域ＭＲと同様に設けられている。
【0078】
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分上に、それぞれ設けられる。各コンタクトＣＣは、絶縁体層３３を貫通している。複数のコンタクトＣＣのそれぞれの上に、１つの導電体層２７が設けられる。導電体層２７は、配線層Ｍ０に含まれる。各導電体層２７上に、コンタクトＶ０が設けられる。図１３には、複数のコンタクトＶ０のうち選択ゲート線ＳＧＳに対応するコンタクトＶ０のみが示されている。コンタクトＶ０上に、導電体層２８が設けられる。導電体層２８は、配線層Ｍ１に含まれる。導電体層２８上に、コンタクトＶ１が設けられる。導電体層２７及び２８と複数のコンタクトＶ０及びＶ１とは、絶縁体層３４によって覆われている。コンタクトＶ１上に、導電体層２９が設けられる。導電体層２９は、絶縁体層３５を貫通している。導電体層２９は、接合層Ｂ１に含まれ、第１基板Ｗ１と第２基板Ｗ２との接合に使用される接合パッドＢＰに対応する。
【0079】
導電体層２７、２８及び２９とコンタクトＣＣ、Ｖ０及びＶ１との組は、導電体層２１～２３のいずれかと、ロウデコーダモジュール１６との間を接続するための配線及びコンタクトに対応する。図示が省略されているが、導電体層２２及び２３のそれぞれも同様に、対応付けられた導電体層２７、２８及び２９とコンタクトＣＣ、Ｖ０及びＶ１との組を介して、ロウデコーダモジュール１６に接続される。
【0080】
＜１－３－４＞メモリデバイス１の断面構造
図１４は、第１実施形態に係るメモリデバイス１の断面構造の一例を示す断面図である。図１４は、メモリデバイス１におけるメモリ領域ＭＲ２とサブ引出領域ＳＨＲ２とを含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。また、図１４は、センスアンプ領域ＳＲ内のトランジスタＴ９に対応する構成と、転送領域ＸＲ２内のトランジスタＴＲ１に対応する構成とを抽出して示している。図１４に示すように、メモリデバイス１は、メモリ層２００に対応して、図１０に示されたメモリ層２００の構造が上下に反転した構造と、図１３に示されたサブ引出領域ＳＨＲ２の構造が上下に反転した構造とを有する。第１基板Ｗ１は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。ＣＭＯＳ層１００は、例えば、絶縁体層５０及び５１、導電体層ＧＣ及び５２～５９、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。
図１４は、第１実施形態に係るメモリデバイス１の断面構造の一例を示す断面図である。図１４は、メモリデバイス１におけるメモリ領域ＭＲ２とサブ引出領域ＳＨＲ２とを含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。また、図１４は、センスアンプ領域ＳＲ内のトランジスタＴ９に対応する構成と、転送領域ＸＲ２内のトランジスタＴＲ１に対応する構成とを抽出して示している。図１４に示すように、メモリデバイス１は、メモリ層２００に対応して、図１０に示されたメモリ層２００の構造が上下に反転した構造と、図１３に示されたサブ引出領域ＳＨＲ２の構造が上下に反転した構造とを有する。第１基板Ｗ１は、図示が省略された複数のウェル領域を含む。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。ＣＭＯＳ層１００は、例えば、絶縁体層５０及び５１、導電体層ＧＣ及び５２～５９、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。
【0081】
絶縁体層５０は、第１基板Ｗ１上に設けられる。絶縁体層５０は、第１基板Ｗ１上に設けられた回路を覆っている。絶縁体層５０は、複数の絶縁体層により構成され得る。また、絶縁体層５０は、下方から順に、配線層Ｄ０、Ｄ１、及びＤ２を含む。配線層Ｄ０、Ｄ１、及びＤ２のそれぞれには、ＣＭＯＳ層１００の配線が設けられる。絶縁体層５１は、絶縁体層５０上に設けられる。絶縁体層５１は、絶縁体層３５に接している。絶縁体層５１及び３５の境界部分が、第１基板Ｗ１と第２基板Ｗ２との接合面に対応する。絶縁体層５１は、例えば、シリコン酸化膜である。以下では、絶縁体層５１が設けられた高さの層のことを、“接合層Ｂ２”と呼ぶ。
【0082】
導電体層ＧＣは、第１基板Ｗ１上のゲート絶縁膜上に設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣは、例えば、トランジスタＴ９のゲート電極として使用される。転送領域ＸＲ２内の導電体層ＧＣは、例えば、トランジスタＴＲ１のゲート電極として使用される。コンタクトＣ０は、各導電体層ＧＣ上に設けられる。センスアンプ領域ＳＲに含まれた２つのコンタクトＣＳは、第１基板Ｗ１に設けられた２つの不純物拡散領域（図示せず）に接続される。例えば、図示されたセンスアンプ領域ＳＲ２の２つの不純物拡散領域は、トランジスタＴ８のソース端及びドレイン端にそれぞれ対応する。同様に、転送領域ＸＲ２に含まれた２つのコンタクトＣＳは、第１基板Ｗ１に設けられた２つの不純物拡散領域（図示せず）に接続される。例えば、図示された転送領域ＸＲ２の２つの不純物拡散領域は、トランジスタＴＲ１のソース端及びドレイン端にそれぞれ対応する。
【0083】
センスアンプ領域ＳＲ２内のコンタクトＣＳ及びＣ０のそれぞれの上に、導電体層５２が設けられる。導電体層５２は、配線層Ｄ０に含まれる。導電体層５２上に、コンタクトＣ１を介して導電体層５３が設けられる。導電体層５３は、配線層Ｄ１に含まれる。導電体層５３上に、コンタクトＣ２を介して導電体層５４が設けられる。導電体層５４は、配線層Ｄ２に含まれる。導電体層５４上に、コンタクトＣ３を介して導電体層５５が設けられる。導電体層５５は、接合層Ｂ２に含まれ、第１基板Ｗ１と第２基板Ｗ２との接合に使用される接合パッドＢＰに対応する。導電体層５５は、例えば、銅を含む。導電体層５５上に、対向配置された導電体層２６が接している。これにより、導電体層２４（ビット線ＢＬ）が、第１基板Ｗ１上に設けられたトランジスタＴ９に電気的に接続される。その他の導電体層２４も同様に、導電体層５２～５５並びにコンタクトＣＳ及びＣ１～Ｃ３などを介して、第１基板Ｗ１上に設けられたトランジスタに接続される。また、配線層Ｍ１内の各導電体層２５は、対応付けられたビット線ＢＬとトランジスタＴ９との位置関係に応じて、Ｘ方向に延伸して設けられた部分を有し得る。以下では、導電体層２５のことを、“交差ビット線ＣＢＬ（Crossed bit line）”とも呼ぶ。
【0084】
転送領域ＸＲ２内のコンタクトＣＳ及びＣ０のそれぞれの上に、導電体層５６が設けられる。導電体層５６は、配線層Ｄ０に含まれる。導電体層５６上に、コンタクトＣ１を介して導電体層５７が設けられる。導電体層５７は、配線層Ｄ１に含まれる。導電体層５７上に、コンタクトＣ２を介して導電体層５８が設けられる。導電体層５８は、配線層Ｄ２に含まれる。導電体層５８上に、コンタクトＣ３を介して導電体層５９が設けられる。導電体層５９は、接合層Ｂ２に含まれ、第１基板Ｗ１と第２基板Ｗ２との接合に使用される接合パッドＢＰに対応する。導電体層５９は、例えば、銅を含む。導電体層５９上に、対向配置された導電体層２９が接している。これにより、導電体層２３（ワード線ＷＬ０）が、第１基板Ｗ１上に設けられたトランジスタＴＲ１に電気的に接続される。その他の導電体層２１～２３も同様に、導電体層５６～５９並びにコンタクトＣＳ及びＣ１～Ｃ３などを介して、第１基板Ｗ１上に設けられたトランジスタに接続される。また、例えば、配線層Ｄ１内の各導電体層５７は、対応付けられた積層配線（例えば、ワード線ＷＬ）とトランジスタＴＲとの位置関係に応じて、Ｘ方向に延伸して設けられた部分を有し得る。
【0085】
第２基板Ｗ２上には、絶縁体層７０が設けられる。絶縁体層７０は、配線層３００に含まれる。配線層３００は、ＣＭＯＳ層１００及びメモリ層２００のいずれかに含まれた回路に接続される導電体層を含む。当該導電体層は、例えば、絶縁体層７０を貫通して設けられたパッドＰＤに接続される（図示せず）。
【0086】
＜１－３－５＞メモリセルアレイ１０とＣＭＯＳ回路とを接続する配線のレイアウト
図１５は、第１実施形態に係るメモリデバイス１におけるメモリセルアレイ１０とＣＭＯＳ回路とを接続する配線のレイアウトの一例を示す模式図である。図１５の（Ａ）は、センスアンプ領域ＳＲ１及び転送領域ＸＲ１を含み且つＸＺ平面に沿った断面における配線のレイアウトを示している。図１５の（Ｂ）は、センスアンプ領域ＳＲ２及び転送領域ＸＲ２を含み且つＸＺ平面に沿った断面における配線のレイアウトを示している。
図１５は、第１実施形態に係るメモリデバイス１におけるメモリセルアレイ１０とＣＭＯＳ回路とを接続する配線のレイアウトの一例を示す模式図である。図１５の（Ａ）は、センスアンプ領域ＳＲ１及び転送領域ＸＲ１を含み且つＸＺ平面に沿った断面における配線のレイアウトを示している。図１５の（Ｂ）は、センスアンプ領域ＳＲ２及び転送領域ＸＲ２を含み且つＸＺ平面に沿った断面における配線のレイアウトを示している。
【0087】
図１５の（Ａ）に示すように、センスアンプ領域ＳＲ１のＸ方向における幅は、メモリ領域ＭＲ１のＸ方向における幅よりも狭い。センスアンプ領域ＳＲ１及び転送領域ＸＲ１を含む断面において、センスアンプ領域ＳＲ１の上方のメモリピラーＭＰに接続されたビット線ＢＬは、Ｘ方向に延伸した配線（交差ビット線ＣＢＬ）を介して、センスアンプ領域ＳＲ１内のセンスアンプユニットＳＡＵに接続される。メモリ領域ＭＲ１内の交差ビット線ＣＢＬの長さは、対応付けられたセンスアンプユニットＳＡＵとメモリピラーＭＰとの位置関係に応じて設計される。また、メモリ領域ＭＲ１内の一部の交差ビット線ＣＢＬのＸ方向に延伸した部分の長さは、転送領域ＸＲ１とのＺ方向の重なり幅に応じて長く設計される。以下では、交差ビット線ＣＢＬのレイアウトに利用され、メモリ領域ＭＲと転送領域ＸＲとの重なった部分のＸ方向における長さのことを、“ＣＢＬ長”とも呼ぶ。
【0088】
転送領域ＸＲ１のＸ方向における幅は、引出領域ＨＲのＸ方向における幅よりも広い。センスアンプ領域ＳＲ１及び転送領域ＸＲ１を含む断面において、引出領域ＨＲ内のコンタクトＣＣに接続されたワード線ＷＬなどは、Ｘ方向に延伸した配線（例えば、導電体層３７）を介して、対応付けられたロウデコーダＲＤに接続される。メモリ領域ＭＲ１内の導電体層３７の長さは、対応付けられたコンタクトＣＣとロウデコーダＲＤとの位置関係に応じて設計される。
【0089】
図１５の（Ｂ）に示すように、センスアンプ領域ＳＲ２のＸ方向における幅は、メモリ領域ＭＲ２のＸ方向における幅よりも狭い。センスアンプ領域ＳＲ２及び転送領域ＸＲ２を含む断面において、センスアンプ領域ＳＲ２の上方のメモリピラーＭＰに接続されたビット線ＢＬは、交差ビット線ＣＢＬを介して、センスアンプ領域ＳＲ２内のセンスアンプユニットＳＡＵに接続される。メモリ領域ＭＲ２内の交差ビット線ＣＢＬの長さは、対応付けられたセンスアンプユニットＳＡＵとメモリピラーＭＰとの位置関係に応じて設計される。また、メモリ領域ＭＲ２内の一部の交差ビット線ＣＢＬのＸ方向に延伸した部分の長さは、転送領域ＸＲ２とのＺ方向の重なり幅に応じて長く設計される。メモリ領域ＭＲ２におけるＣＢＬ長は、例えば、メモリ領域ＭＲ１におけるＣＢＬ長と同じである。
【0090】
転送領域ＸＲ２のＸ方向における幅は、引出領域ＨＲのＸ方向における幅よりも広い。センスアンプ領域ＳＲ２及び転送領域ＸＲ２を含む断面において、引出領域ＨＲ内のコンタクトＣＣに接続されたワード線ＷＬなどは、Ｘ方向に延伸した配線（例えば、導電体層３７）を介して、対応付けられたロウデコーダＲＤに接続される。メモリ領域ＭＲ２内の導電体層３７の長さは、対応付けられたコンタクトＣＣとロウデコーダＲＤとの位置関係に応じて設計される。
【0091】
なお、ＣＭＯＳ層１００に設けられる配線層及びコンタクトの数は、任意の数に設計され得る。以上で説明されたビット線ＢＬとロウデコーダＲＤとを接続する経路と、ワード線ＷＬとセンスアンプユニットＳＡＵとを接続する経路とは、あくまで一例である。交差ビット線ＣＢＬは、接合面に対してＣＭＯＳ層１００側に設けられても良い。交差ビット線ＣＢＬは、導電体層２５以外の導電体層であってもよい。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかとロウデコーダＲＤとの間の接続に使用され且つＸ方向に延伸する配線（例えば、導電体層３７）は、接合面に対してメモリ層２００側に設けられても良い。メモリ層２００の回路とＣＭＯＳ層１００内の回路とを接続する為の配線のレイアウトは、適宜変更され得る。
【0092】
（１：ロウデコーダモジュール１６の接続に使用される配線のレイアウト）
図１６は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６のレイアウトの一例を示す平面図である。図１６は、ロウデコーダモジュール１６が８つのブロックＢＬＫ０～ＢＬＫ７に対応付けられた８つのロウデコーダＲＤ８を有する場合を例示している。図１６に示すように、本例では、ロウデコーダＲＤ０～ＲＤ３が転送領域ＸＲ１に配置され、ロウデコーダＲＤ４～ＲＤ７が転送領域ＸＲ２に配置されている。
図１６は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６のレイアウトの一例を示す平面図である。図１６は、ロウデコーダモジュール１６が８つのブロックＢＬＫ０～ＢＬＫ７に対応付けられた８つのロウデコーダＲＤ８を有する場合を例示している。図１６に示すように、本例では、ロウデコーダＲＤ０～ＲＤ３が転送領域ＸＲ１に配置され、ロウデコーダＲＤ４～ＲＤ７が転送領域ＸＲ２に配置されている。
【0093】
各ロウデコーダＲＤは、Ｘ方向に沿って延伸した領域に設けられている。転送領域ＸＲ１において、ロウデコーダＲＤ０～ＲＤ３は、Ｙ方向に並んでいる。転送領域ＸＲ２において、ロウデコーダＲＤ４～ＲＤ７は、Ｙ方向に並んでいる。各ブロックＢＬＫのＹ方向における幅は、例えば、ロウデコーダＲＤのＹ方向における幅と略同じである。各転送領域ＸＲでは、Ｘ方向に並ぶ複数のロウデコーダＲＤの組が、Ｙ方向に配列されてもよい。この場合、各ブロックＢＬＫのＹ方向における幅は、例えば、Ｘ方向に並ぶ複数のロウデコーダＲＤの組のＹ方向の幅と略同じになるように設計される。
【0094】
図１７は、第１実施形態に係るメモリデバイス１における積層配線とロウデコーダモジュール１６との接続に使用される接合パッドＢＰの配置の一例を示す平面図である。図１７は、ブロックＢＬＫ０～ＢＬＫ３と引出領域ＨＲとが重なる領域におけるコンタクトＣＣ、導電体層２８、及び接合層Ｂ１の接合パッドＢＰの配置を示している。図１７に示すように、複数の接合パッドＢＰは、サブ引出領域ＳＨＲ１及びＳＨＲ２のそれぞれにおいて、各ブロックＢＬＫと重なるように配置される。そして、各コンタクトＣＣは、対応付けられたブロックＢＬＫの上方、又は対応付けられたブロックＢＬＫと隣り合うブロックＢＬＫと重なるように配置された接合パッドＢＰに接続される。各導電体層２８は、対応付けられたコンタクトＣＣ及び接合パッドＢＰの配置に応じて、Ｙ方向に延伸して設けられた部分を有する。
【0095】
具体的には、サブ引出領域ＳＨＲ１内でブロックＢＬＫ０に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ１とブロックＢＬＫ０とが重なる領域と、サブ引出領域ＳＨＲ１とブロックＢＬＫ１とが重なる領域とのいずれかに配置された接合パッドＢＰに接続される。サブ引出領域ＳＨＲ２内でブロックＢＬＫ１に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ２とブロックＢＬＫ０とが重なる領域と、サブ引出領域ＳＨＲ２とブロックＢＬＫ１とが重なる領域とのいずれかに配置された接合パッドＢＰに接続される。サブ引出領域ＳＨＲ２内でブロックＢＬＫ２に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ２とブロックＢＬＫ２とが重なる領域と、サブ引出領域ＳＨＲ２とブロックＢＬＫ３とが重なる領域とのいずれかに配置された接合パッドＢＰに接続される。サブ引出領域ＳＨＲ１内でブロックＢＬＫ３に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ１とブロックＢＬＫ２とが重なる領域と、サブ引出領域ＳＨＲ１とブロックＢＬＫ３とが重なる領域とのいずれかに配置された接合パッドＢＰに接続される。
【0096】
（２：センスアンプモジュール１８の接続に使用される配線のレイアウト）
図１８は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１８のレイアウトの一例を示す平面図である。図１８に示すように、センスアンプ領域ＳＲ１及びＳＲ２のそれぞれでは、例えば、Ｙ方向に並んだ９個のセンスアンプユニットＳＡＵの組が、Ｘ方向に並んでいる。以下では、センスアンプ領域ＳＲにおいてＹ方向に並んだセンスアンプユニットＳＡＵの組のことを、“センスアンプグループＳＡＧ”と呼ぶ。
図１８は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１８のレイアウトの一例を示す平面図である。図１８に示すように、センスアンプ領域ＳＲ１及びＳＲ２のそれぞれでは、例えば、Ｙ方向に並んだ９個のセンスアンプユニットＳＡＵの組が、Ｘ方向に並んでいる。以下では、センスアンプ領域ＳＲにおいてＹ方向に並んだセンスアンプユニットＳＡＵの組のことを、“センスアンプグループＳＡＧ”と呼ぶ。
【0097】
各センスアンプグループＳＡＧが形成される領域のＸ方向における長さは、例えば、８本のビット線ＢＬが設けられる長さ（図１８の“８ＢＬ”）と略同じになるように設計される。センスアンプ領域ＳＲ１において、各センスアンプグループＳＡＧが形成される領域のＹ方向における長さ（図１８の“９ＳＡＵ”）は、転送領域ＸＲ１のＹ方向における長さよりも短い。センスアンプ領域ＳＲ２において、各センスアンプグループＳＡＧが形成される領域のＹ方向における長さは、転送領域ＸＲ２のＹ方向における長さよりも短い。
【0098】
センスアンプ領域ＳＲ１内で転送領域ＸＲ１と最も近いセンスアンプグループＳＡＧは、Ｘ方向に延伸して設けられた交差ビット線ＣＢＬを介して、転送領域ＸＲ１とＺ方向に重なる領域に形成されたビット線ＢＬと接続される。センスアンプ領域ＳＲ２内で転送領域ＸＲ２と最も近いセンスアンプグループＳＡＧは、Ｘ方向に延伸して設けられた交差ビット線ＣＢＬを介して、転送領域ＸＲ２とＺ方向に重なる領域に形成されたビット線ＢＬと接続される。
【0099】
各センスアンプグループＳＡＧに含まれるセンスアンプユニットＳＡＵの数は、任意の数に変更され得る。メモリデバイス１では、センスアンプグループＳＡＧのＹ方向における長さが、各転送領域ＸＲのＹ方向における長さよりも短く設計されていればよい。また、各センスアンプグループＳＡＧが形成される領域のＸ方向における長さは、センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵの数よりも少ない本数のビット線ＢＬがＸ方向に並んだ場合のＸ方向における長さ以下に設計されていればよい。
【0100】
言い換えると、１つのセンスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵの個数は、ビット線ＢＬのピッチに基づいて設計される。そして、メモリデバイス１では、センスアンプユニットＳＡＵのＸ方向における長さの基準とされるビット線ＢＬの本数が、１つのセンスアンプグループＳＡＧに接続されるビット線ＢＬの本数よりも少ない。つまり、メモリデバイス１では、少なくともセンスアンプユニットＳＡＵのＸ方向における長さが、センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵの数よりも少ない本数のビット線ＢＬのピッチに基づいて設計されていればよい。
【0101】
図１９は、第１実施形態に係るメモリデバイス１におけるビット線ＢＬとセンスアンプモジュール１８との接続に使用される接合パッドＢＰの配置の一例を示す平面図である。図１９は、ビット線ＢＬ、交差ビット線ＣＢＬ、接合パッドＢＰの一部の配置と、引出領域ＨＲ、メモリ領域ＭＲ２、センスアンプ領域ＳＲ２、及び転送領域ＸＲ２との位置関係を適宜省略して示している。図１９に示すように、複数のビット線ＢＬが、Ｘ方向に並んでいる。所定の数の交差ビット線ＣＢＬは、Ｙ方向に並んでいる。Ｙ方向に並んでいる所定の数の交差ビット線ＣＢＬは、Ｘ方向にずれて配置されている。各交差ビット線ＣＢＬは、例えば、コンタクトＣＶを介して、対応付けられたビット線ＢＬに電気的に接続される。そして、所定の数の交差ビット線ＣＢＬの複数組が、Ｘ方向に並んでいる。
【0102】
メモリ領域ＭＲ２と引出領域ＨＲとの境界（図１９の“アレイ端”）の最も近くに配置されたビット線ＢＬは、少なくともアレイ端からセンスアンプ領域ＳＲ２内まで延伸して設けられた交差ビット線ＣＢＬを介して、対応付けられた接合パッドＢＰに接続される。転送領域ＸＲ２と重なっているビット線ＢＬには、少なくとも転送領域ＸＲ２及びセンスアンプ領域ＳＲ２の境界（図１９の“センスアンプ端”）を跨ぐように設けられた交差ビット線ＣＢＬが接続される。メモリ領域ＭＲ１に対応付けられた複数の交差ビット線ＣＢＬの配置は、例えば、メモリ領域ＭＲ２に対応付けられた複数の交差ビット線ＣＢＬの配置をＸ方向に反転された配置と同様である。
【0103】
なお、Ｙ方向に並ぶ所定の数の交差ビット線ＣＢＬの本数は、例えば、センスアンプグループＳＡＧが形成される領域のＸ方向における長さに対応付けられたビット線ＢＬの本数（本例では、“８ＢＬ”）よりも多くなるように設計される。また、交差ビット線ＣＢＬのＹ方向のピッチは、例えば、（１）センスアンプグループＳＡＧが形成される領域のＹ方向の長さを、（２）センスアンプグループＳＡＧが形成される領域内の交差ビット線ＣＢＬの本数で割った数値に基づいて設計される。（１）／（２）の計算結果は、ＣＢＬ長が短くなるほど大きくなり、ＣＢＬ長が短くなるほど小さくなる。
【0104】
＜１－４＞第１実施形態の効果
以上で説明された第１実施形態に係るメモリデバイス１に依れば、メモリデバイス１の製造コストを抑制することが出来る。以下に、第１実施形態の効果の詳細について比較例を用いて説明する。
以上で説明された第１実施形態に係るメモリデバイス１に依れば、メモリデバイス１の製造コストを抑制することが出来る。以下に、第１実施形態の効果の詳細について比較例を用いて説明する。
【0105】
メモリデバイスは、大まかにメモリセルアレイ１０とＣＭＯＳ回路とに分類される。メモリデバイスのビットコストを抑制するためには、メモリデバイスのチップ面積のうちメモリセルアレイ１０に対応する領域の占める割合（セル占有率）を拡大することが好ましい。これに対して、接合構造を有するメモリデバイスが知られている。接合構造は、メモリセルアレイ１０が形成される基板と、ＣＭＯＳ回路が形成される基板とが分離され、これらの基板が接合された構造である。接合構造は、メモリセルアレイ１０とＣＭＯＳ回路とを重ねることができるため、セル占有率を大きくすることができる。
【0106】
そして、接合構造を有するメモリデバイスにおいて、交差ビット線ＣＢＬを利用した構造（ＣＢＬアーキテクチャー）が考えられている。ＣＢＬアーキテクチャーでは、ビット線ＢＬとセンスアンプユニットＳＡＵとの接続に、ビット線ＢＬと直交する交差ビット線ＣＢＬが使用される。これにより、センスアンプモジュール１８とロウデコーダモジュール１６の一部とが、メモリセルアレイ１０と重なるように配置され得る。その結果、ＣＢＬアーキテクチャーは、メモリセルアレイ１０と階段構造との下に、センスアンプユニットＳＡＵやロウデコーダＲＤを効率よく配置することができる。
【0107】
一方で、メモリセルが積層された構造を有するメモリデバイスでは、メモリセルの積層数の増大に伴いロウデコーダＲＤの数が増加する。そして、ロウデコーダＲＤの数の増加に伴う転送領域ＸＲの面積の増大は、階段構造が形成される引出領域ＨＲの面積の増大よりも大きい場合がある。さらに、デザインルール縮小が進行すると、センスアンプグループＳＡＧの高さ（センスアンプグループＳＡＧが形成された領域のＸ方向における長さ）が低く（短く）なる傾向がある。つまり、メモリセルの積層数の増大とデザインルール縮小は、交差ビット線ＣＢＬの配線ピッチの縮小の要因となり得る。
【0108】
図２０は、第１比較例に係るメモリデバイス１Ｘにおける回路配置の一例を示す模式図である。メモリデバイス１Ｘは、メモリデバイス１に対して回路配置のみが異なる構成を有する。図２０に示すように、メモリデバイス１Ｘは、メモリデバイス１と同様に、Ｘ方向に２分割されたセンスアンプが、矩形の領域に設けられたロウデコーダを挟むように配置される。そして、ロウデコーダ上に、最小ピッチで階段構造が設けられている。この場合、ロウデコーダの面積に対して階段構造の面積が小さくなり、ＣＢＬ長が長くなる。この場合、交差ビット線ＣＢＬの配線ピッチが縮小される必要性がある。配線ピッチの縮小は、液浸露光装置の利用やマルチパターニング技術の利用など、高コストな半導体製造工程が利用される。従って、メモリデバイス１Ｘでは、製造コストが上昇し得る。
【0109】
図２１は、第２比較例に係るメモリデバイス１Ｙおける回路配置の一例を示す模式図である。メモリデバイス１Ｙは、メモリデバイス１Ｘにおいて階段構造の面積を増やした場合の回路配置の一例に対応する。図２１に示すように、交差ビット線ＣＢＬの配線ピッチを縮小するためにＣＢＬ長を短くするために、階段面積を増やすことが考えられる。しかしながら、メモリデバイス１Ｙでは、階段面積が増えたことに伴いチップ面積が増大するため、製造コストが上昇し得る。
【0110】
これに対して、第１実施形態に係るメモリデバイス１は、１プレーンＰＬにおけるＸ方向の中央部に階段構造が配置された構成において、２分割されたセンスアンプモジュール１８及びロウデコーダモジュール１６のそれぞれが点対称状に配置された構成を有する。図２２は、第１実施形態に係るメモリデバイス１における回路配置の一例を示す模式図である。図２２に示すように、メモリデバイス１では、ＣＢＬ長が短くなるように、センスアンプ領域ＳＲ１及び転送領域ＸＲ１の境界部分がずれて配置され、センスアンプ領域ＳＲ２及び転送領域ＸＲ２の境界部分がずれて配置されている。
【0111】
その結果、第１実施形態に係るメモリデバイス１では、半分のプレーンＰＬ単位に対して、ＣＢＬ長が短く設計され得る。すなわち、メモリデバイス１では、交差ビット線ＣＢＬの配線ピッチが緩和され得る。さらに、メモリデバイス１は、第１比較例と同様に最小ピッチで階段構造を設けることができる。つまり、メモリデバイス１では、高コストな半導体製造工程が削減され、且つチップ面積の増大が抑制され得る。従って、第１実施形態に係るメモリデバイス１は、メモリデバイス１の製造コストを抑制することが出来る。
【0112】
＜２＞第２実施形態
第２実施形態に係るメモリデバイス１Ａは、メモリセルアレイ１０が積層された構造と、第１実施形態で説明されたアーキテクチャーとが組み合わされた構成を有する。以下に、第２実施形態の詳細について、第１実施形態と異なる点を主に説明する。
第２実施形態に係るメモリデバイス１Ａは、メモリセルアレイ１０が積層された構造と、第１実施形態で説明されたアーキテクチャーとが組み合わされた構成を有する。以下に、第２実施形態の詳細について、第１実施形態と異なる点を主に説明する。
【0113】
＜２－１＞メモリデバイス１Ａの全体構成
図２３は、第２実施形態に係るメモリデバイス１Ａの全体構成の一例を示すブロック図である。図２３に示すように、メモリデバイス１Ａは、例えば、メモリセルアレイ１０Ａ、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５Ａ、ロウデコーダモジュール１６Ａ、データレジスタ１７、及びセンスアンプモジュール１８を備える。メモリデバイス１Ａにおける入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、データレジスタ１７、及びセンスアンプモジュール１８のそれぞれの詳細は、第１実施形態と同様である。
図２３は、第２実施形態に係るメモリデバイス１Ａの全体構成の一例を示すブロック図である。図２３に示すように、メモリデバイス１Ａは、例えば、メモリセルアレイ１０Ａ、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５Ａ、ロウデコーダモジュール１６Ａ、データレジスタ１７、及びセンスアンプモジュール１８を備える。メモリデバイス１Ａにおける入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、データレジスタ１７、及びセンスアンプモジュール１８のそれぞれの詳細は、第１実施形態と同様である。
【0114】
メモリセルアレイ１０Ａは、サブアレイ１０１ａ及び１０１ｂを有する。サブアレイ１０１ａ及び１０１ｂは、異なる基板を用いて形成される。サブアレイ１０１ａは、複数のサブブロックＳＢＬＫａ（０）～ＳＢＬＫａ（ｎ）（“ｎ”は、１以上の整数）を含む。サブアレイ１０１ｂは、複数のサブブロックＳＢＬＫｂ（０）～ＳＢＬＫｂ（ｎ）を含む。メモリセルアレイ１０Ａでは、サブブロックＳＢＬＫａ（ｋ）及びＳＢＬＫｂ（ｋ）（“ｋ”は０以上ｎ以下の整数）の組が、１つのブロックＢＬＫｋを構成する。言い換えると、メモリセルアレイ１０Ａは、各々が、サブアレイ１０１ａに含まれた１つのサブブロックＳＢＬＫａと、サブアレイ１０１ｂに含まれた１つのサブブロックＳＢＬＫｂとの組で構成される複数のブロックＢＬＫ０～ＢＬＫｎを有する。なお、メモリセルアレイ１０Ａは、３つ以上のサブアレイ１０１を備えていてもよい。この場合、ブロックＢＬＫは、複数のサブアレイ１０１のそれぞれのサブブロックＳＢＬＫの組により構成される。
【0115】
ドライバ回路１５Ａ及びロウデコーダモジュール１６Ａのそれぞれは、メモリセルアレイ１０Ａの回路構成に適合するように構成される。ドライバ回路１５Ａは、サブアレイ１０１ａ及びサブアレイ１０１ｂに設けられた各種配線に印加する電圧を生成する。ロウデコーダモジュール１６Ａは、ブロックＢＬＫ０～ＢＬＫｎにそれぞれ関連付けられた複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダモジュール１６Ａは、ドライバ回路１５Ａによって生成された電圧を、サブアレイ１０１ａ及びサブアレイ１０１ｂに設けられた各種配線に転送する。
【0116】
＜２－２＞メモリデバイス１Ａの回路構成
次に、第１実施形態に係るメモリデバイス１Ａの回路構成について説明する。
次に、第１実施形態に係るメモリデバイス１Ａの回路構成について説明する。
【0117】
＜２－２－１＞メモリセルアレイ１０Ａの回路構成
図２４は、第２実施形態に係るメモリデバイス１Ａが備えるメモリセルアレイ１０Ａの回路構成の一例を示す回路図である。図２４は、メモリセルアレイ１０Ａに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２４に示すように、第２実施形態のブロックＢＬＫには、選択ゲート線ＳＧＤａ０～ＳＧＤａ４と、選択ゲート線ＳＧＤｂ０～ＳＧＤｂ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７と、ビット線ＢＬ０～ＢＬｍと、ソース線ＳＬとのそれぞれが接続される。なお、選択ゲート線ＳＧＤａ０～ＳＧＤａ４と、選択ゲート線ＳＧＤｂ０～ＳＧＤｂ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７とのそれぞれは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとのそれぞれは、複数のブロックＢＬＫで共有される。
図２４は、第２実施形態に係るメモリデバイス１Ａが備えるメモリセルアレイ１０Ａの回路構成の一例を示す回路図である。図２４は、メモリセルアレイ１０Ａに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２４に示すように、第２実施形態のブロックＢＬＫには、選択ゲート線ＳＧＤａ０～ＳＧＤａ４と、選択ゲート線ＳＧＤｂ０～ＳＧＤｂ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７と、ビット線ＢＬ０～ＢＬｍと、ソース線ＳＬとのそれぞれが接続される。なお、選択ゲート線ＳＧＤａ０～ＳＧＤａ４と、選択ゲート線ＳＧＤｂ０～ＳＧＤｂ４と、選択ゲート線ＳＧＳと、ワード線ＷＬ０～ＷＬ７とのそれぞれは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとのそれぞれは、複数のブロックＢＬＫで共有される。
【0118】
第２実施形態のブロックＢＬＫは、例えば、サブブロックＳＢＬＫａに含まれた５つのストリングユニットＳＵａ０～ＳＵａ４と、サブブロックＳＢＬＫｂに含まれた５つのストリングユニットＳＵｂ０～ＳＵｂ４とを含む。各ストリングユニットＳＵａは、複数のＮＡＮＤストリングＮＳａを含む。各ストリングユニットＳＵｂは、複数のＮＡＮＤストリングＮＳａを含む。複数のＮＡＮＤストリングＮＳａは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。複数のＮＡＮＤストリングＮＳｂは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。ＮＡＮＤストリングＮＳａ及びＮＳｂのそれぞれは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。
【0119】
各ＮＡＮＤストリングＮＳａは、例えば、メモリセルトランジスタＭＴａ０～ＭＴａ７と、選択トランジスタＳＴａ１及びＳＴａ２とを含む。選択トランジスタＳＴａ１及びＳＴａ２のそれぞれは、ストリングユニットＳＵａの選択に使用される。各ＮＡＮＤストリングＮＳａにおいて、選択トランジスタＳＴａ１、メモリセルトランジスタＭＴａ７～ＭＴａ０、及び選択トランジスタＳＴａ２は、ビット線ＢＬからソース線ＳＬに向かって、この順に直列に接続される。各ＮＡＮＤストリングＮＳｂは、例えば、メモリセルトランジスタＭＴｂ０～ＭＴｂ７と、選択トランジスタＳＴｂ１及びＳＴｂ２とを含む。選択トランジスタＳＴｂ１及びＳＴｂ２のそれぞれは、ストリングユニットＳＵｂの選択に使用される。各ＮＡＮＤストリングＮＳｂにおいて、選択トランジスタＳＴｂ１、メモリセルトランジスタＭＴｂ７～ＭＴｂ０、及び選択トランジスタＳＴｂ２は、ビット線ＢＬからソース線ＳＬに向かって、この順に直列に接続される。
【0120】
選択ゲート線ＳＧＤａ０～ＳＧＤａ４は、それぞれストリングユニットＳＵａ０～ＳＵａ４に関連付けられる。各選択ゲート線ＳＧＤａは、関連付けられたストリングユニットＳＵａに含まれた複数の選択トランジスタＳＴａ１のそれぞれのゲート端に接続される。選択ゲート線ＳＧＤｂ０～ＳＧＤｂ４は、それぞれストリングユニットＳＵｂ０～ＳＵｂ４に関連付けられる。各選択ゲート線ＳＧＤｂは、関連付けられたストリングユニットＳＵｂに含まれた複数の選択トランジスタＳＴｂ１のそれぞれのゲート端に接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴａ２のそれぞれのゲート端と、複数の選択トランジスタＳＴｂ２のそれぞれのゲート端とに接続される。ワード線ＷＬ（Ｋ）（“Ｋ”は、例えば０以上７以下の整数）は、関連付けられたブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＴａ（Ｋ）のそれぞれの制御ゲート端と、複数のメモリセルトランジスタＭＴｂ（Ｋ）のそれぞれの制御ゲート端とに接続される。
【0121】
以上のように、メモリセルアレイ１０Ａでは、組み合わされたブロックＢＬＫａ及びＢＬＫｂの組において、ワード線ＷＬが共有されている。そして、ストリングユニットＳＵ毎に、選択ゲート線ＳＧＤが設けられる。選択ゲート線ＳＧＳは、ブロックＢＬＫ内で共有されてもよいし、ストリングユニットＳＵ毎に設けられてもよい。
【0122】
なお、メモリセルアレイ１０Ａは、その他の回路構成であってもよい。例えば、ブロックＢＬＫに含まれたストリングユニットＳＵａ及びＳＵｂの数や、ＮＡＮＤストリングＮＳａに含まれたメモリセルトランジスタＭＴａ並びに選択トランジスタＳＴａ１及びＳＴａ２のそれぞれの数や、ＮＡＮＤストリングＮＳｂに含まれたメモリセルトランジスタＭＴｂ並びに選択トランジスタＳＴｂ１及びＳＴｂ２のそれぞれの数は、任意の数に設計され得る。メモリセルアレイ１０Ａが３つ以上のサブアレイ１０１を備える場合、例えば、同じブロックＢＬＫ内の複数のサブブロックＳＢＬＫ間においてワード線ＷＬが共有され、且つ選択ゲート線ＳＧＤが独立に制御可能に接続される。
【0123】
＜２－２－２＞ロウデコーダモジュール１６Ａの回路構成
図２５は、第２実施形態に係るメモリデバイス１Ａが備えるロウデコーダモジュール１６Ａの回路構成の一例を示す回路図である。図２５は、ドライバ回路１５Ａ及びメモリセルアレイ１０Ａのそれぞれとロウデコーダモジュール１６Ａとの接続関係と、１つのロウデコーダＲＤの詳細な回路構成とを示している。図２５に示すように、第２実施形態のロウデコーダＲＤは、ドライバ回路１５Ａに接続された信号線ＣＧ０～ＣＧ７、ＳＧＤＤａ０～ＳＧＤＤａ４、ＳＧＤＤｂ０～ＳＧＤＤｂ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳのそれぞれに接続される。また、第２実施形態のロウデコーダＲＤは、メモリセルアレイ１０Ａ内の関連付けられたブロックＢＬＫのワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ、ＳＧＤａ０～ＳＧＤａ４、及びＳＧＤｂ０～ＳＧＤｂ４に接続される。
図２５は、第２実施形態に係るメモリデバイス１Ａが備えるロウデコーダモジュール１６Ａの回路構成の一例を示す回路図である。図２５は、ドライバ回路１５Ａ及びメモリセルアレイ１０Ａのそれぞれとロウデコーダモジュール１６Ａとの接続関係と、１つのロウデコーダＲＤの詳細な回路構成とを示している。図２５に示すように、第２実施形態のロウデコーダＲＤは、ドライバ回路１５Ａに接続された信号線ＣＧ０～ＣＧ７、ＳＧＤＤａ０～ＳＧＤＤａ４、ＳＧＤＤｂ０～ＳＧＤＤｂ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳのそれぞれに接続される。また、第２実施形態のロウデコーダＲＤは、メモリセルアレイ１０Ａ内の関連付けられたブロックＢＬＫのワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ、ＳＧＤａ０～ＳＧＤａ４、及びＳＧＤｂ０～ＳＧＤｂ４に接続される。
【0124】
第２実施形態のロウデコーダＲＤは、例えば、トランジスタＴＲ０～ＴＲ２９、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。トランジスタＴＲ０～ＴＲ８及びＴＲ１４と、ブロックデコーダＢＤとのそれぞれの詳細は、第１実施形態のロウデコーダＲＤと同様である。
【0125】
トランジスタＴＲ２０～ＴＲ２９のそれぞれは、Ｎ型のＨＶトランジスタである。トランジスタＴＲ９～ＴＲ１３及びＴＲ２０～ＴＲ２４のそれぞれのドレイン端は、信号線ＳＧＤＤａ０～ＳＧＤＤａ４、ＳＧＤＤｂ０～ＳＧＤＤｂ４にそれぞれ接続される。トランジスタＴＲ９～ＴＲ１３及びＴＲ２０～ＴＲ２４のそれぞれのソース端は、関連付けられたブロックＢＬＫの選択ゲート線ＳＧＤａ０～ＳＧＤａ４、ＳＧＤｂ０～ＳＧＤｂ４にそれぞれ接続される。トランジスタＴＲ１５～ＴＲ１９及びＴＲ２５～ＴＲ２９のそれぞれのドレイン端は、信号線ＵＳＧＤに接続される。トランジスタＴＲ１５～ＴＲ１９及びＴＲ２５～ＴＲ２９のそれぞれのソース端は、関連付けられたブロックＢＬＫの選択ゲート線ＳＧＤａ０～ＳＧＤａ４及びＳＧＤｂ０～ＳＧＤｂ４にそれぞれ接続される。トランジスタＴＲ９～ＴＲ１３及びＴＲ２０～ＴＲ２４のそれぞれのゲート端は、転送ゲート線ＴＧに接続される。トランジスタＴＲ１５～ＴＲ１９及びＴＲ２５～ＴＲ２９のそれぞれのゲート端は、転送ゲート線ｂＴＧに接続される。
【0126】
なお、ロウデコーダモジュール１６Ａは、その他の回路構成であってもよい。ロウデコーダモジュール１６Ａが含むトランジスタＴＲの数は、各ブロックＢＬＫに設けられた配線の数に応じて変更され得る。メモリセルアレイ１０Ａが３つ以上のサブアレイ１０１を備える場合、ブロックＢＬＫ内の選択ゲート線ＳＧＤを独立に制御可能なようにトランジスタＴＲが設けられる。
【0127】
＜２－３＞メモリデバイス１Ａの構造
次に、第２実施形態に係るメモリデバイス１Ａの構造について説明する。
次に、第２実施形態に係るメモリデバイス１Ａの構造について説明する。
【0128】
＜２－３－１＞メモリデバイス１Ａの外観
図２６は、第２実施形態に係るメモリデバイス１Ａの外観の一例を示す斜視図である。図２６に示すように、メモリデバイス１Ａは、例えば、下方から順に、第１基板Ｗ１、ＣＭＯＳ層１００、メモリ層２００ａ、メモリ層２００ｂ、第３基板Ｗ３、及び配線層３００が積層された構造を有する。
図２６は、第２実施形態に係るメモリデバイス１Ａの外観の一例を示す斜視図である。図２６に示すように、メモリデバイス１Ａは、例えば、下方から順に、第１基板Ｗ１、ＣＭＯＳ層１００、メモリ層２００ａ、メモリ層２００ｂ、第３基板Ｗ３、及び配線層３００が積層された構造を有する。
【0129】
第２実施形態のＣＭＯＳ層１００は、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５Ａ、ロウデコーダモジュール１６Ａ、データレジスタ１７、及びセンスアンプモジュール１８を含む。メモリ層２００ａは、第２基板Ｗ２を利用して形成されたサブアレイ１０１ａを含む。本例において、第２基板Ｗ２は、第１基板Ｗ１及び第２基板Ｗ２の接合後に除去されている。メモリ層２００ｂは、第３基板Ｗ３を利用して形成されたサブアレイ１０１ｂを含む。
【0130】
第３基板Ｗ３は、シリコン基板である。メモリデバイス１Ａは、ＣＭＯＳ層１００及びメモリ層２００ａ間と、メモリ層２００ａ及び２００ｂ間とのそれぞれに接合面を有する。本例では、第１基板Ｗ１及び第２基板Ｗ２の接合処理により、第１基板Ｗ１上のＣＭＯＳ層１００の表面と第２基板Ｗ２上のメモリ層２００ａの表面とが接合される。また、第１基板Ｗ１及び第２基板Ｗ２の接合後の基板（接合基板）と、第３基板Ｗ３との接合処理により、接合基板上のメモリ層２００ａの表面と第３基板Ｗ３上のメモリ層２００ｂの表面とが接合される。なお、第３基板Ｗ３は、接合基板及び第３基板Ｗ３の接合後に除去されてもよい。この場合、メモリデバイス１Ａは、第３基板Ｗ３を有しない。
【0131】
＜２－３－２＞接合面の平面レイアウト
図２７は、第２実施形態に係るメモリデバイス１Ａが備える接合面の平面レイアウトの一例を示す模式図である。図２７は、メモリ層２００ａ及び２００ｂの接合面におけるレイアウトを示し、第１基板Ｗ１を基準とした座標軸を表示している。なお、メモリデバイス１Ａにおいて、ＣＭＯＳ層１００とメモリ層２００ａとの接合面の構成は、第１実施形態におけるＣＭＯＳ層１００とメモリ層２００との接合面の構成と同様である。図２７に示すように、メモリ層２００ａは、例えば、メモリ領域ＭＲａ１及びＭＲａ２、引出領域ＨＲ、並びに入出力領域ＩＯＲａ１を有する。メモリ層２００ｂは、例えば、メモリ領域ＭＲｂ１及びＭＲｂ２、引出領域ＨＲ、並びに入出力領域ＩＯＲｂ１を有する。
図２７は、第２実施形態に係るメモリデバイス１Ａが備える接合面の平面レイアウトの一例を示す模式図である。図２７は、メモリ層２００ａ及び２００ｂの接合面におけるレイアウトを示し、第１基板Ｗ１を基準とした座標軸を表示している。なお、メモリデバイス１Ａにおいて、ＣＭＯＳ層１００とメモリ層２００ａとの接合面の構成は、第１実施形態におけるＣＭＯＳ層１００とメモリ層２００との接合面の構成と同様である。図２７に示すように、メモリ層２００ａは、例えば、メモリ領域ＭＲａ１及びＭＲａ２、引出領域ＨＲ、並びに入出力領域ＩＯＲａ１を有する。メモリ層２００ｂは、例えば、メモリ領域ＭＲｂ１及びＭＲｂ２、引出領域ＨＲ、並びに入出力領域ＩＯＲｂ１を有する。
【0132】
メモリ領域ＭＲａ１、ＭＲａ２、ＭＲｂ１及びＭＲｂ２のそれぞれは、データの記憶に使用され、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＲａは、メモリ領域ＭＲａ１及びＭＲａ２に設けられた積層配線と、転送領域ＸＲ１及びＸＲ２に設けられたトランジスタとの間の接続に使用される領域である。引出領域ＨＲｂは、メモリ領域ＭＲｂ１及びＭＲｂ２に設けられた積層配線と、引出領域ＨＲａに設けられた配線との間の接続に使用される領域である。入出力領域ＩＯＲａ１及びＩＯＲｂ１のそれぞれは、入出力回路１１に関連する回路などを含む。
【0133】
メモリ層２００ａにおけるメモリ領域ＭＲａ１及びＭＲａ２、引出領域ＨＲａ、並びに入出力領域ＩＯＲａ１の配置は、第１実施形態のメモリ層２００におけるメモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、並びに入出力領域ＩＯＲ１の配置と同様である。また、メモリ層２００ｂにおけるメモリ領域ＭＲｂ１及びＭＲｂ２、引出領域ＨＲｂ並びに入出力領域ＩＯＲｂ１の配置は、第１実施形態のメモリ層２００におけるメモリ領域ＭＲ１及びＭＲ２、引出領域ＨＲ、並びに入出力領域ＩＯＲ１の配置と同様である。メモリ領域ＭＲａ１及びＭＲａ２は、メモリ領域ＭＲｂ１及びＭＲｂ２とそれぞれＺ方向に重なっている。引出領域ＨＲａは、引出領域ＨＲｂとＺ方向に重なっている。入出力領域ＩＯＲａ１は、入出力領域ＩＯＲｂ１とＺ方向に重なっている。
【0134】
メモリ層２００ａは、メモリ層２００ｂとの接合面において、複数の接合パッドＢＰを有する。メモリ領域ＭＲａ１及びＭＲａ２、引出領域ＨＲａ、並びに入出力領域ＩＯＲａ１のそれぞれは、少なくとも１つの接合パッドＢＰを含む。メモリ領域ＭＲａ１及びＭＲａ２の接合パッドＢＰは、例えば、ビット線ＢＬに接続される。引出領域ＨＲａの接合パッドＢＰは、例えば、メモリ領域ＭＲａ１及びＭＲａ２に設けられた積層配線のいずれか（例えば、ワード線ＷＬ）に接続される。入出力領域ＩＯＲａ１の接合パッドＢＰは、例えば、ＣＭＯＳ層１００を介して入出力回路１１のトランジスタに電気的に接続される。
【0135】
メモリ層２００ｂは、メモリ層２００ａとの接合面において、複数の接合パッドＢＰを有する。メモリ領域ＭＲｂ１及びＭＲｂ２、引出領域ＨＲｂ、並びに入出力領域ＩＯＲｂ１のそれぞれは、少なくとも１つの接合パッドＢＰを含む。メモリ領域ＭＲｂ１及びＭＲｂ２の接合パッドＢＰは、例えば、ビット線ＢＬに接続される。引出領域ＨＲｂの接合パッドＢＰは、例えば、メモリ領域ＭＲｂ１及びＭＲｂ２に設けられた積層配線のいずれか（例えば、ワード線ＷＬ）に接続される。入出力領域ＩＯＲｂ１の接合パッドＢＰは、例えば、配線層３００を介してパッドＰＤに電気的に接続される。
【0136】
メモリ層２００ａ及び２００ｂの接合面において、メモリ層２００ａに設けられた複数の接合パッドＢＰは、それぞれメモリ層２００ｂに設けられた複数の接合パッドＢＰと対向配置される。そして、メモリデバイス１Ａにおいて、対向配置された２つの接合パッドＢＰの組は、接合されている（図２７の“接合”）。これにより、対向配置された２つの接合パッドＢＰの間が電気的に接続され、メモリ層２００ａ及び２００ｂ間の回路が電気的に接続される。
【0137】
＜２－３－３＞メモリデバイス１Ａの断面構造
次に、第２実施形態に係るメモリデバイス１Ａの断面構造について説明する。
次に、第２実施形態に係るメモリデバイス１Ａの断面構造について説明する。
【0138】
メモリデバイス１Ａにおいて、ＣＭＯＳ層１００の断面構造は、第１実施形態と同様である。メモリ層２００ａ及び２００ｂのそれぞれは、例えば、第１実施形態のメモリ層２００と同様の構成を含む。以下では、メモリ層２００と同様の構成要素については、メモリ層２００ａに含まれる場合に参照符号の末尾に“ａ”が付加され、メモリ層２００ｂに含まれる場合に参照符号の末尾に“ｂ”が付加される。
【0139】
（ワード線ＷＬの延伸方向に沿った断面）
図２８は、第２実施形態に係るメモリデバイス１Ａの断面構造の一例を示す、ワード線ＷＬの延伸方向（Ｘ方向）に沿った断面図である。図２８は、メモリデバイス１Ａにおけるメモリ領域ＭＲ２とサブ引出領域ＳＨＲ２とを含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。図２８に示すように、メモリ層２００ａは、例えば、第１実施形態のメモリ層２００に対して、第２基板Ｗ２が省略され、絶縁体層８０及び８１、導電体層８２、及びコンタクトＶ２が追加された構成を有する。メモリ層２００ｂは、例えば、第１実施形態のメモリ層２００に対して、第２基板Ｗ２が第３基板Ｗ３に置き換えられた構成を有する。第３基板Ｗ３上には、第１実施形態のメモリ層２００と同様に、絶縁体層７０（配線層３００）が設けられる。
図２８は、第２実施形態に係るメモリデバイス１Ａの断面構造の一例を示す、ワード線ＷＬの延伸方向（Ｘ方向）に沿った断面図である。図２８は、メモリデバイス１Ａにおけるメモリ領域ＭＲ２とサブ引出領域ＳＨＲ２とを含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。図２８に示すように、メモリ層２００ａは、例えば、第１実施形態のメモリ層２００に対して、第２基板Ｗ２が省略され、絶縁体層８０及び８１、導電体層８２、及びコンタクトＶ２が追加された構成を有する。メモリ層２００ｂは、例えば、第１実施形態のメモリ層２００に対して、第２基板Ｗ２が第３基板Ｗ３に置き換えられた構成を有する。第３基板Ｗ３上には、第１実施形態のメモリ層２００と同様に、絶縁体層７０（配線層３００）が設けられる。
【0140】
メモリ層２００ａにおいて、導電体層２４ａ（ビット線ＢＬ）は、第１実施形態のメモリ層２００と同様に、導電体層２５ａ、２６ａ、５２～５５、並びにコンタクトＶ０ａ、Ｖ１ａ、Ｃ１～Ｃ３及びＣＳなどを介して、第１基板Ｗ１上に設けられたセンスアンプ部ＳＡ（トランジスタＴ９）に接続される。同様に、導電体層２２ａ（例えば、ワード線ＷＬ１）は、導電体層２７ａ～２９ａ及び５６～５９、並びにコンタクトＶ０ａ、Ｖ１ａ、Ｃ１～Ｃ３及びＣＳなどを介して、第１基板Ｗ１上のロウデコーダＲＤ（例えば、トランジスタＴＲ２）に接続される。導電体層２１ａ及び２３ａも、導電体層２２ａと同様に、第１基板Ｗ１上のロウデコーダＲＤに接続される。
【0141】
メモリ層２００ａにおいて、絶縁体層８０は、導電体層２０ａ上に設けられる。絶縁体層８１は、絶縁体層８０上に設けられる。絶縁体層８１は、メモリ層２００ａ及び２００ｂの接合面に接している。以下では、絶縁体層８１が設けられた高さの層を、“接合層Ｂ３”と呼ぶ。導電体層８２は、接合層Ｂ３に含まれ、接合パッドＢＰに対応する。接合層Ｂ３に含まれた導電体層８２の数は、少なくともメモリ層２００ａに含まれたコンタクトＣＣの数に対応する。コンタクトＶ２は、サブ引出領域ＳＨＲ２に含まれる。コンタクトＶ２は、メモリ層２００ａの積層配線のテラス部分を貫通して設けられ、対応付けられた導電体層２７ａと導電体層８２との間を接続している。コンタクトＶ２の側面は、スペーサＳＰによって覆われている。このスペーサＳＰは、コンタクトＶ２とメモリ層２００ａの積層配線との間を絶縁している。
【0142】
メモリ層２００ｂにおいて、絶縁体層３５ｂは、メモリ層２００ａ及び２００ｂの接合面に接している。以下では、絶縁体層３５ｂが設けられた高さの層を、“接合層Ｂ３”と呼ぶ。また、メモリ層２００ｂにおいて、第１実施形態のメモリ層２００の配線層Ｍ０及びＭ１に対応する層を、それぞれ配線層Ｍ２及びＭ３と呼ぶ。各導電体層２９ｂは、メモリ層２００ａの導電体層８２と対向配置され、接合される。これにより、導電体層２２ｂ（例えば、ワード線ＷＬ１）は、導電体層２７ｂ～２９ｂ並びにコンタクトＶ０ｂ及びＶ１ｂなどを介して、メモリ層２００ａにおいて対応付けられた導電体層８２に電気的に接続される。その結果、同じワード線ＷＬ１に対応付けられた導電体層２２ａ及び２２ｂの間が、コンタクトＶ２を介して電気的に接続される。導電体層２１ｂ及び２３ｂも、導電体層２２ｂと同様に、コンタクトＶ２を介して、対応付けられた導電体層２１ａ及び２３ａとそれぞれ電気的に接続される。
【0143】
（ビット線ＢＬの延伸方向に沿った断面）
図２９は、第２実施形態に係るメモリデバイスの断面構造の一例を示す、ビット線ＢＬの延伸方向（Ｙ方向）に沿った断面図である。図２９は、メモリデバイス１Ａにおけるメモリ領域ＭＲ２を含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。図２９に示すように、メモリ層２００ａは、例えば、導電体層８３と、コンタクトＶ３とをさらに含む。
図２９は、第２実施形態に係るメモリデバイスの断面構造の一例を示す、ビット線ＢＬの延伸方向（Ｙ方向）に沿った断面図である。図２９は、メモリデバイス１Ａにおけるメモリ領域ＭＲ２を含む断面を示し、第１基板Ｗ１を基準とした座標軸を表示している。図２９に示すように、メモリ層２００ａは、例えば、導電体層８３と、コンタクトＶ３とをさらに含む。
【0144】
導電体層８３は、接合層Ｂ３に含まれ、接合パッドＢＰに対応する。接合層Ｂ３に含まれた導電体層８３の数は、少なくともメモリ層２００ａに含まれたビット線ＢＬの数に対応する。コンタクトＶ３は、メモリ領域ＭＲ２に含まれる。コンタクトＶ３は、絶縁体層３３ａを貫通して設けられ、対応付けられた導電体層２４ａと導電体層８３との間を接続している。スペーサＳＰは、コンタクトＶ３の側面を覆うように設けられる。コンタクトＶ３は、メモリ層２００ａの積層配線を貫通して設けられてもよい。コンタクトＶ３は、例えば、コンタクトＶ２と一括で形成される。
【0145】
各導電体層２６ｂは、メモリ層２００ａの導電体層８３と対向配置され、接合される。これにより、導電体層２４ｂ（ビット線ＢＬ）は、導電体層２５ｂ及び２６ｂ並びにコンタクトＶ０ｂ及びＶ１ｂなどを介して、メモリ層２００ａにおいて対応付けられた導電体層２４ａに電気的に接続される。その結果、同じビット線ＢＬに対応付けられた導電体層２４ａ及び２４ｂの間が、コンタクトＶ３を介して電気的に接続される。
【0146】
＜２－３－４＞接合パッドＢＰの詳細なレイアウト
図３０は、第２実施形態に係るメモリデバイス１Ａにおける積層配線とロウデコーダモジュール１６Ａとの接続に使用される接合パッドＢＰの配置の一例を示す平面図である。図３０は、ブロックＢＬＫ０～ＢＬＫ３と引出領域ＨＲとが重なる領域におけるコンタクトＣＣ及びＶ２、導電体層２８ａ、並びに接合層Ｂ１の接合パッドＢＰの配置を示している。図３０に示すように、第２実施形態の引出領域ＨＲにおけるコンタクトＣＣ及び接合パッドＢＰのそれぞれの配置は、第１実施形態のロウデコーダモジュール１６と同様である。そして、第２実施形態の引出領域ＨＲでは、コンタクトＶ２が、対応付けられたコンタクトＣＣが接続されたブロックＢＬＫに対して隣り合うブロックＢＬＫに配置される。
図３０は、第２実施形態に係るメモリデバイス１Ａにおける積層配線とロウデコーダモジュール１６Ａとの接続に使用される接合パッドＢＰの配置の一例を示す平面図である。図３０は、ブロックＢＬＫ０～ＢＬＫ３と引出領域ＨＲとが重なる領域におけるコンタクトＣＣ及びＶ２、導電体層２８ａ、並びに接合層Ｂ１の接合パッドＢＰの配置を示している。図３０に示すように、第２実施形態の引出領域ＨＲにおけるコンタクトＣＣ及び接合パッドＢＰのそれぞれの配置は、第１実施形態のロウデコーダモジュール１６と同様である。そして、第２実施形態の引出領域ＨＲでは、コンタクトＶ２が、対応付けられたコンタクトＣＣが接続されたブロックＢＬＫに対して隣り合うブロックＢＬＫに配置される。
【0147】
具体的には、サブ引出領域ＳＨＲ１内でブロックＢＬＫ０に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ１とブロックＢＬＫ１とが重なる領域に配置されたコンタクトＶ２に接続される。サブ引出領域ＳＨＲ２内でブロックＢＬＫ１に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ２とブロックＢＬＫ０とが重なる領域に配置されたコンタクトＶ２に接続される。サブ引出領域ＳＨＲ２内でブロックＢＬＫ２に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ２とブロックＢＬＫ３とが重なる領域に配置されたコンタクトＶ２に接続される。サブ引出領域ＳＨＲ１内でブロックＢＬＫ３に接続された各コンタクトＣＣは、サブ引出領域ＳＨＲ１とブロックＢＬＫ２とが重なる領域に配置されたコンタクトＶ２に接続される。
【0148】
以上で説明されたメモリデバイス１Ａの構造において、コンタクトＶ２は、その他の配線やコンタクトを介して接合層Ｂ３の接合パッドＢＰに接続されてもよい。引出領域ＨＲにおいて、接合層Ｂ１における接合パッドＢＰの配置と、接合層Ｂ３における接合パッドＢＰの配置とは、同じであってもよいし、異なっていてもよい。第２実施形態に係るメモリデバイス１Ａのその他の構成は、第１実施形態に係るメモリデバイス１と同様である。
【0149】
＜２－４＞第２実施形態の効果
第２実施形態に係るメモリデバイス１Ａは、複数のメモリ層２００ａ及び２００ｂを備えることによって、第１実施形態に係るメモリデバイス１よりも記憶容量を増大させることができる。また、第２実施形態に係るメモリデバイス１Ａは、第１実施形態と同様に、メモリデバイス１Ａの製造コストを抑制することが出来る。
第２実施形態に係るメモリデバイス１Ａは、複数のメモリ層２００ａ及び２００ｂを備えることによって、第１実施形態に係るメモリデバイス１よりも記憶容量を増大させることができる。また、第２実施形態に係るメモリデバイス１Ａは、第１実施形態と同様に、メモリデバイス１Ａの製造コストを抑制することが出来る。
【0150】
＜３＞第３実施形態
第３実施形態に係るメモリデバイス１Ｂは、複数のプレーンＰＬを備える構造と、第１及び第２実施形態で説明されたアーキテクチャーとが組み合わされた構成を有する。以下に、第３実施形態の詳細について、第１及び第２実施形態と異なる点を主に説明する。
第３実施形態に係るメモリデバイス１Ｂは、複数のプレーンＰＬを備える構造と、第１及び第２実施形態で説明されたアーキテクチャーとが組み合わされた構成を有する。以下に、第３実施形態の詳細について、第１及び第２実施形態と異なる点を主に説明する。
【0151】
＜３－１＞メモリデバイス１Ｂの全体構成
図３１は、第３実施形態に係るメモリデバイス１Ｂの全体構成の一例を示すブロック図である。図３１に示すように、メモリデバイス１Ｂは、複数のプレーンＰＬと、シーケンサ１４Ａとを備える。図３１は、メモリデバイス１Ｂが２つのプレーンＰＬ１及びＰＬ２を備える場合を示している。各プレーンＰＬは、少なくともメモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１８を有する。各プレーンＰＬは、ドライバ回路１５などを共有していてもよいし、個別に有していてもよい。シーケンサ１４Ａは、複数のプレーンＰＬを独立に制御可能に構成される。第３実施形態に係るメモリデバイス１Ｂのその他の構成は、第１実施形態に係るメモリデバイス１又は第２実施形態に係るメモリデバイス１Ａと同様である。
図３１は、第３実施形態に係るメモリデバイス１Ｂの全体構成の一例を示すブロック図である。図３１に示すように、メモリデバイス１Ｂは、複数のプレーンＰＬと、シーケンサ１４Ａとを備える。図３１は、メモリデバイス１Ｂが２つのプレーンＰＬ１及びＰＬ２を備える場合を示している。各プレーンＰＬは、少なくともメモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１８を有する。各プレーンＰＬは、ドライバ回路１５などを共有していてもよいし、個別に有していてもよい。シーケンサ１４Ａは、複数のプレーンＰＬを独立に制御可能に構成される。第３実施形態に係るメモリデバイス１Ｂのその他の構成は、第１実施形態に係るメモリデバイス１又は第２実施形態に係るメモリデバイス１Ａと同様である。
【0152】
＜３－２＞メモリデバイス１Ｂの平面レイアウト
以下に、メモリデバイス１Ｂの平面レイアウトの一例について、メモリデバイス１Ｂが２つのプレーンＰＬを備える場合（２プレーン構造）と、４つのプレーンＰＬを備える場合（４プレーン構造）と、６つのプレーンＰＬを備える場合（６プレーン構造）とのそれぞれの回路配置の一例について順に説明する。
以下に、メモリデバイス１Ｂの平面レイアウトの一例について、メモリデバイス１Ｂが２つのプレーンＰＬを備える場合（２プレーン構造）と、４つのプレーンＰＬを備える場合（４プレーン構造）と、６つのプレーンＰＬを備える場合（６プレーン構造）とのそれぞれの回路配置の一例について順に説明する。
【0153】
（１：２プレーン構造の場合）
図３２は、第３実施形態における２プレーン構造のメモリデバイス１Ｂ－１の回路配置の一例を示す平面図である。図３２に示すように、メモリデバイス１Ｂ－１は、２つのプレーンＰＬ１及びＰＬ２を備える。プレーンＰＬ１及びＰＬ２は、Ｘ方向に隣り合っている。プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＸ方向に反転させた配置と同様である。
図３２は、第３実施形態における２プレーン構造のメモリデバイス１Ｂ－１の回路配置の一例を示す平面図である。図３２に示すように、メモリデバイス１Ｂ－１は、２つのプレーンＰＬ１及びＰＬ２を備える。プレーンＰＬ１及びＰＬ２は、Ｘ方向に隣り合っている。プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＸ方向に反転させた配置と同様である。
【0154】
プレーンＰＬ１のセンスアンプ領域ＳＲ１は、プレーンＰＬ２のセンスアンプ領域ＳＲ１とＸ方向に隣り合っている。プレーンＰＬ１のセンスアンプ領域ＳＲ２は、プレーンＰＬ２のセンスアンプ領域ＳＲ２と、プレーンＰＬ１及びＰＬ２のそれぞれの引出領域ＨＲを介してＸ方向に離れている。メモリデバイス１Ｂ－１では、例えば、周囲がプレーンＰＬ１及びＰＬ２のそれぞれのセンスアンプ領域ＳＲ１及び転送領域ＸＲ２に接した領域が、プレーンＰＬ１及びＰＬ２間で共有され得る。
【0155】
（２：４プレーン構造の場合）
図３３は、第３実施形態における４プレーン構造のメモリデバイス１Ｂ－２の回路配置の一例を示す平面図である。図３３に示すように、メモリデバイス１Ｂ－２は、４つのプレーンＰＬ１～ＰＬ４を備える。メモリデバイス１Ｂ－２のプレーンＰＬ１及びＰＬ２のそれぞれにおけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、２プレーン構造のメモリデバイス１Ｂ－１と同様である。プレーンＰＬ３及びＰＬ４は、それぞれプレーンＰＬ１及びＰＬ２とＹ方向に隣り合っている。プレーンＰＬ３におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＹ方向に反転させた配置と同様である。プレーンＰＬ４におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＹ方向に反転させた配置と同様である。
図３３は、第３実施形態における４プレーン構造のメモリデバイス１Ｂ－２の回路配置の一例を示す平面図である。図３３に示すように、メモリデバイス１Ｂ－２は、４つのプレーンＰＬ１～ＰＬ４を備える。メモリデバイス１Ｂ－２のプレーンＰＬ１及びＰＬ２のそれぞれにおけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、２プレーン構造のメモリデバイス１Ｂ－１と同様である。プレーンＰＬ３及びＰＬ４は、それぞれプレーンＰＬ１及びＰＬ２とＹ方向に隣り合っている。プレーンＰＬ３におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＹ方向に反転させた配置と同様である。プレーンＰＬ４におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置をＹ方向に反転させた配置と同様である。
【0156】
プレーンＰＬ３及びＰＬ４のそれぞれのセンスアンプ領域ＳＲ１は、Ｘ方向に隣り合っている。プレーンＰＬ３のセンスアンプ領域ＳＲ１及び転送領域ＸＲ１は、それぞれプレーンＰＬ１のセンスアンプ領域ＳＲ１及び転送領域ＸＲ１とＹ方向に隣り合っている。プレーンＰＬ４のセンスアンプ領域ＳＲ１及び転送領域ＸＲ１は、それぞれプレーンＰＬ２のセンスアンプ領域ＳＲ１及び転送領域ＸＲ１とＹ方向に隣り合っている。メモリデバイス１Ｂ－２では、メモリデバイス１Ｂ－２の中央近傍に、各プレーンＰＬのセンスアンプ領域ＳＲ１が配置されている。メモリデバイス１Ｂ－２では、例えば、周囲がプレーンＰＬ１及びＰＬ３のそれぞれのセンスアンプ領域ＳＲ２及び転送領域ＸＲ１に接した領域が、プレーンＰＬ１及びＰＬ３間で共有され得る。メモリデバイス１Ｂ－２では、例えば、周囲がプレーンＰＬ２及びＰＬ４のそれぞれのセンスアンプ領域ＳＲ２及び転送領域ＸＲ１に接した領域が、プレーンＰＬ１及びＰＬ３間で共有され得る。メモリデバイス１Ｂ－２のその他の構成は、メモリデバイス１Ｂ－１と同様である。
【0157】
（３：６プレーン構造の場合）
図３４は、第３実施形態における６プレーン構造のメモリデバイス１Ｂ－３の回路配置の一例を示す平面図である。図３４に示すように、メモリデバイス１Ｂ－３は、６つのプレーンＰＬ１～ＰＬ６を備える。メモリデバイス１Ｂ－３のプレーンＰＬ１～ＰＬ４のそれぞれにおけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、４プレーン構造のメモリデバイス１Ｂ－２と同様である。プレーンＰＬ５及びＰＬ６は、それぞれプレーンＰＬ３及びＰＬ４とＹ方向に隣り合っている。プレーンＰＬ５におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置と同様である。プレーンＰＬ６におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置と同様である。
図３４は、第３実施形態における６プレーン構造のメモリデバイス１Ｂ－３の回路配置の一例を示す平面図である。図３４に示すように、メモリデバイス１Ｂ－３は、６つのプレーンＰＬ１～ＰＬ６を備える。メモリデバイス１Ｂ－３のプレーンＰＬ１～ＰＬ４のそれぞれにおけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、４プレーン構造のメモリデバイス１Ｂ－２と同様である。プレーンＰＬ５及びＰＬ６は、それぞれプレーンＰＬ３及びＰＬ４とＹ方向に隣り合っている。プレーンＰＬ５におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ１におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置と同様である。プレーンＰＬ６におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置は、プレーンＰＬ２におけるセンスアンプ領域ＳＲ１及びＳＲ２並びに転送領域ＸＲ１及びＸＲ２の配置と同様である。
【0158】
プレーンＰＬ５及びＰＬ６のそれぞれのセンスアンプ領域ＳＲ１は、Ｘ方向に隣り合っている。プレーンＰＬ５のセンスアンプ領域ＳＲ２及び転送領域ＸＲ２は、それぞれプレーンＰＬ３のセンスアンプ領域ＳＲ２及び転送領域ＸＲ２とＹ方向に隣り合っている。プレーンＰＬ６のセンスアンプ領域ＳＲ２及び転送領域ＸＲ２は、それぞれプレーンＰＬ４のセンスアンプ領域ＳＲ２及び転送領域ＸＲ２とＹ方向に隣り合っている。メモリデバイス１Ｂ－３では、プレーンＰＬ３～ＰＬ６のそれぞれのセンスアンプ領域ＳＲ１及び転送領域ＸＲ２によって囲まれた領域が、プレーンＰＬ３～ＰＬ６間で共有され得る。メモリデバイス１Ｂ－３のその他の構成は、メモリデバイス１Ｂ－２と同様である。
【0159】
＜３－３＞第３実施形態の効果
第３実施形態に係るメモリデバイス１Ｂは、複数のプレーンＰＬの配置に応じて、複数のプレーンＰＬ間でＣＭＯＳ回路やウェル領域を共有できる。例えば、メモリデバイス１Ｂでは、隣り合うプレーンＰＬで隣接する周辺回路領域ＰＲにおいて、ＨＶトランジスタを形成するためのウェル領域を共有することができる。その結果、ＣＭＯＳ回路を効率よく配置することができ、ＣＭＯＳ回路の面積を縮小することができる。従って、第３実施形態に係るメモリデバイス１Ｂは、第１実施形態と同様の効果と併せて、さらに複数のプレーンＰＬを備えるメモリデバイス１Ｂの製造コストを抑制することができる。
第３実施形態に係るメモリデバイス１Ｂは、複数のプレーンＰＬの配置に応じて、複数のプレーンＰＬ間でＣＭＯＳ回路やウェル領域を共有できる。例えば、メモリデバイス１Ｂでは、隣り合うプレーンＰＬで隣接する周辺回路領域ＰＲにおいて、ＨＶトランジスタを形成するためのウェル領域を共有することができる。その結果、ＣＭＯＳ回路を効率よく配置することができ、ＣＭＯＳ回路の面積を縮小することができる。従って、第３実施形態に係るメモリデバイス１Ｂは、第１実施形態と同様の効果と併せて、さらに複数のプレーンＰＬを備えるメモリデバイス１Ｂの製造コストを抑制することができる。
【0160】
＜４＞変形例など
以下に、上記実施形態で説明されたメモリデバイス１の変形例などについて説明する。
以下に、上記実施形態で説明されたメモリデバイス１の変形例などについて説明する。
【0161】
上記実施形態では、引出領域ＨＲに形成されたテラス部分にコンタクトＣＣが接続される場合について例示したが、これに限定されない。メモリデバイス１は、引出領域ＨＲにテラス部分が設けられない場合においても、あるコンタクトＣＣと関連付けられた配線との組が、他の積層配線と短絡することなく電気的に接続される構造を有していればよい。以下に、第１実施形態においてテラス部分が形成されない場合を第１変形例とし、第２実施形態においてテラス部分が形成されない場合を第２変形例として説明する。
【0162】
図３５は、第１変形例に係るメモリデバイス１の断面構造の一例を示す断面図である。図３５は、第１実施形態で説明された図１４と同様の領域を示している。図３５に示すように、第１変形例に係るメモリデバイス１では、導電体層２１～２３のそれぞれが、テラス部分を有しない。この場合、図示が省略されているが、メモリ領域ＭＲ１からメモリ領域ＭＲ２に亘って、導電体層２１～２３のそれぞれが板状に設けられている。そして、第１変形例における各コンタクトＣＣは、配線層Ｍ０と接続先の導電体層との間の導電体層を貫通している。それから、第１変形例における各コンタクトＣＣの側面には、スペーサＳＰが設けられている。これにより、第１変形例における各コンタクトＣＣは、第１実施形態のコンタクトＣＣと同様に機能することができる。
【0163】
図３６は、第２変形例に係るメモリデバイスの断面構造の一例を示す断面図である。図３６は、第２実施形態で説明された図２８と同様の領域を示している。図３６に示すように、第２変形例に係るメモリデバイス１Ａでは、導電体層２１ａ～２３ａ及び２１ｂ～２３ｂのそれぞれが、テラス部分を有しない。この場合、図示が省略されているが、メモリ領域ＭＲ１からメモリ領域ＭＲ２に亘って、導電体層２１ａ～２３ａ及び２１ｂ～２３ｂのそれぞれが板状に設けられている。そして、第２変形例におけるメモリ層２００ａの各コンタクトＣＣは、配線層Ｍ０と接続先の導電体層との間の導電体層を貫通している。それから、第２変形例におけるメモリ層２００ａの各コンタクトＣＣの側面には、スペーサＳＰが設けられている。同様に、第２変形例におけるメモリ層２００ｂの各コンタクトＣＣは、配線層Ｍ２と接続先の導電体層との間の導電体層を貫通している。そして、第２変形例におけるメモリ層２００ｂの各コンタクトＣＣの側面には、スペーサＳＰが設けられている。これにより、第２変形例における各コンタクトＣＣは、第２実施形態のコンタクトＣＣと同様に機能することができる。
【0164】
図３７は、接合パッドＢＰの接合部の詳細な断面構造の一例を示す断面図である。図３７に示すように、図３７は、ＣＭＯＳ層１００の導電体層５５（接合パッドＢＰ）とメモリ層２００の導電体層２６（接合パッドＢＰ）と、これらの接合パッドＢＰに接続される一部のコンタクト及び配線を示している。図３７に示すように、対向配置される２つの接合パッドＢＰは、形成時のエッチング方向に基づいて、異なるテーパー形状を有し得る。具体的には、第１基板Ｗ１を利用して形成された導電体層５５（接合パッドＢＰ）は、例えば、逆テーパー形状を有している。第２基板Ｗ２を利用して形成された導電体層２６（接合パッドＢＰ）は、例えば、テーパー形状を有している。逆テーパー形状に形成された接合パッドＢＰは、接合処理により上下に反転されて接合されるため、第１基板Ｗ１を基準とした場合にテーパー形状とみなされ得る。その他の部分で対向配置される２つの接合パッドＢＰの形状も、導電体層５５及び２６と同様に形成され得る。
【0165】
また、対向配置される２つの接合パッドＢＰの組は、接合処理時の位置合わせに応じて、ずれて接合され得る。このため、導電体層５５の上面と導電体層２６の下面とは、段差を形成し得る。対向配置される２つの接合パッドＢＰの組は、境界を有していてもよいし、一体化されていてもよい。接合パッドＢＰと、当該接合パッドＢＰに接続されるコンタクトとは、一体で形成されてもよい。接合パッドＢＰに接続されるコンタクトは、複数であってもよい。例えば、導電体層５５（接合パッドＢＰ）は、複数のコンタクトＣ３を介して導電体層５４に接続されてもよい。同様に、導電体層２６（接合パッドＢＰ）は、複数のコンタクトＶ１を介して導電体層２５に接続されてもよい。
【0166】
上記実施形態において、メモリデバイス１の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、メモリピラーＭＰの半導体層４１とソース線ＳＬとの間は、メモリピラーＭＰの側面を介して接続されてもよい。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していてもよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。メモリデバイス１が備える配線層やコンタクトの数は、適宜変更され得る。
【0167】
上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーＭＰは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、スリットＳＬＴ及びＳＨＥのそれぞれが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、各コンタクトが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーＭＰ並びにコンタクトＶ０～Ｖ３、ＣＣ及びＣ３のそれぞれの断面構造は、円形であってもよいし、楕円形であってもよい。
【0168】
上記実施形態では、ＣＭＯＳ層１００の上方にメモリ層２００が設けられる場合について例示したが、メモリ層２００の上方にＣＭＯＳ層１００が設けられてもよい。この場合、例えば、ＣＭＯＳ層１００上に配線層３００（パッドＰＤ）が設けられる。
【0169】
本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“柱状”は、メモリデバイス１の製造工程において形成されたホール内に設けられた構造体であることを示している。“径”は、基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えば、Ｘ方向又はＹ方向における構成要素の長さのことを示している。“半導体層”は、“導電体層”と呼ばれてもよい。
【0170】
本明細書において“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。例えば、第１基板Ｗ１がメモリ領域ＭＲと引出領域ＨＲとを含むと規定された場合、メモリ領域ＭＲと引出領域ＨＲとは、第１基板Ｗ１の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と第１基板Ｗ１とのＺ方向の間隔に対応している。“高さ”の基準としては、第１基板Ｗ１以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、第２基板Ｗ２側から第１基板Ｗ１を見ることに対応する。
【0171】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0172】
１…メモリデバイス、１Ａ，１Ｂ，１Ｂ－１，１Ｂ－２，１Ｂ－３…メモリデバイス、２…メモリコントローラ、１０，１０Ａ…メモリセルアレイ、１０１，１０１ａ，１０１ｂ…サブアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４，１４Ａ…シーケンサ、１５，１５Ａ…ドライバ回路、１６，１６Ａ…ロウデコーダモジュール、１７…データレジスタ、１８…センスアンプモジュール、２０～２９，２０ａ～２９ａ，２０ｂ～２９ｂ…導電体層、３０～３５…絶縁体層、３７…導電体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０，５１…絶縁体層、５２～５９…導電体層、７０…絶縁体層、８０，８１…絶縁体層、８２，８３…導電体層、１００…ＣＭＯＳ層、２００，２００ａ，２００ｂ…メモリ層、３００…配線層、Ｄ０～Ｄ２，Ｍ０～Ｍ３…配線層、Ｂ１～Ｂ４…接合層、ＭＲ１，ＭＲ２，ＭＲａ１，ＭＲｂ１…メモリ領域、ＨＲ，ＨＲａ，ＨＲｂ…引出領域、ＳＨＲ１，ＳＨＲ２…サブ引出領域、ＳＲ１，ＳＲ２…センスアンプ領域、ＸＲ１，ＸＲ２…転送領域、ＰＲ１，ＰＲ２…周辺回路領域、ＩＯＲ１，ＩＯＲ２，ＩＯＲａ１，ＩＯＲｂ１…入出力領域、Ｗ１，Ｗ２，Ｗ３…基板、Ｃ０～Ｃ３，Ｖ０，Ｖ０ａ，Ｖ０ｂ，Ｖ１～Ｖ３…コンタクト、ＰＬ，ＰＬ１～ＰＬ６…プレーン、ＢＬＫ…ブロック、ＳＢＬＫａ，ＳＢＬＫｂ…サブブロック、ＳＵ，ＳＵａ，ＳＵｂ…ストリングユニット、ＭＴ，ＭＴａ，ＭＴｂ…メモリセルトランジスタ、ＳＴ１，ＳＴ２，ＳＴａ１，ＳＴａ２，ＳＴｂ１，ＳＴｂ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＤａ，ＳＧＤｂ，ＳＧＳ…選択ゲート線、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＳＧＤＤａ，ＳＧＤＤｂ…信号線、ＩＶ０，ＩＶ１…インバータ、ＮＤ１，ＮＤ２…ノード、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、Ｔ０～Ｔ９，ＴＲ０～ＴＲ２９…トランジスタ、ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬ…ラッチ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
