(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024108600
(43)【公開日】2024-08-13
(54)【発明の名称】電子回路
(51)【国際特許分類】
G06F 7/58 20060101AFI20240805BHJP
【ＦＩ】
G06F7/58 680
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023013040
(22)【出願日】2023-01-31
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度国立研究開発法人情報通信研究機構「革新的情報通信技術研究開発委託研究／研究開発課題名：継続的進化を可能とするＢ５Ｇ ＩｏＴ ＳｏＣ及びＩｏＴソリューション構築プラットホームの研究開発」、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】319006047
【氏名又は名称】シャープセミコンダクターイノベーション株式会社
(74)【代理人】
【識別番号】110002848
【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所
(72)【発明者】
【氏名】重政 晴彦
(57)【要約】
【課題】チャレンジデータに対して高いエントロピーを有するレスポンスデータを生成することができる電子回路を提供する。
【解決手段】電子回路は、第１の電圧立ち上がり時間を有する第１の出力を生成する第１の回路と、チャレンジデータに含まれるデータに応じて、前記第１の出力を、前記第１の電圧立ち上がり時間と異なる第２の電圧立ち上がり時間を有する第２の出力に変化させる第２の回路と、初期値が不定であり、出力値が前記第２の電圧立ち上がり時間に応じて変化する第３の回路と、を備える。
【選択図】図１
【解決手段】電子回路は、第１の電圧立ち上がり時間を有する第１の出力を生成する第１の回路と、チャレンジデータに含まれるデータに応じて、前記第１の出力を、前記第１の電圧立ち上がり時間と異なる第２の電圧立ち上がり時間を有する第２の出力に変化させる第２の回路と、初期値が不定であり、出力値が前記第２の電圧立ち上がり時間に応じて変化する第３の回路と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の電圧立ち上がり時間を有する第１の出力を生成する第１の回路と、
チャレンジデータに含まれるデータに応じて、前記第１の出力を、前記第１の電圧立ち上がり時間と異なる第２の電圧立ち上がり時間を有する第２の出力に変化させる第２の回路と、
初期値が不定であり、出力値が前記第２の電圧立ち上がり時間に応じて変化する第３の回路と、
を備える電子回路。
チャレンジデータに含まれるデータに応じて、前記第１の出力を、前記第１の電圧立ち上がり時間と異なる第２の電圧立ち上がり時間を有する第２の出力に変化させる第２の回路と、
初期値が不定であり、出力値が前記第２の電圧立ち上がり時間に応じて変化する第３の回路と、
を備える電子回路。
【請求項2】
前記第１の回路は、前記チャレンジデータに含まれる第１のデータに応じて前記第１の出力の立ち上がり後電圧を変化させ、
前記データは、第２のデータであり、
前記出力値は、前記第２の出力の立ち上がり後電圧に応じて変化する
請求項１に記載の電子回路。
前記データは、第２のデータであり、
前記出力値は、前記第２の出力の立ち上がり後電圧に応じて変化する
請求項１に記載の電子回路。
【請求項3】
前記第２の回路は、前記データに応じて変化する少なくともひとつのインピーダンス値を有し前記第１の出力を前記第２の出力に変化させる少なくともひとつのインピーダンス素子を備える
請求項１に記載の電子回路。
請求項１に記載の電子回路。
【請求項4】
前記少なくともひとつのインピーダンス値は、前記データを構成する第１の構成データに応じて変化するリアクタンス値を含み、
前記少なくともひとつのインピーダンス素子は、前記リアクタンス値を有するリアクタンス素子を含む
請求項３に記載の電子回路。
前記少なくともひとつのインピーダンス素子は、前記リアクタンス値を有するリアクタンス素子を含む
請求項３に記載の電子回路。
【請求項5】
前記リアクタンス値は、容量性リアクタンス値であり、
前記リアクタンス素子は、容量性リアクタンス素子である
請求項４に記載の電子回路。
前記リアクタンス素子は、容量性リアクタンス素子である
請求項４に記載の電子回路。
【請求項6】
前記少なくともひとつのインピーダンス値は、前記データを構成する第２の構成データに応じて変化するレジスタンス値を含み、
前記少なくともひとつのインピーダンス素子は、前記レジスタンス値を有するレジスタンス素子を含む
請求項４又は５に記載の電子回路。
前記少なくともひとつのインピーダンス素子は、前記レジスタンス値を有するレジスタンス素子を含む
請求項４又は５に記載の電子回路。
【請求項7】
前記リアクタンス値は、容量性リアクタンス値であり、
前記リアクタンス素子は、容量性リアクタンス素子であり、
前記第２の回路は、前記レジスタンス素子及び前記容量性リアクタンス素子を備える積分回路を備える
請求項６に記載の電子回路。
前記リアクタンス素子は、容量性リアクタンス素子であり、
前記第２の回路は、前記レジスタンス素子及び前記容量性リアクタンス素子を備える積分回路を備える
請求項６に記載の電子回路。
【請求項8】
前記第３の回路は、ＲＳラッチ、Ｄ型フリップフロップ及びランダムアクセスメモリセルからなる群より選択される少なくとも１種を備える
請求項１から５までのいずれかに記載の電子回路。
請求項１から５までのいずれかに記載の電子回路。
【請求項9】
前記第１の回路及び前記第２の回路に前記第１のデータ及び前記第２のデータをそれぞれ入力した後に、前記第１の回路にイネーブル信号を入力するコントローラを備え、
前記第１の回路は、前記イネーブル信号が入力されるのに同期して前記第１の出力を生成することを開始する
請求項２に記載の電子回路。
前記第１の回路は、前記イネーブル信号が入力されるのに同期して前記第１の出力を生成することを開始する
請求項２に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電子回路に関する。
【背景技術】
【0002】
特許文献１は、ラッチＰＵＦを開示する。当該ラッチＰＵＦには、ＲＳラッチ回路が搭載される。当該ラッチＰＵＦにおいては、ＲＳラッチ回路の入力端子に入力されるクロック信号の周波数が変動させられることにより、乱数を出力するＲＳラッチ回路又は定数を出力するＲＳラッチ回路の比率が変化させられる。これにより、ラッチＰＵＦにより生成される固体別情報の品質を向上させることができる（段落００３３及び００３４）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６１６７８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示されたラッチＰＵＦにおいては、生成される固体別情報のエントロピーが依然として十分でない。
【0005】
本開示は、この問題に鑑みてなされた。本開示の一態様は、例えば、チャレンジデータに対して高いエントロピーを有するレスポンスデータを生成することができる電子回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様の電子回路は、第１の電圧立ち上がり時間を有する第１の出力を生成する第１の回路と、チャレンジデータに含まれるデータに応じて、前記第１の出力を、前記第１の電圧立ち上がり時間と異なる第２の電圧立ち上がり時間を有する第２の出力に変化させる第２の回路と、初期値が不定であり、出力値が前記第２の電圧立ち上がり時間に応じて変化する第３の回路と、を備える。
【図面の簡単な説明】
【0007】
【図1】第１実施形態の電子回路のブロック図である。
【図2】第１実施形態の電子回路に備えられるコントローラ及び少なくともひとつのインピーダンス素子のブロック図である。
【図3】第１実施形態の電子回路に備えられる第１の回路の回路図である。
【図4】第１実施形態の電子回路に備えられる第２の回路の一例の回路図である。
【図6】第１実施形態の電子回路に備えられる第３の回路の第２の例のブロック図である。
【図7】第１実施形態の電子回路に備えられる第３の回路の第３の例のブロック図である。
【図8】第１実施形態の電子回路に備えられるキャパシタの回路図である。
【図9】第１実施形態の電子回路に備えられる抵抗の回路図である。
【図10】第１実施形態の電子回路に備えられるレジスタンス素子に備えられる各スイッチの回路図である。
【図11】第１実施形態の電子回路に備えられる第２の回路により出力される第２の出力の波形の例及び当該電子回路に備えられるＲＳラッチにより出力される信号の波形の例を示す図である。
【図12】第１実施形態の電子回路に備えられるコントローラにより行われる処理の流れを示すフローチャートである。
【発明を実施するための形態】
【0008】
以下、本開示の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0009】
【0010】
図１に示される電子回路１は、物理的に複製困難な関数（ＰＵＦ）を発生させる。電子回路１は、発生させたＰＵＦにより、チャレンジデータ１１に対するレスポンスデータ１２を生成する。生成されるレスポンスデータ１２は、ＰＵＦデータ等とも呼ばれる。発生するＰＵＦは、電子回路１の個体ごとに異なる、電子回路１の個体に固有の関数である。このため、生成されるレスポンスデータ１２も、電子回路１の個体ごとに異なる、電子回路１の個体に固有のデータである。レスポンスデータ１２は、高いエントロピーを有する。このため、チャレンジデータ１１が変化した場合のレスポンスデータ１２の変化を予測することは、困難である。これらのことから、電子回路１は、認証装置、乱数発生装置等に好適に実装される。
【0011】
電子回路１は、ＲＳラッチ、リセット機能を有しないＤ型フリップフロップ、ランダムアクセスメモリセル等の、初期値が不定である保持素子が起動後に保持するデータが、入力される信号の立ち上がりに応じて変化することを利用する。
【0012】
電子回路１には、チャレンジデータ１１が入力される。入力されるチャレンジデータ１１は、例えば、ｎ桁のビット列である。ｎは、例えば、１６である。チャレンジデータ１１は、チャレンジコード等とも呼ばれる。電子回路１は、レスポンスデータ１２を出力する。出力されるレスポンスデータ１２は、例えば、ｍ桁のビット列である。ｍは、例えば、８である。レスポンスデータ１２は、レスポンスコード等とも呼ばれる。
【0013】
１．２ 電子回路の構成
図１に示されるように、電子回路１は、コントローラ２０、第１の回路２１、第２の回路２２及び第３の回路２３を備える。
図１に示されるように、電子回路１は、コントローラ２０、第１の回路２１、第２の回路２２及び第３の回路２３を備える。
【0014】
コントローラ２０には、チャレンジデータ１１が入力される。コントローラ２０は、入力されたチャレンジデータ１１から第１のデータ３１及び第２のデータ３２を生成する。生成される第１のデータ３１及び第２のデータ３２は、チャレンジデータ１１に含まれる。第１のデータ３１及び第２のデータ３２は、互いに異なる。チャレンジデータ１１が１６桁のビット列である場合は、第１のデータ３１は、例えば、１６桁のビット列に含まれる４桁のビット列である。４桁のビット列は、例えば、１５桁目から１２桁目までのビット列[15:12]である。また、第２のデータ３２は、例えば、１６桁のビット列に含まれる１２桁のビット列である。１２桁のビット列は、例えば、１１桁目から０桁目までのビット列[11:0]である。
【0015】
コントローラ２０は、生成した第１のデータ３１及び第２のデータ３２を第１の回路２１及び第２の回路２２にそれぞれ入力する。
【0016】
第１の回路２１は、第１の出力４１を生成する。生成される第１の出力４１は、直流である。第１の出力４１は、第１の立ち上がり後電圧Ｖ１を有する。第１の出力４１の電圧は、０Ｖから第１の立ち上がり後電圧Ｖ１まで上昇し、第１の立ち上がり後電圧Ｖ１まで上昇した後は第１の立ち上がり後電圧Ｖ１で安定する。第１の出力４１の電圧の時間変化率ΔＶ／Δｔは、第１の出力４１の電圧が上昇している間は、時間が経過するにつれて小さくなって０に近づき、第１の出力４１の電圧が安定した後は、０になる。第１の出力４１は、第１の電圧立ち上がり時間ＴＲ１を有する。第１の電圧立ち上がり時間ＴＲ１は、第１の出力４１の電圧が０Ｖから第１の立ち上がり後電圧Ｖ１まで上昇するのに要する時間の指標である。第１実施形態においては、第１の電圧立ち上がり時間ＴＲ１は、第１の出力４１の電圧が０Ｖから第１の立ち上がり後電圧Ｖ１の９０％まで上昇するのに要する時間であるとする。
【0017】
第１の回路２１は、第１の立ち上がり後電圧Ｖ１が変化する可変電圧回路である。第１の回路２１は、入力された第１のデータ３１に応じて第１の立ち上がり後電圧Ｖ１を変化させる。
【0018】
第１の回路２１は、イネーブル信号３３が入力されるのに同期して、第１の出力４１を生成することを開始する。
【0019】
第２の回路２２の入力は、第１の回路２１の出力に電気的に接続される。このため、第２の回路２２には、第１の回路２１により生成された第１の出力４１が入力される。
【0020】
図１に示されるように、第２の回路２２は、少なくともひとつのインピーダンス素子６１を備える。
【0021】
少なくともひとつのインピーダンス素子６１がふたつ以上のインピーダンス素子である場合は、ふたつ以上のインピーダンス素子は、互いに電気的に接続されてインピーダンス素子網を構成する。
【0022】
少なくともひとつのインピーダンス素子６１は、入力された第１の出力４１を第２の出力４２に変化させる。これにより、少なくともひとつのインピーダンス素子６１を備える第２の回路２２は、第１の出力４１を第２の出力４２に変化させる。第２の出力４２は、直流である。第２の出力４２は、第２の立ち上がり後電圧Ｖ２を有する。第２の出力４２の電圧は、０Ｖから第２の立ち上がり後電圧Ｖ２まで上昇し、第２の立ち上がり後電圧Ｖ２まで上昇した後は第２の立ち上がり後電圧Ｖ２で安定する。第２の出力４２の電圧の時間変化率ΔＶ／Δｔは、第２の出力４２の電圧が上昇している間は、時間が経過するにつれて小さくなって０に近づき、第２の出力４２の電圧が安定した後は、０になる。第２の出力４２は、第２の電圧立ち上がり時間ＴＲ２を有する。第２の電圧立ち上がり時間ＴＲ２は、第２の出力４２の電圧が０Ｖから第２の立ち上がり後電圧Ｖ２まで上昇するのに要する時間の指標である。第１実施形態においては、第２の電圧立ち上がり時間ＴＲ２は、第２の出力４２の電圧が０Ｖから第２の立ち上がり後電圧Ｖ２の９０％まで上昇するのに要する時間であるとする。第２の立ち上がり後電圧Ｖ２は、第１の立ち上がり後電圧Ｖ１と概ね同じである。第２の電圧立ち上がり時間ＴＲ２は、第１の電圧立ち上がり時間ＴＲ１と異なる。したがって、少なくともひとつのインピーダンス素子６１は、電圧立ち上がり時間ＴＲを第１の電圧立ち上がり時間ＴＲ１から第２の電圧立ち上がり時間ＴＲ２に変化させる。
【0023】
少なくともひとつのインピーダンス素子６は、少なくともひとつのインピーダンス素子６１が有する少なくともひとつのインピーダンス値７１が変化する可変インピーダンス素子である。少なくともひとつのインピーダンス素子６は、入力された第２のデータ３２に応じて少なくともひとつのインピーダンス値７１１を変化させる。これにより、少なくともひとつのインピーダンス素子６は、第２のデータ３２に応じて、第１の電圧立ち上がり時間ＴＲ１を有する第１の出力４１を、第２の電圧立ち上がり時間ＴＲ２を有する第２の出力４２に変化させる。これにより、第２の回路２２は、電圧立ち上がり時間ＴＲを第１の電圧立ち上がり時間ＴＲ１から第２の電圧立ち上がり時間ＴＲ２に変化させる。
【0024】
第３の回路２３の入力は、第２の回路２２の出力に電気的に接続される。このため、第３の回路２３には、第２の回路２２により出力された第２の出力４２が入力される。
【0025】
第３の回路２３は、論理データを保持し、保持する論理データを出力する。
【0026】
第３の回路２３への電源電力が開始された後に第３の回路２３により出力される初期値は、不定である。第３の回路２３への電源電力の供給は、第１の回路２１により行われてもよいし、第１の回路２１とは別の電源により行われてもよい。
【0027】
第３の回路２３に第２の出力４２が入力された後に第３の回路２３により出力される出力値は、入力された第２の出力４２に応じて変化する。出力値は、入力された第２の出力４２の第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２に応じて変化する。第２の出力４２の第２の立ち上がり後電圧Ｖ２は、第１の出力４１の第１の立ち上がり後電圧Ｖ１と概ね同じであり、第１の出力４１の第１の立ち上がり後電圧Ｖ１は、チャレンジデータ１１に含まれる第１のデータ３１に応じて変化する。また、第２の出力４２の第２の電圧立ち上がり時間ＴＲ２は、チャレンジデータ１１に含まれる第２のデータ３２に応じて変化する。このため、出力値は、チャレンジデータ１１に応じて変化する。
【0028】
第３の回路２３は、レスポンスデータ１２を保持する。保持されるレスポンスデータ１２は、第３の回路２３に第２の出力４２が入力された後に第３の回路２３により出力される出力値である。このため、レスポンスデータ１２は、入力された第２の出力４２の第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２に応じて変化し、チャレンジデータ１１に応じて変化する。
【0029】
第３の回路２３は、保持するレスポンスデータ１２を出力する。
【0030】
コントローラ２０、第１の回路２１、第２の回路２２及び第３の回路２３は、ディスクリート部品により構成されてもよいし、集積回路により構成されてもよいし、集積回路に内蔵されてもよい。コントローラ２０の全部又は一部が、メモリに記憶されたプログラムを実行するプロセッサにより構成されてもよい。
【0031】
１．３ インピーダンス素子
図２は、第１実施形態の電子回路に備えられるコントローラ及び少なくともひとつのインピーダンス素子のブロック図である。
図２は、第１実施形態の電子回路に備えられるコントローラ及び少なくともひとつのインピーダンス素子のブロック図である。
【0032】
図２に示されるように、少なくともひとつのインピーダンス素子６１に入力される第２のデータ３２は、第１の構成データ８１及び第２の構成データ８２により構成される。
【0033】
チャレンジデータ１１が１６桁のビット列である場合は、第１の構成データ８１及び第２の構成データ８２の各々は、例えば、６桁のビット列である。第１の構成データ８１となる６桁のビット列は、例えば、５桁目から０桁目までのビット列[5:0]である。また、第２の構成データ８２となる６桁のビット列は、例えば、１１桁目から６桁目までのビット列[11:6]である。
【0034】
少なくともひとつのインピーダンス素子６１は、リアクタンス素子（キャパシタ又はインダクタ）９１及びレジスタンス素子（抵抗）９２を含む。このため、少なくともひとつのインピーダンス値７１は、リアクタンス素子９１が有するリアクタンス値１０１及びレジスタンス素子９２が有するレジスタンス値１０２を含む。
【0035】
リアクタンス素子９１は、リアクタンス値１０１が変化する可変リアクタンス素子である。リアクタンス素子９１は、入力された第１の構成データ８１に応じてリアクタンス値１０１を変化させる。レジスタンス素子９２は、レジスタンス値１０２が変化する可変抵抗である。レジスタンス素子９２は、入力された第２の構成データ８２に応じてレジスタンス値１０２を変化させる。
【0036】
リアクタンス素子９１は、容量性リアクタンス素子（キャパシタ）であってもよいし、誘導性リアクタンス素子（インダクタ）であってもよい。このため、リアクタンス値１０１は、容量性リアクタンス値であってもよいし、誘導性リアクタンス値であってもよい。ただし、リアクタンス素子９１が容量性リアクタンス素子であり、リアクタンス値１０１が容量性リアクタンス値である場合は、リアクタンス素子９１が誘導性リアクタンス素子であり、リアクタンス値１０１が誘導性アクタンス値である場合と比較して、第２の回路２２を集積回路に内蔵することが容易になる。リアクタンス素子９１が容量性リアクタンス値である場合は、リアクタンス値１０１は、周波数ｆ及び容量性リアクタンス素子のキャパシタンス値Ｃを用いて、１／ｊωＣ（ω＝２πｆ）で表される。リアクタンス素子９１が誘導性リアクタンス素子である場合は、リアクタンス値１０１は、周波数ｆ及び誘導性リアクタンス素子のインダクタンス値Ｌを用いて、ｊωＬ（ω＝２πｆ）で表される。
【0037】
１．４ 第１の回路
図３は、第１実施形態の電子回路に備えられる第１の回路の回路図である。
図３は、第１実施形態の電子回路に備えられる第１の回路の回路図である。
【0038】
図３に示される第１の回路２１は、降圧レギュレータである。このため、第１の回路２１は、入力される電源電圧より低い一定の電圧を有する第１の出力４１を生成することができる。
【0039】
図３に示されるように、第１の回路２１は、入力端子２１ａ、出力端子２１ｂ及び入力端子２１ｃを備える。
【0040】
入力端子２１ａには、電源電圧が入力される。出力端子２１ｂからは、第１の出力４１が出力される。入力端子２１ｃには、イネーブル信号３３が入力される。
【0041】
図３に示されるように、第１の回路２１は、可変電圧デコーダ１１１、分圧回路１１２、エラーアンプ１１３及び制御素子１１４を備える。
【0042】
可変電圧デコーダ１１１は、入力された第１のデータ３１をデコードして制御信号を生成する。
【0043】
分圧回路１１２は、第１の回路２１により出力される電圧を分圧して分圧された電圧を出力する。分圧回路１１２は、生成された制御信号に応じて分圧された電圧を変化させる。
【0044】
図３に図示されるように、分圧回路１１２は、第１の分圧抵抗１２１及び第２の分圧抵抗１２２を備える。
【0045】
第１の分圧抵抗１２１の第１の端子１２１ａは、第１の回路２１の出力端子２１ｂに電気的に接続される。第２の分圧抵抗１２２の第１の端子１２２ａは、第１の分圧抵抗１２１の第２の端子１２１ｂに電気的に接続される。第２の分圧抵抗１２２の第２の端子１２２ｂは、接地される。
【0046】
これらにより、分圧回路１１２は、第１の回路２１の出力端子２１ｂから電圧が出力されている間に、第１の分圧抵抗１２１の第２の端子１２１ｂ及び第２の分圧抵抗１２２の第１の端子１２２ａが電気的に接続されるノード１３１から分圧された電圧を出力する。分圧された電圧は、第１の分圧抵抗１２１及び第２の分圧抵抗１２２の抵抗値の比により決まる。
【0047】
分圧回路１１２は、生成された制御信号に応じて第１の分圧抵抗１２１の抵抗値を変化させることにより、生成された制御信号に応じて分圧された電圧を変化させる。
【0048】
エラーアンプ１１３は、エラーアンプ１１３の非反転入力端子１１３ａに入力された電圧からエラーアンプ１１３の反転入力端子１１３ｂに入力された電圧を減じた差が大きくなるほど、エラーアンプ１１３の出力端子１１３ｃから出力される電圧を高くする。
【0049】
エラーアンプ１１３の非反転入力端子１１３ａは、ノード１３１に電気的に接続される。エラーアンプ１１３の反転入力端子１１３ｂは、基準電圧源に電気的に接続される。
【0050】
これらにより、エラーアンプ１１３は、分圧された電圧から基準電圧源により発生させられる基準電圧を減じた差が大きくなるほど、エラーアンプ１１３の出力端子１１３ｃから出力される電圧を高くする。
【0051】
また、エラーアンプ１１３は、エラーアンプ１１３のイネーブル端子１１３ｄにイネーブル信号３３が入力されるのに同期して、エラーアンプ１１３の出力端子１１３ｃから電圧を出力することを開始する。
【0052】
エラーアンプ１１３のイネーブル端子１１３ｄは、第１の回路２１の入力端子２１ｃに電気的に接続される。
【0053】
これらにより、エラーアンプ１１３は、第１の回路２１の入力端子２１ｃにイネーブル信号３３が入力されるのに同期して、エラーアンプ１１３の出力端子１１３ｃから電圧を出力することを開始する。
【0054】
制御素子１１４は、制御素子１１４の制御端子１１４ａに入力された電圧が高くなるほど、制御素子１１４の第１の端子１１４ｂから制御素子１１４の第２の端子１１４ｃへ流れる電流を強く制限する。
【0055】
制御素子１１４の制御端子１１４ａは、エラーアンプ１１３の出力端子１１３ｃに電気的に接続される。制御素子１１４の第１の端子１１４ｂは、第１の回路２１の入力端子２１ａに電気的に接続される。制御素子１１４の第２の端子１１４ｃは、第１の回路２１の出力端子２１ｂに電気的に接続される。
【0056】
これらにより、制御素子１１４は、エラーアンプ１１３の出力端子１１３ｃから出力される電圧が高くなるほど、第１の回路２１の入力端子２１ａから第１の回路２１の出力端子２１ｂへ流れる電流への制限を強くする。これにより、制御素子１１４は、分圧された電圧から基準電圧を減じた差が大きくなるほど、第１の回路２１の出力端子２１ｂから出力される電圧を低くする。
【0057】
これらにより、第１の回路２１は、出力端子２１ｂから出力される電圧を、第１のデータ３１に応じて変化する第１の立ち上がり後電圧Ｖ１で安定させる。
【0058】
１．５ 第２の回路
図４は、第１実施形態の電子回路に備えられる第２の回路の一例の回路図である。
図４は、第１実施形態の電子回路に備えられる第２の回路の一例の回路図である。
【0059】
図４に示されるように、第２の回路２２の一例においては、リアクタンス素子９１は、容量性リアクタンス素子（キャパシタ）１４１であり、リアクタンス値１０１は、容量性リアクタンス値である。
【0060】
容量性リアクタンス素子１４１は、キャパシタンス値が変化する可変容量素子である。容量性リアクタンス素子１４１は、入力された第１の構成データ８１に応じてキャパシタンス値を変化させる。これにより、容量性リアクタンス素子１４１は、入力された第１の構成データ８１に応じて容量性リアクタンス値を変化させる。
【0061】
図４に示されるように、第２の回路２２は、入力端子２２ａ及び出力端子２２ｂを備える。
【0062】
レジスタンス素子（抵抗）９２の第１の端子９２ａは、第２の回路２２の入力端子２２ａに電気的に接続される。レジスタンス素子９２の第２の端子９２ｂは、第２の回路２２の出力端子２２ｂに電気的に接続される。容量性リアクタンス素子１４１の第１の端子１４１ａは、第２の回路２２の出力端子２２ｂに電気的に接続される。容量性リアクタンス素子１４１の第２の端子１４１ｂは、接地される。これにより、レジスタンス素子９２の入力は、第１の回路２１の出力に電気的に接続される。また、容量性リアクタンス素子１４１の入力は、レジスタンス素子９２の出力に電気的に接続される。また、第３の回路２３の入力は、容量性リアクタンス素子１４１の出力に電気的に接続される。また、第２の回路２２は、レジスタンス素子９２及び容量性リアクタンス素子１４１を備える積分回路１５１を備える。積分回路１５１は、第１の出力４１を積分する。このため、積分回路１５１は、第２の出力４２の電圧立ち上がり時間ＴＲを第１の電圧立ち上がり時間ＴＲ１から第２の電圧立ち上がり時間ＴＲ２へ変化させる。
【0063】
１．６ 第３の回路
図５は、第１実施形態の電子回路に備えられる第３の回路の第１の例の回路図である。
図５は、第１実施形態の電子回路に備えられる第３の回路の第１の例の回路図である。
【0064】
第３の回路２３の第１の例においては、図５に示されるように、第３の回路２３は、入力端子２３ａ及びｍ個の出力端子２３ｂ－１，２３ｂ－２，・・・，２３ｂ－ｍを備える。
【0065】
図５に示されるように、第３の回路２３は、ｍ個のＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍを備える。
【0066】
ＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍに含まれる各ＲＳラッチ１６１は、各ＲＳラッチ１６１の入力端子１６１ａに入力された信号により示される論理値を保持し、保持した論理値を示す信号を各ＲＳラッチ１６１の出力端子１６１ｂから出力する。ただし、各ＲＳラッチ１６１への電源電力の供給が開始された後に各ＲＳラッチ１６１により保持される初期値は、不定である。また、各ＲＳラッチ１６１の入力端子１６１ａに信号が入力された後に各ＲＳラッチ１６１により保持される出力値は、当該信号の立ち上がり後電圧及び電圧立ち上がり時間に応じて変化する。ＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍの入力端子１６１ａに同じ信号が入力された場合でも、ＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍの出力端子１６１ｂから同じ論理値が出力されるとは限らない。すなわち、各ＲＳラッチ１６１の出力端子１６１ｂから出力される論理値は、各ＲＳラッチ１６１に固有の論理値である。
【0067】
ＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍの入力端子１６１ａは、第３の回路２３の入力端子２３ａに電気的に接続される。ＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍの出力端子１６１ｂは、第３の回路２３の出力端子２３ｂ－１，２３ｂ－２，・・・，２３ｂ－ｍにそれぞれ電気的に接続される。
【0068】
これらにより、第３の回路２３は、第２の出力４２の第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２に応じて変化するレスポンスデータ１２をｍ個の出力端子２３ｂ－１，２３ｂ－２，・・・，２３ｂ－ｍから出力する。出力されるレスポンスデータ１２は、ｍ個の出力端子２３ｂ－１，２３ｂ－２，・・・，２３ｂ－ｍにより出力される信号によりそれぞれ示されるｍ個の出力データからなる。
【0069】
第３の回路２３の第２の例においては、図６に示されるように、第３の回路２３は、ｍ個のＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍに代えて、ｍ個のランダムアクセスメモリ（ＲＡＭ）セル１７１－１，１７１－２，・・・，１７１－ｍを備える。ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）等である。
【0070】
図７は、第１実施形態の電子回路に備えられる第３の回路の第３の例のブロック図である。
【0071】
第３の回路２３の第３の例においては、図７に示されるように、第３の回路２３は、ｍ個のＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍに代えて、ｍ個のリセット機能を有しないＤ型フリップフロップ（ＤＦＦ）１８１－１，１８１－２，・・・，１８１－ｍを備える。
【0072】
第３の回路２３は、ｍ個のＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍに代えてｍ個のＲＡＭセル１７１－１，１７１－２，・・・，１７１－ｍ、ｍ個のＤＦＦ１８１－１，１８１－２，・・・，１８１－ｍ等のｍ個のラッチ回路を備える場合も、ｍ個のＲＳラッチ１６１－１，１６１－２，・・・，１６１－ｍを備える場合と同様に動作する。
【0073】
１．７ 容量性リアクタンス素子
図８は、第１実施形態の電子回路に備えられる容量性リアクタンス素子の回路図である。
図８は、第１実施形態の電子回路に備えられる容量性リアクタンス素子の回路図である。
【0074】
図８に示されるように、容量性リアクタンス素子１４１は、容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊ、スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊ及び可変容量デコーダ１９３を備える。
【0075】
容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊは、キャパシタンス値Ｃ,２Ｃ,４Ｃ,８Ｃ,・・・,２ｊ－１Ｃ及び２ｊＣをそれぞれ有する。
【0076】
スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊに含まれる各スイッチ１９２は、各スイッチ１９２の制御端子１９２ａに入力されている信号がオン信号である間は、各スイッチ１９２の第２の端子１９２ｃを各スイッチ１９２の第１の端子１９２ｂと導通させる。一方、各スイッチ１９２は、各スイッチ１９２の制御端子１９２ａに入力されている信号がオフ信号である間は、各スイッチ１９２の第２の端子１９２ｃを各スイッチ１９２の第１の端子１９２ｂと導通させない。
【0077】
容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊの第１の端子１９１ａは、容量性リアクタンス素子１４１の第１の端子１４１ａに電気的に接続される。
【0078】
スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊの第１の端子１９２ｂは、容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊの第２の端子１９１ｂにそれぞれ電気的に接続される。
【0079】
スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊの第２の端子１９２ｃは、容量性リアクタンス素子１４１の第２の端子１４１ｂに電気的に接続される。
【0080】
これにより、スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊは、スイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊの制御端子１９２ａに入力されている信号がオン信号である間は、容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊのキャパシタンス値を、容量性リアクタンス素子１４１のキャパシタンス値にそれぞれ含める。
【0081】
可変容量デコーダ１９３は、入力された第１の構成データ８１をデコードしてスイッチ１９２－１，１９２－２，１９２－３，１９２－４，・・・，１９２－ｊ－１，１９２－ｊの制御端子１９２ａに入力する信号を生成する。
【0082】
これにより、容量性リアクタンス素子１９１－１，１９１－２，１９１－３，１９１－４，・・・，１９１－ｊ－１，１９１－ｊから第１の構成データ８１に応じて選択された容量性リアクタンス素子のキャパシタンス値を容量性リアクタンス素子１４１のキャパシタンス値に含めることができる。これにより、容量性リアクタンス素子１４１のキャパシタンス値を、０から（Ｃ＋２Ｃ＋４Ｃ＋８Ｃ＋・・・＋２ｊ－１Ｃ＋２ｊＣ）までにおいてＣ刻みで変化させることができる。
【0083】
１．８ レジスタンス素子
図９に示されるように、レジスタンス素子９２は、レジスタンス素子（抵抗）２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋ、スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋ及び可変抵抗デコーダ２０３を備える。
図９に示されるように、レジスタンス素子９２は、レジスタンス素子（抵抗）２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋ、スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋ及び可変抵抗デコーダ２０３を備える。
【0084】
レジスタンス素子２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋは、レジスタンス値Ｒ,２Ｒ,４Ｒ,８Ｒ,・・・,２ｋ－１Ｒ及び２ｋＲをそれぞれ有する。
【0085】
スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋに含まれる各スイッチ２０２は、各スイッチ２０２の制御端子２０２ａに入力されている信号がオン信号である間は、各スイッチ２０２の第２の端子２０２ｃを各スイッチ２０２の第１の端子２０２ｂと導通させる。一方、各スイッチ２０２は、各スイッチ２０２の制御端子２０２ａに入力されている信号がオフ信号である間は、各スイッチ２０２の第２の端子２０２ｃを各スイッチ２０２の第１の端子２０２ｂと導通させない。
【0086】
レジスタンス素子２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋの第１の端子２０１ａは、隣接するレジスタンス素子２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１の第２の端子２０１ｂにそれぞれ電気的に接続される。一方の端にあるレジスタンス素子２０１－１の第１の端子２０１ａは、レジスタンス素子９２の第１の端子９２ａに電気的に接続される。他方の端にあるレジスタンス素子２０１－ｋの第２の端子２０１ｂは、レジスタンス素子９２の第２の端子９２ｂに電気的に接続される。
【0087】
スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋの第１の端子２０２ｂは、レジスタンス素子２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋの第１の端子２０１ａにそれぞれ電気的に接続される。スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋの第２の端子２０２ｃは、レジスタンス素子２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋの第２の端子２０１ｂにそれぞれ電気的に接続される。
【0088】
これにより、スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋは、それぞれ、スイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋの制御端子２０２ａに入力されている信号がオン信号である間は、抵抗２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋの第１の端子２０１ａ及び第２の端子２０１ｂを電気的に短絡する。
【0089】
可変抵抗デコーダ２０３は、入力された第２の構成データ８２をデコードしてスイッチ２０２－１，２０２－２，２０２－３，２０２－４，・・・，２０２－ｋ－１，２０２－ｋに入力する信号を生成する。
【0090】
これにより、レジスタンス素子２０１－１，２０１－２，２０１－３，２０１－４，・・・，２０１－ｋ－１，２０１－ｋから第２の構成データ８２に応じて選択されたレジスタンス素子の第１の端子２０１ａ及び第２の端子２０２ｃを電気的に短絡することができる。これにより、レジスタンス素子９２のレジスタンス値を、０から（Ｒ＋２Ｒ＋４Ｒ＋８Ｒ＋・・・＋２ｋ－１Ｒ＋２ｋＲ）までにおいてＲ刻みで変化させることができる。
【0091】
図１０に示されるように、各スイッチ２０２は、第１のスイッチング素子２１１、第２のスイッチング素子２１２及びインバータ２１３を備える。
【0092】
第１のスイッチング素子２１１は、第１のスイッチング素子２１１の制御端子２１１ａに入力されている信号がオン信号である間は、第１のスイッチング素子２１１の第２の端子２１１ｃを第１のスイッチング素子２１１の第１の端子２１１ｂと導通させる。一方、第１のスイッチング素子２１１は、第１のスイッチング素子２１１の制御端子２１１ａに入力されている信号がオフ信号である間は、第１のスイッチング素子２１１の第２の端子２１１ｃを第１のスイッチング素子２１１の第１の端子２１１ｂと導通させない。
【0093】
第２のスイッチング素子２１２は、第２のスイッチング素子２１２の制御端子２１２ａに入力されている信号が反転されたオン信号である間は、第２のスイッチング素子２１２の第２の端子２１２ｃを第２のスイッチング素子２１２の第１の端子２１２ｂと導通させる。一方、第２のスイッチング素子２１２は、第２のスイッチング素子２１２の制御端子２１２ａに入力されている信号が反転されたオフ信号である場合は、第２のスイッチング素子２１２の第２の端子２１２ｃを第２のスイッチング素子２１２の第１の端子２１２ｂと導通させない。
【0094】
インバータ２１３は、インバータ２１３の入力端子２１３ａに入力された信号を反転させ、反転させた信号をインバータ２１３の出力端子２１３ｂから出力する。
【0095】
第１のスイッチング素子２１１の第１の端子２１１ｂ及び第２のスイッチング素子２１２の第１の端子２１２ｂは、各スイッチ２０２の第１の端子２０２ｂに電気的に接続される。第１のスイッチング素子２１１の第２の端子２１１ｃ及び第２のスイッチング素子２１２の第２の端子２１２ｃは、各スイッチ２０２の第２の端子２０２ｃに電気的に接続される。第１のスイッチング素子２１１の制御端子２１１ａは、各スイッチ２０２の制御端子２０２ａに電気的に接続される。第２のスイッチング素子２１２の制御端子２１２ａは、インバータ２１３の出力端子２１３ｂに電気的に接続される。インバータ２１３の入力端子２１３ａは、各スイッチ２０２の制御端子２０２ａに電気的に接続される。
【0096】
これにより、各スイッチ２０２の制御端子２０２ａに入力されている信号がオン信号である間は、第１のスイッチング素子２１１の制御端子２１１ａに入力されている信号がオン信号になる。また、第２のスイッチング素子２１２の制御端子２１２ａに入力されている信号が反転されたオン信号になる。このため、第１のスイッチング素子２１１の第２の端子２１１ｃが第１のスイッチング素子２１１の第１の端子２１１ｂと導通する。また、第２のスイッチング素子２１２の第２の端子２１２ｃが第２のスイッチング素子２１２の第１の端子２１２ｂと導通する。これにより、各スイッチ２０２の第２の端子２０２ｃが各スイッチ２０２の第１の端子２０２ｂと導通する。
【0097】
１．９ 第２の立ち上がり後電圧及び第２の電圧立ち上がり時間による出力データの変化
図１１は、第１実施形態の電子回路に備えられる第２の回路により出力される第２の出力の波形の例及び当該電子回路に備えられるＲＳラッチにより出力される信号の波形の例を示す図である。
図１１は、第１実施形態の電子回路に備えられる第２の回路により出力される第２の出力の波形の例及び当該電子回路に備えられるＲＳラッチにより出力される信号の波形の例を示す図である。
【0098】
上述したように、第１の回路２１は、チャレンジデータ１１に含まれる第１のデータ３１に応じて、生成する第１の出力４１の第１の立ち上がり後電圧Ｖ１を変化させ、第２の回路２２により出力される第２の出力４２の第２の立ち上がり後電圧Ｖ２を変化させる。例えば、図１１に示されるように、第１の回路２１は、第２の立ち上がり後電圧Ｖ２を、ＶＡ,ＶＢ，ＶＣ等の間で変化させる。これにより、第１の回路２１は、第２の出力４２の波形の立ち上がり時の傾きを変化させる。第１の回路２１は、少なくともひとつのインピーダンス値７１によらずに、第２の出力４２の波形の立ち上がり時の傾きを変化させることができる。
【0099】
また、上述したように、第２の回路２２は、チャレンジデータ１１に含まれる第２のデータ３２に応じて、出力する第２の出力４２の第２の電圧立ち上がり時間ＴＲ２を変化させる。例えば、図１１に示されるように、第２の回路２２は、第２の電圧立ち上がり時間ＴＲ２を、ＴＡ,ＴＢ，ＴＣ等の間で変化させる。これにより、第２の回路２２は、第２の出力４２の波形の立ち上がり時の傾きを変化させる。第２の回路２２は、少なくともひとつのインピーダンス値７１により、第２の出力４２の波形の立ち上がり時の傾きを変化させることができる。
【0100】
第３の回路２３は、第２の出力４２の波形の立ち上がり時の傾きに応じて、出力データを示す信号の信号値を変化させる。このため、第３の回路２３は、第２の出力４２の第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２に応じて、出力データを示す信号の信号値を変化させる。
【0101】
例えば、図１１に示されるように、第３の回路２３は、第２の電圧立ち上がり時間Ｔ２がＴＡである場合は、第２の立ち上がり後電圧Ｖ２がＶＡであるときに、信号値をＬにし、第２の立ち上がり後電圧Ｖ２がＶＢであるときに、信号値をＬにし、第２の立ち上がり後電圧Ｖ２がＶＣであるときに、信号値をＨにする。また、第３の回路２３は、第２の電圧立ち上がり時間Ｔ２がＴＢである場合は、第２の立ち上がり後電圧Ｖ２がＶＡであるときに、信号値をＨにし、第２の立ち上がり後電圧Ｖ２がＶＢであるときに、信号値をＨにし、第２の立ち上がり後電圧Ｖ２がＶＣであるときに、信号値をＬにする。また、第３の回路２３は、第２の電圧立ち上がり時間Ｔ２がＴＣである場合は、第２の立ち上がり後電圧Ｖ２がＶＡであるときに、信号値をＬにし、第２の立ち上がり後電圧Ｖ２がＶＢであるときに、信号値をＨにし、第２の立ち上がり後電圧Ｖ２がＶＣであるときに、信号値をＨにする。図１１に示されるように、第３の回路２３は、第２の電圧立ち上がり時間Ｔ２が同じであっても、第２の立ち上がり後電圧Ｖ２に応じて信号値を変化させることができる。
【0102】
また、図１１に示されるように、第３の回路２３は、第２の立ち上がり後電圧Ｖ２がＶＡである場合は、第２の電圧立ち上がり時間Ｔ２がＴＡであるときに、信号値をＬにし、第２の電圧立ち上がり時間Ｔ２がＴＢであるときに、信号値をＨにし、第２の電圧立ち上がり時間Ｔ２がＴＣであるときに、信号値をＬにする。また、第３の回路２３は、第２の立ち上がり後電圧Ｖ２がＶＢである場合は、第２の電圧立ち上がり時間Ｔ２がＴＡであるときに、信号値をＬにし、第２の電圧立ち上がり時間Ｔ２がＴＢであるときに、信号値をＨにし、第２の電圧立ち上がり時間Ｔ２がＴＣであるときに、信号値をＨにする。また、第３の回路２３は、第２の立ち上がり後電圧Ｖ２がＶＣである場合は、第２の電圧立ち上がり時間Ｔ２がＴＡであるときに、信号値をＨにし、第２の電圧立ち上がり時間Ｔ２がＴＢであるときに、信号値をＬにし、第２の電圧立ち上がり時間Ｔ２がＴＣであるときに、信号値をＨにする。図１１に示されるように、第３の回路２３は、第２の立ち上がり後電圧Ｖ２が同じであっても、第２の電圧立ち上がり時間Ｔ２に応じて信号値を変化させることができる。
【0103】
信号値は、第２の出力４２の立ち上がりが開始するのに同期して変化し始め、第２の出力４２の立ち上がりが終了する前にＨ又はＬに定まる。
【0104】
第３の回路２３は、第２の出力４２の第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２の組み合わせに応じて信号値を変化させる。これにより、第３の回路２３が第２の立ち上がり後電圧Ｖ２及び第２の電圧立ち上がり時間ＴＲ２の片方のみに応じて信号値を変化させる場合と比較して、信号値のエントロピーを高くすることができる。
【0105】
出力される信号値は、電子回路１の寄生容量及び寄生抵抗の影響も受ける。また、電子回路１の寄生容量及び寄生抵抗は、電子回路１の個体ごとに異なる。このため、出力される信号値は、電子回路１の個体ごとに異なる。
【0106】
１．１０ コントローラにより行われる処理
図１２は、第１実施形態の電子回路に備えられるコントローラにより行われる処理の流れを示すフローチャートである。
図１２は、第１実施形態の電子回路に備えられるコントローラにより行われる処理の流れを示すフローチャートである。
【0107】
コントローラ２０は、図１２に示されるステップＳ１０１及びＳ１０２を実行する。
【0108】
ステップＳ１０１においては、コントローラ２０は、第１の回路２１に電源電力が供給されており、第１の回路２１にイネーブル信号３３を入力していない状態で、第１の回路２１及び第２の回路２２に第１のデータ３１及び第２のデータ３２をそれぞれ入力する。
【0109】
これにより、第１の回路２１は、第１のデータ３１に応じた第１の立ち上がり後電圧Ｖ１を有する第１の出力４１を出力することができる状態になる。また、第２の回路２２に備えられインピーダンス素子６１は、第２のデータ３２に応じたインピーダンス値７１を有する状態になり、第１の出力４１を、第２のデータ３２に応じた第２の電圧立ち上がり時間ＴＲ２を有する第２の出力４２に変化させることができる状態になる。
【0110】
続くステップＳ１０２においては、コントローラ２０は、第１の回路２１にイネーブル信号３３を入力する。これにより、第１の回路２１は、第１のデータ３１に応じた第１の立ち上がり後電圧Ｖ１を有する第１の出力４１を出力する。また、第２の回路２２は、第１の出力４１を、第２のデータ３２に応じた第２の電圧立ち上がり時間ＴＲ２を有する第２の出力４２に変化させる。第２の回路２２がレジスタンス素子９２及び容量性リアクタンス素子１４１により構成される積分回路１５１である場合は、第２の電圧立ち上がり時間ＴＲ２は、レジスタンス素子９２のレジスタンス値Ｒ及び容量性リアクタンス素子１４１のキャパシタンス値Ｃにより決まる時定数τ＝Ｒ・Ｃに応じて変化する。これにより、第３の回路２３は、第１のデータ３１及び第２のデータ３２を含むチャレンジデータ１１に応じたレスポンスデータ１２を出力する。
【0111】
本開示は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【符号の説明】
【0112】
１ 電子回路、１１ チャレンジデータ、１２ レスポンスデータ、２０ コントローラ、２１ 第１の回路、２１ａ 入力端子、２１ｂ 出力端子、２１ｃ 入力端子、２２ 第２の回路、２２ａ 入力端子、２２ｂ 出力端子、２３ 第３の回路、２３ａ 入力端子、２３ｂ－１，２３ｂ－２，２３ｂ－ｍ 出力端子、３１ 第１のデータ、３２ 第２のデータ、３３ イネーブル信号、４１ 第１の出力、４２ 第２の出力、６１ インピーダンス素子、７１ インピーダンス値、８１ 第１の構成データ、８２ 第２の構成データ、９１ リアクタンス素子、９２ レジスタンス素子、９２ａ 第１の端子、９２ｂ 第２の端子、１０１ リアクタンス値、１０２ レジスタンス値、１１１ 可変電圧デコーダ、１１２ 分圧回路、１１３エラーアンプ、１１３ａ 非反転入力端子、１１３ｂ 反転入力端子、１１３ｃ 出力端子、１１３ｄ イネーブル端子、１１４ 制御素子、１１４ａ 制御端子、１１４ｂ 第１の端子、１１４ｃ 第２の端子、１２１ 第１の分圧抵抗、１２１ａ 第１の端子、１２１ｂ 第２の端子、１２２ 第２の分圧抵抗、１２２ａ 第１の端子、１２２ｂ 第２の端子、１３１ ノード、１４１ キャパシタ、１４１ａ 第１の端子、１４１ｂ 第２の端子、１５１ 積分回路、１６１－１，１６１－２，１６１－ｍ ＲＳラッチ、１６１ 各ＲＳラッチ、１６１ａ 入力端子、１６１ｂ 出力端子、１７１－１，１７１－２，１７１－ｍ ランダムアクセスメモリ（ＲＡＭ）セル、１８１－１，１８１－２，１８１－ｍ Ｄ型フリップフロップ（ＤＦＦ）、１９１－１，１９１－２，１９１－３，１９１－４，１９１－ｊ－１，１９１－ｊ キャパシタ、１９１ａ 第１の端子、１９１ｂ 第２の端子、１９２－１，１９２－２，１９２－３，１９２－４，１９２－ｊ－１，１９２－ｊ スイッチ、１９２ 各スイッチ、１９２ａ 制御端子、１９２ｂ 第１の端子、１９２ｃ 第２の端子、１９３ 可変容量デコーダ、２０１－１，２０１－２，２０１－３，２０１－４，２０１－ｋ－１，２０１－ｋ 抵抗、２０１ａ 第１の端子、２０１ｂ 第２の端子、２０２－１，２０２－２，２０２－３，２０２－４，２０２－ｋ－１，２０２－ｋ スイッチ、２０２ 各スイッチ、２０２ａ 制御端子、２０２ｂ 第１の端子、２０２ｃ 第２の端子、２０３ 可変抵抗デコーダ、２１１ 第１のスイッチング素子、２１１ａ 制御端子、２１１ｂ 第１の端子、２１１ｃ 第２の端子、２１２ 第２のスイッチング素子、２１２ａ 制御端子、２１２ｂ 第１の端子、２１２ｃ 第２の端子、２１３ インバータ、２１３ａ 入力端子、２１３ｂ 出力端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】