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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024108747
(43)【公開日】2024-08-13
(54)【発明の名称】検出装置
(51)【国際特許分類】
G06F 3/041 20060101AFI20240805BHJP
G06F 3/044 20060101ALI20240805BHJP
【ＦＩ】
G06F3/041 512
G06F3/041 580
G06F3/041 410
G06F3/044 124
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023013277
(22)【出願日】2023-01-31
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】山口 浩司
(57)【要約】
【課題】低コスト化や小型化が可能な検出装置を提供する。
【解決手段】検出装置１は、検出領域に設けられた複数のセンサ電極４２と、固定電位である第１基準電位ＧＮＤ１に対して略一定の第１正電源電位ＶＣＣ及び第１負電源電位ＶＥＥに基づき、周期的に変動する第２基準電位ＧＮＤ２を生成すると共に、当該第２基準電位ＧＮＤ２に対して略一定の第２電源電位ＶＣＯを生成する電源回路１７ａと、センサ電極４２に駆動信号を供給し、センサ電極４２に生じる検出信号を取得すると共に、駆動信号と同期した矩形波信号Ｔｘを出力するＡＦＥ回路１５と、を備える。第２基準電位ＧＮＤ２は、矩形波信号Ｔｘと同期して変動する電位であり、ＡＦＥ回路１５は、電源回路１７ａから第２基準電位ＧＮＤ２が供給され、電源回路１７ａにより生成された第２電源電位ＶＣＯに基づき動作する。
【選択図】図１２
【解決手段】検出装置１は、検出領域に設けられた複数のセンサ電極４２と、固定電位である第１基準電位ＧＮＤ１に対して略一定の第１正電源電位ＶＣＣ及び第１負電源電位ＶＥＥに基づき、周期的に変動する第２基準電位ＧＮＤ２を生成すると共に、当該第２基準電位ＧＮＤ２に対して略一定の第２電源電位ＶＣＯを生成する電源回路１７ａと、センサ電極４２に駆動信号を供給し、センサ電極４２に生じる検出信号を取得すると共に、駆動信号と同期した矩形波信号Ｔｘを出力するＡＦＥ回路１５と、を備える。第２基準電位ＧＮＤ２は、矩形波信号Ｔｘと同期して変動する電位であり、ＡＦＥ回路１５は、電源回路１７ａから第２基準電位ＧＮＤ２が供給され、電源回路１７ａにより生成された第２電源電位ＶＣＯに基づき動作する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
検出領域に設けられた複数のセンサ電極と、
固定電位である第１基準電位に対して略一定の第１電源電位に基づき、周期的に変動する第２基準電位を生成すると共に、当該第２基準電位に対して略一定の第２電源電位を生成する電源回路と、
前記センサ電極に駆動信号を供給し、前記センサ電極に生じる検出信号を取得すると共に、前記駆動信号と同期した矩形波信号を出力するＡＦＥ回路と、
を備え、
前記第２基準電位は、前記矩形波信号と同期して変動する電位であり、
前記ＡＦＥ回路は、前記電源回路から前記第２基準電位が供給され、前記電源回路により生成された前記第２電源電位に基づき動作する、
検出装置。
固定電位である第１基準電位に対して略一定の第１電源電位に基づき、周期的に変動する第２基準電位を生成すると共に、当該第２基準電位に対して略一定の第２電源電位を生成する電源回路と、
前記センサ電極に駆動信号を供給し、前記センサ電極に生じる検出信号を取得すると共に、前記駆動信号と同期した矩形波信号を出力するＡＦＥ回路と、
を備え、
前記第２基準電位は、前記矩形波信号と同期して変動する電位であり、
前記ＡＦＥ回路は、前記電源回路から前記第２基準電位が供給され、前記電源回路により生成された前記第２電源電位に基づき動作する、
検出装置。
【請求項2】
前記検出領域の周囲に設けられた周辺電極と、
前記複数のセンサ電極及び前記周辺電極と基板を介して設けられたシールド電極と、
をさらに有し、
前記周辺電極及び前記シールド電極に前記第２基準電位が供給されている、
請求項１に記載の検出装置。
前記複数のセンサ電極及び前記周辺電極と基板を介して設けられたシールド電極と、
をさらに有し、
前記周辺電極及び前記シールド電極に前記第２基準電位が供給されている、
請求項１に記載の検出装置。
【請求項3】
前記電源回路は、
前記矩形波信号の高周波成分を抑制するローパスフィルタを備える、
請求項２に記載の検出装置。
前記矩形波信号の高周波成分を抑制するローパスフィルタを備える、
請求項２に記載の検出装置。
【請求項4】
前記電源回路は、
前記ローパスフィルタの後段に接続される演算増幅器を有し、
前記演算増幅器の出力電位よりも高電位の前記第２電源電位を生成し、
前記演算増幅器の出力電位よりも低電位の前記第２基準電位を生成する、
請求項３に記載の検出装置。
前記ローパスフィルタの後段に接続される演算増幅器を有し、
前記演算増幅器の出力電位よりも高電位の前記第２電源電位を生成し、
前記演算増幅器の出力電位よりも低電位の前記第２基準電位を生成する、
請求項３に記載の検出装置。
【請求項5】
前記第２電源電位は、前記演算増幅器の正電源電位であり、
前記第２基準電位は、前記演算増幅器の負電源電位である、
請求項４に記載の検出装置。
前記第２基準電位は、前記演算増幅器の負電源電位である、
請求項４に記載の検出装置。
【請求項6】
前記電源回路は、
前記演算増幅器の非反転入力端子と出力端子との間に接続された正帰還抵抗と、
前記演算増幅器の反転入力端子と出力端子との間に接続された負帰還抵抗と、
前記演算増幅器の反転入力端子と前記第１基準電位との間に接続された接地抵抗と、
を含む、
請求項５に記載の検出装置。
前記演算増幅器の非反転入力端子と出力端子との間に接続された正帰還抵抗と、
前記演算増幅器の反転入力端子と出力端子との間に接続された負帰還抵抗と、
前記演算増幅器の反転入力端子と前記第１基準電位との間に接続された接地抵抗と、
を含む、
請求項５に記載の検出装置。
【請求項7】
前記正帰還抵抗、前記負帰還抵抗、及び前記接地抵抗のうちの何れか１つ以上がデジタルポテンショメータで構成されている、
請求項６に記載の検出装置。
請求項６に記載の検出装置。
【請求項8】
前記電源回路は、
前記第１基準電位に対して略一定の第１正電源電位及び第１負電源電位が供給され、
前記第１正電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１負電源電位との分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
前記第１基準電位に対して略一定の第１正電源電位及び第１負電源電位が供給され、
前記第１正電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１負電源電位との分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
【請求項9】
前記ＮＰＮ型エミッタフォロワトランジスタのベースは、前記第１正電源電位と前記演算増幅器の出力電位との分圧電位が供給され、
前記ＮＰＮ型エミッタフォロワトランジスタのコレクタは、前記第１正電源電位が供給され、
前記演算増幅器の正電源電位は、前記ＮＰＮ型エミッタフォロワトランジスタのエミッタから供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのベースは、前記演算増幅器の出力電位と前記第１負電源電位との分圧電位が供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのコレクタは、前記第１負電源電位が供給され、
前記演算増幅器の負電源電位は、前記ＰＮＰ型エミッタフォロワトランジスタのエミッタから供給される、
請求項８に記載の検出装置。
前記ＮＰＮ型エミッタフォロワトランジスタのコレクタは、前記第１正電源電位が供給され、
前記演算増幅器の正電源電位は、前記ＮＰＮ型エミッタフォロワトランジスタのエミッタから供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのベースは、前記演算増幅器の出力電位と前記第１負電源電位との分圧電位が供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのコレクタは、前記第１負電源電位が供給され、
前記演算増幅器の負電源電位は、前記ＰＮＰ型エミッタフォロワトランジスタのエミッタから供給される、
請求項８に記載の検出装置。
【請求項10】
前記ＮＰＮ型エミッタフォロワトランジスタのベースと前記ＰＮＰ型エミッタフォロワトランジスタのベースとの間にバイパスコンデンサが設けられている、
請求項９に記載の検出装置。
請求項９に記載の検出装置。
【請求項11】
前記電源回路は、
前記第１基準電位に対して略一定の第１正電源電位及び第１負電源電位が供給され、
前記第１正電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるｎチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１負電源電位との分圧電位で駆動されるｐチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
前記第１基準電位に対して略一定の第１正電源電位及び第１負電源電位が供給され、
前記第１正電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるｎチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１負電源電位との分圧電位で駆動されるｐチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
【請求項12】
前記ｎチャネルソースフォロワトランジスタのゲートは、前記第１正電源電位と前記演算増幅器の出力電位との分圧電位が供給され、
前記ｎチャネルソースフォロワトランジスタのドレインは、前記第１正電源電位が供給され、
前記演算増幅器の正電源電位は、前記ｎチャネルソースフォロワトランジスタのソースから供給され、
前記ｐチャネルソースフォロワトランジスタのゲートは、前記演算増幅器の出力電位と前記第１負電源電位との分圧電位が供給され、
前記ｐチャネルソースフォロワトランジスタのドレインは、前記第１負電源電位が供給され、
前記演算増幅器の負電源電位は、前記ｐチャネルソースフォロワトランジスタのソースから供給される、
請求項１１に記載の検出装置。
前記ｎチャネルソースフォロワトランジスタのドレインは、前記第１正電源電位が供給され、
前記演算増幅器の正電源電位は、前記ｎチャネルソースフォロワトランジスタのソースから供給され、
前記ｐチャネルソースフォロワトランジスタのゲートは、前記演算増幅器の出力電位と前記第１負電源電位との分圧電位が供給され、
前記ｐチャネルソースフォロワトランジスタのドレインは、前記第１負電源電位が供給され、
前記演算増幅器の負電源電位は、前記ｐチャネルソースフォロワトランジスタのソースから供給される、
請求項１１に記載の検出装置。
【請求項13】
前記ｎチャネルソースフォロワトランジスタのゲートと前記ｐチャネルソースフォロワトランジスタのゲートとの間にバイパスコンデンサが設けられている、
請求項１２に記載の検出装置。
請求項１２に記載の検出装置。
【請求項14】
前記電源回路は、
前記第１基準電位に対して略一定の第１電源電位が供給され、
前記第１電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１基準電位との分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
前記第１基準電位に対して略一定の第１電源電位が供給され、
前記第１電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１基準電位との分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
【請求項15】
前記ＮＰＮ型エミッタフォロワトランジスタのベースは、前記第１電源電位と前記演算増幅器の出力電位との分圧電位が供給され、
前記ＮＰＮ型エミッタフォロワトランジスタのコレクタは、前記第１電源電位が供給され、
前記演算増幅器の正電源電位は、前記ＮＰＮ型エミッタフォロワトランジスタのエミッタから供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのベースは、前記演算増幅器の出力電位と前記第１基準電位との分圧電位が供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのコレクタは、前記第１基準電位が供給され、
前記演算増幅器の負電源電位は、前記ＰＮＰ型エミッタフォロワトランジスタのエミッタから供給される、
請求項１４に記載の検出装置。
前記ＮＰＮ型エミッタフォロワトランジスタのコレクタは、前記第１電源電位が供給され、
前記演算増幅器の正電源電位は、前記ＮＰＮ型エミッタフォロワトランジスタのエミッタから供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのベースは、前記演算増幅器の出力電位と前記第１基準電位との分圧電位が供給され、
前記ＰＮＰ型エミッタフォロワトランジスタのコレクタは、前記第１基準電位が供給され、
前記演算増幅器の負電源電位は、前記ＰＮＰ型エミッタフォロワトランジスタのエミッタから供給される、
請求項１４に記載の検出装置。
【請求項16】
前記ＮＰＮ型エミッタフォロワトランジスタのベースと前記ＰＮＰ型エミッタフォロワトランジスタのベースとの間にバイパスコンデンサが設けられている、
請求項１５に記載の検出装置。
請求項１５に記載の検出装置。
【請求項17】
前記電源回路は、
前記第１基準電位に対して略一定の第１電源電位が供給され、
前記第１電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるｎチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１基準電位との分圧電位で駆動されるｐチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
前記第１基準電位に対して略一定の第１電源電位が供給され、
前記第１電源電位と前記演算増幅器の出力電位との分圧電位で駆動されるｎチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の正電源電位として供給され、
前記演算増幅器の出力電位と前記第１基準電位との分圧電位で駆動されるｐチャネルソースフォロワトランジスタの出力電位が前記演算増幅器の負電源電位として供給される、
請求項４から７の何れか一項に記載の検出装置。
【請求項18】
前記ｎチャネルソースフォロワトランジスタのゲートは、前記第１電源電位と前記演算増幅器の出力電位との分圧電位が供給され、
前記ｎチャネルソースフォロワトランジスタのドレインは、前記第１電源電位が供給され、
前記演算増幅器の正電源電位は、前記ｎチャネルソースフォロワトランジスタのソースから供給され、
前記ｐチャネルソースフォロワトランジスタのゲートは、前記演算増幅器の出力電位と前記第１基準電位との分圧電位が供給され、
前記ｐチャネルソースフォロワトランジスタのドレインは、前記第１基準電位が供給され、
前記演算増幅器の負電源電位は、前記ｐチャネルソースフォロワトランジスタのソースから供給される、
請求項１７に記載の検出装置。
前記ｎチャネルソースフォロワトランジスタのドレインは、前記第１電源電位が供給され、
前記演算増幅器の正電源電位は、前記ｎチャネルソースフォロワトランジスタのソースから供給され、
前記ｐチャネルソースフォロワトランジスタのゲートは、前記演算増幅器の出力電位と前記第１基準電位との分圧電位が供給され、
前記ｐチャネルソースフォロワトランジスタのドレインは、前記第１基準電位が供給され、
前記演算増幅器の負電源電位は、前記ｐチャネルソースフォロワトランジスタのソースから供給される、
請求項１７に記載の検出装置。
【請求項19】
前記ｎチャネルソースフォロワトランジスタのゲートと前記ｐチャネルソースフォロワトランジスタのゲートとの間にバイパスコンデンサが設けられている、
請求項１８に記載の検出装置。
請求項１８に記載の検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、検出装置に関する。
【背景技術】
【0002】
物体の近接を検出する検出装置が知られている（例えば特許文献１）。このような所謂ホバー検出（近接検出）機能を有する検出装置は、複数の検出電極と、これら複数の検出電極が設けられた検出領域の周囲に配置されるシールド電極と、が設けられ、シールド電極に対して電気信号が与えられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９１５１７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ホバー検出精度を向上するために、検出回路を含む検出ブロックの接地電位を、検出用の信号に同期して周期的に変動する電位とし、当該電位を接地電位としてシールド電極に与える構成が考えられる。このような構成において、検出ブロックへの電源供給経路や信号伝送経路を電気的に絶縁するためのコストや大型化を抑制することが課題となる。
【0005】
本開示は、低コスト化や小型化が可能な検出装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様に係る検出装置は、検出領域に設けられた複数のセンサ電極と、固定電位である第１基準電位に対して略一定の第１電源電位に基づき、周期的に変動する第２基準電位を生成すると共に、当該第２基準電位に対して略一定の第２電源電位を生成する電源回路と、前記センサ電極に駆動信号を供給し、前記センサ電極に生じる検出信号を取得すると共に、前記駆動信号と同期した矩形波信号を出力するＡＦＥ回路と、を備え、前記第２基準電位は、前記矩形波信号と同期して変動する電位であり、前記ＡＦＥ回路は、前記電源回路から前記第２基準電位が供給され、前記電源回路により生成された前記第２電源電位に基づき動作する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0009】
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【0010】
【0011】
センサ回路４０は、基板４３上に、複数のセンサ電極（第１電極）４２と、周辺電極（第２電極）４１と、が設けられている。検出装置１は、センサ回路４０の検出面に接触していない状態で、指等の被検出体の位置や動きの検出（以下、「ホバー検出」とも称する）を行うホバー検出装置である。本開示において、検出装置１は、自己静電容量方式のホバー検出を行う。
【0012】
センサ回路４０は、検出領域ＳＡと、検出領域ＳＡの外側の周辺領域ＢＥとを有する。検出領域ＳＡは、センサ電極４２が設けられた領域であり、検出面に近接する被検出体を検出するための領域である。周辺領域ＢＥは、検出領域ＳＡの外側のセンサ電極４２が設けられない領域であり、検出領域ＳＡの四辺に沿って周辺電極４１が設けられた領域である。
【0013】
なお、以下の説明において、第１方向Ｄｘは、基板４３と平行な面内の一方向である。第２方向Ｄｙは、基板４３と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板４３の主面の法線方向である。また、「平面視」とは、基板４３と垂直な方向から見た場合の位置関係をいう。
【0014】
複数のセンサ電極４２は、基板４３の検出領域ＳＡにマトリクス状に配置される。言い換えると、複数のセンサ電極４２は、第１方向Ｄｘ及び第２方向Ｄｙに並んで配列される。複数のセンサ電極４２は、それぞれ配線（不図示）を介してＡＦＥ回路１５に電気的に接続される。
【0015】
周辺電極４１は、検出領域ＳＡに設けられた複数のセンサ電極４２を囲んで配置される。
【0016】
センサ回路４０には、検出回路２が接続される。検出回路２は、センサ回路４０の出力に基づきホバー検出を行うＡＦＥ回路１５、及び、ＡＦＥ回路１５におけるホバー検出動作を制御する制御回路６０等を含む。ＡＦＥ回路１５は、例えばアナログフロントエンド回路（ＡＦＥ：Analog Front End）である。制御回路６０は、例えばＭＣＵ（Micro Control Unit）等を含む。
【0017】
検出回路２には、処理装置（外部処理装置）１１０が接続される。処理装置１１０は、実施形態に係る検出装置１のホストコンピュータ（ＨＯＳＴ）として機能する装置である。処理装置１１０としては、例えばＰＯＳ（Point of sale）レジ端末であるが、これに限られるものでなく、検出装置１におけるホバー操作を受付可能な端末であれば良い。
【0018】
図２Ａは、実施形態に係る検出装置１のセンサ回路４０と表示パネル２５０とを積層した概略断面構成の一例を示す模式図である。表示パネル２５０は、画像を表示出力するディスプレイパネルである。図３は、実施形態に係る検出装置１のセンサ回路４０と表示パネル２５０との第１接続例を示す模式図である。図３では、表示パネル２５０の上に実施形態に係る検出装置１のセンサ回路４０を装着した、いわゆるオンセルタイプの装置を例示している。
【0019】
表示パネル２５０は、アレイ基板ＳＵＢ１と、対向基板ＳＵＢ２と、第１偏光板ＰＬ１と、第２偏光板ＰＬ２と、を備えている。第１偏光板ＰＬ１、アレイ基板ＳＵＢ１、対向基板ＳＵＢ２及び第２偏光板ＰＬ２は、この順で積層される。
【0020】
アレイ基板ＳＵＢ１は、複数の画素を駆動するための駆動回路基板である。対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１と対向して設けられる。表示機能層である液晶層は、アレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に設けられる。
【0021】
センサ回路４０は、接着層２６０を介して表示パネル２５０の上に貼り合わされる。接着層２６０は、例えばＯＣＡ（Optical Clear Adhesive）が例示される。
【0022】
複数のセンサ電極４２及び周辺電極４１は、同一の基板４３上に設けられる。基板４３は、絶縁性を有する素材で形成された膜状又は板状の部材であり、例えば樹脂製フィルム又はガラス基板である。なお、センサ電極４２及び周辺電極４１は、基板４３の同層に設けられる構成に限定されず、基板４３のそれぞれ異なる層に設けられていてもよい。センサ電極４２は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透光性を有する導電材料によって形成されている。周辺電極４１は、センサ電極４２と同じ材料で形成されていてもよいし、センサ電極４２と異なる金属材料等で形成されていてもよい。
【0023】
センサ回路４０の上には、接着層２８０を介してカバー部材２７０が設けられる。接着層２８０は、例えばＯＣＡが例示される。また、基板４３のセンサ電極４２及び周辺電極４１が設けられた面とは反対側の面に、シールド電極４４が設けられる。言い換えると、センサ回路４０のカバー部材２７０が設けられた面とは反対側の面と、表示パネル２５０との間にシールド電極４４が設けられる。また、接着層２６０は、センサ回路４０に設けられたシールド電極４４に接する。
【0024】
シールド電極４４は、例えば、導電性を有するＩＴＯやＩＺＯなどの透光性酸化物、あるいは金属を含む。金属は、例えば、モリブデンやタングステン、タンタル、アルミニウム、銅などの金属（０価の金属）が挙げられる。シールド電極４４は、単層構造を有してもよく、積層構造を有してもよい。シールド電極４４が積層構造を有する場合、シールド電極４４は酸化物を含む層と金属を含む層を有してもよい。シールド電極４４は、いずれも透過性と導電性を有する層であればよく、透明導電層と呼ぶことができる。
【0025】
シールド電極４４には、後述する第２基準電位が供給される。また、シールド電極４４には、周辺電極４１に与えられる信号と同一の信号が供給される。本実施形態では、センサ回路４０と表示パネル２５０との間にシールド電極４４が設けられているため、表示パネル２５０からセンサ回路４０のセンサ電極４２に重畳するノイズを遮蔽することができる。
【0026】
カバー部材２７０は、センサ回路４０の上に貼り合わされる。カバー部材２７０は、例えば、ガラス基板、或いは樹脂基板が用いられる。カバー部材２７０の上面は、ホバー検出における検出面である。
【0027】
【0028】
表示パネル２５０は、例えば、液晶表示パネル（ＬＣＤ：Liquid Crystal Display）である。この場合、表示パネル２５０を挟んでセンサ回路４０の反対側にバックライトが設けられる。表示パネル２５０はこれに限定されず、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイパネル（マイクロＬＥＤ、ミニＬＥＤ）であっても良い。あるいは、表示パネル２５０は、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であっても良い。
【0029】
図３に示すいわゆるオンセルタイプの装置構成において、検出装置１は、ＦＰＣ（Flexible Printed Circuits）７０を備える。ＦＰＣ７０は、ＰＣＢ（Printed Circuit Board）４６と接続されている。ＰＣＢ４６には、検出回路２を構成する各種の回路が実装される。図３では、検出回路２を構成する各種の回路の一例として、回路４６ａ，４６ｂを図示している。回路４６ａ，４６ｂは、例えば、ＡＦＥ回路１５、制御回路６０として機能する回路である。
【0030】
表示パネル２５０は、ＦＰＣ２５５を備える。ＦＰＣ２５５には、表示パネル２５０の動作に関する各種の回路が設けられる。ＰＣＢ４６は、ケーブル４７を介して、処理装置１１０と接続されている。ケーブル４７は、検出装置１と処理装置１１０との間で生じる信号を伝送する機能を有している。ケーブル４７としては、例えばＵＳＢ（Universal Serial Bus）ケーブルが例示される。
【0031】
図４は、実施形態に係る検出装置１のセンサ回路４０と表示パネル２５０との第２接続例を示す模式図である。図４では、表示パネル２５０に実施形態に係る検出装置１のセンサ回路４０を内蔵して一体化した、いわゆるインセルタイプあるいはハイブリッドタイプの装置を例示している。表示パネル２５０に実施形態に係る検出装置１のセンサ回路４０を内蔵して一体化するとは、例えば、表示パネル２５０として使用される基板や電極などの一部の部材と、実施形態に係る検出装置１のセンサ回路４０として使用される基板や電極などの一部の部材とを兼用することを含む。
【0032】
図４に示すいわゆるインセルタイプあるいはハイブリッドタイプの装置構成において、ＦＰＣ２５５は、ＰＣＢ４６に接続される。この場合、ケーブル４７は、表示パネル２５０と処理装置１１０との間で生じる信号を伝送する機能をさらに有している。
【0033】
実施形態１に係る検出装置１の具体的な構成について説明する前に、実施形態に係る検出装置の構成及び動作について説明する。図５は、実施形態に係る検出装置１のブロック構成の一例を示す図である。
【0034】
図５に示すように、検出装置１は、上述したセンサ回路４０、ＡＦＥ回路１５、及び制御回路６０に加えて、電源回路１７、基準電位生成回路２０、第１アイソレータ５１、及び第２アイソレータ５２を備えている。本開示において、センサ回路４０及びＡＦＥ回路１５は、検出ブロック１０に含まれる。制御回路６０及び基準電位生成回路２０は、固定電位である第１基準電位ＧＮＤ１を接地電位として動作する。検出ブロック１０内のセンサ回路４０及びＡＦＥ回路１５は、基準電位生成回路２０によって生成される第２基準電位ＧＮＤ２を接地電位として動作する。
【0035】
ＡＦＥ回路１５は、自己静電容量方式のホバー検出用の駆動信号を生成し、複数のセンサ電極４２に出力する。
【0036】
本開示において、ＡＦＥ回路１５と制御回路６０との間の信号は、クロック同期方式のシリアルインターフェースであるＳＰＩ（Serial Peripheral Interface）により伝送される。なお、ＡＦＥ回路１５と制御回路６０との間の信号を伝送するシリアルインターフェースはＳＰＩに限定されない。
【0037】
第１アイソレータ５１は、制御回路６０と検出ブロック１０との絶縁と、ＡＦＥ回路１５と制御回路６０との間の信号の伝送と、を行う。
【0038】
第１アイソレータ５１としては、例えば磁気絶縁方式のデジタルアイソレータが例示される。第１アイソレータ５１は、制御回路６０側から検出ブロック１０側への伝送出力、及び、検出ブロック１０側から制御回路６０側への伝送出力の双方向の伝送が可能とされる。
【0039】
具体的に、第１基準電位ＧＮＤ１（固定電位）を接地電位とした第１アイソレータ５１の制御回路６０側の端子から出力される電気信号は、第２基準電位ＧＮＤ２を接地電位とした検出ブロック１０から出力される電気信号と同期している。
【0040】
また、第２基準電位ＧＮＤ２を接地電位とした第１アイソレータ５１の検出ブロック１０側の端子から出力される電気信号は、第１基準電位ＧＮＤ１（固定電位）を接地電位とした制御回路６０から出力される電気信号と同期している。
【0041】
ＡＦＥ回路１５は、制御回路６０との間で、第１アイソレータ５１を介して、センシングデータや各種制御指令等の信号の伝送を行う。具体的に、例えば、ＡＦＥ回路１５は、ホバー検出の検出結果を示すセンシングデータを、第１アイソレータ５１を介して制御回路６０へ出力する。
【0042】
また、本開示において、ＡＦＥ回路１５は、矩形波信号Ｔｘを生成し、第２アイソレータ５２を介して基準電位生成回路２０に出力する。矩形波信号Ｔｘは、複数のセンサ電極４２に出力する駆動信号を生成するための基準信号である。自己静電容量方式のホバー検出用の駆動信号の周波数（以下、「駆動周波数」とも称する）は、矩形波信号Ｔｘの基本周波数と実質的に同一である。駆動周波数の設定範囲は、例えば１４０ｋＨｚから２００ｋＨｚとされる。矩形波信号Ｔｘは、複数のセンサ電極４２に出力する駆動信号の基本周波数成分及び高調波成分を含む。なお、ＡＦＥ回路１５における駆動周波数の設定範囲は一例であって、これに限定されない。
【0043】
第２アイソレータ５２は、検出ブロック１０と基準電位生成回路２０との絶縁と、ＡＦＥ回路１５から出力される矩形波信号Ｔｘの伝送と、を行う。
【0044】
第２アイソレータ５２における検出ブロック１０側と基準電位生成回路２０側との間の信号伝送は、例えばフォトカプラを利用した光絶縁方式で行われる。第２アイソレータ５２における検出ブロック１０側と基準電位生成回路２０側との間の信号伝送は、光絶縁方式に限定されず、例えば、第１アイソレータ５１と同様の磁気絶縁方式であっても良いし、コンデンサの原理を利用した容量絶縁方式であっても良い。
【0045】
具体的に、第１基準電位ＧＮＤ１（固定電位）を接地電位とした第２アイソレータ５２の基準電位生成回路２０側の端子から出力される矩形波信号は、第２基準電位ＧＮＤ２を接地電位としたＡＦＥ回路１５から出力される矩形波信号Ｔｘと同期している。図５では、ＡＦＥ回路１５から出力された矩形波信号Ｔｘの波形を波形ＳＢ１として模式的に示し、第２アイソレータ５２を介して基準電位生成回路２０へ出力される矩形波信号の波形を波形ＳＢ２として模式的に示している。
【0046】
電源回路１７は、第１基準電位ＧＮＤ１を接地電位として動作する外部装置（本実施形態では、処理装置１１０）からの電力供給経路に設けられる。電源回路１７は、処理装置１１０と検出ブロック１０との絶縁と、例えば、ＵＳＢケーブルの電源線ＶＢＵＳから供給される電力の検出ブロック１０への供給と、を行う。電源回路１７への電力供給源は、処理装置１１０に限定されない。電源回路１７は、例えばＡＣアダプタや他の外部電源から電力供給される態様であっても良い。
【0047】
電源回路１７は、第１電圧変換回路（ＰＯＷ１）１１、絶縁型ＤＣ－ＤＣコンバータ１２、及び第２電圧変換回路（ＰＯＷ２）１３を備える。
【0048】
第１電圧変換回路１１は、第１基準電位ＧＮＤ１を接地電位として動作する。第１電圧変換回路１１は、例えばＵＳＢケーブルの電源線ＶＢＵＳを介して処理装置１１０から供給される電力の電位を、第１基準電位ＧＮＤ１に対して略一定の第１電源電位ＶＣＣに変換する。
【0049】
絶縁型ＤＣ－ＤＣコンバータ１２は、第１電圧変換回路１１と第２電圧変換回路１３との間に設けられる。絶縁型ＤＣ－ＤＣコンバータ１２における第１電圧変換回路１１と第２電圧変換回路１３との間の電力伝送は、第１アイソレータ５１と同様の磁気絶縁方式で行われる。
【0050】
絶縁型ＤＣ－ＤＣコンバータ１２は、処理装置１１０側のコイルへ電力が供給されることで、当該コイルが磁場を発生させる。検出ブロック１０側のコイルは、処理装置１１０側のコイルが発生させる磁場の影響範囲内に設けられる。
【0051】
検出ブロック１０側のコイルには、処理装置１１０側のコイルにより発生した磁場に応じた誘導起電力が生じる。検出ブロック１０側のコイルで生じた電力は、第２基準電位ＧＮＤ２に同期して変動する第２電源電位に変換されて、第２電圧変換回路１３に出力される。
【0052】
第２電圧変換回路１３は、第２基準電位ＧＮＤ２を接地電位として動作する。第２電圧変換回路１３は、絶縁型ＤＣ－ＤＣコンバータ１２から供給される電力をＡＦＥ回路１５の電源電位ＶＤＤに変換する。電源電位ＶＤＤは、例えば、ＡＦＥ回路１５のアナログ電源電位やＡＦＥ回路１５の入出力電源電位を含む。
【0053】
制御回路６０は、処理装置１１０との間で、センシングデータに関する各種情報や制御指令等の信号の伝送を行う。
【0054】
また、制御回路６０は、センシングデータのノイズ判定処理及びセンシングデータに基づいた被検出体の位置判定（座標演算処理）を行う。ノイズ判定処理とは、センシングデータに含まれるノイズ成分の量を判定するために行われる処理である。また、座標演算処理とは、センサ回路４０に近接する被検出体の位置を判定するために行われる演算処理である。具体的に、座標演算処理では、例えば、センサ回路４０に近接する被検出体の第１方向Ｄｘの位置、第２方向Ｄｙの位置、及び第３方向Ｄｚ（図１参照）の位置を導出できる。ノイズ判定処理及び座標演算処理の詳細は、周知のものと同様であるため、詳細な説明を省略する。
【0055】
本開示において、制御回路６０と処理装置１１０との間の信号は、シリアルインターフェースであるＵＳＢにより伝送される。具体的に、制御回路６０と処理装置１１０との間の信号は、ＵＳＢケーブルの信号線Ｄ＋，Ｄ－を介して伝送される。なお、制御回路６０と処理装置１１０との間の信号を伝送するシリアルインターフェースはＵＳＢに限定されない。
【0056】
上述した構成において、検出ブロック１０に含まれる第２電圧変換回路１３、ＡＦＥ回路１５、及びセンサ回路４０は、絶縁型ＤＣ－ＤＣコンバータ１２、第１アイソレータ５１、第２アイソレータ５２を介して接続される他の構成に対して電気的に絶縁されている。
【0057】
また、絶縁型ＤＣ－ＤＣコンバータ１２の処理装置１１０側、第１アイソレータ５１の制御回路６０側、及び第２アイソレータ５２の基準電位生成回路２０側には、接地電位として第１基準電位ＧＮＤ１が与えられている。第１基準電位ＧＮＤ１は、例えばベタ電極のような大型電極が保持する固定電位である。
【0058】
一方、絶縁型ＤＣ－ＤＣコンバータ１２の検出ブロック１０側、第１アイソレータ５１の検出ブロック１０側、及び第２アイソレータ５２の検出ブロック１０側には、接地電位として第２基準電位ＧＮＤ２が与えられている。第２基準電位ＧＮＤ２は、基準電位生成回路２０によって生成される周期的変動電位である。
【0059】
周期的変動電位（第２基準電位ＧＮＤ２）の変動周期は、ＡＦＥ回路１５が生成する駆動信号の矩形波生成周期（矩形波信号Ｔｘの矩形波周期）と同一である。言い換えると、周期的変動電位（第２基準電位ＧＮＤ２）は、ＡＦＥ回路１５が生成する駆動信号（矩形波信号Ｔｘ）と同期して周期的に変動する電位である。
【0060】
次に、基準電位生成回路２０について説明する。
【0061】
基準電位生成回路２０は、ローパスフィルタ（ＬＰＦ：Low Pass Filter）２３と、増幅回路（ＡＭＰ：Amplifier）２４と、を備える。
【0062】
ローパスフィルタ２３は、ＡＦＥ回路１５から第２アイソレータ５２を介して出力された矩形波信号の高周波成分を抑制する。
【0063】
ローパスフィルタ２３により矩形波信号の高周波成分を抑制することで、後段の増幅回路２４において不要なノイズ成分が増幅されて放射ノイズが増大することを抑制することができる。図５では、ローパスフィルタ２３から出力される略矩形波状の出力信号の波形を波形ＳＢ３として模式的に示している。
【0064】
増幅回路２４は、ローパスフィルタ２３から出力された略矩形波状の出力信号を反転増幅及びインピーダンス変換する反転増幅回路である。増幅回路２４によって反転増幅された信号は、検出ブロック１０内の各回路の接地電位である第２基準電位ＧＮＤ２として与えられる。また、第２基準電位ＧＮＤ２は、センサ回路４０の周辺電極４１１，４１２及びシールド電極４４に与えられる。なお、増幅回路２４に入力される信号の極性に応じて増幅回路２４で極性反転を行う場合と行わない場合がある。
【0065】
図５に示すブロック構成において、センサ回路４０は、複数のセンサ電極４２１，…，４２ｎ（ｎは自然数）と、周辺電極４１１，４１２と、基板４３と、シールド電極４４と、を備える。周辺電極４１１，４１２及びセンサ電極４２１，…，４２ｎは、基板４３上に並んで配置される電極である。シールド電極４４は、基板４３を挟んでセンサ電極４２１，…，４２ｎと対向する膜状又は板状の電極である。周辺電極４１１，４１２及びシールド電極４４は、基準電位生成回路２０から与えられた第２基準電位ＧＮＤ２の変化に応じて電位が周期的に変動するアクティブシールドとして機能する。
【0066】
図５に示すように、ＡＦＥ回路１５は、センサ電極４２１，…，４２ｎと接続されている。センサ電極４２１，…，４２ｎの自己静電容量は、センサ電極４２１，…，４２ｎの各々からＡＦＥ回路１５に対する電気的な信号出力を生じさせる。従って、ＡＦＥ回路１５は、センサ電極４２１，…，４２ｎの各々の自己静電容量に応じて生じる電気的な信号出力を、センサ回路４０の状態を示す検出信号Ｒｘとして取得できる。センサ電極４２１，…，４２ｎが設けられた領域は、検出領域ＳＡとして機能する（図１参照）。また、検出領域ＳＡ内のセンサ電極４２１，…，４２ｎは、ホバー検出における検出電極として機能する。また、検出領域ＳＡの周囲に配置される周辺電極４１１，４１２は、ホバー検出におけるシールド電極として機能する。
【0067】
図６は、センサ回路４０に対する近接物が位置Ｐ１の位置にある場合の周辺電極４１とセンサ電極４２から生じる電場における電気の流れを示す模式図である。図７は、センサ回路４０に対する近接物が位置Ｐ２の位置にある場合の周辺電極４１とセンサ電極４２から生じる電場における電気の流れを示す模式図である。センサ回路４０に対する近接物が位置Ｐ１の位置にある場合と、センサ回路４０に対する近接物が位置Ｐ２の位置にある場合とでは、センサ電極４２１，４２２，４２３の各々から得られる検出信号強度が変わる。
【0068】
図８は、センサ電極４２１，４２２，４２３の各々から得られる検出信号強度の例を示す模式的なグラフである。図６に示す第１例は、被検出体が位置Ｐ１の位置にある場合にセンサ電極４２１，４２２，４２３の各々から得られる検出信号強度を示すグラフである。図６に示す第２例は、被検出体が位置Ｐ２の位置にある場合にセンサ電極４２１，４２２，４２３の各々から得られる検出信号強度を示すグラフである。
【0069】
ＡＦＥ回路１５は、センサ電極４２１，…，４２ｎ（例えば、センサ電極４２１，４２２，４２３）の各々から得られる検出信号強度と、当該検出信号強度を示す検出信号が得られたタイミングで周辺電極４１１，４１２に与えられていた振幅との関係に基づいて、センサ回路４０に対する被検出体の近接の度合いを検出する。このように、ホバー検出では、センサ回路４０に対する被検出体の近接の度合いを検出できる。
【0070】
本開示では、上述したように、ＡＦＥ回路１５の接地電位として、第２基準電位ＧＮＤ２が与えられている。このため、ＡＦＥ回路１５は、第２基準電位ＧＮＤ２に対する入力に基づいて、センサ電極４２１，…，４２ｎからの検出信号の取得タイミングにおける周辺電極４１１，４１２の電位を示す情報を得られる。これにより、周辺電極４１１，４１２とセンサ電極４２１，…，４２ｎとの間に生じる電場に対する被検出体の進入の有無も検出できる。
【0071】
図９は、実施形態に係る検出装置の機能的な回路ブロック構成の一例を示す図である。
【0072】
図９に示すように、ＡＦＥ回路１５は、読出回路１５１と、ＡＤＣ（Analog Digital Converter）回路１５２と、ＤＳＰ（Digital Signal Processor）回路１５３と、を有する。ＡＦＥ回路１５の各回路要素は、基準電位生成回路２０によって生成される周期的変動電位である第２基準電位ＧＮＤ２を接地電位として動作する。
【0073】
読出回路１５１は、センサ電極４２１，…，４２ｎの各々から検出信号Ｒｘを取得する。
【0074】
ＡＤＣ回路１５２は、読出回路１５１が取得した検出信号Ｒｘをアナログ信号からデジタル信号に変換する。
【0075】
ＤＳＰ回路１５３は、ＡＤＣ回路１５２がデジタル信号に変換したデジタルデータにデジタルフィルタ処理を行い、検出信号Ｒｘに基づいてセンシングデータを生成する。
【0076】
ＡＦＥ回路１５は、ＤＳＰ回路１５３で生成されたセンシングデータを、第１アイソレータ５１を介して制御回路６０へ出力する。
【0077】
制御回路６０は、読出回路６１と、ノイズ判定回路６２と、座標演算回路６３と、を有する。制御回路６０の各回路要素は、固定電位である第１基準電位ＧＮＤ１を接地電位として動作する。
【0078】
読出回路６１は、ＡＦＥ回路１５から第１アイソレータ５１を介して出力されたセンシングデータを取得する。
【0079】
ノイズ判定回路６２は、読出回路６１が取得したセンシングデータに基づいて、上述したノイズ判定処理を行う。
【0080】
座標演算回路６３は、読出回路６１が取得したセンシングデータに基づいて、上述した座標演算処理を行う。
【0081】
本開示において、制御回路６０は、ＡＦＥ回路１５から出力される矩形波信号Ｔｘの基本周波数を変更する機能を有する。本開示では、自己静電容量方式のホバー検出における駆動周波数、すなわち、ＡＦＥ回路１５から出力される矩形波信号Ｔｘの基本周波数を変更可能としている。これにより、ノイズによる影響を抑制することができる。以下、矩形波信号Ｔｘの基本周波数の変更を、「周波数ホッピング」とも称する。
【0082】
図１０は、検出装置１におけるホバー検出動作の一例を示すフローチャートである。電源回路１７から電力が供給され、検出装置１によるセンシング動作が開始すると（ステップＳ１）、検出装置１は、センサ回路４０に被検出体が近接していない状態で検出信号Ｒｘを取得するベースラインスキャンを実行する（ステップＳ２）。
【0083】
ベースラインスキャンの実行後、検出装置１は、通常のホバー検出動作（センシング）を実行する（ステップＳ３）。制御回路６０は、ベースラインスキャン（ステップＳ２）により取得された検出信号Ｒｘとセンシング（ステップＳ３）により取得された検出信号Ｒｘとの差分に基づき、上述したノイズ判定処理及び座標演算処理を実行する。より具体的に、ノイズ判定回路６２は、ベースラインスキャン（ステップＳ２）により取得された検出信号Ｒｘとセンシング（ステップＳ３）により取得された検出信号Ｒｘとの差分に基づき、ノイズ判定処理を実行する（ステップＳ４）。
【0084】
また、座標演算回路６３は、ベースラインスキャン（ステップＳ２）により取得された検出信号Ｒｘとセンシング（ステップＳ３）により取得された検出信号Ｒｘとの差分に基づき、座標演算処理を実行する（ステップＳ５）。
【0085】
なお、図１０では、ノイズ判定処理（ステップＳ４）の後に座標演算処理（ステップＳ５）を実行する例を示したが、座標演算処理（ステップＳ５）の後にノイズ判定処理（ステップＳ４）を実行する態様であっても良いし、ノイズ判定処理（ステップＳ４）と座標演算処理（ステップＳ５）とを並列実行する態様であっても良い。
【0086】
続いて、制御回路６０は、上述した周波数ホッピングを行う条件（以下、単に「周波数ホッピング条件」とも称する）が成立したか否かを判定する（ステップＳ６）。具体的に、制御回路６０は、図１３に示すＦＰＣ２５５を介して接続された処理装置１１０から、検出装置１に対して周波数ホッピングを行うように指示する周波数ホッピング指令を含む信号が入力されたか否かを判定する。
【0087】
なお、周波数ホッピング条件は上記に限定されない。例えば、処理装置１１０が検出装置１の駆動周波数及びタッチパネル２１０の駆動周波数を取得し、双方が同一である場合に、周波数ホッピング条件が成立したと判定する態様であっても良いし、検出装置１の制御回路６０がタッチパネル２１０の駆動周波数を取得し、矩形波信号Ｔｘの周波数と同一である場合に、周波数ホッピング条件が成立したと判定する態様であっても良い。あるいは、制御回路６０が周波数ホッピング条件の成立可否を判定する態様であっても良い。
【0088】
周波数ホッピング条件が成立していない場合（ステップＳ６；Ｎｏ）、ステップＳ８の処理へ移行する。
【0089】
周波数ホッピング条件が成立した場合（ステップＳ６；Ｙｅｓ）、制御回路６０は、ホバー検出における駆動周波数、すなわち、ＡＦＥ回路１５から出力される矩形波信号Ｔｘの基本周波数を、周波数ホッピング後の周波数に設定する（ステップＳ７）。
【0090】
ステップＳ６で周波数ホッピング条件が成立していない場合（ステップＳ６；Ｎｏ）あるいはステップＳ７で駆動周波数の変更後、検出装置１は、センシング動作が終了したか否かを判定し（ステップＳ８）、センシング動作が終了した場合（ステップＳ８；Ｙｅｓ）、ホバー検出動作を終了する。センシング動作が終了する場合としては、例えば、電源回路１７から電力が供給されなくなった場合や、処理装置１１０からセンシング動作を終了する指令が検出装置１へ出力された場合等が例示される。検出装置１のセンシング動作が終了していない場合（ステップＳ８；Ｎｏ）、ステップＳ３以降の動作を繰り返し実行する。
【0091】
図１１は、周波数ホッピングが可能な検出装置１の動作の流れの一例を示すタイミングチャートである。検出装置１におけるホバー検出動作は、繰り返し期間Ｃｙ単位で処理の流れが定められている。まず、繰り返し期間Ｃｙの開始を示すクロック信号（Ｖ－Ｓｙｎｃ）が所定周期で出力される。図１１では、タイミングＴ１，Ｔ２に当該クロック信号が出力されている。以下、タイミングＴ１を起点とした繰り返し期間Ｃｙ内の動作の流れについて説明する。
【0092】
タイミングＴ１を起点として、上述したステップＳ３に対応するセンシング動作（Ｓｅｎｓｉｎｇ）が行われる。当該センシング動作は、タイミングＴ１から、センシング動作の終了を示す割り込み信号（ＩＲＱ）が生じる期間Ｐｅ２の開始時点までの期間Ｐｅ１に行われる。
【0093】
期間Ｐｅ２の終了時点から、タイミングＴ２までの間に、期間Ｐｅ３，Ｐｅ４，Ｐｅ５，Ｐｅ６が順次生じる。
【0094】
期間Ｐｅ３は、ＡＦＥ回路１５から第１アイソレータ５１を介して出力されたセンシングデータの読み込み（ＡＦＥ Ｒｅａｄ）が行われる期間である。
【0095】
期間Ｐｅ４は、上述したステップＳ４に対応するノイズ判定処理と上述したステップＳ５に対応する座標演算処理が並行して実行される期間である。
【0096】
期間Ｐｅ５は、周波数ホッピングが行われる場合に、矩形波信号Ｔｘの基本周波数を周波数ホッピング後の周波数に設定するためのＡＦＥ回路１５に対する指令出力（情報の書き込み）が行われる期間である。
【0097】
期間Ｐｅ６は、期間Ｐｅ５の終了からタイミングＴ２までのブランク期間である。
【0098】
タイミングＴ２を起点として、上述した期間Ｐｅ１，…，Ｐｅ６が再度繰り返される。以降、繰り返し期間Ｃｙの開始を示すクロック信号（Ｖ－Ｓｙｎｃ）が所定周期で出力される度に、上述した期間Ｐｅ１，…，Ｐｅ６が再度繰り返される。
【0099】
上述したように、本開示において、第１電圧変換回路１１を介して供給される電力は、第２基準電位ＧＮＤ２に同期して変動する第２電源電位に変換される。
【0100】
実施形態の構成は、図５に示すように、第１電圧変換回路１１と第２電圧変換回路１３との間の電力供給経路上に絶縁型ＤＣ－ＤＣコンバータ１２を設けた態様である。絶縁型ＤＣ－ＤＣコンバータ１２は、第１基準電位ＧＮＤ１を接地電位とする略一定の第１電源電位に基づき、周期的に変動する第２基準電位ＧＮＤ２に対して略一定の第２電源電位を生成する。ＡＦＥ回路１５は、絶縁型ＤＣ－ＤＣコンバータ１２から供給される第２電源電位に基づき、第２電圧変換回路１３によって変換された電源電位ＶＤＤが供給されて動作する。このような実施形態の構成に用いられる絶縁型ＤＣ－ＤＣコンバータは、一般に品種が少なく、高価かつパッケージサイズが大型化する傾向にある。以下、実施形態の構成よりも低コスト化や小型化が可能な構成について説明する。
【0101】
（実施形態１）
以下、実施形態１に係る構成について、図１２、図１３、図１４、及び図１５を参照して説明する。図１２は、実施形態１に係る検出装置１のブロック構成の一例を示す図である。図１３は、実施形態１に係る検出装置１の機能的な回路ブロック構成の一例を示す図である。図１４は、実施形態１に係る電源回路の要部構成の一例を示すブロック図である。図１５は、実施形態１に係る電源回路の動作例を示す図である。なお、図５及び図９に示す実施形態と同じ構成部には同一の符号を付して、詳細な説明を省略する場合がある。
以下、実施形態１に係る構成について、図１２、図１３、図１４、及び図１５を参照して説明する。図１２は、実施形態１に係る検出装置１のブロック構成の一例を示す図である。図１３は、実施形態１に係る検出装置１の機能的な回路ブロック構成の一例を示す図である。図１４は、実施形態１に係る電源回路の要部構成の一例を示すブロック図である。図１５は、実施形態１に係る電源回路の動作例を示す図である。なお、図５及び図９に示す実施形態と同じ構成部には同一の符号を付して、詳細な説明を省略する場合がある。
【0102】
実施形態１に係る構成において、電源回路１７ａは、第１電圧変換回路（ＰＯＷ１）１１ａ、第２電圧変換回路（ＰＯＷ２）１３、ローパスフィルタ（ＬＰＦ）１８、及び増幅回路１９を備える。
【0103】
第１電圧変換回路１１ａは、第１基準電位ＧＮＤ１を接地電位として動作する。第１電圧変換回路１１ａは、例えばＵＳＢケーブルの電源線ＶＢＵＳを介して処理装置１１０から供給される電力の電位を、第１基準電位ＧＮＤ１を接地電位とする略一定の第１正電源電位ＶＣＣ及び第１負電源電位ＶＥＥに変換する。
【0104】
第２電圧変換回路１３は、第２基準電位ＧＮＤ２を接地電位として動作する。第２電圧変換回路１３は、増幅回路１９から供給される電力をＡＦＥ回路１５の電源電位ＶＤＤに変換する。電源電位ＶＤＤは、例えば、ＡＦＥ回路１５のアナログ電源電位やＡＦＥ回路１５の入出力電源電位を含む。
【0105】
ローパスフィルタ１８は、ＡＦＥ回路１５から第２アイソレータ５２を介して出力された矩形波信号の高周波成分を抑制する。図１４では、１次のＲＣ回路（入力抵抗ＲＩＮ、コンデンサＣＩＮ）で構成されたローパスフィルタ１８を例示し、ローパスフィルタ１８の入力電位をＶＩＮとしている。
【0106】
ローパスフィルタ１８は、実施形態の構成における基準電位生成回路２０のローパスフィルタ（ＬＰＦ）２３と実質的に同一の構成である。ローパスフィルタ１８により矩形波信号の高周波成分を抑制することで、後段の増幅回路１９において不要なノイズ成分が増幅されて放射ノイズが増大することを抑制することができる。図１２では、ローパスフィルタ１８から出力される略矩形波状の出力信号の波形を波形ＳＢ３として模式的に示している。
【0107】
増幅回路１９は、オペアンプ（演算増幅器）ＯＰを有する非反転増幅回路である。増幅回路１９は、オペアンプＯＰの非反転入力端子と出力端子との間に接続された正帰還抵抗ＲＢと、オペアンプＯＰの反転入力端子と出力端子との間に接続された負帰還抵抗ＲＦと、オペアンプＯＰの反転入力端子と第１基準電位ＧＮＤ１との間に接続された接地抵抗ＲＧとを含む。なお、極性反転が必要な場合、例えばローパスフィルタ１８の前段に、インバータ回路やＥＸＯＲゲート回路等を挿入した構成であっても良い。
【0108】
実施形態１に係る構成において、増幅回路１９は、図１４に示すように、オペアンプＯＰの電源として、プッシュプル型エミッタフォロワ回路で構成されたブートストラップ回路を適用した構成である。
【0109】
より具体的には、第１正電源電位ＶＣＣとオペアンプＯＰの出力電位ＶＯＵＴとの分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯがオペアンプＯＰの正電源電位として供給される。ＮＰＮ型エミッタフォロワトランジスタｎＴｒのベース電位は、抵抗Ｒ１とダイオードＤ１及び抵抗Ｒ２との分圧比でバイアスされる。
【0110】
ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、ダイオードＤ１による電圧降下及びＮＰＮ型エミッタフォロワトランジスタｎＴｒのベース－エミッタ間電圧（ＶＢＥ）を０．６Ｖとしたとき、下記（１）式により表される。すなわち、ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、ダイオードＤ１のカソード電圧と略等しい電位となる。
【0111】
【数1】
【0112】
ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、第２電源電位として第２電圧変換回路１３に出力される。図１２では、増幅回路１９から出力される略矩形波状の第２電源電位（出力電位ＶＣＯ）の波形を波形ＳＢ４として模式的に示している。
【0113】
また、オペアンプＯＰの出力電位ＶＯＵＴと第１負電源電位ＶＥＥとの分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯがオペアンプＯＰの負電源電位として供給される。ＰＮＰ型エミッタフォロワトランジスタｐＴｒのベース電位は、抵抗Ｒ３及びダイオードＤ２と抵抗Ｒ４との分圧比でバイアスされる。
【0114】
ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯは、ダイオードＤ２による電圧降下及びＰＮＰ型エミッタフォロワトランジスタｐＴｒのベース－エミッタ間電圧（ＶＢＥ）を０．６Ｖとしたとき、下記（２）式により表される。すなわち、ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＣＯは、ダイオードＤ２のカソード電圧と略等しい電位となる。
【0115】
【数2】
【0116】
ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯは、第２基準電位ＧＮＤ２として検出ブロック１０ａに出力される。図１２では、増幅回路１９から出力される略矩形波状の第２基準電位ＧＮＤ２（出力電位ＶＥＯ）の波形を波形ＳＢ５として模式的に示している。
【0117】
オペアンプＯＰの増幅率Ｇａｉｎは、入力抵抗ＲＩＮ、正帰還抵抗ＲＢ、負帰還抵抗ＲＦ、及び接地抵抗ＲＧを用いて、下記（３）式で表せる。
【0118】
【数3】
【0119】
上記（３）式の導出手法について説明する。オペアンプＯＰの反転入力電位ＶＩＮ－は、下記（４）式で表せる。
【0120】
【数4】
【0121】
下記（５）式において、左辺は入力抵抗ＲＩＮに流れる電流を示し、右辺は正帰還抵抗ＲＢに流れる電流を示している。オペアンプＯＰの非反転入力電位ＶＩＮ＋は、下記（５）式を変形した下記（６）式で表せる。
【0122】
【数5】
【0123】
【数6】
【0124】
オペアンプＯＰの反転入力電位ＶＩＮ－と非反転入力電位ＶＩＮ＋とはイマジナリショートであるため、下記（７）式が成立する。
【0125】
【数7】
【0126】
上記（７）式を変形することにより、上記（３）式に示すオペアンプＯＰの増幅率Ｇａｉｎが得られる。
【0127】
オペアンプＯＰは、ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位（正電源電位）ＶＣＯとＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位（負電源電位）ＶＥＯとの電位差ＶＣＯ－ＶＥＯ（以下、「駆動電圧」とも称する）により動作する。オペアンプＯＰの駆動電圧ＶＣＯ－ＶＥＯは、Ｒ１＝Ｒ４、Ｒ２＝Ｒ３としたとき、下記（８）式で表せる。
【0128】
【数8】
【0129】
なお、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４に流れる電流と抵抗サイズを考慮すると、例えばＲ１＝Ｒ４＝２．７ｋΩ、Ｒ２＝Ｒ３＝１ｋΩ程度とすることが好ましい。
【0130】
図１５では、ローパスフィルタ１８の入力電位ＶＩＮを２００ｋＨｚの正弦波信号とし、当該正弦波信号の振幅を３．３Ｖとした場合の動作を例示している。また、図１５では、オペアンプＯＰの駆動電圧ＶＣＯ－ＶＥＯが約３．７Ｖ、負荷電流が３７ｍＡ、出力電位ＶＯＵＴの振幅が約７Ｖとなるように各抵抗値を調整している。
【0131】
図１５に示すように、オペアンプＯＰの出力電位ＶＯＵＴは、第２電源電位として第２電圧変換回路１３に出力されるオペアンプＯＰの正電源電位（ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯ）よりも低電位であり、且つ、第２基準電位ＧＮＤ２として検出ブロック１０ａに出力されるオペアンプＯＰの負電源電位（ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯ）よりも高電位である。言い換えると、第２電源電位として第２電圧変換回路１３に出力されるオペアンプＯＰの正電源電位（ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯ）は、オペアンプＯＰの出力電位ＶＯＵＴよりも高電位であり、且つ、第２基準電位ＧＮＤ２として検出ブロック１０ａに出力されるオペアンプＯＰの負電源電位（ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯ）は、オペアンプＯＰの出力電位ＶＯＵＴよりも低電位である。
【0132】
また、第２電圧変換回路１３に出力される第２電源電位（出力電位ＶＣＯ）は、検出ブロック１０ａに出力される第２基準電位ＧＮＤ２（出力電位ＶＥＯ）に対し、オペアンプＯＰの略一定の駆動電圧ＶＣＯ－ＶＥＯ（図１５では、約３．７Ｖ）が重畳した電位となる。これにより、実施形態の構成と同様に、第１電圧変換回路１１ａを介して供給される電力は、第２基準電位ＧＮＤ２（出力電位ＶＥＯ）に同期して変動する電源電位（第２電源電位ＶＣＯ）に変換される。
【0133】
実施形態１の構成では、実施形態の構成における絶縁型ＤＣ－ＤＣコンバータ１２に代えて、第１電圧変換回路１１ａと第２電圧変換回路１３との間の電力供給経路上に、汎用型のオペアンプ（演算増幅器）ＯＰを用いて構成される増幅回路（ＢＳＴ）１９を設けている。ＡＦＥ回路１５は、増幅回路（ＢＳＴ）１９から第２基準電位ＧＮＤ２（出力電位ＶＥＯ）が供給され、当該第２基準電位ＧＮＤ２に対して略一定の第２電源電位ＶＣＯに基づき動作する。これにより、実施形態の構成よりも検出装置１の低コスト化や小型化が可能となる。
【0134】
（実施形態２）
図１６は、実施形態２に係る検出装置のブロック構成の一例を示す図である。図１７は、実施形態２に係る検出装置の機能的な回路ブロック構成の一例を示す図である。図１８は、実施形態２に係る電源回路の要部構成の一例を示すブロック図である。図１９は、実施形態２に係る電源回路の動作例を示す図である。なお、実施形態１と同じ構成部には同一の符号を付して、詳細な説明を省略する場合がある。
図１６は、実施形態２に係る検出装置のブロック構成の一例を示す図である。図１７は、実施形態２に係る検出装置の機能的な回路ブロック構成の一例を示す図である。図１８は、実施形態２に係る電源回路の要部構成の一例を示すブロック図である。図１９は、実施形態２に係る電源回路の動作例を示す図である。なお、実施形態１と同じ構成部には同一の符号を付して、詳細な説明を省略する場合がある。
【0135】
実施形態２に係る構成において、電源回路１７ｂは、第１電圧変換回路（ＰＯＷ１）１１、第２電圧変換回路（ＰＯＷ２）１３、ローパスフィルタ（ＬＰＦ）１８、及び増幅回路１９ａを備える。
【0136】
第１電圧変換回路１１は、第１基準電位ＧＮＤ１を接地電位として動作する。第１電圧変換回路１１は、例えばＵＳＢケーブルの電源線ＶＢＵＳを介して処理装置１１０から供給される電力の電位を、第１基準電位ＧＮＤ１を接地電位とする略一定の第１電源電位ＶＣＣに変換する。
【0137】
増幅回路１９ａは、実施形態１に係る構成と同様に、オペアンプ（演算増幅器）ＯＰで構成される非反転増幅回路である。増幅回路１９ａは、オペアンプＯＰの非反転入力端子と出力端子との間に接続された正帰還抵抗ＲＢと、オペアンプＯＰの反転入力端子と出力端子との間に接続された負帰還抵抗ＲＦと、オペアンプＯＰの反転入力端子と中間電位ＶＣＣ／２との間に接続された接地抵抗ＲＧとを含む。実施形態２では、増幅回路１９ａを第１電源電位ＶＣＣにより単電源駆動している点で、実施形態１の構成とは異なっている。
【0138】
また、実施形態２に係る構成において、増幅回路１９ａは、実施形態１に係る構成と同様に、オペアンプＯＰの電源として、プッシュプル型エミッタフォロワ回路で構成されたブートストラップ回路を適用した構成である。
【0139】
より具体的には、第１電源電位ＶＣＣとオペアンプＯＰの出力電位ＶＯＵＴとの分圧電位で駆動されるＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯがオペアンプＯＰの正電源電位として供給される。ＮＰＮ型エミッタフォロワトランジスタｎＴｒのベース電位は、抵抗Ｒ１とダイオードＤ１及び抵抗Ｒ２との分圧比でバイアスされる。
【0140】
ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、実施形態１と同様に、ダイオードＤ１による電圧降下及びＮＰＮ型エミッタフォロワトランジスタｎＴｒのベース－エミッタ間電圧（ＶＢＥ）を０．６Ｖとしたとき、上記（１）式により表される。すなわち、ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、ダイオードＤ１のカソード電圧と略等しい電位となる。
【0141】
ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯは、第２電源電位として第２電圧変換回路１３に出力される。図１６では、増幅回路１９ａから出力される略矩形波状の第２電源電位（出力電位ＶＣＯ）の波形を波形ＳＢ４として模式的に示している。
【0142】
また、オペアンプＯＰの出力電位ＶＯＵＴと第１基準電位ＧＮＤ１との分圧電位で駆動されるＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯがオペアンプＯＰの負電源電位として供給される。ＰＮＰ型エミッタフォロワトランジスタｐＴｒのベース電位は、抵抗Ｒ３及びダイオードＤ２と抵抗Ｒ４との分圧比でバイアスされる。
【0143】
ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯは、実施形態１と同様に、ダイオードＤ２による電圧降下及びＰＮＰ型エミッタフォロワトランジスタｐＴｒのベース－エミッタ間電圧（ＶＢＥ）を０．６Ｖとしたとき、上記（２）式により表される。すなわち、ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＣＯは、ダイオードＤ２のカソード電圧と略等しい電位となる。
【0144】
ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯは、第２基準電位ＧＮＤ２として検出ブロック１０ａに出力される。図１６では、増幅回路１９ａから出力される略矩形波状の第２基準電位ＧＮＤ２（出力電位ＶＥＯ）の波形を波形ＳＢ５として模式的に示している。
【0145】
オペアンプＯＰの増幅率Ｇａｉｎは、実施形態１と同様に、入力抵抗ＲＩＮ、正帰還抵抗ＲＢ、負帰還抵抗ＲＦ、及び接地抵抗ＲＧを用いて、上記（３）式で表せる。
【0146】
オペアンプＯＰの駆動電圧ＶＣＯ－ＶＥＯは、Ｒ１＝Ｒ４、Ｒ２＝Ｒ３としたとき、下記（９）式で表せる。下記（９）式の導出手法については省略する。
【0147】
【数9】
【0148】
図１９では、ローパスフィルタ１８の入力電位ＶＩＮを２００ｋＨｚの正弦波信号とし、当該正弦波信号の振幅を３．３Ｖとした場合の動作を例示している。また、図１９では、オペアンプＯＰの駆動電圧ＶＣＯ－ＶＥＯが約３．７Ｖ、負荷電流が３７ｍＡ、出力電位ＶＯＵＴの振幅が約７Ｖとなるように各抵抗値を調整している。なお、実施形態２では、増幅回路１９ａを単電源駆動しているため、オペアンプＯＰの入出力電位が第１基準電位ＧＮＤ１に対してオフセットしている。具体的に、図１９では、第１基準電位ＧＮＤ１に対するオペアンプＯＰの入出力電位のオフセット電位が約７Ｖである例を示している。
【0149】
図１９に示すように、オペアンプＯＰの出力電位ＶＯＵＴは、実施形態１と同様に、第２電源電位として第２電圧変換回路１３に出力されるオペアンプＯＰの正電源電位（ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯ）よりも低電位であり、且つ、第２基準電位ＧＮＤ２として検出ブロック１０ｂに出力されるオペアンプＯＰの負電源電位（ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯ）よりも高電位である。言い換えると、第２電源電位として第２電圧変換回路１３に出力されるオペアンプＯＰの正電源電位（ＮＰＮ型エミッタフォロワトランジスタｎＴｒの出力電位ＶＣＯ）は、オペアンプＯＰの出力電位ＶＯＵＴよりも高電位であり、且つ、第２基準電位ＧＮＤ２として検出ブロック１０ｂに出力されるオペアンプＯＰの負電源電位（ＰＮＰ型エミッタフォロワトランジスタｐＴｒの出力電位ＶＥＯ）は、オペアンプＯＰの出力電位ＶＯＵＴよりも低電位である。
【0150】
また、第２電圧変換回路１３に出力される第２電源電位（出力電位ＶＣＯ）は、実施形態１と同様に、検出ブロック１０ｂに出力される第２基準電位ＧＮＤ２（出力電位ＶＥＯ）に対し、オペアンプＯＰの略一定の駆動電圧ＶＣＯ－ＶＥＯ（図１９では、約３．７Ｖ）が重畳した電位となる。これにより、実施形態１の構成と同様に、第１電圧変換回路１１ａを介して供給される電力は、第２基準電位ＧＮＤ２（出力電位ＶＥＯ）に同期して変動する電源電位（第２電源電位ＶＣＯ）に変換される。
【0151】
実施形態２の構成では、上述したように、増幅回路（ＢＳＴ）１９ａを単電源駆動している。ＡＦＥ回路１５は、増幅回路（ＢＳＴ）１９ａから第２基準電位ＧＮＤ２が供給され、当該第２基準電位ＧＮＤ２に対して略一定の第２電源電位ＶＣＯに基づき動作する。これにより、第１電圧変換回路１１の構成を簡素化することができ、実施形態１の構成よりも検出装置１の低コスト化や小型化が可能となる。
【0152】
また、上述した各実施形態において、ＮＰＮ型エミッタフォロワトランジスタｎＴｒのバイアス点（ベース）とＰＮＰ型エミッタフォロワトランジスタｐＴｒのバイアス点（ベース）との間にバイパスコンデンサＣ１を設けている。これにより、増幅回路１９（１９ａ）の動作を安定化することができる。
【0153】
さらに、上述した各実施形態において、正帰還抵抗ＲＢ、負帰還抵抗ＲＦ、及び接地抵抗ＲＧのうちの何れか１つ以上をデジタルポテンショメータで構成した態様であっても良い。これにより、オペアンプＯＰの増幅率Ｇａｉｎを調整することができる。
【0154】
なお、上述した各実施形態では、ＮＰＮ型エミッタフォロワトランジスタｎＴｒ及びＰＮＰ型エミッタフォロワトランジスタｐＴｒとしてバイポーラトランジスタを例示したが、ＮＰＮ型エミッタフォロワトランジスタｎＴｒに代えて、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）により構成されたｎチャネルソースフォロワトランジスタを採用し、ＰＮＰ型エミッタフォロワトランジスタｐＴｒに代えて、ｐチャネルのＭＯＳ型のＴＦＴにより構成されたｐチャネルソースフォロワトランジスタを採用した構成であっても良い。
【0155】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【0156】
１ 検出装置
１０，１０ａ，１０ｂ 検出ブロック
１１，１１ａ 第１電圧変換回路（ＰＯＷ１）
１２ 絶縁型ＤＣ－ＤＣコンバータ
１３ 第２電圧変換回路（ＰＯＷ２）
１５ ＡＦＥ回路
１７，１７ａ，１７ｂ 電源回路
１８ ローパスフィルタ（ＬＰＦ）
１９，１９ａ 増幅回路（ＢＳＴ）
２０ 基準電位生成回路
２３ ローパスフィルタ（ＬＰＦ）
２４ 増幅回路（ＡＭＰ）
４０ センサ回路
４１ 周辺電極（第２電極）
４２ センサ電極（第１電極）
４３ 基板
４４ シールド電極
５１ 第１アイソレータ
５２ 第２アイソレータ
６０ 制御回路（ＭＣＵ）
６１ 読出回路
６２ ノイズ判定回路
６３ 座標演算回路
１１０ 処理装置（外部処理装置、ＨＯＳＴ）
１５１ 読出回路
１５２ ＡＤＣ回路
１５３ ＤＳＰ回路
２１０ タッチパネル
２５０ 表示パネル
２６０ 接着層
２７０ カバー部材
２８０ 接着層
ＢＥ 周辺領域
Ｄ＋，Ｄ－ 信号線
ＧＮＤ１ 第１基準電位
ＧＮＤ２ 第２基準電位
Ｒｘ 検出信号
ＳＡ 検出領域
Ｔｘ 矩形波信号
ＶＢＵＳ 電源線
１０，１０ａ，１０ｂ 検出ブロック
１１，１１ａ 第１電圧変換回路（ＰＯＷ１）
１２ 絶縁型ＤＣ－ＤＣコンバータ
１３ 第２電圧変換回路（ＰＯＷ２）
１５ ＡＦＥ回路
１７，１７ａ，１７ｂ 電源回路
１８ ローパスフィルタ（ＬＰＦ）
１９，１９ａ 増幅回路（ＢＳＴ）
２０ 基準電位生成回路
２３ ローパスフィルタ（ＬＰＦ）
２４ 増幅回路（ＡＭＰ）
４０ センサ回路
４１ 周辺電極（第２電極）
４２ センサ電極（第１電極）
４３ 基板
４４ シールド電極
５１ 第１アイソレータ
５２ 第２アイソレータ
６０ 制御回路（ＭＣＵ）
６１ 読出回路
６２ ノイズ判定回路
６３ 座標演算回路
１１０ 処理装置（外部処理装置、ＨＯＳＴ）
１５１ 読出回路
１５２ ＡＤＣ回路
１５３ ＤＳＰ回路
２１０ タッチパネル
２５０ 表示パネル
２６０ 接着層
２７０ カバー部材
２８０ 接着層
ＢＥ 周辺領域
Ｄ＋，Ｄ－ 信号線
ＧＮＤ１ 第１基準電位
ＧＮＤ２ 第２基準電位
Ｒｘ 検出信号
ＳＡ 検出領域
Ｔｘ 矩形波信号
ＶＢＵＳ 電源線
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】