特開 2024-108876 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108876

(43)【公開日】2024-08-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/06 20060101AFI20240805BHJP

   H01L 21/336 20060101ALI20240805BHJP

   H01L 21/8234 20060101ALI20240805BHJP

   H01L 21/822 20060101ALI20240805BHJP

   H01L 21/761 20060101ALI20240805BHJP

【ＦＩ】

H01L27/06 311A

H01L29/78 301B

H01L29/78 301G

H01L29/78 301S

H01L27/06 102A

H01L27/04 H

H01L21/76 J

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023013496

(22)【出願日】2023-01-31

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】田中 貴英

【テーマコード（参考）】

5F032

5F038

5F048

5F140

【Ｆターム（参考）】

5F032AB02

5F032AB03

5F032CA01

5F032CA03

5F032CA09

5F032CA10

5F032CA11

5F032CA15

5F032CA17

5F032CA24

5F032DA12

5F038AR01

5F038AR07

5F038BH02

5F038BH13

5F038BH18

5F038EZ01

5F038EZ02

5F038EZ20

5F048AA03

5F048AC10

5F048BA01

5F048BA04

5F048BC03

5F048BE02

5F048BH02

5F048BH04

5F048CC01

5F048CC03

5F048CC13

5F048CC18

5F140AA38

5F140AB06

5F140AB10

5F140BA01

5F140BA02

5F140BA04

5F140BA06

5F140BA07

5F140BF54

5F140BH04

5F140BH30

5F140CB07

5F140CD02

(57)【要約】

【課題】ノイズ耐量の低下を防止することができる半導体装置を提供する。
【解決手段】第１導電型の基体１と、基体１に設けられ、ハイサイド回路１０２が形成される第２導電型の第１ウェル領域２と、第１ウェル領域２の周囲に設けられた、第１ウェル領域２よりも低不純物濃度の第２導電型の第１耐圧領域８と、第１ウェル領域２又は第１耐圧領域８の上部に設けられ、第１ウェル領域２よりも高不純物濃度の第２導電型のコンタクト領域５ａと、第１耐圧領域８の外周側に、第１耐圧領域８に接して設けられた第１導電型の第２耐圧領域３と、第１耐圧領域８のうち、第２耐圧領域３の外周側に形成されるローサイド回路１０１に対向する部分である対向部８ａを、第１ウェル領域２から電気的に分離する第１導電型の第１分離領域６と、ローサイド回路１０１とハイサイド回路１０２との間で信号伝達を行うレベルシフタ１０ａ，１０ｂを備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の基体と、
前記基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域の周囲に設けられ、前記第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、
前記第１ウェル領域又は前記第１耐圧領域の上部に設けられ、前記第１ウェル領域よりも高不純物濃度の第２導電型のコンタクト領域と、
前記第１耐圧領域の外周側に、前記第１耐圧領域に接して設けられた第２導電型の第２耐圧領域と、
前記第１耐圧領域のうち、前記第２耐圧領域の外周側に形成されるローサイド回路に対向する部分である対向部を、前記第１ウェル領域から電気的に分離する第１導電型の第１分離領域と、
前記ローサイド回路と前記ハイサイド回路との間で信号伝達を行うレベルシフタと、
を備える、半導体装置。

【請求項2】

前記対向部と前記コンタクト領域を接続する抵抗を更に備える
請求項１に記載の半導体装置。

【請求項3】

前記第１ウェル領域の上部に設けられた第１導電型の第２ウェル領域と、
前記第２ウェル領域と前記レベルシフタの担体受領領域との間に接続されたダイオードと、
を更に備える、請求項１又は２に記載の半導体装置。

【請求項4】

前記抵抗がポリシリコン抵抗で構成されている
請求項２に記載の半導体装置。

【請求項5】

前記抵抗が拡散抵抗で構成されている
請求項２に記載の半導体装置。

【請求項6】

前記レベルシフタが、前記第２耐圧領域の外周側に設けられている
請求項１又は２に記載の半導体装置。

【請求項7】

前記第１耐圧領域の平面パターンの外形が矩形であり、
前記対向部が、前記矩形の４つの角部のうち、前記ローサイド回路側の２つの角部を含む
請求項１又は２に記載の半導体装置。

【請求項8】

前記レベルシフタの担体受領領域と前記コンタクト領域の間に接続されたレベルシフト抵抗を更に備える
請求項１又は２に記載の半導体装置。

【請求項9】

前記分離領域の両端が、前記第２耐圧領域に接している
請求項１又は２に記載の半導体装置。

【請求項10】

前記対向部が、前記第１耐圧領域のうちの前記ローサイド回路と対向するすべての部分を含む
請求項１又は２に記載の半導体装置。

【請求項11】

前記対向部が、前記第１耐圧領域のうちの前記ローサイド回路と対向する部分の中央部を少なくとも含む
請求項１又は２に記載の半導体装置。

【請求項12】

前記レベルシフタが、前記第１耐圧領域及び第２耐圧領域の一部に一体的に設けられている
請求項１又は２に記載の半導体装置。

【請求項13】

前記第１耐圧領域の平面パターンの外形が矩形であり、
前記レベルシフタが、前記矩形の４辺のうちの前記ローサイド回路と対向しない辺に設けられている
請求項１２に記載の半導体装置。

【請求項14】

前記レベルシフタのドリフト領域と前記第１耐圧領域との間および前記レベルシフタの担体受領領域と前記コンタクト領域との間を分離する第１導電型の第２分離領域を更に備える
請求項１３に記載の半導体装置。

【請求項15】

前記第２分離領域と前記第１分離領域とが接続する
請求項１４に記載の半導体装置。

【請求項16】

前記レベルシフタが前記ローサイド回路に対向して設けられ、
前記レベルシフタのドリフト領域が前記第１耐圧領域で構成され、且つ前記対向部を構成し、
前記第１分離領域が、前記レベルシフタを前記第１ウェル領域から分離する
請求項１２に記載の半導体装置。

【請求項17】

前記レベルシフタの担体受領領域が前記コンタクト領域とだけ抵抗で接続されている
請求項１６に記載の半導体装置。

【請求項18】

前記ローサイド回路の幅が前記レベルシフタの幅以下である
請求項１６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、高耐圧半導体装置において、ｐ^－シリコン基板にｎ^－型拡散領域が環状に形成され、ｎ^－型拡散領域の内側に接してｎ拡散領域が環状に形成され、更に、ｎ拡散領域の内側に、所定幅のｐ^－基板を挟んで島状のｎ拡散領域を備えた構成を開示する。

【0003】

特許文献２は、半導体装置において、ハイサイド領域を囲むようにｎ^－型の半導体領域であるターミネーション領域を配置し、ターミネーション領域のローサイド領域と対向する位置にレベルシフトトランジスタの形成領域を配置した構成を開示する。

【0004】

特許文献３は、３相分のハイサイド回路領域と、２つのローサイド回路領域とを備えるＨＶＩＣにおいて、ローサイド回路領域を、ハイサイド回路領域のＶＢピックアップ領域の配置されていない辺に対向するように配置した構成を開示する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平９－２８３７１６号公報（図８）

【特許文献2】特開２０１８－４６６８５号公報（図１）

【特許文献3】特許第６７９８３７７号公報（図１３）

【発明の概要】

【発明が解決しようとする課題】

【0006】

従来のＨＶＪＴにおいて、ハイサイド回路に印加されるＶＢ電位やＶＳ電位が、静電気放電（ＥＳＤ）等により急峻に持ち上がった時、ＶＢ電位やＶＳ電位と同電位となるｎ型ウェルの電位が持ち上がり、更に変位電流が流れることで、ｎ型ウェル直下の基板電位が持ち上がる現象がある。ローサイド回路がこのｎ型ウェル領域に近いと、基板電位の変動が伝播し、寄生動作を誘発することで、ＥＳＤ耐量等のノイズ耐量の低下を引き起こす可能性がある。

【0007】

上記問題に鑑み、本発明は、ノイズ耐量の低下を防止することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一態様は、第１導電型の基体と、基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、第１ウェル領域の周囲に設けられ、第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、第１ウェル領域又は第１耐圧領域に設けられ、第１ウェル領域よりも高不純物濃度の第２導電型のコンタクト領域と、第１耐圧領域の外周側に、第１耐圧領域に接して設けられた第２導電型の第２耐圧領域と、第１耐圧領域のうち、第２耐圧領域の外周側に形成されるローサイド回路に対向する部分である対向部を、第１ウェル領域から電気的に分離する第１導電型の第１分離領域と、ローサイド回路とハイサイド回路との間で信号伝達を行うレベルシフタと、を備える半導体装置であることを要旨とする。

【発明の効果】

【0009】

本発明によれば、ノイズ耐量の低下を防止することができる半導体装置を提供することができる。

【図面の簡単な説明】

【0010】

【図1】第１実施形態に係る半導体装置の回路図である。

【図2】第１実施形態に係る半導体装置の平面図である。

【図3A】図２のＡ－Ａ´線で切断した断面図である。

【図3B】第１実施形態に係る抵抗がポリシリコン抵抗である場合の抵抗を含む領域の断面図である。

【図3C】第１実施形態に係る抵抗が拡散抵抗である場合の抵抗を含む領域の断面図である。

【図4】第１実施形態の比較例に係る半導体装置の断面図である。

【図5】図４のＡ－Ａ´線で切断した断面図である。

【図6】第２実施形態に係る半導体装置の平面図である。

【図7】図６のＢ－Ｂ´線で切断した断面図である。

【図8】第２実施形態の比較例に係る半導体装置の平面図である。

【図9】第３実施形態に係る半導体装置の平面図である。

【図10】第３実施形態の比較例に係る半導体装置の平面図である。

【図11A】第４実施形態に係る半導体装置の平面図である。

【図11B】第４実施形態に係る抵抗を含む領域の断面図である。

【図12】第５実施形態に係る半導体装置の平面図である。

【図13】第５実施形態の比較例に係る半導体装置の平面図である。

【図14】第６実施形態に係る半導体装置の平面図である。

【図15】第７実施形態に係る半導体装置の断面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、本発明の第１～第７実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第７実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0012】

本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）又は静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、ダイオード、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴ又はＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ダイオード、ＳＩサイリスタ又はＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。

【0013】

また、本明細書において、上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0014】

また、本明細書において、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。

【0015】

（第１実施形態）
＜半導体装置の回路＞
第１実施形態に係る半導体装置として、図１に示すように、高耐圧集積回路（ＨＶＩＣ）１００を例示する。ＨＶＩＣ１００は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部２００を駆動する。電力変換部２００は、高電位側スイッチング素子Ｔ３と、低圧側スイッチング素子Ｔ４とを直列に接続してハーフブリッジ回路を構成している。図１では、高電位側スイッチング素子Ｔ３及び低圧側スイッチング素子Ｔ４としてＩＧＢＴを例示するが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の他の電力用スイッチング素子を使用してもよい。

【0016】

高電位側スイッチング素子Ｔ３のコレクタには高電位側のＨＶ電位が接続されている。低圧側スイッチング素子Ｔ４のエミッタには低電位側の接地電位（ＧＮＤ電位）が接続されている。高電位側スイッチング素子Ｔ３のエミッタと低圧側スイッチング素子Ｔ４のコレクタの接続点１０５には、高電位側の電源（高電位側電源）１０４の負極側のＶＳ電位が接続されている。更に、接続点１０５には、モータ等の負荷（不図示）が接続されている。

【0017】

ＨＶＩＣ１００は、外部のマイコン等からの入力信号ＩＮに応じて、高電位側スイッチング素子Ｔ３のゲートをオン・オフして駆動する駆動信号を高電位側スイッチング素子Ｔ３のゲートに印加する。ＨＶＩＣ１００は、低電位側回路（ローサイド回路）１０１及び高電位側回路（ハイサイド回路）１０２を備える。ローサイド回路１０１には、低電位側の電源（低電位側電源）１０３の正極側のＶＣＣ電位と、低電位側電源１０３の負極側のＧＮＤ電位が接続されている。更に、ローサイド回路１０１には、レベルシフト素子（レベルシフタ）Ｔ１，Ｔ２のゲートが接続されている。

【0018】

ローサイド回路１０１は、ＧＮＤ電位を基準電位とし、ＧＮＤ電位よりも高いＶＣＣ電位を電源電位として動作する。ローサイド回路１０１は、外部のマイコン等からの入力信号ＩＮに応じて、ＧＮＤ電位基準のオン・オフ信号を生成し、レベルシフト素子Ｔ１，Ｔ２のゲートへ出力する。

【0019】

レベルシフト素子Ｔ１，Ｔ２は、ローサイド回路１０１とハイサイド回路１０２の間で信号伝達を行う。レベルシフト素子Ｔ１，Ｔ２は、ローサイド回路１０１からのＧＮＤ電位を基準とするオン・オフ信号を、ＶＳ電位を基準とするオン・オフ信号に変換し、変換したオン・オフ信号をハイサイド回路１０２へ出力する。レベルシフト素子Ｔ１，Ｔ２は、例えば高耐圧のｎチャネルＭＯＳＦＥＴで構成されている。

【0020】

レベルシフト素子Ｔ１のソースには、ＧＮＤ電位が接続されている。レベルシフト素子Ｔ１のドレインには、ハイサイド回路１０２及びレベルシフト抵抗Ｒ１の一端が接続されている。レベルシフト抵抗Ｒ１の他端には、高電位側電源１０４の正極側のＶＢ電位が接続されている。レベルシフト素子Ｔ１のドレイン及びレベルシフト抵抗Ｒ１の一端には、ダイオードＤ１のカソードが接続されている。ダイオードＤ１のアノードには、ハイサイド回路１０２及び高電位側電源１０４の負極側のＶＳ電位が接続されている。ダイオードＤ１は、レベルシフト素子Ｔ１のドレイン電位（Ｄｒ電位）の過剰な低下を防止する機能を有する。

【0021】

レベルシフト素子Ｔ２のソースには、ＧＮＤ電位が接続されている。レベルシフト素子Ｔ２のドレインには、ハイサイド回路１０２及びレベルシフト抵抗Ｒ２の一端が接続されている。レベルシフト抵抗Ｒ２の他端には、高電位側電源１０４の正極側のＶＢ電位が接続されている。レベルシフト素子Ｔ２のドレイン及びレベルシフト抵抗Ｒ２の一端には、ダイオードＤ２のカソードが接続されている。ダイオードＤ２のアノードには、ハイサイド回路１０２及び高電位側電源１０４の負極側のＶＳ電位が接続されている。ダイオードＤ２は、レベルシフト素子Ｔ２のドレイン電位（Ｄｒ電位）の過剰な低下を防止する機能を有する。

【0022】

レベルシフト抵抗Ｒ１，Ｒ２の他端と高電位側電源１０４の正極側のＶＢ電位の間には、耐圧接合終端（ＨＶＪＴ）と呼ばれる高耐圧のダイオードＤ０のカソードが接続されている。ダイオードＤ０のアノードにはＧＮＤ電位が接続されている。

【0023】

ハイサイド回路１０２は、ＶＳ電位を基準電位とし、ＶＳ電位よりも高いＶＢ電位を電源電位として動作する。ハイサイド回路１０２は、レベルシフト素子Ｔ１，Ｔ２からのオン・オフ信号に応じて、ＶＳ電位を基準とする駆動信号を高電位側スイッチング素子Ｔ３のゲートへ出力し、高電位側スイッチング素子Ｔ３のゲートを駆動する。ハイサイド回路１０２は、例えばｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのＣＭＯＳ回路を出力段に備える。

【0024】

ＶＢ電位は、ＨＶＩＣ１００に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高電位側スイッチング素子Ｔ３と低圧側スイッチング素子Ｔ４とが相補的にオン・オフされることによって、高電位側のＨＶ電位（例えば４００Ｖ～６００Ｖ程度）と低電位側のＧＮＤ電位との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。なお、ＶＳ電位はマイナスの電位になる場合もある。

【0025】

＜半導体装置の構造＞
図２は、図１に示したＨＶＩＣ１００に対応する第１実施形態に係る半導体装置の平面レイアウトを示す。ＨＶＩＣ１００は、第１導電型（ｐ^－型）の基体（半導体チップ）１を備える。基体１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、基体１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。また、基体１は、ｐ^－型の半導体基板と、半導体基板上に設けられたｐ^－型のエピタキシャル層とで構成されていてもよい。

【0026】

基体１の上部には、第２導電型（ｎ型）のウェル領域２が設けられている。ウェル領域２は、略矩形の平面パターンを有する。ウェル領域２には、ハイサイド回路（ハイサイド回路領域）１０２が形成されている。図２では、ハイサイド回路１０２に含まれる各種素子の図示を省略している。

【0027】

ウェル領域２の上部には、ｐ型のウェル領域７が設けられている。ウェル領域７にはＶＳ電位が印加される。ウェル領域７にはダイオードＤ１，Ｄ２のカソードが接続されている。ダイオードＤ１，Ｄ２は、例えば基体１の上方に設けられたポリシリコンで構成されていてもよく、基体１の内部に設けられた拡散層で構成されていてもよい。なお、ダイオードＤ１，Ｄ２は必ずしも設けていなくてもよい。

【0028】

ウェル領域２の上面側には、パッド１８ａ，１８ｂが設けられている。パッド１８ａは、レベルシフト抵抗Ｒ１を介してコンタクト領域５ａのＶＢ電位に接続されている。パッド１８ａは、ダイオードＤ１を介してウェル領域２のＶＳ電位に接続されている。パッド１８ｂは、レベルシフト抵抗Ｒ２を介してコンタクト領域５ａのＶＢ電位に接続されている。パッド１８ｂは、ダイオードＤ２を介してウェル領域２のＶＳ電位に接続されている。レベルシフト抵抗Ｒ１，Ｒ２は、例えばウェル領域２上に絶縁膜を介して形成されたポリシリコンで構成されている。

【0029】

ウェル領域２の周囲を囲むように、ウェル領域２に接して、ウェル領域２よりも低不純物濃度のｎ^－型の耐圧領域８が設けられている。耐圧領域８は、略環状であり、且つ外形が略矩形の平面パターンを有する。耐圧領域８の外周を囲むように、ｐ型の耐圧領域３が環状に設けられている。耐圧領域３は、略環状であり、且つ外形が略矩形の平面パターンを有する。

【0030】

ウェル領域２の外周側のｎ^－型の耐圧領域８の上部には、ｎ^＋型のコンタクト領域（ピックアップ領域）５ａが設けられている。コンタクト領域５ａは、ハイサイド回路１０２の周囲を囲むように下側に開口部を有するＵ字状の平面パターンを有する。コンタクト領域５ａにはＶＢ電位が印加される。なお、コンタクト領域５ａは、ウェル領域２に設けられていてもよい。即ち、コンタクト領域５ａは、ウェル領域２又は耐圧領域８の上部に設けられている。

【0031】

耐圧領域８と耐圧領域３のｐｎ接合により、高耐圧接合終端（ＨＶＪＴ）（３，８）が構成されている。ＨＶＪＴ（３，８）は、図１に示した高耐圧のダイオードＤ０に対応する。ＨＶＪＴ（３，８）は、略環状であり、且つ外形が略矩形の平面パターンを有する。ＨＶＪＴ（３，８）は、耐圧領域８の内周側のウェル領域２と、耐圧領域８の外周側の基体１に形成されるローサイド回路（ローサイド回路領域）１０１とを電気的に分離する。ＨＶＪＴ（３，８）により、ハイサイド回路１０２の電位がローサイド回路１０１の電位より数百Ｖ高くなった場合でも、正常に動作するようになっている。

【0032】

耐圧領域３の上部にはｐ^＋型のコンタクト領域（ピックアップ領域）４が環状に設けられている。コンタクト領域４にはＧＮＤ電位が印加される。耐圧領域３の外周は基体１に囲まれている。

【0033】

図２の平面視において、ローサイド回路１０１は、ハイサイド回路１０２の下側に、ＨＶＪＴ（３，８）を介して設けられている。図２では、ローサイド回路１０１を構成する各種の素子の図示を省略している。レベルシフト素子１０ａ，１０ｂは、ローサイド回路１０１の上側で、且つハイサイド回路１０２の左側に設けられている。レベルシフト素子１０ａ，１０ｂは、図１に示したレベルシフト素子Ｔ１，Ｔ２に対応する。

【0034】

ここで、図１に示したレベルシフト素子Ｔ１，Ｔ２を構成するＭＯＳＦＥＴの形成方法は大別すると２つあり、一つはワイヤボンディング方式（ＷＢ方式）と呼ばれ、もう一つはセルフシールディング方式（ＳＳ方式）と呼ばれる。ＷＢ方式は、ＨＶＪＴと別にＭＯＳＦＥＴを形成し、ボンディングワイヤでＭＯＳＦＥＴのドレイン電位（Ｄｒ電位）とハイサイド回路を接続する方式である。ＳＳ方式は、ＨＶＪＴにＭＯＳＦＥＴを一体化して形成する方式である。

【0035】

第１実施形態に係る半導体装置では、図２に示すように、ＷＢ方式によりレベルシフト素子１０ａ，１０ｂを形成した場合を例示する。レベルシフト素子１０ａ，１０ｂは、略円形状の平面パターンを有する。レベルシフト素子１０ａ，１０ｂは、高耐圧のｎチャネルＭＯＳＦＥＴで構成されている。

【0036】

レベルシフト素子１０ａは、ｎ^＋型の担体供給領域（ソース領域）１２ａ、ゲート電極１３ａ、ｎ^－型のドリフト領域１４ａ及びｎ^＋型の担体受領領域（ドレイン領域）１５ａを備える。ソース領域１２ａは、環状の平面パターンを有する。ドリフト領域１４ａは、ソース領域１２ａの内周側に設けられ、環状の平面パターンを有する。ゲート電極１３ａは、ソース領域１２ａとドリフト領域１４ａに挟まれた環状のｐ型のベース領域（不図示）の上方に、ゲート絶縁膜（不図示）を介して設けられている。ゲート電極１３ａは、ベース領域の表面ポテンシャルを制御し、ソース領域１２ａとドレイン領域１５ａの間を流れる主電流の流れを制御する。ドレイン領域１５ａは、ドリフト領域１４ａの上部に設けられ、円形の平面パターンを有する。

【0037】

ドレイン領域１５ａの上部には、ドレイン電極１６ａが設けられている。ドレイン電極１６ａには、ボンディングワイヤ１７ａを介してパッド１８ａが接続されている。ソース領域１２ａの外周側には、ｐ^＋型のベース領域１１ａが設けられている。ベース領域１１ａは、環状の平面パターンを有する。

【0038】

レベルシフト素子１０ｂは、レベルシフト素子１０ａと同様の構成を有する。レベルシフト素子１０ｂは、ｎ^＋型のソース領域１２ｂ、ゲート電極１３ｂ、ｎ^－型のドリフト領域１４ｂ及びｎ^＋型のドレイン領域１５ｂを備える。ソース領域１２ｂは、環状の平面パターンを有する。ドリフト領域１４ｂは、ソース領域１２ｂの内周側に設けられ、環状の平面パターンを有する。ゲート電極１３ｂは、ソース領域１２ｂとドリフト領域１４ｂに挟まれた環状のｐ型のベース領域（不図示）の上方に、ゲート絶縁膜（不図示）を介して設けられている。ゲート電極１３ｂは、ベース領域の表面ポテンシャルを制御し、ソース領域１２ｂとドレイン領域１５ｂの間を流れる主電流の流れを制御する。ドレイン領域１５ｂは、ドリフト領域１４ｂの上部に設けられ、円形の平面パターンを有する。

【0039】

ドレイン領域１５ｂの上部には、ドレイン電極１６ｂが設けられている。ドレイン電極１６ｂには、ボンディングワイヤ１７ｂを介してパッド１８ｂが接続されている。ソース領域１２ｂの外周側には、ｐ^＋型のベース領域１１ｂが設けられている。ベース領域１１ｂは、環状の平面パターンを有する。

【0040】

第１実施形態に係る半導体装置において、略環状の平面パターンを有する耐圧領域８のローサイド回路１０１側には、ｐ^－型の分離領域（スリット領域）６が設けられている。分離領域６は、耐圧領域８のうちのローサイド回路１０１に対向する部分（対向部）８ａを、耐圧領域８の対向部８ａ以外の部分及びウェル領域２から電気的に分離する。図２では、分離領域６は、上側に開口部を有する略Ω字状の平面パターンを有する。なお、分離領域６は、略直線状の平面パターンを有していてもよく、分離領域６の平面パターン形状は特に限定されない。分離領域６の両端は、耐圧領域３に接している。

【0041】

対向部８ａは、Ｕ字状の平面パターンを有する。対向部８ａは、耐圧領域８のローサイド回路１０１に対向する部分のうちの中央部を少なくとも含む。対向部８ａは、耐圧領域８のローサイド回路１０１に対向するすべての部分を含むことが好ましい。一方、耐圧領域８に分離領域６を挿入すると、分離領域６の分だけ耐圧領域８を拡張する必要があるため、面積効率の観点から、対向部８ａは、耐圧領域８のローサイド回路１０１に対向する部分のみで構成することが好ましい。

【0042】

図２では、対向部８ａは、耐圧領域８の平面パターンがなす矩形の４つの角部のうち、ローサイド回路１０１側の２つの角部を含む。なお、対向部８ａは、耐圧領域８の平面パターンがなす矩形の４つの角部のうち、ローサイド回路１０１側の２つの角部の一方のみを含むように設けられていてもよい。また、対向部８ａは、耐圧領域８の平面パターンがなす矩形の４つの角部のうち、ローサイド回路１０１側の２つの角部と、ローサイド回路１０１側とは反対側の２つの角部の一方の合計３つの角部を含むように設けられていてもよい。対向部８ａは、耐圧領域８の平面パターンがなす矩形の４つの角部のすべてを含むように設けられていてもよい。

【0043】

対向部８ａの上部には、耐圧領域８よりも高不純物濃度のｎ^＋型のコンタクト領域（ピックアップ領域）５ｂが設けられている。コンタクト領域５ａとは異なり、コンタクト領域５ｂにはＶＢ電位が直接印加されない。コンタクト領域５ｂには、抵抗Ｒ１１，Ｒ１２を介してコンタクト領域５ａのＶＢ電位が接続されている。抵抗Ｒ１１，Ｒ１２は、例えば基体１の上方に設けられたポリシリコン抵抗で構成されている。対向部８ａは、上側の耐圧領域８とは分離領域６で区切られ、且つ、抵抗Ｒ１１，Ｒ１２を介してコンタクト領域５ａに接続されているため、ＶＢ電位やＶＳ電位に追従し難い状態となる。

【0044】

図３Ａは、図２のＡ－Ａ´線で切断した断面を示す。なお、基体１の下面は、ＧＮＤ電位で固定されてもよい。ｐ^－型の基体１の上部には、ｎ型のウェル領域２が設けられている。ウェル領域２の上部にはｎ^＋型のコンタクト領域５ａが設けられている。コンタクト領域５ａにはＶＢ電位が印加される。

【0045】

ウェル領域２の上部には、コンタクト領域５ａから離間して、ｐ型のウェル領域７が設けられている。ウェル領域７の上部には、ｐ^＋型のコンタクト領域７ａが設けられている。コンタクト領域７ａにはＶＳ電位が印加される。なお、図２では、図３Ａに示したコンタクト領域７ａの図示を省略している。

【0046】

ウェル領域７の上部には、ｎ^＋型のコンタクト領域５ｃが設けられている。コンタクト領域５ｃにはＶＢ電位が印加される。なお、図２では、図３Ａに示したコンタクト領域５ｃの図示を省略している。

【0047】

基体１の上部には、ウェル領域２に接してｎ^－型の耐圧領域８が選択的に設けられている。耐圧領域８の深さはウェル領域２の深さよりも浅い。耐圧領域８の上部にはｎ^＋型のコンタクト領域５ｂが設けられている。コンタクト領域５ｂには、抵抗Ｒ１１，Ｒ１２を介してコンタクト領域５ａ，５ｃが接続されている。

【0048】

基体１の上部には、ウェル領域２の反対側で耐圧領域８に接して、ｐ型の耐圧領域３が選択的に設けられている。耐圧領域３の上部にはｐ^＋型のコンタクト領域４が選択的に設けられている。コンタクト領域４にはＧＮＤ電位が印加される。

【0049】

基体１の上部には、耐圧領域８を深さ方向に貫通するようにｐ^－型の分離領域６が設けられている。分離領域６の深さは耐圧領域８の深さよりも深い。分離領域６は、耐圧領域８のうちのローサイド回路１０１と対向する部分である対向部８ａを、ウェル領域２から電気的に分離する。

【0050】

耐圧領域８と耐圧領域３のｐｎ接合から広がる空乏層を主に耐圧領域８の耐圧保持領域１０７に広げることにより耐圧を保持する。耐圧保持領域１０７は、耐圧領域８と耐圧領域３のｐｎ接合とコンタクト領域５ｂとの間である。

【0051】

図３Ｂは、図３Ａに示した抵抗Ｒ１１がポリシリコン抵抗２５である場合の、ポリシリコン抵抗２５を含む領域の断面を示す。ウェル領域２、コンタクト領域５ｃ、分離領域６、耐圧領域８及びコンタクト領域５ｂの上面には絶縁膜９ａが設けられている。絶縁膜９ａの上面にはポリシリコン抵抗２５が設けられている。ポリシリコン抵抗２５は、ｐ型又はｎ型の不純物が高濃度に添加されたポリシリコンで構成されている。絶縁膜９ａの上面並びにポリシリコン抵抗２５の上面及び側面を覆うように絶縁膜９ｂが設けられている。絶縁膜９ｂの上面には金属配線層２６ａ，２６ｂが設けられている。金属配線層２６ａは、絶縁膜９ａ，９ｂに設けられた開口部（コンタクトホール）を介して、コンタクト領域５ｂとポリシリコン抵抗２５の一端とを接続する。金属配線層２６ｂは、絶縁膜９ａ，９ｂに設けられた開口部（コンタクトホール）を介して、コンタクト領域５ｃとポリシリコン抵抗２５の他端とを接続する。

【0052】

図３Ｃは、図３Ａに示した抵抗Ｒ１１が拡散抵抗（拡散層）２７である場合の、拡散抵抗２７を含む領域の断面を示す。ウェル領域２の上部にはｐ型の拡散抵抗２７が設けられている。拡散抵抗２７の上部には、拡散抵抗２７よりも高不純物濃度のｐ^＋型のコンタクト領域２８ａ，２８ｂが互いに離間して設けられている。コンタクト領域２８ａ，２８ｂの間に挟まれた拡散抵抗２７が抵抗体となる。ウェル領域２、コンタクト領域２８ａ，２８ｂ、コンタクト領域５ｃ、分離領域６、耐圧領域８及びコンタクト領域５ｂの上面には絶縁膜９ａが設けられている。絶縁膜９ａの上面には金属配線層２９ａ，２９ｂが設けられている。金属配線層２９ａは、絶縁膜９ａに設けられた開口部（コンタクトホール）を介して、コンタクト領域５ｂとコンタクト領域２８ａとを接続する。金属配線層２９ｂは、絶縁膜９ａに設けられた開口部を介して、コンタクト領域５ｃとコンタクト領域２８ｂとを接続する。

【0053】

図４に、第１実施形態の比較例に係る半導体装置の平面レイアウトを示し、図５に、図４のＡ－Ａ´線で切断した断面を示す。図４及び図５に示すように、第１実施形態の比較例に係る半導体装置は、耐圧領域８にｐ^－型の分離領域６を有さない点が、図２及び図３に示した第１実施形態に係る半導体装置と異なる。耐圧領域８は環状の平面パターンを有する。耐圧領域８の上部には、環状のコンタクト領域５が設けられている。コンタクト領域５にはＶＢ電位が印加される。

【0054】

第１実施形態の比較例に係る半導体装置では、ＥＳＤ等によりＶＢ電位やＶＳ電位が急峻に持ち上がった時、ＶＢ電位やＶＳ電位と同電位となる耐圧領域８の電位が持ち上がり、さらに変位電流が基体１に流れることで、耐圧領域８直下の基体１の電位（基板電位）が持ち上がる現象がある。特に、基体１の下面の電位（裏面電位）を固定しない場合には、基板電位の変動は顕著である。そして、ローサイド回路１０１が耐圧領域８に近いと、基板電位の変動が伝播し、寄生動作を誘発することで、ＥＳＤ耐量等のノイズ耐量の低下を引き起こす可能性がある。

【0055】

これに対して、第１実施形態に係る半導体装置によれば、図２及び図３Ａに示すように、耐圧領域８のうち、ローサイド回路１０１と対向する部分である対向部８ａをＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0056】

（第２実施形態）
第２実施形態に係る半導体装置は、図６に示すように、ＳＳ方式によりレベルシフト素子２０ａ，２０ｂが設けられている点が、図２に示した第１実施形態に係る半導体装置と異なる。レベルシフト素子２０ａ，２０ｂは、図１に示したレベルシフト素子Ｔ１，Ｔ２に対応する。レベルシフト素子２０ａ，２０ｂは、ｎ^－型の耐圧領域８と、ｐ型の耐圧領域３で構成されるＨＶＪＴ（３，８）の一部に一体的に形成されている。レベルシフト素子２０ａ，２０ｂは、ＨＶＪＴ（３，８）の平面パターンがなす矩形の対向する辺にそれぞれ設けられている。

【0057】

レベルシフト素子２０ａは、ｎ^＋型のソース領域２１ａ、ゲート電極２２ａ及びｎ^＋型のドレイン領域２３ａを備える。ソース領域２１ａ、ゲート電極２２ａ及びドレイン領域２３ａは、互いに平行に延伸する直線状の平面パターンを有する。ソース領域２１ａとドレイン領域２３ａに挟まれる耐圧領域８の一部が、レベルシフト素子２０ａのドリフト領域を構成する。ドレイン領域２３ａには、レベルシフト抵抗Ｒ１を介してコンタクト領域５ａのＶＢ電位が接続されている。ドレイン領域２３ａには、ダイオードＤ１を介してｐ型のウェル領域７のＶＳ電位が接続されている。

【0058】

図６のレベルシフト素子２０ａを通過するＢ－Ｂ´線で切断した断面を図７に示す。図７に示すように、レベルシフト素子２０ａは、ｐ^－型の分離領域６ａによりｎ型のウェル領域２と分離されている。レベルシフト素子２０ａのドリフト領域として機能する耐圧領域８の上部にドレイン領域２３ａが設けられている。レベルシフト素子２０ａのドリフト領域として機能する耐圧領域８に接するｐ型の耐圧領域３が、レベルシフト素子２０ａのベース領域として機能する。耐圧領域３の上部には、ソース領域２１ａ及びコンタクト領域４が設けられている。ソース領域２１ａと耐圧領域８に挟まれた耐圧領域３の上方には、ゲート絶縁膜（不図示）を介してゲート電極２２ａが設けられている。

【0059】

図６に示したレベルシフト素子２０ｂは、レベルシフト素子２０ａと同様の構成を有する。レベルシフト素子２０ｂは、ｎ^＋型のソース領域２１ｂ、ゲート電極２２ｂ及びｎ^＋型のドレイン領域２３ｂを備える。ソース領域２１ｂ、ゲート電極２２ｂ及びドレイン領域２３ｂは、互いに平行に延伸する直線状の平面パターンを有する。ソース領域２１ｂとドレイン領域２３ｂに挟まれる耐圧領域８の一部が、レベルシフト素子２０ｂのドリフト領域を構成する。ドレイン領域２３ｂには、レベルシフト抵抗Ｒ２を介してコンタクト領域５ｂのＶＢ電位が接続されている。ドレイン領域２３ｂには、ダイオードＤ２を介してｐ型のウェル領域７のＶＳ電位が接続されている。

【0060】

第２実施形態に係る半導体装置では、図６に示すように、ハイサイド回路１０２の周囲を囲むようにｐ^－型の分離領域（スリット領域）６ａ～６ｃが設けられている。分離領域６ａ～６ｃの全体は、上側に開口部を有する略Ｕ字状の平面パターンを有する。

【0061】

分離領域６ａは、ウェル領域２とレベルシフト素子２０ａの間に設けられ、直線状の平面パターンを有する。分離領域６ａは、レベルシフト素子２０ａをウェル領域２から分離する。分離領域６ｂは、ウェル領域２とレベルシフト素子２０ｂの間に設けられ、直線状の平面パターンを有する。分離領域６ｂは、レベルシフト素子２０ｂをウェル領域２から分離する。

【0062】

分離領域６ｃは、上側に開口部を有する略Ω字状の平面パターンを有する。分離領域６ｃの両端は、耐圧領域３に接している。分離領域６ｃの平面パターンがなす段差部には、分離領域６ａ，６ｂのそれぞれの一端が接している。分離領域６ｃは、耐圧領域８のローサイド回路１０１と対向する部分（対向部）８ａを、ウェル領域２から電気的に分離する。

【0063】

対向部８ａは、上側に開口部を有する略Ｕ字状の平面パターンを有する。対向部８ａの上部には、ｎ^＋型のコンタクト領域５ｂが設けられている。コンタクト領域５ａとは異なり、コンタクト領域５ｂにはＶＢ電位が印加されない。コンタクト領域５ｂには、抵抗Ｒ１１，Ｒ１２を介してコンタクト領域５ａのＶＢ電位が接続されている。抵抗Ｒ１１，Ｒ１２は、例えば基体１の上方に設けられたポリシリコン抵抗で構成されている。図６のＡ－Ａ´線で切断した断面は、図３Ａに示した第１実施形態に係る半導体装置の断面と同様である。なお、図６のＡ－Ａ´線で切断した断面では、図３Ａに示した第１実施形態に係る半導体装置の断面の分離領域６が分離領域６ｃとなる。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0064】

図８は、第２実施形態の比較例に係る半導体装置の平面レイアウトを示す。図８に示すように、第２実施形態の比較例に係る半導体装置は、ハイサイド回路１０２の周囲を囲み、下側に開口部を有するＵ字状の平面パターンを有するｐ^－型の分離領域６を有する点と、ＶＢ電位が印加されるコンタクト領域５ａがローサイド回路１０１側に設けられている点が、図６に示した第２実施形態に係る半導体装置と異なる。分離領域６は、ハイサイド回路１０２とレベルシフト素子２０ａ，２０ｂとを分離する。耐圧領域８は、略環状の平面パターンを有する。耐圧領域８のローサイド回路１０１側の領域はウェル領域２と電気的に分離されていない。

【0065】

第２実施形態の比較例に係る半導体装置では、耐圧領域８のローサイド回路１０１と対向する部分の電位がＶＢ電位やＶＳ電位に追従して持ち上がり易い。ＥＳＤ等によりＶＢ電位やＶＳ電位が急峻に持ち上がった時、ＶＢ電位やＶＳ電位と同電位となる耐圧領域８の電位が持ち上がり、さらに変位電流が流れることで、耐圧領域８直下の基体１の電位（基板電位）が持ち上がる現象がある。そして、ローサイド回路１０１が耐圧領域８に近いと、基板電位の変動が伝播し、寄生動作を誘発することで、ＥＳＤ耐量等のノイズ耐量の低下を引き起こす可能性がある。

【0066】

これに対して、第２実施形態に係る半導体装置によれば、図６に示すように、耐圧領域８のうち、ローサイド回路１０１と対向する部分である対向部８ａをＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0067】

（第３実施形態）
第３実施形態に係る半導体装置は、図９に示すように、ＳＳ方式のレベルシフト素子２０ａ，２０ｂの周囲がｐ^－型の分離領域（スリット領域）６ａ，６ｂにより囲われている点が、図６に示した第２実施形態に係る半導体装置と異なる。

【0068】

分離領域６ａは、略Ｕ字状の平面パターンを有し、レベルシフト素子２０ａの周囲を囲む。分離領域６ａの両端は耐圧領域３に接している。分離領域６ａがレベルシフト素子２０ａの周囲を囲むことにより、レベルシフト素子２０ａのドレイン領域２３ａのＤｒ電位を、コンタクト領域５ａのＶＢ電位から電気的に分離すると共に、レベルシフト素子２０ａのドリフト領域２４ａを耐圧領域８から電気的に分離する。

【0069】

分離領域６ｂは、略Ｕ字状の平面パターンを有し、レベルシフト素子２０ｂの周囲を囲む。分離領域６ｂの両端は耐圧領域３に接している。分離領域６ｂがレベルシフト素子２０ｂの周囲を囲むことにより、レベルシフト素子２０ｂのドレイン領域２３ｂのＤｒ電位を、コンタクト領域５ａのＶＢ電位から電気的に分離すると共に、レベルシフト素子２０ｂのドリフト領域２４ｂを耐圧領域８から電気的に分離する。

【0070】

レベルシフト素子２０ａのドレイン領域２３ａには、ポリシリコン抵抗等からなるレベルシフト抵抗Ｒ１を介してコンタクト領域５ａが接続されている。レベルシフト素子２０ａのドレイン領域２３ａには、ダイオードＤ１を介してｐ型のウェル領域７のＶＳ電位が接続されている。

【0071】

レベルシフト素子２０ｂのドレイン領域２３ｂには、ポリシリコン抵抗等からなるレベルシフト抵抗Ｒ２を介してコンタクト領域５ａが接続されている。レベルシフト素子２０ｂのドレイン領域２３ｂには、ダイオードＤ２を介してｐ型のウェル領域７のＶＳ電位が接続されている。

【0072】

分離領域６ｃは、ハイサイド回路１０２の周囲を囲むように上側に開口部を有する略Ｕ字状の平面パターンを有する。分離領域６ｃの一端は分離領域６ａに接し、分離領域６ｃの他端は分離領域６ｂに接している。分離領域６ａ～６ｃにより、耐圧領域８のローサイド回路１０１と対向する部分（対向部）８ａをウェル領域２から分離する。

【0073】

対向部８ａは、ハイサイド回路１０２の周囲を囲むように上側に開口部を有する略Ｕ字状の平面パターンを有する。対向部８ａの上部にはコンタクト領域５ｂが設けられている。コンタクト領域５ａと異なり、コンタクト領域５ｂにはＶＢ電位が印加されない。コンタクト領域５ｂには、抵抗Ｒ１１，Ｒ１２を介してコンタクト領域５ａが接続されている。第３実施形態に係る半導体装置の他の構成は、第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0074】

図１０は、第３実施形態の比較例に係る半導体装置の平面レイアウトを示す。図１０に示すように、第３実施形態の比較例に係る半導体装置は、ｐ^－型の分離領域６ｃ及び抵抗Ｒ１１，Ｒ１２を有さない点と、コンタクト領域５ｂにもＶＢ電位が印加される点が、図９に示した第３実施形態に係る半導体装置と異なる。

【0075】

第３実施形態の比較例に係る半導体装置では、耐圧領域８のローサイド回路１０１と対向する部分の電位がＶＢ電位やＶＳ電位に追従して持ち上がり易い。ＥＳＤ等によりＶＢ電位やＶＳ電位が急峻に持ち上がった時、ＶＢ電位やＶＳ電位と同電位となる耐圧領域８の電位が持ち上がり、さらに変位電流が流れることで、耐圧領域８直下の基体１の電位（基板電位）が持ち上がる現象がある。そして、ローサイド回路１０１が耐圧領域８に近いと、基板電位の変動が伝播し、寄生動作を誘発することで、ＥＳＤ耐量等のノイズ耐量の低下を引き起こす可能性がある。

【0076】

これに対して、第３実施形態に係る半導体装置によれば、図９に示すように、耐圧領域８のうち、ローサイド回路１０１と対向する部分である対向部８ａをＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0077】

（第４実施形態）
第４実施形態に係る半導体装置は、図１１Ａに示すように、ｐ^－型の分離領域６ｃが、ｐ^－型の分離領域６ａ，６ｂと接しておらず、抵抗Ｒ１１，Ｒ１２を拡散抵抗で構成する点が、図９に示した第３実施形態に係る半導体装置と異なる。

【0078】

第４実施形態に係る半導体装置では、分離領域６ｃは、ハイサイド回路１０２の周囲を囲むように上側に開口部を有する略Ｕ字状の平面パターンを有する。分離領域６ｃの両端は、分離領域６ａ，６ｂに接しておらず、分離領域６ａ，６ｂから所定の間隔だけ離間する。

【0079】

対向部８ａの上部に設けられたコンタクト領域５ｂは、ウェル領域２と抵抗Ｒ１１，Ｒ１２により電気的に接続されている。抵抗Ｒ１１，Ｒ１２は、ウェル領域２の拡散抵抗で構成されている。

【0080】

図１１Ｂは、図１１Ａに示した抵抗Ｒ１１を含む領域の断面を示す。ウェル領域２の上部には、ウェル領域２よりも高不純物濃度のｎ^＋型のコンタクト領域５ｃが設けられている。ウェル領域２に接してｎ型の耐圧領域８が設けられている。耐圧領域８の上部には、耐圧領域８よりも高不純物濃度のｎ^＋型のコンタクト領域５ｂが設けられている。コンタクト領域５ｂとコンタクト領域５ｃの間に挟まれたウェル領域２及び耐圧領域８が抵抗Ｒ１１を構成する。第４実施形態に係る半導体装置の他の構成は、第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0081】

第４実施形態に係る半導体装置によれば、ｐ^－型の分離領域６ｃが、ｐ^－型の分離領域６ａ，６ｂと接しておらず、抵抗Ｒ１１，Ｒ１２を拡散抵抗で構成している。このような場合でも、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0082】

（第５実施形態）
第５実施形態に係る半導体装置は、図１２に示すように、ＳＳ方式のレベルシフト素子２０ａ，２０ｂが、ＨＶＪＴ（３，８）の平面パターンがなす矩形の４つの辺のうち、ローサイド回路１０１に対向する辺に配置されている点が、図９に示した第３実施形態に係る半導体装置と異なる。

【0083】

レベルシフト素子２０ａ，２０ｂの幅Ｗ２は、ローサイド回路１０１の幅Ｗ１よりも狭い。レベルシフト素子２０ａ，２０ｂの周囲を囲むようにｐ^－型の分離領域（スリット領域）６ａ，６ｂが設けられている。分離領域６ａ，６ｂは互いに接している。図１２では、レベルシフト素子２０ａ，２０ｂの間に２本の分離領域６ａ，６ｂが設けられた場合を例示するが、共通の１本の分離領域が設けられていてもよい。また、分離領域６ａ，６ｂが互いに離間している場合には、分離領域６ａ，６ｂを接続するｐ^－型の分離領域を更に備えていてもよい。

【0084】

ウェル領域２の上部には、ｎ^＋型のコンタクト領域（ピックアップ領域）５ａが設けられている。コンタクト領域５ａは、ハイサイド回路１０２の周囲を囲むように下側に開口部を有する略Ｕ字状の平面パターンを有する。コンタクト領域５ａにはＶＢ電位が印加される。

【0085】

レベルシフト素子２０ａのドリフト領域２４ａは、耐圧領域８の一部で構成されている。レベルシフト素子２０ａのドレイン領域２３ａには、ポリシリコン抵抗等からなる抵抗Ｒ１１を介してコンタクト領域５ａのＶＢ電位が接続されている。レベルシフト素子２０ａのドレイン領域２３ａと、ｐ型のウェル領域７のＶＳ電位との間にはダイオードが接続されていない。

【0086】

レベルシフト素子２０ｂのドリフト領域２４ｂは、耐圧領域８の一部で構成されている。レベルシフト素子２０ｂのドレイン領域２３ｂには、ポリシリコン抵抗等からなる抵抗Ｒ１２を介してコンタクト領域５ａのＶＢ電位が接続されている。レベルシフト素子２０ｂのドレイン領域２３ｂと、ｐ型のウェル領域７のＶＳ電位との間にはダイオードが接続されていない。

【0087】

第５実施形態に係る半導体装置では、レベルシフト素子２０ａ，２０ｂの周囲を囲む分離領域６ａ，６ｂが、耐圧領域８から、レベルシフト素子２０ａ，２０ｂのドリフト領域２４ａ，２４ｂを分離している。即ち、ドリフト領域２４ａ，２４ｂが、耐圧領域８のうちのローサイド回路１０１と対向し、ウェル領域２から分離された対向部となる。ドリフト領域２４ａ，２４ｂは、耐圧領域８のローサイド回路１０１と対向する部分のうちの少なくとも中央部に対応する。第５実施形態に係る半導体装置の他の構成は、図９に示した第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0088】

図１３は、第５実施形態の比較例に係る半導体装置の平面レイアウトを示す。図１３に示すように、第５実施形態の比較例に係る半導体装置は、レベルシフト素子２０ａ，２０ｂのドレイン領域２３ａ，２３ｂとｐ型のウェル領域７との間にダイオードＤ１，Ｄ２が接続されている点が、図１２に示した第５実施形態に係る半導体装置と異なる。ダイオードＤ１，Ｄ２は、レベルシフト素子２０ａ，２０ｂのドレイン領域２３ａ，２３ｂのＤｒ電位の過剰な低下を防止する機能を有する。

【0089】

しかし、第５実施形態の比較例に係る半導体装置では、レベルシフト素子２０ａ，２０ｂのドレイン領域２３ａ，２３ｂとｐ型のウェル領域７との間にダイオードＤ１，Ｄ２が接続されているため、ドレイン領域２３ａ，２３ｂのＤｒ電位は、ウェル領域７に印加されるＶＳ電位に追従して持ち上がり易い。ＥＳＤ等によりＶＳ電位が急峻に持ち上がった時、ドリフト領域２４ａ，２４ｂの電位が持ち上がり、さらに変位電流が流れることで、ドリフト領域２４ａ，２４ｂ直下の基体１の電位（基板電位）が持ち上がり、基板電位の変動が伝播し、寄生動作を誘発することで、ＥＳＤ耐量等のノイズ耐量の低下を引き起こす可能性がある。

【0090】

これに対して、第５実施形態に係る半導体装置によれば、図１２に示すように、耐圧領域８の一部であるレベルシフト素子２０ａ，２０ｂのドリフト領域２４ａ，２４ｂがローサイド回路１０１に対向する構造において、レベルシフト素子２０ａ，２０ｂのドレイン領域２３ａ，２３ｂは、ｐ型のウェル領域７のＶＳ電位とはダイオードを介して接続されていない。これにより、ドレイン領域２３ａ，２３ｂのＤｒ電位は、コンタクト領域５ａのＶＢ電位にのみ抵抗Ｒ１１，Ｒ１２を介して接続された状態となる。よって、ドリフト領域２４ａ，２４ｂは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、ドリフト領域２４ａ，２４ｂの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0091】

（第６実施形態）
第６実施形態に係る半導体装置は、図１４に示すように、ローサイド回路１０１の幅Ｗ１が、ローサイド回路１０１と対向するレベルシフト素子２０ａ，２０ｂの幅Ｗ２よりも狭い点が、図１２に示した第５実施形態に係る半導体装置と異なる。

【0092】

図１４では、ローサイド回路１０１の幅Ｗ１が、レベルシフト素子２０ａ，２０ｂの幅Ｗ２よりも狭い場合を例示するが、ローサイド回路１０１の幅Ｗ１が、レベルシフト素子２０ａ，２０ｂの幅Ｗ２と一致していてもよい。第６実施形態に係る半導体装置では、レベルシフト素子２０ａ，２０ｂのドリフト領域２４ａ，２４ｂが、耐圧領域８のうちのローサイド回路１０１と対向する対向部となる。第６実施形態に係る半導体装置の他の構成は、第５実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0093】

第６実施形態に係る半導体装置によれば、ローサイド回路１０１の幅Ｗ１を、ローサイド回路１０１と対向するレベルシフト素子２０ａ，２０ｂの幅Ｗ２以下とする。これにより、耐圧領域８のうち、ローサイド回路１０１と対向するすべての領域をＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0094】

（第７実施形態）
第７実施形態に係る半導体装置は、図１５に示すように、基体１が、ｐ^－型の半導体基板１ａと、半導体基板１ａ上に設けられたｐ^－型のエピタキシャル層１ｂとで構成されている点が、図３Ａに示した第１実施形態に係る半導体装置と異なる。

【0095】

更に、第７実施形態に係る半導体装置は、ウェル領域２の下面に接して、ウェル領域２よりも高不純物濃度のｎ^＋型の埋込層１３が設けられている点が、図３Ａに示した第１実施形態に係る半導体装置と異なる。埋込層１３は、ウェル領域２の下面に沿って水平方向に一様に設けられている。埋込層１３は、ウェル領域２の内部回路で形成される深さ方向のｐｎｐバイポーラトランジスタの動作を抑制する機能を有する。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0096】

第７実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、耐圧領域８のうち、ローサイド回路１０１と対向する部分である対向部８ａをＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部８ａは、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部８ａの周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【0097】

（その他の実施形態）
上記のように、本発明は第１～第７実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0098】

例えば、第１～第７実施形態に係る半導体装置として１相分のハイサイド回路１０２を有する構成を例示したが、これに限定されず、例えば３相分のハイサイド回路を有する構成であってもよい。３相分のハイサイド回路を有する構成である場合には、３相分のハイサイド回路のそれぞれにおいて、ｐ^－型の分離領域により、ｎ^－型の耐圧領域のうちのローサイド回路と対向する部分である対向部をＶＢ電位やＶＳ電位から分離してよい。

【0099】

また、第１～第７実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0100】

１…基体（半導体チップ）
１ａ…半導体基板
１ｂ…エピタキシャル層
２…ウェル領域
３…耐圧領域
４，５，５ａ，５ｂ…コンタクト領域（ピックアップ領域）
６，６ａ，６ｂ，６ｃ…分離領域（スリット領域）
７…ウェル領域
７ａ…コンタクト領域
８…耐圧領域
８ａ…対向部
９ａ，９ｂ…絶縁膜
１０ａ，１０ｂ…レベルシフト素子
１１ａ，１１ｂ…ベース領域
１２ａ，１２ｂ…ソース領域
１３ａ，１３ｂ…ゲート電極
１３…埋込層
１４ａ，１４ｂ…ドリフト領域
１５ａ，１５ｂ…ドレイン領域
１６ａ，１６ｂ…ドレイン電極
１７ａ，１７ｂ…ボンディングワイヤ
１８ａ，１８ｂ…パッド
２０ａ，２０ｂ…レベルシフト素子
２１ａ，２１ｂ…ソース領域
２２ａ，２２ｂ…ゲート電極
２３ａ，２３ｂ…ドレイン領域
２４ａ，２４ｂ…ドリフト領域
２５…ポリシリコン抵抗
２６ａ，２６ｂ…金属配線層
２７…拡散抵抗
２８ａ，２８ｂ…コンタクト領域
２９ａ，２９ｂ…金属配線層
１００…ＨＶＩＣ
１０１…ローサイド回路（ローサイド回路領域）
１０２…ハイサイド回路（ハイサイド回路領域）
１０３，１０４…電源
１０５…接続点
１０７…耐圧保持領域
２００…電力変換部
Ｄ０，Ｄ１，Ｄ２…ダイオード
Ｒ１，Ｒ２…レベルシフト抵抗
Ｒ１１，Ｒ１２…抵抗
Ｔ１，Ｔ２…レベルシフト素子（レベルシフタ）
Ｔ３…高電位側スイッチング素子
Ｔ４…低圧側スイッチング素子

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2023-10-27

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正の内容】

【0008】

本発明の一態様は、第１導電型の基体と、基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、第１ウェル領域の周囲に設けられ、第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、第１ウェル領域又は第１耐圧領域に設けられ、第１ウェル領域よりも高不純物濃度の第２導電型のコンタクト領域と、第１耐圧領域の外周側に、第１耐圧領域に接して設けられた第１導電型の第２耐圧領域と、第１耐圧領域のうち、第２耐圧領域の外周側に形成されるローサイド回路に対向する部分である対向部を、第１ウェル領域から電気的に分離する第１導電型の第１分離領域と、ローサイド回路とハイサイド回路との間で信号伝達を行うレベルシフタと、を備える半導体装置であることを要旨とする。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正の内容】

【0010】

【図1】第１実施形態に係る半導体装置の回路図である。

【図2】第１実施形態に係る半導体装置の平面図である。

【図3A】図２のＡ－Ａ´線で切断した断面図である。

【図3B】第１実施形態に係る抵抗がポリシリコン抵抗である場合の抵抗を含む領域の断面図である。

【図3C】第１実施形態に係る抵抗が拡散抵抗である場合の抵抗を含む領域の断面図である。

【図4】第１実施形態の比較例に係る半導体装置の平面図である。

【図5】図４のＡ－Ａ´線で切断した断面図である。

【図6】第２実施形態に係る半導体装置の平面図である。

【図7】図６のＢ－Ｂ´線で切断した断面図である。

【図8】第２実施形態の比較例に係る半導体装置の平面図である。

【図9】第３実施形態に係る半導体装置の平面図である。

【図10】第３実施形態の比較例に係る半導体装置の平面図である。

【図11A】第４実施形態に係る半導体装置の平面図である。

【図11B】第４実施形態に係る抵抗を含む領域の断面図である。

【図12】第５実施形態に係る半導体装置の平面図である。

【図13】第５実施形態の比較例に係る半導体装置の平面図である。

【図14】第６実施形態に係る半導体装置の平面図である。

【図15】第７実施形態に係る半導体装置の断面図である。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正の内容】

【0022】

レベルシフト抵抗Ｒ１，Ｒ２の他端と高電位側電源１０４の正極側のＶＢ電位には、耐圧接合終端（ＨＶＪＴ）と呼ばれる高耐圧のダイオードＤ０のカソードが接続されている。ダイオードＤ０のアノードにはＧＮＤ電位が接続されている。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正の内容】

【0050】

耐圧領域８と耐圧領域３のｐｎ接合から広がる空乏層を主に耐圧領域８の耐圧保持領域１０７に広げることにより耐圧を保持する。耐圧保持領域１０７は、耐圧領域８と耐圧領域３のｐｎ接合とコンタクト領域５ａ，５ｂとの間である。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正の内容】

【0093】

第６実施形態に係る半導体装置によれば、ローサイド回路１０１の幅Ｗ１を、ローサイド回路１０１と対向するレベルシフト素子２０ａ，２０ｂの幅Ｗ２以下とする。これにより、耐圧領域８のうち、ローサイド回路１０１と対向するすべての領域をＶＢ電位やＶＳ電位から分離し、ＶＢ電位やＶＳ電位と抵抗Ｒ１１，Ｒ１２を介して接続されている状態とする。これにより、対向部は、ＶＢ電位やＶＳ電位の急峻な持ち上がりに追従し難くなり、対向部の周辺の基板電位の持ち上がりを抑制することができる。よって、チップ面積を大きく増やすことなく、基板電位の変動を抑制することができ、ＥＳＤ耐量等のノイズ耐量を向上させることができる。

【手続補正6】

【補正対象書類名】特許請求の範囲

【補正対象項目名】請求項１

【補正方法】変更

【補正の内容】

【請求項1】

第１導電型の基体と、
前記基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域の周囲に設けられ、前記第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、
前記第１ウェル領域又は前記第１耐圧領域の上部に設けられ、前記第１ウェル領域よりも高不純物濃度の第２導電型のコンタクト領域と、
前記第１耐圧領域の外周側に、前記第１耐圧領域に接して設けられた第１導電型の第２耐圧領域と、
前記第１耐圧領域のうち、前記第２耐圧領域の外周側に形成されるローサイド回路に対向する部分である対向部を、前記第１ウェル領域から電気的に分離する第１導電型の第１分離領域と、
前記ローサイド回路と前記ハイサイド回路との間で信号伝達を行うレベルシフタと、
を備える、半導体装置。