特開 2024-108913 印刷装置、データ転送方法及びコンピュータプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108913

(43)【公開日】2024-08-13

(54)【発明の名称】印刷装置、データ転送方法及びコンピュータプログラム

(51)【国際特許分類】

   B41J 5/30 20060101AFI20240805BHJP

【ＦＩ】

B41J5/30 Z

【審査請求】有

【請求項の数】43

【出願形態】ＯＬ

(21)【出願番号】P 2023013562

(22)【出願日】2023-01-31

(11)【特許番号】

(45)【特許公報発行日】2024-06-18

(71)【出願人】

【識別番号】000005267

【氏名又は名称】ブラザー工業株式会社

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】小島 拓也

【テーマコード（参考）】

2C187

【Ｆターム（参考）】

2C187AC01

2C187AC08

2C187AE07

2C187BF13

2C187BF18

2C187FB11

2C187FB17

2C187FC08

2C187FD03

2C187FD14

2C187FD18

(57)【要約】

【課題】各ヘッドの制御回路が印刷データを読み込むことなく、自己の印刷データを格納することができる印刷装置等を提供する。
【解決手段】印刷装置は、主制御回路と、主制御回路に直列的に接続される副制御回路群とを備え、副制御回路群は、主制御回路に接続される第１副制御回路と、第１副制御回路よりも下流側に位置する第２副制御回路とを有し、主制御回路は第１主通信アドレス空間及び第２主通信アドレス空間を有し、第１副制御回路は第１副通信アドレス空間と、第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有し、第１主通信アドレス空間にデータが書き込まれた場合、第１主通信アドレス空間に書き込まれたデータを第１副メモリ領域に書き込み、第２主通信アドレス空間にデータが書き込まれた場合、第２主通信アドレス空間に書き込まれたデータを第１副通信アドレス空間に書き込む。
【選択図】図４

【特許請求の範囲】

【請求項1】

主制御回路と、
前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、
前記データに基づき前記副制御回路群によって駆動されるヘッド群と
を備え、
前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、
前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、
前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、
前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有し、
前記第１副制御回路は、
前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、
前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間に書き込む
印刷装置。

【請求項2】

前記第２副制御回路は、前記第２主通信アドレス空間に紐づけられた第２副メモリ領域を有し、
前記第２副制御回路は、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第１副通信アドレス空間を介して前記第２主通信アドレス空間に書き込まれたデータを前記第２副メモリ領域に書き込む
請求項１に記載の印刷装置。

【請求項3】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主通信アドレス空間は第３主通信アドレス空間を有し、
前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第２副通信アドレス空間に書き込む
請求項１又は２に記載の印刷装置。

【請求項4】

前記第３副制御回路は、前記第３主通信アドレス空間に紐づけられた第３副メモリ領域を有し、
前記第３副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第２副通信アドレス空間を介して、前記第３主通信アドレス空間に書き込まれたデータを前記第３副メモリ領域に書き込む
請求項３に記載の印刷装置。

【請求項5】

前記第１副通信アドレス空間は、第１副受信アドレス空間と、第１副送信アドレス空間とを有し、
前記第１副受信アドレス空間は、前記第２主通信アドレス空間に紐づけられた第１受信空間と、前記第３主通信アドレス空間に紐づけられた第２受信空間とを有し、
前記第１副送信アドレス空間は、前記第１受信空間に紐づけられた第１送信空間と、前記第２受信空間に紐づけられた第２送信空間とを有し、
前記第１副制御回路は、
前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１受信空間及び前記第１送信空間への書き込み、
前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第２受信空間及び前記第２送信空間への書き込む
請求項３に記載の印刷装置。

【請求項6】

前記第２副通信アドレス空間は、第２副受信アドレス空間と、第２副送信アドレス空間とを有し、
前記第２副受信アドレス空間は、前記第３主通信アドレス空間に紐づけられた第３受信空間を有し、
前記第２副送信アドレス空間は、前記第３受信空間に紐づけられた第３送信空間を有し、
前記第２副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第３受信空間及び前記第３送信空間への書き込む
請求項５に記載の印刷装置。

【請求項7】

前記主制御回路は、前記第１副制御回路に紐づけられた第１主メモリ領域を含む主メモリ領域を有し、
前記第１副通信アドレス空間と前記第１主メモリ領域とが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって、前記第１主メモリ領域への書き込みを行い、
記第１副通信アドレス空間からの読み出しによって、前記第１主メモリ領域からの読み出しを行う
請求項３に記載の印刷装置。

【請求項8】

前記主メモリ領域は前記第２副制御回路に紐づけられた第２主メモリ領域を含み、
前記第２副通信アドレス空間と前記第２主メモリ領域とが紐づけられており、
前記第２副制御回路は、
第２副通信アドレス空間への書き込みによって前記第２主メモリ領域への書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって、前記第２主メモリ領域からの読み出しを行う
請求項７に記載の印刷装置。

【請求項9】

前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記主メモリ領域は前記第３副制御回路に紐づけられた第３主メモリ領域を含み、
前記第３副通信アドレス空間と前記第３主メモリ領域とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記第３主メモリ領域への書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって、前記第３主メモリ領域からの読み出しを行う
請求項８に記載の印刷装置。

【請求項10】

前記主制御回路は、前記第１副制御回路及び前記第２副制御回路に紐づけられた共通メモリを有し、
前記第１副通信アドレス空間と前記共通メモリとが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第１副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項２に記載の印刷装置。

【請求項11】

前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副通信アドレス空間と前記第１副通信アドレス空間とが紐づけられており、
前記第２副制御回路は、
前記第２副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項１０に記載の印刷装置。

【請求項12】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記共通メモリは、前記第３副制御回路と紐づけられており、
前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記第３副通信アドレス空間と前記第２副通信アドレス空間とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項１１に記載の印刷装置。

【請求項13】

前記第１副制御回路は、前記第１主通信アドレス空間に紐づけられた第１副レジスタを有し、
前記第１主通信アドレス空間に書き込まれるデータは前記第１副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第１副制御回路は、前記第１副メモリ領域に書き込まれるデータとは異なるデータを前記第１副レジスタに書き込む
請求項１に記載の印刷装置。

【請求項14】

前記第２副制御回路は、前記第２主通信アドレス空間に紐づけられた第２副レジスタを有し、
前記第２主通信アドレス空間に書き込まれるデータは前記第２副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第２副制御回路は、前記第２副メモリ領域に書き込まれるデータとは異なるデータを前記第２副レジスタに書き込む
請求項２に記載の印刷装置。

【請求項15】

前記第３副制御回路は、前記第３主通信アドレス空間に紐づけられた第３副レジスタを有し、
前記第３主通信アドレス空間に書き込まれるデータは前記第３副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第３副制御回路は、前記第３副メモリ領域に書き込まれるデータとは異なるデータを前記第３副レジスタに書き込む
請求項４に記載の印刷装置。

【請求項16】

前記主制御回路は、前記第１副制御回路及び前記第２副制御回路に紐づけられた共通レジスタを有し、
前記第１副通信アドレス空間と前記共通レジスタとが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第１副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項２に記載の印刷装置。

【請求項17】

前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副通信アドレス空間と前記第１副通信アドレス空間とが紐づけられており、
前記第２副制御回路は、
前記第２副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項１６に記載の印刷装置。

【請求項18】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記共通レジスタは、前記第３副制御回路に紐づけられており、
前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記第３副通信アドレス空間と前記第２副通信アドレス空間とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項１７に記載の印刷装置。

【請求項19】

前記ヘッド群は、前記第１副制御回路によって駆動される第１ヘッドと、前記第２副制御回路によって駆動される第２ヘッドとを有し、
前記主制御回路は、
前記第１主通信アドレス空間に前記第１ヘッドの駆動によって形成される画像を示す第１画像データを書き込み、
前記第２主通信アドレス空間に前記第２ヘッドの駆動によって形成される画像を示す第２画像データを書き込む
請求項１又は２に記載の印刷装置。

【請求項20】

前記ヘッド群は、前記第３副制御回路によって駆動される第３ヘッドを有し、
前記主制御回路は、前記第３主通信アドレス空間に前記第３ヘッドの駆動によって形成される画像を示す第３画像データを書き込む
請求項４に記載の印刷装置。

【請求項21】

前記第１副制御回路は、
前記第１副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第１副制御回路に固有の個別パラメータを読み出す
請求項７に記載の印刷装置。

【請求項22】

前記第１副制御回路は、
前記第１副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第１副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第１副通信アドレス空間から読み出す
請求項２１に記載の印刷装置。

【請求項23】

前記第２副制御回路は、
前記第２副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第２副制御回路に固有の個別パラメータを読み出す、

請求項８に記載の印刷装置。

【請求項24】

前記第２副制御回路は、
前記第２副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第２副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第２副通信アドレス空間から読み出す
請求項２３に記載の印刷装置。

【請求項25】

前記第３副制御回路は、
前記第３副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第３副制御回路に固有の個別パラメータを読み出す
請求項９に記載の印刷装置。

【請求項26】

前記第３副制御回路は、
前記第３副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第３副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第３副通信アドレス空間から読み出す
請求項２５に記載の印刷装置。

【請求項27】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１０に記載の印刷装置。

【請求項28】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１１に記載の印刷装置。

【請求項29】

前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１２に記載の印刷装置。

【請求項30】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記第１副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１３に記載の印刷装置。

【請求項31】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記第２副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１４に記載の印刷装置。

【請求項32】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１５に記載の印刷装置。

【請求項33】

前記第１副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路に固有のパラメータを含む
請求項１３に記載の印刷装置。

【請求項34】

前記第２副メモリ領域に書き込まれるデータとは異なるデータは、前記第２副制御回路に固有のパラメータを含む
請求項１４に記載の印刷装置。

【請求項35】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、前記第３副制御回路に固有のパラメータを含む
請求項１５に記載の印刷装置。

【請求項36】

前記第１副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１３に記載の印刷装置。

【請求項37】

前記第２副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１４に記載の印刷装置。

【請求項38】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１５に記載の印刷装置。

【請求項39】

前記第１副制御回路は、前記第１副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１６に記載の印刷装置。

【請求項40】

前記第２副制御回路は、前記第２副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１７に記載の印刷装置。

【請求項41】

前記第３副制御回路は、前記第３副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１８に記載の印刷装置。

【請求項42】

主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて実行されるデータ転送方法であって、
前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込む
データ転送方法。

【請求項43】

主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて実行されるコンピュータプログラムであって、
前記印刷装置に、
前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込む処理
を実行させるコンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、ヘッドから液体を吐出して印刷を行う印刷装置、並びに前記印刷装置にて実行されるデータ転送方法及びコンピュータプログラムである。

【背景技術】

【0002】

制御装置と、前記制御装置にディジーチェーン接続された複数の液体噴射ヘッドとを備える印刷装置が提案されている。各ヘッドは制御回路を備える。制御装置から最上流の制御回路に全ヘッドの印刷データが送信され、最下流の制御回路まで転送される（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９－１８４１４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

各制御回路は、全ての液体噴射ヘッドの印刷データを順に読み込み、自己の印刷データを抽出し、格納する。

【0005】

本開示は斯かる事情に鑑みてなされたものであり、各ヘッドの制御回路が印刷データを読み込むことなく、自己の印刷データを格納することができる印刷装置、データ転送方法及びコンピュータプログラムを提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態に係る印刷装置は、主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有し、前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間に書き込む。

【0007】

本開示の一実施形態に係るデータ転送方法は、主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて実行されるデータ転送方法であって、前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込む。

【0008】

本開示の一実施形態に係るコンピュータプログラムは、主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて実行されるコンピュータプログラムであって、前記印刷装置に、前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込む処理を実行させる。

【発明の効果】

【0009】

本開示の一実施形態に係る印刷装置、データ転送方法及びコンピュータプログラムにあっては、主制御回路の第１主通信アドレス空間と、第１副制御回路の第１副メモリ領域とが紐づけられる。第１副制御回路は、第１主通信アドレス空間に書き込まれたデータを第１副メモリ領域に書き込む。第１副制御回路はデータを読み込むことなく、第１副メモリ領域に格納することができる。第２主通信アドレス空間に書き込まれたデータは第１副通信アドレス空間に書き込まれる。第１副通信アドレス空間に書き込まれたデータは下流側に転送される。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る印刷装置の略示平面図である。

【図2】インクジェットヘッドの平面透視図である。

【図3】制御装置及びインクジェットヘッドのブロック図である。

【図4】通信アドレス空間、副受信アドレス空間、副送信アドレス空間及び副制御回路のメモリの関係を説明する説明図である。

【図5】実施の形態２に係る主制御回路のメモリ、副受信アドレス空間及び副送信アドレス空間の関係を説明する説明図である。

【図6】実施の形態３に係る主制御回路のメモリ、副受信アドレス空間及び副送信アドレス空間の関係を説明する説明図である。

【図7】実施の形態４に係る通信アドレス空間、副受信アドレス空間、副送信アドレス空間及び副制御回路のレジスタの関係を説明する説明図である。

【図8】実施の形態５に係る主制御回路のメモリ、副受信アドレス空間及び副送信アドレス空間の関係を説明する説明図である。

【図9】実施の形態６に係る主制御回路による印刷処理を説明するフローチャートである。

【図10】実施の形態６に係る副制御回路による印刷処理を説明するフローチャートである。

【図11】実施の形態７に係る主制御回路による印刷処理を説明するフローチャートである。

【図12】実施の形態７に係る副制御回路による印刷処理を説明するフローチャートである。

【図13】実施の形態８に係る主制御回路による印刷処理を説明するフローチャートである。

【図14】実施の形態８に係る副制御回路による印刷処理を説明するフローチャートである。

【発明を実施するための形態】

【0011】

（実施の形態１）
以下本発明を実施の形態１に係る印刷装置を示す図面に基づいて説明する。図１は、印刷装置１の略示平面図である。図１において、記録用紙１００の搬送方向は印刷装置１の前後方向に対応する。また記録用紙１００の幅方向は印刷装置１の左右方向に対応する。また前後方向及び左右方向と直交する方向、即ち図１の紙面垂直方向は印刷装置１の上下方向に対応する。

【0012】

図１に示すように、印刷装置１は、ケース２内に収容されたプラテン３、四つのインクジェットヘッド４、二つの搬送ローラ５、６、及び制御装置７等を備える。プラテン３の上面を、記録用紙１００が通過する。四つのインクジェットヘッド４は、プラテン３の上方において、搬送方向に並んでいる。各インクジェットヘッド４は、いわゆるラインタイプのヘッドである。インクジェットヘッド４には、インクタンク（図示略）からインクが供給される。四つのインクジェットヘッド４には、異なる色のインクが供給される。

【0013】

図１に示すように、二つの搬送ローラ５、６は、プラテン３に対して後側と前側にそれぞれ配置されている。二つの搬送ローラ５、６は、図示しないモータによってそれぞれ駆動され、プラテン３上の記録用紙１００を前方へ搬送する。二つの搬送ローラ５、６は搬送部に対応する。制御装置７は、制御プログラムに基づいて、印刷装置１を制御する。制御装置７は、ＰＣ等の外部装置９とデータ通信可能に接続されており、外部装置９から送信された印刷データに基づいて、印刷装置１の各部を駆動させ、印刷を実行する。

【0014】

図２は、インクジェットヘッド４の平面透視図である。インクジェットヘッド４は複数のヘッド４２を備える。ヘッド４２はヘッドユニットに対応する。複数のヘッド４２は、前後方向に２列で配置されている。前側の列では、左右方向に沿って４個のヘッド４２が配置され、後側の列では、左右方向に沿って５個のヘッドが配置されている。ヘッド４２の下面には複数のノズル４２ａが設けられている。なおヘッド４２の数及び列数は限定されず、変更可能である。

【0015】

図３は、制御装置７及びインクジェットヘッド４のブロック図である。制御装置７は主制御回路７ａを備える。主制御回路７ａは制御部７ｂ、メモリ７ｃ、通信アドレス空間７ｄ、及び通信インタフェース（Ｉ／Ｆ）７ｅを備える。制御部７ｂはロジック回路、例えばＦＰＧＡを備える。なお制御部７ｂはプロセッサ、例えばＣＰＵ、又はＡＳＩＣ等を備えてもよい。メモリ７ｃは、例えば主記憶装置である。通信アドレス空間７ｄは、例えば主記憶装置又は補助記憶装置の記憶領域を含む。通信アドレス空間７ｄは後述する副制御回路４１との間で通信を行うために、主記憶装置又は補助記憶装置に確保される。通信アドレス空間７ｄは、仮想アドレス空間でもよいし、物理アドレス空間でもよい。通信アドレス空間７ｄは少なくとも一つのアドレスと、各アドレスに対応した記憶領域とを有する。通信アドレス空間７ｄは主通信アドレス空間に対応する。

【0016】

主記憶装置としては例えばＲＡＭが挙げられる。補助記憶装置としては、例えばＲＯＭ及び書き換え可能な記憶媒体、例えばＥＥＰＲＯＭ、ＥＰＲＯＭ、ハードディスク等が挙げられる。補助記憶装置に制御プログラムが記憶される。制御部７ｂは、例えば補助記憶装置から主記憶装置に制御プログラムを読み出して実行する。制御プログラムは記録媒体７０（図１参照）、例えば光ディスク又は持ち運び可能なフラッシュメモリから補助記憶装置にインストールされてもよい。なお制御プログラムは、印刷装置１に通信ネットワークを介して接続されたサーバから補助記憶装置にダウンロードされてもよい。通信Ｉ／Ｆ７ｄはデータ通信路５１に接続される。制御装置７は、制御プログラムに基づいて、印刷装置１を制御する。

【0017】

インクジェットヘッド４は、複数のヘッドモジュール４０を備える。複数のヘッドモジュール４０は、例えば左右方向に一列に並ぶ。複数のヘッドモジュール４０は、例えば、第１ヘッドモジュール４０（１）、第２ヘッドモジュール４０（２）、・・・、第ｎヘッドモジュール４０（ｎ）を有する（ｎは自然数）。第１ヘッドモジュール４０（１）は最も左に位置し、第ｎヘッドモジュール４０（ｎ）は最も右に位置する。第１ヘッドモジュール４０（１）が全ヘッドモジュール４０の中で制御装置７に最も近い位置にあり、第ｎヘッドモジュール４０（ｎ）が全ヘッドモジュール４０の中で制御装置７から最も遠い位置にある。

【0018】

第１ヘッドモジュール４０（１）～第ｎヘッドモジュール４０（ｎ）それぞれは、副制御回路４１と、ヘッド４２と、上流側Ｉ／Ｆ４３ａと、下流側Ｉ／Ｆ４３ｂとを備える。複数のヘッドはヘッド群を構成する。副制御回路４１は、制御部４１ａ、メモリ４１ｂ、通信アドレス空間４１ｃを備える。副制御回路４１は、例えばＡＳＩＣ又はＳｏＣを含む。副制御回路は、画像データに基づきヘッド４２を駆動する。複数の副制御回路４１は副制御回路群に対応する。各副制御回路４１の各通信アドレス空間４１ｃは第１～第３副通信アドレス空間に対応する。各副制御回路４１の各メモリ４１ｂは第１～第３副メモリ領域に対応する。

【0019】

制御部４１ａは副制御回路４１の動作を制御する。制御部４１ａは例えばＣＰＵを備えてもよく、ＦＰＧＡ等のロジック回路を備えてもよい。メモリ４１ｂは、例えばＥＰＲＯＭ又はＥＥＰＲＯＭ等の書き換え可能な不揮発性メモリである。

【0020】

通信アドレス空間４１ｃは副受信アドレス空間４１１及び副送信アドレス空間４１２を備える。副受信アドレス空間４１１及び副送信アドレス空間４１２は、仮想アドレス空間でもよいし、物理アドレス空間でもよい。副制御回路４１は１又は複数の記憶装置を備える。副受信アドレス空間４１１及び副送信アドレス空間４１２はメモリ４１ｂと同じ記憶装置に設けられてもよいし、異なる記憶装置に設けられてもよい。副受信アドレス空間４１１及び副送信アドレス空間４１２は、主制御回路７ａと、又は上流側及び下流側の副制御回路４１との間で通信を行うために、記憶装置に確保される。副受信アドレス空間４１１は少なくとも一つのアドレスと、各アドレスに対応した記憶領域とを有する。副送信アドレス空間４１２は少なくとも一つのアドレスと、各アドレスに対応した記憶領域とを有する。
以下、第１ヘッドモジュール４０（１）～第ｎヘッドモジュール４０（ｎ）それぞれの副制御回路４１は、副制御回路４１（１）～副制御回路４１（ｎ）とも称する。副制御回路４１（１）～副制御回路４１（ｎ）は第１～第３副制御回路に対応する。

【0021】

各Ｉ／Ｆ７ｅ、４３ａ、４３ｂは双方向通信可能なインタフェースであり、コネクタ及び通信ケーブル５０によって、直列的に接続されている。各Ｉ／Ｆ７ｅ、４３ａ、４３ｂは高速シリアルインタフェースの規格、例えばＰＣＩｅに基づく。Ｉ／Ｆ７ｅは印刷データに含まれる画像データを副制御回路４１（１）のＩ／Ｆ４３ａに送信する。副制御回路４１（１）のＩ／Ｆ４３ｂは画像データを副制御回路（２）のＩ／Ｆ４３ａに転送し、副制御回路４１（２）のＩ／Ｆ４３ｂは副制御回路４１（３）のＩ／Ｆ４３ａに送信する。このようにして、画像データは副制御回路４１（ｎ）のＩ／Ｆ４３ａまで順に転送される。

【0022】

図４は、通信アドレス空間７ｄ、副受信アドレス空間４１１、副送信アドレス空間４１２及び副制御回路４１のメモリ４１ｂの関係を説明する説明図である。図４において、副制御回路４１（１）～副制御回路４１（ｎ）の副受信アドレス空間を副受信アドレス空間４１１（１）～副受信アドレス空間４１１（ｎ）と表記し、副制御回路４１（１）～副制御回路４１（ｎ）の副送信アドレス空間を副送信アドレス空間４１２（１）～副送信アドレス空間４１２（ｎ）と表記する。副制御回路４１（１）～副制御回路４１（ｎ）のメモリをメモリ４１ｂ（１）～メモリ４１ｂ（ｎ）と表記する。メモリ４１ｂ（１）～メモリ４１ｂ（ｎ）は第１～第３副メモリ領域に対応する。

【0023】

主制御回路７ａ及び各副制御回路４１（１）～４１（ｎ）は印刷を行う前に、例えば印刷装置１の起動時に、主制御回路７ａは各副制御回路４１（１）～４１（ｎ）と通信し、ヘッド４２の数（ヘッドモジュール４０の数又は副制御回路４１の数）に応じた通信アドレス空間を確保する。本実施例においてはヘッド４２の数はｎ個であり、ｎ個のアドレス空間、即ち第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）を通信アドレス空間７ｄに確保する。第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）は第１～第３主通信アドレス空間に対応する。

【0024】

副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第２対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（１）に確保する。副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第２対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（１）に確保する。

【0025】

副制御回路４１（２）は、第３通信アドレス空間７ｄ（３）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第３対応アドレス空間～第ｎ対応アドレス空間を、副受信アドレス空間４１１（２）に確保する。副制御回路４１（２）は、第３通信アドレス空間７ｄ（３）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第３対応アドレス空間～第ｎ対応アドレス空間を、副送信アドレス空間４１２（３）に確保する。副制御回路４１（３）～副制御回路４１（ｎ）についても同様にアドレス空間が確保される。

【0026】

即ち、副制御回路４１（ｋ）（ｋは１～ｎ－１）は、第ｋ＋１通信アドレス空間７ｄ（ｋ＋１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を、副受信アドレス空間４１１（ｋ）に確保する。副制御回路４１（ｋ）は、第ｋ＋１通信アドレス空間７ｄ（ｋ＋１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を、副送信アドレス空間４１２（ｋ＋１）に確保する。

【0027】

主制御回路７ａ及び副制御回路４１（１）は、第１通信アドレス空間７ｄ（１）と、メモリ４１ｂ（１）とを紐づける。即ち、第１通信アドレス空間７ｄ（１）のアドレスをメモリ４１ｂ（１）に割り当てる。主制御回路７ａ及び副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）それぞれと、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）のアドレスを副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間に割り当てる。副制御回路４１（１）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0028】

副制御回路４１（１）及び副制御回路４１（２）は、副送信アドレス空間４１２（１）の第２対応アドレス空間と、メモリ４１ｂ（２）とを紐づける。即ち、副送信アドレス空間４１２（１）の第２対応アドレス空間のアドレスをメモリ４１ｂ（２）に割り当てる。副制御回路４１（１）及び副制御回路４１（２）は、副送信アドレス空間４１２（１）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれと、副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（１）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0029】

即ち、副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）（ｋは１～ｎ－２）は、副送信アドレス空間４１２（ｋ）の第ｋ＋１対応アドレス空間と、メモリ４１ｂ（ｋ＋１）とを紐づける。即ち、副送信アドレス空間４１２（ｋ）の第ｋ＋１対応アドレス空間のアドレスをメモリ４１ｂ（ｋ＋１）に割り当てる。副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）は、副送信アドレス空間４１２（ｋ）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれと、副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（ｋ）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0030】

副制御回路４１（ｎ－１）及び副制御回路４１（ｎ）は、副送信アドレス空間４１２（ｎ－１）の第ｎ対応アドレス空間と、メモリ４１ｂ（ｎ）とを紐づける。即ち、副送信アドレス空間４１２（ｎ－１）の第ｎ対応アドレス空間のアドレスをメモリ４１ｂ（ｎ）に割り当てる。換言すれば、主制御回路７ａの第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）それぞれは、副制御回路４１（１）～４１（ｎ）のメモリ４１ｂ（１）～４１ｂ（ｎ）それぞれに紐づけられる。

【0031】

アドレスの割当完了後、制御部７ｂは印刷を行うために副制御回路４１（１）～４１（ｎ）のメモリ４１ｂ（１）～４１ｂ（ｎ）それぞれに画像データを送信する。具体的には、制御部７ｂは外部装置から画像データを取得する。画像データは、各ヘッドモジュール４０（１）～４０（ｎ）に対応した第１データ～第ｎデータを含む。制御部７ｂが第１データ～第ｎデータそれぞれを第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）それぞれに書き込むと、第１データ～第ｎデータそれぞれはメモリ４１ｂ（１）～４１ｂ（ｎ）それぞれに書き込まれる。具体的には、第１通信アドレス空間７ｄ（１）とメモリ４１ｂ（１）とが紐づけられているから、制御部７ｂが第１データを第１通信アドレス空間７ｄ（１）に書き込むと、副制御回路４１（１）が第１データをメモリ４１ｂ（１）に書き込む。

【0032】

第ｋ通信アドレス空間７ｄ（ｋ）とメモリ４１ｂ（ｋ）とは紐づけられているので、副制御回路４１（ｋ）は第ｋ通信アドレス空間７ｄ（ｋ）に書き込まれたデータを、データにヘッダーを付けてデータの行き先を記載したり、副制御回路４１（ｋ）がヘッダーに記載されている行き先を確認したりすることなく、メモリ４１ｂ（ｋ）に書き込む。即ち、制御部７ｂが第ｋ通信アドレス空間７ｄ（ｋ）（ｋは自然数）に第ｋデータを書き込んだ場合、副制御回路４１（ｋ）はメモリ４１ｂ（ｋ）に第ｋデータを書き込む。副制御回路４１（ｋ）はデータを読み込むことなく、メモリ４１ｂ（ｋ）に第ｋデータを格納することができる。制御部７ｂによる第ｋ通信アドレス空間７ｄ（ｋ）へのデータの書き込みは、あたかもメモリ４１ｂ（ｋ）にデータを直接的に書き込んでいるかのような効果を生じさせる。

【0033】

副制御回路４１（ｋ）は第ｋ＋１データ～第ｎデータを副受信アドレス空間４１１（ｋ）に書き込み、また副送信アドレス空間４１２（ｋ）に書き込む。第ｋ＋１データ～第ｎデータ、即ち副送信アドレス空間４１２（ｋ）に書き込まれたデータは下流側に転送される。副制御回路４１（ｋ）は第ｋ＋１データ～第ｎデータを、データにヘッダーを付けてデータの行き先を記載したり、制御回路４１（ｋ）がヘッダーに記載されている行き先を確認したりすることなく、下流側に転送する。即ち、副制御回路４１（ｋ）はデータを読み込むことなく、下流側に第ｋ＋１データ～第ｎデータを転送することができる。具体的には、第２通信アドレス空間７ｄ（２）と副受信アドレス空間４１１（１）の第２対応アドレス空間とが紐づけられ、副受信アドレス空間４１１（１）の第２対応アドレス空間と副送信アドレス空間４１２（１）の第２対応アドレス空間とが紐づけられ、副送信アドレス空間４１２（１）の第２対応アドレス空間とメモリ４１ｂ（２）とが紐づけられているので、第２通信アドレス空間７ｄ（２）とメモリ４１ｂ（２）とは紐づけられている。第２通信アドレス空間７ｄ（２）とメモリ４１ｂ（２）とは紐づけられているから、制御部７ｂが第２データを第２通信アドレス空間７ｄ（２）に書き込むと、副制御回路４１（１）は第２データを副受信アドレス空間４１１（１）に書き込みまた副送信アドレス空間４１２（１）に書き込み、さらにメモリ４１ｂ（２）に書き込む。つまり、第２通信アドレス空間７ｄ（２）に書き込まれた第２データは、メモリ４１ｂ（２）に書き込まれる。

【0034】

また、具体的には、第３通信アドレス空間７ｄ（３）と副受信アドレス空間４１１（１）の第３対応アドレス空間とが紐づけられ、副受信アドレス空間４１１（１）の第３対応アドレス空間と副送信アドレス空間４１２（１）の第３対応アドレス空間とが紐づけられ、副受信アドレス空間４１１（２）の第３対応アドレス空間と副送信アドレス空間４１２（２）の第３対応アドレス空間とが紐づけられ、副送信アドレス空間４１２（２）の第３対応アドレス空間とメモリ４１ｂ（３）とが紐づけられているので、第３通信アドレス空間７ｄ（３）とメモリ４１ｂ（３）とは紐づけられている。第３通信アドレス空間７ｄ（３）とメモリ４１ｂ（３）とは紐づけられているから、制御部７ｂが第３データを第３通信アドレス空間７ｄ（３）に書き込むと、副制御回路４１（１）は第３データを副受信アドレス空間４１１（１）に書き込みまた副送信アドレス空間４１２（１）に書き込み、副制御回路４１（２）は第３データを副受信アドレス空間４１１（２）に書き込みまた副送信アドレス空間４１２（２）に書き込み、副制御回路４１（３）は第３データを副受信アドレス空間４１１（３）に書き込みまた副送信アドレス空間４１２（３）に書き込み、さらにメモリ４１ｂ（３）に書き込む。つまり、第３通信アドレス空間７ｄ（３）に書き込まれた第３データは、メモリ４１ｂ（３）に書き込まれる。

【0035】

（実施の形態２）
以下本発明を実施の形態１に係る印刷装置を示す図面に基づいて説明する。実施の形態２に係る構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。図５は、主制御回路７ａのメモリ７ｃ、副受信アドレス空間４１１及び副送信アドレス空間４１２の関係を説明する説明図である。主制御回路７ａは、印刷を行う前に、例えば印刷装置１の起動時に、各副制御回路４１（１）～４１（ｎ）と通信し、ヘッド４２の数に応じたメモリ領域をメモリ７ｃに確保する。

【0036】

副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第２対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（１）に確保する。副制御回路４１（１）は、第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第１対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（１）に確保する。

【0037】

副制御回路４１（２）は、第３通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第３対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（１）に確保する。副制御回路４１（１）は、第２通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第２対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（２）に確保する。

【0038】

即ち、副制御回路４１（ｋ）（ｋは１～ｎ－１）は、第ｋ＋１通信アドレス空間７ｄ（ｋ＋１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を、副受信アドレス空間４１１（ｋ）に確保する。副制御回路４１（ｋ）は、第ｋ通信アドレス空間７ｄ（ｋ）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ対応アドレス空間～第ｎ対応アドレス空間を、副送信アドレス空間４１２（ｋ）に確保する。副制御回路４１（ｎ）は、第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｎ対応アドレス空間を、副送信アドレス空間４１２（ｎ）に確保する。

【0039】

主制御回路７ａ及び副制御回路４１（１）は、第１メモリ領域７ｃ（１）～第ｎメモリ領域７ｃ（ｎ）と、副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、第１メモリ領域７ｃ（１）～第ｎメモリ領域７ｃ（ｎ）のアドレスを副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間に割り当てる。副制御回路４１（１）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0040】

副制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（２）は、副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0041】

即ち、副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）（ｋは１～ｎ－２）は、副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（ｋ＋１）は、副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0042】

副制御回路４１（ｎ－１）及び副制御回路４１（ｎ）は、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間のアドレスを副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間それぞれに割り当てる。

【0043】

副制御回路４１（ｋ）（ｋは１～ｎ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間への書き込みによって、メモリ７ｃの第ｋメモリ領域７ｃ（ｋ）への書き込みを行う。副制御回路４１（ｋ）による副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間へのデータの書き込みは、あたかもメモリ７ｃの第ｋメモリ領域７ｃ（ｋ）にデータを直接的に書き込んでいるかのような効果を生じさせる。また副制御回路４１（ｋ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間からの読み出しによって、メモリ７ｃの第ｋメモリ領域からの読み出しを直接的に行う。副制御回路４１（ｋ）による副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間からのデータの読み出しは、あたかもメモリ７ｃの第ｋメモリ領域７ｃ（ｋ）からデータを直接的に読み出しているかのような効果を生じさせる。

【0044】

（実施の形態３）
以下本発明を実施の形態３に係る印刷装置１を示す図面に基づいて説明する。実施の形態３に係る構成のうち、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。図６は、主制御回路７ａのメモリ７ｃ、副受信アドレス空間４１１及び副送信アドレス空間４１２の関係を説明する説明図である。メモリ７ｃは共通メモリ７０ｃを含む。共通メモリ７０ｃには、例えば各ヘッドモジュール４０に共通のパラメータ（共通パラメータ）が記憶される。

【0045】

副制御回路４１（１）は、第１対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（１）に確保する。副制御回路４１（１）は第２対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（１）に確保する。

【0046】

副制御回路４１（２）は、第２対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（２）に確保する。副制御回路４１（２）は第３対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（２）に確保する。

【0047】

即ち、副制御回路４１（ｋ）（ｋは１～ｎ－１）は、第ｋ対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（ｋ）に確保する。副制御回路４１（ｋ）は第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（ｋ）に確保する。副制御回路４１（ｎ）は、第ｎ対応アドレス空間を副送信アドレス空間４１２（ｎ）に確保する。

【0048】

主制御回路７ａ及び副制御回路４１（１）は、共通メモリ７０ｃと、副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、共通メモリ７０ｃのアドレスを副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間に割り当てる。副制御回路４１（１）は、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間のアドレスを副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間に割り当てる。

【0049】

副制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（２）は、副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0050】

即ち、副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）（ｋは１～ｎ－２）は、
副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（ｋ＋１）は、副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0051】

副制御回路４１（ｎ－１）及び副制御回路４１（ｎ）は、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間のアドレスを副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間に割り当てる。

【0052】

副制御回路４１（ｋ）（ｋは１～ｎ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間への書き込みによって、共通メモリ７０ｃへの書き込みを行う。また副制御回路４１（ｋ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間からの読み出しによって、共通メモリ７０ｃからの読み出しを行う。副制御回路４１（ｋ）は、例えば第ｋ対応アドレス空間に共通パラメータを書き込むことによって、共通メモリ７０ｃに共通パラメータを書き込むことできる。副制御回路４１（ｋ）は、例えば第ｋ対応アドレス空間に書き込まれた共通パラメータを読み出すことによって、共通メモリ７０ｃに書き込まれた共通パラメータを読み出すことできる。
具体的には、主制御回路７ａ及び副制御回路４１（１）は、共通メモリ７０ｃと、副送信アドレス空間４１２（１）の第３対応アドレス空間とを紐づけ、副制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第３対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間とを紐づけ、副制御回路４１（２）及び副制御回路４１（３）は、副受信アドレス空間４１１（２）の第３対応アドレス空間と、副送信アドレス空間４１２（３）の第３対応アドレス空間とを紐づけるので、共通メモリ７０ｃは副送信アドレス空間４１２（３）と紐づけられている。共通メモリ７０ｃは副送信アドレス空間４１２（３）と紐づけられているので、副制御回路４１（３）が副送信アドレス空間４１２（３）の第３対応アドレス空間にデータを書き込むことにより、副制御回路４１（２）は副送信アドレス空間４１２（３）の第３対応アドレス空間に書き込まれたデータを副受信アドレス空間４１１（２）の第３対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間とに書き込み、副制御回路４１（１）は副送信アドレス空間４１２（３）の第３対応アドレス空間に書き込まれたデータを副受信アドレス空間４１１（１）の第３対応アドレス空間と、副送信アドレス空間４１２（１）の第３対応アドレス空間とに書き込み、主制御回路７ａは副送信アドレス空間４１２（３）の第３対応アドレス空間に書き込まれたデータを共通メモリ７０ｃに書き込むので、副送信アドレス空間４１２（３）の第３対応アドレス空間へデータを書き込むことによって共通メモリ７０ｃに書き込みが行われる。

【0053】

また、主制御回路７ａ及び副制御回路４１（１）は、共通メモリ７０ｃと、副送信アドレス空間４１２（１）の第２対応アドレス空間とを紐づけ、副制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第２対応アドレス空間と、副送信アドレス空間４１２（２）の第２対応アドレス空間とを紐づけるので、共通メモリ７０ｃは副送信アドレス空間４１２（２）と紐づけられている。共通メモリ７０ｃは副送信アドレス空間４１２（２）と紐づけられているので、副制御回路４１（２）が副送信アドレス空間４１２（２）の第２対応アドレス空間にデータを書き込むことにより、副制御回路４１（１）は副送信アドレス空間４１２（２）の第２対応アドレス空間に書き込まれたデータを副受信アドレス空間４１１（１）の第２対応アドレス空間と、副送信アドレス空間４１２（１）の第２対応アドレス空間とに書き込み、主制御回路７ａは副送信アドレス空間４１２（２）の第２対応アドレス空間に書き込まれたデータを共通メモリ７０ｃに書き込むので、副送信アドレス空間４１２（２）の第２対応アドレス空間へデータを書き込むことによって共通メモリ７０ｃに書き込みが行われる。

【0054】

また主制御回路７ａ及び副制御回路４１（１）は、共通メモリ７０ｃと、副送信アドレス空間４１２（１）の第１対応アドレス空間とを紐づける。共通メモリ７０ｃは副送信アドレス空間４１２（１）と紐づけられているので、副制御回路４１（１）が副送信アドレス空間４１２（１）の第１対応アドレス空間にデータを書き込むことにより、主制御回路７ａは副送信アドレス空間４１２（１）の第１対応アドレス空間に書き込まれたデータを共通メモリ７０ｃに書き込む。副送信アドレス空間４１２（１）の第１対応アドレス空間へデータを書き込むことによって共通メモリ７０ｃに書き込みが行われる。

【0055】

また副制御回路４１（１）は、副送信アドレス空間４１２（１）の第１対応アドレス空間に書き込まれた共通パラメータを読み出すことによって、共通メモリ７０ｃに書き込まれた共通パラメータを読み出すことでき、副制御回路４１（２）は、副送信アドレス空間４１２（２）の第２対応アドレス空間に書き込まれた共通パラメータを読み出すことによって、共通メモリ７０ｃに書き込まれた共通パラメータを読み出すことでき、副制御回路４１（３）は、副送信アドレス空間４１２（３）の第３対応アドレス空間に書き込まれた共通パラメータを読み出すことによって、共通メモリ７０ｃに書き込まれた共通パラメータを読み出すことできる。

【0056】

（実施の形態４）
以下本発明を実施の形態４に係る印刷装置１を示す図面に基づいて説明する。実施の形態４に係る構成のうち、実施の形態１～３と同様な構成については同じ符号を付し、その詳細な説明を省略する。図７は、通信アドレス空間７ｄ、副受信アドレス空間４１１、副送信アドレス空間４１２及び副制御回路４１のレジスタ４１ｄの関係を説明する説明図である。副制御回路４１はレジスタ４１ｄを備える。以下、副制御回路４１（１）～４１（ｎ）のレジスタを、レジスタ４１ｄ（１）～４１ｄ（ｎ）とも称する。レジスタ４１ｄ（１）～４１ｄ（ｎ）それぞれには、例えば各ヘッドモジュール４０（１）～４０（ｎ）それぞれに対応した制御信号に関するデータが記憶される。制御信号に関するデータは共通パラメータとは異なるデータである。

【0057】

実施の形態１と同様に、副制御回路４１（ｋ）（ｋは１～ｎ－１）は、第ｋ＋１通信アドレス空間７ｄ（ｋ＋１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を、副受信アドレス空間４１１（ｋ）に確保する。副制御回路４１（ｋ）は、第ｋ＋１通信アドレス空間７ｄ（ｋ＋１）～第ｎ通信アドレス空間７ｄ（ｎ）に対応した第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を、副送信アドレス空間４１２（ｋ＋１）に確保する。

【0058】

主制御回路７ａ及び副制御回路４１（１）は、第１通信アドレス空間７ｄ（１）と、レジスタ４１ｄ（１）とを紐づける。即ち、第１通信アドレス空間７ｄ（１）のアドレスをレジスタ４１ｄ（１）に割り当てる。主制御回路７ａ及び副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）それぞれと、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、第２通信アドレス空間７ｄ（２）～第ｎ通信アドレス空間７ｄ（ｎ）のアドレスを副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間に割り当てる。副制御回路４１（１）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0059】

副制御回路４１（１）及び副制御回路４１（２）は、副送信アドレス空間４１２（１）の第２対応アドレス空間と、レジスタ４１ｄ（２）とを紐づける。即ち、副送信アドレス空間４１２（１）の第２対応アドレス空間のアドレスをレジスタ４１ｄ（２）に割り当てる。副制御回路４１（１）及び副制御回路４１（２）は、副送信アドレス空間４１２（１）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれと、副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（１）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0060】

即ち、副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）（ｋは１～ｎ－２）は、副送信アドレス空間４１２（ｋ）の第ｋ＋１対応アドレス空間と、レジスタ４１ｄ（ｋ＋１）とを紐づける。即ち、副送信アドレス空間４１２（ｋ）の第ｋ＋１対応アドレス空間のアドレスをレジスタ４１ｄ（ｋ＋１）に割り当てる。副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）は、副送信アドレス空間４１２（ｋ）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれと、副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（ｋ）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0061】

副制御回路４１（ｎ－１）及び副制御回路４１（ｎ）は、副送信アドレス空間４１２（ｎ－１）の第ｎ対応アドレス空間と、レジスタ４１ｄ（ｎ）とを紐づける。即ち、副送信アドレス空間４１２（ｎ－１）の第ｎ対応アドレス空間のアドレスをレジスタ４１ｄ（ｎ）に割り当てる。換言すれば、主制御回路７ａの第１通信アドレス空間７ｄ（１）～第ｎ通信アドレス空間７ｄ（ｎ）それぞれは、副制御回路４１（１）～４１（ｎ）のレジスタ４１ｄ（１）～４１ｂ（ｎ）それぞれに紐づけられる。

【0062】

第ｋ通信アドレス空間７ｄ（ｋ）とレジスタ４１ｄ（ｋ）とは紐づけられているので、副制御回路４１（ｋ）は第ｋ通信アドレス空間７ｄ（ｋ）に書き込まれたデータを、データにヘッダーを付けてデータの行き先を記載したり、制御回路４１（ｋ）がヘッダーに記載されている行き先を確認したりすることなく、レジスタ４１ｄ（ｋ）に書き込む。即ち、制御部７ｂによる第ｋ通信アドレス空間７ｄ（ｋ）への書き込みは、あたかもレジスタ４１ｄ（ｋ）にデータを直接的に書き込んでいるかのような効果を生じさせる。

【0063】

具体的には、主制御回路７ａ及び副制御回路４１（１）は、第２通信アドレス空間７ｄ（２）と、副受信アドレス空間４１１（１）の第２対応アドレス空間とを紐づけ、副制御回路４１（１）は、副受信アドレス空間４１１（１）の第２対応アドレス空間と、副送信アドレス空間４１２（１）の第２対応アドレス空間とを紐づけ、副制御回路４１（１）及び副制御回路４１（２）は、副送信アドレス空間４１２（１）の第２対応アドレス空間と、レジスタ４１ｄ（２）とを紐づけるので、第２通信アドレス空間７ｄ（２）とレジスタ４１ｄ（２）とは紐づけられる。第２通信アドレス空間７ｄ（２）とレジスタ４１ｄ（２）とは紐づけられているので、主制御回路７ａは制御信号に関するデータを第２通信アドレス空間７ｄ（２）に書き込むと、副制御回路４１（１）は制御信号に関するデータを副受信アドレス空間４１１（１）の第２対応アドレス空間と副送信アドレス空間４１２（１）の第２対応アドレス空間とに書き込み、副制御回路４１（２）は制御信号に関するデータをレジスタ４１ｄ（２）に書き込む。

【0064】

また、主制御回路７ａ及び副制御回路４１（１）は第３通信アドレス空間７ｄ（３）と副受信アドレス空間４１１（１）の第３対応アドレス空間とを紐づけ、副制御回路４１（１）は、副受信アドレス空間４１１（１）の第３対応アドレス空間と副送信アドレス空間４１２（１）の第３対応アドレス空間とを紐づけ、副制御回路４１（１）及び副制御回路４１（２）は副送信アドレス空間４１２（１）の第３対応アドレス空間と副受信アドレス空間４１１（２）の第３対応アドレス空間とを紐づけ、副制御回路４１（２）は副受信アドレス空間４１１（２）の第３対応アドレス空間と副送信アドレス空間４１２（２）の第３対応アドレス空間とを紐づけ、副制御回路４１（２）及び副制御回路４１（３）は副送信アドレス空間４１２（２）の第３対応アドレス空間とレジスタ４１ｄ（３）とを紐づけるので、第３通信アドレス空間７ｄ（３）とレジスタ４１ｄ（３）とは紐づけられる。主制御回路７ａは制御信号に関するデータを第３通信アドレス空間７ｄ（２）に書き込むと、副制御回路４１（１）は制御信号に関するデータを副受信アドレス空間４１１（１）の第３対応アドレス空間と副送信アドレス空間４１２（１）の第３対応アドレス空間とに書き込み、副制御回路４１（２）は制御信号に関するデータを副受信アドレス空間４１１（２）の第３対応アドレス空間と副送信アドレス空間４１２（２）の第３対応アドレス空間とに書き込み、副制御回路４１（３）は制御信号に関するデータをレジスタ４１ｄ（３）に書き込む。

【0065】

（実施の形態５）
以下本発明を実施の形態５に係る印刷装置１を示す図面に基づいて説明する。実施の形態５に係る構成のうち、実施の形態１～４と同様な構成については同じ符号を付し、その詳細な説明を省略する。図８は、主制御回路７ａのメモリ７ｃ、副受信アドレス空間４１１及び副送信アドレス空間４１２の関係を説明する説明図である。メモリ７ｃは共通レジスタ７１ｃを含む。例えば、いずれかのヘッドモジュール４０がデータを共通レジスタ７１ｃに記憶する。制御部７ｂは共通レジスタ７１ｃにデータが記憶されたことを、他のヘッドモジュール４０（共通レジスタ７１ｃにデータを記憶したヘッドモジュール４０とは異なるヘッドモジュール）に通知する。他のヘッドモジュール４０は共通レジスタ７１ｃにアクセスし、データを読み出す。

【0066】

実施の形態３と同様に、副制御回路４１（ｋ）（ｋは１～ｎ－１）は、第ｋ対応アドレス空間～第ｎ対応アドレス空間を副送信アドレス空間４１２（ｋ）に確保する。副制御回路４１（ｋ）は第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間を副受信アドレス空間４１１（ｋ）に確保する。副制御回路４１（ｎ）は、第ｎ対応アドレス空間を副送信アドレス空間４１２（ｎ）に確保する。

【0067】

主制御回路７ａ及び副制御回路４１（１）は、共通レジスタ７１ｃと、副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、共通レジスタ７１ｃのアドレスを副送信アドレス空間４１２（１）の第１対応アドレス空間～第ｎ対応アドレス空間に割り当てる。副制御回路４１（１）は、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（１）の第２対応アドレス空間～第ｎ対応アドレス空間のアドレスを副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間に割り当てる。

【0068】

副制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（１）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（２）の第２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（２）は、副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第３対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0069】

即ち、副制御回路４１（ｋ）及び副制御回路４１（ｋ＋１）（ｋは１～ｎ－２）は、
副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｋ）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副送信アドレス空間４１２（ｋ＋１）の第ｋ＋１対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。副制御回路４１（ｋ＋１）は、副受信アドレス空間４１１（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間とを紐づける。即ち、副送信アドレス空間４１２（ｋ＋１）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれのアドレスを副受信アドレス空間４１１（２）の第ｋ＋２対応アドレス空間～第ｎ対応アドレス空間それぞれに割り当てる。

【0070】

副制御回路４１（ｎ－１）及び副制御回路４１（ｎ）は、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間と、副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間とを紐づける。即ち、副受信アドレス空間４１１（ｎ－１）の第ｎ対応アドレス空間のアドレスを副送信アドレス空間４１２（ｎ）の第ｎ対応アドレス空間に割り当てる。

【0071】

副制御回路４１（ｋ）（ｋは１～ｎ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間への書き込みによって、共通レジスタ７１ｃへの書き込みを行う。また副制御回路４１（ｋ）は、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間からの読み出しによって、共通レジスタ７１ｃからの読み出しを行う。副制御回路４１（ｋ）は、例えば第ｋ対応アドレス空間にデータを書き込むことによって、共通レジスタ７１ｃにデータを書き込むことできる。副制御回路４１（ｋ）による第ｋ対応アドレス空間への書き込みは、あたかも共通レジスタ７１ｃにデータを直接的に書き込んでいるかのような効果を生じる。副制御回路４１（ｋ）は、例えば第ｋ対応アドレス空間に書き込まれたデータを読み出すことによって、共通レジスタ７１ｃに書き込まれたデータを読み出すことできる。副制御回路４１（ｋ）による第ｋ対応アドレス空間からの読み込みは、あたかも共通レジスタ７１ｃからデータを直接的に読み込んでいるかのような効果を生じる。

【0072】

具体的には、主制御回路７ａ及び副制御回路４１（１）は、共通レジスタ７１ｃと、副送信アドレス空間４１２（１）の第１対応アドレス空間とを紐づける。即ち、共通レジスタ７１ｃと副制御回路４１（１）とは紐づけられている。そのため、副制御回路４１（１）が副送信アドレス空間４１２（１）の第１対応アドレス空間に書き込んだデータは、共通レジスタ７１ｃに書き込まれる。また副制御回路４１（１）は、副送信アドレス空間４１２（１）の第１対応アドレス空間からの読み出しによって、共通レジスタ７１ｃからの読み出しを行う。

【0073】

また、主制御回路７ａ及び副制御回路４１（１）は、共通レジスタ７１ｃと、副送信アドレス空間４１２（１）の第２対応アドレス空間を紐づけ、副制御回路４１（１）は、副送信アドレス空間４１２（１）の第２対応アドレス空間と、副受信アドレス空間４１１（１）の第２対応アドレス空間とを紐づけ、制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第２対応アドレス空間と、副送信アドレス空間４１２（２）の第２対応アドレス空間とを紐づけるので、共通レジスタ７１ｃと副制御回路４１（２）とは紐づけられている。そのため、副制御回路４１（２）が副送信アドレス空間４１２（２）の第２対応アドレス空間に書き込んだデータは、副受信アドレス空間４１１（１）の第２対応アドレス空間に書き込まれ、副送信アドレス空間４１２（１）の第２対応アドレス空間に書き込まれ、共通レジスタ７１ｃに書き込まれる。また副制御回路４１（２）は、副送信アドレス空間４１２（２）の第２対応アドレス空間からの読み出しによって、共通レジスタ７１ｃからの読み出しを行う。

【0074】

具体的には、主制御回路７ａ及び副制御回路４１（１）は、共通レジスタ７１ｃと、副送信アドレス空間４１２（１）の第３対応アドレス空間を紐づけ、副制御回路４１（１）は、副送信アドレス空間４１２（１）の第３対応アドレス空間と、副受信アドレス空間４１１（１）の第３対応アドレス空間とを紐づけ、制御回路４１（１）及び副制御回路４１（２）は、副受信アドレス空間４１１（１）の第３対応アドレス空間と、副送信アドレス空間４１２（２）の第３対応アドレス空間とを紐づけ、副制御回路４１（２）は、副送信アドレス空間４１２（２）の第３対応アドレス空間と、副受信アドレス空間４１１（２）の第３対応アドレス空間とを紐づけ、制御回路４１（２）及び副制御回路４１（３）は、副受信アドレス空間４１１（２）の第３対応アドレス空間と、副送信アドレス空間４１２（３）の第３対応アドレス空間とを紐づけるので、共通レジスタ７１ｃと副制御回路４１（３）とは紐づけられている。そのため、副制御回路４１（３）が副送信アドレス空間４１２（３）の第３対応アドレス空間に書き込んだデータは、副受信アドレス空間４１１（２）の第３対応アドレス空間に書き込まれ、副送信アドレス空間４１２（２）の第３対応アドレス空間に書き込まれ、副受信アドレス空間４１１（１）の第３対応アドレス空間に書き込まれ、副送信アドレス空間４１２（１）の第３対応アドレス空間に書き込まれ、共通レジスタ７１ｃに書き込まれる。また副制御回路４１（３）は、副送信アドレス空間４１２（３）の第３対応アドレス空間からの読み出しによって、共通レジスタ７１ｃからの読み出しを行う。

【0075】

実施の形態１～３及び５において副制御回路４１（ｋ）はレジスタ４１ｄ（ｋ）を備えてもよい。実施の形態１～５において、実施の形態１は、実施の形態２～５の少なくとも一つの構成を備えてもよく、実施の形態２は、実施の形態１，３～５の少なくとも一つの構成を備えてもよく、実施の形態３は、実施の形態１，２，４、５の少なくとも一つの構成を備えてもよく、実施の形態４は、実施の形態１～３、５の少なくとも一つの構成を備えてもよく、実施の形態５は、実施の形態１～４の少なくとも一つの構成を備えてもよい。

【0076】

（実施の形態６）
以下本発明を実施の形態６に係る印刷装置１を示す図面に基づいて説明する。実施の形態６に係る構成のうち、実施の形態１～５と同様な構成については同じ符号を付し、その詳細な説明を省略する。図９は、主制御回路７ａによる印刷処理を説明するフローチャートである。例えば、フローチャートに示す印刷処理を、印刷装置１が省電力モード等、節電をしている状態で実行可能である。

【0077】

制御部７ｂは電源がオンになったか否か判定する（Ｓ１）。即ち起動したか否か判定する。制御部７ｂは電源がオンになっていないと判定した場合（Ｓ１：ＮＯ）、制御部７ｂは処理を終了する。電源がオンになったと判定した場合（Ｓ１：ＹＥＳ）、制御部７ｂは通信アドレス空間７ｄ、副受信アドレス空間４１１、副送信アドレス空間４１２、メモリ７ｃ、共通メモリ７０ｃ及び共通レジスタ７１ｃ等へのアドレスの割当を実行する（Ｓ２）。

【0078】

制御部７ｂは共通パラメータを各ヘッドモジュール４０（１）～（ｎ）に設定する（Ｓ３）。例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に共通パラメータを書き込むことによって、レジスタ４１ｄ（ｋ）に共通パラメータを書き込むことができる（ｋは１～ｎの自然数）。そして、副制御回路４１（Ｋ）はレジスタ４１ｄ（ｋ）から共通パラメータを読み出す。共通パラメータとしては、例えばカラー印刷であるか又はモノクロ印刷であるかを示す情報が挙げられる。

【0079】

制御部７ｂは個別パラメータを各ヘッドモジュール４０（１）～（ｎ）に設定する（Ｓ４）。個別パラメータは各ヘッドモジュール４０（１）～（ｎ）に固有の個別に設定されるパラメータである。個別パラメータとしては、例えばヘッド４２を駆動するための駆動波形が挙げられる。ヘッド４２を駆動するための駆動波形は、各ヘッドモジュール４０の特性によって異なるからである。例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に個別パラメータを書き込むことによって、レジスタ４１ｄ（ｋ）に個別パラメータを書き込むことができる（ｋは１～ｎの自然数）。そして、副制御回路４１（Ｋ）はレジスタ４１ｄ（ｋ）から個別パラメータを読み出す。

【0080】

制御部７ｂは外部装置９から印刷ジョブを受信したか否か判定する（Ｓ５）。印刷ジョブを受信していないと判定した場合（Ｓ５：ＮＯ）、制御部７ｂはステップＳ５に処理を戻す。印刷ジョブを受信したと判定した場合（Ｓ５：ＹＥＳ）、制御部７ｂは画像データを各メモリ４１ｂ（ｋ）（ｋは１～ｎの自然数）に書き込む（Ｓ６）。例えば、実施の形態１に示すように、制御部７ｂは各第ｋ通信アドレス空間７ｄ（ｋ）（ｋは１～ｎの自然数）に各第ｋデータ（画像データ）を書き込むことによって、各メモリ４１ｂ（ｋ）に画像データを書き込むことができる。

【0081】

制御部７ｂは、印刷ジョブが完了したか否か判定する（Ｓ７）。各メモリ４１ｂ（ｋ）に書き込まれた画像データに基づいて、各ヘッド４２による印刷が完了した場合、各副制御回路４１（ｋ）は主制御回路７ａに印刷が完了したことを通知する。制御部７ｂは各副制御回路４１（ｋ）から通知を受信した場合、印刷ジョブが完了したと判定する。印刷ジョブが完了したと判定した場合（Ｓ７：ＹＥＳ）、制御部７ｂは処理を終了する。

【0082】

印刷ジョブが完了していないと判定した場合（Ｓ７：ＮＯ）、制御部７ｂはいずれかの副制御回路４１からエラー通知を受信したか否か判定する（Ｓ８）。エラー通知を受信していないと判定した場合（Ｓ８：ＮＯ）、制御部７ｂはステップＳ６に処理を戻す。エラー通知を受信したと判定した場合（Ｓ８：ＹＥＳ）、制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込む（Ｓ９）。

【0083】

例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に印刷停止指示を書き込むことによって、レジスタ４１ｄ（ｋ）に印刷停止指示を書き込むことができる。制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込んだ後、処理を終了する。

【0084】

図１０は、副制御回路４１（ｋ）による印刷処理を説明するフローチャートである。制御部４１ａはメモリ４１ｂに画像データが書き込まれているか否か判定する（Ｓ２１）。メモリ４１ｂに画像データが書き込まれていないと判定した場合（Ｓ２１：ＮＯ）、制御部４１ａは処理を終了する。メモリ４１ｂに画像データが書き込まれていると判定した場合（Ｓ２１：ＹＥＳ）、制御部４１ａはメモリ４１ｂから画像データを読み出し（Ｓ２２）、ヘッド４２を駆動して印刷を実行する（Ｓ２３）。制御部７ｂが画像データを各メモリ４１ｂ（ｋ）（ｋは１～ｎの自然数）に書き込むと（Ｓ６）、副制御回路４１（ｋ）は、メモリ４１ｂに画像データが書き込まれていると判定し（Ｓ２１：ＹＥＳ）、印刷を実行する（Ｓ２３）。制御部７ｂが画像データを各メモリ４１ｂ（ｋ）（ｋは１～ｎの自然数）に書き込まなくなると、メモリ４１ｂに画像データが書き込まれていないと判定し（Ｓ２１：ＮＯ）、印刷を終了する。

【0085】

制御部４１ａは副制御回路４１（ｋ）にエラーが発生しているか否か判定する（Ｓ２４）。エラーが発生していない場合（Ｓ２１：ＮＯ）、制御部４１ａはステップＳ２１に処理を戻す。エラーが発生してる場合（Ｓ２１：ＹＥＳ）、制御部４１ａはエラー発生情報を副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込み（Ｓ２５）、処理を終了する。例えば実施の形態５（図８参照）に示すように、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込まれたエラー発生情報は共通レジスタ７１ｃに書き込まれる。

【0086】

エラー発生情報が共通レジスタ７１ｃに書き込まれた場合、図９のステップＳ８において、制御部７ｂはエラー通知を受信したと判定し（Ｓ８：ＹＥＳ）、制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込む（Ｓ９）。各副制御回路４１（ｋ）の制御部４１ａは各レジスタ４１ｄ（ｋ）から印刷停止指示を読み込んだ場合、印刷を停止する。

【0087】

（実施の形態７）
以下本発明を実施の形態７に係る印刷装置１を示す図面に基づいて説明する。実施の形態７に係る構成のうち、実施の形態１～６と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態７においては、主制御回路７ａと副制御回路４１（１）との間、及び、副制御回路４１（ｋ）と副制御回路４１（ｋ＋１）（ｋは１～ｎ－１）との間に割込信号を伝送するための専用線が接続されている。即ち、専用線によって主制御回路７ａと副制御回路４１（１）～副制御回路４１（ｎ）とは直列的に接続される。

【0088】

図１１は、主制御回路７ａによる印刷処理を説明するフローチャートである。制御部７ｂは電源がオンになったか否か判定する（Ｓ３１）。即ち起動したか否か判定する。制御部７ｂは電源がオンになっていないと判定した場合（Ｓ３１：ＮＯ）、制御部７ｂは処理を終了する。電源がオンになったと判定した場合（Ｓ３１：ＹＥＳ）、制御部７ｂは通信アドレス空間７ｄ、副受信アドレス空間４１１、副送信アドレス空間４１２、メモリ７ｃ、共通メモリ７０ｃ及び共通レジスタ７１ｃ等へのアドレスの割当を実行する（Ｓ３２）。

【0089】

制御部７ｂは共通パラメータを各ヘッドモジュール４０（１）～（ｎ）に設定する（Ｓ３３）。例えば、実施の形態３（図６参照）に示すように、制御部７ｂは共通メモリ７０ｃに共通パラメータを書き込むことによって、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に共通パラメータを書き込むことができる（ｋは１～ｎの自然数）。共通パラメータとしては、例えばカラー印刷であるか又はモノクロ印刷であるかを示す情報が挙げられる。制御部７ｂは、共通パラメータが設定されたことを示す割込信号を、専用線を介して各ヘッドモジュール４０に送信する（Ｓ３４）。

【0090】

制御部７ｂは個別パラメータを各ヘッドモジュール４０（１）～（ｎ）に設定する（Ｓ３５）。個別パラメータは各ヘッドモジュール４０（１）～（ｎ）に個別に設定されるパラメータである。パラメータとしては、例えばヘッド４２を駆動するための駆動波形が挙げられる。ヘッド４２を駆動するための駆動波形は、各ヘッドモジュール４０の特性によって異なるからである。例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に個別パラメータを書き込むことによって、レジスタ４１ｄ（ｋ）に個別パラメータを書き込むことができる（ｋは１～ｎの自然数）。

【0091】

制御部７ｂは外部装置９から印刷ジョブを受信したか否か判定する（Ｓ３６）。印刷ジョブを受信していないと判定した場合（Ｓ３６：ＮＯ）、制御部７ｂはステップＳ３６に処理を戻す。印刷ジョブを受信したと判定した場合（Ｓ３６：ＹＥＳ）、制御部７ｂは画像データを各メモリ４１ｂ（ｋ）（ｋは１～ｎの自然数）に書き込む（Ｓ３７）。例えば、実施の形態１に示すように、制御部７ｂは各第ｋ通信アドレス空間７ｄ（ｋ）（ｋは１～ｎの自然数）に各第ｋデータ（画像データ）を書き込むことによって、各メモリ４１ｂ（ｋ）に画像データを書き込むことができる。

【0092】

制御部７ｂは、印刷ジョブを完了したか否か判定する（Ｓ３８）。各メモリ４１ｂ（ｋ）に書き込まれた画像データに基づいて、各ヘッド４２による印刷を完了した場合、各副制御回路４１（ｋ）は主制御回路７ａに印刷を完了したことを通知する。制御部７ｂは各副制御回路４１（ｋ）から通知を受信した場合、印刷ジョブが完了したと判定する。印刷ジョブを完了したと判定した場合（Ｓ３８：ＹＥＳ）、制御部７ｂは処理を終了する。

【0093】

印刷ジョブを完了していないと判定した場合（Ｓ３８：ＮＯ）、制御部７ｂはいずれかの副制御回路４１からエラー通知を受信したか否か判定する（Ｓ３９）。エラー通知を受信していないと判定した場合（Ｓ３９：ＮＯ）、制御部７ｂはステップＳ３７に処理を戻す。エラー通知を受信したと判定した場合（Ｓ３９：ＹＥＳ）、制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込む（Ｓ４０）。

【0094】

例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に印刷停止指示を書き込むことによって、レジスタ４１ｄ（ｋ）に印刷停止指示を書き込むことができる。制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込んだ後、処理を終了する。

【0095】

図１２は、副制御回路４１（ｋ）による印刷処理を説明するフローチャートである。制御部４１ａは割込信号を受信したか否か判定する（Ｓ５１）。割込信号を受信したと判定した場合（Ｓ５１：ＹＥＳ）、制御部４１ａは副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間から共通パラメータを読み出す（Ｓ５２）。上述のステップＳ３３において、制御部７ｂによって副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に共通パラメータは書き込まれている。

【0096】

ステップＳ５２の処理後、又は、ステップＳ５１において割込信号を受信していないと判定した場合（Ｓ５１：ＮＯ）、制御部４１ａはメモリ４１ｂに画像データが書き込まれているか否か判定する（Ｓ５３）。メモリ４１ｂに画像データが書き込まれていないと判定した場合（Ｓ５３：ＮＯ）、制御部４１ａは処理を終了する。メモリ４１ｂに画像データが書き込まれていると判定した場合（Ｓ５３：ＹＥＳ）、制御部４１ａはメモリ４１ｂから画像データを読み出し（Ｓ５４）、ヘッド４２を駆動して印刷を実行する（Ｓ５５）。

【0097】

制御部４１ａは副制御回路４１（ｋ）にエラーが発生しているか否か判定する（Ｓ５６）。エラーが発生していない場合（Ｓ５６：ＮＯ）、制御部４１ａはステップＳ５３に処理を戻す。エラーが発生してる場合（Ｓ５６：ＹＥＳ）、制御部４１ａはエラー発生情報を副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込み（Ｓ５７）、処理を終了する。例えば実施の形態５（図８参照）に示すように、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込まれたエラー発生情報は共通レジスタ７１ｃに書き込まれる。

【0098】

エラー発生情報が共通レジスタ７１ｃに書き込まれた場合、図１１のステップＳ３９において、制御部７ｂはエラー通知を受信したと判定し（Ｓ３９：ＹＥＳ）、制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込む（Ｓ４０）。各副制御回路４１（ｋ）の制御部４１ａは各レジスタ４１ｄ（ｋ）から印刷停止指示を読み込んだ場合、印刷を停止する。

【0099】

（実施の形態８）
以下本発明を実施の形態８に係る印刷装置１を示す図面に基づいて説明する。実施の形態８に係る構成のうち、実施の形態１～７と同様な構成については同じ符号を付し、その詳細な説明を省略する。図１３は、主制御回路７ａによる印刷処理を説明するフローチャートである。なおメモリ７ｃの第１メモリ領域７ｃ（１）～第ｎメモリ領域７ｃ（ｎ）それぞれに共通パラメータ及び個別パラメータが予め書き込まれている。

【0100】

制御部７ｂは電源がオンになったか否か判定する（Ｓ６１）。即ち起動したか否か判定する。制御部７ｂは電源がオンになっていないと判定した場合（Ｓ６１：ＮＯ）、制御部７ｂは処理を終了する。電源がオンになったと判定した場合（Ｓ６１：ＹＥＳ）、制御部７ｂは通信アドレス空間７ｄ、副受信アドレス空間４１１、副送信アドレス空間４１２、メモリ７ｃ、共通メモリ７０ｃ及び共通レジスタ７１ｃ等へのアドレスの割当を実行する（Ｓ６２）。

【0101】

制御部７ｂは外部装置９から印刷ジョブを受信したか否か判定する（Ｓ６３）。印刷ジョブを受信していないと判定した場合（Ｓ６３：ＮＯ）、制御部７ｂはステップＳ６３に処理を戻す。印刷ジョブを受信したと判定した場合（Ｓ６３：ＹＥＳ）、制御部７ｂは画像データを各メモリ４１ｂ（ｋ）（ｋは１～ｎの自然数）に書き込む（Ｓ６４）。例えば、実施の形態１に示すように、制御部７ｂは各第ｋ通信アドレス空間７ｄ（ｋ）（ｋは１～ｎの自然数）に各第ｋデータ（画像データ）を書き込むことによって、各メモリ４１ｂ（ｋ）に画像データを書き込むことができる。

【0102】

制御部７ｂは、印刷ジョブを完了したか否か判定する（Ｓ６５）。各メモリ４１ｂ（ｋ）に書き込まれた画像データに基づいて、各ヘッド４２による印刷を完了した場合、各副制御回路４１（ｋ）は主制御回路７ａに印刷を完了したことを通知する。制御部７ｂは各副制御回路４１（ｋ）から通知を受信した場合、印刷ジョブを完了したと判定する。印刷ジョブを完了したと判定した場合（Ｓ６５：ＹＥＳ）、制御部７ｂは処理を終了する。

【0103】

印刷ジョブを完了していないと判定した場合（Ｓ６５：ＮＯ）、制御部７ｂはいずれかの副制御回路４１からエラー通知を受信したか否か判定する（Ｓ６６）。エラー通知を受信していないと判定した場合（Ｓ６６：ＮＯ）、制御部７ｂはステップＳ６４に処理を戻す。エラー通知を受信したと判定した場合（Ｓ６６：ＹＥＳ）、制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込む（Ｓ６７）。

【0104】

例えば、実施の形態４（図７参照）に示すように、制御部７ｂは第ｋ通信アドレス空間７ｄ（ｋ）に印刷停止指示を書き込むことによって、レジスタ４１ｄ（ｋ）に印刷停止指示を書き込むことができる。制御部７ｂは印刷停止指示を各レジスタ４１ｄ（ｋ）に書き込んだ後、処理を終了する。

【0105】

図１４は、副制御回路４１（ｋ）による印刷処理を説明するフローチャートである。制御部４１ａはアドレスの割当を完了したか否か判定する（Ｓ７１）。アドレスの割当を完了したと判定していない場合（Ｓ７１：ＮＯ）、ステップＳ７１に処理を戻す。アドレスの割当を完了したと判定した場合（Ｓ７１：ＹＥＳ）、制御部４１ａは共通パラメータを取得し（Ｓ７２）、個別パラメータを取得する（Ｓ７３）。例えば、実施の形態２（図５参照）に示すように、制御部４１ａは副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間から共通パラメータ及び個別パラメータを読み出して取得する。

【0106】

ステップＳ７３の処理後、制御部４１ａはメモリ４１ｂに画像データが書き込まれているか否か判定する（Ｓ７４）。メモリ４１ｂに画像データが書き込まれていないと判定した場合（Ｓ７４：ＮＯ）、制御部４１ａは処理を終了する。メモリ４１ｂに画像データが書き込まれていると判定した場合（Ｓ７４：ＹＥＳ）、制御部４１ａはメモリ４１ｂから画像データを読み出し（Ｓ７５）、ヘッド４２を駆動して印刷を実行する（Ｓ７６）。

【0107】

制御部４１ａは副制御回路４１（ｋ）にエラーが発生しているか否か判定する（Ｓ７７）。エラーが発生していない場合（Ｓ７７：ＮＯ）、制御部４１ａはステップＳ７４に処理を戻す。エラーが発生してる場合（Ｓ７７：ＹＥＳ）、制御部４１ａはエラー発生情報を副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込み（Ｓ７８）、処理を終了する。例えば実施の形態２（図５参照）に示すように、副送信アドレス空間４１２（ｋ）の第ｋ対応アドレス空間に書き込まれたエラー発生情報はメモリ７ｃの第ｋメモリ領域７ｃ（ｋ）に書き込まれる。

【0108】

エラー発生情報がメモリ７ｃの第ｋメモリ領域７ｃ（ｋ）に書き込まれた場合、図１３のステップＳ６６において、制御部７ｂはエラー通知を受信したと判定し（Ｓ６６：ＹＥＳ）、制御部７ｂは印刷停止指示を第ｋメモリ領域７ｃ（ｋ）に書き込む（Ｓ６７）。各副制御回路４１（ｋ）の制御部４１ａは各第ｋメモリ領域７ｃ（ｋ）から印刷停止指示を読み込んだ場合、印刷を停止する。

【0109】

なおコンピュータプログラムは、単一のコンピュータ上で、または１つのサイトに配置されるか、若しくは複数のサイトにわたって分散され、通信ネットワークによって相互接続された複数のコンピュータ上で実行されるように展開することができる。

【0110】

今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。各実施形態に記載した事項は相互に組み合わせることが可能である。また、特許請求の範囲に記載した独立請求項及び従属請求項は、引用形式に関わらず全てのあらゆる組み合わせにおいて、相互に組み合わせることが可能である。さらに、特許請求の範囲には他の２以上のクレームを引用するクレームを記載する形式（マルチクレーム形式）を用いているが、これに限るものではない。マルチクレームを少なくとも一つ引用するマルチクレーム（マルチマルチクレーム）を記載する形式を用いて記載してもよい。

【符号の説明】

【0111】

１ 印刷装置
７ａ 主制御回路
７ｃ メモリ（主メモリ領域）
７ｃ（ｎ） 第ｎメモリ領域（第１～第３主メモリ領域）
７０ｃ 共通メモリ
７１ｃ 共通レジスタ
７ｄ 通信アドレス空間（主通信アドレス空間）
７ｄ（ｎ） 第ｎ通信アドレス空間（第１～第３主通信アドレス空間）
４１ 副制御回路（第１～第３副制御回路）
４１ｂ メモリ（第１～第３副メモリ領域）
４１ｃ 通信アドレス空間（第１～第３副通信アドレス空間）
４１１ 副受信アドレス空間（第１、第２副受信アドレス空間）
４１２ 副送信アドレス空間（第１、第２副送信アドレス空間）
４１ｄ（ｎ） レジスタ（第１～第３副レジスタ）
４２ ヘッド（第１～第３ヘッド）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【手続補正書】

【提出日】2024-04-03

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

主制御回路と、
前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、
前記データに基づき前記副制御回路群によって駆動されるヘッド群と
を備え、
前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、
前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、
前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、
前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有し、
前記第１副通信アドレス空間は、第１副受信アドレス空間と、第１副送信アドレス空間とを有し、
前記第１副受信アドレス空間は、前記第２主通信アドレス空間に紐づけられた第１受信空間を有し、
前記第１副送信アドレス空間は、前記第１受信空間に紐づけられた第１送信空間を有し、
前記第１副制御回路は、
前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、
前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間に書き込み、
前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１受信空間及び前記第１送信空間へ書き込む
印刷装置。

【請求項2】

前記第２副制御回路は、前記第２主通信アドレス空間に紐づけられた第２副メモリ領域を有し、
前記第２副制御回路は、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第１副通信アドレス空間を介して前記第２主通信アドレス空間に書き込まれたデータを前記第２副メモリ領域に書き込む
請求項１に記載の印刷装置。

【請求項3】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主通信アドレス空間は第３主通信アドレス空間を有し、
前記第１副受信アドレス空間は、前記第３主通信アドレス空間に紐づけられた第２受信空間を有し、
前記主通信アドレス空間と前記第１副受信アドレス空間とには、複数の空間が割り当てられる
請求項１又は２に記載の印刷装置。

【請求項4】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主通信アドレス空間は第３主通信アドレス空間を有し、
前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第２副通信アドレス空間に書き込み、
前記第３副制御回路は、前記第３主通信アドレス空間に紐づけられた第３副メモリ領域を有し、
前記第３副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第２副通信アドレス空間を介して、前記第３主通信アドレス空間に書き込まれたデータを前記第３副メモリ領域に書き込む
請求項１又は２に記載の印刷装置。

【請求項5】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主通信アドレス空間は第３主通信アドレス空間を有し、
前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第２副通信アドレス空間に書き込み、
前記第１副受信アドレス空間は、前記第３主通信アドレス空間に紐づけられた第２受信空間を有し、
前記第１副送信アドレス空間は、前記第２受信空間に紐づけられた第２送信空間を有し、
前記第１副制御回路は、
前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第２受信空間及び前記第２送信空間へ書き込む
請求項１又は２に記載の印刷装置。

【請求項6】

前記第２副通信アドレス空間は、第２副受信アドレス空間と、第２副送信アドレス空間とを有し、
前記第２副受信アドレス空間は、前記第３主通信アドレス空間に紐づけられた第３受信空間を有し、
前記第２副送信アドレス空間は、前記第３受信空間に紐づけられた第３送信空間を有し、
前記第２副制御回路は、前記第３主通信アドレス空間にデータが書き込まれた場合、前記第３主通信アドレス空間に書き込まれたデータを前記第３受信空間及び前記第３送信空間へ書き込む
請求項５に記載の印刷装置。

【請求項7】

前記主制御回路は、前記第１副制御回路に紐づけられた第１主メモリ領域を含む主メモリ領域を有し、
前記第１副通信アドレス空間と前記第１主メモリ領域とが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって、前記第１主メモリ領域への書き込みを行い、
記第１副通信アドレス空間からの読み出しによって、前記第１主メモリ領域からの読み出しを行う
請求項４に記載の印刷装置。

【請求項8】

前記主メモリ領域は前記第２副制御回路に紐づけられた第２主メモリ領域を含み、
前記第２副通信アドレス空間と前記第２主メモリ領域とが紐づけられており、
前記第２副制御回路は、
前記第２副通信アドレス空間への書き込みによって前記第２主メモリ領域への書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって、前記第２主メモリ領域からの読み出しを行う
請求項７に記載の印刷装置。

【請求項9】

前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記主メモリ領域は前記第３副制御回路に紐づけられた第３主メモリ領域を含み、
前記第３副通信アドレス空間と前記第３主メモリ領域とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記第３主メモリ領域への書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって、前記第３主メモリ領域からの読み出しを行う
請求項８に記載の印刷装置。

【請求項10】

前記主制御回路は、前記第１副制御回路及び前記第２副制御回路に紐づけられた共通メモリを有し、
前記第１副通信アドレス空間と前記共通メモリとが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第１副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項２に記載の印刷装置。

【請求項11】

前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副通信アドレス空間と前記第１副通信アドレス空間とが紐づけられており、
前記第２副制御回路は、
前記第２副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項１０に記載の印刷装置。

【請求項12】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記共通メモリは、前記第３副制御回路と紐づけられており、
前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記第３副通信アドレス空間と前記第２副通信アドレス空間とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記共通メモリへの書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって前記共通メモリからの読み出しを行う
請求項１１に記載の印刷装置。

【請求項13】

前記第１副制御回路は、前記第１主通信アドレス空間に紐づけられた第１副レジスタを有し、
前記第１主通信アドレス空間に書き込まれるデータは前記第１副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第１副制御回路は、前記第１副メモリ領域に書き込まれるデータとは異なるデータを前記第１副レジスタに書き込む
請求項１に記載の印刷装置。

【請求項14】

前記第２副制御回路は、前記第２主通信アドレス空間に紐づけられた第２副レジスタを有し、
前記第２主通信アドレス空間に書き込まれるデータは前記第２副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第２副制御回路は、前記第２副メモリ領域に書き込まれるデータとは異なるデータを前記第２副レジスタに書き込む
請求項２に記載の印刷装置。

【請求項15】

前記第３副制御回路は、前記第３主通信アドレス空間に紐づけられた第３副レジスタを有し、
前記第３主通信アドレス空間に書き込まれるデータは前記第３副メモリ領域に書き込まれるデータとは異なるデータを含み、
前記第３副制御回路は、前記第３副メモリ領域に書き込まれるデータとは異なるデータを前記第３副レジスタに書き込む
請求項４に記載の印刷装置。

【請求項16】

前記主制御回路は、前記第１副制御回路及び前記第２副制御回路に紐づけられた共通レジスタを有し、
前記第１副通信アドレス空間と前記共通レジスタとが紐づけられており、
前記第１副制御回路は、
前記第１副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第１副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項２に記載の印刷装置。

【請求項17】

前記第２副制御回路は、通信を行うために確保される第２副通信アドレス空間を有し、
前記第２副通信アドレス空間と前記第１副通信アドレス空間とが紐づけられており、
前記第２副制御回路は、
前記第２副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第２副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項１６に記載の印刷装置。

【請求項18】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し
、
前記共通レジスタは、前記第３副制御回路に紐づけられており、
前記第３副制御回路は、通信を行うために確保される第３副通信アドレス空間を有し、
前記第３副通信アドレス空間と前記第２副通信アドレス空間とが紐づけられており、
前記第３副制御回路は、
前記第３副通信アドレス空間への書き込みによって前記共通レジスタへの書き込みを行い、
前記第３副通信アドレス空間からの読み出しによって前記共通レジスタからの読み出しを行う
請求項１７に記載の印刷装置。

【請求項19】

前記ヘッド群は、前記第１副制御回路によって駆動される第１ヘッドと、前記第２副制御回路によって駆動される第２ヘッドとを有し、
前記主制御回路は、
前記第１主通信アドレス空間に前記第１ヘッドの駆動によって形成される画像を示す第１画像データを書き込み、
前記第２主通信アドレス空間に前記第２ヘッドの駆動によって形成される画像を示す第２画像データを書き込む
請求項１又は２に記載の印刷装置。

【請求項20】

前記ヘッド群は、前記第３副制御回路によって駆動される第３ヘッドを有し、
前記主制御回路は、前記第３主通信アドレス空間に前記第３ヘッドの駆動によって形成される画像を示す第３画像データを書き込む
請求項４に記載の印刷装置。

【請求項21】

前記第１副制御回路は、
前記第１副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第１副制御回路に固有の個別パラメータを読み出す
請求項７に記載の印刷装置。

【請求項22】

前記第１副制御回路は、
前記第１副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第１副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第１副通信アドレス空間から読み出す
請求項２１に記載の印刷装置。

【請求項23】

前記第２副制御回路は、
前記第２副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第２副制御回路に固有の個別パラメータを読み出す、
請求項８に記載の印刷装置。

【請求項24】

前記第２副制御回路は、
前記第２副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第２副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第２副通信アドレス空間から読み出す
請求項２３に記載の印刷装置。

【請求項25】

前記第３副制御回路は、
前記第３副通信アドレス空間から前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通する共通パラメータ又は前記第３副制御回路に固有の個別パラメータを読み出す
請求項９に記載の印刷装置。

【請求項26】

前記第３副制御回路は、
前記第３副通信アドレス空間へのアドレス割当を完了したか否か判定し、
前記第３副通信アドレス空間へのアドレス割当を完了したと判定した場合、前記共通パラメータ又は前記個別パラメータを前記第３副通信アドレス空間から読み出す
請求項２５に記載の印刷装置。

【請求項27】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１０に記載の印刷装置。

【請求項28】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１１に記載の印刷装置。

【請求項29】

前記主制御回路は、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを前記共通メモリに書き込む
請求項１２に記載の印刷装置。

【請求項30】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記第１副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１３に記載の印刷装置。

【請求項31】

前記副制御回路群は、前記第２副制御回路よりも下流側に位置する第３副制御回路を有し、
前記第２副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１４に記載の印刷装置。

【請求項32】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路、前記第２副制御回路及び前記第３副制御回路に共通するパラメータを含む
請求項１５に記載の印刷装置。

【請求項33】

前記第１副メモリ領域に書き込まれるデータとは異なるデータは、前記第１副制御回路に固有のパラメータを含む
請求項１３に記載の印刷装置。

【請求項34】

前記第２副メモリ領域に書き込まれるデータとは異なるデータは、前記第２副制御回路に固有のパラメータを含む
請求項１４に記載の印刷装置。

【請求項35】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、前記第３副制御回路に固有のパラメータを含む
請求項１５に記載の印刷装置。

【請求項36】

前記第１副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１３に記載の印刷装置。

【請求項37】

前記第２副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１４に記載の印刷装置。

【請求項38】

前記第３副メモリ領域に書き込まれるデータとは異なるデータは、印刷停止指示を含む
請求項１５に記載の印刷装置。

【請求項39】

前記第１副制御回路は、前記第１副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１６に記載の印刷装置。

【請求項40】

前記第２副制御回路は、前記第２副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１７に記載の印刷装置。

【請求項41】

前記第３副制御回路は、前記第３副通信アドレス空間への異常発生を示すデータの書き込みによって前記共通レジスタへの書き込みを行う
請求項１８に記載の印刷装置。

【請求項42】

主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて
実行されるデータ転送方法であって、
前記第１副通信アドレス空間は、第１副受信アドレス空間と、第１副送信アドレス空間とを有し、
前記第１副受信アドレス空間は、前記第２主通信アドレス空間に紐づけられた第１受信空間を有し、
前記第１副送信アドレス空間は、前記第１受信空間に紐づけられた第１送信空間を有し、
前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込み、
前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１受信空間及び前記第１送信空間へ書き込む
データ転送方法。

【請求項43】

主制御回路と、前記主制御回路に直列的に接続され、前記主制御回路からのデータを上流から下流に転送する副制御回路群と、前記データに基づき前記副制御回路群によって駆動されるヘッド群とを備え、前記副制御回路群は、前記主制御回路に接続される第１副制御回路と、前記第１副制御回路よりも下流側に位置する第２副制御回路とを有し、前記主制御回路は、前記副制御回路群との間で通信を行うために確保される主通信アドレス空間を有し、前記主通信アドレス空間は第１主通信アドレス空間及び第２主通信アドレス空間を有し、前記第１副制御回路は、通信を行うために確保される第１副通信アドレス空間と、前記第１主通信アドレス空間に紐づけられた第１副メモリ領域とを有する印刷装置にて実行されるコンピュータプログラムであって、
前記第１副通信アドレス空間は、第１副受信アドレス空間と、第１副送信アドレス空間とを有し、
前記第１副受信アドレス空間は、前記第２主通信アドレス空間に紐づけられた第１受信空間を有し、
前記第１副送信アドレス空間は、前記第１受信空間に紐づけられた第１送信空間を有し、
前記印刷装置に、
前記第１副制御回路は、前記第１主通信アドレス空間にデータが書き込まれた場合、前記第１主通信アドレス空間に書き込まれたデータを前記第１副メモリ領域に書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１副通信アドレス空間へ書き込み、前記第２主通信アドレス空間にデータが書き込まれた場合、前記第２主通信アドレス空間に書き込まれたデータを前記第１受信空間及び前記第１送信空間へ書き込む処理
を実行させるコンピュータプログラム。