特開 2024-108945 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108945

(43)【公開日】2024-08-13

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/24 20060101AFI20240805BHJP

   G11C 11/56 20060101ALI20240805BHJP

   G11C 16/10 20060101ALI20240805BHJP

   G11C 16/34 20060101ALI20240805BHJP

【ＦＩ】

G11C16/24 130

G11C11/56 210

G11C16/10 120

G11C16/34 140

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023013618

(22)【出願日】2023-01-31

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】佐貫 朋也

(72)【発明者】

【氏名】中塚 圭祐

(72)【発明者】

【氏名】饗場 悠太

(72)【発明者】

【氏名】田中 瞳

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA19

5B225CA07

5B225DB08

5B225DB29

5B225EE19

5B225FA01

(57)【要約】

【課題】１つのメモリセルに記憶するデータのビット数を増大させつつ、ラッチ回路の回路規模の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。リードライト回路は、複数のメモリセルから選択された選択メモリセルのデータを検出し、選択メモリセルへデータを書き込む。ラッチ回路は、リードライト回路で検出されたデータを保持可能である。ラッチ回路に保持され得るデータの最大ビット数は、選択メモリセルに記憶されるデータのビット数よりも小さい。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルから選択された選択メモリセルのデータを検出し、前記選択メモリセルへデータを書き込むリードライト回路と、
前記リードライト回路で検出されたデータを保持可能なラッチ回路と、を備え、
前記ラッチ回路に保持され得るデータの最大ビット数は、前記選択メモリセルに記憶されるデータのビット数よりも小さい、半導体記憶装置。

【請求項2】

前記最大ビット数は、前記選択メモリセルに書き込まれる書込みデータのビット数よりも小さい、請求項１に記載の半導体記憶装置。

【請求項3】

前記ラッチ回路に１度に保持されるデータは、前記書込みデータの一部分である、請求項２に記載の半導体記憶装置。

【請求項4】

前記ラッチ回路は、前記書込みデータを複数に分割した第１部分を保持し、
前記第１部分が前記選択メモリセルに書き込まれた後、前記ラッチ回路は、前記書込みデータの他の第２部分を保持し、
前記第２部分が前記選択メモリセルに書き込まれることによって、前記第１部分および前記第２部分は前記選択メモリセルにおいて前記書込みデータとして記憶される、請求項３に記載の半導体記憶装置。

【請求項5】

前記第１部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記選択メモリセルの閾値電圧分布の全体を前記第１部分のデータ数で分割した複数の分割閾値分布のうち、前記第１部分に応じた第１分割閾値分布にデータを書き込み、
前記第２部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記複数の分割閾値分布のそれぞれについて前記選択メモリセルのデータを検出して、その検出結果を前記ラッチ回路に保持し、該検出結果に基づいて前記選択メモリセルに前記第２部分に応じた閾値のデータを書き込む、請求項４に記載の半導体記憶装置。

【請求項6】

前記第２部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記選択メモリセルからデータを検出し、該データが前記第１分割閾値分布にあるときに、前記第１分割閾値分布内において前記第２部分に応じた閾値にデータを書き込む、請求項５に記載の半導体記憶装置。

【請求項7】

前記リードライト回路は、前記第１部分または前記第２部分を前記選択メモリセルに書き込むときに、書込み動作とデータが書き込まれたことを確認するベリファイリード動作とを実行し、
前記ラッチ回路は、前記ベリファイリード動作において、或る閾値でのパスの回数を保持し、
前記パスの回数が所定値以上になったときに、前記選択メモリセルへのデータの書込みを終了する、請求項６に記載の半導体記憶装置。

【請求項8】

前記最大ビット数は、前記選択メモリセルから読み出された読出しデータのビット数よりも小さい、請求項１に記載の半導体記憶装置。

【請求項9】

前記ラッチ回路に１度に保持されるデータは、前記読出しデータの一部分である、請求項８に記載の半導体記憶装置。

【請求項10】

前記ラッチ回路は、前記読出しデータを複数に分割した第３部分を保持し、
前記第３部分が前記ラッチ回路から出力された後、前記ラッチ回路は、前記読出しデータの他の第４部分を保持し、
前記第４部分は、前記ラッチ回路から出力され、
前記第３部分および前記第４部分は合成されて前記読出しデータを生成する、請求項９に記載の半導体記憶装置。

【請求項11】

前記第３部分または前記第４部分を前記選択メモリセルから読み出すときに、前記ラッチ回路は、或る閾値でのパスの回数を保持し、
前記パスの回数が所定値以上になったときに、前記選択メモリセルからの読出し動作を終了する、請求項１０に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、１つのメモリセルが２ビット以上のデータを記憶する場合がある。このように１つのメモリセルが２ビット以上のデータを記憶する場合、データを一時的に格納するラッチ回路は、データのビット数に合わせて設ける必要がある。このため、メモリセルに記憶するデータのビット数が増大すると、ラッチ回路の回路規模が大きくなってしまう。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開公報２０１０/０３０９７１９明細書

【特許文献2】特開２０１６－１３９４４６明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つのメモリセルに記憶するデータのビット数を増大させつつ、ラッチ回路の回路規模を抑制することができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。リードライト回路は、複数のメモリセルから選択された選択メモリセルのデータを検出し、選択メモリセルへデータを書き込む。ラッチ回路は、リードライト回路で検出されたデータを保持可能である。ラッチ回路に保持され得るデータの最大ビット数は、選択メモリセルに記憶されるデータのビット数よりも小さい。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体記憶装置の構成例を示すブロック図。

【図2】リードライト回路およびラッチ回路の構成例を示すブロック図。

【図3A】第１実施形態によるメモリシステムのデータ書込み動作の一例を示す図。

【図3B】図３Ａに続く、データ書込み動作の一例を示す図。

【図3C】図３Ｂに続く、データ書込み動作の一例を示す図。

【図3D】図３Ｃに続く、データ書込み動作の一例を示す図。

【図3E】図３Ｄに続く、データ書込み動作の一例を示す図。

【図3F】図３Ｅに続く、データ書込み動作の一例を示す図。

【図4】第１実施形態による半導体記憶装置のデータ書込み動作の一例を示すフロー図

【図5A】第１実施形態によるメモリシステムのデータ読出し動作の一例を示す図。

【図5B】図５Ａに続く、データ読出し動作の一例を示す図。

【図5C】図５Ｂに続く、データ読出し動作の一例を示す図。

【図6】第１実施形態によるメモリシステムのデータ読出し動作の一例を示すフロー図。

【図7A】第１実施形態によるメモリシステムのデータ読出し動作の他の例を示す図。

【図7B】図７Ａに続く、データ読出し動作の一例を示す図。

【図7C】図７Ｂに続く、データ読出し動作の一例を示す図。

【図8】第１実施形態によるメモリシステムのデータ読出し動作の他の例を示すフロー図。

【図9】リードノイズを示すグラフ。

【図10】読出し動作またはベリファイリード動作におけるビットエラー率を示す表。

【図11】第２実施形態によるベリファイリード動作または読出し動作のパス回数とデータ判定との関係の一例を示す表。

【図12】メモリセルアレイの動作温度と読出し動作回数またはベリファイリード動作の回数との関係を示す表。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリである。

【0009】

半導体記憶装置としてのメモリシステム１は、メモリデバイス１０と、メモリコントローラ２０とを備えている。メモリデバイス１０およびメモリコントローラ２０は、それぞれ別々の半導体チップとして構成されている。メモリデバイス１０およびメモリコントローラ２０は、互いに貼合され、配線同士で直接接合されていてもよい。メモリシステム１は、メモリデバイス１０およびメモリコントローラ２０をモジュール化して１つのパッケージとして構成されてよい。

【0010】

メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込む。メモリコントローラ２０は、ホストインタフェース２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース２５と、ＥＣＣ（Error Correcting Code）回路２６と、を備えている。

【0011】

ホストインタフェース２１は、ホスト２と接続されている。ホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。

【0012】

データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでもよい。

【0013】

レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでもよい。

【0014】

ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従ってメモリデバイス１０に対する所定の処理を実行する。

【0015】

デバイスインタフェース２５は、メモリコントローラ２０と、メモリデバイス１０との間で各種信号などの送受信を行う。

【0016】

ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。

【0017】

また、ＥＣＣ回路２６は、デバイスインタフェース２５を介してメモリデバイス１０から供給されたデータを受信する。当該データは、メモリセルアレイ１１のメモリセルに記憶されているデータである。ＥＣＣ回路２６は、メモリデバイス１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。

【0018】

メモリデバイス１０は、メモリセルアレイ１１と、リードライト回路１２と、ラッチ回路ＤＬと、カラムデコーダ１３と、ワード線ドライバ１４、ロウデコーダ１５と、ＩＯ回路１６と、コントローラ１７と、コマンドアドレス入力回路１８と、を備えている。

【0019】

コマンドアドレス入力回路１８には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１８は、コマンドアドレス信号ＣＡをコントローラ１７に転送する。

【0020】

コントローラ１７は、コマンドとアドレスとを識別する。コントローラ１７は、メモリデバイス１０の各構成を制御する。

【0021】

メモリセルアレイ１１は、例えば、ＮＡＮＤ型フラッシュメモリであり、複数のメモリセルＭＣが二次元配置または三次元配置されている。

【0022】

ワード線ドライバ１４は、少なくともメモリセルアレイ１１の一辺に沿って配置される。また、ワード線ドライバ１４は、データ読み出しまたはデータ書き込みの際にメモリセルアレイ１１に設けられたワード線ＷＬに電圧を印加するように構成されている。

【0023】

ロウデコーダ１５は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１５はデコードしたロウアドレスを、ワード線ドライバ１４に供給する。それにより、ワード線ドライバ１４は、選択ワード線ＷＬに電圧を印加することができる。

【0024】

カラムデコーダ１３は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。カラムデコーダ１３は、デコードしたカラムアドレスをリードライト回路１２に供給する。

【0025】

リードライト回路１２は、センスアンプＳＡおよびライトドライバＷＤを備えている。リードライト回路１２は、少なくともメモリセルアレイ１１の一辺に沿って配置されている。センスアンプＳＡは、ビット線ＢＬに接続され、選択ワード線ＷＬに接続された選択メモリセルＭＣの電流または電圧を検知することによって、選択メモリセルＭＣに記憶されたデータを検出する。ライトドライバＷＤは、選択ワード線ＷＬに接続された選択メモリセルＭＣに電圧を印加することによって、選択メモリセルＭＣにデータを書き込む。

【0026】

ラッチ回路ＤＬは、センスアンプＳＡによって読み出されたデータ、または、ＩＯ回路１６を介して転送された書込みデータを一時的に記憶する。

【0027】

リードライト回路１２とデータ線ＤＱとの間のデータの授受は、ＩＯ回路１６を介して行われる。

【0028】

メモリセルアレイ１１は、二次元配置または三次元配置された複数のメモリセルＭＣを含む。メモリセルアレイ１１は、複数のワード線ＷＬ、複数のビット線ＢＬを有する。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。

【0029】

図２は、リードライト回路１２およびラッチ回路ＤＬの構成例を示すブロック図である。

【0030】

センスアンプＳＡは、ビット線ＢＬ、ＩＯ回路１６およびラッチ回路ＤＬに接続されている。センスアンプＳＡは、ビット線ＢＬからの読出しデータを検出し、その読出しデータをラッチ回路ＤＬに一時的に格納する。センスアンプＳＡは、ラッチ回路ＤＬに保持された読出しデータを、ＩＯ回路１６を介してメモリコントローラ２０へ出力する。

【0031】

ライトドライバＷＤは、ＩＯ回路１６を介してメモリコントローラ２０から受け取った書込みデータをラッチ回路ＤＬに一時的に格納する。ライトドライバＷＤは、ラッチ回路ＤＬに保持された書込みデータを、ビット線ＢＬを介してメモリセルＭＣへ書き込む。センスアンプＳＡおよびライトドライバＷＤの回路構成は、特に限定しない。

【0032】

ラッチ回路ＤＬは、センスアンプＳＡによって読み出されたデータ、または、ＩＯ回路１６を介して転送された書込みデータを一時的に記憶する。ラッチ回路ＤＬは、ラッチ回路ＳＤＬ、ＴＤＬ、ＤＬ１～ＤＬ４を含む。ラッチ回路ＳＤＬは、読出しデータまたは書込みデータを最初に保持する。ラッチ回路ＴＤＬは、ラッチ回路ＳＤＬに保持されたデータを次に一時的に保持する。ラッチ回路ＤＬ１～ＤＬ４は、それぞれ１ビットずつデータを保持することができ、ラッチ回路ＳＤＬ、ＴＤＬを介して４ビットデータを保持することができる。ラッチ回路ＳＤＬ、ＴＤＬ、ＤＬ１～ＤＬ４の回路構成は、特に限定しないが、同一構成である。

【0033】

リードライト回路１２およびラッチ回路ＤＬは、ビット線ＢＬごとに設けられている。これにより、リードライト回路１２およびラッチ回路ＤＬは、各カラムのビット線ＢＬに接続された選択メモリセルＭＣからの読出しデータを検出および保持することができる。また、リードライト回路１２およびラッチ回路ＤＬは、各カラムのビット線ＢＬに接続された選択メモリセルＭＣへの書込みデータを保持し、この書込みデータを書き込むことができる。

【0034】

ラッチ回路ＤＬ１～ＤＬ４は、読出しデータまたは書込みデータとして４ビットデータを保持可能である。例えば、メモリセルＭＣがＱＬＣ（Quad Level Cell）である場合、ラッチ回路ＤＬ１～ＤＬ４は、１つの選択メモリセルＭＣからの４ビットデータを保持することができる。しかし、ラッチ回路ＤＬ１～ＤＬ４は、５ビット以上のデータを保持することはできない。従って、従来の読出し方法および書込み方法では、リードライト回路１２は、５ビット以上のデータを読み出したり、書き込んだりすることができない。

【0035】

一方、メモリセルＭＣの構成は、ＱＬＣ（４ビットメモリセル）であっても、それ以上の５ビットメモリセル、６ビットメモリセル、７ビットメモリセルであっても変わらない。つまり、ＱＬＣ用のメモリセルＭＣであっても、７ビットデータを書き込むことはできる。

【0036】

そこで、本実施形態によるメモリシステム１は、書込み動作および読出し動作を工夫することによって、ラッチ回路ＤＬに保持され得るデータよりも大きなビット数のデータをメモリセルＭＣに書き込むことを可能にする。

【0037】

次に、本実施形態によるメモリシステム１の書込み動作および読出し動作について説明する。

【0038】

（書込み動作）
図３Ａ～図３Ｆは、第１実施形態によるメモリシステム１のデータ書込み動作の一例を示す図である。図４は、第１実施形態によるメモリシステム１のデータ書込み動作の一例を示すフロー図である。

【0039】

図３Ａ～図３Ｆでは、ＱＬＣに対応するラッチ回路ＤＬ１～ＤＬ４を備えたメモリシステム１を用いて、７ビットデータを選択メモリセルＭＣへ書き込む。この場合、ラッチ回路ＤＬ１～ＤＬ４に保持可能な最大ビット数は４ビットであるのに対して、選択メモリセルＭＣに書き込まれる書込みデータのビット数は７ビットである。従って、ラッチ回路ＤＬ１～ＤＬ４に保持可能な最大ビット数は、選択メモリセルＭＣに書き込まれる書込みデータのビット数よりも小さい。７ビットデータを書き込む場合、選択メモリセルＭＣの閾値電圧分布には、図３Ｆに示すように、０～１２７レベルの１２８個の閾値電圧が書き込まれ得る。

【0040】

書込みデータをそれよりもビット数の小さいラッチ回路ＤＬ１～ＤＬ４を用いて選択メモリセルＭＣへ書き込むために、本実施形態では、書込みデータを複数に分割してデータ部分ごとに選択メモリセルＭＣへ書き込む。この場合、ラッチ回路ＤＬ１～ＤＬ４に１度に保持されるデータは書込みデータの一部分となる。

【0041】

例えば、まず、書込みデータの７ビットのうち一部分として上位４ビットをラッチ回路ＤＬ１～ＤＬ４に取り込む。ラッチ回路ＤＬ１～ＤＬ４は、それぞれこの４ビットデータの各ビットを保持する（Ｓ１０）。

【0042】

図３Ａに示すように、ライトドライバＷＤは、選択メモリセルＭＣの閾値電圧分布の全体をラッチ回路ＤＬ１～ＤＬ４の４ビットデータのデータ数で分割して複数の分割閾値分布とし、この複数の分割閾値分布のうち４ビットデータに応じた分割閾値分布にデータを書き込む。選択メモリセルＭＣの閾値電圧分布は、ほぼ等分割すればよい。例えば、４ビットデータのデータ数は、００００～１１１１の１６個である。従って、分割閾値分布は、選択メモリセルＭＣの閾値電圧分布の全体（１２８個の閾値レベル）を１６個に分割した閾値分布である。閾値レベル０～１２７を１６個に等分割すると、０～７、８～１５、１６～２３、・・・１２０～１２７の１６個の分割閾値分布になる。

【0043】

ライトドライバＷＤは、選択メモリセルＭＣの１６個の分割閾値分布のうち、ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータに対応する分割閾値分布にデータを書き込む（Ｓ２０）。例えば、ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータが００００の場合には、閾値レベル０～７の分割閾値分布にデータを書き込む。データは、閾値レベル０～７の分割閾値分布のうち最も電圧の低い閾値レベル０のままとする。

【0044】

ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータが０００１の場合には、閾値電圧Ｖｔ８を超えるように書き込みを実行し、閾値レベル８～１５の分割閾値分布にデータを書き込む。データは、それに対応するメモリセルＭＣの閾値電圧（あるいは閾値レベル）を示す。この例では、データは、閾値レベル８～１５のうち最も電圧の低い閾値レベル８に書き込まれる。このとき、選択メモリセルＭＣの閾値電圧が閾値レベル８を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ８を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ８を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ０００１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の４ビットデータ（例えば、００１０）の書き込みに移行する。

【0045】

ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータが００１０の場合には、閾値電圧Ｖｔ１６を超えるように書き込みを実行し、閾値レベル１６～２３の分割閾値分布にデータを書き込む。この例では、データは、閾値レベル１６～２３のうち最も電圧の低い閾値レベル１６に書き込まれる。このとき、選択メモリセルＭＣの閾値電圧が閾値レベル１６を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ１６を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ００１０を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の４ビットデータ（例えば、００１１）の書き込みに移行する。

【0046】

ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータが００１１の場合には、閾値電圧Ｖｔ２４（図示せず）を超えるように書き込みを実行し、閾値レベル２４～３１の分割閾値分布にデータを書き込む。この例では、データは、閾値レベル２４～３１のうち最も電圧の低い閾値レベル２４に書き込まれる。このとき、選択メモリセルＭＣの閾値電圧が閾値レベル２４を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ２４を超えた場合（パスした場合）、そのカラムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ００１１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の４ビットデータ（例えば、０１００）の書き込みに移行する。

【0047】

同様に、この書込み動作を４ビットデータ０００１～１１１１まで繰り返す。４ビットデータが１インクリメントされるごとに、閾値レベルが８レベルずつ高くなるようにデータが選択メモリセルＭＣに書き込まれる。例えば、４ビットデータが１インクリメントされると、閾値電圧は、Ｖｔ（８ｋ）（ｋ＝１～１４整数）からＶｔ（８（ｋ＋１））になり、ライトドライバＷＤは、閾値電圧Ｖｔ（８（ｋ＋１））を超えるように書き込みを実行する。閾値レベル（８（ｋ＋１））～（８（ｋ＋１）＋７）の分割閾値分布のうち最も電圧の低い閾値レベル８（ｋ＋１）にデータが書き込まれる。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ８（ｋ＋１）を超えた場合（パスした場合）、そのカラムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。

【0048】

このように、ライトドライバＷＤは、ラッチ回路ＤＬ１～ＤＬ４の４ビットデータのデータ数に分割された分割閾値分布のうち、この４ビットデータに応じた分割閾値分布内で最も低い閾値レベルにデータを書き込む。

【0049】

４ビットデータの書き込みが全カラムの選択メモリセルＭＣにおいて終了した後、次に、書込みデータの７ビットのうち他の（残りの）部分として下位３ビットをラッチ回路ＤＬ１～ＤＬ３に取り込む。全カラムのラッチ回路ＤＬ１～ＤＬ３は、それぞれこの３ビットデータの各ビットを保持する（Ｓ３０）。

【0050】

次に、図３Ｂ～図３Ｅに示すように、ライトドライバＷＤは、分割閾値分布ごとに選択メモリセルＭＣに残りの３ビットデータに応じたデータを書き込む（Ｓ４０）。

【0051】

例えば、まず、ライトドライバＷＤは、３ビットデータに応じて、閾値レベル０～７の分割閾値分布にあるデータを書き込む。

【0052】

この場合、図３Ｂに示すように、センスアンプＳＡは、閾値電圧Ｖｔ８を用いて、全カラムの選択メモリセルＭＣのデータを一旦検出する。その検出結果は、３ビットデータを保持していない余りのラッチ回路ＤＬ４に保持される。このとき、閾値電圧Ｖｔ８未満、即ち、閾値レベルが０であるカラムの検出結果のみ“１”に立ち上げ、他の閾値レベルのカラムの検出結果は、“０”のままとする。これにより、閾値レベル０～７のデータを書き込むべき選択メモリセルＭＣを、他の選択メモリセルＭＣから選択することができる。

【0053】

次に、ライトドライバＷＤは、ラッチ回路ＤＬ４の検出結果が“１”に立ち上がっているカラムの選択メモリセルＭＣに、３ビットデータに応じた閾値のデータを書き込む。ライトドライバＷＤは、ラッチ回路ＤＬ４の検出結果が“０”となっているカラムのビット線ＢＬを書込み禁止状態（inhibit状態）にする。書込み禁止状態のカラムの選択メモリセルＭＣには書込みは実行されない。

【0054】

例えば、ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０００の場合には、図３Ｃに示すように、閾値レベル０～７のうち最も電圧の低い閾値レベル０のままとなる。

【0055】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが００１の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ１を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル１のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ１を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ００１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、０１０）の書き込みに移行する。

【0056】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０１０の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ２を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル２のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ２を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ２を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ２を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ０１０を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、０１１）の書き込みに移行する。

【0057】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０１１の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ３を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル３のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ３を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ３を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ３を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ０１１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、１００）の書き込みに移行する。

【0058】

同様に、この書込み動作を３ビットデータ００１～１１１まで繰り返す。３ビットデータが１インクリメントされるごとに、閾値レベルが１レベルずつ高くなるようにデータが選択メモリセルＭＣに書き込まれる。例えば、３ビットデータが１インクリメントされると、閾値電圧は、Ｖｔ（ｈ）（ｈ＝０～７）からＶｔ（ｈ＋１）になり、閾値電圧Ｖｔ（ｈ＋１）を超えるように書き込みを実行する。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ（ｈ＋１）を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。

【0059】

このように、ライトドライバＷＤは、ラッチ回路ＤＬ４に保持された検出結果に基づいて、選択メモリセルＭＣに３ビットデータに応じた閾値のデータを書き込む。

【0060】

３ビットデータの書き込みが、閾値レベル０～７の分割閾値分布にある全カラムの選択メモリセルＭＣにおいて終了すると、選択メモリセルＭＣの閾値分布は、図３Ｃに示すような状態となる。

【0061】

次に、ライトドライバＷＤは、３ビットデータに応じて、閾値レベル８～１５の分割閾値分布にあるデータを書き込む。

【0062】

この場合、図３Ｄに示すように、センスアンプＳＡは、閾値電圧Ｖｔ８、Ｖｔ１６を用いて、全カラムの選択メモリセルＭＣのデータを検出する。その検出結果は、３ビットデータを保持していない余りのラッチ回路ＤＬ４に保持される。このとき、閾値電圧Ｖｔ８以上かつＶｔ１６未満、即ち、閾値レベルが８であるカラムの検出結果のみ“１”に立ち上げ、他の閾値レベルのカラムの検出結果は、“０”のままとする。これにより、閾値レベル８～１５のデータを書き込むべき選択メモリセルＭＣを、他の選択メモリセルＭＣから選択することができる。

【0063】

次に、ライトドライバＷＤは、ラッチ回路ＤＬ４の検出結果が“１”に立ち上がっているカラムの選択メモリセルＭＣに、３ビットデータに応じた閾値のデータを書き込む。ラッチ回路ＤＬ４の検出結果が“０”となっているカラムのビット線ＢＬは、書込み禁止状態（inhibit状態）にする。書込み禁止状態のカラムの選択メモリセルＭＣには書込みは実行されない。

【0064】

例えば、ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０００の場合には、図３Ｅに示すように、閾値レベル８～１５のうち最も電圧の低い閾値レベル８のままとなる。

【0065】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが００１の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ９を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル９のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ９を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ９を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ９を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ００１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、０１０）の書き込みに移行する。

【0066】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０１０の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ１０を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル１０のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１０を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１０を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ１０を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ０１０を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、０１１）の書き込みに移行する。

【0067】

ラッチ回路ＤＬ１～ＤＬ３に保持された３ビットデータが０１１の場合には、ライトドライバＷＤは、閾値電圧Ｖｔ１１を超えるように書き込みを実行し、選択メモリセルＭＣに閾値レベル１１のデータを書き込む。このとき、選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１１を超えたことを検証するベリファイリード動作を実行する。書込み動作およびベリファイリード動作は、ワード線電圧をステップアップさせながら繰り返し実行される。選択メモリセルＭＣの閾値電圧が閾値電圧Ｖｔ１１を超えるまで書込み動作は実行される。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ３を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。データ０１１を書き込む選択メモリセルＭＣの全てがベリファイをパスした場合、次の３ビットデータ（例えば、１００）の書き込みに移行する。

【0068】

同様に、この書込み動作を３ビットデータ００１～１１１まで繰り返す。３ビットデータが１インクリメントされるごとに、閾値レベルが１レベルずつ高くなるようにデータが選択メモリセルＭＣに書き込まれる。例えば、３ビットデータが１インクリメントされると、閾値電圧は、Ｖｔ（ｉ）（ｉ＝８～１５）からＶｔ（ｉ＋１）になり、閾値電圧Ｖｔ（ｉ＋１）を超えるように書き込みを実行する。ベリファイリード動作において、閾値電圧が閾値電圧Ｖｔ（ｉ＋１）を超えた場合（パスした場合）、そのラカムの選択メモリセルＭＣの書込み動作は終了する。次の書込み動作では、書込みの終了した選択メモリセルＭＣのビット線ＢＬは駆動されず禁止状態（inhibit状態）になる。

【0069】

このように、ライトドライバＷＤは、ラッチ回路ＤＬ４に保持された検出結果に基づいて、選択メモリセルＭＣに３ビットデータに応じた閾値のデータを書き込む。

【0070】

３ビットデータの書き込みが、閾値レベル８～１５の分割閾値分布にある全カラムの選択メモリセルＭＣにおいて終了すると、選択メモリセルＭＣの閾値分布は、図３Ｅに示すような状態となる。

【0071】

同様に、ライトドライバＷＤは、３ビットデータに応じて、閾値レベル１６～２３、２４～３１、・・・１２０～１２７の分割閾値分布にあるデータを書き込む。全ての分割閾値分布において３ビットデータが書き込まれると、図３Ｆに示すように、全閾値レベル０～１２７が選択メモリセルＭＣに書き込まれる。

【0072】

このように、本実施形態では、ラッチ回路ＤＬ１～ＤＬ４に保持され得るデータの最大ビット数（４ビット）は、選択メモリセルＭＣに記憶されるデータのビット数（７ビット）よりも小さい。しかし、ラッチ回路ＤＬ１～ＤＬ４は、７ビットの書込みデータを複数に分割し、その一部分の４ビットデータを保持する。ライトドライバＷＤは、選択メモリセルＭＣの閾値分布を４ビットデータのデータ数で複数の分割閾値分布に分割し、４ビットデータに応じて分割閾値分布にデータを書き込む。その後、ラッチ回路ＤＬ１～ＤＬ３は、書込みデータの残りの３ビットデータを保持する。ライトドライバＷＤは、一旦読み出された検出結果に基づいて、分割閾値分布ごとに３ビットデータを選択メモリセルＭＣに書き込む。このようにして、ラッチ回路ＤＬ１～ＤＬ４のビット数よりも大きな７ビットデータを、書込みデータとして選択メモリセルＭＣに記憶することができる。

【0073】

（読出し動作１）
図５Ａ～図５Ｃは、第１実施形態によるメモリシステム１のデータ読出し動作の一例を示す図である。図６は、第１実施形態によるメモリシステム１のデータ読出し動作の一例を示すフロー図である。

【0074】

図５Ａ～図５Ｃでは、ラッチ回路ＤＬ１～ＤＬ４を用いて、７ビットデータを選択メモリセルＭＣから読み出す。この場合、ラッチ回路ＤＬ１～ＤＬ４に保持可能な最大ビット数は４ビットであるのに対して、選択メモリセルＭＣからの読出しデータのビット数は７ビットである。従って、ラッチ回路ＤＬ１～ＤＬ４に保持可能な最大ビット数は、読出しデータのビット数よりも小さい。前提として選択メモリセルＭＣには、図５Ａに示すように、０～１２７レベルの１２８個の閾値電圧のいずれかにデータが書き込まれている。

【0075】

このように読出しデータをそれよりもビット数の小さいラッチ回路ＤＬ１～ＤＬ４を用いて選択メモリセルＭＣから読み出すために、本実施形態では、読出しデータを複数に分割して部分ごとに選択メモリセルＭＣから読み出す。この場合、ラッチ回路ＤＬ１～ＤＬ４に１度に保持されるデータは読出しデータの一部分となる。

【0076】

まず、図５Ｂに示すように、センスアンプＳＡは、各分割閾値分布の中で最も低い閾値電圧Ｖｔ８、Ｖｔ１６、Ｖｔ２４・・・Ｖｔ１２０を用いて、選択メモリセルＭＣのデータを検出する（Ｓ１１）。即ち、センスアンプＳＡは、分割閾値分布ごとに、最低閾値電圧Ｖｔ８ｊ（ｊ＝１～１５）を用いて、ｊを１からインクリメントしながら選択メモリセルＭＣのデータを検出する。これにより、選択メモリセルＭＣのデータが１６個の分割閾値分布のうち、どの分割閾値分布に属するかが判明する。即ち、読出しデータ（７ビットデータ）のうちの一部分（４ビットデータ）が判明する。この４ビットデータは、ラッチ回路ＤＬ１～ＤＬ４に保持される（Ｓ２１）。

【0077】

例えば、センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ８未満である場合、選択メモリセルＭＣのデータは、閾値レベル０～７のいずれかであることが分かる。この場合、ラッチ回路ＤＬ１～ＤＬ４は、読出しデータに応じた４ビットデータ００００を格納する。

【0078】

センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ８以上かつＶｔ１６未満である場合、選択メモリセルＭＣのデータは、閾値レベル８～１５のいずれかであることが分かる。この場合、ラッチ回路ＤＬ１～ＤＬ４は、読出しデータに応じた４ビットデータ０００１を保持する。

【0079】

センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ１６以上かつＶｔ２４未満である場合、選択メモリセルＭＣのデータは、閾値レベル１６～２３のいずれかであることが分かる。この場合、ラッチ回路ＤＬ１～ＤＬ４は、読出しデータに応じた４ビットデータ００１０を保持する。

【0080】

同様に、この読出し動作を全ての分割閾値分布において実行する。読出しデータが閾値電圧Ｖｔ（８ｊ）（ｊ＝１～１４）以上かつＶｔ（８（ｊ＋１））未満である場合、選択メモリセルＭＣのデータは、閾値レベル８ｊ～８ｊ＋７のいずれかであることが分かる。この場合、ラッチ回路ＤＬ１～ＤＬ４は、読出しデータに応じた４ビットデータを保持する。

【0081】

全ての分割閾値分布の読出し動作または全てのカラムの読出し動作が終了すると、ラッチ回路ＤＬ１～ＤＬ４の４ビットデータは、コントローラ１７に読出しデータの一部分として保持される。

【0082】

次に、図５Ｃに示すように、センスアンプＳＡは、各閾値電圧Ｖｔ１～Ｖｔ１２７を用いて、選択メモリセルＭＣのデータを検出する（Ｓ３１）。即ち、センスアンプＳＡは、閾値電圧Ｖｔｇ（ｇ＝１～１２７）を用いて、ｇを１からインクリメントしながら選択メモリセルＭＣのデータを検出する。これにより、選択メモリセルＭＣのデータのそれぞれの閾値レベルが判明する。

【0083】

例えば、センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ１未満である場合、選択メモリセルＭＣのデータは、閾値レベル０であることが分かる。

【0084】

センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ１以上かつＶｔ２未満である場合、選択メモリセルＭＣのデータは、閾値レベル１であることが分かる。

【0085】

センスアンプＳＡで検出された読出しデータが閾値電圧Ｖｔ２以上かつＶｔ３未満である場合、選択メモリセルＭＣのデータは、閾値レベル２であることが分かる。

【0086】

同様に、この読出し動作を全ての閾値電圧Ｖｔ１～Ｖｔ１２７において実行する。読出しデータが閾値電圧Ｖｔｇ（ｇ＝１～１２７）以上かつＶｔ（ｇ＋１）未満である場合、選択メモリセルＭＣのデータは、閾値レベルｇであることが分かる。

【0087】

次に、リードライト回路１２は、読出しデータの閾値レベルｇを分割閾値分布内の閾値レベル数８で割り算した余りを３ビットデータにしてラッチ回路ＤＬ１～ＤＬ４に格納する（Ｓ４１）。例えば、読出しデータの閾値レベルが０、８、１６、２４・・・１２０である場合、閾値レベルを８で割ると、余りは０である。従って、リードライト回路１２は、３ビットデータとして０００をラッチ回路ＤＬ１～ＤＬ３に格納する。

【0088】

読出しデータの閾値レベルが１、９、１７、２５・・・１２１である場合、閾値レベルを８で割ると、余りは１である。従って、リードライト回路１２は、３ビットデータとして００１をラッチ回路ＤＬ１～ＤＬ３に格納する。

【0089】

読出しデータの閾値レベルが２、１０、１８、２６・・・１２２である場合、閾値レベルを８で割ると、余りは２である。従って、リードライト回路１２は、３ビットデータとして０１０をラッチ回路ＤＬ１～ＤＬ３に格納する。

【0090】

同様に、このデータ変換動作を全ての閾値レベルｇにおいて実行する。これにより、分割閾値分布内における読出しデータの閾値レベルの位置を３ビットデータに変換することができる。

【0091】

全ての閾値電圧を用いた読出し動作または全てのカラムの読出し動作が終了すると、ラッチ回路ＤＬ１～ＤＬ３の３ビットデータは、コントローラ１７に読出しデータの残部として保持される。

【0092】

コントローラ１７は、このとき受け取った読出しデータの残部（３ビットデータ）と、すでに保持されている読出しデータの一部分（４ビットデータ）とを合成して読出しデータ（７ビットデータ）を生成する（Ｓ５１）。この７ビットの読出しデータは、ＩＯ回路１６を介してメモリコントローラ２０へ出力される。
（読出し動作２）
図７Ａ～図７Ｃは、第１実施形態によるメモリシステム１のデータ読出し動作の他の例を示す図である。図８は、第１実施形態によるメモリシステム１のデータ読出し動作の他の例を示すフロー図である。

【0093】

図７Ａ～図７Ｃでも、ラッチ回路ＤＬ１～ＤＬ４に保持可能な最大ビット数は、読出しデータのビット数よりも小さい。前提として選択メモリセルＭＣには、図７Ａに示すように、０～１２７レベルの１２８個の閾値電圧のいずれかにデータが書き込まれている。

【0094】

この例では、センスアンプＳＡは、３ビットデータが同一の読出しデータ（４ビットデータ）を、低い閾値レベルから順番に分割して読み出す（Ｓ１２）。この４ビットデータは、ラッチ回路ＤＬ１～ＤＬ４に保持される（Ｓ２２）。ラッチ回路ＤＬ１～ＤＬ４に１度に保持されるデータは、４ビットデータであるが、残りの３ビットデータは同一であるので、コントローラ１７は、７ビットデータとして出力することができる（Ｓ３２）。

【0095】

まず、図７Ｂに示すように、センスアンプＳＡは、閾値電圧Ｖｔ１～Ｖｔ１６を用いて、選択メモリセルＭＣのデータを検出する。即ち、センスアンプＳＡは、閾値電圧Ｖｔｆ（ｆ＝１～１６）を用いて、ｆを１からインクリメントしながら選択メモリセルＭＣのデータを検出する。これにより、読出しデータのうち閾値レベル０～１５の読出しデータが判明する。この読出しデータは、４ビットデータとしてラッチ回路ＤＬ１～ＤＬ４に保持される。

【0096】

ラッチ回路ＤＬ１～ＤＬ４の４ビットデータは、コントローラ１７に転送され、読出しデータとして保持される。閾値レベル０～１５の４ビットデータの残りの３ビットデータは、同一であり、例えば、０００である。従って、コントローラ１７は、ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータを７ビットデータとして保持することができる。

【0097】

次に、図７Ｃに示すように、センスアンプＳＡは、閾値電圧Ｖｔ１７～Ｖｔ３２を用いて、選択メモリセルＭＣのデータを検出する。即ち、センスアンプＳＡは、閾値電圧Ｖｔｆ（ｆ＝１７～３２）を用いて、ｆを１からインクリメントしながら選択メモリセルＭＣのデータを検出する。これにより、読出しデータのうち閾値レベル１６～３１の読出しデータが判明する。この読出しデータは、４ビットデータとしてラッチ回路ＤＬ１～ＤＬ４に保持される。

【0098】

ラッチ回路ＤＬ１～ＤＬ４の４ビットデータは、コントローラ１７に転送され、読出しデータとして保持される。閾値レベル１６～３１の４ビットデータの残りの３ビットデータは、同一であり、例えば、００１である。従って、コントローラ１７は、ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータを７ビットデータとして保持することができる。

【0099】

同様に、この読出し動作を全ての閾値電圧Ｖｔ１～Ｖｔ１２７において実行する。センスアンプＳＡは、閾値電圧Ｖｔ（１６ｋ＋１）～Ｖｔ（１６（ｋ＋１））（ｋ＝０～７）を用いて、閾値電圧のレベルをインクリメントしながら選択メモリセルＭＣのデータを検出する。これにより、読出しデータのうち閾値レベル１６ｋ～１６（ｋ＋１）－１の読出しデータが判明する。この読出しデータは、４ビットデータとしてラッチ回路ＤＬ１～ＤＬ４に保持される。

【0100】

ラッチ回路ＤＬ１～ＤＬ４の４ビットデータは、コントローラ１７に転送され、読出しデータとして保持される。閾値レベル１６ｋ～１６（ｋ＋１）－１の４ビットデータの残りの３ビットデータは、同一である。従って、コントローラ１７は、ラッチ回路ＤＬ１～ＤＬ４に保持された４ビットデータを７ビットデータとして保持することができる。

【0101】

全ての閾値電圧を用いた読出し動作または全てのカラムの読出し動作が終了すると、コントローラ１７は、読出しデータの一部分（４ビットデータ）と残部（３ビットデータ）とを合成して読出しデータ（７ビットデータ）を生成する。この７ビットの読出しデータは、ＩＯ回路１６を介してメモリコントローラ２０へ出力される。

【0102】

このように、本実施形態によれば、ラッチ回路ＤＬ１～ＤＬ４に保持され得るデータの最大ビット数（４ビット）は、選択メモリセルＭＣに記憶されるデータのビット数（７ビット）よりも小さい。しかし、読出しデータを４ビットデータおよび３ビットデータに分割して読み出すことによって、ラッチ回路ＤＬ１～ＤＬ４は、７ビットの読出しデータを複数に分割しその一部分（４ビットデータ）と残部（３ビットデータ）を順に保持し出力することができる。または、同一の３ビットデータを有する４ビットデータを読み出すことによって、ラッチ回路ＤＬ１～ＤＬ４は、実質的に、７ビットの読出しデータを保持し出力することができる。

【0103】

（第２実施形態）
図９は、リードノイズを示すグラフである。このグラフの横軸は、読出し動作において用いられる検出用の閾値電圧Ｖｔである。縦軸は、或る選択メモリセルＭＣの閾値電圧Ｖｔｃが検出用の閾値電圧Ｖｔよりも低い確率である。このグラフから、検出用の閾値電圧Ｖｔが２．８～２．８５Ｖにおいて、Ｖｔ＞Ｖｔｃとなる確率が０～１において遷移しており、１つの選択メモリセルＭＣの閾値電圧Ｖｔｃにばらつきがあることが分かる。また、同一データを記憶する複数のメモリセルＭＣであっても、閾値電圧Ｖｔｃはばらつく。このような、メモリセルＭＣの閾値電圧のばらつきは、リードノイズの原因となる。

【0104】

図１０は、読出し動作またはベリファイリード動作におけるビットエラー率を示す表である。例えば、書込み動作においてベリファイリード動作を１回行い、かつ、読出し動作を１回だけ行った場合、ビットエラー率は、０．００７５（０．７５％）であった。書込み動作においてベリファイリード動作を１回行い、かつ、読出し動作を１００回行った場合、ビットエラー率は、０．００６８（０．６８％）であった。書込み動作においてベリファイリード動作を１０回行い、かつ、読出し動作を１０回行った場合、ビットエラー率は、０．００３８（０．３８％）であった。書込み動作においてベリファイリード動作を１００回行い、かつ、読出し動作を１００回行った場合、ビットエラー率は、０．００３１（０．３１％）であった。

【0105】

このように、書込み動作のベリファイリード回数および読出し回数がともに多いほど、ビットエラー率は低くなる。

【0106】

そこで、第２実施形態では、ベリファイリード動作または読出し動作において、或る閾値電圧Ｖｔでのパス回数が所定値以上になったときにベリファイリード動作または読出し動作を終了する。

【0107】

図１１は、第２実施形態によるベリファイリード動作または読出し動作のパス回数とデータ判定との関係の一例を示す表である。この例では、ベリファイリード動作または読出し動作のパス回数が０～３回であっても、データを判定せず不確定とする。ベリファイリード動作または読出し動作のパス回数が４回となったときに、データを確定する。

【0108】

例えば、図３Ａにおいて、閾値レベル８を選択メモリセルＭＣに書き込むときに、ベリファイリード動作では、選択メモリセルＭＣの閾値電圧Ｖｔｃが閾値電圧Ｖｔ８を超えたときに“パス”とする。しかし、第２実施形態では、ベリファイリード動作での“パス”の回数が３回までは、閾値レベル８のデータが選択メモリセルＭＣに書き込まれたと判断せずに、さらに書き込み動作を実行する。即ち、ベリファイリード動作での“パス”の回数が３回までは、データ判定は“不確定”とする。そして、“パス”の回数が４回に達したときに、閾値レベル８のデータが選択メモリセルＭＣに書き込まれたと判断し、書き込み動作は終了する。即ち、ベリファイリード動作での“パス”の回数が４回以上になったときに、データ判定は“確定”とする。

【0109】

パス回数は、ラッチ回路ＳＤＬ、ＴＤＬに保持する。ラッチ回路ＳＤＬ、ＴＤＬは、２ビットデータ（００～１１）を保持できるので、パス回数を０～３回まで保持できる。例えば、ラッチ回路ＳＤＬ、ＴＤＬは、閾値電圧Ｖｔ８でのパス回数を保持し、パス回数が３回に達したときに（１１）となる。次に、書込み動作後のベリファイリード動作においてパスした場合、パス回数が所定値４回に達するので、閾値電圧Ｖｔ８での書込み動作が終了する。即ち、選択メモリセルＭＣに閾値レベル８のデータが書き込まれたものと確定する。

【0110】

このデータ判定は、読出し動作においても同様である。例えば、図５Ｂにおいて、閾値レベル８を用いて選択メモリセルＭＣのデータを読み出すときに、選択メモリセルＭＣの閾値電圧Ｖｔｃが閾値電圧Ｖｔ８を超えていれば “パス”とする。しかし、第２実施形態では、“パス”の回数が３回までは、閾値レベル８のデータが選択メモリセルＭＣに記憶されていると判断せずに、さらに読出し動作を繰り返す。即ち、“パス”の回数が３回までは、データ判定は“不確定”とする。そして、“パス”の回数が４回に達したときに、閾値レベル８以上のデータが選択メモリセルＭＣに記憶されていたと判断し、読出し動作は終了する。即ち、読出し動作でも、“パス”の回数が４回以上になったときに、データ判定は“確定”とする。

【0111】

パス回数は、ベリファイリード動作と同様に、ラッチ回路ＳＤＬ、ＴＤＬに保持すればよい。例えば、ラッチ回路ＳＤＬ、ＴＤＬは、閾値電圧Ｖｔ８でのパス回数を保持し、パス回数が３回に達したときに（１１）となる。次の読出し動作においてパスした場合、パス回数が所定値４回に達するので、閾値電圧Ｖｔ８での読出し動作が終了する。即ち、選択メモリセルＭＣに閾値レベル８以上のデータが記憶されたことが確定する。

【0112】

尚、閾値レベル８未満のデータが記憶されていた場合、読出し動作を繰り返してもパス回数は３以下のままであり、データは確定しない。この場合、コントローラ１７は、読出し動作を予め設定された回数（例えば、１０回）繰り返した後、データが閾値レベル８未満であると判断する。

【0113】

第２実施形態によれば、或る閾値電圧でのベリファイリード動作または読出し動作において、パス回数が所定値になるまで選択メモリセルへのデータの書込み動作または読出し動作を繰り返す。これにより、ビットエラー率を低くし、リードノイズを低減することができる。

【0114】

（第３実施形態）
図１２は、メモリセルアレイ１１の動作温度と読出し動作回数またはベリファイリード動作の回数との関係を示す表である。メモリセルアレイ１１の動作温度が低いほど、リードノイズが小さい。よって、メモリセルアレイ１１の動作温度が低いほど、ベリファイリード動作または読出し動作において、データを確定させるパス回数は小さくすることができる。即ち、メモリセルアレイ１１の動作温度に応じて、パス回数の所定値を変更する。例えば、メモリセルアレイ１１の動作温度が－１９７度である場合、パス回数の所定値は、３回でよい。メモリセルアレイ１１の動作温度が－４０度である場合、パス回数の所定値は、７回でよい。一方、メモリセルアレイ１１の動作温度が２７度を超えると、パス回数の所定値は１０回以上必要になる。図１０に示すように、ベリファイリード動作の回数および読出し動作回数が多いほど、データの書込み時間および読出し時間が長くなる。

【0115】

そこで、第３実施形態では、メモリセルアレイ１１の動作温度を－４０度以下にすることが好ましい。これにより、ベリファイリード動作または読出し動作において、データを確定するパス回数の所定値を小さくすることができる。その結果、データの書込み時間および読出し時間を短くすることができる。

【0116】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0117】

１ メモリシステム
１０ メモリデバイス
２０ メモリコントローラ
１１ メモリセルアレイ
１２ リードライト回路
ＳＡ センスアンプ
ＷＤ ライトドライバ
ＳＤＬ，ＴＤＬ，ＤＬ１～ＤＬ４ ラッチ回路
１３ カラムデコーダ
１４ ワード線ドライバ
１５ ロウデコーダ
１６ ＩＯ回路
１７ コントローラ
１８ コマンドアドレス入力回路

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7A】

【図7B】

【図7C】

【図8】

【図9】

【図10】

【図11】

【図12】