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▶ グァンチョウ チャイナスター オプトエレクトロニクス セミコンダクター ディスプレイ テクノロジー カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024109035
(43)【公開日】2024-08-13
(54)【発明の名称】アレイ基板及びその製作方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240805BHJP
H01L 21/336 20060101ALI20240805BHJP
H01L 29/786 20060101ALI20240805BHJP
G02F 1/1368 20060101ALI20240805BHJP
H10K 59/123 20230101ALI20240805BHJP
H10K 59/124 20230101ALI20240805BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 348A
H01L29/78 612Z
H01L29/78 618C
G02F1/1368
H10K59/123
H10K59/124
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023202788
(22)【出願日】2023-11-30
(31)【優先権主張番号】202310075240.7
(32)【優先日】2023-01-31
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】523439149
【氏名又は名称】グァンチョウ チャイナスター オプトエレクトロニクス セミコンダクター ディスプレイ テクノロジー カンパニー リミテッド
(74)【代理人】
【識別番号】100118256
【弁理士】
【氏名又は名称】小野寺 隆
(74)【代理人】
【識別番号】100166338
【弁理士】
【氏名又は名称】関口 正夫
(72)【発明者】
【氏名】ライ クーファン
(72)【発明者】
【氏名】ワン ファイペイ
【テーマコード（参考）】
2H192
3K107
5C094
5F110
【Ｆターム（参考）】
2H192AA24
2H192FB09
2H192GD06
2H192JA33
3K107AA01
3K107BB01
3K107CC36
3K107DD14
3K107EE04
3K107HH05
5C094DA13
5C094DA15
5C094DB01
5C094EA04
5C094EA07
5C094FA01
5C094GB10
5F110BB01
5F110BB11
5F110CC01
5F110CC07
5F110DD01
5F110DD02
5F110FF02
5F110FF03
5F110FF04
5F110GG01
5F110GG02
5F110GG13
5F110GG15
5F110GG26
5F110HL02
5F110HL03
5F110HL04
5F110NN03
5F110QQ19
(57)【要約】 （修正有）
【課題】アレイ基板及びその製作方法、表示装置を提供する。
【解決手段】アレイ基板は、サブストレートと、サブストレートに設けられるＤｅｍｕｘ回路とを含み、Ｄｅｍｕｘ回路は、第１のゲートと、第２のゲートと、第１の活性層と、第２の活性層と、第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含む。第１のゲートと第２のゲートとをサブストレートに垂直な方向に積層して設置するように設置し、また第１の活性層と第２の活性層とをサブストレートに垂直な方向に積層して設置するように設置することによって、Ｄｅｍｕｘ回路の水平方向における占有面積を顕著に小さくすることができ、Ｄｅｍｕｘ回路が一般的に表示装置の非表示領域に設置されるため、表示装置の非表示領域の面積を小さくすることができ、さらに表示装置の額縁の幅を小さくすることができ、それによって狭額縁表示の技術的効果を実現する。
【選択図】図１
【解決手段】アレイ基板は、サブストレートと、サブストレートに設けられるＤｅｍｕｘ回路とを含み、Ｄｅｍｕｘ回路は、第１のゲートと、第２のゲートと、第１の活性層と、第２の活性層と、第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含む。第１のゲートと第２のゲートとをサブストレートに垂直な方向に積層して設置するように設置し、また第１の活性層と第２の活性層とをサブストレートに垂直な方向に積層して設置するように設置することによって、Ｄｅｍｕｘ回路の水平方向における占有面積を顕著に小さくすることができ、Ｄｅｍｕｘ回路が一般的に表示装置の非表示領域に設置されるため、表示装置の非表示領域の面積を小さくすることができ、さらに表示装置の額縁の幅を小さくすることができ、それによって狭額縁表示の技術的効果を実現する。
【選択図】図１
【特許請求の範囲】
【請求項1】
順に積層して設置されるサブストレートと、第１のゲートと、第１のゲート絶縁層と、第１の活性層と、第１の層間誘電層と、第２の活性層と、第２のゲート絶縁層と、第２のゲートと、第２の層間誘電層と、ソースドレイン層とを含み、
前記ソースドレイン層は第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは前記第２のソースに電気的に接続され、前記第１のソースは前記第１の活性層の一端に電気的に接続され、前記第２のソースは前記第２の活性層の一端に電気的に接続され、前記第１のドレインは前記第１の活性層の他端に電気的に接続され、前記第２のドレインは前記第２の活性層の他端に電気的に接続される、ことを特徴とするアレイ基板。
前記ソースドレイン層は第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは前記第２のソースに電気的に接続され、前記第１のソースは前記第１の活性層の一端に電気的に接続され、前記第２のソースは前記第２の活性層の一端に電気的に接続され、前記第１のドレインは前記第１の活性層の他端に電気的に接続され、前記第２のドレインは前記第２の活性層の他端に電気的に接続される、ことを特徴とするアレイ基板。
【請求項2】
前記第１の活性層の電流通路が導通する時、前記第２の活性層の電流通路は遮断され、前記第１のソースの電気信号は、前記第１の活性層を介して前記第１のドレインに伝送され、
前記第２の活性層の電流通路が導通する時、前記第１の活性層の電流通路は遮断され、前記第２のソースの電気信号は、前記第２の活性層を介して前記第２のドレインに伝送される、ことを特徴とする請求項１に記載のアレイ基板。
前記第２の活性層の電流通路が導通する時、前記第１の活性層の電流通路は遮断され、前記第２のソースの電気信号は、前記第２の活性層を介して前記第２のドレインに伝送される、ことを特徴とする請求項１に記載のアレイ基板。
【請求項3】
前記第１のゲートの前記サブストレート上での正投影は、前記第２のゲートの前記サブストレート上での正投影と少なくとも部分的に重なる、ことを特徴とする請求項１に記載のアレイ基板。
【請求項4】
前記第１の活性層の前記サブストレート上での正投影は、前記第２の活性層の前記サブストレート上での正投影と少なくとも部分的に重なる、ことを特徴とする請求項１に記載のアレイ基板。
【請求項5】
前記第２の層間誘電層、前記第２のゲート絶縁層及び前記第１の層間誘電層に、第１のビアホールと第２のビアホールが設けられており、前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、
前記第２の層間誘電層と前記第２のゲート絶縁層に、第３のビアホールと第４のビアホールが設けられており、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される、ことを特徴とする請求項１に記載のアレイ基板。
前記第２の層間誘電層と前記第２のゲート絶縁層に、第３のビアホールと第４のビアホールが設けられており、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される、ことを特徴とする請求項１に記載のアレイ基板。
【請求項6】
前記アレイ基板は、第１のパッシベーション層と、平坦層と、第２のパッシベーション層とをさらに含み、前記第１のパッシベーション層は、前記ソースドレイン層を覆い、前記平坦層は、前記第１のパッシベーション層の前記ソースドレイン層から離れる側に設置され、前記第２のパッシベーション層は、前記平坦層の前記第１のパッシベーション層から離れる側に設置される、ことを特徴とする請求項１に記載のアレイ基板。
【請求項7】
前記サブストレートは、表示領域と非表示領域とを含み、前記第１のゲート、前記第２のゲート、前記第１の活性層、前記第２の活性層、前記第１のソース、前記第２のソース、前記第１のドレイン及び前記第２のドレインは、いずれも前記サブストレートの前記非表示領域に対応する、ことを特徴とする請求項６に記載のアレイ基板。
【請求項8】
前記アレイ基板は、共通電極と画素電極とをさらに含み、前記共通電極は、前記平坦層と前記第２のパッシベーション層との間に設置され、前記画素電極は、前記第２のパッシベーション層の前記平坦層から離反する側に設置され、そして、前記共通電極と前記画素電極は、いずれも前記サブストレートの前記表示領域に対応する、ことを特徴とする請求項７に記載のアレイ基板。
【請求項9】
サブストレートを提供することと、
前記サブストレートに第１のゲートを形成することと、
前記第１のゲート及び前記サブストレートに第１のゲート絶縁層を形成することと、
前記第１のゲート絶縁層に第１の活性層を形成することと、
前記第１の活性層及び前記第１のゲート絶縁層に第１の層間誘電層を形成することと、
前記第１の層間誘電層に第２の活性層を形成することと、
前記第２の活性層及び前記第１の層間誘電層に第２のゲート絶縁層を形成することと、
前記第２のゲート絶縁層に第２のゲートを形成することと、
前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成することと、
前記第２の層間誘電層にソースドレイン層を形成し、前記ソースドレイン層は第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは前記第２のソースに電気的に接続され、前記第１のソースは前記第１の活性層の一端に電気的に接続され、前記第２のソースは前記第２の活性層の一端に電気的に接続され、前記第１のドレインは前記第１の活性層の他端に電気的に接続され、前記第２のドレインは前記第２の活性層の他端に電気的に接続されることとを含む、ことを特徴とするアレイ基板の製作方法。
前記サブストレートに第１のゲートを形成することと、
前記第１のゲート及び前記サブストレートに第１のゲート絶縁層を形成することと、
前記第１のゲート絶縁層に第１の活性層を形成することと、
前記第１の活性層及び前記第１のゲート絶縁層に第１の層間誘電層を形成することと、
前記第１の層間誘電層に第２の活性層を形成することと、
前記第２の活性層及び前記第１の層間誘電層に第２のゲート絶縁層を形成することと、
前記第２のゲート絶縁層に第２のゲートを形成することと、
前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成することと、
前記第２の層間誘電層にソースドレイン層を形成し、前記ソースドレイン層は第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは前記第２のソースに電気的に接続され、前記第１のソースは前記第１の活性層の一端に電気的に接続され、前記第２のソースは前記第２の活性層の一端に電気的に接続され、前記第１のドレインは前記第１の活性層の他端に電気的に接続され、前記第２のドレインは前記第２の活性層の他端に電気的に接続されることとを含む、ことを特徴とするアレイ基板の製作方法。
【請求項10】
前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成した後、及び前記第２の層間誘電層にソースドレイン層を形成する前に、前記アレイ基板の製作方法は、
前記第１の層間誘電層、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第１のビアホールと第２のビアホールを形成し、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第３のビアホールと第４のビアホールを形成することをさらに含み、
前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される、ことを特徴とする請求項９に記載のアレイ基板の製作方法。
前記第１の層間誘電層、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第１のビアホールと第２のビアホールを形成し、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第３のビアホールと第４のビアホールを形成することをさらに含み、
前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される、ことを特徴とする請求項９に記載のアレイ基板の製作方法。
【請求項11】
前記サブストレートは、表示領域と非表示領域とを含み、前記第１のゲート、前記第２のゲート、前記第１の活性層、前記第２の活性層、前記第１のソース、前記第２のソース、前記第１のドレイン及び前記第２のドレインは、いずれも前記サブストレートの前記非表示領域に対応する、ことを特徴とする請求項１０に記載のアレイ基板の製作方法。
【請求項12】
前記第２の層間誘電層にソースドレイン層を形成した後に、前記アレイ基板の製作方法は、
前記ソースドレイン層及び前記第２の層間誘電層に第１のパッシベーション層を形成することと、
前記第１のパッシベーション層の前記ソースドレイン層から離れる側に平坦層を形成することと、
前記平坦層において、前記サブストレートの表示領域に対応して設置される共通電極を形成することと、
前記共通電極及び前記平坦層の前記第１のパッシベーション層から離れる側に第２のパッシベーション層を形成することと、
前記第２のパッシベーション層の前記平坦層から離反する側に、前記サブストレートの表示領域に対応して設置される画素電極を形成することとをさらに含む、ことを特徴とする請求項１１に記載のアレイ基板の製作方法。
前記ソースドレイン層及び前記第２の層間誘電層に第１のパッシベーション層を形成することと、
前記第１のパッシベーション層の前記ソースドレイン層から離れる側に平坦層を形成することと、
前記平坦層において、前記サブストレートの表示領域に対応して設置される共通電極を形成することと、
前記共通電極及び前記平坦層の前記第１のパッシベーション層から離れる側に第２のパッシベーション層を形成することと、
前記第２のパッシベーション層の前記平坦層から離反する側に、前記サブストレートの表示領域に対応して設置される画素電極を形成することとをさらに含む、ことを特徴とする請求項１１に記載のアレイ基板の製作方法。
【請求項13】
請求項１～８のいずれか一項に記載のアレイ基板、又は請求項９～１２のいずれか一項に記載のアレイ基板の製作方法によって製作されるアレイ基板を含む、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、表示分野に関し、特にアレイ基板及びその製作方法、表示装置に関する。
【背景技術】
【0002】
表示技術の発展に伴い、消費者は、表示装置の画面占有率を追求するようになり、できるだけ小さいサイズ内で、できるだけ大きい有効表示面積（Ａｃｔｉｖｅ Ａｒｅａ、ＡＡ）があることを望んでいる。それに応じて、表示装置の額縁領域をできるだけ小さくする必要があり、最終的に狭額縁の表示効果を実現する。
【0003】
デマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、Ｄｅｍｕｘ）は、一つの信号チャネルを複数の信号チャネルに分解するためのものであり、表示装置において広く採用されている。Ｄｅｍｕｘ回路は、一般的に、表示装置の非表示領域（即ち、額縁位置）に設置され、Ｄｅｍｕｘ回路の占有面積が大きいため、表示装置の額縁の幅が大きくなり、現在の狭額縁表示という主流のトレンドに適合しない。
【発明の概要】
【0004】
本願の実施例は、表示装置の額縁の幅を小さくすることで、狭額縁の表示効果を実現できるアレイ基板及びその製作方法、表示装置を提供する。
【0005】
第１の態様によれば、本願の実施例は、アレイ基板を提供し、この基板は、順に積層して設置されるサブストレートと、第１のゲートと、第１のゲート絶縁層と、第１の活性層と、第１の層間誘電層と、第２の活性層と、第２のゲート絶縁層と、第２のゲートと、第２の層間誘電層と、ソースドレイン層とを含み、
前記ソースドレイン層は、第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは、前記第２のソースに電気的に接続され、前記第１のソースは、前記第１の活性層の一端に電気的に接続され、前記第２のソースは、前記第２の活性層の一端に電気的に接続され、前記第１のドレインは、前記第１の活性層の他端に電気的に接続され、前記第２のドレインは、前記第２の活性層の他端に電気的に接続される。
前記ソースドレイン層は、第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースは、前記第２のソースに電気的に接続され、前記第１のソースは、前記第１の活性層の一端に電気的に接続され、前記第２のソースは、前記第２の活性層の一端に電気的に接続され、前記第１のドレインは、前記第１の活性層の他端に電気的に接続され、前記第２のドレインは、前記第２の活性層の他端に電気的に接続される。
【0006】
いくつかの実施例では、前記第１の活性層の電流通路が導通する時、前記第２の活性層の電流通路が遮断され、前記第１のソースの電気信号は、前記第１の活性層を介して前記第１のドレインに伝送され、
前記第２の活性層の電流通路が導通する時、前記第１の活性層の電流通路が遮断され、前記第２のソースの電気信号は、前記第２の活性層を介して前記第２のドレインに伝送される。
前記第２の活性層の電流通路が導通する時、前記第１の活性層の電流通路が遮断され、前記第２のソースの電気信号は、前記第２の活性層を介して前記第２のドレインに伝送される。
【0007】
いくつかの実施例では、前記第１のゲートの前記サブストレート上での正投影は、前記第２のゲートの前記サブストレート上での正投影と少なくとも部分的に重なる。
【0008】
いくつかの実施例では、前記第１の活性層の前記サブストレート上での正投影は、前記第２の活性層の前記サブストレート上での正投影と少なくとも部分的に重なる。
【0009】
いくつかの実施例では、前記第２の層間誘電層、前記第２のゲート絶縁層及び前記第１の層間誘電層に、第１のビアホールと第２のビアホールが設けられており、前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、
前記第２の層間誘電層と前記第２のゲート絶縁層に、第３のビアホールと第４のビアホールが設けられており、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される。
前記第２の層間誘電層と前記第２のゲート絶縁層に、第３のビアホールと第４のビアホールが設けられており、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される。
【0010】
いくつかの実施例では、前記アレイ基板は、第１のパッシベーション層と、平坦層と、第２のパッシベーション層とをさらに含み、前記第１のパッシベーション層は、前記ソースドレイン層を覆い、前記平坦層は、前記第１のパッシベーション層の前記ソースドレイン層から離れる側に設置され、前記第２のパッシベーション層は、前記平坦層の前記第１のパッシベーション層から離れる側に設置される。
【0011】
いくつかの実施例では、前記サブストレートは、表示領域と非表示領域とを含み、前記第１のゲート、前記第２のゲート、前記第１の活性層、前記第２の活性層、前記第１のソース、前記第２のソース、前記第１のドレイン及び前記第２のドレインは、いずれも前記サブストレートの前記非表示領域に対応する。
【0012】
いくつかの実施例では、前記アレイ基板は、共通電極と画素電極とをさらに含み、前記共通電極は、前記平坦層と前記第２のパッシベーション層との間に設置され、前記画素電極は、前記第２のパッシベーション層の前記平坦層から離反する側に設置され、そして、前記共通電極と前記画素電極は、いずれも前記サブストレートの前記表示領域に対応する。
【0013】
第２の態様によれば、本願の実施例は、アレイ基板の製作方法を提供し、この方法は、
サブストレートを提供することと、
前記サブストレートに第１のゲートを形成することと、
前記第１のゲート及び前記サブストレートに第１のゲート絶縁層を形成することと、
前記第１のゲート絶縁層に第１の活性層を形成することと、
前記第１の活性層及び前記第１のゲート絶縁層に第１の層間誘電層を形成することと、
前記第１の層間誘電層に第２の活性層を形成することと、
前記第２の活性層及び前記第１の層間誘電層に第２のゲート絶縁層を形成することと、
前記第２のゲート絶縁層に第２のゲートを形成することと、
前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成することと、
前記第２の層間誘電層にソースドレイン層を形成し、前記ソースドレイン層が第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースが前記第２のソースに電気的に接続され、前記第１のソースが前記第１の活性層の一端に電気的に接続され、前記第２のソースが前記第２の活性層の一端に電気的に接続され、前記第１のドレインが前記第１の活性層の他端に電気的に接続され、前記第２のドレインが前記第２の活性層の他端に電気的に接続されることとを含む。
サブストレートを提供することと、
前記サブストレートに第１のゲートを形成することと、
前記第１のゲート及び前記サブストレートに第１のゲート絶縁層を形成することと、
前記第１のゲート絶縁層に第１の活性層を形成することと、
前記第１の活性層及び前記第１のゲート絶縁層に第１の層間誘電層を形成することと、
前記第１の層間誘電層に第２の活性層を形成することと、
前記第２の活性層及び前記第１の層間誘電層に第２のゲート絶縁層を形成することと、
前記第２のゲート絶縁層に第２のゲートを形成することと、
前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成することと、
前記第２の層間誘電層にソースドレイン層を形成し、前記ソースドレイン層が第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含み、ここで、前記第１のソースが前記第２のソースに電気的に接続され、前記第１のソースが前記第１の活性層の一端に電気的に接続され、前記第２のソースが前記第２の活性層の一端に電気的に接続され、前記第１のドレインが前記第１の活性層の他端に電気的に接続され、前記第２のドレインが前記第２の活性層の他端に電気的に接続されることとを含む。
【0014】
いくつかの実施例では、前記第２のゲート及び前記第２のゲート絶縁層に第２の層間誘電層を形成した後、及び前記第２の層間誘電層にソースドレイン層を形成する前に、前記アレイ基板の製作方法は、
前記第１の層間誘電層、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第１のビアホールと第２のビアホールを形成し、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第３のビアホールと第４のビアホールを形成することをさらに含み、
前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される。
前記第１の層間誘電層、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第１のビアホールと第２のビアホールを形成し、前記第２のゲート絶縁層及び前記第２の層間誘電層に、間隔をおいて設置される第３のビアホールと第４のビアホールを形成することをさらに含み、
前記第１のソースは、前記第１のビアホールを介して前記第１の活性層に接続され、前記第１のドレインは、前記第２のビアホールを介して前記第１の活性層に接続され、前記第２のソースは、前記第３のビアホールを介して前記第２の活性層に接続され、前記第２のドレインは、前記第４のビアホールを介して前記第２の活性層に接続される。
【0015】
いくつかの実施例では、前記サブストレートは、表示領域と非表示領域とを含み、前記第１のゲート、前記第２のゲート、前記第１の活性層、前記第２の活性層、前記第１のソース、前記第２のソース、前記第１のドレイン及び前記第２のドレインは、いずれも前記サブストレートの前記非表示領域に対応する。
【0016】
いくつかの実施例では、前記第２の層間誘電層にソースドレイン層を形成した後に、前記アレイ基板の製作方法は、
前記ソースドレイン層及び前記第２の層間誘電層に第１のパッシベーション層を形成することと、
前記第１のパッシベーション層の前記ソースドレイン層から離れる側に平坦層を形成することと、
前記平坦層において、前記サブストレートの表示領域に対応して設置される共通電極を形成することと、
前記共通電極及び前記平坦層の前記第１のパッシベーション層から離れる側に第２のパッシベーション層を形成することと、
前記第２のパッシベーション層の前記平坦層から離反する側に、前記サブストレートの表示領域に対応して設置される画素電極を形成することとをさらに含む。
前記ソースドレイン層及び前記第２の層間誘電層に第１のパッシベーション層を形成することと、
前記第１のパッシベーション層の前記ソースドレイン層から離れる側に平坦層を形成することと、
前記平坦層において、前記サブストレートの表示領域に対応して設置される共通電極を形成することと、
前記共通電極及び前記平坦層の前記第１のパッシベーション層から離れる側に第２のパッシベーション層を形成することと、
前記第２のパッシベーション層の前記平坦層から離反する側に、前記サブストレートの表示領域に対応して設置される画素電極を形成することとをさらに含む。
【0017】
第３の態様によれば、本願の実施例は、以に記載のアレイ基板、又は以に記載のアレイ基板の製作方法によって製作されるアレイ基板を含む表示装置を提供する。
【0018】
本願の実施例によるアレイ基板は、サブストレートと、サブストレートに設けられるＤｅｍｕｘ回路とを含み、ここで、Ｄｅｍｕｘ回路は、第１のゲートと、第２のゲートと、第１の活性層と、第２の活性層と、第１のソースと、第２のソースと、第１のドレインと、第２のドレインとを含む。本願の実施例は、第１のゲートと第２のゲートとをサブストレートに垂直な方向に積層して設置するように設置し、また第１の活性層と第２の活性層とをサブストレートに垂直な方向に積層して設置するように設置することによって、複数の薄膜トランジスタのそれぞれのゲートを水平方向に順に配列するように設置し、また複数の薄膜トランジスタのそれぞれの活性層を水平方向に順に配列するように設置するという従来技術における技術案に比べて、Ｄｅｍｕｘ回路の水平方向における占有面積を顕著に小さくすることができ、Ｄｅｍｕｘ回路が一般的に表示装置の非表示領域に設置されるため、表示装置の非表示領域の面積を小さくすることができ、さらに表示装置の額縁の幅を小さくすることができ、それによって狭額縁表示の技術的効果を実現する。
【図面の簡単な説明】
【0019】
【図1】本願の実施例によるアレイ基板の非表示領域の構造模式図である。
【図2】本願の実施例によるＤｅｍｕｘ回路の模式図である。
【図3】本願の実施例によるサブストレートの平面模式図である。
【図4】本願の実施例によるアレイ基板の表示領域の一部の構造層の模式図である。
【図5】本願の実施例による第２の層間誘電層形成後の模式図である。
【図6】本願の実施例による第１のビアホール、第２のビアホール、第３のビアホールと第４のビアホール形成後の模式図である。
【発明を実施するための形態】
【0020】
以下では、本願の実施例における図面を結び付けながら、本願の実施例における技術案を明瞭且つ完全に説明する。明らかなように、記述された実施例は、本願の一部の実施例に過ぎず、すべての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を払わない前提で得られるすべての他の実施例は、いずれも本願の保護範囲に属する。
【0021】
図１を参照すると、本願の実施例は、アレイ基板１００を提供し、順に積層して設置されるサブストレート１０と、第１のゲート２１と、第１のゲート絶縁層５０と、第１の活性層２２と、第１の層間誘電層６０と、第２の活性層４２と、第２のゲート絶縁層７０と、第２のゲート４１と、第２の層間誘電層８０と、ソースドレイン層とを含み、
ここで、ソースドレイン層は、第１のソース３１と、第２のソース３２と、第１のドレイン２３と、第２のドレイン４３とを含み、ここで、第１のソース３１は、第２のソース３２に電気的に接続され、第１のソース３１は、第１の活性層２２の一端に電気的に接続され、第２のソース３２は、第２の活性層４２の一端に電気的に接続され、第１のドレイン２３は、第１の活性層２２の他端に電気的に接続され、第２のドレイン４３は、第２の活性層４２の他端に電気的に接続される。
ここで、ソースドレイン層は、第１のソース３１と、第２のソース３２と、第１のドレイン２３と、第２のドレイン４３とを含み、ここで、第１のソース３１は、第２のソース３２に電気的に接続され、第１のソース３１は、第１の活性層２２の一端に電気的に接続され、第２のソース３２は、第２の活性層４２の一端に電気的に接続され、第１のドレイン２３は、第１の活性層２２の他端に電気的に接続され、第２のドレイン４３は、第２の活性層４２の他端に電気的に接続される。
【0022】
本願の実施例によるアレイ基板１００は、サブストレート１０と、サブストレート１０に設けられるＤｅｍｕｘ回路とを含み、ここで、Ｄｅｍｕｘ回路は、第１のゲート２１と、第２のゲート４１と、第１の活性層２２と、第２の活性層４２と、第１のソース３１と、第２のソース３２と、第１のドレイン２３と、第２のドレイン４３とを含む。本願の実施例は、第１のゲート２１と第２のゲート４１とをサブストレート１０に垂直な方向に積層して設置するように設置し、また第１の活性層２２と第２の活性層４２とをサブストレート１０に垂直な方向に積層して設置するように設置することによって、複数の薄膜トランジスタのそれぞれのゲートを水平方向に順に配列するように設置し、また複数の薄膜トランジスタのそれぞれの活性層を水平方向に順に配列するように設置するという従来技術における技術案に比べて、Ｄｅｍｕｘ回路の水平方向における占有面積を顕著に小さくすることができ、Ｄｅｍｕｘ回路が一般的に表示装置の非表示領域に設置されるため、表示装置の非表示領域の面積を小さくすることができ、さらに表示装置の額縁の幅を小さくすることができ、それによって狭額縁表示の技術的効果を実現する。
【0023】
理解すべきこととして、本願の実施例は、アレイ基板にＤｅｍｕｘ回路を設置することによって、ソースチップ（Ｓｏｕｒｃｅ ＩＣ）の使用を減らすことができ、それによってＩＣコストを効果的に低減させることができる。例えば、１４インチのフルハイビジョン（１４ＦＨＤ）テレビは、Ｄｅｍｕｘ回路を採用する前に、ハイビジョンの表示効果を実現するために４個のＳｏｕｒｃｅ ＩＣを使用する必要があるが、Ｄｅｍｕｘ回路を採用した後、１～２個のＳｏｕｒｃｅ ＩＣだけで同様な表示効果を実現することができる。つまり、表示装置のアレイ基板にＤｅｍｕｘ回路を設置することによって、製品のコストを効果的に低減させ、製品の市場競争力を高めることができる。また、Ｓｏｕｒｃｅ ＩＣは、一般的に表示装置の下額縁の位置に設置されるため、Ｓｏｕｒｃｅ ＩＣの数が減少すると、Ｓｏｕｒｃｅ ＩＣを覆って遮蔽するための下額縁の幅をさらに小さくすることができ、それによって表示装置の額縁の幅をさらに小さくする作用を果たすことができる。
【0024】
図１と図２を参照すると、Ｄｅｍｕｘ回路は、第１の薄膜トランジスタ２１０と第２の薄膜トランジスタ２２０とを含み、第１の薄膜トランジスタ２１０は、第１のゲート２１と、第１の活性層２２と、第１のソース３１と、第１のドレイン２３とを含み、第２の薄膜トランジスタ２２０は、第２のゲート４１と、第２の活性層４２と、第２のソース３２と、第２のドレイン４３とを含み、そして、第１のソース３１は、第２のソース３２に電気的に接続される。
【0025】
図２を結び付けると、前記第１の活性層２２の電流通路が導通する時、前記第２の活性層４２の電流通路が遮断され、前記第１のソース３１の電気信号は、前記第１の活性層２２を介して前記第１のドレイン２３に伝送され、この時、第１のゲート２１上の電圧は、第２のゲート４１上の電圧よりも大きく、
前記第２の活性層４２の電流通路が導通する時、前記第１の活性層２２の電流通路が遮断され、前記第２のソース３２の電気信号は、前記第２の活性層４２を介して前記第２のドレイン４３に伝送され、この時、第２のゲート４１上の電圧は、第１のゲート２１上の電圧よりも大きい。
前記第２の活性層４２の電流通路が導通する時、前記第１の活性層２２の電流通路が遮断され、前記第２のソース３２の電気信号は、前記第２の活性層４２を介して前記第２のドレイン４３に伝送され、この時、第２のゲート４１上の電圧は、第１のゲート２１上の電圧よりも大きい。
【0026】
図１を結び付けると、第１のゲート２１のサブストレート１０上での正投影は、第２のゲート４１のサブストレート１０上での正投影と少なくとも部分的に重なる。理解すべきこととして、第１のゲート２１のサブストレート１０上での正投影と第２のゲート４１のサブストレート１０上での正投影とが部分的に重なる時は、第１のゲート２１のサブストレート１０上での正投影と第２のゲート４１のサブストレート１０上での正投影とがまったく重ならない技術案に比べて、Ｄｅｍｕｘ回路の水平方向（表示画面に平行である）における占有面積を小さくすることができ、さらに狭額縁表示の実現に有利である。いくつかの実施例では、第１のゲート２１のサブストレート１０上での正投影と第２のゲート４１のサブストレート１０上での正投影とが完全に（百パーセント）重なっている時、Ｄｅｍｕｘ回路の水平方向（表示画面に平行である）における占有面積を最大限小さくし、超狭額縁表示を実現することができる。
【0027】
例示的に、第１のゲート２１のサブストレート１０上での正投影と第２のゲート４１のサブストレート１０上での正投影とが重なる部分の面積と、第１のゲート２１のサブストレート１０上での正投影の面積又は第２のゲート４１のサブストレート１０上での正投影の面積との比は、１０％～１００％であってもよく、例えば１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％、９５％、９９％、１００％などである。
【0028】
図１から分かるように、第１のゲート２は、第１の活性層２２の下方に設置され、ボトムゲートを構成し、第２のゲート４１は、第２の活性層４２の上方に設置され、トップゲートを構成する。つまり、本願の実施例は、トップゲート構造とボトムゲート構造との組み合わせを採用して、Ｄｅｍｕｘ回路を鉛直方向（表示画面に垂直である）に延在する立体構造として設計することを実現し、それによってＤｅｍｕｘ回路の水平面（表示画面に平行である）における占有面積を小さくし、さらに表示装置の狭額縁設計を実現する。
【0029】
指摘すべきこととして、本願の実施例は、Ｄｅｍｕｘ回路が二つの薄膜トランジスタ（第１の薄膜トランジスタ２１０と第２の薄膜トランジスタ２２０）を含むことを例にしているが、説明すべきこととして、本願の実施例におけるＤｅｍｕｘ回路は、より多くの薄膜トランジスタ、例えば３個、４個、５個又は６個の薄膜トランジスタを含んでもよく、複数の薄膜トランジスタのそれぞれのゲートと、複数の薄膜トランジスタのそれぞれの活性層とは、サブストレート１０に垂直な方向に積層して設置されるため、つまり、Ｄｅｍｕｘ回路に薄膜トランジスタが何個含まれても、Ｄｅｍｕｘ回路の水平方向（表示画面に平行である）における占有面積は、変わらない。理解できるように、本願の実施例によるアレイ基板におけるＤｅｍｕｘ回路がより多くの薄膜トランジスタを含む時、該アレイ基板をより少ないソースチップ（Ｓｏｕｒｃｅ ＩＣ）と組み合わせて使用できることを意味し、Ｓｏｕｒｃｅ ＩＣの数が減少すると、Ｓｏｕｒｃｅ ＩＣを覆って遮蔽するための下額縁の幅をさらに小さくすることができ、それによって表示装置の額縁の幅をさらに小さくする作用を果たすことができる。
【0030】
図１を結び付けると、第１の活性層２２のサブストレート１０上での正投影は、第２の活性層４２のサブストレート１０上での正投影と少なくとも部分的に重なる。理解すべきこととして、第１の活性層２２のサブストレート１０上での正投影と第２の活性層４２のサブストレート１０上での正投影とが部分的に重なる時は、第１の活性層２２のサブストレート１０上での正投影と第２の活性層４２のサブストレート１０上での正投影とがまったく重ならない技術案に比べて、Ｄｅｍｕｘ回路の水平方向（表示画面に平行である）における占有面積を小さくすることができ、さらに狭額縁表示の実現に有利である。理解すべきこととして、第１のソース３１と第１のドレイン２３は、それぞれ第２の活性層４２の両側を介して第１の活性層２２との電気的接続を実現する必要があるため、第１の活性層２２のサブストレート１０上での正投影と第２の活性層４２のサブストレート１０上での正投影とが完全に重なることは、困難である。
【0031】
例示的に、第１の活性層２２のサブストレート１０上での正投影と第２の活性層４２のサブストレート１０上での正投影とが重なる部分の面積と、第１の活性層２２のサブストレート１０上での正投影の面積又は第２の活性層４２のサブストレート１０上での正投影の面積との比は、１０％～９９％であってもよく、例えば１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％、９５％、９９％などである。
【0032】
図１を結び付けると、第２の層間誘電層８０、第２のゲート絶縁層７０及び第１の層間誘電層６０に、第１のビアホール９１と第２のビアホール９２が設けられており、第１のソース３１は、第１のビアホール９１を介して第１の活性層２２に接続され、第１のドレイン２３は、第２のビアホール９２を介して第１の活性層２２に接続され、
第２の層間誘電層８０及び第２のゲート絶縁層７０に、第３のビアホール９３と第４のビアホール９４が設けられており、第２のソース３２は、第３のビアホール９３を介して第２の活性層４２に接続され、第２のドレイン４３は、第４のビアホール９４を介して第２の活性層４２に接続される。
第２の層間誘電層８０及び第２のゲート絶縁層７０に、第３のビアホール９３と第４のビアホール９４が設けられており、第２のソース３２は、第３のビアホール９３を介して第２の活性層４２に接続され、第２のドレイン４３は、第４のビアホール９４を介して第２の活性層４２に接続される。
【0033】
図１を結び付けると、アレイ基板１００は、第１のパッシベーション層１０１と、平坦層１０２と、第２のパッシベーション層１０４とをさらに含み、第１のパッシベーション層１０１は、ソースドレイン層を覆い、平坦層１０２は、第１のパッシベーション層１０１のソースドレイン層から離れる側に設置され、第２のパッシベーション層１０４は、平坦層１０２の第１のパッシベーション層１０１から離れる側に設置される。
【0034】
図１と図３を参照すると、サブストレート１０は、表示領域１１と非表示領域１２とを含み、第１のゲート２１、第２のゲート４１、第１の活性層２２、第２の活性層４２、第１のソース３１、第２のソース３２、第１のドレイン２３及び第２のドレイン４３は、いずれもサブストレート１０の非表示領域１２に対応する。
【0035】
図１と図４を参照すると、アレイ基板１００は、共通電極１０３と画素電極１０５とをさらに含み、共通電極１０３は、平坦層１０２と第２のパッシベーション層１０４との間に設置され、画素電極１０５は、第２のパッシベーション層１０４の平坦層１０２から離反する側に設置され、共通電極１０３と画素電極１０５は、いずれもサブストレート１０の表示領域１１に対応する。
【0036】
図３を参照すると、非表示領域１２は、表示領域１１を取り囲んで設置されてもよく、表示領域１１は、矩形であってもよく、非表示領域１２は、端から端まで順に連結される第１の領域１２１と、第２の領域１２２と、第３の領域１２３と、第４の領域１２４とを含んでもよく、ここで、第１の領域１２１と第３の領域１２３とは、対向して設置され、第２の領域１２２と第４の領域１２４とは、対向して設置される。理解すべきこととして、アレイ基板１００がテレビに用いる時、第１の領域１２１は、表示領域１１の上方に位置し、第３の領域１２３は、表示領域１１の下方に位置し、第２の領域１２２は、表示領域１１の左側に位置し、第４の領域１２４は、表示領域１１の右側に位置し、Ｄｅｍｕｘ回路は、第３の領域１２３に設置されてもよい。本願の実施例は、Ｄｅｍｕｘ回路におけるゲート及び／又は活性層の位置を改良することによって、Ｄｅｍｕｘ回路の占有面積を小さくすることができ、さらに第３の領域１２３の幅を小さくすることができる。第３の領域１２３は、テレビの下額縁の位置に設置されるため、それによって下額縁の幅を小さくし、狭額縁の表示効果を実現することができる。
【0037】
例示的に、サブストレート１０は、フレキシブルサブストレート１０又はリジッドサブストレート１０であってもよく、リジッドサブストレート１０は、ガラスであってもよく、フレキシブルサブストレート１０は、ポリイミド（ＰＩ）などであってもよい。
【0038】
例示的に、第１のゲート２１と第２のゲート４１の材料は、いずれも金属であってもよく、いくつかの実施例では、第１のゲート２１と第２のゲート４１のそれぞれの材料は、いずれもアルミニウム（Ａｌ）、銀（Ａｇ）、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、タンタル（Ｔａ）及びネオジム（Ｎｄ）などの金属のうちの少なくとも一種を含んでもよい。
【0039】
例示的に、第１の活性層２２と第２の活性層４２のそれぞれの材料は、いずれも酸化物半導体、アモルファスシリコン（ａ－Ｓｉ）及び低温ポリシリコン（ＬＴＰＳ）のうちの少なくとも一種を含んでもよく、ここで、酸化物半導体は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、亜鉛スズ酸化物（ＺＴＯ）、インジウムスズ亜鉛酸化物（ＩＴＺＯ）のうちの少なくとも一種を含んでもよい。
【0040】
例示的に、第１のソース３１、第２のソース３２、第１のドレイン２３及び第２のドレイン４３は、いずれも金属であってもよく、いくつかの実施例では、第１のソース３１、第２のソース３２、第１のドレイン２３及び第２のドレイン４３のそれぞれの材料は、いずれもアルミニウム（Ａｌ）、銀（Ａｇ）、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、タンタル（Ｔａ）及びネオジム（Ｎｄ）などの金属のうちの少なくとも一種を含んでもよい。
【0041】
例示的に、第１のゲート絶縁層５０、第２のゲート絶縁層７０、第１の層間誘電層６０及び第２の層間誘電層８０のそれぞれの材料は、いずれも窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯｘ）及び酸窒化ケイ素（ＳｉＯｘＮｙ）のうちの少なくとも一種を含んでもよい。
【0042】
例示的に、共通電極１０３と画素電極１０５のそれぞれの材料は、いずれも透明な導電性金属酸化物を含んでもよく、いくつかの実施例では、透明な導電性金属酸化物は、インジウムスズ酸化物（ＩＴＯ、Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）であってもよい。
【0043】
例示的に、本願の実施例のアレイ基板１００は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ、フリンジフィールドスイッチング技術）型の液晶表示パネルに応用されてもよい。
【0044】
図５と図６を参照するとともに、図１を結び付けると、本願の実施例は、アレイ基板の製作方法をさらに提供し、上記いずれか一つの実施例におけるアレイ基板を製作するために用いることができ、アレイ基板の製作方法は、
サブストレート１０を提供することと、
サブストレート１０に第１のゲート２１を形成することと、
第１のゲート２１及びサブストレート１０において、第１のゲート２１を覆う第１のゲート絶縁層５０を形成することと、
第１のゲート絶縁層５０に第１の活性層２２を形成することと、
第１の活性層２２及び第１のゲート絶縁層５０において、第１の活性層２２を覆う第１の層間誘電層６０を形成することと、
第１の層間誘電層６０に第２の活性層４２を形成することと、
第２の活性層４２及び第１の層間誘電層６０において、第２の活性層４２を覆う第２のゲート絶縁層７０を形成することと、
第２のゲート絶縁層７０に第２のゲート４１を形成することと、
第２のゲート４１及び第２のゲート絶縁層７０において、第２のゲート４１を覆う第２の層間誘電層８０を形成することと、
第２の層間誘電層８０にソースドレイン層を形成することであって、ソースドレイン層が第１のソース３１と、第２のソース３２と、第１のドレイン２３と、第２のドレイン４３とを含み、ここで、第１のソース３１が第２のソース３２に電気的に接続され、第１のソース３１が第１の活性層２２の一端に電気的に接続され、第２のソース３２が第２の活性層４２の一端に電気的に接続され、第１のドレイン２３が第１の活性層２２の他端に電気的に接続され、第２のドレイン４３が第２の活性層４２の他端に電気的に接続されることとを含んでもよい。
サブストレート１０を提供することと、
サブストレート１０に第１のゲート２１を形成することと、
第１のゲート２１及びサブストレート１０において、第１のゲート２１を覆う第１のゲート絶縁層５０を形成することと、
第１のゲート絶縁層５０に第１の活性層２２を形成することと、
第１の活性層２２及び第１のゲート絶縁層５０において、第１の活性層２２を覆う第１の層間誘電層６０を形成することと、
第１の層間誘電層６０に第２の活性層４２を形成することと、
第２の活性層４２及び第１の層間誘電層６０において、第２の活性層４２を覆う第２のゲート絶縁層７０を形成することと、
第２のゲート絶縁層７０に第２のゲート４１を形成することと、
第２のゲート４１及び第２のゲート絶縁層７０において、第２のゲート４１を覆う第２の層間誘電層８０を形成することと、
第２の層間誘電層８０にソースドレイン層を形成することであって、ソースドレイン層が第１のソース３１と、第２のソース３２と、第１のドレイン２３と、第２のドレイン４３とを含み、ここで、第１のソース３１が第２のソース３２に電気的に接続され、第１のソース３１が第１の活性層２２の一端に電気的に接続され、第２のソース３２が第２の活性層４２の一端に電気的に接続され、第１のドレイン２３が第１の活性層２２の他端に電気的に接続され、第２のドレイン４３が第２の活性層４２の他端に電気的に接続されることとを含んでもよい。
【0045】
図５と図６を参照すると、第２のゲート４１及び第２のゲート絶縁層７０に第２の層間誘電層８０を形成した後、及び第２の層間誘電層８０にソースドレイン層を形成する前に、本願の実施例のアレイ基板の製作方法は、
第１の層間誘電層６０、第２のゲート絶縁層７０及び第２の層間誘電層８０に、間隔をおいて設置される第１のビアホール９１と第２のビアホール９２を形成し、第２のゲート絶縁層７０及び第２の層間誘電層８０に、間隔をおいて設置される第３のビアホール９３と第４のビアホール９４を形成することをさらに含み、
第１のソース３１は、第１のビアホール９１を介して第１の活性層２２に接続され、第１のドレイン２３は、第２のビアホール９２を介して第１の活性層２２に接続され、第２のソース３２は、第３のビアホール９３を介して第２の活性層４２に接続され、第２のドレイン４３は、第４のビアホール９４を介して第２の活性層４２に接続される。
第１の層間誘電層６０、第２のゲート絶縁層７０及び第２の層間誘電層８０に、間隔をおいて設置される第１のビアホール９１と第２のビアホール９２を形成し、第２のゲート絶縁層７０及び第２の層間誘電層８０に、間隔をおいて設置される第３のビアホール９３と第４のビアホール９４を形成することをさらに含み、
第１のソース３１は、第１のビアホール９１を介して第１の活性層２２に接続され、第１のドレイン２３は、第２のビアホール９２を介して第１の活性層２２に接続され、第２のソース３２は、第３のビアホール９３を介して第２の活性層４２に接続され、第２のドレイン４３は、第４のビアホール９４を介して第２の活性層４２に接続される。
【0046】
例示的に、第１のビアホール９１、第２のビアホール９２、第３のビアホール９３及び第４のビアホール９４は、同一のフォトマスクによる製造工程において形成されてもよい。
【0047】
図１と図３を結び付けると、サブストレート１０は、表示領域１１と非表示領域１２とを含み、第１のゲート２１、第２のゲート４１、第１の活性層２２、第２の活性層４２、第１のソース３１、第２のソース３２、第１のドレイン２３及び第２のドレイン４３は、いずれもサブストレート１０の非表示領域１２に対応する。
【0048】
図３と図４を結び付けると、第２の層間誘電層８０にソースドレイン層を形成した後に、アレイ基板の製作方法は、
ソースドレイン層及び第２の層間誘電層８０において、ソースドレイン層を覆う第１のパッシベーション層１０１を形成することと、
第１のパッシベーション層１０１のソースドレイン層から離れる側に平坦層１０２を形成することと、
平坦層１０２において、サブストレート１０の表示領域１１に対応して設置される共通電極１０３を形成することと、
共通電極１０３及び平坦層１０２の第１のパッシベーション層１０１から離れる側に、共通電極１０３を覆う第２のパッシベーション層１０４を形成することと、
第２のパッシベーション層１０４の平坦層１０２から離反する側に、サブストレート１０の表示領域１１に対応して設置される画素電極１０５を形成することとをさらに含む。
ソースドレイン層及び第２の層間誘電層８０において、ソースドレイン層を覆う第１のパッシベーション層１０１を形成することと、
第１のパッシベーション層１０１のソースドレイン層から離れる側に平坦層１０２を形成することと、
平坦層１０２において、サブストレート１０の表示領域１１に対応して設置される共通電極１０３を形成することと、
共通電極１０３及び平坦層１０２の第１のパッシベーション層１０１から離れる側に、共通電極１０３を覆う第２のパッシベーション層１０４を形成することと、
第２のパッシベーション層１０４の平坦層１０２から離反する側に、サブストレート１０の表示領域１１に対応して設置される画素電極１０５を形成することとをさらに含む。
【0049】
例示的に、第１のゲート２１、第１の活性層２２、第２のゲート４１、第２の活性層４２、第１のドレイン２３、第２のドレイン４３、第１のソース３１、第２のソース３２、共通電極１０３、画素電極１０５、第１の層間誘電層６０、第２のゲート絶縁層７０及び第２の層間誘電層８０は、いずれも膜形成、露光、エッチングのプロセスを採用して製造される。ここで、第１のドレイン２３、第２のドレイン４３、第１のソース３１及び第２のソース３２は、一つのフォトマスクを共用して露光を行ってもよく、第１のゲート２１、第１の活性層２２、第２のゲート４１、第２の活性層４２、共通電極１０３及び画素電極１０５は、それぞれ一つのフォトマスクを用いて露光を行う必要がある。なお、第１の層間誘電層６０、第２のゲート絶縁層７０及び第２の層間誘電層８０における第１のビアホール９１と第２のビアホール９２、及び第２のゲート絶縁層７０と第２の層間誘電層８０における第３のビアホール９３と第４のビアホール９４は、一つのフォトマスクを採用して露光を行ってもよい。そのため、本願の実施例のアレイ基板の製作方法は、合計８つのフォトマスクを必要とする。
【0050】
本願の実施例によるアレイ基板の製作方法は、Ｄｅｍｕｘ回路のサイズを小さくして（即ちＤｅｍｕｘ回路の水平方向における占有面積を小さくする）、該アレイ基板を含む表示装置の狭額縁表示を実現することができるだけでなく、また、本願の実施例によるアレイ基板の製作方法は、様々な額縁サイズの表示装置を製作するために用いることができる。１セットのフォトマスクを採用して様々なモジュール設計案と組み合わせることで、様々な額縁の需要を満たすことができ、様々な製品の研究開発期間及びフォトマスクの研究作製費用を低減させることができる。
【0051】
本願の実施例は、上記いずれか一つの実施例におけるアレイ基板１００、又は上記いずれか一つの実施例におけるアレイ基板の製作方法によって製作されるアレイ基板１００を含む表示装置をさらに提供する。
【0052】
例示的に、表示装置は、液晶表示装置又はＯＬＥＤ（有機発光ダイオード）表示装置であってもよい。表示装置が液晶表示装置である時、表示装置は、カラーフィルタ基板、及びアレイ基板１００とカラーフィルタ基板との間に設けられる液晶層を含んでもよい。表示装置がＯＬＥＤ表示装置である時、表示装置は、アレイ基板１００に設置されるとともにアレイ基板１００と電気的に接続されるＯＬＥＤデバイスをさらに含んでもよい。
【0053】
以上は、本願の実施例によるアレイ基板及びその製作方法、表示装置について詳細に紹介した。本明細書において、具体的な例を利用して本願の原理及び実施形態について記述したが、以上の実施例の説明は、本願を理解するためのものに過ぎない。なお、当業者であれば、本願の思想に基づき、具体的な実施形態及び応用範囲を変更することが可能であり、要するに、本明細書の内容は、本願を限定するものと解釈されるべきではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】