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特開2024-109949１つの調整ループを用いて多数の電源出力電圧を生成するための電子システム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024109949

(43)【公開日】2024-08-14

(54)【発明の名称】１つの調整ループを用いて多数の電源出力電圧を生成するための電子システム

(51)【国際特許分類】

H03K 19/00 20060101AFI20240806BHJP

【ＦＩ】

H03K19/00 210

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2024088706

(22)【出願日】2024-05-31

(62)【分割の表示】P 2022521293の分割

【原出願日】2020-09-30

(31)【優先権主張番号】19306329.4

(32)【優先日】2019-10-10

(33)【優先権主張国・地域又は機関】EP

(71)【出願人】

【識別番号】520414848

【氏名又は名称】タレス・ディス・デザイン・サービシズ・エス・ア・エス

(74)【代理人】

【識別番号】110001173

【氏名又は名称】弁理士法人川口國際特許事務所

(72)【発明者】

【氏名】デュバル，バンジャマン

(72)【発明者】

【氏名】フルカン，オリビエ

(72)【発明者】

【氏名】ドゥモリ，フレデリク

(57)【要約】（修正有）

【課題】１つの調整ループのみを使用して多数の電源出力電圧を発生させることを可能にする電子システムを提供する。
【解決手段】電子システム（１）は、各々が異なる電源出力電圧を供給されることが必要とされる複数のサブブロック、複数の出力を有し入力基準電圧（ＶＲＦ）が増幅器の第１の入力に印加される差動増幅器（３）、増幅器の第１の出力および増幅器の第２の入力に接続される第１のトランジスタ（４０）および可変抵抗器（５）を備える電圧調整ループ及び増幅器の各出力が、１つのゲートまたはベースに接続され、ドレイン、ソース、エミッタまたはコレクタが、サブブロックのうちの１つに接続される複数の追加トランジスタ（４１、４２、．．．）を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

各々が異なる電源出力電圧（ＶＤＤ１、ＶＤＤ２、．．）を供給されることが必要とされる、複数のサブブロック（２１、２２、．．）、
複数の出力を有する差動増幅器（３）であって、入力基準電圧（ＶＲＦ）が増幅器の第１の入力に印加される、差動増幅器（３）、
増幅器の第１の出力および増幅器の第２の入力に接続されるトランジスタフィードバックを伴う電圧調整ループであって、前記ループが第１のトランジスタ（４０）および可変抵抗器（５）を備える、電圧調整ループ、
複数の追加トランジスタ（４１、４２、．．．）であって、増幅器の各出力が、前記追加トランジスタのうちの１つのゲートまたはベースに接続され、各追加トランジスタのドレイン、ソース、エミッタ、またはコレクタが、前記サブブロックのうちの１つに接続される、複数の追加トランジスタ（４１、４２、．．．）
を備え、
入力基準電圧（ＶＲＦ）および可変抵抗器が、第１のサブブロック（２１）がその必要とされる電源出力電圧（ＶＤＤ１）を、それが接続されるトランジスタによって供給されるように構成され、
また前記増幅器が、第１のサブブロック以外の各サブブロック（２２、．．．）がその必要とされる電源出力電圧（ＶＤＤ２．．．）を、それが接続されるトランジスタによって供給されるように、その出力の各々において電源基準電圧（ＶＧ１、ＶＧ２．．．）を出力するように構成される、電子システム（１）。

【請求項2】

前記増幅器（３）の最終ステージが、少なくとも１つの構成要素であって、その端子の一方における電位が第１の電源基準電圧（ＶＧ１）に設定されるとき、第２の電源基準電圧（ＶＧ２．．．）が前記構成要素の他方の端子において生成されるように構成される、少なくとも１つの構成要素を備える、請求項１に記載の電子システム。

【請求項3】

前記構成要素が、抵抗器、ダイオード、ＭＯＳトランジスタ、またはスイッチトキャパシタの中の１つである、請求項２に記載の電子システム。

【請求項4】

前記サブブロックが、フラッシュメモリ（２２）、デジタル回路（２１）、アナログ回路、または入力／出力インターフェースの中の１つである、請求項１から３のいずれか一項に記載の電子システム。

【請求項5】

前記第１のサブブロック（２１）が、１．２Ｖに等しい第１の電源出力電圧（ＶＤＤ１）を供給されるべきデジタル回路であり、第２のサブブロック（２２）が、１．５Ｖに等しい第２の電源出力電圧（ＶＤＤ２）を供給されるべきフラッシュメモリであり、前記構成要素が、そこを流れる電流によって分割される３００ｍＶに等しい値に設定される抵抗器である、請求項１から４のいずれか一項に記載の電子システム。

【請求項6】

請求項１から５のいずれか一項に記載の電子システム（１）を備える、システムオンチップ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源の分野に関し、より詳細には、１つの調整ループのみを使用して多数の電源出力電圧を発生させることを可能にする電子システムに関する。

【背景技術】

【0002】

既存の電子回路は、同じ電源電圧を供給されるように設計されていない。例えば、いくつかのデジタル回路が、１．２Ｖ電源を必要とし得る一方で、フラッシュメモリは、１．５Ｖ電源を必要とする。

【0003】

その結果、いかなる電子システムも、それが含む構成要素に必要とされる電源電圧を出力することができる電源を有することを必要とする。

【0004】

図１は、ＮＭＯＳフィードバックを伴うキャパシタレス調整ループを使用した既存の電源アーキテクチャを示す。そのようなアーキテクチャでは、差動増幅器は、その端子の一方において入力基準電圧ＶＲＦを供給され、その出力ＶＧは、トランジスタＮＦＢのゲートに接続される。このトランジスタのソースは、電圧ＶＤＤ＿ＶＦＢにあり、可変抵抗器を通じて増幅器の他方の端子にフィードバックされる。本システムは、第２のトランジスタも含み、第２のトランジスタのゲートは、増幅器出力に接続され、第２のトランジスタのソースは、デジタルサブブロックに接続され、このデジタルサブブロックは、そして、ＶＤＤ＿ＶＦＢにほぼ等しい電圧ＶＤＤを供給される。入力基準電圧ＶＲＦおよび可変抵抗器は、ＶＤＤ電圧が任意の所望の値に設定されるように設定され得る。

【0005】

大半の電子システムは、すべて同じ電圧を供給されない場合がある多数のサブブロックを備える。結果として、そのようなシステムは、多数の異なる電源出力電圧を同時に送達することができる電源ユニットを含まなければならない。

【0006】

図１に示されるアーキテクチャは、必要な異なる電源出力電圧の数と同じ数だけ複製され得、２つのサブブロックについて図２に示されるように、各複製が、１つのシステムサブブロックに、その必要とされる電圧を供給する。それにもかかわらず、そのようなソリューションは、システムオンチップ（ＳＯＣ）などの利用可能なシリコン面積に高い制約を伴う集積システムには適用することができない。

【0007】

その結果として、既存の電源アーキテクチャよりも小さいシリコン面積および電流消費を伴う、複数の異なる電源出力電圧を様々なサブブロックに出力することができる電源を含む電子システムが必要とされている。

【発明の概要】

【課題を解決するための手段】

【0008】

この目的のため、および第１の態様によれば、本発明は、したがって：
・各々が異なる電源出力電圧を供給されることが必要とされる、複数のサブブロック、
・複数の出力を有する差動増幅器であって、入力基準電圧が増幅器の第１の入力に印加される、差動増幅器、
・増幅器の第１の出力および増幅器の第２の入力に接続されるトランジスタフィードバックを伴う電圧調整ループであって、前記ループが第１のトランジスタおよび可変抵抗器を備える、電圧調整ループ、
・複数の追加トランジスタであって、増幅器の各出力が、前記追加トランジスタのうちの１つのゲートまたはベースに接続され、各追加トランジスタのドレイン、ソース、エミッタ、またはコレクタが、前記サブブロックのうちの１つに接続される、複数の追加トランジスタ
を備え、
・入力基準電圧および可変抵抗器は、第１のサブブロックがその必要とされる電源出力電圧を、それが接続されるトランジスタによって供給されるように構成され、
・また前記増幅器は、第１のサブブロック以外の各サブブロックがその必要とされる電源出力電圧を、それが接続されるトランジスタによって供給されるように、その出力の各々において電源基準電圧を出力するように構成される、電子システムに関する。

【0009】

そのようなシステムは、１つの増幅器および１つの調整ループのみを用いて、電源投入されることになるシステムのサブブロックによって必要とされるだけの数の電源出力電圧を生成することを可能にする。

【0010】

一実施形態において、前記増幅器の最終ステージは、少なくとも１つの構成要素であって、その端子の一方における電位が第１の電源基準電圧に設定されるとき、第２の電源基準電圧が前記構成要素の他方の端子において生成されるように構成される、少なくとも１つの構成要素を備える。

【0011】

それは、低減されたシリコン面積コストおよび電流消費を伴って、増幅器の多数の異なる電圧出力を容易に生成することを可能にする。

【0012】

前記構成要素は、抵抗器、ダイオード、ＭＯＳトランジスタ、またはスイッチトキャパシタの中の１つであってもよい。

【0013】

前記サブブロックは、フラッシュメモリ、デジタル回路、アナログ回路、または入力／出力インターフェースの中の１つであってもよい。

【0014】

例として、前記第１のサブブロックは、１．２Ｖに等しい第１の電源出力電圧を供給されるべきデジタル回路であってもよく、第２のサブブロックは、１．５Ｖに等しい第２の電源出力電圧を供給されるべきフラッシュメモリであってもよく、前記構成要素は、そこを流れる電流によって分割される３００ｍＶに等しい値に設定される抵抗器であってもよい。

【0015】

第２の態様によれば、本発明は、したがって、第１の態様による電子システムを備えるシステムオンチップにも関する。

【0016】

前述および関連目標の達成のため、１つ以上の実施形態は、これ以降に完全に説明され、特に特許請求の範囲内で指摘される特徴を含む。

【0017】

以下の説明および付属の図面は、特定の例証的態様を詳細に明記するが、実施形態の原則が用いられ得る様々なやり方のうちのいくつかを示すものである。他の利点および新規の特徴は、図面と併せて検討されるときに以下の詳細な説明から明らかになるものとし、開示された実施形態は、すべてのそのような態様およびそれらの等価物を含むことが意図される。

【図面の簡単な説明】

【0018】

【図1】ＮＭＯＳフィードバックを伴うキャパシタレス調整ループを使用した既存の電源アーキテクチャの概略図である。

【図2】２つのサブブロックのための２つの電源出力電圧を生成する電源アーキテクチャの概略図である。

【図3】ＭＯＳトランジスタを使用した本発明による電子システムの概略図である。

【図4】バイポーラトランジスタを使用した本発明による電子システムの概略図である。

【図5】本発明の実施形態によるＰＭＯＳトランジスタ差動対に基づいた増幅器アーキテクチャの概略図である。

【発明を実施するための形態】

【0019】

第１の態様によれば、図３に示されるように、本発明は、複数のサブブロック２１、２２．．．を備え、各サブブロックが異なる電源出力電圧ＶＤＤ１、ＶＤＤ２．．．を供給されることが必要とされる、電子システム１に関する。そのようなサブブロックは、例えば、１．５Ｖ電圧を供給されるべきであるフラッシュメモリ、１．２Ｖ電圧を供給されるべきであるデジタル回路、アナログ回路、入力／出力インターフェースであってもよい。

【0020】

そのような電子システムは、ポータブル電子デバイスに埋め込まれ得る。それは、例えば、スマートカード内に含まれ得るか、またはシステムオンチップ（ＳＯＣ）に含まれ得る。

【0021】

サブブロックに供給されるべき電圧を生成するために、システム１は、差動増幅器３も含む。この増幅器は、複数の出力を伴う特定の設計を有する。入力基準電圧ＶＲＦは、増幅器の第１の入力に印加される。図３に示される例では、入力基準電圧ＶＲＦは、増幅器の正入力に印加される。

【0022】

増幅器出力を所望の値に等しい定電圧にするために、本システムは、トランジスタフィードバックを伴うキャパシタレス電圧調整ループを備える。このループは、一方の端において増幅器の第２の入力に接続される。図３の例では、それは、増幅器の負入力に接続される。図３では、電子システムにおいて使用されるすべてのトランジスタは、フィードバックのためのものを含め、ＭＯＳトランジスタである。図４は、本システムにおいて使用されるすべてのトランジスタがバイポーラトランジスタである別の例を提示する。本出願の残りにおいて、説明は、図３に言及し、本システムにおいて使用されるトランジスタは、ＭＯＳトランジスタであると言及されるが、バイポーラトランジスタなどの任意の他の種類のトランジスタが、同じ効果を伴って、代わりに使用されてもよい。

【0023】

増幅器の第２の入力における電圧は、ＶＦＢと記される。ループは、他方の端において増幅器の第１の出力に接続され、電源基準電圧ＶＧ１を出力する。このループは、第１のＭＯＳトランジスタ４０および可変抵抗器５を含む。図３に示される例では、このトランジスタは、ＮＭＯＳトランジスタである。第１のトランジスタの閾値電圧は、ＶＴＨと記される（バイポーラトランジスタの場合、トランジスタは、閾値電圧ＶＴＨの代わりに、そのベース－エミッタ電圧ＶＢＥにより特徴付けられる）。この調整ループのアーキテクチャは、図１に提示されるものと同じである。増幅器の第１の出力は、第１のトランジスタ４０のゲートに（またはバイポーラトランジスタの場合は、そのベースに）接続される。第１のトランジスタのソース（またはバイポーラトランジスタの場合は、そのエミッタ端子）は、可変抵抗器の１つの端部端子に接続され、可変抵抗器の中央端子は、増幅器の第２の入力に接続される。

【0024】

第１のトランジスタのソースにおける電圧は、ＶＤＤ＿ＶＦＢと記され、第１のトランジスタのソースと増幅器の第２の入力との間の抵抗は、Ｒ_ｕｐと記され、増幅器の第２の入力と接地との間の抵抗は、Ｒ_ｄｏｗｎと記される。そのような構成では、増幅器が理想であるとされるとき（ＶＲＦ＝ＶＦＢ）、ＶＤＤ＿ＶＦＢおよびＶＧ１は、以下の式を立証する：
ＶＤＤ＿ＶＦＢ＝ＶＲＦ＊（Ｒ_ｕｐ＋Ｒ_ｄｏｗｎ）／Ｒ_ｄｏｗｎ＝ＶＧ１－ＶＴＨ

【0025】

最後に、様々な電源出力電圧を本システムのサブブロックに供給するために、本システムは、複数の追加ＭＯＳトランジスタ４１、４２．．．を含む。増幅器の各出力は、これらの追加ＭＯＳトランジスタのうちの１つのゲートに接続され、各追加トランジスタのドレインまたはソースは、本システムのサブブロックのうちの１つに、その必要とされる電圧をそれに供給するために、接続される。

【0026】

図３の例では、本システムは、２つのサブブロックおよび２つの追加ＮＭＯＳトランジスタを含む。第１の追加トランジスタのゲートは、電圧ＶＧ１にある増幅器の第１の出力に接続され、そのソースは、電圧ＶＤＤ１を第１のサブブロックに供給する。第２の追加トランジスタのゲートは、電圧ＶＧ２にある増幅器の第２の出力に接続され、そのソースは、電圧ＶＤＤ２を第２のサブブロックに供給する。

【0027】

第１のトランジスタ４０は、グリッド幅Ｗおよびグリッド長さＬを有する。第１の追加トランジスタ４１は、グリッド幅Ｗ１およびグリッド長さＬ１を有する。関係：Ｗ１／Ｌ１＝ｍ１＊Ｗ／Ｌによって規定される倍率ｍ１を紹介することとする。第１のトランジスタのソースおよび第１の追加トランジスタのソースから流れ出る電流が、それぞれＩＦＢおよびＩＤＤ１と名付けられる場合、ＩＦＢは、Ｗ／Ｌ＊（ＶＧ１－ＶＤＤ＿ＦＢ－ＶＴＨ）^２に比例し、ＩＤＤ１は、Ｗ１／Ｌ１＊（ＶＧ１－ＶＤＤ１－ＶＴＨ）^２に比例する。第１のサブブロックによって排出される所与の値のＩＤＤ１の場合、第１の追加トランジスタの比率Ｗ１／Ｌ１は、ＩＦＢ＊Ｌ／Ｗ＝ＩＤＤ１＊Ｌ１／Ｗ１であるように設定され得、すなわち、ＶＤＤ＿ＦＢ／（Ｒｕｐ＋Ｒｄｏｗｎ）に等しいＩＦＢでは、ｍ１＝ＩＤＤ１／ＩＦＢである。そのような構成では、増幅器の第１の出力に接続される第１の追加ＭＯＳトランジスタ４１によって第１のサブブロックに供給される電源出力電圧ＶＤＤ１は、増幅器の第１の出力に接続されるゲートも有する調整ループの第１のトランジスタのソースにおける電圧ＶＤＤ＿ＶＦＢにほぼ等しく、すなわち、ＶＤＤ１＝ＶＤＤ＿ＶＦＢである。

【0028】

結果として、第１のサブブロックにその必要とされる電源出力電圧ＶＤＤ１を供給するために、入力基準電圧ＶＲＦおよび可変抵抗器は、第１のサブブロックがその必要とされる電源出力電圧ＶＤＤ１を、それが接続されるＭＯＳトランジスタによって供給されるように構成される。異なる言い方をすると、ＶＲＦおよびＲ_ｕｐ／（Ｒ_ｕｐ＋Ｒ_ｄｏｗｎ）は、
ＶＲＦ＊（Ｒ_ｕｐ＋Ｒ_ｄｏｗｎ）／Ｒ_ｄｏｗｎ＝ＶＤＤ１
であるように設定される。これは、ＶＧ１＝ＶＤＤ１＋ＶＴＨをもたらす。

【0029】

そのような式は、増幅器が理想ではないという設計欠陥に起因する電圧揺動またはオフセット、入力基準電圧ＶＲＦ．．．の変動を考慮しない。そのような欠陥を考慮するために、ＶＤＤ１およびＶＧ１は、トリミングプロセスを行うことによって正確に設定され得る。

【0030】

加えて、各追加トランジスタｉについて、それが供給するサブブロックに接続されるその端子における電圧ＶＤＤｉ、およびそのゲートが接続される増幅器の出力によって供給される電源基準電圧ＶＧｉは、以下の式：ＶＧｉ＝ＶＤＤｉ＋ＶＴＨｉを立証し、ＶＴＨｉはトランジスタの閾値電圧である。第１の追加トランジスタについてここでは上に説明されるように、各追加トランジスタの比率グリッド幅／グリッド長さ（Ｗｉ／Ｌｉ＝ｍｉ＊Ｗ／Ｌ）は、トランジスタのソースから出てそのサブブロックへ向かって流れる所望の電流を有するように設定され得る。

【0031】

全サブブロックにそれらの必要とされる電源出力電圧を供給するために、増幅器は、第１のサブブロック以外の各サブブロックがその必要とされる電源出力電圧（ＶＤＤ２．．．）を、それが接続されるＭＯＳトランジスタによって供給されるように、その出力の各々において異なる電源基準電圧ＶＧ１、ＶＧ２．．．を出力するように構成される。異なる言い方をすると、増幅器は、その出力ｉにおいて、この出力に接続されるｉ番目の追加トランジスタによって供給されるサブブロックがその必要とされる電源出力電圧ＶＤＤｉを供給されることを確実にするＶＧｉ＝ＶＤＤｉ＋ＶＴＨｉであるように、電圧ＶＧｉを出力するように構成される。

【0032】

複数の電源基準電圧を生成するために、電圧オフセットを生成する追加構成要素が、増幅器に含まれ得る。より正確には、増幅器の最終ステージは、少なくとも１つの構成要素であって、その端子の一方における電位が第１の電源基準電圧ＶＧ１に設定されるとき、第２の電源基準電圧ＶＧ２．．．が前記構成要素の他方の端子において生成されるように構成される、少なくとも１つの構成要素を備え得る。

【0033】

そのような構成要素は、例えば、抵抗器、ダイオード、ＭＯＳトランジスタ、スイッチトキャパシタ．．．であってもよい。

【0034】

増幅器のそのようなアーキテクチャの例は、図５に提示される。そのような例では、増幅器アーキテクチャは、ＰＭＯＳトランジスタ差動対に基づく。それは、その出力トランジスタＮＯＵＴのドレインにおいて第１の電源基準電圧ＶＧ１を生成する。抵抗器Ｒｏｆｆｓｅｔは、トランジスタＮＯＵＴと電流源Ｉｒｅｆとの間に挿入される。それは、電圧オフセットＶｏｆｆを生成し、これが、電流源Ｉｒｅｆに接続されるその端子において電圧ＶＧ２＝ＶＧ１＋Ｖｏｆｆをもたらす。

【0035】

そのような例では、そのような増幅器が図３の構成で使用されるとき、第１のサブブロックは、１．２Ｖに等しい第１の電源出力電圧ＶＤＤ１を供給されるべきデジタル回路であり、第２のサブブロックは、１．５Ｖに等しい第２の電源出力電圧ＶＤＤ２を供給されるべきフラッシュメモリである。そのような場合、ＶＧ１とＶＧ２との間に生成されることになるオフセットは、３００ｍＶであり、構成要素は、そこを流れる電流によって分割される３００ｍＶに等しい値に設定される抵抗器である。電流Ｉｒｅｆが１μＡに設定されるとき、抵抗器は、３００ｋオームに設定される。

【0036】

ＶＤＤｉがＶＤＤ１よりも低いとき、負のオフセットが必要とされる。そのような場合、増幅器に追加されるべき構成要素は、増幅器の第１の出力と出力トランジスタＮＯＵＴとの間に挿入され得る。

【0037】

結果として、本発明によるシステムは、１つの増幅器および１つの調整ループのみを用いて、電源投入されるべきシステムのサブブロックによって必要とされるだけの数の電源出力電圧を生成することを可能にする。シリコン面積および電力消費は低減される。１つのみのトリミングプロセスが、すべての電源出力電圧をそれらの必要とされる値へと正確に設定するために必要とされる。

【図1】