特開 2024-110064 半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024110064

(43)【公開日】2024-08-15

(54)【発明の名称】半導体デバイス

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240807BHJP

   H01L 25/07 20060101ALI20240807BHJP

   H01L 27/144 20060101ALI20240807BHJP

【ＦＩ】

H01L27/146 D

H01L25/08 B

H01L27/146 F

H01L27/144 K

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023014410

(22)【出願日】2023-02-02

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】山口 正臣

(72)【発明者】

【氏名】松宮 康夫

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118BA19

4M118CA14

4M118CA40

4M118CB01

4M118CB02

4M118CB14

4M118EA14

4M118FA06

4M118FA27

4M118GA10

4M118HA25

4M118HA31

(57)【要約】

【課題】突出電極を介して相互に接続されたチップの対向部の隙間にアンダーフィル材を充填するときに空洞の発生を抑制する。
【解決手段】半導体デバイスは、互いに対向する第１チップおよび第２チップと、前記第１チップおよび前記第２チップを互いに接続する複数の突出電極と、前記第１チップおよび前記第２チップの対向部の隙間に充填された樹脂と、前記第１チップにおいて前記突出電極が接続される第１面に設けられる凹部と、前記凹部の底、前記第２チップにおける前記凹部の対向部、または、前記底および前記対向部の両方に設けられた金属と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

互いに対向する第１チップおよび第２チップと、
前記第１チップおよび前記第２チップを互いに接続する複数の突出電極と、
前記第１チップおよび前記第２チップの対向部の隙間に充填された樹脂と、
前記第１チップにおいて前記突出電極が接続される第１面に設けられる凹部と、
前記凹部の底、前記第２チップにおける前記凹部の対向部、または、前記底および前記対向部の両方に設けられた金属と、
を有する半導体デバイス。

【請求項2】

前記第１チップに設けられ、入射する電磁波を電気信号に変換する複数の変換部と、
前記第２チップに設けられ、前記複数の変換部の各々に接続される前記突出電極を介して前記第１チップから受信する電気信号を処理する信号処理回路と、
前記第１チップの前記第１面と反対側である第２面に設けられ、前記複数の変換部に共通に接続される共通コンタクト層と、
前記凹部と前記凹部の周囲とに設けられ、前記突出電極を介して前記第２チップから供給される電圧を前記共通コンタクト層に伝達する配線と、を有し、
前記金属は、前記底に設けられて前記共通コンタクト層に接続される前記配線である
請求項１に記載の半導体デバイス。

【請求項3】

前記複数の変換部は、赤外線を電気信号に変換する
請求項２に記載の半導体デバイス。

【請求項4】

前記金属は、Ａｇ、Ａｌ、Ａｕ、Ｃｕ、Ｆｅ、Ｍｇ、Ｎｉ、Ｐｂ、Ｐｔ、Ｓｎ、Ｔｉ、Ｚｎ、Ｉｎ、Ｗの１つまたは複数を含む
請求項１に記載の半導体デバイス。

【請求項5】

前記金属は、前記凹部の底、前記第２チップにおける前記凹部の対向部、または、前記底および前記対向部の両方に設けられたダミー突出電極である
請求項１に記載の半導体デバイス。

【請求項6】

前記ダミー突出電極は、前記底および前記対向部の両方に設けられ、
前記底に設けられる前記ダミー突出電極と、前記対向部に設けられる前記ダミー突出電極とは、相互に接続されている
請求項５に記載の半導体デバイス。

【請求項7】

前記ダミー突出電極は、前記底および前記対向部の両方に設けられ、
前記底に設けられる前記ダミー突出電極と、前記対向部に設けられる前記ダミー突出電極とは、非接触である
請求項５に記載の半導体デバイス。

【請求項8】

前記ダミー突出電極は、ＩｎまたはＩｎの化合物である
請求項５に記載の半導体デバイス。

【請求項9】

前記第１チップは、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体を使用して製造され、
前記第２チップは、Ｓｉ半導体を使用して製造される
請求項１ないし請求項８のいずれか１項に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関する。

【背景技術】

【0002】

フリップチップを基板に実装した半導体デバイスでは、基板とフリップチップとの間にアンダーフィル材を充填することで、基板とフリップチップとの機械的な接続強度が補強される。この種の半導体デバイスでは、基板およびフリップチップの一方または両方に、アンダーフィル材の非充填領域を囲んでアンダーフィル材の毛細管現象による浸入を抑止する溝構造が設けられる（例えば、特許文献１参照）。

【0003】

複数の画素を含む赤外線検出器と信号処理回路素子とをＩｎ等のバンプを介して相互に接続した赤外線検知装置では、画素間に設けられる画素の分離溝に、隣の画素からの赤外線の入射を抑止する反射膜が設けられる（例えば、特許文献２参照）。

【0004】

相互に通信を行う複数のチップが基板に接合される広帯域モジュールでは、チップから突出するＣｕピラーが基板に設けられた溝に挿入されて接合された後、溝の隙間にアンダーフィル材が充填される（例えば、特許文献３参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００３－２４３４４４号公報

【特許文献2】特開２０１７－１３９４１７号公報

【特許文献3】米国特許出願公開第２０２１／０２８８０２５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

アンダーフィル材は、表面張力による毛細管現象を利用して、バンプにより接合された２つのチップの対向部の隙間に充填される。例えば、アンダーフィル材が充填される隙間の表面が、金属膜に比べて毛細管現象の弱いシリコン酸化膜の場合、アンダーフィル材が十分に充填されない場合がある。アンダーフィル材の充填不足によりチップの対向部に空洞が発生すると、バンプによる接合部の歪みのバランスが崩れるおそれがあり、バンプ等に亀裂が発生するおそれがある。また、チップの一方がエピ基板である場合、２つのチップの対向部に空洞があると、チップの接合後にエピ基板のベース基板をバックグラインドにより切削するときのダメージ耐性が低下するおそれがある。

【0007】

１つの側面では、本発明は、突出電極を介して相互に接続されたチップの対向部の隙間にアンダーフィル材を充填するときに空洞の発生を抑制することを目的とする。

【課題を解決するための手段】

【0008】

一つの観点によれば、半導体デバイスは、互いに対向する第１チップおよび第２チップと、前記第１チップおよび前記第２チップを互いに接続する複数の突出電極と、前記第１チップおよび前記第２チップの対向部の隙間に充填された樹脂と、前記第１チップにおいて前記突出電極が接続される第１面に設けられる凹部と、前記凹部の底、前記第２チップにおける前記凹部の対向部、または、前記底および前記対向部の両方に設けられた金属と、を有する。

【発明の効果】

【0009】

突出電極を介して相互に接続されたチップの対向部の隙間にアンダーフィル材を充填するときに空洞の発生を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】一実施形態における半導体デバイスの一例を示す部分断面図である。

【図2】図１の半導体デバイスの一例を示す分解平面図である。

【図3】図１の第１チップ用のエピ基板の製造方法の一例を示す説明図である。

【図4】他の半導体デバイスの一例を示す部分断面図である。

【図5】別の実施形態における半導体デバイスの一例を示す部分断面図である。

【図6】別の実施形態における半導体デバイスの一例を示す部分断面図である。

【図7】別の実施形態における半導体デバイスの一例を示す部分断面図である。

【図8】別の実施形態における半導体デバイスの一例を示す部分断面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施形態が説明される。図中の符号Ｘ、Ｙ、Ｚは、それぞれチップの平面方向Ｘ、平面方向Ｙ、チップの厚み方向Ｚを示す。各図において、平面方向Ｘ、Ｙのサイズおよび厚み方向Ｚのサイズとサイズの比とは、実際のデバイスと異なる場合がある。例えば、膜の厚さは、実際より厚く示されている。

【0012】

図１は、一実施形態における半導体デバイスの一例を示す。図１は、矩形状の半導体デバイス１００の端部の断面を示す。半導体デバイス１００は、化合物半導体を用いた複数の画素１５を有する第１チップ１０と、信号処理回路２１が搭載された第２チップ２０とをバンプ３０ａ、３０ｂを介してハイブリッド接合することで製造される。例えば、バンプ３０ａ、３０ｂの材料は、Ｉｎである。バンプ３０ａ、３０ｂは突出電極の一例である。

【0013】

例えば、半導体デバイス１００は、赤外線を検知する冷却型の赤外線検知装置である。なお、半導体デバイス１００は、紫外線、Ｘ線または可視光等の電磁波を検知する機能を有する第１チップ１０を有してもよい。また、半導体デバイス１００は、例えば、２つのシリコンチップ等をバンプを介してハイブリッド接続したものでもよく、画素を持たなくてもよい。

【0014】

第１チップ１０は、図示しないＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体等の結晶基板上にエピタキシャル成長により順に積層されたコンタクト層１１、活性層１２およびコンタクト層１３を有する。活性層１２およびコンタクト層１３は、画素溝１４により区切られることで、コンタクト層１１側から入射する赤外線を検知し、検知した赤外線の強度を電気信号に変換する画素１５として機能する。

【0015】

画素１５は、入射する電磁波を電気信号に変換する変換部の一例である。コンタクト層１１は、複数の画素１５に共通に接続される共通コンタクト層の一例である。例えば、活性層１２は、ＧａＡｓやＡｌＧａＡｓ等の化合物半導体により形成され、量子井戸構造または量子ドット構造を有し、コンタクト層１１側から入射する赤外線を検知する。

【0016】

矩形状の第１チップ１０は、マトリックス状に配置された複数の画素１５を有する。コンタクト層１１は、全ての画素１５に共通に接続され、例えば、面形状を有する。各画素１５のコンタクト層１３は、電極１６ａを介してバンプ３０ａに接続される。第１チップにおいて、バンプ３０ａが接続される面は、第１面の一例であり、コンタクト層１１が位置する面（第１面の反対側の面）は、第２面の一例である。

【0017】

マトリックス状に設けられた複数の画素１５を含む画素アレイ１５ａの周囲には、コンタクト層１３および活性層１２をエッチングすることにより設けられた溝１７を有する。溝１７は、バンプ３０ｂが接続される第１面に設けられた凹部の一例である。溝１７において、コンタクト層１１側の底１７ａと、溝１７の側壁１７ｂと、溝１７の第２チップ２０側の開口部１７ｃの周囲とには、電極１６ｂが設けられる。電極１６ｂは、バンプ３０ｂに接続される。電極１６ｂは、バンプ３０ｂを介して第２チップ２０から供給される電圧をコンタクト層１１に伝達する配線の一例である。

【0018】

画素溝１４および電極１６ａ、１６ｂの表面（第１面）は、溝１７の底１７ａに設けられた電極１６ｂを除いてＳｉＯ_２膜等の絶縁膜１８により覆われている。特に限定されないが、電極１６ａ、１６ｂは、コンタクト層１３側からＡｕＧｅ／Ｎｉ／Ａｕを順に積層することで形成される。Ａｕ等の金属は、ＳｉＯ_２に比べて表面張力が高く、濡れ性が悪い。

【0019】

ここで、主要な固体材料の融点付近での表面張力γｓ（ｍＮ／ｍ）は、以下の通りである（改訂４版 日本金属学会，２００４ 金属データブックより抜粋）。表面張力γ_Ｓは、温度の減少関数であるため、室温付近では、下記に示す値よりも大きくなる。また、下記に示すように、金属の表面張力は、ＳｉＯ_２の表面張力よりも一桁程度高い値を示すものも多い。このため、金属の表面は、ＳｉＯ_２の表面に比べて濡れ性が悪くなり、接触した液体の接触角が大きくなる。

【0020】

Ｗ： γｓ＝２５００（測定温度３３７７℃）
Ｐｔ： γｓ＝１８００（測定温度１７６９℃）
Ｆｅ： γｓ＝１８７２（測定温度１５３６℃）
Ｎｉ： γｓ＝１７７８（測定温度１４５４℃）
Ｃｕ： γｓ＝１２８５（測定温度１０８３℃）
Ａｕ： γｓ＝１１４０（測定温度１０６３℃）
Ｓｉ： γｓ＝ ８６５（測定温度１４１０℃）
Ａｇ： γｓ＝ ９０３（測定温度９６０．７℃）
Ａｌ： γｓ＝ ９１４（測定温度６６０℃）
Ｉｎ： γｓ＝ ５５６（測定温度１５６６℃）
ＳｉＯ_２：γｓ＝ ２９６（測定温度９２７℃）

【0021】

第２チップ２０は、例えば、シリコン半導体の基板を使用して製造される。第２チップ２０は、信号を処理する信号処理回路２１と、外部電極２２と、バンプ３０ａ、３０ｂにそれぞれ接続される配線２３ａ、２３ｂと、外部電極２２に接続される配線２３ｃとを有する。信号処理回路２１は、実際には、第２チップ２０の表面側（第１チップ１０側）の半導体層に形成されるトランジスタ、配線、ビア等により実現されるが、図１では、簡単化のため、矩形で示される。

【0022】

信号処理回路２１を含む第２チップ２０は、画素１５で検出された赤外線の強度を示す信号をバンプ３０ａを介して読み出す信号読み出し回路ＲＯＩＣ（Read-Out Integrated Circuit）として機能する。第２チップ２０における第１チップ１０側の表面は、バンプ３０ａ、３０ｂおよび外部電極２２の領域を除いてＳｉＯ_２膜等の絶縁膜２４により覆われている。

【0023】

配線２３ａは、図示しないビアおよび配線を介して信号処理回路２１に接続される。信号処理回路２１は、バンプ３０ａおよび配線２３ａを介して第１チップ１０から受ける電気信号（画素信号）を処理する。配線２３ｂは、コンタクト層１１を介して各画素１５に供給するコモン電圧を、バンプ３０ｂを介して電極１６ｂに伝達する。

【0024】

溝１７を設けることにより、電極１６ｂのみにより第１チップ１０の表面（バンプ３０ａ、３０ｂの形成面）からコンタクト層１１にコモン電圧を供給することができる。換言すれば、第２チップ２０から第１チップ１０の裏面側に位置するコンタクト層１１へのコモン電圧の供給経路を簡易な製造プロセスにより形成することができる。

【0025】

配線２３ｃは、例えば、信号処理回路２１による信号処理で得た画像データ等を外部電極２２に伝達する。外部電極２２に伝達された画像データ等は、外部電極２２に接続される図示しないバンプまたはボンディングワイヤ等により、半導体デバイス１００の外部の装置に出力される。なお、図２に示すように、半導体デバイス１００は、複数の外部電極２２を有する。このため、配線２３ｃは、外部電極２２で受信する制御信号等を信号処理回路２１等に伝達するために設けられてもよい。

【0026】

第１チップ１０および第２チップ２０が互いに対向する対向部の隙間には、バンプ３０ａ、３０ｂによる第１チップ１０および第２チップ２０の接合部を補強するためにアンダーフィル材４０が充填されている。例えば、アンダーフィル材４０は、接着剤となる液状の樹脂に硬化剤を混ぜ合わせた有機物であり、熱を加えることで硬化剤との反応が促進されて硬化される。アンダーフィル材４０を硬化させることで、第１チップ１０と第２チップ２０との接合力を高めることができる。この実施形態では、溝１７の底１７ａに設けられる電極１６ｂの表面は、絶縁膜１８を介することなく開口部１７ｃに露出しており、アンダーフィル材４０と直接接触している。

【0027】

電極１６ｂの表面であるＡｕは、ＳｉＯ_２に比べて表面張力が大きく、濡れ性が悪い。このため、第１チップ１０および第２チップ２０の対向部の隙間に充填されるアンダーフィル材４０におけるＡｕの表面での接触角は、ＳｉＯ_２の表面での接触角に比べて大きくなる。したがって、Ａｕが露出する面では、ＳｉＯ_２の表面に比べて毛細管現象の作用が強くなり、電極１６ｂに接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができる。

【0028】

この結果、アンダーフィル材４０が充填されない空洞が溝１７にできることを抑制することができる。溝１７に空洞ができることを抑制できるため、バンプ３０ａ、３０ｂの歪みのバランスが崩れることを抑制することができ、バンプ等に亀裂が発生することを抑制することができる。さらに、図３で説明する半導体デバイス１００の製造工程において、ＩＩＩ－Ｖ族化合物半導体等の結晶基板をバックグラインドにより切削する際に、ダメージ耐性が劣化することを抑制することができる。

【0029】

図２は、図１の半導体デバイス１００の一例を示す。例えば、図２の一点鎖線で示す領域の断面が、図１で示されている。図２では、説明を分かりやすくするために、第１チップ１０および第２チップ２０の各々の表面側（バンプ３０ａ、３０ｂの形成面）が示される。符号Ａ、Ｂ、Ｃ、Ｄは、第１チップ１０と第２チップ２０との接合位置を示す。

【0030】

溝１７は、第１チップ１０の画素アレイ１５ａの周囲に、第１チップ１０の各辺に沿って配置される。画素アレイ１５ａの周囲に複数の溝１７を設けることで、溝１７に対応して設けられる電極１６ｂ（図１）により、第１チップ１０の裏面の全体に設けられるコンタクト層１１にコモン電圧を十分に供給することができる。

【0031】

なお、図１のアンダーフィル材４０は、第１チップ１０と第２チップ２０とをバンプ３０ａ、３０ｂにより接合した状態で、例えば、第１チップ１０の４つの辺のいずれかと、第２チップ２０との間の隙間から充填される。

【0032】

図３は、図１の第１チップ１０用のエピ基板の製造方法の一例を示す。なお、エピ基板は、ウェハの状態で製造されるが、以下では、説明の簡単化のため、図１と同様にチップ状で示される。

【0033】

まず、図３（Ａ）において、ＧａＡｓ基板等のＩＩＩ－Ｖ族化合物半導体等の結晶基板５０上に混合比の異なるＩＩＩ－Ｖ族化合物半導体の結晶をエピタキシャル成長させることによりコンタクト層１１、活性層１２およびコンタクト層１３が順次積層される。次に、コンタクト層１３上にフォトレジストが塗布され、フォトマスクを使用して露光および現像を行うことにより、画素溝１４および溝１７の形成領域に開口部を有する図示しないレジストパターンが形成される。

【0034】

この後、レジストパターンをマスクとして、画素溝１４および溝１７の形成領域のコンタクト層１３および活性層１２が選択的にエッチングされ、画素溝１４および溝１７が形成され、画素溝１４の間に画素１５が形成される。この後、不要となったレジストパターンは除去される。以下では、エッチング用のレジストパターンを形成するためのフォトレジストの塗布、露光および現像は、フォトリソグラフィ手法と称される。

【0035】

次に、コンタクト層１３、画素溝１４および溝１７上に金属膜が蒸着またはスパッタリングされる。次に、フォトリソグラフィ手法を使用して、画素溝１４と、溝１７に最も近い画素溝１４と溝１７との間の領域１９とに開口部を有する図示しないレジストパターンが形成される。この後、レジストパターンを使用して、金属膜が選択的にエッチングされ、電極１６ａ、１６ｂが形成され、レジストパターンが除去される。

【0036】

次に、電極１６ａ、１６ｂおよび画素溝１４を覆ってＳｉＯ_２膜等の絶縁膜１８が形成される。次に、フォトリソグラフィ手法を使用して、領域１９に開口部を有する図示しないレジストパターンが形成される。この後、レジストパターンを使用して、領域１９に位置する絶縁膜１８が選択的にエッチングされ、レジストパターンが除去される。図３（Ａ）の断面形状が形成される。

【0037】

次に、図３（Ｂ）において、フォトリソグラフィ手法を使用して、溝１７に開口部を有する図示しないレジストパターンが形成される。この後、レジストパターンを使用して、底１７ａに位置する絶縁膜１８が選択的にエッチングされ、溝１７の底１７ａから電極１６ｂが露出される。そして、レジストパターンが除去されることで、図３（Ｂ）に示すエピ基板が完成する。以下では、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０を含む第１チップ１０の構造は、第１チップ１０とも称される。

【0038】

エピ基板が完成した後、図１に示したバンプ３０ａ、３０ｂのうち、第１チップ１０側のバンプ３０ａ、３０ｂが第１チップ１０上に形成されることで、第２チップ２０（図１）に接合する前の結晶基板５０付きの第１チップ１０が完成する。第２チップ２０には、予めバンプ３０ａ、３０ｂが形成される。

【0039】

次に、第１チップ１０のバンプ３０ａ、３０ｂと第２チップ２０のバンプ３０ａ、３０ｂとが相互に接合される。次に、第１チップ１０および第２チップ２０の対向部の隙間からアンダーフィル材４０（図１）が注入される。注入されたアンダーフィル材４０は、毛細管現象により、第１チップ１０および第２チップ２０の対向部の隙間に侵入していく。その後、アンダーフィル材４０は、アニール処理等により硬化される。

【0040】

この後、結晶基板５０がバックグラインドとウェットエッチングとにより除去されることで、図１に示した半導体デバイス１００が完成する。結晶基板５０を除去してコンタクト層１１を第１チップ１０の裏面に露出させることで、コンタクト層１１側から入射される赤外線の受光感度を向上することができる。

【0041】

図４は、他の半導体デバイスの一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図４に示す半導体デバイス１０２は、溝１７の底１７ａにおける電極１６ｂが絶縁膜１８で覆われていることを除き、図１の半導体デバイス１００と同様の構造を有する。

【0042】

溝１７の底１７ａにおける電極１６ｂが絶縁膜１８で覆われている場合、間隙が大きい溝１７の開口部１７ｃにおいて、底１７ａに設けられる絶縁膜１８により、濡れ性が良くなる。このため、底１７ａでの絶縁膜１８の接触角は、電極１６ｂの表面（Ａｕ）での接触角に比べて小さくなり、第１チップ１０および第２チップ２０の対向部の隙間へのアンダーフィル材４０の充填時に、毛細管現象の作用が弱くなる。これにより、アンダーフィル材４０は、溝１７に入り込みにくくなり、アンダーフィル材４０が充填されない空洞が開口部１７ｃに発生する場合がある。

【0043】

アンダーフィル材４０の熱膨張率は、Ｓｉ半導体、ＩＩＩ－Ｖ族化合物半導体およびエピ基板の熱膨張率より１０倍程度大きい。このため、熱処理により硬化したアンダーフィル材４０は、常温状態で歪を帯びた状態となる。

【0044】

開口部１７ｃに空洞ができた場合、空洞がある位置と空洞がない位置とでバンプ３０ａ、３０ｂの歪みのバランスが崩れるおそれがあり、歪みが大きい位置のバンプ３０ａ、３０ｂ等に亀裂が発生するおそれがある。また、半導体デバイス１０２の製造工程において、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０をバックグラインドにより切削する際に、ダメージ耐性が劣化するおそれがある。

【0045】

以上、この実施形態では、第１チップ１０の溝１７の底１７ａに位置する絶縁膜１８を除去して電極１６ｂを開口部１７ｃに露出させた。これにより、溝１７に浸入するアンダーフィル材４０の毛細管現象の作用を強くすることができ、電極１６ｂに接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができる。

【0046】

この結果、アンダーフィル材４０が充填されない空洞が溝１７にできることを抑制することができ、バンプ３０ａ、３０ｂ等に亀裂が発生することを抑制することができる。また、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０のバックグラインド時のダメージ耐性の劣化を抑制することができる。したがって、半導体デバイス１００および半導体デバイス１００が搭載されるシステムの信頼性を向上することができる。

【0047】

図５は、別の実施形態における半導体デバイスの一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図５に示す半導体デバイス１００Ａは、図１の半導体デバイス１００と同様に、赤外線を検知する冷却型の赤外線検知装置である。半導体デバイス１００Ａの全体構成は、図２と同様である。

【0048】

なお、半導体デバイス１００Ａは、紫外線、Ｘ線または可視光等の電磁波を検知する機能を有する第１チップ１０を有してもよい。また、半導体デバイス１００Ａは、例えば、２つのシリコンチップ等をバンプを介してハイブリッド接続したものでもよく、画素を持たなくてもよい。

【0049】

半導体デバイス１００Ａは、溝１７の底１７ａにおける電極１６ｂが絶縁膜１８で覆われている。また、半導体デバイス１００Ａは、第２チップ２０の表面の絶縁膜２４上において溝１７の対向部にＡｕ等の金属膜２５が設けられている。半導体デバイス１００Ａのその他の構造は、図１の半導体デバイス１００の構造と同様である。金属膜２５は、例えば、第２チップ２０の表面にＡｕ等を蒸着またはスパッタリングした後、金属膜２５の形成領域のみにレジストパターンを形成し、Ａｕ膜を選択的にエッチングすることで形成される。

【0050】

溝１７の対向部に金属膜２５を設けることで、溝１７の底１７ａに電極１６ｂを露出する場合と同様に、毛細管現象の作用を強くすることができる。したがって、金属膜２５に接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができ、アンダーフィル材４０が充填されない空洞が溝１７にできることを抑制することができる。この結果、バンプ３０ａ、３０ｂ等に亀裂が発生することを抑制することができ、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０（図３）のバックグラインド時にダメージ耐性が劣化することを抑制することができる。したがって、半導体デバイス１００Ａおよび半導体デバイス１００Ａが搭載されるシステムの信頼性を向上することができる。

【0051】

なお、金属膜２５は、Ａｕより表面張力が大きいＣｕ、Ｐｔ、Ｗ等にすることで、毛細管現象の作用をより強くすることができ、空洞が溝１７にできることをさらに抑制することができる。例えば、金属膜２５は、Ａｇ、Ａｌ、Ａｕ、Ｃｕ、Ｆｅ、Ｍｇ、Ｎｉ、Ｐｂ、Ｐｔ、Ｓｎ、Ｔｉ、Ｚｎ、Ｉｎ、Ｗの１つまたは複数を含んでもよい。

【0052】

この実施形態においても、上述した実施形態と同様の効果を得ることができる。なお、図５では、金属膜２５が第２チップ２０の表面の絶縁膜２４上において溝１７の対向部に設けられる例が示されるが、金属膜２５は、溝１７の底１７ａに位置する絶縁膜１８上に設けられてもよい。あるいは、金属膜２５は、第２チップ２０の表面の溝１７の対向部と溝１７の底１７ａとの両方に設けられてもよい。

【0053】

図６は、別の実施形態における半導体デバイスの一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図６に示す半導体デバイス１００Ｂは、図１の半導体デバイス１００と同様に、赤外線を検知する冷却型の赤外線検知装置である。半導体デバイス１００Ｂの全体構成は、図２と同様である。

【0054】

なお、半導体デバイス１００Ｂは、紫外線、Ｘ線または可視光等の電磁波を検知する機能を有する第１チップ１０を有してもよい。また、半導体デバイス１００Ｂは、例えば、２つのシリコンチップ等をバンプを介してハイブリッド接続したものでもよく、画素を持たなくてもよい。

【0055】

半導体デバイス１００Ｂは、第２チップ２０の表面の絶縁膜２４上において溝１７の対向部にＡｕ等の金属膜２５が設けられることを除き、図１の半導体デバイス１００と同様の構造を有する。金属膜２５の形成方法は、図５で説明した形成方法と同様である。なお、金属膜２５は、Ａｕより表面張力が大きいＣｕ、Ｐｔ、Ｗ等でもよい。

【0056】

この実施形態では、溝１７の底１７ａに電極１６ｂを露出させることに加えて、第２チップ２０の表面の絶縁膜２４上において溝１７の対向部に金属膜２５を形成することで、毛細管現象の作用をさらに強くすることができる。したがって、電極１６ｂおよび金属膜２５にそれぞれ接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができ、アンダーフィル材４０が充填されない空洞が溝１７にできることを抑制することができる。

【0057】

この結果、バンプ３０ａ、３０ｂ等に亀裂が発生することを抑制することができ、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０（図３）のバックグラインド時にダメージ耐性が劣化することを抑制することができる。したがって、半導体デバイス１００Ｂおよび半導体デバイス１００Ｂが搭載されるシステムの信頼性を向上することができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

【0058】

図７は、別の実施形態における半導体デバイスの一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図７に示す半導体デバイス１００Ｃは、図１の半導体デバイス１００と同様に、赤外線を検知する冷却型の赤外線検知装置である。半導体デバイス１００Ｃの全体構成は、図２と同様である。

【0059】

なお、半導体デバイス１００Ｃは、紫外線、Ｘ線または可視光等の電磁波を検知する機能を有する第１チップ１０を有してもよい。また、半導体デバイス１００Ｃは、例えば、２つのシリコンチップ等をバンプを介してハイブリッド接続したものでもよく、画素を持たなくてもよい。

【0060】

半導体デバイス１００Ｃは、第１チップ１０における溝１７の底１７ａと、第２チップ２０の表面における溝１７の対向部とのそれぞれに複数のダミーバンプ６０が設けられている。例えば、ダミーバンプ６０の材料は、ＩｎまたはＩｎの化合物である。ダミーバンプ６０は、ダミー突出電極の一例である。

【0061】

各ダミーバンプ６０は、底１７ａに設けられるＳｉＯ_２膜等の絶縁膜１８、または、第２チップ２０の表面に設けられる絶縁膜２４に接続される。底１７ａは、絶縁膜１８で覆われているため、電極１６ｂがダミーバンプ６０と電気的に接続されることはない。半導体デバイス１００Ｃのその他の構造は、図１の半導体デバイス１００の構造と同様である。

【0062】

図７に示す例では、第１チップ１０側のダミーバンプ６０と第２チップ２０側のダミーバンプ６０とは互いに接合される。なお、第１チップ１０側と第２チップ２０側とにそれぞれ設けられるダミーバンプ６０の数は、２個に限定されず、１個でもよく、３個以上でもよい。

【0063】

溝１７と、第２チップ２０における溝１７の対向部にダミーバンプ６０をそれぞれ設けることで、溝１７の開口部１７ｃに存在する隙間を小さくすることができ、毛細管現象の作用をさらに強くすることができる。したがって、ダミーバンプ６０に接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができ、アンダーフィル材４０が充填されない空洞が溝１７にできることを抑制することができる。この結果、バンプ３０ａ、３０ｂ等に亀裂が発生することを抑制することができ、ＩＩＩ－Ｖ族化合物半導体等の結晶基板５０（図３）のバックグラインド時のダメージ耐性の劣化とを抑制することができる。したがって、半導体デバイス１００Ｃおよび半導体デバイス１００Ｃが搭載されるシステムの信頼性を向上することができる。

【0064】

なお、ダミーバンプ６０の材料は、Ｉｎより表面張力が大きいＡｕ、Ｃｕ、Ｎｉ等でもよい。表面張力が大きいほど、毛細管現象の作用を強くして、アンダーフィル材４０を溝１７の内部に入りやすくすることができる。この実施形態においても、上述した実施形態と同様の効果を得ることができる。

【0065】

さらに、この実施形態では、ダミーバンプ６０により、溝１７の開口部１７ｃに存在する隙間を小さくできるため、毛細管現象の作用をさらに強くすることができ、アンダーフィル材４０を溝１７の内部にさらに入りやすくすることができる。また、第１チップ１０と第２チップ２０とをダミーバンプ６０で相互に接続することで、ダミーバンプ６０を設けない場合に比べて半導体デバイス１００Ｃの強度を高くすることができる。

【0066】

図８は、別の実施形態における半導体デバイスの一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。図８に示す半導体デバイス１００Ｄは、図１の半導体デバイス１００と同様に、赤外線を検知する冷却型の赤外線検知装置である。半導体デバイス１００Ｄの全体構成は、図２と同様である。

【0067】

なお、半導体デバイス１００Ｃは、紫外線、Ｘ線または可視光等の電磁波を検知する機能を有する第１チップ１０を有してもよい。また、半導体デバイス１００Ｃは、例えば、２つのシリコンチップ等をバンプを介してハイブリッド接続したものでもよく、画素を持たなくてもよい。

【0068】

半導体デバイス１００Ｄは、第１チップ１０における溝１７の底１７ａと、第２チップ２０の表面における溝１７の対向部とのそれぞれに複数のダミーバンプ７０が設けられている。例えば、ダミーバンプ７０の材料は、ＩｎまたはＩｎの化合物である。ダミーバンプ７０は、ダミー突出電極の一例である。

【0069】

各ダミーバンプ７０は、底１７ａに設けられるＳｉＯ_２膜等の絶縁膜１８、または、第２チップ２０の表面に設けられる絶縁膜２４に接続される。底１７ａは、絶縁膜１８で覆われているため、電極１６ｂがダミーバンプ６０と電気的に接続されることはない。半導体デバイス１００Ｄのその他の構造は、図１の半導体デバイス１００の構造と同様である。

【0070】

図８に示す例では、第１チップ１０側のダミーバンプ７０と第２チップ２０側のダミーバンプ７０とは接合されず、非接触である。なお、第１チップ１０側と第２チップ２０側とにそれぞれ設けられるダミーバンプ７０の数は、２個に限定されず、１個でもよく、３個以上でもよい。

【0071】

第１チップ１０側のダミーバンプ７０と第２チップ２０側のダミーバンプ７０とを接合されないように離れて配置することで、ダミーバンプ７０の表面積を図７のダミーバンプ６０の表面積に比べて大きくすることが可能になる。溝１７の開口部１７ｃでのダミーバンプ７０の表面積を大きくすることで、図７に比べて、毛細管現象の作用を強くすることができ、ダミーバンプ７０に接触したアンダーフィル材４０を溝１７の内部に入りやすくすることができる。

【0072】

なお、ダミーバンプ７０は、第１チップ１０側または第２チップ２０側のいずれかに設けられても、毛細管現象の作用を強くすることができる。また、ダミーバンプ７０の代わりにバンプ３０ａ、３０ｂと同じ大きさのダミーバンプが、溝１７の底１７ａおよび第２チップ２０における溝１７の対向部に設けられてもよい。この場合、バンプ３０ａ、３０ｂの製造工程と一緒にダミーバンプを形成することができ、半導体デバイス１００Ｄの製造コストを低減することができる。したがって、半導体デバイス１００Ｄおよび半導体デバイス１００Ｄが搭載されるシステムの信頼性を向上することができる。

【0073】

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーバンプ７０により、溝１７の開口部１７ｃに存在する隙間を小さくするとともに、ダミーバンプ７０の表面積を、図７のダミーバンプ６０の表面積より大きくできる。このため、図７に比べて、毛細管現象の作用をさらに強くすることができ、アンダーフィル材４０を溝１７の内部にさらに入りやすくすることができる。

【0074】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0075】

１０ 第１チップ
１１ コンタクト層
１２ 活性層
１３ コンタクト層
１４ 画素溝
１５ 画素
１５ａ 画素アレイ
１６ａ、１６ｂ 電極
１７ 溝
１７ａ 底
１７ｂ 側壁
１７ｃ 開口部
１８ 絶縁膜
１９ 領域
２０ 第２チップ
２１ 信号処理回路
２２ 外部電極
２３ａ、２３ｂ、２３ｃ 配線
２４ 絶縁膜
３０ａ、３０ｂ バンプ
４０ アンダーフィル材
５０ 結晶基板
６０ ダミーバンプ
７０ ダミーバンプ
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体デバイス
１０２ 半導体デバイス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】