▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024110393
(43)【公開日】2024-08-15
(54)【発明の名称】複合電子部品
(51)【国際特許分類】
H01G 4/30 20060101AFI20240807BHJP
H01G 4/228 20060101ALI20240807BHJP
H01G 2/06 20060101ALI20240807BHJP
【ＦＩ】
H01G4/30 201F
H01G4/228 A
H01G2/06 Z
H01G4/30 513
H01G4/30 201H
H01G4/228 W
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023206092
(22)【出願日】2023-12-06
(31)【優先権主張番号】10-2023-0014098
(32)【優先日】2023-02-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ジュン、ジェオン ピル
(72)【発明者】
【氏名】ソン、スー ホワン
(72)【発明者】
【氏名】アン、ヨウン ギュ
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AC09
5E001AE01
5E001AE02
5E001AE03
5E001AF01
5E082AA02
5E082AB03
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG26
5E082FG46
5E082GG01
5E082GG10
5E082GG11
5E082GG28
5E082GG30
5E082JJ03
5E082JJ12
5E082JJ23
(57)【要約】 （修正有）
【課題】実装安定性に優れた複合電子部品を提供する。
【解決手段】複合電子部品は、内部電極１２１、１２２と内部電極各々に接続される外部電極１３０、１４０を含む略立方体のセラミックキャパシタの本体１１０と、本体の実装面側に配置され、外部電極とそれぞれ連結されるインターポーザ２００、３００を含む。インターポーザは、本体に隣接した接続部Ｃ１、Ｃ２及び接続部の下部に配置される実装部Ｍ１、Ｍ２、接続部を貫通する接続ビア及２３１、３３１び実装部を貫通する実装ビア２３２、３３２を含み、接続ビアと実装ビアは、本体の厚さ方向を基準として互いに重ならないように配置されている。
【選択図】図３
【解決手段】複合電子部品は、内部電極１２１、１２２と内部電極各々に接続される外部電極１３０、１４０を含む略立方体のセラミックキャパシタの本体１１０と、本体の実装面側に配置され、外部電極とそれぞれ連結されるインターポーザ２００、３００を含む。インターポーザは、本体に隣接した接続部Ｃ１、Ｃ２及び接続部の下部に配置される実装部Ｍ１、Ｍ２、接続部を貫通する接続ビア及２３１、３３１び実装部を貫通する実装ビア２３２、３３２を含み、接続ビアと実装ビアは、本体の厚さ方向を基準として互いに重ならないように配置されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
誘電体層及び前記誘電体層を挟んで交互に配置される第１内部電極及び第２内部電極を含み、第１方向に対向する第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に対向する第３面及び第４面、前記第１面から前記第４面と連結され、第３方向に対向する第５面及び第６面を含む本体と、前記第３面及び前記第４面にそれぞれ配置されて前記第１内部電極及び前記第２内部電極とそれぞれ連結される第１外部電極及び第２外部電極を含む積層セラミックキャパシタと、
前記本体の第１面側に配置され、前記第１外部電極と連結される第１インターポーザと、
前記本体の第１面側に配置され、前記第２外部電極と連結される第２インターポーザと、を含み、
前記第１インターポーザは、前記積層セラミックキャパシタに隣接した第１接続部及び前記第１接続部の下部に配置される第１実装部、前記第１接続部を貫通する第１接続ビア及び前記第１実装部を貫通する第１実装ビアを含み、
前記第２インターポーザは、前記積層セラミックキャパシタに隣接した第２接続部及び前記第２接続部の下部に配置される第２実装部、前記第２接続部を貫通する第２接続ビア及び前記第２実装部を貫通する第２実装ビアを含み、
前記第１接続ビアと第１実装ビアは、前記第１方向を基準として互いに重ならないように配置され、
前記第２接続ビアと第２実装ビアは、前記第１方向を基準として互いに重ならないように配置される、複合電子部品。
前記本体の第１面側に配置され、前記第１外部電極と連結される第１インターポーザと、
前記本体の第１面側に配置され、前記第２外部電極と連結される第２インターポーザと、を含み、
前記第１インターポーザは、前記積層セラミックキャパシタに隣接した第１接続部及び前記第１接続部の下部に配置される第１実装部、前記第１接続部を貫通する第１接続ビア及び前記第１実装部を貫通する第１実装ビアを含み、
前記第２インターポーザは、前記積層セラミックキャパシタに隣接した第２接続部及び前記第２接続部の下部に配置される第２実装部、前記第２接続部を貫通する第２接続ビア及び前記第２実装部を貫通する第２実装ビアを含み、
前記第１接続ビアと第１実装ビアは、前記第１方向を基準として互いに重ならないように配置され、
前記第２接続ビアと第２実装ビアは、前記第１方向を基準として互いに重ならないように配置される、複合電子部品。
【請求項2】
前記第１接続部は、第１接続基板及び前記第１接続基板の上部に配置されて前記第１外部電極と連結される第１接続電極を含み、前記第１実装部は、第１実装基板及び前記第１実装基板の下部に配置される第１実装電極を含み、
前記第２接続部は、第２接続基板及び前記第２接続基板の上部に配置されて前記第２外部電極と連結される第２接続電極を含み、前記第２実装部は、第２実装基板及び前記第２実装基板の下部に配置される第２実装電極を含む、請求項１に記載の複合電子部品。
前記第２接続部は、第２接続基板及び前記第２接続基板の上部に配置されて前記第２外部電極と連結される第２接続電極を含み、前記第２実装部は、第２実装基板及び前記第２実装基板の下部に配置される第２実装電極を含む、請求項１に記載の複合電子部品。
【請求項3】
前記第１接続ビアは、前記第１接続部を前記第１方向に貫通し、
前記第２接続ビアは、前記第２接続部を前記第１方向に貫通する、請求項１または２に記載の複合電子部品。
前記第２接続ビアは、前記第２接続部を前記第１方向に貫通する、請求項１または２に記載の複合電子部品。
【請求項4】
前記第１接続ビアは前記第１実装部を貫通せず、前記第１実装ビアは前記第１接続部を貫通せず、
前記第２接続ビアは前記第２実装部を貫通せず、前記第２実装ビアは前記第２接続部を貫通しない、請求項１または２に記載の複合電子部品。
前記第２接続ビアは前記第２実装部を貫通せず、前記第２実装ビアは前記第２接続部を貫通しない、請求項１または２に記載の複合電子部品。
【請求項5】
前記第１接続ビアと前記第１実装ビアは、前記第２方向に互いに異なる位置に配置され、
前記第２接続ビアと前記第２実装ビアは、前記第２方向に互いに異なる位置に配置される、請求項１または２に記載の複合電子部品。
前記第２接続ビアと前記第２実装ビアは、前記第２方向に互いに異なる位置に配置される、請求項１または２に記載の複合電子部品。
【請求項6】
前記第１接続ビアと前記第１実装ビアは、前記第３方向に互いに異なる位置に配置され、
前記第２接続ビアと前記第２実装ビアは、前記第３方向に互いに異なる位置に配置される、請求項１または２に記載の複合電子部品。
前記第２接続ビアと前記第２実装ビアは、前記第３方向に互いに異なる位置に配置される、請求項１または２に記載の複合電子部品。
【請求項7】
前記第１外部電極と前記第１接続電極とを連結する第１導電性接合剤、及び前記第２外部電極と前記第２接続電極とを連結する第２導電性接合剤を含む、請求項２に記載の複合電子部品。
【請求項8】
前記第１接続ビアの内部のうち少なくとも一部は、前記第１導電性接合剤で充填され、
前記第２接続ビアの内部のうち少なくとも一部は、前記第２導電性接合剤で充填される、請求項７に記載の複合電子部品。
前記第２接続ビアの内部のうち少なくとも一部は、前記第２導電性接合剤で充填される、請求項７に記載の複合電子部品。
【請求項9】
前記第１インターポーザは、前記第１インターポーザの一側面に配置され、前記第１接続電極と前記第１実装電極とを連結する第１連結電極を含み、
前記第２インターポーザは、前記第２インターポーザの一側面に配置され、前記第２接続電極と前記第２実装電極とを連結する第２連結電極を含む、請求項２、７または８のいずれか一項に記載の複合電子部品。
前記第２インターポーザは、前記第２インターポーザの一側面に配置され、前記第２接続電極と前記第２実装電極とを連結する第２連結電極を含む、請求項２、７または８のいずれか一項に記載の複合電子部品。
【請求項10】
前記第１インターポーザは、前記第１接続部と前記第１実装部との間に配置される第１中間電極を含み、
前記第２インターポーザは、前記第２接続部と前記第２実装部との間に配置される第２中間電極を含む、請求項１または２に記載の複合電子部品。
前記第２インターポーザは、前記第２接続部と前記第２実装部との間に配置される第２中間電極を含む、請求項１または２に記載の複合電子部品。
【請求項11】
前記第１接続ビア、前記第１実装ビア、前記第２接続ビア及び前記第２実装ビアのうち一つ以上の内壁にはビア電極が配置される、請求項１または２に記載の複合電子部品。
【請求項12】
前記第１インターポーザは、前記第２方向に対向する内側面及び外側面を含み、
前記第１インターポーザの前記第１方向及び前記第２方向の断面において、前記第１接続ビアは、前記第１接続部の前記第２方向の中央を基準として前記外側面に向かって偏って配置され、前記第１実装ビアは、前記第１実装部の前記第２方向の中央を基準として前記内側面に向かって偏って配置される、請求項１または２に記載の複合電子部品。
前記第１インターポーザの前記第１方向及び前記第２方向の断面において、前記第１接続ビアは、前記第１接続部の前記第２方向の中央を基準として前記外側面に向かって偏って配置され、前記第１実装ビアは、前記第１実装部の前記第２方向の中央を基準として前記内側面に向かって偏って配置される、請求項１または２に記載の複合電子部品。
【請求項13】
前記外側面から前記第１接続ビアの内壁までの前記第２方向への距離は０．１５ｍｍ以内であり、
前記内側面から前記第１実装ビアの内壁までの前記第２方向への距離は０．１５ｍｍ以内である、請求項１２に記載の複合電子部品。
前記内側面から前記第１実装ビアの内壁までの前記第２方向への距離は０．１５ｍｍ以内である、請求項１２に記載の複合電子部品。
【請求項14】
誘電体層及び前記誘電体層を挟んで交互に配置される第１内部電極及び第２内部電極を含み、第１方向に対向する第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に対向する第３面及び第４面、前記第１面から前記第４面と連結され、第３方向に対向する第５面及び第６面を含む本体と、前記第３面及び前記第４面にそれぞれ配置される第１外部電極及び第２外部電極を含む積層セラミックキャパシタと、
前記本体の第１面側に配置され、第１導電性接合剤を介して前記第１外部電極と連結される第１インターポーザと、
前記本体の第１面側に配置され、第２導電性接合剤を介して前記第２外部電極と連結される第２インターポーザと、を含み、
前記第１インターポーザは、前記積層セラミックキャパシタに隣接した上部に配置された第１接続ビア及び前記第１インターポーザの下部に配置された第１実装ビアを含み、
前記第２インターポーザは、前記積層セラミックキャパシタに隣接した上部に配置された第２接続ビア及び前記第２インターポーザの下部に配置された第２実装ビアを含み、
前記第１接続ビアの少なくとも一部は前記第１導電性接合剤で充填され、且つ前記第１実装ビアは前記第１導電性接合剤で充填されず、
前記第２接続ビアの少なくとも一部は前記第２導電性接合剤で充填され、且つ前記第２実装ビアは前記第２導電性接合剤で充填されない、複合電子部品。
前記本体の第１面側に配置され、第１導電性接合剤を介して前記第１外部電極と連結される第１インターポーザと、
前記本体の第１面側に配置され、第２導電性接合剤を介して前記第２外部電極と連結される第２インターポーザと、を含み、
前記第１インターポーザは、前記積層セラミックキャパシタに隣接した上部に配置された第１接続ビア及び前記第１インターポーザの下部に配置された第１実装ビアを含み、
前記第２インターポーザは、前記積層セラミックキャパシタに隣接した上部に配置された第２接続ビア及び前記第２インターポーザの下部に配置された第２実装ビアを含み、
前記第１接続ビアの少なくとも一部は前記第１導電性接合剤で充填され、且つ前記第１実装ビアは前記第１導電性接合剤で充填されず、
前記第２接続ビアの少なくとも一部は前記第２導電性接合剤で充填され、且つ前記第２実装ビアは前記第２導電性接合剤で充填されない、複合電子部品。
【請求項15】
前記第１インターポーザは、第１基板、前記第１基板の上部に配置されて前記第１外部電極と連結される第１接続電極及び前記第１基板の下部に配置される第１実装電極を含み、前記第１基板の内部に配置されて前記第１接続ビア及び第１実装ビアと連結される第１中間電極を含み、
前記第２インターポーザは、第２基板、前記第２基板の上部に配置されて前記第２外部電極と連結される第２接続電極及び前記第２基板の下部に配置される第２実装電極を含み、前記第２基板の内部に配置されて前記第２接続ビア及び第２実装ビアと連結される第２中間電極を含む、請求項１４に記載の複合電子部品。
前記第２インターポーザは、第２基板、前記第２基板の上部に配置されて前記第２外部電極と連結される第２接続電極及び前記第２基板の下部に配置される第２実装電極を含み、前記第２基板の内部に配置されて前記第２接続ビア及び第２実装ビアと連結される第２中間電極を含む、請求項１４に記載の複合電子部品。
【請求項16】
前記第１導電性接合剤は、前記第１接続ビアの内壁及び前記第１中間電極によって規定される空間に充填され、
前記第２導電性接合剤は、前記第２接続ビアの内壁及び前記第２中間電極によって規定される空間に充填される、請求項１５に記載の複合電子部品。
前記第２導電性接合剤は、前記第２接続ビアの内壁及び前記第２中間電極によって規定される空間に充填される、請求項１５に記載の複合電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は複合電子部品に関する。
【背景技術】
【0002】
積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン、及び携帯電話などの様々な電子製品のプリント回路基板に装着され、電気を充電又は放電させる役割を果たすチップ型のコンデンサである。
【0003】
このような積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、様々な電子装置の部品として使用されることができる。コンピュータ、モバイル機器など各種電子機器が小型化、高出力化するにつれて、積層セラミックキャパシタに対する小型化及び高容量化への要求が増大している。
【0004】
積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されるとき、上記内部電極の間に圧電現象が発生して振動が現れることがある。
【0005】
このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装されたプリント回路基板に伝達され、振動音を発生させる。上記振動音は、人に不快感を与える２０～２０，０００Ｈｚ領域の可聴周波数に該当することができ、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と呼ぶ。
【0006】
上記アコースティックノイズは、最近、電子機器が、高い電圧及びその電圧の変化が大きい環境で使用されることにより、ユーザが十分に認識し得るレベルで現れ、これに伴ってアコースティックノイズが低減された新規の製品に対する需要が引き続き発生している実情である。
【0007】
アコースティックノイズを低減するために、積層セラミックキャパシタがプリント回路基板に実装される側にインターポーザを配置する方案を考えることができ、上記積層セラミックキャパシタとインターポーザを物理的及び／又は電気的に連結するための方法の一つとして、インターポーザを貫通するビアを設置する場合がある。但し、インターポーザを貫通するビアが積層セラミックキャパシタとインターポーザとを連結させる導電性接合剤でぎっしり充填される場合、インターポーザとプリント回路基板とを連結させる導電性実装剤が上記ビアに充填されることができず、実装安定性が低下するという問題が発生することがある。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明のいくつかの目的の一つは、実装安定性に優れた複合電子部品を提供することである。
【0009】
但し、本発明の目的は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【課題を解決するための手段】
【0010】
本発明の一実施形態は、誘電体層及び上記誘電体層を挟んで交互に配置される第１及び第２内部電極を含み、第１方向に対向する第１面及び第２面、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面、上記第１面～第４面と連結され、第３方向に対向する第５面及び第６面を含む本体と、上記第３面及び第４面にそれぞれ配置されて上記第１及び第２内部電極とそれぞれ連結される第１及び第２外部電極を含む積層セラミックキャパシタ、上記本体の第１面側に配置され、上記第１外部電極と連結される第１インターポーザ及び上記本体の第１面側に配置され、上記第２外部電極と連結される第２インターポーザを含み、上記第１インターポーザは、上記積層セラミックキャパシタに隣接した第１接続部及び上記第１接続部の下部に配置される第１実装部、上記第１接続部を貫通する第１接続ビア及び上記第１実装部を貫通する第１実装ビアを含み、上記第２インターポーザは、上記積層セラミックキャパシタに隣接した第２接続部及び上記第２接続部の下部に配置される第２実装部、上記第２接続部を貫通する第２接続ビア及び上記第２実装部を貫通する第２実装ビアを含み、上記第１接続ビアと第１実装ビアは、上記第１方向を基準として互いに重ならないように配置され、上記第２接続ビアと第２実装ビアは、上記第１方向を基準として互いに重ならないように配置される複合電子部品を提供する。
【0011】
本発明の一実施形態は、誘電体層及び上記誘電体層を挟んで交互に配置される第１及び第２内部電極を含み、第１方向に対向する第１面及び第２面、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面、上記第１面～第４面と連結され、第３方向に対向する第５面及び第６面を含む本体と、上記第３面及び第４面にそれぞれ配置される第１及び第２外部電極を含む積層セラミックキャパシタ、上記本体の第１面側に配置され、第１導電性接合剤を介して上記第１外部電極と連結される第１インターポーザ及び上記本体の第１面側に配置され、第２導電性接合剤を介して上記第２外部電極と連結される第２インターポーザを含み、上記第１インターポーザは、上記積層セラミックキャパシタに隣接した上部に配置された第１接続ビア及び上記第１インターポーザの下部に配置された第１実装ビアを含み、上記第２インターポーザは、上記積層セラミックキャパシタに隣接した上部に配置された第２接続ビア及び上記第２インターポーザの下部に配置された第２実装ビアを含み、上記第１接続ビアの少なくとも一部は上記第１導電性接合剤で充填され、且つ上記第１実装ビアは上記第１導電性接合剤で充填されず、上記第２接続ビアの少なくとも一部は上記第２導電性接合剤で充填され、且つ上記第２実装ビアは上記第２導電性接合剤で充填されない複合電子部品を提供する。
【発明の効果】
【0012】
本発明の様々な効果の一つとして、実装安定性に優れた複合電子部品を提供することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の第１実施形態による複合電子部品を概略的に示す斜視図である。
【図2】本発明の第１実施形態による複合電子部品の積層セラミックキャパシタを概略的に示す斜視図である。
【図4】本発明の第１実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す断面図である。
【図6a】本発明の第１実施形態による複合電子部品の接続ビアと実装ビアが配置された形態を概略的に示す斜視図である。
【図6b】本発明の第１実施形態による複合電子部品の接続ビアと実装ビアが配置された形態を概略的に示す斜視図である。
【図7】第１実施形態の変形形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【図8】本発明の第２実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【図9】本発明の第３実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【図10】本発明の第４実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【図11】第４実施形態による複合電子部品の第１基板を概略的に示す斜視図である。
【発明を実施するための形態】
【0014】
以下、具体的な実施形態及び添付の図面を参照して本発明の実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が以下に説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさ等は、より明確な説明のために誇張されることがあり、図面上の同じ符号で示される要素は同じ要素である。
【0015】
そして、図面において本発明を明確に説明するために、説明と関係のない部分は省略し、図面に示した各構成の大きさ及び厚さは説明の便宜上、任意に示しているため、本発明は必ずしも図示したものに限定されない。なお、同一思想の範囲内の機能が同一である構成要素に対しては、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」と言うとき、これは特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含み得ることを意味する。
【0016】
図面において、第１方向は厚さＴ方向、第２方向は長さＬ方向、第３方向は幅Ｗ方向と定義することができる。
【0017】
（第１実施形態）
図１は、本発明の第１実施形態による複合電子部品を概略的に示す斜視図であり、図２は、本発明の第１実施形態による複合電子部品の積層セラミックキャパシタを概略的に示す斜視図であり、図３は、図１のＩ－Ｉ'線に沿った切断断面を概略的に示す断面図であり、図４は、本発明の第１実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す断面図であり、図５は、図４のＫ１領域の拡大図であり、図６ａ及び図６ｂは、本発明の第１実施形態による複合電子部品の接続ビアと実装ビアが配置された形態を概略的に示す斜視図である。
図１は、本発明の第１実施形態による複合電子部品を概略的に示す斜視図であり、図２は、本発明の第１実施形態による複合電子部品の積層セラミックキャパシタを概略的に示す斜視図であり、図３は、図１のＩ－Ｉ'線に沿った切断断面を概略的に示す断面図であり、図４は、本発明の第１実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す断面図であり、図５は、図４のＫ１領域の拡大図であり、図６ａ及び図６ｂは、本発明の第１実施形態による複合電子部品の接続ビアと実装ビアが配置された形態を概略的に示す斜視図である。
【0018】
【0019】
本発明の第１実施形態による複合電子部品１０００は、積層セラミックキャパシタ１００と、上記積層セラミックキャパシタと連結される第１インターポーザ２００及び第２インターポーザ３００とを含むことができる。
【0020】
積層セラミックキャパシタ１００は、誘電体層１１１及び上記誘電体層と交互に配置される内部電極１２１、１２２を含む本体１１０と、上記本体の外部に配置されて上記内部電極と連結される外部電極１３０とを含むことができる。
【0021】
本体１１０の具体的な形状に特に制限はないが、図示のように、本体１１０は六面体形状又はこれと類似の形状からなることができる。焼成過程で本体１１０に含まれたセラミック粉末の収縮や焼成後の角部の研磨により、本体１１０は完全な直線を有する六面体形状ではないが、実質的に六面体形状を有することができる。
【0022】
本体１１０は、第１方向に対向する第１面及び第２面１、２、上記第１面及び第２面１、２と連結され、第２方向に対向する第３面及び第４面３、４、第１面～第４面１、２、３、４と連結され、第３方向に対向する第５面及び第６面５、６を有することができる。
【0023】
本体１１０は、誘電体層１１１及び内部電極１２１、１２２が交互に積層されていてもよい。本体１１０を形成する複数の誘電体層１１１は焼成された状態であって、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。
【0024】
誘電体層１１１は、セラミック粉末、有機溶剤及びバインダーを含むセラミックスラリーを製造し、上記スラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥してセラミックグリーンシートを設けた後、上記セラミックグリーンシートを焼成することにより形成することができる。セラミック粉末は十分な静電容量が得られる限り特に制限されないが、例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料又はチタン酸ストロンチウム系材料等を使用することができ、上記セラミック粉末の例示として、ＢａＴｉＯ３、ＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）等が一部固溶した（Ｂａ１－ｘＣａｘ）ＴｉＯ３（０＜ｘ＜１）、Ｂａ（Ｔｉ１－ｙＣａｙ）Ｏ３（０＜ｙ＜１）、（Ｂａ１－ｘＣａｘ）（Ｔｉ１－ｙＺｒｙ）Ｏ３（０＜ｘ＜１、０＜ｙ＜１）又はＢａ（Ｔｉ１－ｙＺｒｙ）Ｏ３（０＜ｙ＜１）等が挙げられる。
【0025】
誘電体層１１１の平均厚さｔｄは特に限定する必要はないが、例えば、０．５μｍ以下であってもよい。ここで、誘電体層１１１の平均厚さｔｄは、内部電極１２１、１２２の間に配置される誘電体層１１１の第１方向のサイズを意味する。誘電体層１１１の平均厚さは、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。より具体的に、一つの誘電体層１１１の多数の地点、例えば、第２方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。上記等間隔である３０個の地点は容量形成部Ａｃで指定することができる。また、このような平均値の測定を１０個の誘電体層１１１に拡張して平均値を測定すると、誘電体層１１１の平均厚さをさらに一般化することができる。
【0026】
内部電極１２１、１２２は誘電体層１１１と交互に配置されてもよく、例えば、互いに異なる極性を有する一対の電極である第１内部電極１２１と第２内部電極１２２とが誘電体層１１１を挟んで互いに対向するように配置されてもよい。第１内部電極１２１及び第２内部電極１２２は、それらの間に配置された誘電体層１１１によって互いに電気的に分離されてもよい。第１内部電極１２１は、第４面４と離隔し、第３面３と連結されるように配置されることができる。また、第２内部電極１２２は、第３面３と離隔し、第４面４と連結されるように配置されることができる。
【0027】
図２に示すように、第１内部電極１２１と第２内部電極１２２は誘電体層１１１を挟んで上記第１方向に交互に配置されてもよいが、本発明はこれに限定されるものではなく、第１内部電極１２１及び第２内部電極１２２は、誘電体層１１１を挟んで上記第３方向に交互に配置されてもよい。
【0028】
内部電極１２１、１２２に含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金のうち一つ以上であってもよいが、本発明はこれに限定されるものではない。
【0029】
内部電極１２１、１２２は、セラミックグリーンシート上に所定の厚さで導電性金属を含む内部電極用導電性ペーストを塗布して焼成することにより形成することができる。内部電極用導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを使用することができるが、本発明はこれに限定されるものではない。
【0030】
内部電極１２１、１２２の平均厚さｔｅは特に限定する必要はないが、例えば、０．５μｍ以上２．０μｍ以下であってもよい。内部電極１２１、１２２の平均厚さｔｅは、内部電極１２１、１２２の第１方向のサイズを意味する。ここで、内部電極１２１、１２２の平均厚さは、本体１１０の第１方向及び第２方向の断面を１万倍率の走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。より具体的に、一つの内部電極１２１、１２２の多数の地点、例えば、第２方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。上記等間隔である３０個の地点は、後述する容量形成部Ａｃで指定することができる。また、このような平均値の測定を１０個の内部電極１２１、１２２に拡張して平均値を測定すると、内部電極１２１、１２２の平均厚さをさらに一般化することができる。
【0031】
本体１１０は、本体１１０の内部に配置され、誘電体層１１１を挟んで互いに交互に配置される第１及び第２内部電極１２１、１２２を含んで容量が形成される容量形成部Ａｃと、容量形成部Ａｃの第１方向に対向する両面上にそれぞれ配置される第１カバー部１１２及び第２カバー部１１３を含むことができる。カバー部１１２、１１３は、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。カバー部１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同じ構成を有することができる。
【0032】
カバー部１１２、１１３の平均厚さｔｃは特に限定する必要はないが、例えば、２０μｍ以下、より好ましくは１０μｍ以下であってもよい。ここで、カバー部１１２、１１３の平均厚さは、第１カバー部１１２及び第２カバー部１１３のそれぞれの平均厚さを意味する。カバー部１１２、１１３の平均厚さｔｃは、カバー部１１２、１１３の第１方向への平均サイズを意味することができ、本体１１０の第１方向及び第２方向の断面において等間隔である５個の地点で測定した第１方向のサイズを平均した値であることができる。
【0033】
外部電極１３０、１４０は、本体１１０の第３面及び第４面３、４に配置されることができ、上記第１面、第２面、第５面及び第６面の一部上に延長されることができる。また、外部電極１３０、１４０は、第３面３に配置されて第１内部電極１２１と連結される第１外部電極１３０、及び第４面４に配置されて第２内部電極１２０と連結される第２外部電極１４０を含むことができる。
【0034】
また、図３に示すように、外部電極１３０、１４０は、内部電極１２１、１２２と連結される下地電極層１３１、１４１、上記下地電極層上に配置される中間電極層１３２、１４２、及び上記中間電極層上に配置される端子電極層１３３、１４３を含むことができる。
【0035】
下地電極層１３１、１４１は導電性金属及びガラスを含むことができる。下地電極層１３１、１４１に含まれたガラスは、外部電極１３０、１４０と本体１１０との間の結合力を向上させる役割を果たすことができる。下地電極層１３１、１４１は、例えば、本体１１０の第３面及び第４面３、４を導電性金属及びガラスを含む導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）した後、焼成することにより形成することができる。
【0036】
下地電極層１３１、１４１に含まれる導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）及び／又はこれらを含む合金などを含むことができるが、本発明はこれに限定されるものではない。
【0037】
中間電極層１３２、１４２は、例えば、導電性金属及び樹脂を含むことができる。中間電極層１３２、１４２に含まれる導電性金属としては、電気伝導性に優れた材料を使用することができるが、特に限定されない。例えば、中間電極層１３２、１４２に含まれた導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）及び／又はこれらを含む合金などを含むことができる。
【0038】
中間電極層１３２、１４２に含まれた樹脂は熱硬化性樹脂であってよく、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコン樹脂及びポリイミド樹脂のうち一つ以上を含むことができるが、本発明はこれに限定されるものではない。中間電極層１３２、１４２は、導電性金属及び樹脂を含む導電性樹脂組成物を塗布及び硬化する方法で形成することができる。
【0039】
中間電極層１３２、１４２は樹脂を含むため、下地電極層１３１、１４１よりも相対的に高い柔軟性を有することができる。これにより、外部からの物理的衝撃や曲げ衝撃から積層セラミックキャパシタ１００の本体１１０を保護することができ、積層セラミックキャパシタ１００にクラックが発生することを防止し、誘電体層１１１による圧電振動を吸収してアコースティックノイズを抑えることができる。
【0040】
端子電極層１３３、１４３は実装特性を向上させることができる。端子電極層１３３、１４３の種類は特に限定されず、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）及び／又はこれらを含む合金などを含むめっき層であってもよく、複数の層で形成されてもよい。端子電極層１３３、１４３は、例えば、ニッケル（Ｎｉ）めっき層又は錫（Ｓｎ）めっき層であってもよく、ニッケル（Ｎｉ）めっき層及び錫（Ｓｎ）めっき層が順次形成された形態であってもよい。また、端子電極層１３３、１４３は、複数のニッケル（Ｎｉ）めっき層及び／又は複数の錫（Ｓｎ）めっき層を含むこともできる。
【0041】
図３～図５を参照すると、第１実施形態による複合電子部品１０００は、本体１１０の第１面１側に配置されるインターポーザ２００、３００を含み、上記インターポーザは、第１外部電極１３０と連結される第１インターポーザ２００及び第２外部電極１４０と連結される第２インターポーザ３００を含むことができる。第１インターポーザ２００は、第１導電性接合剤４１０を介して第１外部電極１３０と連結されることができ、第２インターポーザ３００は第２導電性接合剤４２０を介して第２外部電極１４０と連結されることができる。
【0042】
図４を参照すると、第１実施形態による複合電子部品１０００が実装されるプリント回路基板６００は、一面に第１電極パッド６１０及び第２電極パッド６２０を含み、第１及び第２インターポーザ２００、３００はそれぞれ、第１導電性実装剤５１０及び第２導電性実装剤５２０を介して第１及び第２電極パッド６１０、６２０と電気的に連結されることができる。導電性接合剤４１０、４２０及び導電性実装剤５１０、５２０は、例えば、接合用半田であってもよく、錫（Ｓｎ）、アンチモン（Ｓｂ）、カドミウム（Ｃｄ）、鉛（Ｐｂ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）のうち少なくとも一つ以上を含むことができるが、本発明はこれに限定されるものではない。
【0043】
複合電子部品１０００がプリント回路基板６００に実装された状態で第１及び第２外部電極１３０、１４０に極性の異なる電圧が印加されると、誘電体層１１１の逆圧電性効果により、本体１１０は膨張及び収縮を繰り返して振動を発生させることができ、このような振動がプリント回路基板６００に伝達されることによってアコースティックノイズが発生できる。
【0044】
一方、第１実施形態による複合電子部品１０００の場合、インターポーザ２００、３００が積層セラミックキャパシタ１００の実装方向に向かう第１面１側に配置されることにより、積層セラミックキャパシタ１００をプリント回路基板６００から離隔させることができる。これにより、積層セラミックキャパシタ１００からプリント回路基板６００に伝達される振動を吸収してアコースティックノイズを低減することができる。
【0045】
第１インターポーザ２００は、例えば、第１基板２１０、上記第１基板の外部に配置される第１電極２２０、及び第１インターポーザ２００の一部を貫通する第１ビア２３０を含むことができる。また、第２インターポーザ３００は、例えば、第２基板３１０、上記第２基板の外部に配置される第２電極３２０及び第２インターポーザ３００の一部を貫通する第２ビア３３０を含むことができる。
【0046】
第１基板２１０は、積層セラミックキャパシタ１００に隣接した第１接続基板２１１と、上記第１接続基板の下部に配置される第１実装基板２１２とを含むことができる。第２基板３１０は、積層セラミックキャパシタ１００に隣接した第２接続基板３１１と、上記第２接続基板の下部に配置される第２実装基板３１２とを含むことができる。第１及び第２基板２１０、３１０は、例えば、セラミック及び／又は絶縁性樹脂からなることができる。上記セラミックは例えば、Ａｌ２Ｏ３であってもよく、絶縁性樹脂は例えば、エポキシ樹脂、フェノール樹脂及び／又はポリイミド樹脂であってもよいが、本発明はこれに限定されるものではない。
【0047】
第１電極２２０は、第１基板２１０の上部に配置され、第１外部電極１３０と連結される第１接続電極２２１及び第１基板２１０の下部に配置される第１実装電極２２２を含むことができる。第２電極３２０は、第２基板３１０の上部に配置され、第２外部電極１４０と連結される第２接続電極３２１及び第２基板３１０の下部に配置される第２実装電極３２２を含むことができる。第１及び第２電極２２０、３２０は、積層セラミックキャパシタ１００とプリント回路基板６００とを電気的に連結する役割を果たすことができる。第１及び第２電極２２０、３２０は、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）及び／又はこれらを含む合金などを含むことができる。
【0048】
第１ビア２３０は、積層セラミックキャパシタ１００に隣接した第１インターポーザ２００の上部に配置された第１接続ビア２３１及び第１インターポーザ２００の下部に配置された第１実装ビア２３２を含むことができる。第２ビア３３０は、積層セラミックキャパシタ１００に隣接した第２インターポーザ３００の上部に配置された第２接続ビア３３１及び第２インターポーザ３００の下部に配置された第２実装ビア３３２を含むことができる。第１及び第２ビア２３０、３３０は、後述するように、複合電子部品１０００の実装安定性を向上させる役割を果たすか、又は積層セラミックキャパシタ１００とプリント回路基板６００とを電気的に連結させる役割を果たすことができる。
【0049】
このとき、第１インターポーザ２００を、配置された位置に応じて領域を区分すると、第１インターポーザ２００は積層セラミックキャパシタ１００に隣接した第１接続部Ｃ１及び上記第１接続部の下部に配置される第１実装部Ｍ１を含むことができる。第１接続部Ｃ１は、第１接続基板２１１及び上記第１接続基板の上部に配置されて第１外部電極１３０と連結される第１接続電極２２１を含み、第１実装部Ｍ１は、第１実装基板２１２及び上記第１実装基板の下部に配置される第１実装電極２２２を含むことができる。
【0050】
また、第２インターポーザ３００を、配置された位置に応じて領域を区分すると、第２インターポーザ３００は、積層セラミックキャパシタ１００に隣接した第２接続部Ｃ２及び上記第２接続部の下部に配置される第２実装部Ｍ２を含むことができる。第２接続部Ｃ２は、第２接続基板３１１及び上記第２接続基板の上部に配置されて第２外部電極１4０と連結される第２接続電極３２１を含み、第２実装部Ｍ２は、第２実装基板３１２及び上記第２実装基板の下部に配置される第２実装電極３２２を含むことができる。
【0051】
本発明の第１実施形態によれば、第１接続ビア２３１は第１接続部Ｃ１を上記第１方向に貫通することができ、第１実装ビア２３２は第１実装部Ｍ１を上記第１方向に貫通することができる。また、第２接続ビア３３１は第２接続部Ｃ２を上記第１方向に貫通することができ、第２実装ビア３３２は第２実装部Ｍ２を上記第１方向に貫通することができる。これにより、第１接続ビア２３１の内部のうち少なくとも一部は第１導電性接合剤４１０で充填され、第２接続ビア３３１の内部のうち少なくとも一部は第２導電性接合剤４２０で充填されることができる。これにより、積層セラミックキャパシタ１００とインターポーザ２００、３００との間の接合力が向上できる。
【0052】
一方、第１接続ビア２３１と第１実装ビア２３２は、上記第１方向に互いに重ならないように配置されることができ、第２接続ビア３３１と第２実装ビア３３２は、上記第１方向に互いに重ならないように配置されることができる。これにより、第１実装ビア２３２は第１導電性接合剤４１０で充填されず、第２実装ビア３３２は第２導電性接合剤４２０で充填されないことができる。すなわち、導電性接合剤４１０、４２０が実装ビア２３２、３３２の内部に流れ込むことを防止し、実装ビア２３２、３３２の内部に導電性実装剤５１０、５２０が充填可能な空間を確保することができ、これにより、インターポーザ２００、３００とプリント回路基板６００の電極パッド６１０、６２０との間の接合力を向上させ、複合電子部品１０００の実装安定性を確保することができる。
【0053】
このとき、第１接続ビア２３１は第１実装部Ｍ１を、第１実装ビア２３２は第１接続部Ｃ１を貫通しなくてもよい。また、第２接続ビア３３１は第２実装部Ｍ２を、第２実装ビア３３２は第２接続部Ｃ２を貫通しなくてもよい。これにより、接続ビア２３１、３３１及び実装ビア２３２、３３２が導電性接合剤４１０、４２０でぎっしり充填されることを防止することができ、実装ビア２３２、３３２の内部には導電性実装剤５１０、５２０のみを充填できるようにすることで、複合電子部品１０００の実装安定性を向上させることができる。
【0054】
図５及び図６ａを参照すると、一実施形態において、第１接続ビア２３１と第１実装ビア２３２は、上記第２方向に互いに異なる位置に配置され、第２接続ビア３３１と第２実装ビア３３２は、上記第２方向に互いに異なる位置に配置されることができる。これにより、第１接続ビア２３１と第１実装ビア２３２は上記第１方向を基準として互いに重ならないように配置され、第２接続ビア３３１と第２実装ビア３３２は上記第１方向を基準として互いに重ならないように配置されることができ、結果的に、実装ビア２３２、３３２の内部に導電性接合剤４１０、４２０が流れ込むことを防止することができる。
【0055】
但し、本発明はこれに限定されるものではない。例えば、図６ｂのように、一実施形態において、第１接続ビア２３１と第１実装ビア２３２は、上記第３方向に互いに異なる位置に配置されてもよい。一方、図示されてはいないが、第１インターポーザ２００と第２インターポーザ３００は第２方向に互いに対称の関係にあることができるため、第２接続ビア３３１と第２実装ビア３３２も同様に、上記第３方向に互いに異なる位置に配置されることができる。
【0056】
一実施形態において、第１接続ビア２３１、第１実装ビア２３２、第２接続ビア３３１、及び第２実装ビア３３２のうち一つ以上の内壁にはビア電極が配置されることができる。例えば、図５に示すように、第１接続ビア２３１の内壁には第１接続ビア電極２４１が配置されてもよく、第１実装ビア２３２の内壁には第１実装ビア電極２４２が配置されてもよい。これにより、第１導電性接合剤４１０が第１接続ビア電極２４１を伝って第１接続ビア２３１の内部に十分に流入することができ、第１導電性実装剤５１０が第１実装ビア電極２４２を伝って第１実装ビア２３２の内部に十分に流入することができ、これにより、積層セラミックキャパシタ１００とインターポーザ２００、３００との間の接合力、及びインターポーザ２００、３００と電極パッド６１０、６２０との間の接合力を向上させることができる。
【0057】
図３～図５を参照すると、一実施形態において、第１インターポーザ２００は上記第１インターポーザの一側面に配置され、第１接続電極２２１と第１実装電極２２２とを連結する第１連結電極２２３を含み、第２インターポーザ３００は上記第２インターポーザの一側面に配置され、第２接続電極３２１と第２実装電極３２２とを連結する第２連結電極３２３を含むことができる。これにより、第１電極２２０は第１接続電極２２１、第１実装電極２２２、及び第１連結電極２２３を含むことができ、第２電極３２０は第２接続電極３２１、第２実装電極３２２、及び第２連結電極３２３を含むことができる。連結電極２２３、３２３は、積層セラミックキャパシタ１００と連結される接続電極２２１、３２１と、プリント回路基板６００と連結される実装電極２２２、３２２とを連結することにより、積層セラミックキャパシタ１００とプリント回路基板６００との間に電気が流れる経路を形成することができる。
【0058】
図７は、第１実施形態の変形形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。図７を参照すると、一実施形態において、第１インターポーザ２００は、第１接続部Ｃ１と第１実装部Ｍ１との間に配置される第１中間電極２２４を含み、第２インターポーザ３００は、第２接続部Ｃ２と第２実装部Ｍ２との間に配置される第２中間電極３２４を含むことができる。すなわち、第１中間電極２２４は、第１基板２１０の内部に配置されて第１接続ビア２３１及び第１実装ビア２３２と連結されることができ、第２中間電極３２４は、第２基板３１０の内部に配置されて第２接続ビア３３１及び第２実装ビア３３２と連結されることができる。
【0059】
この場合、第１導電性接合剤４１０は、第１接続ビア２３１の内壁及び第１中間電極２２４によって規定される空間に充填され、第２導電性接合剤４２０は、第２接続ビア２３２の内壁及び第２中間電極３２４によって規定される空間に充填されることができる。これにより、積層セラミックキャパシタ１００とインターポーザ２００、３００との間の接合力を確保しながらも、外部電極１３０、１４０からプリント回路基板６００の電極パッド６１０、６２０までの電気が流れる距離を減少させてＥＳＬをより低減することができる。
【0060】
また、インターポーザ２００、３００が中間電極２２４、３２４を含む場合、第１接続ビア２３１と第１実装ビア２３２が上記第１方向に互いに重なるか、又は第２接続ビア３３１と第２実装ビア３３２が上記第１方向に互いに重なっても、中間電極２２４、３２４は接続ビア２３１、３３１と実装ビア２３２、３３２を物理的に離隔させることができるため、導電性接合剤４１０、４２０が実装ビア２３２、３３２の内部に流れ込むことを防止することができる。これにより、実装ビア２３２、３３２の内部に導電性実装剤５１０、５２０が充填可能な空間を確保し、複合電子部品１０００の実装安定性を確保することができる。
【0061】
図７には、第１実施形態の変形形態による複合電子部品のインターポーザ２００、３００が連結電極２２３、３２３を含まないものとして示されているが、本発明はこれに限定されるものではなく、インターポーザ２００、３００は、連結電極２２３、３２３及び中間電極２２４、３２４の両方を含んでもよい。
【0062】
図５を参照すると、一実施形態において、第１インターポーザ２００は、上記第２方向に対向する内側面（Ｓｉｎ）及び外側面（Ｓｏｕｔ）を含むことができ、第１インターポーザ２００の第１及び第２方向の断面において、第１接続ビア２３１は、第１接続部Ｃ１の第２方向の中央を基準として外側面（Ｓｏｕｔ）に向かって偏って配置され、第１実装ビア２３２は、第１実装部Ｍ１の第２方向の中央を基準として内側面（Ｓｉｎ）に向かって偏って配置されることができる。これにより、第１導電性接合剤４１０が充填された第１接続ビア２３１及び第１導電性実装剤５１０が充填された第１実装ビア２３２は、内部応力を分散させてプリント回路基板６００上に実装された複合電子部品１０００をより効果的に固定することができる。
【0063】
また、図７を参照すると、複合電子部品１０００が中間電極２２４、３２４を含む場合、第１接続ビア２３１が第１接続部Ｃ１の第２方向の中央を基準として外側面（Ｓｏｕｔ）に向かって偏って配置されることにより、外部電極１３０、１４０からプリント回路基板６００の電極パッド６１０、６２０までの電気が流れる距離を減少させ、ＥＳＬをより低減することができる。
【0064】
このとき、上記外側面から第１接続ビア２３１の内壁までの上記第２方向への距離Ｌ１は、特に限定する必要はないが、約０．１５ｍｍ以内であることが好ましく、上記内側面から第１実装ビア２３２の内壁までの上記第２方向への距離Ｌ２も特に限定する必要はないが、約０．１５ｍｍ以内であることが好ましい。この場合、複合電子部品１０００の実装安定性の向上効果及びＥＳＬの低減効果がより顕著になり得る。
【0065】
（第２実施形態）
次に、本発明の第２実施形態による複合電子部品１０００について説明する。以下、第２実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
次に、本発明の第２実施形態による複合電子部品１０００について説明する。以下、第２実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
【0066】
図８は、本発明の第２実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【0067】
図８を参照すると、第１インターポーザ２００Ａは、例えば、第１基板２１０Ａ、第１接続電極２２１Ａ、第１実装電極２２２Ａ及び第１連結電極２２３Ａを含む第１電極２２０Ａ、並びに第１ビア２３０Ａを含むことができる。また、第２インターポーザ３００Ａは、例えば、第２基板３１０Ａ、第２接続電極３２１Ａ、第２実装電極３２２Ａ及び第２連結電極３２３Ａを含む第２電極 ３２０Ａ、並びに第２ビア３３０Ａを含むことができる。
【0068】
また、第１ビア２３０Ａの内壁には第１ビア電極２４０Ａが配置されることができ、第２ビア３４０Ａの内壁には第２ビア電極３４０Ａが配置されることができる。導電性接合剤４１０、４２０及び導電性実装剤５１０、５２０は、ビア電極２４０Ａ、３４０Ａを介してビア３２０Ａ、３３０Ａの内部に流入することができる。これにより、積層セラミックキャパシタとインターポーザ２００Ａ、３００Ａとの間の接合力を確保することができる。
【0069】
一方、第１インターポーザ２００Ａは複数の第１ビア２３０Ａを含むことができ、第２インターポーザ３００Ａは複数の第２ビア３３０Ａを含むことができる。本発明の第２実施形態によれば、インターポーザ２００Ａ、３００Ａは、複数のビア２３０Ａ、３３０Ａを含むことにより、導電性接合剤４１０、４２０及び導電性実装剤５１０、５２０が流入できる十分な空間を提供することができる。これにより、上記積層セラミックキャパシタとインターポーザとを連結するための導電性接合剤４１０、４２０がビア２３０Ａ、３３０Ａの内部をぎっしり充填することを防止し、ビア２３０Ａ、３３０Ａの内部に導電性実装剤５１０、５２０が充填可能な空間を確保することにより、複合電子部品１０００の実装安定性を向上させることができる。
【0070】
複数の第１ビア２３０Ａは、例えば、上記第２方向に互いに離隔して配置されてもよく、複数の第２ビア３３０Ａは、例えば、上記第２方向に互いに離隔して配置されてもよい。上記複数のビアのうち、インターポーザ２００Ａ、３００Ａの外側面に隣接して配置されたビア２３０Ａ、３３０Ａは、上記外部電極から電極パッド６１０、６２０までの電気が流れる距離を減少させ、ＥＳＬを低減する役割を果たすことができる。また、上記複数のビアのうち、インターポーザ２００Ａ、３００Ａの内側面に隣接して配置されたビア２３０Ａ、３３０Ａは、圧電振動が多く発生する領域に配置されることにより、複合電子部品の実装安定性を向上させる役割を果たすことができる。
【0071】
（第３実施形態）
次に、本発明の第３実施形態による複合電子部品１０００について説明する。以下、第３実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
次に、本発明の第３実施形態による複合電子部品１０００について説明する。以下、第３実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
【0072】
図９は、本発明の第３実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。
【0073】
図９を参照すると、第１インターポーザ２００Ｂは、例えば、第１基板２１０Ｂ、第１接続電極２２１Ｂ、第１実装電極２２２Ｂ及び第１連結電極２２３Ｂを含む第１電極２２０Ｂ、並びに第１ビア２３０Ｂを含むことができる。また、第２インターポーザ３００Ｂは、例えば、第２基板３１０Ｂ、第２接続電極３２１Ｂ、第２実装電極３２２Ｂ及び第２連結電極３２３Ｂを含む第２電極 ３２０Ｂ、並びに第２ビア３３０Ｂを含むことができる。
【0074】
また、第１ビア２３０Ｂの内壁には第１ビア電極２４０Ｂが配置されることができ、第２ビア３４０Ｂの内壁には第２ビア電極３４０Ｂが配置されることができる。導電性接合剤４１０、４２０及び導電性実装剤５１０、５２０は、ビア電極２４０Ｂ、３４０Ｂを伝ってビア２３０Ｂ、３３０Ｂの内部に流入することができる。これにより、積層セラミックキャパシタとインターポーザ２００Ｂ、３００Ｂとの間の接合力を確保することができる。
【0075】
本発明の第３実施形態によれば、第１インターポーザ２００Ｂを上記第１方向に貫通する第１ビア２３０Ｂ及び第２インターポーザ３００Ｂを上記第１方向に貫通する第２ビア３３０Ｂはそれぞれ、上記第１方向を基準として傾いていてもよい。ビア２３０Ｂ、３３０Ｂが上記第１方向を基準として傾いて傾斜した柱状を有する場合、一般的な柱状のビアに比べて、体積に対する表面積の割合が増加する可能性がある。これにより、導電性接合剤４１０、４２０がビア２３０Ｂ、３３０Ｂを充填するために移動しなければならない距離を延ばすことにより、ビア２３０Ｂ、３３０Ｂが導電性接合剤４１０、４２０でぎっしり充填されることを防止することができる。これにより、ビア２３０Ｂ、３３０Ｂの内部に導電性実装剤５１０、５２０が充填可能な空間を確保することにより、複合電子部品１０００の実装安定性を向上させることができる。
【0076】
ビア２３０Ｂ、３３０Ｂが配置された形態は特に限定する必要はない。第１ビア２３０Ｂと第２ビア３３０Ｂが傾く方向は、上記第２方向に互いに対称であってもよいが、本発明はこれに限定されるものではなく、第１ビア２３０Ｂと第２ビア３３０Ｂが傾く方向は互いに同一であってもよい。
【0077】
一実施形態において、第１ビア２３０Ｂが第１接続電極２２１Ｂを貫通する領域は、第１インターポーザ２００Ｂの外側面（Ｓｏｕｔ）に隣接し、第１ビア２３０Ｂが第１実装電極２２２Ｂを貫通する領域は、第１インターポーザ２００Ｂの内側面（Ｓｉｎ）に隣接することができる。また、第２ビア３３０Ｂが第２接続電極３２１Ｂを貫通する領域は、第２インターポーザ３００Ｂの外側面に隣接し、第２ビア３３０Ｂが第２実装電極３２２Ｂを貫通する領域は、第２インターポーザ３００Ｂの内側面に隣接することができる。
【0078】
ビア２３０Ｂ、３３０Ｂが接続電極２２１Ｂ、３２１Ｂを貫通する領域は、インターポーザ２００Ｂ、３００Ｂの外側面に隣接することにより、上記外部電極から電極パッド６１０、６２０までの電気が流れる距離を減少させてＥＳＬを低減させることができる。また、ビア２３０Ｂ、３３０Ｂが実装電極２２２Ｂ、３２２Ｂを貫通する領域は、圧電振動を効果的に分散させ、インターポーザ２００Ｂ、３００Ｂの内側面に隣接することにより、複合電子部品の実装安定性を向上させる役割を果たすことができる。
【0079】
（第４実施形態）
次に、本発明の第４実施形態による複合電子部品１０００について説明する。以下、第４実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
次に、本発明の第４実施形態による複合電子部品１０００について説明する。以下、第４実施形態による複合電子部品の構成のうち、第１実施形態と類似の構成に対しては同一の符号を使用し、上述した本発明の第１実施形態と重複する説明は省略する。
【0080】
図１０は、本発明の第４実施形態による複合電子部品がプリント回路基板に実装されたことを概略的に示す部分拡大図であって、（ａ）は第１インターポーザ側を示したものであり、（ｂ）は第２インターポーザ側を示したものである。図１１は、第４実施形態による複合電子部品の第１基板を概略的に示す斜視図である。
【0081】
図１０を参照すると、第１インターポーザ２００Ｃは、例えば、第１基板２１０Ｃ、並びに第１接続電極２２１Ｃ、第１実装電極２２２Ｃ及び第１連結電極２２３Ｃを含む第１電極２２０Ｃを含むことができる。また、第２インターポーザ３００Ｃは、例えば、第２基板３１０Ｃ、並びに第２接続電極３２１Ｃ、第２実装電極３２２Ｃ及び第２連結電極３２３Ｃを含む第２電極３２０Ｃを含むことができる。
【0082】
本発明の第４実施形態によれば、第１インターポーザ２００Ｃは、上記第１インターポーザの上面に配置された第１接続溝部２５１及び／又は上記第１インターポーザの下面に配置された第１実装溝部２５２を含むことができる。また、第２インターポーザ３００Ｃは、上記第２インターポーザの上面に配置された第２接続溝部３５１及び／又は上記第２インターポーザの下面に配置された第２実装溝部３５２を含むことができる。
【0083】
接続溝部２５１、３５１の内部には導電性接合剤４１０、４２０が充填されることができ、これにより、上記積層セラミックキャパシタとインターポーザ２００Ｃ、３００Ｃとの間の接合力を向上させることができる。実装溝部２５２、３５２の内部には導電性実装剤５１０、５２０が充填されることができ、これにより、インターポーザ２００Ｃ、３００Ｃとプリント回路基板６００の電極パッド６１０、６２０との間の接合力を向上させることができる。
【0084】
また、複合電子部品の実装安定性を向上させるために、図１０に示すように、インターポーザ２００Ｃ、３００Ｃは、複数の接続溝部２５１、３５１及び複数の実装溝部２５２、３５２を含むことができるが、本発明はこれに限定されるものではない。
【0085】
一実施形態において、第１インターポーザ２００Ｃは、上記第１インターポーザを上記第１方向に貫通する第１ビア２３０Ｃを含むことができ、第２インターポーザ３００Ｃは、上記第２インターポーザを上記第１方向に貫通する第２ビア３３０Ｃを含むことができる。また、第１ビア２３０Ｃの内壁には第１ビア電極２４０Ｃが配置されることができ、第２ビア３３０Ｃの内壁には第２ビア電極３４０Ｃが配置されることができる。導電性接合剤４１０、４２０及び導電性実装剤５１０、５２０は、ビア電極２４０Ｃ、３４０Ｃを伝ってビア２３０Ｃ、３３０Ｃの内部に流入することができ、これにより、上記積層セラミックキャパシタとインターポーザ２００Ｃ、３００Ｃとの間の接合力、及びインターポーザ２００Ｃ、３００Ｃとプリント回路基板６００の電極パッド６１０、６２０との間の接合力をより向上させることができる。
【0086】
ビア２３０Ｃ、３３０Ｃが配置された形態は特に限定する必要はないが、例えば、第１ビア２３０Ｃは、第１インターポーザ２００Ｃの第２方向の中央を基準として外側面（Ｓｏｕｔ）に向かって偏って配置されてもよく、第２ビア３３０Ｃは、第２インターポーザ３００Ｃの第２方向の中央を基準として外側面に向かって偏って配置されてもよい。ビア２３０Ｃ、３３０Ｃがインターポーザ２００Ｃ、３００Ｃの外側面に隣接することにより、上記外部電極から電極パッド６１０、６２０までの電気が流れる距離を減少させ、ＥＳＬを低減させることができる。
【0087】
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野における通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。
【0088】
また、「一実施形態」という表現は、互いに同一の実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかし、上記提示された一実施形態は、他の一実施形態の特徴と結合して実現されることを排除しない。例えば、特定の一実施形態で説明された事項が他の一実施形態に説明されていなくても、他の一実施形態においてその事項と反対又は矛盾する説明がない限り、他の一実施形態に関連する説明として理解することができる。
【0089】
本発明において「連結される」とは、直接連結されることだけでなく、接着剤層などを介して間接的に連結されることを含む概念である。また、「電気的に連結される」とは、物理的に連結される場合及び連結されない場合の両方を含む概念である。さらに、第１、第２などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであり、当該構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に第２構成要素は第１構成要素と命名されてもよい。
【符号の説明】
【0090】
１０００：複合電子部品
１００：積層セラミックキャパシタ
２００、３００：インターポーザ
１１０：本体
２１１、３１１：接続基板
１１１：誘電体層
２１２、３１２：実装基板
１２１、１２２：内部電極
２２１、３２１：接続電極
１３０、１４０：外部電極
２２２、３２２：実装電極
１３１、１４１：下地電極層
２２３、３２３：連結電極
１３２、１４２：中間電極層
２３１、３３１：接続ビア
１３３、１４３：端子電極層
２３２、３３２：実装ビア
１３０、１４０：外部電極
４１０、４２０：導電性接合剤
１３０、１４０：外部電極
５１０、５２０：導電性実装剤
６００：プリント回路基板
６１０、６２０：電極パッド
１００：積層セラミックキャパシタ
２００、３００：インターポーザ
１１０：本体
２１１、３１１：接続基板
１１１：誘電体層
２１２、３１２：実装基板
１２１、１２２：内部電極
２２１、３２１：接続電極
１３０、１４０：外部電極
２２２、３２２：実装電極
１３１、１４１：下地電極層
２２３、３２３：連結電極
１３２、１４２：中間電極層
２３１、３３１：接続ビア
１３３、１４３：端子電極層
２３２、３３２：実装ビア
１３０、１４０：外部電極
４１０、４２０：導電性接合剤
１３０、１４０：外部電極
５１０、５２０：導電性実装剤
６００：プリント回路基板
６１０、６２０：電極パッド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6a】
【図6b】
【図7】
【図8】
【図9】
【図10】
【図11】