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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024110676
(43)【公開日】2024-08-16
(54)【発明の名称】アクティブマトリクスアレイ装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240808BHJP
G09G 3/20 20060101ALI20240808BHJP
G09F 9/302 20060101ALI20240808BHJP
G09F 9/30 20060101ALI20240808BHJP
【ＦＩ】
H01L29/78 612C
G09G3/20 621E
G09G3/20 622E
G09G3/20 622C
G09F9/302 Z
G09F9/30 338
G09G3/20 621M
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023015397
(22)【出願日】2023-02-03
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】佐藤 歩
【テーマコード（参考）】
5C080
5C094
5F110
【Ｆターム（参考）】
5C080BB06
5C080CC06
5C080DD10
5C080DD21
5C080FF12
5C080JJ02
5C080JJ03
5C080JJ04
5C094CA20
5C094DB01
5F110AA30
5F110BB01
5F110BB03
5F110GG02
5F110NN72
(57)【要約】
【課題】 機能の異なる複数のサブアレイを基板上に自由に配置することが可能なアクティブマトリクスアレイ装置を提供する。
【解決手段】 アクティブマトリクスアレイ装置は、基板２と、基板２上に設けられ、マトリクス状に配置された複数のサブアレイ１１を有し、複数のサブアレイ１１の各々は、マトリクス状に配置された複数の素子１２を含む、サブアレイ群１０と、サブアレイ１１に設けられ、それぞれが第１方向に延びる複数のゲート線と、第２方向に並んだ複数のサブアレイ１１に共通接続された複数のソース線と、サブアレイ１１の領域内に設けられ、複数のゲート線に接続され、複数のゲート線に順に駆動信号を供給し、直列接続された複数のゲートドライバ１４Ａとを含む。サブアレイ群１０は、第２方向に並んだ第１及び第２サブアレイ１１、１１Ａを含み、第２サブアレイ１１Ａの素子の面積は、第１サブアレイ１１の素子の面積より大きい。
【選択図】 図２
【解決手段】 アクティブマトリクスアレイ装置は、基板２と、基板２上に設けられ、マトリクス状に配置された複数のサブアレイ１１を有し、複数のサブアレイ１１の各々は、マトリクス状に配置された複数の素子１２を含む、サブアレイ群１０と、サブアレイ１１に設けられ、それぞれが第１方向に延びる複数のゲート線と、第２方向に並んだ複数のサブアレイ１１に共通接続された複数のソース線と、サブアレイ１１の領域内に設けられ、複数のゲート線に接続され、複数のゲート線に順に駆動信号を供給し、直列接続された複数のゲートドライバ１４Ａとを含む。サブアレイ群１０は、第２方向に並んだ第１及び第２サブアレイ１１、１１Ａを含み、第２サブアレイ１１Ａの素子の面積は、第１サブアレイ１１の素子の面積より大きい。
【選択図】 図２
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられ、マトリクス状に配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、マトリクス状に配置された複数の素子を含む、サブアレイ群と、
前記サブアレイに設けられ、それぞれが第１方向に延びる複数のゲート線と、
前記第１方向に直交する第２方向に並んだ複数のサブアレイに共通接続された複数のソース線と、
前記サブアレイの領域内に設けられ、前記複数のゲート線に接続され、前記複数のゲート線に順に駆動信号を供給し、直列接続された複数のゲートドライバと、
を具備し、
前記サブアレイ群は、前記第２方向に並んだ第１及び第２サブアレイを含み、
前記第２サブアレイの素子の面積は、前記第１サブアレイの素子の面積より大きい
アクティブマトリクスアレイ装置。
前記基板上に設けられ、マトリクス状に配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、マトリクス状に配置された複数の素子を含む、サブアレイ群と、
前記サブアレイに設けられ、それぞれが第１方向に延びる複数のゲート線と、
前記第１方向に直交する第２方向に並んだ複数のサブアレイに共通接続された複数のソース線と、
前記サブアレイの領域内に設けられ、前記複数のゲート線に接続され、前記複数のゲート線に順に駆動信号を供給し、直列接続された複数のゲートドライバと、
を具備し、
前記サブアレイ群は、前記第２方向に並んだ第１及び第２サブアレイを含み、
前記第２サブアレイの素子の面積は、前記第１サブアレイの素子の面積より大きい
アクティブマトリクスアレイ装置。
【請求項2】
前記第２サブアレイのゲート線の本数は、前記第１サブアレイのゲート線の本数より少ない
請求項１に記載のアクティブマトリクスアレイ装置。
請求項１に記載のアクティブマトリクスアレイ装置。
【請求項3】
前記第２サブアレイにおいて、１本のゲート線ごとに複数のゲートドライバが配置され、
前記複数のゲートドライバの１つのみが前記ゲート線に接続される
請求項１に記載のアクティブマトリクスアレイ装置。
前記複数のゲートドライバの１つのみが前記ゲート線に接続される
請求項１に記載のアクティブマトリクスアレイ装置。
【請求項4】
前記複数のゲートドライバのうち前記ゲート線に接続されないゲートドライバは、次段のゲートドライバに出力する出力信号を遅延させるように動作する
請求項３に記載のアクティブマトリクスアレイ装置。
請求項３に記載のアクティブマトリクスアレイ装置。
【請求項5】
前記第２サブアレイにおいて、１本のゲート線ごとに複数のゲートドライバが配置され、
前記複数のゲートドライバはそれぞれ、ダイオードを介して前記ゲート線に接続される
請求項１に記載のアクティブマトリクスアレイ装置。
前記複数のゲートドライバはそれぞれ、ダイオードを介して前記ゲート線に接続される
請求項１に記載のアクティブマトリクスアレイ装置。
【請求項6】
前記複数のゲートドライバは、前記ゲート線に出力する駆動信号のパルス幅を長くするように動作する
請求項５に記載のアクティブマトリクスアレイ装置。
請求項５に記載のアクティブマトリクスアレイ装置。
【請求項7】
前記複数のゲートドライバの各々は、クロックに基づいて動作し、前段のゲートドライバから入力された入力信号に基づいて出力信号を生成し、前記出力信号を次段のゲートドライバに出力する
請求項１に記載のアクティブマトリクスアレイ装置。
請求項１に記載のアクティブマトリクスアレイ装置。
【請求項8】
前記複数のソース線に接続されたソースドライバをさらに具備する
請求項１に記載のアクティブマトリクスアレイ装置。
請求項１に記載のアクティブマトリクスアレイ装置。
【請求項9】
前記素子は、センサー、アクチュエーター、又は表示素子で構成される
請求項１に記載のアクティブマトリクスアレイ装置。
請求項１に記載のアクティブマトリクスアレイ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクスアレイ装置に関する。
【背景技術】
【0002】
ＧＩＰ（Gate driver in panel）あるいはＧｏＡ（Gate driver on Array）は、アクティブマトリクス駆動のディスプレイやセンサーなどのアレイの外側（額縁）にゲートドライバを形成する技術であり、狭額縁（Narrow Bezel）及び自由形状のパネルを低コストで実現する上で極めて重要な技術である。しかし、額縁に回路を配置する構成では、その配置領域が必要であるため、狭額縁化にも限界がある。このような状況下で、この課題を解決するために、ゲートドライバをアレイエリア内に搭載する技術が提案されている。
【0003】
アレイエリア内にゲートドライバを搭載する技術は、例えばＧＩＡ（Gate driver in Active array）（非特許文献１）、ＧＤＭ（Gate driver monolithic circuitry）（非特許文献２）などと呼ばれている。この技術は、パネルのタイリングにおける狭額縁化やFoldable（折りたためる）ディスプレイ構造を実現するための技術として開発されている。このように、当該技術は、狭額縁やそれに伴う異形ディスプレイに適用する技術として注目されている（特許文献１）。また、当該技術は、ディスプレイだけでなく、センサーやアクチュエーターなどのアクティブマトリクス基板についても適用可能な技術である。
【0004】
また、当該技術を用いることでゲート線をいくつかの領域に分けて独立させることが可能である。この特徴を活かして、共通のソース線を有する単位でディスプレイを複数の領域に分割し、領域ごとに異なる駆動周波数で駆動する手法が提案されている（特許文献２）。この手法を用いることで領域ごとに目的や用途、素子特性に応じて駆動周波数だけでなくクロック周波数を変更することが可能となる。
【0005】
しかしながら、特許文献２における手法では、共通のソース線を有する単位ごとにクロック周波数の変更は可能であるが、共通のソース線を有する単位内でのクロック周波数の変更は困難である。そのため、共通のソース線を有する単位内に素子サイズの異なる複数の素子アレイを配置した場合、その単位内ではクロック周波数を変更できず、パネル全体における読み出し、もしくは書き込みのタイミングをゲート線方向で合わせることができなくなってしまう。また、機能の異なる素子アレイごとに読み出し、もしくは、書き込みの時間を変更することも困難である。以上のことから、機能の異なる複数の素子アレイをアクティブマトリクス基板に自由に配置することが困難である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第６０７７７０４号公報
【特許文献2】特許第６２３００７４号公報
【非特許文献】
【0007】
【非特許文献1】“Bezel Free Design of Organic Light Emitting Diode Displayvia a-InGaZnO Gate Driver Circuit Integration within Active Array” SID Sym. Digest of Tech. Paper, 58-1, p814, (2019)
【非特許文献2】“Flexible Flat-Panel Display Designs with Gate Driver Circuits Integrated within the Pixel Area”, SID Sym. Digest of Tech. Paper, 46, p879, (2015)
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、機能の異なる複数のサブアレイを基板上に自由に配置することが可能なアクティブマトリクスアレイ装置を提供する。
【課題を解決するための手段】
【0009】
本発明の第１態様によると、基板と、前記基板上に設けられ、マトリクス状に配置された複数のサブアレイを有し、前記複数のサブアレイの各々は、マトリクス状に配置された複数の素子を含む、サブアレイ群と、前記サブアレイに設けられ、それぞれが第１方向に延びる複数のゲート線と、前記第１方向に直交する第２方向に並んだ複数のサブアレイに共通接続された複数のソース線と、前記サブアレイの領域内に設けられ、前記複数のゲート線に接続され、前記複数のゲート線に順に駆動信号を供給し、直列接続された複数のゲートドライバとを具備し、前記サブアレイ群は、前記第２方向に並んだ第１及び第２サブアレイを含み、前記第２サブアレイの素子の面積は、前記第１サブアレイの素子の面積より大きい、アクティブマトリクスアレイ装置が提供される。
【0010】
本発明の第２態様によると、前記第２サブアレイのゲート線の本数は、前記第１サブアレイのゲート線の本数より少ない、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【0011】
本発明の第３態様によると、前記第２サブアレイにおいて、１本のゲート線ごとに複数のゲートドライバが配置され、前記複数のゲートドライバの１つのみが前記ゲート線に接続される、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【0012】
本発明の第４態様によると、前記複数のゲートドライバのうち前記ゲート線に接続されないゲートドライバは、次段のゲートドライバに出力する出力信号を遅延させるように動作する、第３態様に係るアクティブマトリクスアレイ装置が提供される。
【0013】
本発明の第５態様によると、前記第２サブアレイにおいて、１本のゲート線ごとに複数のゲートドライバが配置され、前記複数のゲートドライバはそれぞれ、ダイオードを介して前記ゲート線に接続される、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【0014】
本発明の第６態様によると、前記複数のゲートドライバは、前記ゲート線に出力する駆動信号のパルス幅を長くするように動作する、第５態様に係るアクティブマトリクスアレイ装置が提供される。
【0015】
本発明の第７態様によると、前記複数のゲートドライバの各々は、クロックに基づいて動作し、前段のゲートドライバから入力された入力信号に基づいて出力信号を生成し、前記出力信号を次段のゲートドライバに出力する、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【0016】
本発明の第８態様によると、前記複数のソース線に接続されたソースドライバをさらに具備する、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【0017】
本発明の第９態様によると、前記素子は、センサー、アクチュエーター、又は表示素子で構成される、第１態様に係るアクティブマトリクスアレイ装置が提供される。
【発明の効果】
【0018】
本発明によれば、機能の異なる複数のサブアレイを基板上に自由に配置することが可能なアクティブマトリクスアレイ装置を提供することができる。
【図面の簡単な説明】
【0019】
【発明を実施するための形態】
【0020】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。
【0021】
［１］ 第１実施形態
［１－１］ アクティブマトリクスアレイ装置１の構成
図１は、本発明の第１実施形態に係るアクティブマトリクスアレイ装置１のブロック図である。図１において、Ｘ方向は、ゲート線が延びるロウ方向であり、Ｙ方向は、ソース線が延びるカラム方向である。アクティブマトリクスアレイ装置１は、アレイ基板２、端子部３、ソースドライバ４、制御回路５、電圧発生回路６、及びサブアレイ群１０を備える。
［１－１］ アクティブマトリクスアレイ装置１の構成
図１は、本発明の第１実施形態に係るアクティブマトリクスアレイ装置１のブロック図である。図１において、Ｘ方向は、ゲート線が延びるロウ方向であり、Ｙ方向は、ソース線が延びるカラム方向である。アクティブマトリクスアレイ装置１は、アレイ基板２、端子部３、ソースドライバ４、制御回路５、電圧発生回路６、及びサブアレイ群１０を備える。
【0022】
サブアレイ群１０は、マトリクス状に配置された複数のサブアレイ１１を備える。サブアレイ群１０は、アレイ基板２上に設けられる。複数のサブアレイ１１の各々には、それぞれがＸ方向に延びる複数のゲート線ＧＬが配設される。Ｙ方向に並んだ複数のサブアレイ１１には、それぞれがＹ方向に延びる複数のソース線ＳＬが設けられる。すなわち、ゲート線ＧＬは、サブアレイ１１ごとに設けられ、ソース線ＳＬは、Ｙ方向に並んだ複数のサブアレイ１１に共通接続される。Ｘ方向に並んだ複数のサブアレイ１１において、互いのゲート線ＧＬは独立している。
【0023】
さらに、サブアレイ群１０は、少なくとも１つのサブアレイ１１Ａを備える。サブアレイ１１Ａに配設されるゲート線ＧＬの本数は、サブアレイ１１に配設されるゲート線ＧＬの本数と異なり、例えばサブアレイ１１に配設されるゲート線ＧＬの本数より少ない。サブアレイ１１Ａに配設されるソース線ＳＬの本数は、サブアレイ１１に配設されるソース線ＳＬの本数と同じである。
【0024】
端子部３は、複数の端子を備える。端子部３は、アレイ基板２上に設けられる。アレイ基板２に設けられた複数の配線は、端子部３を介してアレイ基板２の外に引き出される。
【0025】
ソースドライバ４は、複数のソース線ＳＬに接続される。ソースドライバ４は、制御回路５又は外部から入力されたデータに基づいて、複数のソース線ＳＬにデータを送信する。又は、ソースドライバ４は、複数のソース線ＳＬからデータを受信し、受信したデータを制御回路５又は外部へ出力する。
【0026】
制御回路５は、アクティブマトリクスアレイ装置１の動作を統括的に制御する。制御回路５は、ソースドライバ４、及び後述するゲートドライバに制御信号を送信し、ソースドライバ４、及びゲートドライバの動作を制御する。
【0027】
電圧発生回路６は、アクティブマトリクスアレイ装置１内の各回路の動作に必要な各種電圧を生成し、これら電圧を対応する回路に供給する。
【0028】
【0029】
サブアレイ１１は、マトリクス状に配置された複数の素子１２を備える。Ｘ方向に並んだ一行分の素子１２は、１本のゲート線ＧＬに共通接続される。Ｙ方向に並んだ一列分の素子１２は、１本のソース線ＳＬに共通接続される。サブアレイ１１の行数及び列数は、任意に設定可能である。
【0030】
ゲート線ＧＬは、サブアレイ１１の行を選択するために用いられ、また素子１２を駆動するために用いられる。複数のゲート線ＧＬに順に入力される駆動信号（走査信号ともいう）によって、サブアレイ１１の複数の行が走査される。ソース線ＳＬは、素子１２にデータを入力、又は素子１２からデータを出力するために用いられる。
【0031】
複数の素子１２の各々は、ゲート線ＧＬによって駆動することが可能なように構成される。例えば、素子１２は、ゲート線ＧＬにゲートが接続されたスイッチング素子を含む。また、素子１２は、ソース線ＳＬからのデータを入力、又はソース線ＳＬにデータを出力可能なように構成される。
【0032】
複数の素子１２の各々は、センサー、アクチュエーター、又は表示素子で構成される。センサーは、例えば、圧力センサーを含む。アクチュエーターは、触覚デバイスを含む。表示素子は、画像を表示するための素子であり、画素とも呼ばれる。
【0033】
サブアレイ１１Ａは、マトリクス状に配置された複数の素子１２Ａを備える。素子１２Ａの面積は、素子１２の面積と異なり、例えば素子１２の面積より大きい。素子１２Ａの種類及び機能は、素子１２と同じである。また、素子１２Ａの種類及び機能は、素子１２と異なっていてもよい。
【0034】
サブアレイ１１Ａには、複数の素子１２Ａの行数に対応した数のゲート線ＧＬが配設される。サブアレイ１１Ａに配設される複数のソース線ＳＬのうち、複数の素子１２Ａの列数に対応する数のソース線ＳＬが複数の素子１２Ａに接続される。
【0035】
図３は、サブアレイ１１Ａの他の構成例を示す図である。サブアレイ１１Ａは、１個の素子１２Ａを備える。サブアレイ１１Ａには、１本のゲート線ＧＬが配設され、このゲート線ＧＬが素子１２Ａに接続される。サブアレイ１１Ａに配設される複数のソース線ＳＬのうち１本のソース線ＳＬが素子１２Ａに接続される。
【0036】
［１－３］ ゲートドライバ群１３の構成
図４は、１個のサブアレイ１１に含まれるゲートドライバ群１３のブロック図である。アクティブマトリクスアレイ装置１は、複数のサブアレイ１１にそれぞれ設けられた複数のゲートドライバ群１３を備える。複数のゲートドライバ群１３は、アレイ基板２上に設けられる。また、ゲートドライバ群１３は、これに対応するサブアレイ１１の領域内に配置される。
図４は、１個のサブアレイ１１に含まれるゲートドライバ群１３のブロック図である。アクティブマトリクスアレイ装置１は、複数のサブアレイ１１にそれぞれ設けられた複数のゲートドライバ群１３を備える。複数のゲートドライバ群１３は、アレイ基板２上に設けられる。また、ゲートドライバ群１３は、これに対応するサブアレイ１１の領域内に配置される。
【0037】
ゲートドライバ群１３は、複数のゲートドライバ１４Ａを備える。複数のゲートドライバ１４Ａは、サブアレイ１１に配設された複数のゲート線ＧＬに対応して設けられ、複数のゲート線ＧＬにそれぞれ接続される。ゲートドライバ１４Ａは、ゲート線ＧＬを駆動するとともに、ゲート線ＧＬにパルス状の駆動信号を供給する。
【0038】
サブアレイ１１に含まれる複数のゲートドライバ１４Ａは、直列接続される。複数のゲートドライバ１４Ａは、複数のゲート線ＧＬを上から順に駆動するように動作するとともに、複数のゲート線ＧＬを走査するように動作する。直列接続された複数のゲートドライバ１４Ａは、シフトレジスタ回路を構成する。
【0039】
Ｙ方向に並んだ複数のサブアレイ１１のうち初段のサブアレイ１１には、制御回路５からスタート信号ＳＴが入力される。スタート信号ＳＴは、１フレームの走査を開始する場合にハイレベルとなる信号である。
【0040】
初段以外のサブアレイ１１は、前段のサブアレイ１１から出力信号Ｖｏｕｔを受ける。ゲートドライバ１４Ａの出力信号Ｖｏｕｔは、パルス状の信号である。サブアレイ１１は、前段のサブアレイ１１からの出力信号Ｖｏｕｔが活性化された場合に、走査動作を開始する。
【0041】
［１－４］ ゲートドライバ１４Ａの構成
次に、ゲートドライバ１４Ａの構成の一例について説明する。
次に、ゲートドライバ１４Ａの構成の一例について説明する。
【0042】
図５は、１個のゲートドライバ１４Ａの回路図である。ゲートドライバ１４Ａは、単位シフトレジスタ回路を構成する。ゲートドライバ１４Ａを構成する複数のトランジスタは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成され、またＮチャネルＴＦＴで構成される。ＴＦＴは、結晶質シリコンを含み、例えばアモルファスシリコンにより形成された半導体層を備えていてもよく、ポリシリコンにより形成された半導体層を備えていてもよい。回路構成の説明における接続は、電気的に接続されていることを意味する。
【0043】
ゲートドライバ１４Ａは、高電位側トランジスタＭ２と、低電位側トランジスタＭ５と、転送用トランジスタＭ３ｂと、出力用トランジスタＭ３と、２個のプルダウントランジスタＭ４、Ｍ４ｂと、２個のブートストラップコンデンサＣｂｏ、Ｃｂｔと、第１ノードＡｎと、擬インバータ回路とを備える。擬インバータ回路は、第１トランジスタＭ６と、第２トランジスタＭ７と、コンデンサＣａと、第２ノードＢｎとを備える。
【0044】
高電位側トランジスタＭ２のゲートは、入力信号Ｖｉｎの入力端子に接続される。高電位側トランジスタＭ２のドレインは、ゲートに接続される。すなわち、トランジスタＭ２は、ダイオード接続される。高電位側トランジスタＭ２のドレインには、高電圧ＶＧＨが印加されてもよい。高電圧ＶＧＨは、例えば電源電圧Ｖｄｄである。高電位側トランジスタＭ２のソースは、第１ノードＡｎに接続される。
【0045】
低電位側トランジスタＭ５のゲートは、リセット信号ＲＳＴｉｎの入力端子に接続される。低電位側トランジスタＭ５のソースには、低電圧ＶＧＬが印加される。低電圧ＶＧＬは、例えば接地電圧Ｖｓｓである。低電位側トランジスタＭ５のドレインは、第１ノードＡｎに接続される。
【0046】
転送用トランジスタＭ３ｂのゲートは、第１ノードＡｎに接続される。転送用トランジスタＭ３ｂのドレインは、出力用トランジスタＭ３のドレインおよびクロックＣｌｋＡの入力端子に接続される。転送用トランジスタＭ３ｂのソースは、出力信号Ｖｏｕｔの出力端子と、リセット信号ＲＳＴｏｕｔの出力端子とに接続される。出力信号Ｖｏｕｔは、次段の単位シフトレジスタ回路のスタート信号（入力信号Ｖｉｎ）として用いられる。リセット信号ＲＳＴｏｕｔは、前段の単位シフトレジスタ回路のリセット信号（ＲＳＴｉｎ）として用いられる。転送用トランジスタＭ３ｂのゲート－ソース間には、ブートストラップコンデンサＣｂｔが接続される。
【0047】
出力用トランジスタＭ３のゲートは、第１ノードＡｎに接続される。出力用トランジスタＭ３のドレインは、転送用トランジスタＭ３ｂのドレインおよびクロックＣｌｋＡの入力端子に接続される。出力用トランジスタＭ３のソースは、ゲート線ＧＬを駆動する駆動信号Ｇｏｕｔの出力端子に接続される。出力用トランジスタＭ３のゲート－ソース間には、ブートストラップコンデンサＣｂｏが接続される。
【0048】
プルダウントランジスタＭ４ｂのゲートは、クロックＣｌｋＢの入力端子に接続される。プルダウントランジスタＭ４ｂのソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。プルダウントランジスタＭ４ｂのドレインは、出力信号Ｖｏｕｔの出力端子に接続される。
【0049】
プルダウントランジスタＭ４のゲートは、クロックＣｌｋＢの入力端子に接続される。プルダウントランジスタＭ４のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。プルダウントランジスタＭ４のドレインは、駆動信号Ｇｏｕｔの出力端子に接続される。
【0050】
プルダウントランジスタＭ４、Ｍ４ｂは、クロックＣｌｋＢがハイレベルのときにオンし、ゲート線ＧＬおよびリセット信号ＲＳＴｏｕｔをローレベル（＝Ｖｓｓ）に保持する。
【0051】
第１トランジスタＭ６のゲートは、第２ノードＢｎを介して第２トランジスタＭ７のドレインに接続されるとともに、コンデンサＣａを介してクロックＣｌｋＡの入力端子に接続される。第１トランジスタＭ６のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。第１トランジスタＭ６のドレインは、第１ノードＡｎに接続される。第１トランジスタＭ６は、第２ノードＢｎの電位がハイレベル（＝ＶＧＨ）になっているときにオンし、第１ノードＡｎの電位を低電圧ＶＧＬ（＝Ｖｓｓ）電位に向けて変化させる。
【0052】
第２トランジスタＭ７のゲートは、第１ノードＡｎに接続される。第２トランジスタＭ７のソースには、接地電圧Ｖｓｓ（＝ＶＧＬ）が印加される。第２トランジスタＭ７のドレインは、第２ノードＢｎに接続される。第２トランジスタＭ７は、第１ノードＡｎの電位がハイレベル（ＶＧＨ）になっているときにオンし、第２ノードＢｎの電位を低電圧ＶＧＬ（＝Ｖｓｓ）に向けて変化させる。
【0053】
擬インバータ回路においては、コンデンサＣａは、ダイオード接続トランジスタの代わりに配置されており、ダイオード接続トランジスタの劣化により出力が不安定となることを回避することができる。なお、上記のようにコンデンサＣａはダイオード接続トランジスタに代えて用いられるものであるため大容量である必要はなく、コンデンサＣａを採用したとしても単位シフトレジスタ回路の回路規模が大きくなることを抑制することができる。
【0054】
第１トランジスタＭ６、第２トランジスタＭ７、及びコンデンサＣａを備える擬インバータ回路は、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートの電圧を安定させるための回路である。
【0055】
図６は、直列接続された３個のゲートドライバ１４Ａの構成を説明するブロック図である。ゲートドライバ１４Ａ及びゲート線ＧＬに付記した“ｊ”は、サブアレイ１１に配設された複数のゲート線ＧＬのうち任意のゲート線ＧＬの番号である。
【0056】
直列接続された複数のゲートドライバ１４Ａには、クロックＣｌｋとクロックＸＣｌｋとが入力される。クロックＣｌｋとクロックＸＣｌｋとは逆位相のクロック（相補クロック）である。クロックＣｌｋ、ＸＣｌｋは、前述したクロックＣｌｋＡ、ＣｌｋＢとして用いられる。すなわち、クロックＣｌｋＡとクロックＣｌｋＢとは、逆位相のクロックとなる。直列接続された２個のゲートドライバ１４Ａには、クロックＣｌｋとクロックＸＣｌｋとが交互に入れ替わるように供給される。
【0057】
ゲートドライバ１４Ａ_（ｊ－１）の出力信号Ｖｏｕｔは、ゲートドライバ１４Ａ_ｊのスタート信号（入力信号Ｖｉｎ）の入力端子に入力される。ゲートドライバ１４Ａ_ｊの駆動信号Ｇｏｕｔは、ゲート線ＧＬｊに出力される。ゲートドライバ１４Ａ_ｊのリセット信号ＲＳＴｏｕｔは、ゲートドライバ１４Ａ_（ｊ－１）のリセット信号ＲＳＴｉｎの入力端子に入力される。すなわち、ゲートドライバ１４Ａ_ｊのリセット信号ＲＳＴｏｕｔが活性化された場合に、ゲートドライバ１４Ａ_（ｊ－１）は、駆動信号Ｇｏｕｔをリセットする。
【0058】
なお、初段のサブアレイ１１の初段のゲートドライバ１４Ａには、入力信号Ｖｉｎとして、制御回路５からスタート信号ＳＴが入力される。
【0059】
次に、ゲートドライバ１４Ａの動作について説明する。
図７は、図５に示したゲートドライバ１４Ａの動作の一例を説明するタイミング図である。図７には、クロックＣｌｋＡ、ＣｌｋＢ、入力信号Ｖｉｎ、リセット信号ＲＳＴｉｎ、第１ノードＡｎの電位、第２ノードＢｎの電位、及び出力信号Ｖｏｕｔを示している。
図７は、図５に示したゲートドライバ１４Ａの動作の一例を説明するタイミング図である。図７には、クロックＣｌｋＡ、ＣｌｋＢ、入力信号Ｖｉｎ、リセット信号ＲＳＴｉｎ、第１ノードＡｎの電位、第２ノードＢｎの電位、及び出力信号Ｖｏｕｔを示している。
【0060】
第１ノードＡｎは、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートに接続されたノードであり、ゲートドライバ１４Ａの出力を制御する電圧が印加されるノードである。第２ノードＢｎは、第１トランジスタＭ６のゲートおよび第２トランジスタＭ７のドレインに接続されたノードであり、第１ノードＡｎの電位を安定化させるために設けられたノードである。
【0061】
クロックＣｌｋＡとクロックＣｌｋＢとは同時にハイレベルとなることがなく、ハイレベルとローレベルとが周期的に切り替わる信号である。クロックＣｌｋＡとクロックＣｌｋＢとは、逆位相のクロックである。クロックＣｌｋＡとクロックＣｌｋＢとは、同時に活性化しないようにタイミング制御される。
【0062】
時刻ｔ１において、クロックＣｌｋＡがローレベルであり、入力信号Ｖｉｎがハイレベルとなると、高電位側トランジスタＭ２がオンし、第１ノードＡｎに高電圧ＶＧＨが印加される。この状態でクロックＣｌｋＢがハイレベルとなり、出力信号Ｖｏｕｔは低電圧ＶＧＬに維持される。このとき、第２トランジスタＭ７がオンし、第２ノードＢｎには低電圧ＶＧＬ（＝Ｖｓｓ）が印加される。
【0063】
続いて、入力信号Ｖｉｎがローレベルとなり、高電位側トランジスタＭ２がオフする。
【0064】
時刻ｔ２において、クロックＣｌｋＡがハイレベルとなると、転送用トランジスタＭ３ｂのドレインおよび出力用トランジスタＭ３のドレインにハイレベルの電圧が印加され、これに伴いブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧が上昇する。ブートストラップコンデンサＣｂｏ、Ｃｂｔの一端は、出力用トランジスタＭ３のゲートおよび転送用トランジスタＭ３ｂのゲートに接続されるため、ブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧上昇に伴い、第１ノードＡｎの電位が上昇する。これにより、出力用トランジスタＭ３および転送用トランジスタＭ３ｂがオンし、出力信号Ｖｏｕｔおよび駆動信号Ｇｏｕｔがハイレベルとなる。
【0065】
時刻ｔ３において、クロックＣｌｋＡがローレベルとなると、ブートストラップコンデンサＣｂｏ、Ｃｂｔの電圧が降下し、これに伴い第１ノードＡｎの電位も降下する。これにより、出力用トランジスタＭ３および転送用トランジスタＭ３ｂがオフする。
【0066】
時刻ｔ４において、クロックＣｌｋＢとリセット信号ＲＳＴｉｎとがハイレベルとなると、プルダウントランジスタＭ４、Ｍ４ｂがオンして出力信号Ｖｏｕｔおよび駆動信号Ｇｏｕｔが低電圧ＶＧＬ（＝Ｖｓｓ）となるとともに、低電位側トランジスタＭ５がオンして第１ノードＡｎに低電圧ＶＧＬ（＝Ｖｓｓ）が印加される。
【0067】
［１－５］ サブアレイ１１Ａの構成
図８は、サブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図８には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。サブアレイ１１には、ｎ本のゲート線ＧＬ１～ＧＬｎが配設される。
図８は、サブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図８には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。サブアレイ１１には、ｎ本のゲート線ＧＬ１～ＧＬｎが配設される。
【0068】
サブアレイ１１Ａは、複数のゲートドライバ１４Ａ及び複数のゲートドライバ１４Ｂを備える。図８では、サブアレイ１１Ａのゲート線ＧＬの本数は、サブアレイ１１のゲート線ＧＬの本数の半分である構成例を示している。図８において、図面の理解を容易にするために、ゲートドライバ１４Ａを“ゲートドライバＡ”と表記し、ゲートドライバ１４Ｂを“ゲートドライバＢ”と表記する。サブアレイ１１Ａに含まれるゲートドライバ１４Ａは、サブアレイ１１に含まれるゲートドライバ１４Ａと同じ構成である。
【0069】
１個のゲートドライバ１４Ａと１個のゲートドライバ１４Ｂとが、１本のゲート線に対応して設けられる。ゲートドライバ１４Ａは、対応するゲート線ＧＬに接続される。図８の構成例では、複数のゲートドライバ１４Ａは、奇数番目のゲート線ＧＬに接続される。なお、サブアレイ１１Ａに配設されたゲート線ＧＬの番号は、サブアレイ１１との対比で定義しているが、連続番号で定義してもよい。
【0070】
ゲートドライバ１４Ｂは、シフトレジスタ回路の駆動信号のタイミングを調整するために使用される。ゲートドライバ１４Ｂは、ゲート線ＧＬに接続されない。
【0071】
サブアレイ１１とサブアレイ１１Ａとの対比で、サブアレイ１１Ａのゲート線ＧＬが配設されていない領域にゲートドライバ１４Ｂが配置される。図８の構成例では、複数のゲートドライバ１４Ａと複数のゲートドライバ１４Ｂとは交互に配置される。サブアレイ１１Ａに含まれるゲートドライバ１４Ａ、１４Ｂ全体の数は、サブアレイ１１に含まれるゲートドライバ１４Ａの全数と同じである。サブアレイ１１Ａに含まれる複数のゲートドライバ１４Ａ及び複数のゲートドライバ１４Ｂは、直列接続される。
【0072】
次に、ゲートドライバ１４Ｂの構成について説明する。図９は、ゲートドライバ１４Ｂの回路図である。
【0073】
ゲートドライバ１４Ｂは、高電位側トランジスタＭ２、転送用トランジスタＭ３ｂ、プルダウントランジスタＭ４ｂ、低電位側トランジスタＭ５、擬インバータ回路（第１トランジスタＭ６、第２トランジスタＭ７、及びコンデンサＣａ）、及びブートストラップコンデンサＣｂｔを備える。
【0074】
ゲートドライバ１４Ｂは、ゲート線ＧＬを駆動する駆動信号Ｇｏｕｔを生成する回路を備えていない。ゲートドライバ１４Ａと比較すると、ゲートドライバ１４Ｂは、出力用トランジスタＭ３、プルダウントランジスタＭ４、、及びブートストラップコンデンサＣｂｏを備えていない。
【0075】
高電位側トランジスタＭ２、転送用トランジスタＭ３ｂ、プルダウントランジスタＭ４ｂ、低電位側トランジスタＭ５、擬インバータ回路（第１トランジスタＭ６、第２トランジスタＭ７、及びコンデンサＣａ）、及びブートストラップコンデンサＣｂｔの接続関係は、ゲートドライバ１４Ａと同じである。
【0076】
ゲートドライバ１４Ｂは、前段のゲートドライバから入力信号Ｖｉｎを受ける。ゲートドライバ１４Ｂは、クロックＣｌｋＡ、ＣｌｋＢに応じて、次段のゲートドライバに出力信号Ｖｏｕｔを出力するように動作する。また、ゲートドライバ１４Ｂは、後段のゲートドライバからリセット信号ＲＳＴｉｎを受ける。ゲートドライバ１４Ｂは、リセット信号ＲＳＴｉｎに応じて、第１ノードＡｎの電位をリセットする。
【0077】
［１－６］ 動作
上記のように構成されたアクティブマトリクスアレイ装置１の動作について説明する。
上記のように構成されたアクティブマトリクスアレイ装置１の動作について説明する。
【0078】
図１０は、サブアレイ１１、１１Ａに含まれるゲートドライバ群１３の動作を説明するタイミング図である。図１０では、クロックＣｌｋＡとクロックＣｌｋＢとが同時に遷移するように示されているが、詳細には、クロックＣｌｋＡとクロックＣｌｋＢとは同時に活性化しないようにタイミング制御される。
【0079】
図１０（ａ）は、サブアレイ１１に含まれるゲートドライバ群１３の動作を説明するタイミング図である。サブアレイ１１には、ｎ本のゲート線ＧＬ１～ＧＬｎが配設され、ゲート線ＧＬ１～ＧＬｎには、ゲートドライバ群１３から駆動信号Ｇ１～Ｇｎが供給される。駆動信号Ｇ１～Ｇｎは、図５に示したゲートドライバ１４Ａの駆動信号Ｇｏｕｔに対応する。
【0080】
複数のゲートドライバ１４Ａはそれぞれ、パルス状の駆動信号をゲート線ＧＬ１～ＧＬｎに出力する。駆動信号のパルス幅は、クロックＣｌｋＡ、ＣｌｋＢのパルス幅とほぼ同じである。複数のゲートドライバ１４Ａは、クロックＣｌｋＡ、ＣｌｋＢのパルスとほぼ同じタイミングで連続して駆動信号を出力する。
【0081】
サブアレイ１１に含まれるゲートドライバ群１３は、ゲート線ＧＬ１～ＧＬｎを順次活性化する（ハイレベルにする）ように動作する。また、サブアレイ１１に含まれるゲートドライバ群１３は、ゲート線ＧＬ１～ＧＬｎを走査するように動作する。
【0082】
【0083】
図８に示すように、サブアレイ１１Ａには、サブアレイ１１のゲート線ＧＬの本数の半分のゲート線ＧＬが配設される。すなわち、サブアレイ１１Ａには、サブアレイ１１に配設されたゲート線ＧＬのうち奇数番目のゲート線ＧＬ（ＧＬ１、ＧＬ３、ＧＬ５、・・・、ＧＬｎ－１）が配設される。
【0084】
１本のゲート線ＧＬに対応して設けられたゲートドライバ１４Ａ、１４Ｂのうち、ゲートドライバ１４Ａは、パルス状の駆動信号をゲート線ＧＬに出力するように動作する。ゲートドライバ１４Ｂは、ゲートドライバ１４Ａから出力信号Ｖｏｕｔを受けてからクロックＣｌｋＡの半周期分経過した後に、後段のゲートドライバに出力信号Ｖｏｕｔを出力する。ゲートドライバ１４Ｂは、ゲート線ＧＬに駆動信号を供給しない。
【0085】
サブアレイ１１Ａに含まれるゲートドライバ群１３は、駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１を出力する。サブアレイ１１Ａに含まれるゲートドライバ群１３は、ゲート線ＧＬ１、ＧＬ３、ＧＬ５、・・・、ＧＬｎ－１を順次活性化する（ハイレベルにする）ように動作する。また、サブアレイ１１Ａに含まれるゲートドライバ群１３は、ゲート線ＧＬ１、ＧＬ３、ＧＬ５、・・・、ＧＬｎ－１を走査するように動作する。駆動信号Ｇ１と駆動信号Ｇ３とは、クロックＣｌｋＡの半周期分空けるように活性化される。
【0086】
図１０（ｂ）の例では、サブアレイ１１Ａは、サブアレイ１１に比べて、１／２の駆動周波数で動作することが可能である。サブアレイ１１Ａの駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１のパルスのタイミングは、サブアレイ１１の駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１のパルスのタイミングと同じである。同じ行に含まれるサブアレイ１１とサブアレイ１１Ａとにおいて、サブアレイ１１全体を走査する時間は、サブアレイ１１Ａ全体を走査する時間と同じである。
【0087】
［１－７］ 他の実施例
次に、アクティブマトリクスアレイ装置１の他の実施例について説明する。図１１は、他の実施例に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１１には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。
次に、アクティブマトリクスアレイ装置１の他の実施例について説明する。図１１は、他の実施例に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１１には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。
【0088】
図１１では、サブアレイ１１Ａのゲート線ＧＬの本数は、サブアレイ１１のゲート線ＧＬの本数の１／３である構成例を示している。サブアレイ１１Ａには、ゲート線ＧＬ１、ＧＬ４、・・・、ＧＬｎ－２が配設される。
【0089】
１個のゲートドライバ１４Ａと２個のゲートドライバ１４Ｂとは、１本のゲート線ＧＬに対応して設けられる。ゲートドライバ１４Ａは、対応するゲート線ＧＬに接続される。ゲートドライバ１４Ａの後段には、２個のゲートドライバ１４Ｂが直列接続される。
【0090】
図１１の実施例では、サブアレイ１１Ａは、サブアレイ１１に比べて、１／３の駆動周波数で動作することが可能である。
【0091】
１本のゲート線ＧＬに対応して設けられるゲートドライバ１４Ｂの数は、適宜設定可能である。
【0092】
［１－８］ 第１実施形態の効果
第１実施形態によれば、第１面積を有する複数の素子１２を備えたサブアレイ１１と、第１面積と異なる第２面積を有する複数の素子１２Ａを備えたサブアレイ１１Ａとをアレイ基板２に配置可能なアクティブマトリクスアレイ装置１を構成することができる。また、機能の異なる複数のサブアレイ１１とサブアレイ１１Ａとをアレイ基板２に配置可能なアクティブマトリクスアレイ装置１を構成することができる。また、アレイ基板２に、サブアレイ１１とサブアレイ１１Ａとを自由に配置することができる。
第１実施形態によれば、第１面積を有する複数の素子１２を備えたサブアレイ１１と、第１面積と異なる第２面積を有する複数の素子１２Ａを備えたサブアレイ１１Ａとをアレイ基板２に配置可能なアクティブマトリクスアレイ装置１を構成することができる。また、機能の異なる複数のサブアレイ１１とサブアレイ１１Ａとをアレイ基板２に配置可能なアクティブマトリクスアレイ装置１を構成することができる。また、アレイ基板２に、サブアレイ１１とサブアレイ１１Ａとを自由に配置することができる。
【0093】
また、ソース線ＳＬに共通接続されたサブアレイ１１とサブアレイ１１Ａとを互いに異なる駆動周波数を駆動することができる。また、ゲート線ＧＬが延びるＸ方向に並んだサブアレイ１１とサブアレイ１１Ａとを互いに異なる駆動周波数を駆動することができる。
【0094】
また、Ｘ方向に並んだ複数のサブアレイ（サブアレイ１１Ａを含む）で、駆動信号のタイミングを合わせることができる。これにより、全てのサブアレイのクロックタイミングがずれることなく、全てのサブアレイ（１フレーム）を走査することができる。
【0095】
また、アレイエリア内にゲートドライバを搭載するＧＩＡ技術を採用している。これにより、狭額縁化やFoldable（折りたためる）ディスプレイ構造を実現することができる。
【0096】
［２］ 第２実施形態
第２実施形態は、ゲートドライバ群が出力する駆動信号のパルス幅を変化させるようにしている。
第２実施形態は、ゲートドライバ群が出力する駆動信号のパルス幅を変化させるようにしている。
【0097】
［２－１］ ゲートドライバ群１３の構成
図１２は、本発明の第２実施形態に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１２には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。サブアレイ１１の構成は、第１実施形態と同じである。
図１２は、本発明の第２実施形態に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１２には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。サブアレイ１１の構成は、第１実施形態と同じである。
【0098】
サブアレイ１１Ａは、複数のゲートドライバ１４Ｃ及び複数のゲートドライバ１４Ｄを備える。図１２では、サブアレイ１１Ａのゲート線ＧＬの本数は、サブアレイ１１のゲート線ＧＬの本数の半分である構成例を示している。図１２において、図面の理解を容易にするために、ゲートドライバ１４Ｃを“ゲートドライバＣ”と表記し、ゲートドライバ１４Ｄを“ゲートドライバＤ”と表記する。
【0099】
ゲートドライバ１４Ｃとゲートドライバ１４Ｄとは、直列接続される。ゲートドライバ１４Ｃとゲートドライバ１４Ｄとは、１本のゲート線ＧＬに接続される。この関係を維持しつつ、複数のゲートドライバ１４Ｃ及び複数のゲートドライバ１４Ｄは、直列接続される。図１２の構成例では、複数のゲートドライバ１４Ｃと複数のゲートドライバ１４Ｄとは交互に配置される。サブアレイ１１Ａに含まれるゲートドライバ１４Ｃ、１４Ｄ全体の数は、サブアレイ１１に含まれるゲートドライバ１４Ａの全数と同じである。
【0100】
図１３は、ゲートドライバ１４Ｃの回路図である。ゲートドライバ１４Ｃは、ゲートドライバ１４Ａの回路に、さらにトランジスタＭ８を追加して構成される。トランジスタＭ８以外の回路構成は、ゲートドライバ１４Ａと同じである。
【0101】
トランジスタＭ８のドレインは、ゲートに接続される。すなわち、トランジスタＭ８は、ダイオード接続され、ダイオードとして機能する。トランジスタＭ８のドレインは、出力用トランジスタＭ３のソースに接続される。トランジスタＭ８のソースは、ゲート線ＧＬを駆動する駆動信号Ｇｏｕｔの出力端子、すなわちゲート線ＧＬに接続される。
【0102】
ダイオード接続されたトランジスタＭ８をダイオードとも称する。すなわち、ダイオードＭ８のアノードは、出力用トランジスタＭ３のソースに接続される。ダイオードＭ８のカソードは、ゲート線ＧＬを駆動する駆動信号Ｇｏｕｔの出力端子、すなわちゲート線ＧＬに接続される。
【0103】
なお、図１２の構成例（模式図）では、ダイオードＭ８をゲートドライバ１４Ｃの外に抽出して示している。図１２の構成例では、ダイオードＭ８のアノードは、駆動信号Ｇｏｕｔの出力端子に接続される。ダイオードＭ８のカソードは、ゲート線ＧＬに接続される。ダイオードＭ８は、ゲートドライバ１４Ｃの出力をゲート線ＧＬに転送するとともに、ゲート線ＧＬの電位がゲートドライバ１４ＣのうちダイオードＭ８のアノード側の素子に印加されるのを防ぐ機能を有する。
【0104】
図１４は、ゲートドライバ１４Ｄの回路図である。ゲートドライバ１４Ｄは、ゲートドライバ１４Ａの回路に、さらにトランジスタＭ８、Ｍ９を追加して構成される。トランジスタＭ８、Ｍ９以外の回路構成は、ゲートドライバ１４Ａと同じである。
【0105】
トランジスタＭ８の構成は、ゲートドライバ１４Ｃと同じである。
【0106】
トランジスタＭ９は、プルダウントランジスタである。トランジスタＭ９のゲートは、リセット信号ＲＳＴｉｎの入力端子に接続される。トランジスタＭ９のドレインは、駆動信号Ｇｏｕｔの出力端子、すなわちゲート線ＧＬに接続される。トランジスタＭ９のソースには、低電圧ＶＧＬ（＝Ｖｓｓ）が印加される。トランジスタＭ９は、リセット信号ＲＳＴｉｎが活性化された場合に、ゲート線ＧＬを接地電圧Ｖｓｓにプルダウンする。
【0107】
【0108】
ゲートドライバ１４Ｃにおいて、トランジスタＭ８のゲート及びドレインは、駆動信号Ｇｏｕｔの出力端子に接続され、トランジスタＭ８のソースは、ゲート線ＧＬｊに接続される。
【0109】
ゲートドライバ１４Ｄにおいて、トランジスタＭ８のゲート及びドレインは、駆動信号Ｇｏｕｔの出力端子に接続され、トランジスタＭ８のソースは、ゲート線ＧＬｊに接続される。
【0110】
ゲートドライバ１４Ｄにおいて、トランジスタＭ９のゲートは、ゲート線ＧＬｊ＋２に接続され、トランジスタＭ９のドレインは、ゲート線ＧＬｊに接続される。トランジスタＭ９のソースには、接地電圧Ｖｓｓが印加される。なお、図１４では、トランジスタＭ９のゲートにリセット信号ＲＳＴｉｎが入力されている。図１５では、トランジスタＭ９のゲートは、ゲート線ＧＬｊ＋２に接続されている。図１４と図１５とで、トランジスタＭ９のゲート信号の論理は同じである。図１４と図１５とのどちらの構成を採用してもよい。
【0111】
［２－２］ 動作
図１６は、サブアレイ１１、１１Ａに含まれるゲートドライバ群１３の動作を説明するタイミング図である。図１６（ａ）は、サブアレイ１１に含まれるゲートドライバ群１３の動作を説明するタイミング図である。
図１６は、サブアレイ１１、１１Ａに含まれるゲートドライバ群１３の動作を説明するタイミング図である。図１６（ａ）は、サブアレイ１１に含まれるゲートドライバ群１３の動作を説明するタイミング図である。
【0112】
【0113】
図１２に示すように、サブアレイ１１Ａには、サブアレイ１１のゲート線ＧＬの本数の半分のゲート線ＧＬが配設される。すなわち、サブアレイ１１Ａには、サブアレイ１１に配設されたゲート線ＧＬのうち奇数番目のゲート線ＧＬ（ＧＬ１、ＧＬ３、ＧＬ５、・・・、ＧＬｎ－１）が配設される。
【0114】
１本のゲート線ＧＬに対応して設けられたゲートドライバ１４Ｃ、１４Ｄのうち、ゲートドライバ１４Ｃは、パルス状の駆動信号をゲート線ＧＬに出力するように動作する。ゲートドライバ１４Ｄは、ゲートドライバ１４Ｃからの出力信号Ｖｏｕｔに連続してパルス状の駆動信号をゲート線ＧＬに出力するように動作する。
【0115】
サブアレイ１１Ａに含まれるゲートドライバ群１３は、駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１を出力する。１本のゲート線ＧＬに接続されたゲートドライバ１４Ｃ、１４Ｄはそれぞれ、ゲート線ＧＬに連続してパルスを出力するように動作する。結果として、ゲートドライバ１４Ｃ、１４Ｄは、クロックＣｌｋＡの１周期分のパルス幅を有するパルスを出力する。サブアレイ１１Ａに含まれるゲートドライバ群１３は、サブアレイ１１の２倍のパルス幅になるように、駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１を生成する。駆動信号Ｇ１、Ｇ３、Ｇ５、・・・、Ｇｎ－１は、間隔を空けずに連続して走査される。図１６（ｂ）の例では、サブアレイ１１Ａは、サブアレイ１１に比べて、１／２の駆動周波数で動作することが可能である。
【0116】
［２－３］ 他の実施例
次に、アクティブマトリクスアレイ装置１の他の実施例について説明する。図１７は、他の実施例に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１７には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。
次に、アクティブマトリクスアレイ装置１の他の実施例について説明する。図１７は、他の実施例に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の構成を説明する図である。図１７には、サブアレイ１１Ａに隣接するサブアレイ１１の構成も示している。
【0117】
図１７では、サブアレイ１１Ａのゲート線ＧＬの本数は、サブアレイ１１のゲート線ＧＬの本数の１／３である構成例を示している。サブアレイ１１Ａには、ゲート線ＧＬ１、ＧＬ４、・・・、ＧＬｎ－２が配設される。
【0118】
ゲートドライバ１４Ｃ、ゲートドライバ１４Ｃ、及びゲートドライバ１４Ｄは、この順に直列接続される。ゲートドライバ１４Ｃ、ゲートドライバ１４Ｃ、及びゲートドライバ１４Ｄは、１本のゲート線ＧＬに接続される。この関係を維持しつつ、複数のゲートドライバ１４Ｃ及び複数のゲートドライバ１４Ｄは、直列接続される。サブアレイ１１Ａに含まれるゲートドライバ１４Ｃ、１４Ｄ全体の数は、サブアレイ１１に含まれるゲートドライバ１４Ａの全数と同じである。ゲートドライバ１４Ｃ、１４Ｄの構成はそれぞれ、図１３、図１４と同じである。
【0119】
【0120】
直列接続された２個のゲートドライバ１４Ｃの各々において、トランジスタＭ８のゲート及びドレインは、駆動信号Ｇｏｕｔの出力端子に接続され、トランジスタＭ８のソースは、ゲート線ＧＬｊに接続される。
【0121】
ゲートドライバ１４Ｄにおいて、トランジスタＭ８のゲート及びドレインは、駆動信号Ｇｏｕｔの出力端子に接続され、トランジスタＭ８のソースは、ゲート線ＧＬｊに接続される。
【0122】
ゲートドライバ１４Ｄにおいて、トランジスタＭ９のゲートは、ゲート線ＧＬｊ＋３に接続され、トランジスタＭ９のドレインは、ゲート線ＧＬｊに接続される。トランジスタＭ９のソースには、低電圧ＶＧＬが印加される。なお、図１４では、トランジスタＭ９のゲートにリセット信号ＲＳＴｉｎが入力されている。図１８では、トランジスタＭ９のゲートは、ゲート線ＧＬｊ＋３に接続されている。図１４と図１８とで、トランジスタＭ９のゲート信号の論理は同じである。図１４と図１８とのどちらの構成を採用してもよい。
【0123】
【0124】
【0125】
図１７に示すように、サブアレイ１１Ａには、サブアレイ１１のゲート線ＧＬの本数の１／３のゲート線ＧＬが配設される。すなわち、サブアレイ１１Ａには、ゲート線ＧＬ１、ＧＬ４、・・・、ＧＬｎ－２が配設される。
【0126】
サブアレイ１１Ａに含まれるゲートドライバ群１３は、駆動信号Ｇ１、Ｇ４、・・・、Ｇｎ－２を出力する。１本のゲート線ＧＬに接続された２個のゲートドライバ１４Ｃ及び１個のゲートドライバ１４Ｄは、ゲート線ＧＬに連続してパルスを出力するように動作する。結果として、２個のゲートドライバ１４Ｃ及び１個のゲートドライバ１４Ｄは、クロックＣｌｋＡの１．５周期分のパルス幅を有するパルスを出力する。サブアレイ１１Ａに含まれるゲートドライバ群１３は、サブアレイ１１の３倍のパルス幅になるように、駆動信号Ｇ１、Ｇ４、・・・、Ｇｎ－２を生成する。駆動信号Ｇ１、Ｇ４、・・・、Ｇｎ－２は、間隔を空けずに連続して走査される。図１９（ｂ）の例では、サブアレイ１１Ａは、サブアレイ１１に比べて、１／３の駆動周波数で動作することが可能である。
【0127】
［２－４］ 第２実施形態の効果
第２実施形態によれば、サブアレイ１１Ａは、ゲート線ＧＬに供給される駆動信号のパルス幅を変更することができる。その他の効果は、第１実施形態と同じである。
第２実施形態によれば、サブアレイ１１Ａは、ゲート線ＧＬに供給される駆動信号のパルス幅を変更することができる。その他の効果は、第１実施形態と同じである。
【0128】
［３］ 第３実施形態
サブアレイ１１Ａにおいて、Ｙ方向に隣接する２本のゲート線ＧＬでパルスが切り替わるタイミングでクロストークが発生する可能性がある。第３実施形態は、Ｙ方向に隣接する２本のゲート線ＧＬにおけるクロストークを抑制する実施例である。
サブアレイ１１Ａにおいて、Ｙ方向に隣接する２本のゲート線ＧＬでパルスが切り替わるタイミングでクロストークが発生する可能性がある。第３実施形態は、Ｙ方向に隣接する２本のゲート線ＧＬにおけるクロストークを抑制する実施例である。
【0129】
【0130】
１本のゲート線ＧＬｊに接続された３個のゲートドライバのうち１段目のゲートドライバ１４Ｃは、第１ノードＡｎの出力端子を備える。第１ノードＡｎは、図５に示す通りである。第１ノードＡｎの出力を信号Ａｎｏｕｔと称する。図２０のゲートドライバ１４Ｃに含まれるユニット（ゲートドライバ１４Ａに対応するユニット）に、出力端子Ａｎｏｕｔが示される。
【0131】
３段目のゲートドライバ１４Ｄは、トランジスタＭ１０をさらに備える。トランジスタＭ１０は、プルダウントランジスタである。トランジスタＭ１０のゲートには、次段のゲートドライバ１４Ｃから信号Ａｎｏｕｔが入力される。トランジスタＭ１０のドレインは、ゲート線ＧＬｊに接続される。トランジスタＭ１０のソースには、クロックＣｌｋＡが入力される。
【0132】
トランジスタＭ１０は、次段のゲートドライバの第１ノードＡｎの電位（Ａｎ電位）がハイレベルである場合にオンする。Ａｎ電位がハイレベルである期間は、図７の期間ｔ１～ｔ３である。トランジスタＭ１０は、次段のＡｎ電位がハイレベルであり、クロックＣｌｋＡがローレベルに変化した瞬間からゲート線ＧＬｊをプルダウンする。すなわち、トランジスタＭ１０は、ゲートドライバ１４Ｄがゲート線ＧＬｊをハイレベルからローレベルに切り替えるタイミングに合わせて、ゲート線ＧＬｊを接地電圧Ｖｓｓにプルダウンする。なお、クロックＣｌｋＡがハイレベルの期間は、次段の第１ノードＡｎがハイレベルでもゲート線ＧＬｊはトランジスタＭ１０によりプルダウンされない。
【0133】
【0134】
図２２から理解できるように、サブアレイ１１とサブアレイ１１Ａとで、駆動周波数を変えることができる。また、Ｙ方向に隣接する２本のゲート線ＧＬにおけるクロストークを抑制できている。
【0135】
第３実施形態によれば、ゲートドライバ１４Ｄは、ゲート線ＧＬの駆動信号の立ち下がりをより急峻に制御できる。これにより、Ｙ方向に隣接する２本のゲート線ＧＬにおけるクロストークを抑制することができる。
【0136】
［４］ 第４実施形態
サブアレイ１１Ａの次段が駆動周波数を変更しないサブアレイ１１である場合、再度、クロックＣｌｋＡがハイレベルになったタイミングでトランジスタＭ９がオフになり、かつ、トランジスタＭ１０のゲートに入力されるＡｎ電位がプルダウンされるタイミングが遅いために、トランジスタＭ１０を介してクロックＣｌｋＡからの電荷がゲート線ＧＬに流入してしまう可能性がある。これにより、オフのゲート線ＧＬの電位が上昇してしまう可能性がある。第４実施形態は、サブアレイ１１Ａの最終段のゲート線ＧＬの電位変動を抑制する実施例である。
サブアレイ１１Ａの次段が駆動周波数を変更しないサブアレイ１１である場合、再度、クロックＣｌｋＡがハイレベルになったタイミングでトランジスタＭ９がオフになり、かつ、トランジスタＭ１０のゲートに入力されるＡｎ電位がプルダウンされるタイミングが遅いために、トランジスタＭ１０を介してクロックＣｌｋＡからの電荷がゲート線ＧＬに流入してしまう可能性がある。これにより、オフのゲート線ＧＬの電位が上昇してしまう可能性がある。第４実施形態は、サブアレイ１１Ａの最終段のゲート線ＧＬの電位変動を抑制する実施例である。
【0137】
図２３は、本発明の第４実施形態に係るサブアレイ１１Ａに含まれるゲートドライバ群１３の回路図である。図２３には、１本のゲート線ＧＬｊに接続された３個のゲートドライバを抽出して示している。図２３において、駆動周波数を変更するサブアレイ１１Ａの後段に、駆動周波数を変更しないサブアレイ１１が接続されているものとする。ゲート線ＧＬｊは、サブアレイ１１Ａの最終段のゲート線ＧＬであり、ゲート線ＧＬｊ＋３、ＧＬｊ＋４は、次段のサブアレイ１１に含まれるゲート線である。
【0138】
ゲート線ＧＬｊには、２個のゲートドライバ１４Ｃ及び１個のゲートドライバ１４Ｄが接続される。図２３の信号ＲＳＴｏｕｔ、Ａｎｏｕｔは、ゲートドライバ１４Ｄの次段、すなわちゲート線ＧＬｊ＋３に接続されたゲートドライバ１４Ａの出力信号である。図２３の信号Ａｎｏｕｔ２は、ゲートドライバ１４Ｄの次々段、すなわちゲート線ＧＬｊ＋４に接続されたゲートドライバ１４Ａの出力信号である。
【0139】
３段目のゲートドライバ１４Ｄは、トランジスタＭ１１をさらに備える。トランジスタＭ１１は、プルダウントランジスタである。トランジスタＭ１１のゲートには、次々段のゲートドライバ１４Ａから信号Ａｎｏｕｔ２が入力される。トランジスタＭ１１のドレインは、ゲート線ＧＬｊに接続される。トランジスタＭ１１のソースには、低電圧ＶＧＬが印加される。
【0140】
トランジスタＭ１１は、次々段のＡｎ電位がハイレベルになったタイミングで、ゲート線ＧＬｊをプルダウンする。これにより、トランジスタＭ１０を介してクロックＣｌｋＡの電荷がゲート線ＧＬｊに流入するのを抑制できる。よって、オフのゲート線ＧＬｊの電位が変動するのを抑制できる。
【0141】
［５］ 第５実施形態
第５実施形態では、サブアレイ１１Ａに含まれるゲートドライバ群は、ゲート線ＧＬの駆動信号のパルス幅を変化させるとともに、隣接するパルスの間隔を空けるように、駆動信号を生成するようにしている。
第５実施形態では、サブアレイ１１Ａに含まれるゲートドライバ群は、ゲート線ＧＬの駆動信号のパルス幅を変化させるとともに、隣接するパルスの間隔を空けるように、駆動信号を生成するようにしている。
【0142】
【0143】
図２４では、サブアレイ１１Ａのゲート線ＧＬの本数は、サブアレイ１１のゲート線ＧＬの本数の１／３である構成例を示している。サブアレイ１１Ａには、ゲート線ＧＬ１、ＧＬ４、・・・、ＧＬｎ－２が配設される。
【0144】
ゲートドライバ１４Ｃ、１４Ｄ、１４Ｂは、１本のゲート線ＧＬに対応して設けられる。ゲートドライバ１４Ｃ、１４Ｄは、対応するゲート線ＧＬに接続される。ゲートドライバ１４Ｂは、ゲート線ＧＬに接続されない。ゲートドライバ１４Ｃ、１４Ｄ、１４Ｂは、この順に直列接続される。この関係を維持しつつ、複数のゲートドライバ１４Ｃ、複数のゲートドライバ１４Ｄ、及び複数のゲートドライバ１４Ｂは、直列接続される。サブアレイ１１Ａに含まれるゲートドライバ１４Ｃ、１４Ｄ、１４Ｂ全体の数は、サブアレイ１１に含まれるゲートドライバ１４Ａの全数と同じである。ゲートドライバ１４Ｃ、１４Ｄ、１４Ｂの構成はそれぞれ、図１３、図１４、図９と同じである。
【0145】
【0146】
図２５（ｂ）は、サブアレイ１１Ａに含まれるゲートドライバ群１３の動作を説明するタイミング図である。
【0147】
サブアレイ１１Ａに含まれるゲートドライバ群１３は、駆動信号Ｇ１、Ｇ４、・・・、Ｇｎ－２を出力する。１本のゲート線ＧＬに接続されたゲートドライバ１４Ｃ及びゲートドライバ１４Ｄはそれぞれ、ゲート線ＧＬにパルスを出力するように動作する。ゲートドライバ１４Ｂは、ゲートドライバ１４Ｄから出力信号Ｖｏｕｔを受けてからクロックＣｌｋＡの半周期分経過した後に、後段のゲートドライバに出力信号Ｖｏｕｔを出力する。結果として、ゲートドライバ１４Ｃ、１４Ｄ、１４Ｂは、クロックＣｌｋＡの１周期分のパルス幅を有するパルスを出力するとともに、隣接するパルスの間隔を半周期分空けるように動作する。サブアレイ１１Ａに含まれるゲートドライバ群１３は、クロックＣｌｋＡの１．５周期に１パルスの駆動信号を出力するように、駆動信号Ｇ１、Ｇ４、・・・、Ｇｎ－２を生成する。
【0148】
図２５（ｂ）の例では、サブアレイ１１Ａは、サブアレイ１１に比べて、１／３の駆動周波数で動作することが可能である。なお、１本のゲート線ＧＬに対応して設けられるゲートドライバ１４Ｂの数は、適宜設定可能である。
【0149】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0150】
１…アクティブマトリクスアレイ装置、２…アレイ基板、３…端子部、４…ソースドライバ、５…制御回路、６…電圧発生回路、１０…サブアレイ群、１１，１１Ａ…サブアレイ、１２，１２Ａ…素子、１３…ゲートドライバ群、１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ…ゲートドライバ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
