知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024110830
(43)【公開日】2024-08-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240808BHJP
H01L 21/336 20060101ALI20240808BHJP
H01L 29/12 20060101ALI20240808BHJP
H01L 29/739 20060101ALI20240808BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 658E
H01L29/78 658A
H01L29/78 652T
H01L29/78 655A
H01L29/78 652F
H01L29/78 652S
H01L29/78 652Q
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023015669
(22)【出願日】2023-02-03
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】小林 純
(57)【要約】
【課題】コラム領域の幅のばらつきに対する耐圧のロバスト性を向上させることができる半導体装置を提供する。
【解決手段】各コラム領域は、複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、各薄膜エピタキシャル層は、所定の基準膜厚を有しており、半導体層の下端から半導体層の厚さの５４％の長さだけ上方の位置までの範囲内に厚膜エピタキシャル層が存在しており、厚膜エピタキシャル層の基準膜厚に対する膜厚増加分の、基準膜厚に対する割合を膜厚増加率とすると、膜厚増加率が１４．６％以上１６．７％以下である。
【選択図】図３
【解決手段】各コラム領域は、複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、各薄膜エピタキシャル層は、所定の基準膜厚を有しており、半導体層の下端から半導体層の厚さの５４％の長さだけ上方の位置までの範囲内に厚膜エピタキシャル層が存在しており、厚膜エピタキシャル層の基準膜厚に対する膜厚増加分の、基準膜厚に対する割合を膜厚増加率とすると、膜厚増加率が１４．６％以上１６．７％以下である。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層全体の厚さの５４％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上１６．７％以下である、半導体装置。
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層全体の厚さの５４％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上１６．７％以下である、半導体装置。
【請求項2】
複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの４５％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２０．８％以下である、半導体装置。
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの４５％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２０．８％以下である、半導体装置。
【請求項3】
複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの２７％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２５％以下である、半導体装置。
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの２７％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２５％以下である、半導体装置。
【請求項4】
複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの１８％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２９．２％以下である、半導体装置。
前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、
前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層の下面から前記半導体層の厚さの１８％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２９．２％以下である、半導体装置。
【請求項5】
前記各コラム領域は、前記各エピタキシャル層に含まれるコラム部分からなる複数のコラム部分を含む、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記素子構造が、前記半導体層の前記上面側の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型の第１領域とを含む、請求項１～４のいずれか一項に記載の半導体装置。
【請求項7】
前記コラム領域は、前記ボディ領域から前記半導体層の下面に向かって延びている、請求項６に記載の半導体装置。
【請求項8】
前記ボディ領域の表層部に形成され、前記ボディ領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のボディコンタクト領域をさらに含む、請求項６に記載の半導体装置。
【請求項9】
前記半導体層内の第１導電型領域をドリフト領域とすると、
前記半導体層の上面の上に形成され、前記ドリフト領域、前記ボディ領域および前記第１領域に対向するゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、前記ゲート絶縁膜を挟んで前記ドリフト領域、前記ボディ領域および前記第１領域に対向するゲート電極とをさらに含む、請求項６に記載の半導体装置。
前記半導体層の上面の上に形成され、前記ドリフト領域、前記ボディ領域および前記第１領域に対向するゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、前記ゲート絶縁膜を挟んで前記ドリフト領域、前記ボディ領域および前記第１領域に対向するゲート電極とをさらに含む、請求項６に記載の半導体装置。
【請求項10】
前記半導体層の上面の上で前記ゲート電極に電気的に接続されたゲート端子電極をさらに含む、請求項９に記載の半導体装置。
【請求項11】
前記半導体層の上で前記第１領域に電気的に接続された第１端子電極をさらに含む、請求項１０に記載の半導体装置。
【請求項12】
前記半導体層の下面側に配置された第１導電型の半導体基板を含み、
前記半導体基板における前記半導体層とは反対側の表面に形成された第２端子電極をさらに含む、請求項１１に記載の半導体装置。
前記半導体基板における前記半導体層とは反対側の表面に形成された第２端子電極をさらに含む、請求項１１に記載の半導体装置。
【請求項13】
前記第１領域がソース領域であり、
前記第１端子電極がソース端子電極であり、
前記第２端子電極がドレイン端子電極である、請求項１２に記載の半導体装置。
前記第１端子電極がソース端子電極であり、
前記第２端子電極がドレイン端子電極である、請求項１２に記載の半導体装置。
【請求項14】
前記半導体層の下面側に配置された第１導電型の半導体基板を含み、
前記複数のコラム領域は、前記半導体基板から前記半導体層の上面側に間隔を空けて前記半導体層内に形成されている、請求項１～４のいずれか一項に記載の半導体装置。
前記複数のコラム領域は、前記半導体基板から前記半導体層の上面側に間隔を空けて前記半導体層内に形成されている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項15】
前記半導体基板は、前記半導体層の厚さを超える厚さを有している、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、ＭＯＳＦＥＴを開示している。当該ＭＯＳＦＥＴでは、ｎ＋型の不純物が含有された半導体基板と、ｐ型の不純物が含有されたベース層との間にスーパージャンクション構造が設けられている。スーパージャンクション構造は、ｎ型の不純物が含有された第１半導体層（ドリフト領域）と、ｐ型の不純物が含有された第２半導体層（コラム領域）とが、半導体基板とベース層とが対向する方向と交差する方向に交互に繰り返し配置されて構成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００６－２６１５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態の目的は、コラム領域の幅のばらつきに対する耐圧のバスト性を向上させることができる半導体装置を提供することである。
【課題を解決するための手段】
【0005】
本開示の一実施形態は、複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、前記半導体層内に形成されたスーパージャンクション構造とを含み、前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、前記半導体層の下面から前記半導体層全体の厚さの５４％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上１６．７％以下である、半導体装置を提供する。
【0006】
この構成では、コラム領域の幅のばらつきに対する耐圧のバスト性を向上させることができる。
【0007】
本開示の一実施形態は、複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、前記半導体層内に形成されたスーパージャンクション構造とを含み、前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、前記半導体層の下面から前記半導体層の厚さの４５％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２０．８％以下である、半導体装置を提供する。
【0008】
この構成では、コラム領域の幅のばらつきに対する耐圧のバスト性を向上させることができる。
【0009】
本開示の一実施形態は、複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、前記半導体層内に形成されたスーパージャンクション構造とを含み、前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、前記半導体層の下面から前記半導体層の厚さの２７％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２５％以下である、半導体装置を提供する。
【0010】
この構成では、コラム領域の幅のばらつきに対する耐圧のバスト性を向上させることができる。
【0011】
本開示の一実施形態は、複数のエピタキシャル層の積層膜からなり、上面および下面を有する第１導電型の半導体層と、前記半導体層の前記上面に一方向に間隔を空けて形成された複数の素子構造と、前記半導体層内に形成されたスーパージャンクション構造とを含み、前記スーパージャンクション構造が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム領域を含み、前記各コラム領域は、前記複数のエピタキシャル層のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、前記複数のエピタキシャル層は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、前記各エピタキシャル層は、所定の基準膜厚を有しており、前記半導体層の下面から前記半導体層の厚さの１８％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２９．２％以下である、半導体装置を提供する。
【0012】
この構成では、コラム領域の幅のばらつきに対する耐圧のバスト性を向上させることができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下では、添付図面を参照して、本開示の実施形態を詳細に説明する。
【0015】
図１は、本開示の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図１では、領域IIにおいて半導体装置１の内部構造の一部が透過して示されている。
【0016】
図１～図３を参照して、半導体装置１は、絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。半導体装置１は、直方体形状に形成されたチップ２を含む。
【0017】
チップ２は、一方側の第１主面（上面）３、他方側の第２主面（下面）４、ならびに、第１主面３および第２主面４を接続する側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。側面５Ａ～５Ｄは、より具体的には、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。
【0018】
第１主面３および第２主面４は、それらの法線方向（以下、「Ｚ方向」という。）から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。なお、Ｚ方向は、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、Ｘ方向に沿って延び、Ｘ方向に交差するＹ方向に対向している。Ｙ方向は、より具体的には、Ｘ方向に直交している。第３側面５Ｃおよび第４側面５Ｄは、Ｙ方向に沿って延び、Ｘ方向に対向している。
【0019】
半導体装置１は、第１主面３の上に配置されたゲート端子電極（ゲートパッド）６を含む。ゲート端子電極６は、第１主面３の上において第３側面５Ｃに沿う領域に配置されている。ゲート端子電極６は、この形態では、第１主面３の上において第３側面５Ｃの中央部に沿う領域に配置されている。ゲート端子電極６は、平面視においてチップ２の任意の角部に沿う領域に配置されていてもよい。ゲート端子電極６は、平面視において四角形状に形成されていてもよい。
【0020】
半導体装置１は、第１主面３の上においてゲート端子電極６に接続されたゲート配線電極（ゲートフィンガー）７を含む。ゲート配線電極７は、ゲート端子電極６から帯状に引き出されている。ゲート配線電極７は、この実施形態では、ゲート端子電極６から第１側面５Ａ、第２側面５Ｂおよび第３側面５Ｃに沿って帯状に延び、チップ２の内方領域を３方向から区画している。
【0021】
半導体装置１は、チップ２の第１主面３の上に配置されたソース端子電極８を含む。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７によって区画された領域に配置されている。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７から間隔を空けて第１主面３の上に配置されている。
【0022】
ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層およびＡｌＣｕ合金層のうちの少なくとも１種をそれぞれ含んでいてもよい。
【0023】
ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層またはＡｌＣｕ合金層からなる単層構造をそれぞれ有していてもよい。ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層およびＡｌＣｕ合金層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造をそれぞれ有していてもよい。
【0024】
図３を参照して、チップ２は、この実施形態では、半導体基板１１と、半導体基板１１上に形成された半導体層１２とを含む。
【0025】
半導体基板１１は、この実施形態では、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板など、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板１１は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。半導体基板１１は、ドレイン領域と称してもよい。
【0026】
ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）などを適用できる。また、ｎ＋型の半導体基板１１の不純物濃度は、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度であってもよい。
【0027】
半導体基板１１の厚さは、５０μｍ以上４５０μｍ以下であってもよい。半導体基板１１の厚さは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または３５０μｍ以上４５０μｍ以下であってもよい。半導体基板１１の厚さは、１５０μｍ以上３５０μｍ以下であることが好ましい。
【0028】
半導体層１２は、上面４１と下面４２とを有する。半導体層１２の上面４１は、チップ２の第１主面３でもある。半導体層１２は、図３に破線で示すように、マルチエピタキシャル成長法によって形成された複数のｎ－型のエピタキシャル層１２Ａ～１２Ｋを有している。各エピタキシャル層１２Ａ～１２Ｋは、ｎ型不純物を注入しながらエピタキシャル成長されたｎ－型の層である。ｎ型不純物の例は、前述のとおりである。
【0029】
半導体層１２は、この実施形態では、１１層のエピタキシャル層１２Ａ～１２Ｋを有している。１１層のエピタキシャル層１２Ａ～１２Ｋを、最下層から順に、第１エピタキシャル層１２Ａ、第２エピタキシャル層１２Ｂ、…、第１０エピタキシャル層１２Ｊおよび第１１エピタキシャル層１２Ｋということにする。半導体層１２におけるｎ－型の領域は、ｎ－型のドリフト領域１３と称してもよい。
【0030】
半導体層１２は、半導体基板１１の厚さよりも小さい厚さを有している。具体的には、半導体層１２は、１０μｍ以上１００μｍ以下の厚さを有していてもよい。半導体層１２の厚さは、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または７５μｍ以上１００μｍ以下であってもよい。半導体層１２の厚さは、４５μｍ以上７０μｍ以下であることが好ましい。
【0031】
半導体装置１は、第２主面４の上（半導体基板１１の下面）に形成されたドレイン端子電極１４を含む。ドレイン端子電極１４は、半導体基板（ドレイン領域）１１に電気的に接続されている。ドレイン端子電極１４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１種を含んでいてもよい。ドレイン端子電極１４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン端子電極１４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
【0032】
半導体装置１は、半導体層１２の表層部、より具体的には第１１エピタキシャル層１２Ｋの表層部に形成されたｐ型の複数のボディ領域１５を含む。複数のボディ領域１５は、第１主面３から露出している。ボディ領域１５は、ｎ－型の半導体層１２に対してｐ型不純物をイオン注入することによって形成されたｐ型の半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用できる。ボディ領域１５のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
【0033】
複数のボディ領域１５は、半導体層１２の表層部においてＸ方向に間隔を空けて形成され、Ｙ方向に沿って延びる帯状にそれぞれ形成されている。これにより、複数のボディ領域１５は、平面視において全体としてストライプ状に形成されている。各ボディ領域１５は、半導体層１２の下面４２から上面４１（第１主面３）側に間隔を空けて形成されている。これにより、各ボディ領域１５の底部は、第１主面３および半導体層１２の底部の間の領域に位置している。この実施形態では、各ボディ領域１５の底部は、第１主面３および第１１エピタキシャル層１２Ｋの底部の間の領域に位置している。
【0034】
半導体装置１は、複数のボディ領域１５の表層部にそれぞれ形成されたｎ＋型の複数のソース領域１６を含む。ソース領域１６は、本開示における「第１領域」の一例である。
この実施形態では、２つのソース領域１６が、各ボディ領域１５の表層部に形成されている。複数のソース領域１６は、第１主面３から露出している。
この実施形態では、２つのソース領域１６が、各ボディ領域１５の表層部に形成されている。複数のソース領域１６は、第１主面３から露出している。
【0035】
ソース領域１６は、ボディ領域１５にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物の例は、前述のとおりである。ソース領域１６の不純物濃度は、ドリフト領域１３よりも高く、たとえば、１．０×１０１９ｃｍ－３～５．０×１０２１ｃｍ－３程度であってもよい。
【0036】
複数のソース領域１６は、各ボディ領域１５の表層部においてＸ方向に間隔を空けて形成され、Ｙ方向に沿って延びる帯状にそれぞれ形成されている。各ソース領域１６は、ボディ領域１５の底部から第１主面３側に間隔を空けて形成されている。これにより、各ソース領域１６の底部は、第１主面３およびボディ領域１５の底部の間の領域に位置している。
【0037】
各ソース領域１６は、各ボディ領域１５の縁部から間隔を空けて各ボディ領域１５の内方に形成されている。各ソース領域１６は、各ボディ領域１５の表層部においてドリフト領域１３との間でチャネル領域１７を画定している。
【0038】
半導体装置１は、複数のボディ領域１５の表層部にそれぞれ形成されたｐ＋型の複数のボディコンタクト領域１８を含む。この形態では、１つのボディコンタクト領域１８が、各ボディ領域１５の表層部において互いに隣り合う複数のソース領域１６の間の領域に形成されている。複数のボディコンタクト領域１８は、ボディ領域１５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。複数のボディコンタクト領域１８のｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0039】
複数のボディコンタクト領域１８は、Ｙ方向に沿って延びる帯状に形成されている。各ボディコンタクト領域１８は、ボディ領域１５の底部から第１主面３側に間隔を空けて形成されている。これにより、各ボディコンタクト領域１８の底部は、第１主面３およびボディ領域１５の底部の間の領域に位置している。
【0040】
ボディ領域１５、ソース領域１６およびボディコンタクト領域１８によって、ＭＩＳＦＥＴの素子構造５１が構成されている。この実施形態では、半導体層１２の表層部に、Ｘ方向に等間隔を空けて複数の素子構造５１が形成されている。
【0041】
半導体装置１は、半導体層１２内に形成されたｐ型の複数のコラム領域２０を含む。各コラム領域２０は、図３に示すように、Ｚ方向に延びており、たとえば、半導体層１２の上部からＺ方向における半導体層１２の中央部を越えて延びている。
【0042】
この実施形態では、複数のコラム領域２０は、複数のボディ領域１５から半導体層１２の下面４２に向かって延びるように形成されている。複数のコラム領域２０は、各ボディ領域１５の底部および半導体層１２の底部の間の領域に形成されている。複数のコラム領域２０は、ドリフト領域１３との間でｐｎ接合部をそれぞれ形成している。
【0043】
これにより、複数のコラム領域２０は、ドリフト領域１３との間でスーパージャンクション（Super Junction）構造５２を形成している。つまり、スーパージャンクション構造５２は、ｐ型のコラム領域２０とｎ－型のドリフト領域１３とが、半導体層１２の厚さ方向（Ｚ方向）に直交する方向（本実施形態ではＸ方向）に交互に繰り返し配置されることによって構成されている。
【0044】
コラム領域２０は、半導体層１２に対してｐ型不純物をイオン注入することによって形成されたｐ型の半導体層であってもよい。ｐ型不純物の例は、前述のとおりである。この実施形態では、後述するように、各コラム領域２０内のｐ型不純物濃度は、Ｚ方向の位置に応じて変化するように設定されている。
【0045】
複数のコラム領域２０は、Ｘ方向に間隔を空けて形成され、Ｙ方向に沿って延びる帯状にそれぞれ形成されている。この実施形態では、複数のコラム領域２０は、複数のボディ領域１５に対して１対１対応の関係で形成されている。これにより、複数のコラム領域２０は、平面視において全体としてストライプ状に形成されている。
【0046】
この実施形態では、各コラム領域２０は、平面視において各ボディ領域１５の中央部に重なる領域に形成されている。各コラム領域２０は、各ボディ領域１５の一部を挟んでボディコンタクト領域１８に対向している。この実施形態では、各コラム領域２０のＸ方向の幅ＷＣは、各ボディ領域１５のＸ方向の幅ＷＢ未満（ＷＣ＜ＷＢ）である。各幅ＷＣは、各コラム領域２０において最も広い領域の幅である。以下において、コラム領域２０のＸ方向の幅ＷＣを、「コラム幅ＷＣ」という場合がある。
【0047】
この実施形態では、各コラム領域２０は、対応するボディ領域１５に接続されている。各コラム領域２０は、半導体層１２の下面４２からボディ領域１５側に間隔を空けて形成されている。各コラム領域２０は、より具体的には、第２主面４側の第１端部（下端部）および第１主面３側の第２端部（上端部）を有している。
【0048】
各コラム領域２０の第１端部は、半導体層１２の下面４２から第１主面３側に間隔を空けて形成されている。各コラム領域２０の第２端部は、対応するボディ領域１５に接続されている。これにより、各コラム領域２０の底部は、半導体層１２の底部およびボディ領域１５の底部の間の領域に位置している。
【0049】
各コラム領域２０は、複数のコラム部分がＺ方向に沿って積層された積層構造を有している。複数のコラム部分は、積層方向に互いに接続されており、全体として１つのコラム領域２０を形成している。複数のコラム部分は、ｐ型不純物の導入工程およびエピタキシャル成長工程を交互に行うマルチエピタキシャル成長法によって形成されている。
【0050】
各コラム領域２０は、最上層のエピタキシャル層１２Ｋ内から最下層のエピタキシャル層１２Ａ内まで延びている。各コラム領域２０は、各エピタキシャル層１２Ａ～１２Ｋに含まれるコラム部分からなる複数のコラム部分２０Ａ～２０Ｋを含む。つまり、各コラム領域２０は、１１層のエピタキシャル層１２Ａ～１２Ｋそれぞれに対応した１１層のコラム部分２０Ａ～２０Ｋをそれぞれ含む。１１層のコラム部分２０Ａ～２０Ｋを、最下層から順に、第１コラム部分２０Ａ、第２コラム部分２０Ｂ、…、第１０コラム部分２０Ｊおよび第１１コラム部分２０Ｋということにする。
【0051】
第２コラム部分２０Ｂから第１０コラム部分２０Ｊまでの各コラム部分の膜厚は、それに対応するエピタキシャル層１２Ｂ～１２Ｊの膜厚と等しい。第１コラム部分２０Ａの膜厚は、それに対応する第１エピタキシャル層１２Ａの膜厚よりも薄い。第１１コラム部分２０Ｋの膜厚は、それに対応する第１１エピタキシャル層１２Ｋの膜厚よりも薄い。
【0052】
第２～第１１エピタキシャル層１２Ｂ～１２Ｋをそれぞれ成長させる前には、その直前に成長された第１～第１０エピタキシャル層１２Ａ～１２Ｊの表面において、コラム領域２０を形成すべき位置にｐ型不純物が選択的に注入される（後述する図５Ａ～図５Ｃ参照）。第１～第１０エピタキシャル層１２Ａ～１２Ｊの表面に注入されるｐ型不純物のドーズ量の目標値［ｃｍ－２］は予め設定されている。
【0053】
図４は、第１～第１０エピタキシャル層１２Ａ～１２Ｊの表面に注入されるｐ型不純物のドーズ量の目標値の一例を示すグラフである。図４の横軸は、エピタキシャル層１２Ａ～１２Ｊの下からの層番号を示し、縦軸はｐ型不純物のドーズ量の目標値を示している。層番号１は、第１エピタキシャル層１２Ａを示し、層番号１０は、第１０エピタキシャル層１２Ｊを示す。
【0054】
図４に示すように、第１～第１０エピタキシャル層１２Ａ～１２Ｊの表面に注入されるｐ型不純物のドーズ量の目標値は各層１２Ａ～１２Ｊの表面のＺ方向位置に応じて変化しているので、各コラム領域２０内のｐ型不純物濃度がＺ方向の位置に応じて変化する。
【0055】
本実施形態の特徴は、コラム幅ＷＣのばらつきに対する耐圧のロバスト性を向上させるために、複数のエピタキシャル層１２Ａ～１２Ｆのうちの１つのエピタキシャル層の膜厚が、他のエピタキシャル層の膜厚よりも大きくされることにある。以下において、他のエピタキシャル層の膜厚よりも大きくされている１つのエピタキシャル層を「厚膜エピタキシャル層」といい、「厚膜エピタキシャル層」以外のエピタキシャル層を「薄膜エピタキシャル層」という場合がある。
【0056】
各薄膜エピタキシャル層の厚さは、ほぼ等しい。各薄膜エピタキシャル層の膜厚を、基準膜厚ということにする。
【0057】
図３は、第１エピタキシャル層１２Ａ～第１１エピタキシャル層１２Ｋのうち第２エピタキシャル層１２Ｂの膜厚が、他の１０層のエピタキシャル層１２Ａ、１２Ｃ～１２Ｋの膜厚よりも厚く形成された例を示している。第１および第３～第１１エピタキシャル層１２Ａ、１２Ｃ～１２Ｋの膜厚（基準膜厚）は、４．８μｍであるのに対し、第２エピタキシャル層１２Ｂの膜厚は、５．５μｍである。
【0058】
つまり、図３は、第２エピタキシャル層１２Ｂが厚膜エピタキシャル層であり、他の１０層のエピタキシャル層１２Ａ、１２Ｃ～１２Ｋが薄膜エピタキシャル層である例を示している。図３の例では、基準膜厚が４．８μｍであり、厚膜エピタキシャル層の膜厚が５．５μｍである。
【0059】
厚膜エピタキシャル層を複数のエピタキシャル層１２Ａ～１２Ｋのうちのいずれのエピタキシャル層に設定することが好ましいか、厚膜エピタキシャル層の膜厚を基準膜厚に対してどの程度厚くすることが好ましいかについては、後述する。
【0060】
半導体装置１は、チップ２の第１主面３の上に形成された複数のプレーナゲート構造３１（ゲート構造）を含む。複数のプレーナゲート構造３１は、Ｘ方向に間隔を空けて形成され、Ｙ方向に沿って延びる帯状にそれぞれ形成されている。
【0061】
複数のプレーナゲート構造３１は、互いに隣り合う複数のボディ領域１５の間の領域にそれぞれ配置されている。これにより、複数のプレーナゲート構造３１は、平面視において全体としてストライプ状に形成されている。
【0062】
複数のプレーナゲート構造３１は、ゲート絶縁膜３２およびゲート電極３３をそれぞれ含む。ゲート絶縁膜３２は、ドリフト領域１３、ボディ領域１５、ソース領域１６およびチャネル領域１７を被覆している。ゲート絶縁膜３２は、より具体的には、ドリフト領域１３を挟んで互いに隣り合う２つのボディ領域１６に跨って形成されている。
【0063】
ゲート絶縁膜３２は、一方のボディ領域１５側においてソース領域１６およびチャネル領域１７を被覆し、他方のボディ領域１５側においてソース領域１６およびチャネル領域１７を被覆している。
【0064】
ゲート絶縁膜３２は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜３２がシリコン酸化膜からなる場合、ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称してもよい。ゲート絶縁膜３２は、たとえば、３００Å～７００Åの厚さを有していてもよい。
【0065】
ゲート電極３３は、ゲート絶縁膜３２の上に形成されている。ゲート電極３３は、ゲート絶縁膜３２を挟んで、ドリフト領域１３、ボディ領域１５、ソース領域１６およびチャネル領域１７に対向している。
【0066】
ゲート電極３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極３３は、この実施形態では、不純物を注入して形成された導電性ポリシリコンを含む。ゲート電極３３は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
【0067】
半導体装置１は、第１主面３の上において複数のプレーナゲート構造３１を一括して被覆する層間絶縁膜３４を含む。層間絶縁膜３４は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなっていてもよい。層間絶縁膜３４には、複数のコンタクト孔３５が形成されている。複数のコンタクト孔３５は、複数のボディ領域１５に対して１対１対応の関係で形成されている。
【0068】
各コンタクト孔３５は、対応するボディ領域１５内に形成された複数のソース領域１６およびボディコンタクト領域１８を露出させている。この実施形態では、各コンタクト孔３５は、平面視においてコラム領域２０に重なっている。
【0069】
ソース端子電極８は、層間絶縁膜３４の上に形成されている。ソース端子電極８は、層間絶縁膜３４の上から各コンタクト孔３５内に入り込んでいる。ソース端子電極８は、各コンタクト孔３５内において複数のソース領域１６およびコンタクト領域１８に電気的に接続されている。
【0070】
層間絶縁膜３４において図示しない領域には、ゲート電極３３を露出させるゲートコンタクト孔（図示せず）が形成されている。前述のゲート配線電極７は、ゲートコンタクト孔を介してゲート電極３３に接続されている。これにより、前述のゲート端子電極６は、ゲート配線電極７を介してゲート電極３３に電気的に接続されている。
【0071】
【0072】
半導体装置１を製造するには、まず、図５Ａを参照して、半導体基板１１上に、エピタキシャル成長によって第１エピタキシャル層１２Ａが形成される。次に、第１エピタキシャル層１２Ａの表面に、コラム領域２０を形成すべき領域にｐ型不純物６１が選択的に注入される。ｐ型不純物６１の注入は、次のようにして行われる。第１エピタキシャル層１２Ａの表面に、コラム領域２０を形成すべき領域に開口を有するイオン注入マスク（図示略）が形成される。そして、第１エピタキシャル層１２Ａの表面に、イオン注入マスクを介して、ｐ型不純物６１が選択的に注入される。イオン注入マスクの開口幅（Ｘ方向の長さ）は、形成すべきコラム領域２０の幅ＷＣに応じた所定幅に設定さる。この後、イオン注入マスクが除去される。
【0073】
次に、図５Ｂを参照して、第１エピタキシャル層１２Ａの上に、エピタキシャル層を形成した後にコラム領域２０を形成すべき領域にｐ型不純物６１を選択的に注入する工程を繰り返すマルチエピタキシャル成長によって、第２～第１０エピタキシャル層１２Ｂ～１２Ｊを積層させる。ｐ型不純物６１の注入は、コラム領域２０を形成すべき領域に開口を有するイオン注入マスクを用いて行われる。各イオン注入マスクの開口幅は、前述したマスクの開口幅と同じ幅に設定される。
【0074】
さらに、図５Ｃを参照して、最上層のエピタキシャル層１２Ｋを積層させる。これにより、第１～第１１エピタキシャル層１２Ａ～１２Ｋと第１エピタキシャル層１２Ａとが一体化されて、半導体層１２（ドリフト領域１３）が形成される。
【0075】
次に、図５Ｄを参照して、アニール処理（１０００℃～１２００℃）を行うことによって、第１～第１０エピタキシャル層１２Ａ～１２Ｊ内のｐ型不純物をドライブ拡散させる。これにより、半導体層１２内に、コラム領域２０が形成される。
【0076】
次に、図５Ｅを参照して、第１１エピタキシャル層１２Ｋの表層部に選択的にｐ型不純物が注入されることによって、ボディ領域１５が形成される。複数のボディ領域１５がコラム領域２０に接続される。
【0077】
次に、ボディ領域１５の表層部に選択的にｎ型不純物が注入されることによって、ソース領域１６が形成される。次に、ボディ領域１５の表層部に選択的にｐ型不純物が注入されることによって、ボディコンタクト領域１８が形成される。
【0078】
次に、図５Ｆを参照して、半導体層１２上に、ゲート絶縁膜３２が形成される。ゲート絶縁膜３２は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
【0079】
次に、ゲート絶縁膜３２上にゲート電極３３が形成される。ゲート電極３３の形成は、たとえば、不純物を添加したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。次に、ゲート絶縁膜３２およびゲート電極３３を含むプレーナゲート構造３１を覆うように、層間絶縁膜３４が形成される。次に、層間絶縁膜３４に、フォトリソグラフィによって、コンタクト孔３５が形成される。
【0080】
次に、図５Ｇを参照して、半導体基板１１が、チップ２の第２主面４側から研削されて平坦化される。研削量は、特に制限されないが、たとえば、研削後の半導体基板１１が９０μｍ～３１０μｍの厚さとなるようにすることが好ましい。次に、層間絶縁膜３４上に、ソース端子電極８、ゲート端子電極６（図示せず）およびゲート配線電極７（図示せず）が形成される。
【0081】
この後、チップ２の第２主面４（半導体基板１１の下面）にドレイン端子電極１４が形成されることによって、前述の半導体装置１を得ることができる。
【0082】
以下、本願発明者が行ったシミュレーションについて説明する。
【0083】
エピタキシャル層の総数が１１であり、基準膜厚が４．８μｍであり、厚膜エピタキシャル層の膜厚が５．５μｍであり、厚膜エピタキシャル層の層位置が異なる７種類の複数のシミュレーションモデルＭ１（５．５）～Ｍ７（５．５）を作成した。
【0084】
モデルＭ１（５．５）は、厚膜エピタキシャル層が第１エピタキシャル層１２Ａであるモデルである。モデルＭ２（５．５）は、厚膜エピタキシャル層が第２エピタキシャル層１２Ｂであるモデルである。モデルＭ３（５．５）は、厚膜エピタキシャル層が第３エピタキシャル層１２Ｃであるモデルである。モデルＭ４（５．５）は、厚膜エピタキシャル層が第４エピタキシャル層１２Ｄであるモデルである。
【0085】
モデルＭ５（５．５）は、厚膜エピタキシャル層が第５エピタキシャル層１２Ｅであるモデルである。モデルＭ６（５．５）は、厚膜エピタキシャル層が第６エピタキシャル層１２Ｆであるモデルである。モデルＭ７（５．５）は、厚膜エピタキシャル層が第７エピタキシャル層１２Ｇであるモデルである。
【0086】
以下において、図１～図３に示す半導体装置１と構造がほぼ同様であるが、各エピタキシャル層１２Ａ～１２Ｋの膜厚が、全て４．８μｍである半導体装置を比較例といい、比較例のシミュレーションモデルを比較例モデルＲＥＦということにする。
【0087】
比較例モデルおよびモデルＭ１（５．５）～Ｍ７（５．５）それぞれに対して、コラム幅ＷＣ（前記イオン注入マスクの開口幅）を変化させた場合のブレークダウン電圧BVDSS［Ｖ］をシミュレーションにより計算した。
【0088】
図６は、比較例モデルＲＥＦおよびモデルＭ１（５．５）～Ｍ７（５．５）それぞれに対するシミュレーション結果を示すグラフである。図６の横軸は、コラム幅ＷＣ［μｍ］を示し、縦軸は、ブレークダウン電圧BVDSS［Ｖ］を示している。
【0089】
図６において、Ｍ１～Ｍ７で示される折線は、それぞれモデルＭ１（５．５）～Ｍ７（５．５）に対するシミュレーション結果を示している。また、図６において、ＲＥＦで示される折線は、比較例モデルＲＥに対するシミュレーション結果を示している。
【0090】
各シミュレーションモデルのシミュレーション結果において、ブレークダウン電圧BVDSSが６００Ｖ以上となるコラム幅ＷＣの範囲の最小値から最大値までの長さを、そのモデルに対する６００Ｖ超え領域幅ＡＷ［μｍ］ということにする。
【0091】
図７は、比較例モデルＲＥＦおよびモデルＭ１（５．５）～Ｍ７（５．５）それぞれに対する６００Ｖ超え領域幅ＡＷを示すグラフである。図７の横軸は、シミュレーションモデルの種類を示し、縦軸は、６００Ｖ超え領域幅ＡＷ［μｍ］を示している。
【0092】
図７から、モデルＭ１（５．５）～モデルＭ７（５．５）のうち、モデルＭ１（５．５）～モデルＭ６（５．５）の６００Ｖ超え領域幅ＡＷは、比較例モデルＲＥＦの６００Ｖ超え領域幅ＡＷよりも大きいことがわかる。
【0093】
つまり、基準膜厚が４．８μｍであり、厚膜エピタキシャル層の膜厚が５．５μｍである場合には、厚膜エピタキシャル層を、第１エピタキシャル層１２Ａ～第６エピタキシャル層１２Ｆのうちの１つに設定することにより、比較例に比べて、コラム幅ＷＣのばらつきに対する耐性のロバスト性を向上させることができることがわかる。
【0094】
耐圧ロバスト性が向上する理由は、モデルＭ１（５．５）～モデルＭ６（５．５）では、コラム領域２０内の電界が集中する領域の電界が、比較例モデルＲＥＦのそれよりも小さくなるからであると考えられる。
【0095】
次に、エピタキシャル層の総数が１１であり、基準膜厚が４．８μｍであり、厚膜エピタキシャル層の膜厚が６μｍであり、厚膜エピタキシャル層の層位置が異なる７種類の複数のシミュレーションモデルモデルＭ１（６）～Ｍ７（６）を作成した。
【0096】
モデルＭ１（６）は、厚膜エピタキシャル層が第１エピタキシャル層１２Ａであるモデルである。モデルＭ２（６）は、厚膜エピタキシャル層が第２エピタキシャル層１２Ｂであるモデルである。モデルＭ３（６）は、厚膜エピタキシャル層が第３エピタキシャル層１２Ｃであるモデルである。モデルＭ４（６）は、厚膜エピタキシャル層が第４エピタキシャル層１２Ｄであるモデルである。
【0097】
モデルＭ５（６）は、厚膜エピタキシャル層が第５エピタキシャル層１２Ｅであるモデルである。モデルＭ６（６）は、厚膜エピタキシャル層が第６エピタキシャル層１２Ｆであるモデルである。モデルＭ７（６）は、厚膜エピタキシャル層が第７エピタキシャル層１２Ｇであるモデルである。
【0098】
そして、比較例モデルＲＥＦおよびモデルＭ１（６）～Ｍ７（６）それぞれに対して、コラム幅ＷＣを変化させた場合のブレークダウン電圧BVDSS［Ｖ］をシミュレーションにより計算した。
【0099】
図８は、比較例モデルＲＥＦおよびモデルＭ１（６）～Ｍ７（６）それぞれに対するシミュレーション結果を示すグラフである。図８の横軸は、コラム幅ＷＣ［μｍ］を示し、縦軸は、ブレークダウン電圧BVDSS［Ｖ］を示している。図８において、折れ線Ｍ１～Ｍ７は、それぞれモデルＭ１（６）～Ｍ７（６）に対するシミュレーション結果を示している。
【0100】
図９は、比較例モデルＲＥＦおよびＭ１（６）～Ｍ７（６）それぞれに対する６００Ｖ超え領域幅ＡＷを示すグラフである。図９の横軸は、シミュレーションモデルの種類を示し、縦軸は、６００Ｖ超え領域幅［μｍ］を示している。
【0101】
図９から、モデルＭ１（６）～モデルＭ７（６）のうちモデルＭ１（６）～Ｍ３（６）の６００Ｖ超え領域幅ＡＷは、比較例モデルＲＥＦの６００Ｖ超え領域幅ＡＷよりも大きいことがわかる。
【0102】
つまり、基準膜厚が４．８μｍであり、厚膜エピタキシャル層の膜厚が６μｍである場合には、厚膜エピタキシャル層を、第１エピタキシャル層１２Ａ～第３エピタキシャル層１２Ｃのうちの１つに設定することにより、比較例に比べて、コラム幅ＷＣのばらつきに対する耐性のロバスト性を向上させることができることがわかる。
【0103】
さらに、以下のような複数のシミュレーションモデルに対して、同様なシミュレーションを行って、６００Ｖ超え領域幅を計算した。以下のモデルにおいても、エピタキシャル層の総数は１１であり、基準膜厚は、４．８μｍである。
【0104】
厚膜エピタキシャル層が第１エピタキシャル層１２Ａであり、その膜厚がそれぞれ６．２μｍ、６．４μｍおよび６．６μｍである３種類のモデルＭ１（６．２）、Ｍ１（６．４）およびＭ１（６．６）。
【0105】
厚膜エピタキシャル層が第２エピタキシャル層１２Ｂであり、その膜厚がそれぞれ６．２μｍ、６．４μｍおよび６．６である３種類のモデルＭ２（６．２）、Ｍ２（６．４）およびＭ２（６．６）。
【0106】
厚膜エピタキシャル層が第３エピタキシャル層１２Ｃであり、その膜厚がそれぞれ６．２μｍ、６．４μｍおよび６．６μｍである３種類のモデルＭ３（６．２）、Ｍ３（６．４）およびＭ３（６．６）。
【0107】
厚膜エピタキシャル層が第４エピタキシャル層１２Ｄであり、その膜厚がそれぞれ５．６μｍおよび５．８μｍである２種類のモデルＭ４（５．６）およびＭ４（５．８）。
【0108】
厚膜エピタキシャル層が第５エピタキシャル層１２Ｅであり、その膜厚がそれぞれ５．６μｍおよび５．８μｍである２種類のモデルＭ５（５．６）およびＭ５（５．８）。
【0109】
厚膜エピタキシャル層が第６エピタキシャル層１２Ｆであり、その膜厚がそれぞれ５．６μｍおよび５．８μｍである２種類のモデルＭ６（５．６）およびＭ６（５．８）。
【0110】
厚膜エピタキシャル層が第７エピタキシャル層１２Ｇであり、その膜厚がそれぞれ５μｍ、５．２μｍおよび５．４μｍである３種類のモデルＭ７（５）、Ｍ７（５．２）およびＭ７（５．４）。
【0111】
図１０は、前述した全てのシミュレーションモデルそれぞれに対する６００Ｖ超え領域幅ＡＷを示す表である。
【0112】
図１０において、厚み［μｍ］は、４．８［μｍ］を除いて、厚膜エピタキシャル層の膜厚を示している。厚み［μｍ］が４．８μｍの行は、比較例モデルに対するデータを示している。比較例モデルに対する６００Ｖ超え領域幅ＡＷは、０．０６４３１３μｍである。
【0113】
また、図１０において、膜厚増加率［％］は、基準膜厚に対する厚膜エピタキシャル層の膜厚の増加分の、基準膜厚に対する割合［％］であり、次式（１）で表される。
【0114】
膜厚増加率＝｛（厚膜エピタキシャル層の膜厚－基準膜厚）／基準膜厚｝×１００…（１）
図１０において、明確化の観点から、６００Ｖ超え領域幅ＡＷが、比較例モデルの０．０６４３１３μｍよりも大きいセルには、グレーを付して示す。
図１０において、明確化の観点から、６００Ｖ超え領域幅ＡＷが、比較例モデルの０．０６４３１３μｍよりも大きいセルには、グレーを付して示す。
【0115】
図１１は、厚膜エピタキシャル層が第１～第７エピタキシャル層１２Ａ～１２Ｇのいずれかである場合に、当該厚膜エピタキシャル層の膜厚を基準膜厚に対して何％厚膜化すれば、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなるかを示すグラフである。図１１の横軸は、膜厚増加率［％］を示し、縦軸は、６００Ｖ超え領域幅［μｍ］を示している。
【0116】
図１１のグラフは、図１０の表に基づいて作成されている。図１１において、Ｍ１～Ｍ７で示される折線は、それぞれ、厚膜エピタキシャル層が１層目（第１エピタキシャル層１２Ａ）～第７層目（第７エピタキシャル層１２Ｇ）である前記シミュレーションモデルに対する６００Ｖ超え領域幅ＡＷを示している。
【0117】
図１０および図１１から、厚膜エピタキシャル層が第１エピタキシャル層１２Ａまたは第２エピタキシャル層１２Ｂである場合には、厚膜エピタキシャル層の膜厚が５．５μｍ以上６．２μｍ以下の範囲内で、６００Ｖ超え領域幅ＡＷが０．０６４３１３μｍよりも大きくなることがわかる。言い換えれば、厚膜エピタキシャル層が第１エピタキシャル層１２Ａまたは第２エピタキシャル層１２Ｂである場合には、膜厚増加率が１４．６％以上２９．２％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。
【0118】
また、厚膜エピタキシャル層が第３エピタキシャル層１２Ｃである場合には、厚膜エピタキシャル層の膜厚が５．５μｍ以上６μｍ以下の範囲内で、６００Ｖ超え領域幅ＡＷが０．０６４３１３μｍよりも大きくなることがわかる。言い換えれば、厚膜エピタキシャル層が第３エピタキシャル層１２Ｃである場合には、膜厚増加率が１４．６％以上２５％以下の範囲内で、６００Ｖ超え領域幅が比較例モデルＲＥＦよりも大きくなることがわかる。
【0119】
また、厚膜エピタキシャル層が第４エピタキシャル層１２Ｄまたは第５エピタキシャル層１２Ｅである場合には、厚膜エピタキシャル層の膜厚が５．５μｍ以上５．８μｍ以下の範囲内で、６００Ｖ超え領域幅ＡＷが０．０６４３１３μｍよりも大きくなることがわかる。言い換えれば、厚膜エピタキシャル層が第４エピタキシャル層１２Ｄまたは第５エピタキシャル層１２Ｅである場合には、膜厚増加率が１４．６％以上２０．８％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。
【0120】
また、厚膜エピタキシャル層が第６エピタキシャル層１２Ｆである場合には、厚膜エピタキシャル層の膜厚が５．５μｍ以上５．６μｍ以下の範囲内で、６００Ｖ超え領域幅Ａｗが０．０６４３１３μｍよりも大きくなることがわかる。言い換えれば、厚膜エピタキシャル層が第６エピタキシャル層１２Ｆである場合には、膜厚増加率が１４．６％以上１６．７％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。
【0121】
また、厚膜エピタキシャル層が第７エピタキシャル層１２Ｇである場合には、厚膜エピタキシャル層を４．８μｍよりも大きくしても、６００Ｖ超え領域幅ＡＷが０．０６４３１３μｍよりも大きくならないことがわかる。
【0122】
以上のことから、厚膜エピタキシャル層を第１～第６エピタキシャル層１２Ａ～１２Ｆのいずれかに設定した場合には、膜厚増加率が１４．６％以上１６．７％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。したがって、半導体層１２の下面４２から半導体層１２の厚さの５４｛＝（６／１１）×１００｝％の長さだけ上方の位置までの範囲内に１つの厚膜エピタキシャル層を設定し、膜厚増加率を１４．６％以上１６．７％以下に設定することが好ましい。
【0123】
また、厚膜エピタキシャル層を第１～第５エピタキシャル層１２Ａ～１２Ｅのいずれかに設定した場合には、膜厚増加率が１４．６％以上２０．８％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。したがって、半導体層１２の下面４２から半導体層１２の厚さの４５｛＝（５／１１）×１００｝％の長さだけ上方の位置までの範囲内に１つの厚膜エピタキシャル層を設定し、膜厚増加率を１４．６％以上２０．８％以下に設定することが好ましい。
【0124】
また、厚膜エピタキシャル層を第１～第３エピタキシャル層１２Ａ～１２Ｃのいずれかに設定した場合には、膜厚増加率が１４．６％以上２５％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。したがって、半導体層１２の下面４２から半導体層１２の厚さの２７｛＝（３／１１）×１００｝％の長さだけ上方の位置までの範囲内に１つの厚膜エピタキシャル層を設定し、膜厚増加率を１４．６％以上２５％以下に設定することが好ましい。
【0125】
また、厚膜エピタキシャル層を第１または第２エピタキシャル層１２Ａ、１２Ｂのいずれかに設定した場合には、膜厚増加率が１４．６％以上２９．２％以下の範囲内で、６００Ｖ超え領域幅ＡＷが比較例モデルＲＥＦよりも大きくなることがわかる。したがって、半導体層１２の下面４２から半導体層１２の厚さの１８｛＝（２／１１）×１００｝％の長さだけ上方の位置までの範囲内に１つの厚膜エピタキシャル層を設定し、膜厚増加率を１４．６％以上２９．２％以下に設定することが好ましい。
【0126】
本開示の実施形態について説明したが、本開示の実施形態は他の形態で実施できる。たとえば、前述の実施形態では、シリコンからなるチップ２が採用された例について説明した。しかし、前述の実施形態においてワイドバンドギャップ半導体からなるチップ２が採用されてもよい。チップ２は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）からなっていてもよい。
【0127】
前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
【0128】
前述の実施形態において、半導体基板（ドレイン領域）１１に代えてｐ＋型の不純物領域が採用されてもよい。この構造によれば、ＭＯＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
【0129】
また、前述の実施形態では、複数のコラム領域２０は、それぞれ複数のボディ領域１５の下方に配置されている。しかしながら、複数のコラム領域２０のうちの一部またはすべてのコラム領域２０が、ボディ領域１５の下方に配置されていなくてもよい。たとえば、複数のコラム領域２０のうちの一部のコラム領域２０が、平面視においてボディ領域１５の下方に配置され、複数のコラム領域２０のうちの一部のコラム領域２０が、Ｘ方向に隣り合う２つのボディ領域１５の間位置に配置されていてもよい。
【0130】
以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
【0131】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0132】
［付記１－１］
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層全体の厚さの５４％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上１６．７％以下である、半導体装置。
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記厚膜エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層全体の厚さの５４％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上１６．７％以下である、半導体装置。
【0133】
［付記１－２］
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの４５％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２０．８％以下である、半導体装置。
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの４５％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２０．８％以下である、半導体装置。
【0134】
［付記１－３］
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの２７％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２５％以下である、半導体装置。
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各薄膜エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの２７％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２５％以下である、半導体装置。
【0135】
［付記１－４］
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの１８％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２９．２％以下である、半導体装置。
複数のエピタキシャル層（１２Ａ～１２Ｋ）の積層膜からなり、上面（４１）および下面（４２）を有する第１導電型の半導体層（１２）と、
前記半導体層（１２）の前記上面（４１）に一方向に間隔を空けて形成された複数の素子構造（５１）と、
前記半導体層内に形成されたスーパージャンクション構造（５２）とを含み、
前記スーパージャンクション構造（５２）が、前記半導体層内に前記一方向に間隔を空けて形成され、前記半導体層（１２）の厚さ方向に延びる複数の第２導電型のコラム領域（２０）を含み、
前記各コラム領域（２０）は、前記複数のエピタキシャル層（１２Ａ～１２Ｋ）のうちの最上層のエピタキシャル層内から最下層のエピタキシャル層内まで延びており、
前記複数のエピタキシャル層（１２Ａ～１２Ｋ）は、他のエピタキシャル層の膜厚よりも膜厚が大きい１つの厚膜エピタキシャル層と、前記膜厚エピタキシャル層以外の複数の薄膜エピタキシャル層とを含み、
前記各エピタキシャル層は、所定の基準膜厚を有しており、
前記半導体層（１２）の下面（４２）から前記半導体層（１２）の厚さの１８％の長さだけ上方の位置までの範囲内に前記厚膜エピタキシャル層が存在しており、
前記厚膜エピタキシャル層の前記基準膜厚に対する膜厚増加分の、前記基準膜厚に対する割合を膜厚増加率とすると、前記膜厚増加率が１４．６％以上２９．２％以下である、半導体装置。
【0136】
［付記１－５］
前記各コラム領域（２０）は、前記各エピタキシャル層（１２Ａ～１２Ｋ）に含まれるコラム部分からなる複数のコラム部分（２０Ａ～２０Ｋ）を含む、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
前記各コラム領域（２０）は、前記各エピタキシャル層（１２Ａ～１２Ｋ）に含まれるコラム部分からなる複数のコラム部分（２０Ａ～２０Ｋ）を含む、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
【0137】
［付記１－６］
前記素子構造（５１）が、前記半導体層（１２）の前記上面側の表層部に形成された第２導電型のボディ領域（１５）と、前記ボディ領域（１５）の表層部に形成された第１導電型の第１領域（１６）とを含む、［付記１－１］～［付記１－５］のいずれかに記載の半導体装置。
前記素子構造（５１）が、前記半導体層（１２）の前記上面側の表層部に形成された第２導電型のボディ領域（１５）と、前記ボディ領域（１５）の表層部に形成された第１導電型の第１領域（１６）とを含む、［付記１－１］～［付記１－５］のいずれかに記載の半導体装置。
【0138】
［付記１－７］
前記コラム領域（２０）は、前記ボディ領域（１５）から前記半導体層（１２）の下面（４２）に向かって延びている、［付記１－６］に記載の半導体装置。
前記コラム領域（２０）は、前記ボディ領域（１５）から前記半導体層（１２）の下面（４２）に向かって延びている、［付記１－６］に記載の半導体装置。
【0139】
［付記１－８］
前記ボディ領域（１５）の表層部に形成され、前記ボディ領域（１５）の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のボディコンタクト領域（１８）をさらに含む、［付記１－６］または［付記１－７］に記載の半導体装置。
前記ボディ領域（１５）の表層部に形成され、前記ボディ領域（１５）の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のボディコンタクト領域（１８）をさらに含む、［付記１－６］または［付記１－７］に記載の半導体装置。
【0140】
［付記１－９］
前記半導体層内の第１導電型領域をドリフト領域（１３）とすると、
前記半導体層（１２）の上面（４１）の上に形成され、前記ドリフト領域（１３）、前記ボディ領域（１５）および前記第１領域（１６）に対向するゲート絶縁膜（３２）と、
前記ゲート絶縁膜（３２）の上に形成され、前記ゲート絶縁膜（３２）を挟んで前記ドリフト領域（１３）、前記ボディ領域（１５）および前記第１領域（１６）に対向するゲート電極（３３）とをさらに含む、［付記１－６］～［付記１－８］のいずれかに記載の半導体装置。
前記半導体層内の第１導電型領域をドリフト領域（１３）とすると、
前記半導体層（１２）の上面（４１）の上に形成され、前記ドリフト領域（１３）、前記ボディ領域（１５）および前記第１領域（１６）に対向するゲート絶縁膜（３２）と、
前記ゲート絶縁膜（３２）の上に形成され、前記ゲート絶縁膜（３２）を挟んで前記ドリフト領域（１３）、前記ボディ領域（１５）および前記第１領域（１６）に対向するゲート電極（３３）とをさらに含む、［付記１－６］～［付記１－８］のいずれかに記載の半導体装置。
【0141】
［付記１－１０］
前記半導体層（１２）の上面（４１）の上で前記ゲート電極（３３）に電気的に接続されたゲート端子電極（６）をさらに含む、［付記１－９］に記載の半導体装置。
前記半導体層（１２）の上面（４１）の上で前記ゲート電極（３３）に電気的に接続されたゲート端子電極（６）をさらに含む、［付記１－９］に記載の半導体装置。
【0142】
［付記１－１１］
前記半導体層（１２）の上で前記第１領域（１６）に電気的に接続された第１端子電極（８）をさらに含む、［付記１－１０］に記載の半導体装置。
前記半導体層（１２）の上で前記第１領域（１６）に電気的に接続された第１端子電極（８）をさらに含む、［付記１－１０］に記載の半導体装置。
【0143】
［付記１－１２］
前記半導体層（１２）の下面側に配置された第１導電型の半導体基板（１１）を含み、
前記半導体基板（１１）における前記半導体層（１２）とは反対側の表面に形成された第２端子電極（１４）をさらに含む、［付記１－１１］に記載の半導体装置。
前記半導体層（１２）の下面側に配置された第１導電型の半導体基板（１１）を含み、
前記半導体基板（１１）における前記半導体層（１２）とは反対側の表面に形成された第２端子電極（１４）をさらに含む、［付記１－１１］に記載の半導体装置。
【0144】
［付記１－１３］
前記第１領域（１６）がソース領域であり、
前記第１端子電極（８）がソース端子電極であり、
前記第２端子電極（１４）がドレイン端子電極である、［付記１－１２］に記載の半導体装置。
前記第１領域（１６）がソース領域であり、
前記第１端子電極（８）がソース端子電極であり、
前記第２端子電極（１４）がドレイン端子電極である、［付記１－１２］に記載の半導体装置。
【0145】
［付記１－１４］
前記半導体層（１２）の下面側に配置された第１導電型の半導体基板（１１）を含み、
前記複数のコラム領域（２０）は、前記半導体基板（１１）から前記半導体層（１２）の上面側に間隔を空けて前記半導体層内に形成されている、［付記１－１］～［付記１－１３］のいずれかに記載の半導体装置。
前記半導体層（１２）の下面側に配置された第１導電型の半導体基板（１１）を含み、
前記複数のコラム領域（２０）は、前記半導体基板（１１）から前記半導体層（１２）の上面側に間隔を空けて前記半導体層内に形成されている、［付記１－１］～［付記１－１３］のいずれかに記載の半導体装置。
【0146】
［付記１－１５］
前記半導体基板（１１）は、前記半導体層（１２）の厚さを超える厚さを有している、［付記１－１４］に記載の半導体装置。
前記半導体基板（１１）は、前記半導体層（１２）の厚さを超える厚さを有している、［付記１－１４］に記載の半導体装置。
【符号の説明】
【0147】
１ 半導体装置
２ チップ
３ 第１主面
４ 第２主面
５Ａ～５Ｄ 側面
６ ゲート端子電極
７ ゲート配線電極
８ ソース端子電極
１１ 半導体基板
１２ 半導体層
１２Ａ～１２Ｋ エピタキシャル層
１３ ドリフト領域
１４ ドレイン端子電極
１５ ボディ領域
１６ ソース領域
１７ チャネル領域
１８ ボディコンタクト領域
２０ コラム領域
２０Ａ～２０Ｋ コラム部分
２１ スーパージャンクション構造
３１ プレーナゲート構造
３２ ゲート絶縁膜
３３ ゲート電極
３４ 層間絶縁膜
３５ コンタクト孔
４１ 上面
４２ 下面
５１ 素子構造
５２ スーパージャンクション構造
６１ ｐ型不純物
２ チップ
３ 第１主面
４ 第２主面
５Ａ～５Ｄ 側面
６ ゲート端子電極
７ ゲート配線電極
８ ソース端子電極
１１ 半導体基板
１２ 半導体層
１２Ａ～１２Ｋ エピタキシャル層
１３ ドリフト領域
１４ ドレイン端子電極
１５ ボディ領域
１６ ソース領域
１７ チャネル領域
１８ ボディコンタクト領域
２０ コラム領域
２０Ａ～２０Ｋ コラム部分
２１ スーパージャンクション構造
３１ プレーナゲート構造
３２ ゲート絶縁膜
３３ ゲート電極
３４ 層間絶縁膜
３５ コンタクト孔
４１ 上面
４２ 下面
５１ 素子構造
５２ スーパージャンクション構造
６１ ｐ型不純物
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】