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特開2024-110961外部磁場プログラミング支援を有する超小型電力推論エンジン
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024110961
(43)【公開日】2024-08-16
(54)【発明の名称】外部磁場プログラミング支援を有する超小型電力推論エンジン
(51)【国際特許分類】
G06N 3/065 20230101AFI20240808BHJP
G06G 7/60 20060101ALI20240808BHJP
G11C 11/16 20060101ALI20240808BHJP
G11C 11/54 20060101ALI20240808BHJP
G06F 12/00 20060101ALI20240808BHJP
【ＦＩ】
G06N3/065
G06G7/60
G11C11/16 240
G11C11/54
G11C11/16 230
G06F12/00 560F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024076308
(22)【出願日】2024-05-09
(62)【分割の表示】P 2021097563の分割
【原出願日】2021-06-10
(31)【優先権主張番号】17/061,798
(32)【優先日】2020-10-02
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】マイケル・グロービズ
(72)【発明者】
【氏名】マイケル・ニコラス アルバート・トラン
(57)【要約】
【課題】ＭＲＡＭベースのベクトル乗算デバイスを提供する
【解決手段】クロスポイントアレイは、各クロスポイント接合部にＭＲＡＭセル及び各ワード線に独立した入力電圧を供給し、各ビット線上で電流を読み取ることが可能な周辺アレイ回路を有する。ベクトル乗算は、入力電圧のベクトルと、ＭＲＡＭセル状態によって符号化された行列の重み値とのアレイ内乗算として実行される。ＭＲＡＭセルは、入力電圧と外部磁場との組み合わせを使用して個別にプログラミングすることができる。外部磁場は、１つの極性の書き込み電圧が、セル状態を外部場と整合させるのに十分な異方性を低減するが、書き込み電圧の半分のみが印加される場合には、セルを整合させるには不十分となるように選択される。
【選択図】図１
【解決手段】クロスポイントアレイは、各クロスポイント接合部にＭＲＡＭセル及び各ワード線に独立した入力電圧を供給し、各ビット線上で電流を読み取ることが可能な周辺アレイ回路を有する。ベクトル乗算は、入力電圧のベクトルと、ＭＲＡＭセル状態によって符号化された行列の重み値とのアレイ内乗算として実行される。ＭＲＡＭセルは、入力電圧と外部磁場との組み合わせを使用して個別にプログラミングすることができる。外部磁場は、１つの極性の書き込み電圧が、セル状態を外部場と整合させるのに十分な異方性を低減するが、書き込み電圧の半分のみが印加される場合には、セルを整合させるには不十分となるように選択される。
【選択図】図１
【特許請求の範囲】
【請求項1】
装置であって、
１つ以上のビット線に沿って接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリセルを含むアレイに接続するように構成された制御回路であって、
第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する印加された外部磁場に応じて、前記ＭＲＡＭメモリセルのうちのプログラミングされる個々のものに、選択的にバイアスすることと、
共有ビット線に沿って接続された第１の複数の前記ＭＲＡＭメモリセルを、前記第１の複数の前記ＭＲＡＭメモリセルに印加された対応する第１の複数の入力電圧に応じて、同時に感知することと、を行うように構成された、制御回路を備える、装置。
１つ以上のビット線に沿って接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリセルを含むアレイに接続するように構成された制御回路であって、
第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する印加された外部磁場に応じて、前記ＭＲＡＭメモリセルのうちのプログラミングされる個々のものに、選択的にバイアスすることと、
共有ビット線に沿って接続された第１の複数の前記ＭＲＡＭメモリセルを、前記第１の複数の前記ＭＲＡＭメモリセルに印加された対応する第１の複数の入力電圧に応じて、同時に感知することと、を行うように構成された、制御回路を備える、装置。
【請求項2】
前記制御回路が、
前記第１の複数の前記ＭＲＡＭメモリセルに印加された前記対応する第１の複数の入力電圧に応じて前記共有ビット線内の電流の値を受信し、前記電流からマルチビット出力値を決定するように構成されたアナログ・デジタル変換器を備える、請求項１に記載の装置。
前記第１の複数の前記ＭＲＡＭメモリセルに印加された前記対応する第１の複数の入力電圧に応じて前記共有ビット線内の電流の値を受信し、前記電流からマルチビット出力値を決定するように構成されたアナログ・デジタル変換器を備える、請求項１に記載の装置。
【請求項3】
前記制御回路が制御ダイ上に形成され、前記装置が、
ＭＲＡＭメモリセルの前記アレイを含むメモリダイであって、前記制御ダイとは別体に形成され、前記制御ダイに接合されている、メモリダイを更に備える、請求項１に記載の装置。
ＭＲＡＭメモリセルの前記アレイを含むメモリダイであって、前記制御ダイとは別体に形成され、前記制御ダイに接合されている、メモリダイを更に備える、請求項１に記載の装置。
【請求項4】
前記アレイが、
前記ＭＲＡＭメモリセルと、
複数のビット線と、
複数のワード線と、を備え、前記アレイは、前記ＭＲＡＭメモリセルの各々が、前記ビット線のうちの対応する１本と前記ワード線のうちの対応する１本との間に接続されているクロスポイントアーキテクチャに従って形成されている、請求項３に記載の装置。
前記ＭＲＡＭメモリセルと、
複数のビット線と、
複数のワード線と、を備え、前記アレイは、前記ＭＲＡＭメモリセルの各々が、前記ビット線のうちの対応する１本と前記ワード線のうちの対応する１本との間に接続されているクロスポイントアーキテクチャに従って形成されている、請求項３に記載の装置。
【請求項5】
前記ＭＲＡＭメモリセルが、２０Ωμｍ２以上の抵抗と面積の積を有するように形成される、請求項４に記載の装置。
【請求項6】
前記アレイが、
複数の導電線を更に備え、前記制御回路が、前記導電線にバイアスをかけて補足磁場を生成するように構成されている、請求項４に記載の装置。
複数の導電線を更に備え、前記制御回路が、前記導電線にバイアスをかけて補足磁場を生成するように構成されている、請求項４に記載の装置。
【請求項7】
前記制御回路が、
前記ビット線に接続され、前記ワード線に印加された、対応する第１の複数の入力電圧に応じて前記ビット線の各々内の電流の値を受信して、前記電流の各々からマルチビット出力値を決定するように構成された１つ以上のアナログ・デジタル変換器を備える、請求項４に記載の装置。
前記ビット線に接続され、前記ワード線に印加された、対応する第１の複数の入力電圧に応じて前記ビット線の各々内の電流の値を受信して、前記電流の各々からマルチビット出力値を決定するように構成された１つ以上のアナログ・デジタル変換器を備える、請求項４に記載の装置。
【請求項8】
前記制御回路が、
前記１つ以上のアナログ・デジタル変換器に接続され、前記マルチビット出力値を加算するように構成されたデジタル計算回路を更に備える、請求項７に記載の装置。
前記１つ以上のアナログ・デジタル変換器に接続され、前記マルチビット出力値を加算するように構成されたデジタル計算回路を更に備える、請求項７に記載の装置。
【請求項9】
前記ＭＲＡＭメモリセルが、ニューラルネットワークの層の重みを記憶するように構成され、前記制御回路が、
前記ニューラルネットワークの前記層の入力値のベクトルを受信することであって、前記入力値のベクトルが、複数の成分を有する、受信することと、
前記入力値のベクトルの前記成分を電圧レベルのセットに変換することと、
前記入力電圧のセットの各々を、対応する前記ワード線のセットに印加することと、を行うように更に構成されている、請求項８に記載の装置。
前記ニューラルネットワークの前記層の入力値のベクトルを受信することであって、前記入力値のベクトルが、複数の成分を有する、受信することと、
前記入力値のベクトルの前記成分を電圧レベルのセットに変換することと、
前記入力電圧のセットの各々を、対応する前記ワード線のセットに印加することと、を行うように更に構成されている、請求項８に記載の装置。
【請求項10】
前記ニューラルネットワークの前記層の重みがバイナリ値であり、前記層の前記入力値のベクトルがバイナリ値である、請求項９に記載の装置。
【請求項11】
方法であって、
不揮発性メモリデバイスを第１の外部磁場内に置くことであって、前記メモリデバイスが、不揮発性メモリアレイを含み、前記メモリアレイが、前記メモリアレイの各クロスポイントに磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを有するクロスポイントアーキテクチャに従って形成されており、前記ＭＲＡＭメモリセルが各々、平行極性を有する磁場を有する基準層及び自由層を有する、置くことと、
前記不揮発性メモリアレイが前記第１の外部磁場内にある状態で、前記メモリアレイの第１のビット線に沿った１つ以上の選択されたＭＲＡＭメモリセルを、
前記第１のビット線に低電圧値をバイアスすること、
前記ＭＲＡＭメモリセルの各々について、前記メモリアレイの対応するワード線に書き込み選択電圧をバイアスすること、
前記第１ビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすること、及び
選択されたＭＲＡＭメモリセルに対応しないワード線に、前記書き込み選択電圧値よりも低い電圧レベルをバイアスすること、を同時に行うことによって、前記選択されたメモリセルの前記基準層に対して反平行の極性を有する自由層を有するようにプログラミングすることと、を含み、前記書き込み選択電圧が、前記選択されたＭＲＡＭメモリセルのの前記自由層が、極性が反転し、前記メモリアレイの選択されていないＭＲＡＭメモリセルの前記自由層の前記極性が、極性が反転しないように構成されている、方法。
不揮発性メモリデバイスを第１の外部磁場内に置くことであって、前記メモリデバイスが、不揮発性メモリアレイを含み、前記メモリアレイが、前記メモリアレイの各クロスポイントに磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを有するクロスポイントアーキテクチャに従って形成されており、前記ＭＲＡＭメモリセルが各々、平行極性を有する磁場を有する基準層及び自由層を有する、置くことと、
前記不揮発性メモリアレイが前記第１の外部磁場内にある状態で、前記メモリアレイの第１のビット線に沿った１つ以上の選択されたＭＲＡＭメモリセルを、
前記第１のビット線に低電圧値をバイアスすること、
前記ＭＲＡＭメモリセルの各々について、前記メモリアレイの対応するワード線に書き込み選択電圧をバイアスすること、
前記第１ビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすること、及び
選択されたＭＲＡＭメモリセルに対応しないワード線に、前記書き込み選択電圧値よりも低い電圧レベルをバイアスすること、を同時に行うことによって、前記選択されたメモリセルの前記基準層に対して反平行の極性を有する自由層を有するようにプログラミングすることと、を含み、前記書き込み選択電圧が、前記選択されたＭＲＡＭメモリセルのの前記自由層が、極性が反転し、前記メモリアレイの選択されていないＭＲＡＭメモリセルの前記自由層の前記極性が、極性が反転しないように構成されている、方法。
【請求項12】
前記不揮発性メモリデバイスを前記第１の外部磁場内に置き、前記メモリアレイの前記第１のビット線に沿った前記選択されたＭＲＡＭメモリセルをプログラミングする前に、
前記不揮発性メモリデバイスを初期化磁場に置くことによって前記不揮発性メモリデバイスを初期化することを更に含み、前記初期化磁場が、前記基準層及び自由層を整合させて平行極性を有する磁場を有するように構成されている、請求項１１に記載の方法。
前記不揮発性メモリデバイスを初期化磁場に置くことによって前記不揮発性メモリデバイスを初期化することを更に含み、前記初期化磁場が、前記基準層及び自由層を整合させて平行極性を有する磁場を有するように構成されている、請求項１１に記載の方法。
【請求項13】
不揮発性メモリデバイスであって、
メモリアレイであって、
複数のワード線、
複数のビット線、及び
複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、を含み、前記メモリアレイが、前記ＭＲＡＭメモリセルの各々が、前記ビット線のうちの対応する１本と前記ワード線のうちの対応する１本との間に接続されているクロスポイントアーキテクチャを有する、メモリアレイと、
前記メモリアレイに接続された１つ以上の制御回路であって、
第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する印加された外部磁場に応じて、前記ＭＲＡＭメモリセルのうちの選択されたものをプログラミングするように前記ワード線及びビット線にバイアスをかけること、並びに
前記複数のビット線に印加された電圧パターンに応じて、ビット線の各々のマルチビット値出力を決定すること、を行うように構成された、１つ以上の制御回路と、を備える、不揮発性メモリデバイス。
メモリアレイであって、
複数のワード線、
複数のビット線、及び
複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、を含み、前記メモリアレイが、前記ＭＲＡＭメモリセルの各々が、前記ビット線のうちの対応する１本と前記ワード線のうちの対応する１本との間に接続されているクロスポイントアーキテクチャを有する、メモリアレイと、
前記メモリアレイに接続された１つ以上の制御回路であって、
第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する印加された外部磁場に応じて、前記ＭＲＡＭメモリセルのうちの選択されたものをプログラミングするように前記ワード線及びビット線にバイアスをかけること、並びに
前記複数のビット線に印加された電圧パターンに応じて、ビット線の各々のマルチビット値出力を決定すること、を行うように構成された、１つ以上の制御回路と、を備える、不揮発性メモリデバイス。
【請求項14】
前記ワード線及びビット線にバイアスをかけて、印加された外部磁場に応じて前記ＭＲＡＭメモリセルのうちの選択されたものをプログラミングするために、前記１つ以上の制御回路が、
１つ以上の第１の選択されたワード線に書き込み選択電圧をバイアスすることと、
第１の選択されたビット線に低電圧値をバイアスすることと、
前記第１の選択されたビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすることと、
前記第１の選択されたワード線以外のワード線に前記書き込み選択電圧値よりも低い電圧レベルをバイアスすることと、を同時に行うように構成されている、請求項１３に記載の不揮発性メモリデバイス。
１つ以上の第１の選択されたワード線に書き込み選択電圧をバイアスすることと、
第１の選択されたビット線に低電圧値をバイアスすることと、
前記第１の選択されたビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすることと、
前記第１の選択されたワード線以外のワード線に前記書き込み選択電圧値よりも低い電圧レベルをバイアスすることと、を同時に行うように構成されている、請求項１３に記載の不揮発性メモリデバイス。
【請求項15】
前記ワード線及びビット線にバイアスをかけて、印加された外部磁場に応じて前記ＭＲＡＭメモリセルのうちの選択されたものをプログラミングするために、前記１つ以上の制御回路が、前記第１の選択されたビット線に前記低電圧値をバイアスした後に、同時に、
１つ以上の第２の選択されたワード線に前記書き込み選択電圧をバイアスすることと、
第２の選択されたビット線に前記低電圧値をバイアスすることと、
前記第２の選択されたビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすることと、
前記選択されたワード線以外のワード線に、前記書き込み選択電圧値よりも低い電圧レベルをバイアスすることと、を行うように更に構成されている、請求項１４に記載の不揮発性メモリデバイス。
１つ以上の第２の選択されたワード線に前記書き込み選択電圧をバイアスすることと、
第２の選択されたビット線に前記低電圧値をバイアスすることと、
前記第２の選択されたビット線以外の前記メモリアレイのビット線に前記低電圧値よりも高い電圧レベルをバイアスすることと、
前記選択されたワード線以外のワード線に、前記書き込み選択電圧値よりも低い電圧レベルをバイアスすることと、を行うように更に構成されている、請求項１４に記載の不揮発性メモリデバイス。
【請求項16】
前記ＭＲＡＭメモリセルが、ニューラルネットワークの層の重みを記憶するように構成され、前記１つ以上の制御回路が、
前記ニューラルネットワークの前記層のベクトル入力値を受信することと、
前記ベクトル入力値の成分を電圧レベルのセットに変換し、前記電圧レベルのセットを対応する前記ワード線のセットに同時に印加することによって、ニューラルネットワークに対してアレイ内乗算動作を実行することと、を行うように更に構成されている、請求項１３に記載の不揮発性メモリデバイス。
前記ニューラルネットワークの前記層のベクトル入力値を受信することと、
前記ベクトル入力値の成分を電圧レベルのセットに変換し、前記電圧レベルのセットを対応する前記ワード線のセットに同時に印加することによって、ニューラルネットワークに対してアレイ内乗算動作を実行することと、を行うように更に構成されている、請求項１３に記載の不揮発性メモリデバイス。
【請求項17】
前記１つ以上の制御回路が、
前記アレイ内乗算動作に応じて、前記ビット線の各々における電流値からマルチビット出力値を決定することと、
前記マルチビット出力値を加算することと、を行うように更に構成されている、請求項１６に記載の不揮発性メモリデバイス。
前記アレイ内乗算動作に応じて、前記ビット線の各々における電流値からマルチビット出力値を決定することと、
前記マルチビット出力値を加算することと、を行うように更に構成されている、請求項１６に記載の不揮発性メモリデバイス。
【請求項18】
前記ＭＲＡＭメモリセルが、２０Ωμｍ２以上の抵抗と面積の積を有するように形成されている、請求項１３に記載の不揮発性メモリデバイス。
【請求項19】
前記不揮発性メモリデバイスが、
接合されたダイ対であって、
前記メモリアレイを含むメモリダイ、及び
前記メモリダイとは別体に形成され、かつ前記メモリダイに接合され、前記１つ以上の制御回路を含む制御ダイ、を備える、接合されたダイ対を含む、請求項１３に記載の不揮発性メモリデバイス。
接合されたダイ対であって、
前記メモリアレイを含むメモリダイ、及び
前記メモリダイとは別体に形成され、かつ前記メモリダイに接合され、前記１つ以上の制御回路を含む制御ダイ、を備える、接合されたダイ対を含む、請求項１３に記載の不揮発性メモリデバイス。
【請求項20】
前記メモリアレイが、
複数の導電線を更に備え、
前記１つ以上の制御回路が、補足磁場を生成するために前記導電線にバイアスをかけるように更に構成されている、請求項１３に記載の不揮発性メモリデバイス。
複数の導電線を更に備え、
前記１つ以上の制御回路が、補足磁場を生成するために前記導電線にバイアスをかけるように更に構成されている、請求項１３に記載の不揮発性メモリデバイス。
【発明の詳細な説明】
【背景技術】
【0001】
人工ニューラルネットワークは、人工知能及び機械学習用途での使用が拡大している。人工ニューラルネットワークでは、入力のセットが１つ以上の中間層又は隠れた層を介して伝搬され、出力が生成される。入力と出力とを接続する層は、トレーニング又は学習段階で、入力を出力に変えるための数学的操作のセットを決定し、各出力の確率を計算しながら層の中を移動することで生成される重みのセットで接続されている。重みが確立されると、それらを推論段階で使用して、入力のセットからの出力を決定することができる。このようなニューラルネットワークは、非常に正確な結果を提供するが、極めて計算量が多く、異なる層を接続する重みをメモリから読み出して、それらの重みを処理ユニットの処理ユニットに転送する際のに伴うデータ転送には、かなりの負荷がかかり得る。
【図面の簡単な説明】
【0002】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【0003】
【図1】ホストに接続されたメモリシステムの一実施形態のブロック図である。
【0004】
【図2】フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
【0005】
【図3】バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
【0006】
【図4】メモリパッケージの一実施形態のブロック図である。
【0007】
【図5】メモリダイの一実施形態のブロック図である。
【0008】
【0009】
【図7】畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）の単純な例を示す。
【0010】
【図8】人工ニューラルネットワーク内の完全接続層の単純な例を示す。
【0011】
【図9A】重みのセットを生成するためにニューラルネットワークをトレーニングするためのプロセスの一実施形態を説明するフローチャートである。
【0012】
【図9B】ニューラルネットワークを使用した推論のためのプロセスの一実施形態を説明するフローチャートである。
【0013】
【図10】畳み込みニューラルネットワークにおける畳み込み動作の概略図である。
【0014】
【図11】ニューラルネットワークの完全接続層における行列乗算の使用の概略図である。
【0015】
【図12A】クロスポイントアーキテクチャを有するメモリアレイの一部分の一実施形態を描いている。
【図12B】クロスポイントアーキテクチャを有するメモリアレイの一部分の一実施形態を描いている。
【図12C】クロスポイントアーキテクチャを有するメモリアレイの一部分の一実施形態を描いている。
【0016】
【図13】アレイの動作に使用されるクロスポイントアレイ及び制御回路の一部の上面図である。
【0017】
【図14A】プログラム化されるメモリセルの選択のための半選択方式を示す。
【0018】
【図14B】プログラム化されるメモリセルの選択のための「完全選択」方式を示す。
【0019】
【図15】ＭＲＡＭメモリセルの一例、及びＭＲＡＭメモリセルの自由層を切り替えるために必要とされる磁場に対する電圧の影響を示す。
【図16A】ＭＲＡＭメモリセルの一例、及びＭＲＡＭメモリセルの自由層を切り替えるために必要とされる磁場に対する電圧の影響を示す。
【図16B】ＭＲＡＭメモリセルの一例、及びＭＲＡＭメモリセルの自由層を切り替えるために必要とされる磁場に対する電圧の影響を示す。
【0020】
【図17】外部磁場によって支援されたＭＲＡＭクロスポイントアレイのプログラミングのための実施形態をより詳細に示す。
【図18】外部磁場によって支援されたＭＲＡＭクロスポイントアレイのプログラミングのための実施形態をより詳細に示す。
【図19A】外部磁場によって支援されたＭＲＡＭクロスポイントアレイのプログラミングのための実施形態をより詳細に示す。
【図19B】外部磁場によって支援されたＭＲＡＭクロスポイントアレイのプログラミングのための実施形態をより詳細に示す。
【0021】
【図20】推論エンジンのためのクロスポイントアーキテクチャを有するＭＲＡＭベースのメモリの使用のための実施形態を示すフローチャートである。
【0022】
【図21】ＭＲＡＭメモリセル設計の実施形態をより詳細に示す。
【発明を実施するための形態】
【0023】
ニューラルネットワークが推論又はトレーニング動作を実行する際には、大量のデータを各々伴う大量の演算が実行され、特にディープニューラルネットワーク、又はＤＮＮの場合は、完全接続層及び畳み込み層などのネットワーク層が多数存在し、その中を入力が伝搬していく構造になっている。メモリデバイス内及びメモリデバイスからの大量のデータの移動を回避するために、ニューラルネットワークの層の重みは、メモリデバイスの不揮発性メモリアレイに記憶され、層の各々の演算がデバイス上で実行される。ニューラルネットワークの層の入力と重みとのアレイ内乗算を実行するために、重み値は、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）セルがワード線とビット線との間の各クロスポイント接合部に位置するクロスポイント構造を有するＭＲＡＭセルのアレイに記憶される。ＭＲＡＭメモリセルは、低抵抗状態及び高抵抗状態の両方に対して高い抵抗値を有するように形成することができる一方で、依然として状態間の大きな相対差を維持することができる。ベクトル乗算は、ニューラルネットワークの層の入力ベクトルに対応する入力電圧のベクトルとＭＲＡＭセル状態によって符号化された重み値の行列との間のアレイ内乗算として実行される。低抵抗状態にある場合は、メモリセルがほとんど電流を引き込まないので、複数のワード線及び複数のビット線は、低電力のアレイ内乗算動作において同時に感知することができる。ＭＲＡＭセルは、入力電圧と外部磁場との組み合わせを使用して個別にプログラミングすることができる。外部磁場は、プログラミング電圧のセットが選択されたメモリセルの状態を外部場と整合させるのに十分なだけ異方性を低減するが、書き込み電圧の半分のみが印加された場合にメモリセルを整合させるには不十分となるように選択される。
【0024】
図１は、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、本明細書で提案される技術を実装することができ、ニューラルネットワーク入力又は他のデータがホスト１２０から受信される。実施形態に応じて、入力は、ホスト１２０から受信することができ、次いでメモリパッケージ１０４のメモリアレイに事前にプログラミングされた重みに情報を与えるためにメモリパッケージ１０４に提供され得る。多くの異なるタイプのメモリシステムを、本明細書で提案される技術とともに使用することができる。例示的なメモリシステムは、ソリッドステートドライブ（solid state drive、「ＳＳＤ」）、メモリカード、及び埋め込みメモリデバイスを含むが、しかしながら、他のタイプのメモリシステムも使用することができる。
【0025】
図１のメモリシステム１００は、データを記憶するためのコントローラ１０２、不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６を備える。コントローラ１０２は、フロントエンドプロセッサ（ＦＥＰ）回路１１０、及び１つ以上のバックエンドプロセッサ（ＢＥＰ）回路１１２を備える。一実施形態では、ＦＥＰ回路１１０は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別体のＡＳＩＣ上に実装される。他の実施形態では、統合コントローラＡＳＩＣは、フロントエンド機能及びバックエンド機能の両方を組み合わせることができる。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のＡＳＩＣは、コントローラ１０２がチップ上のシステム（system on a chip、「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ回路１１０及びＢＥＰ回路１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり、各ＢＥＰ回路１１２がスレーブであるマスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理・物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行する、フラッシュ翻訳層（flash translation layer、ＦＴＬ）又はメディア管理層（media management layer、ＭＭＬ）を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求でメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。追加的に、ＢＥＰ回路１１２は、バッファ管理を実行し、ＦＥＰ回路１１０によって要求される特定の電圧レベルを設定し。エラー訂正（error correction、ＥＣＣ）を実行し、トグルモードインターフェースをメモリパッケージに制御するなどを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージのセットに関与する。
【0026】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを備える。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４内の各メモリダイは、ＮＡＮＤフラッシュメモリ（二次元ＮＡＮＤフラッシュメモリ及び／又は三次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ，ＭＲＡＭ、ＦｅＲＡＭ、又はＲＲＡＭなど）又は相変化メモリ（phase change memory、ＰＣＭ）に基づくストレージクラスメモリ（storage class memory、ＳＣＭ）などの他のタイプのメモリを含むことができる。
【0027】
コントローラ１０２は、例えば、ＰＣＩエクスプレス（ＰＣＩｅ）上のＮＶＭエクスプレス（NVM Express、ＮＶＭｅ）のようなプロトコルを実装するインターフェース１３０を介してホスト１２０と通信する。メモリシステム１００を用いて機能するために、ホスト１２０は、ホストプロセッサ１２２、ホストメモリ１２４、及びバス１２８に沿って接続されたＰＣＩｅインターフェース１２６を含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別のタイプのストレージであり得る。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別体である。一実施形態では、メモリシステム１００はホスト１２０内に埋め込まれる。
【0028】
図２は、ＦＥＰ回路１１０の一実施形態のブロック図である。図２は、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２とを示す。ホストプロセッサ１５２は、実装に好適である、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストインターフェース１５２は、ネットワークオンチップ（ＮＯＣ）１５４と通信する。ＮＯＣは、典型的にはＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を改善する。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの同時性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。ＮＯＣ１５４に接続され、ＮＯＣ１５４と通信するのは、メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２である。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作及びそれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を作動させ、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図２の実施形態では、ＳＳＤコントローラは２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つを超える、又は２つより少ないＢＥＰ回路１１２が存在し得る。したがって、２つを超えるＰＣＩｅインターフェースが存在し得る。
【0029】
ＦＥＰ回路１１０はまた、フラッシュ翻訳層（ＦＴＬ）、又はより一般的には、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、負荷バランシングなど）を実行するメディア管理層（ＭＭＬ）１５８、論理・物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ又は他の不揮発性記憶システムの全体動作の管理を含むことができる。メモリエラー及びホストとのインターフェースを扱い得るメモリ管理の一部として、メディア管理層ＭＭＬ１５８が組み込まれてもよい。具体的には、ＭＭＬはＦＥＰ回路１１０内のモジュールであってもよく、メモリ管理の内部に関与してもよい。具体的には、ＭＭＬ１５８は、ホストからの書き込みをダイのメモリ構造（例えば、下記図５の３２６）への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含んでいてもよい。ＭＭＬ１５８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造がページの複数のページにのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストに可視でないことがあり得るメモリ構造のこれらの潜在的制約を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。
【0030】
図３は、ＢＥＰ回路１１２の一実施形態のブロック図である。図３は、ＦＥＰ回路１１０と通信するためのＰＣＩｅインターフェース２００を示す（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信する。一実施形態では、２つのＮＯＣを、１つの大きなＮＯＣに組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲするために使用され、その結果、データは、プログラミングエラーがある場合に復元され得る様式で組み合わされ、記憶することができる。データ経路コントローラ２２２は、メモリパッケージと４つのチャネルを介して通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８と関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルの各々について、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサとすることができる。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラとすることができる。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装されることができる。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
【0031】
図４は、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ２９２を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図３を参照）。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８個又は１６個のメモリダイを含むが、しかしながら、他の数のメモリダイもまた実装することができる。本明細書に記載される技術は、メモリダイの任意の特定の数に限定されない。
【0032】
図５は、メモリダイ３００の一実施形態の機能ブロック図である。図５に描く構成要素は、電気回路である。一実施形態では、各メモリダイ３００は、メモリ構造３２６、制御回路３１０、及び読み出し／書き込み回路３２８を含む。メモリ構造３２６は、行復号器３２４を介してワード線によりアドレス指定可能であり、列復号器３３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）を含む複数のセンスブロック３５０を含み、メモリセルのページが同時に読み出し又はプログラミングされることを可能にする。コマンド及びデータは、線３１８を介してコントローラとメモリダイ３００との間で転送される。一実施形態では、メモリダイ３００は、線３１８に接続する入力及び／又は出力（input and/or output、Ｉ／Ｏ）ピンのセットを含む。
【0033】
制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６でメモリ動作（例えば、書き込み、読み出しなど）を実行し、ステートマシン３１２、オンチップアドレス復号器３１４、及び電力制御回路３１６を含む。ステートマシン３１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン３１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。別の実施形態では、ステートマシン３１２は、マイクロコントローラによって置き換えられる。
【0034】
オンチップアドレス復号器３１４は、コントローラ１０２によって使用されるアドレスと、復号器３２４及び３３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を作成するための電荷ポンプを含んでいてもよい。センスブロックは、ビット線ドライバを含む。
【0035】
本書の目的のために、語句「１つ以上の制御回路」は、不揮発性メモリを制御するために使用されるコントローラ、ステートマシン、マイクロコントローラ及び／若しくは制御回路３１０、又は他の類似回路を含むことができる。
【0036】
一実施形態では、メモリ構造３２６は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの三次元メモリアレイを含む。メモリ構造は、シリコン（又は他のタイプの）基板上に配設された活性領域を有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意のタイプの不揮発性メモリを含んでいてもよい。一例では、不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを含み、その全体が参照により本明細書に組み込まれる。
【0037】
別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの二次元メモリアレイを備える。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
【0038】
メモリ構造３２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確なタイプは、上記の例に限定されない。多くの異なるタイプのメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに好適な技術の他の例として、ＲｅＲＡＭメモリ（抵抗ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、段階変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造３２６のメモリセルアーキテクチャに好適な技術の例として、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層型二次元アレイ、垂直ビット線アレイなどが挙げられる。
【0039】
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0040】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。要素は、その各々が強磁性であり、薄い絶縁層によって分離されている層としても知られる２つの強磁性薄膜から形成されている。２つの層のうちの一方は、特定の極性に設定された永久磁石である。他方の層の磁性は、メモリを記憶するために外部場と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が作成される。ＭＲＡＭベースのメモリの実施形態について、以下でより詳細に論じる。
【0041】
位相変化メモリ（ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、単にレーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の調整状態を変化させることによって、非熱位相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザパルスである。メモリセルは、メモリセルが光を受信することをブロックすることによって抑制され得る。他のＰＣＭ実施形態では、メモリセルは、電流パルスによってプログラミングされる。本書では「パルス」の使用には四角いパルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又は他の波を含むことに留意されたい。
【0042】
当業者であれば、本明細書に記載される技術は単一の特定のメモリ構造、メモリ構築、又はメモリ構文に限定されず、本明細書に記載され、当業者の１人によって理解されるように、技術の精神及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0043】
図５の要素は、メモリセルのメモリ構造３２６、及び他の要素の全てを含む周辺回路の２つの部分にグループ化することができる。メモリ回路の重要な特性は、メモリ構造３２６の上に与えられるメモリダイ３００の面積を増加させることによって増加させることができる容量である。しかしながら、これにより、周辺回路に利用可能なメモリダイ３００の面積が低減される。これは、これらの周辺要素に非常に厳しい制限を課すことになり得る。例えば、センス増幅器回路を利用可能な面積内に適合させる必要性は、センス増幅器設計アーキテクチャに対する著しい制限となり得る。オンダイ制御回路３１０に関して、面積の可用性を低減することにより、オンチップに実装することができる利用可能な機能性を限定することになり得る。その結果、メモリダイ３００の設計における基本的なトレードオフは、メモリ構造３２６に割く面積の大きさ、及び周辺回路に割く面積の大きさである。
【0044】
メモリ構造３２６及び周辺回路がしばしば対立する別の面積は、これらの領域を形成することに伴う処理にある。なぜなら、これらの領域は、異なる処理技術、及び単一ダイ上に異なる技術を有するトレードオフを伴うことが多いからである。例えば、メモリ構造３２６がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であり、周辺回路は、ＣＭＯＳベースであることが多い。例えば、センスブロック３５０内のセンス増幅器回路、電力制御ブロック３１６の電荷ポンプ、ステートマシン３１２内の論理素子、及び他の周辺回路は、ＰＭＯＳデバイスを採用することが多い。ＣＭＯＳダイを製造するための処理動作は、ＮＭＯＳフラッシュＮＡＮＤメモリ又は他のメモリセル技術に関して最適化された処理動作とは多くの態様において異なる。
【0045】
これらの制限を改善するために、以下に記載される実施形態は、図５の要素を別体に形成されたダイ上に分離することができ、その後、一緒に接合される。より具体的には、メモリ構造３２６は、１つのダイ上に形成することができ、１つ以上の制御回路を含む周辺回路要素の一部又は全てを、別体のダイ上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリのメモリセルのアレイ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプなどのメモリ素子のみから形成することができる。次いで、復号器及びセンス増幅器などの要素を更に含む周辺回路の一部又は全てを、別体のダイに移動させることができる。これにより、メモリダイの各々は、その技術に従って個別に最適化できるようになる。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳ処理に最適化され得る別体の周辺回路ダイに移動したＣＭＯＳ素子を気にすることなく、ＮＭＯＳベースのメモリアレイ構造に最適化することができる。これにより、周辺要素のためのより多くの空間が可能であり、これにより、メモリセルアレイを搭載した同じダイのマージンに限定されていたとしても、従来は組み込むことができなかった追加の機能を組み込むことができるようになった。次いで、２つのダイは、接合されたマルチダイメモリ回路内で一緒に接合することができ、一方のダイ上のアレイは、他方のメモリ回路上の周辺要素に接続されている。以下は、１つのメモリダイ及び１つの周辺回路ダイの接合されたメモリ回路に焦点を合わせるが、他の実施形態では、例えば、２つのメモリダイ及び１つの周辺回路ダイなど、より多くのダイを使用することができる。
【0046】
図６Ａ及び図６Ｂは、接合されたダイ対６０４を提供するためにウェハ－ウェハ結合を使用して実装され得る、図５の代替的な配置を示す。図６Ａは、メモリダイ６１０内に形成されたメモリ構造３２６に結合された周辺回路又は制御ダイ６０８に形成された、制御回路を含む周辺回路の一例を示す。共通の構成要素は、図５のように番号付けされる。制御回路３１０、読み出し／書き込み回路３２８及び行復号器３２４（ＣＭＯＳプロセスによって形成されてもよい）は、制御ダイ６０８内に位置することが分かり得る。コントローラ１０２からの機能性などの追加の要素もまた、制御ダイ６０８内に移動させることができる。制御回路３１０、読み出し／書き込み回路３２８、行復号器３２４、及び列復号器３３２は、一般的なプロセス（例えば、ＣＭＯＳプロセス）によって形成されてもよいので、メモリコントローラ１０２上でより典型的に見られる追加の要素及び機能性は、追加のプロセス工程は、ほとんど必要ない、又は全く必要ない（すなわち、コントローラ１０２を製造するために使用される同じプロセス工程を、制御回路３１０、読み出し／書き込み回路３２８、及び行復号器３２４を製造するために使用してもよい）。したがって、メモリダイ３００などのダイからこのような回路を移動させると、そのようなダイを製造するために必要とされる工程の数を低減することができ、制御ダイ６０８などのダイにかかる回路を追加することは、任意の追加のプロセス工程を必要としない場合がある。
【0047】
図６Ａは、電気経路６１２を介してメモリダイ６１０上のメモリ構造３２６に結合された制御ダイ６０８上の読み出し／書き込み回路３２８を示す。例えば、電気経路６１２は、読み出し／書き込み回路３２８とメモリ構造３２６のビット線との間の電気的接続を提供し得る。電気経路は、メモリ構造３２６のビット線に接続されたメモリダイ６１０の対応するパッドに接合された制御ダイ６０８上のパッドを介して制御ダイ６０８内の読み出し／書き込み回路３２８から延在してもよい。メモリ構造３２６の各ビット線は、読み出し／書き込み回路３２８に接続する一対の接合されたパッドを含む電気経路６１２内の対応する電気経路を有してもよい。同様に、行復号器回路３２４は、電気経路６１４を介してメモリ構造３２６に結合される。電気経路６１４の各々は、ワード線、ダミーワード線、又は選択ゲート線に対応し得る。また、制御ダイ６０８とメモリダイ６１０との間に追加の電気経路が設けられてもよい。
【0048】
図６Ｂは、接合されたダイ対６０４の統合メモリアセンブリの一実施形態の配置に関する更なる詳細を示すブロック図である。メモリダイ６１０は、メモリセルの平面６２０又はアレイを含む。メモリダイ６１０は、追加の平面又はアレイを有してもよい。１つの代表的なビット線（ＢＬ）及び代表的なワード線（ＷＬ）が、各平面又はアレイ６２０に描かれている。各平面又はアレイ６２０当たり数千又は数万のそのようなビット線が存在し得る。一実施形態では、アレイ又は平面は、非破線のワード線及び非破線のビット線の共通のセットを共有する、接続されたメモリセルの群を表す。
【0049】
制御ダイ６０８は、いくつかのセンス増幅器（ＳＡ）３５０を含む。各センス増幅器３５０は、１つのビット線に接続されるか、又はいくつかの実施形態では、複数のビット線に接続されてもよい。センス増幅器は、ビット線ドライバを含む。このため、センス増幅器は、それが接続されるビット線に電圧を提供し得る。センス増幅器は、ビット線の状態を感知するように構成されている。一実施形態では、センス増幅器は、ビット線に流れる電流を感知するように構成されている。一実施形態では、センス増幅器は、ビット線上の電圧を感知するように構成されている。
【0050】
制御ダイ６０８は、いくつかのワード線ドライバ６６０（１）～６６０（ｎ）を含む。ワード線ドライバ６６０は、ワード線に電圧を提供するように構成されている。この例では、アレイ又は平面メモリセル当たり「ｎ」本のワード線が存在する。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の１つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ６６０（例えば、電力制御部３１６の一部）は、メモリダイ６１０内のワード線に電圧を提供する。図６Ａに関して上述のように、制御ダイ６０８はまた、ワード線ドライバ６６０及び／又はビット線ドライバに電圧を提供するために使用され得る、図６Ｂで表されていない電荷ポンプ、電圧発生器などを含んでいてもよい。
【0051】
メモリダイ６１０は、メモリダイ６１０の第１の主面６８２上に、いくつかのボンドパッド６７０ａ、６７０ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）から電圧を受け取るために、「ｎ」個のボンドパッド６７０ａが存在し得る。平面６２０に関連付けられた各ビット線に対して１つのボンドパッド６７０ｂが存在し得る。参照番号６７０は、一般に、主面６８２上のボンドパッドを参照するために使用される。
【0052】
いくつかの実施形態では、コードワードの各データビット及び各パリティビットは、異なるボンドパッド対６７０ｂ、６７４ｂを介して転送される。コードワードのビットは、ボンドパッド対６７０ｂ、６７４ｂを介して同時に転送されてもよい。これは、例えば、メモリコントローラ１０２と統合メモリアセンブリ６０４との間でデータを転送することに対して、非常に効率的なデータ転送を提供する。例えば、メモリコントローラ１０２と統合メモリアセンブリ６０４との間のデータバスは、例えば、同時に転送される８ビット、１６ビット、又は恐らく３２ビットを提供してもよい。しかしながら、メモリコントローラ１０２と統合メモリアセンブリ６０４との間のデータバスは、これらの実施例に限定されない。
【0053】
制御ダイ６０８は、制御ダイ６０８の第１の主面６８４上に、いくつかのボンドパッド６７４ａ、６７４ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）からメモリダイ６１０に電圧を送達するために、「ｎ」個のボンドパッド６７４ａが存在し得る。平面６２０に関連付けられた各ビット線に対して１つのボンドパッド６７４ｂが存在し得る。参照番号６７４は、一般に、主面６８２上のボンドパッドを参照するために使用される。ボンドパッド対６７０ａ／６７４ａ及びボンドパッド対６７０ｂ／６７４ｂが存在し得ることに留意されたい。いくつかの実施形態では、ボンドパッド６７０及び／又は６７４は、フリップチップボンドパッドである。
【0054】
一実施形態では、ボンドパッド６７０のパターンは、ボンドパッド６７４のパターンと一致する。ボンドパッド６７０は、ボンドパッド６７４に接合される（例えば、フリップチップ接合される）。このため、ボンドパッド６７０、６７４は、メモリダイ６１０を制御ダイ６０８に電気的及び物理的に結合する。
【0055】
また、ボンドパッド６７０、６７４は、メモリダイ６１０と制御ダイ６０８との間の内部信号転送を可能にする。したがって、メモリダイ６１０及び制御ダイ６０８は、ボンドパッドと一緒に接合される。図６Ａは、１つのメモリダイ６１０に接合された１つの制御ダイ６０８を描くが、別の実施形態では、１つの制御ダイ６０８は、複数のメモリダイ６１０に接合されている。
【0056】
本明細書では、「内部信号転送」は、制御ダイ６０８とメモリダイ６１０との間の信号転送を意味する。内部信号転送は、制御ダイ６０８上の回路がメモリダイ６１０内のメモリ動作を制御することを可能にする。したがって、ボンドパッド６７０、６７４は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ６１０内のメモリ動作に関係する任意の信号を指す。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
【0057】
ボンドパッド６７０、６７４は、例えば、銅、アルミニウム、及びこれらの合金から形成されてもよい。ボンドパッド６７０、６７４と主面（６８２、６８４）との間にライナーが存在してもよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド６７０、６７４及びライナーは、蒸着及び／又はめっき技術によって塗布されてもよい。ボンドパッド及びライナーはともに７２０ｎｍの厚さを有してもよいが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
【0058】
金属相互接続及び／又はビアは、ダイ内の様々な要素をボンドパッド６７０、６７４に電気的に接続するために使用してもよい。金属相互接続及び／又はビアによって実装され得るいくつかの導電経路が示されている。例えば、センス増幅器３５０は、経路６６４によってボンドパッド６７４ｂに電気的に接続してもよい。図６Ａに関して、電気経路６１２は、経路６６４、ボンドパッド６７４ｂ、及びボンドパッド６７０ｂに対応し得る。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。ＢＬは、ボンドパッド６７０ｂへの直接接続を必ずしも行わないことに留意されたい。ワード線ドライバ６６０は、経路６６２によってボンドパッド６７４ａに電気的に接続され得る。図６Ａを参照すると、電気経路６１４は、経路６６２、結合パッド６７４ａ、及びボンドパッド６７０ａに対応し得る。経路６６２は、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別体の導電経路を備えてもよいことに留意されたい。同様に、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別体のボンドパッド６７４ａが存在してもよい。メモリダイ６１０のブロック２内のワード線は、経路６６４によってボンドパッド６７０ａに電気的に接続されてもよい。図６Ｂでは、ブロック内の対応する「ｎ」本のワード線に対して「ｎ」本の経路６６４が存在する。各経路６６４に対して、ボンドパッド６７０ａ、６７４ａの別体の対が存在し得る。
【0059】
図５を参照すると、図６Ａのオンダイ制御回路はまた、その論理素子内の追加の機能性を含むことができ、メモリコントローラ１０２及び一部のＣＰＵ機能で典型的に見られるものよりも一般的な機能、また用途に特化した特徴の両方も含み得る。例えば、これらのアクティブ化機能は、積和演算（Multiple and ACcumulation、ＭＡＣ）動作の加算部分で使用される追加及び閾値判定動作を含むことができるが、Ｓ状又は双曲正接機能などのより高度な動作を含むことができる。
【0060】
下記において、図６Ａの制御ダイ６０８及び図５の同様の要素に描かれる他の回路の全て又はサブセットと組み合せたステートマシン３１２及び／又はコントローラ１０２（又は同等に機能する回路）は、本明細書に記載する機能を実行する１つ以上の制御回路の一部であると見なすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実行するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他のタイプの回路を含むことができる。
【0061】
ここで、不揮発性メモリデバイスに記憶することができるデータのタイプを考慮すると、以下の説明で対象とするデータのタイプの特定の例は、畳み込みニューラルネットワーク又はＣＮＮなどの人工ニューラルネットワークにおいて使用される重みである。「畳み込みニューラルネットワーク」という名称は、ネットワークが、特殊な種類の線形動作である、畳み込みと呼ばれる数学的動作を採用することを示す。畳み込みネットワークは、それらの層のうちの少なくとも１つに一般的な行列乗算の代わりに畳み込みを使用するニューラルネットワークである。ＣＮＮは、いくつかの中間隠れ層を有する入力及び出力層から形成される。ＣＮＮの隠れ層は、典型的には、乗算又は他のドット積と「畳み込み」する一連の畳み込み層である。
【0062】
ニューラルネットワーク内の各ニューロンは、前の層内の受容野から来る入力値に特定の関数を適用することによって出力値を算出する。入力値に適用される関数は、重み及びバイアスのベクトルによって決定される。ニューラルネットワークでの学習は、これらのバイアス及び重みに対する反復調整を行うことによって進行する。重み及びバイアスのベクトルは、フィルタと呼ばれ、入力の特定の特徴（例えば、特定の形状）を表す。ＣＮＮの際立った特徴は、多くのニューロンが同じフィルタを共有することができることである。
【0063】
図７は、ＣＮＮの一例の概略図である。図７は、画素値のアレイの初期入力画像、続いて、その最後に出力を提供するいくつかの完全接続層の後に続くいくつかの畳み込み層を示す。第１の畳み込み層（Ｃｏｎ１）内の各ニューロンは、入力画像のｎ×ｎ個の画素サブ領域からの入力データとして生じる。ニューロンの学習した重みは、集合的にその畳み込みフィルタと呼ばれ、入力に応じてニューロンの単一値出力を決定する。畳み込み層では、入力領域を画像のｘ及びｙ次元に沿ってスライドさせて畳み込み層の値を生成することによって、入力画像にニューロンのフィルタが適用される。実際には、同等の畳み込みは、通常、異なる入力領域へのニューロンの静的に同一のコピーによって実装される。各層の学習した重みを使用して、畳み込み層（Ｃｏｎ１～Ｃｏｎ Ｎ）の各々を介してプロセスを繰り返し、その後、学習した重みを使用して完全接続層（Ｌ１～ＬＭ）を介して伝搬される。
【0064】
図８は、ニューラルネットワークのいくつかの完全接続層をより詳細に示す。図８では、人工ニューラルネットワークの３つの層は、円によって表されるノード又は人工ニューロンの相互接続された群、及び１つの人工ニューロンの出力から別の人口ニューロンの入力への接続のセットとして表されている。この実施例は、３つの入力ノード（Ｉ１、Ｉ２、Ｉ３）及び２つの出力ノード（Ｏ１、Ｏ２）を示し、４つの隠れノード又は中間ノード（Ｈ１、Ｈ２、Ｈ３、Ｈ４）の中間層を有する。人工ニューラルネットワークのノード、又は人工ニューロン／シナプスは、ホスト又は他の処理システムの論理素子によって、１つ以上の入力を受信し、それらを合計して出力を生成する数学関数として実装される。通常、各入力は別個に重み付けされ、合計はノードの数学関数を通過してノードの出力を提供する。
【0065】
一般的な人工ニューラルネットワークの実装では、ノード（人工ニューロン／シナプス）間の接続における信号は実数であり、各人工ニューロンの出力は、その入力の合計のいくつかの非線形関数によって算出される。ノード及びそれらの接続は、典型的には、学習プロセスが進行するにつれて調整する重みを有する。この重量は、接続時の信号の強度を増加又は減少させる。ノードは、集合信号がその閾値を横切る場合にのみ信号が送信されるように閾値を有してもよい。典型的には、ノードは層に集約される。異なる層は、それらの入力に対して異なる種類の変換を実行することができる。信号は、可能な限り層を複数回横断した後に、第１の層（入力層）から最後の層（出力層）へと移動する。図７は、単一の中間層又は隠れ層のみを示しているが、複雑なディープニューラルネットワーク（ＤＮＮ）は、多くのそのような中間層を有することができる。
【0066】
教師あり人工ニューラルネットワークは、入力を供給し、次いで出力をチェック及び補正することによって「トレーニングされる」。例えば、イヌの品種を認識するようにトレーニングされたニューラルネットワークは、画像のセットを処理し、画像内の犬が特定の品種である確率を計算する。ユーザは、結果を確認し、どちらの確率をネットワークが（特定の閾値を上回るなど）表示すべきかを選択し、提案されたラベルを返すことができる。そのような各数学的操作は、層と見なされ、複雑なニューラルネットワークは、多くの層を有する。多数の中間層又は隠れ層によって提供される深さにより、ニューラルネットワークは、トレーニングされる際に複雑な非線形関係をモデル化することができる。
【0067】
図９Ａは、重みのセットを生成するためにニューラルネットワークをトレーニングするためのプロセスの一実施形態を説明するフローチャートである。トレーニングプロセスは、多くの場合、クラウド内で実行され、アクセスされる追加的又はより強力な処理を可能にする。工程９０１において、画像のセットなどの入力が受信される（例えば、図７の画像入力）。工程９０３において、入力は、現在のフィルタ又は重みのセットを使用して、入力を次の層（例えば、図７のＣＯＮ１）に接続する層を介して伝搬される。次に、工程９０５でニューラルネットワークの出力を次の層（例えば、図７のＣＯＮ２）で受信するので、１つの層からの出力として受信された値が次の層への入力として機能する。第１の層からの入力は、それらが出力に達するまで中間層又は隠れ層の全てを介してこのように伝搬される。前の段落のイヌの品種例では、入力は、多数のイヌの画像データであり、中間層は現在の重み値を使用して、画像内の犬がある特定の品種である確率を計算し、提案されたイヌの品種ラベルが工程９０５で返される確率を計算する。次いで、ユーザは、工程９０７で結果を確認し、ニューラルネットワークが返すべき確率を選択し、現在の重みのセットが十分に正確なラベリングを曲級しているかどうかを判断し、そうであればトレーニングを完了することができる（工程９１１）。結果が十分に正確ではない場合、ニューラルネットワークは、ユーザが選択した確率に基づいて工程９０９で重みを調整し、続いて工程９０３にループバックして、入力データを調整された重みで再び実行する。ニューラルネットワークの重みのセットが決定されると、それらは、決定された重みを使用してニューラルネットワークへのデータ入力から出力結果を生成するプロセスである「推論」に使用することができる。工程９１１で重みが決定されると、その後、後に使用するために不揮発性メモリに記憶することができ、不揮発性メモリにおけるこれらの重みのストレージについては、以下で更に詳細に論じる。
【0068】
図９Ｂは、推定された精度を使用して入力データの「意味」を予測するためにニューラルネットワークを使用して教師あり学習の推論段階のプロセスを説明するフローチャートである。その場合に応じて、ニューラルネットワークは、クラウド及びエッジデバイスの（例えば、スマートフォン、自動車プロセス、ハードウェアアクセラレータ）プロセッサの両方によって情報を受信することができる。工程９２１において、上述した実施例におけるイヌの画像などの入力を受信する。以前に決定された重みが、ニューラルネットワークアプリケーションを実行するデバイス内に存在しない場合は、それらは工程９２２でロードされる。例えば、ニューラルネットワークを実行するホストプロセッサ上で、重みは、それらが記憶され、ホストデバイス上のＲＡＭにロードされるＳＳＤから読み出され得る。工程９２３において、入力データは次に、ニューラルネットワークの層を介して伝搬される。工程９２３は、図９Ｂの工程９０３と同様であるが、ここでは、工程９１１でトレーニングプロセスの終了時に確立された重みを使用する。中間層を介して入力を伝搬した後、出力は次に工程９２５で提供される。
【0069】
図１０は、入力画像とフィルタとの間の畳み込み動作、又は重みのセットの概略図である。この例では、入力画像は画素値の６×６のアレイであり、フィルタは３×３個の重みのアレイである。畳み込み動作は、入力画像の３×３ブロックを有する３×３フィルタの行列乗算によって実行される。例えば、フィルタを用いた画像の左上の３×３ブロックの乗算の結果として、出力行列の左上値が得られる。次いで、フィルタを画像上の１つの画素によってスライドさせて、出力の次の入力を生成することができ、その結果、出力のための４つの要素の最上行を生成することができる。このことを、フィルタを一度に画素にスライドさせることによって繰り返すことにより、４×４個の出力行列が生成される。層の各々について同様の動作が実行される。実際のＣＮＮでは、データセットのサイズ及び実行される畳み込みの数は、非常に大量のデータを伴う極めて多数のそのような動作が実行されることを意味する。
【0070】
図１１は、ニューラルネットワークの完全接続層における行列乗算の使用の概略図である。行列乗算、又はＭａｔＭｕｌは、ニューラルネットワークのトレーニング及び推論段階の両方において一般的に使用されるアプローチであり、機械学習のためのカーネル法で使用される。図１１は、図８と同様であり、入力層と出力層との間に単一の隠れ層のみが示されている。入力データは、入力ノードの数に対応する長さのベクトルとして表される。重みは重み行列で表され、列の数は、隠れ層内の中間ノードの数に対応し、行の数は入力ノードの数に対応する。出力は、入力ベクトルと重み行列との行列乗算によって決定され、出力ベクトルの各要素は、重み行列の列を有する入力データの複数成分ベクトルのドット積である。
【0071】
行列乗算を実行するための一般的な技術は、積和演算器（ＭＡＣ、又はＭＡＣユニット）の使用によるものである。しかしながら、これはいくつかの問題を有する。再び図９Ｂを参照すると、推論段階は、行列乗算が工程９２３での伝搬によって実行される前に、工程９２２でニューラルネットワークの重みをロードする。しかしながら、伴うデータの量は極めて大きくなり得るため、推論するために積和演算器を使用することは、重みのロードに関連していくつかの問題を有する。これらの問題の１つは、必要とされるビット幅を有する大きいＭＡＣアレイを使用しなければならないことに起因する、高いエネルギーの散逸である。別の問題は、ＭＡＣアレイの制限されたサイズに起因する高いエネルギー散逸であり、論理とメモリとの間のデータ移動が大きくなるとともに、論理演算自体で使用されるよりもはるかに高くなり得るエネルギー散逸をもたらす。
【0072】
これらの制限を回避することを助けるために、積和演算器アレイの使用を、他のメモリ技術と置き換えることができる。例えば、ＲｅＲＡＭ，ＰＣＭ、ＦｅＲＡＭ、又はＭＲＡＭベースのメモリセルに基づくものなどの、ＮＡＮＤメモリ及びストレージクラスメモリ（ＳＣＭ）の特性を活用することによって、メモリアレイ内で行列乗算を算出することができる。これにより、ニューラルネットワーク入力は、読み取り命令を介して提供されることができ、ニューラルの重みは、推論のために予めロードされることを可能にする。インメモリコンピューティングの使用により、これは、ＭＡＣアレイ内で行列乗算を実行する論理の必要性、及びメモリとＭＡＣアレイとの間でデータを移動させる必要性を排除することができる。
【0073】
以下は、メモリセル内のニューラルネットワークの層の重みを記憶し、アレイのワード線上の電圧レベルとして層のための入力を適用することにより、メモリセルのアレイ内の入力値と推論演算の重みとの間の乗算を実行することができるメモリＤＮＮで算出するための実施形態を提示する。ビット線上の結果として生じる電流は、重み付きの入力の積に対応し、そのような複数の乗算を同時に実行することができる。このような推論エンジンによって消費される電力を低減するために、以下の説明で、クロスポイント構造を有するアレイ内のＭＲＡＭタイプメモリセルに基づく実施形態を提示する。ＭＲＡＭメモリセルの実施形態は、低抵抗状態であっても高い抵抗値を依然として有する一方で、良好に分離された低高抵抗状態及び高抵抗状態を有し、推論時の電力消費を非常に低くすることができる。ＤＮＮの重みを記憶するために、ＭＲＡＭアレイは、外部磁場の使用を介してプログラミングされて、オンデバイスプログラミング回路を支援する。
【0074】
クロスポイントアーキテクチャを使用することで、行列の重みがアレイ内のメモリセルの抵抗値に符号化される、電圧から電流への変換プロセスによってベクトル乗算が実装される、より小さいフットプリントを有するアレイが可能となる。記載されたＭＲＡＭセルは、抵抗が依然として非常に高い、ＲＬＲＳ＞１０ＭＯｈｍのような低抵抗状態を有する一方で、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）との間に２つ以上の係数を有するメモリウィンドウを有することができる。プログラミング回路に典型的に必要とされるコスト及び電力消費を低減するために、外部磁場プログラミング支援を使用することにより、推論を実行するために必要とされるものよりもはるかに高い電流及び電圧が可能なオンチップ回路を必要とせずにプログラミングを行うことが可能になる。加えて、このプログラミング方法は、各ビットに対する専用選択トランジスタを必要とせずにデバイスの選択を可能にし、各ビットのフットプリントを低減することができる。メモリデバイスが推論のために使用されるとき、メモリデバイスは、顧客に供給される前に、外部磁場を使用して、ＤＮＮについて以前に決定された重み値で予めプログラミングすることができる。
【0075】
より具体的には、超小型電力、低コストであり、特殊なオンチッププログラミングを必要としないＭＲＡＭベースのベクトル乗算デバイスについて、実施形態を提示する。ベクトル乗算デバイスは、各クロスポイント接合部にＭＲＡＭメモリセルを有するクロスポイントアレイと、ワイヤ（すなわち、ワード線）の１つの平面内の各ワイヤに独立した入力電圧を供給し、他方のワイヤプレーン（すなわち、ビット線）内の各ワイヤ上の電流を読み取ることができる周辺アレイ回路と、を含むことができる。入力及び重みのベクトル乗算は、ＭＲＡＭメモリセル状態によって符号化されたバイナリ又は複数状態のニューラルネットワーク重みによる入力電圧の乗算として実行される。クロスポイントアレイ内のＭＲＡＭメモリセルは、入力電圧と外部磁場との組み合わせを使用して個別にプログラミングすることができ、以下の説明は、ＭＲＡＭメモリセルが磁気異方性（ＶＣＭＡ）ＭＲＡＭセルの電圧制御を行う実施形態に主に焦点を当てている。ＶＣＭＡセルを切り替えるのに必要な磁気保磁力（Ｈｃ）は、セルに印加される電圧に依存する。１つの極性方向Ｈｃは単調に減少する一方で、他の極性方向Ｈｃは単調に増加する。外部場は、１つの極性の入力電圧が、セル状態を外部場と整合させるのに十分なメモリセルの異方性を低減するが、入力電圧の半分のみが印加される場合には、セルを整合させるには不十分となるように選択される。
【0076】
この配置により、選択デバイス又はトランジスタが使用されないので、メモリセルサイズをより小さくすることができるため、レイアウト効率の改善及びコストの低減を可能にする。また、特別なプログラミング回路が必要とされないため、より小さいトランジスタ及びそれほど複雑ではない回路を、読み出し／書き込み回路などの制御／周辺要素に使用することができる。この構造は、より狭いクロスポイントピッチまで容易に延在し、より低いコスト及びより低い電力を更に可能にする。外部場は、メモリセルのプログラミングを支援するために使用されるため、電流又は電圧のみで書き込み可能ではない非常に高い熱安定性設計を採用することができる。これらの設計の高い熱安定性により、十分な保持率を有するメモリセルのための小さい限界寸法（ＣＤ）を可能にし、より小さいＣＤを使用することが可能になり、これにより、より狭い配線ピッチの使用を可能にする。
【0077】
ＭＲＡＭベースのメモリセルは、多くの場合、他のメモリセル技術に対して高い同調性を表示する。高抵抗状態値と低抵抗状態値との比に影響を及ぼすことなく、セル抵抗面積（ＲＡ）積値を調整することによって、広範囲の低抵抗状態値を達成することができる。例えば、ＲＬＲＳ＝１０ＭΩ及びＲＨＲＳ＝３０ＭΩは、２０ｎｍｎｏＣＤで、ＲＡ＝３０００Ωμｍ２を有する磁気フィルム及び２００％のトンネル磁気抵抗比（ＴＭＲ）で達成することができる。本明細書に記載されるＭＲＡＭ構造体はまた、他のメモリ技術と比較して、より良好なデータ保持、より高い許容動作温度、より長い寿命を表示することができ、より優れた読み出し耐性及び状態安定性を提供することができる。
【0078】
ＭＲＡＭメモリセルは、典型的には、低抵抗状態又は高抵抗状態のいずれかにプログラミングされるバイナリデバイスであり、典型的には、セル当たりの複数の抵抗レベルを有するように動作されないが、代替実施形態では、いくつかのビットを単一の接合部で統合することができる。以下の説明は、ニューラルネットワークのバイナリ値の重み又はマルチビット重み値の個々のビットのいずれかを記憶するバイナリＭＲＡＭメモリセルに焦点を当てている。メモリセル当たりの複数レベルの機能により、推論動作における動作当たりのより正確な算出が可能となり、マルチレベルメモリセルに対する同等の精度は、バイナリレベルセルで達成することができるが、各重み値を記憶するためにより多くのメモリセルが必要であり、したがって、複数のＭＲＡＭメモリセルとして記憶され得る重みの数を低減し、各重み値に対して使用して、ｎビットの算出を行う。以下で論じられる実施形態は、各接合部にバイナリＭＲＡＭメモリセルを有するクロスポイントアレイに基づく推論エンジンを使用する。
【0079】
図１２Ａは、斜め視でクロスポイントアーキテクチャを形成するメモリアレイ３２６の一部分の一実施形態を描く。図１２Ａのメモリアレイ３２６は、図５におけるメモリアレイ３２６の実装形態の一例である。ローカルビット線ＢＬ１～ＢＬ５は、第１の方向（すなわち、垂直方向）に配置され、ワード線ＷＬ１～ＷＬ５は第１の方向と直交する第２の方向に配置される。図１２Ａは、ワード線ＷＬ１～ＷＬ５及びＢＬ１～ＢＬ５が両方とも基板に対して水平方向に走る水平クロスポイント構造の一例であり、一方、メモリセルのうちの２つは、１２０１で示されており、電流が垂直方向に走るように配向されている。メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。
【0080】
図１２Ａに描くように、メモリアレイ３２６は、複数のメモリセル１２０１を含む。メモリセル１２０１は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリセルを含んでいてもよい。以下の説明はＭＲＡＭメモリセルに焦点を当てているが、多くの説明をより一般的に適用することができる。第１のメモリレベルのメモリセル内の電流は、矢印Ｉｃｅｌｌによって示されるように上方に流れることができる。
【0081】
図１２Ｂ及び図１２Ｃは、それぞれ、図１２Ａのクロスポイント構造の側面図及び上面図を提示する。図１２Ｂの側面図は、１つの下部ワイヤ、又はワード線、ＷＬ１、及び上部ワイヤ、又はビット線、ＢＬ１～ＢＬｎを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントはＭＲＡＭメモリセル１２０１である。図１２Ｃは、Ｍ本の下部ワイヤＷＬ１～ＷＬＭ及びＮ本の上部ワイヤＢＬ１～ＢＬＮのクロスポイント構造を示す上面図である。バイナリの実施形態では、各クロスポイントにおけるＭＲＡＭセルは、高及び低の２つの抵抗状態のうちの１つにプログラミングすることができる。ＭＲＡＭメモリセル設計の実施形態及びそれらのプログラミングのための技術について、以下により詳細に説明する。
【0082】
図１２Ａ～図１２Ｃのアレイ構造は、ニューラルワークの層の行列重みがそれらの電気抵抗としてメモリセルに記憶される推論演算のアレイ内乗算を実行するために使用することができる。ワード線の入力に電圧ベクトルＶｉ
ｉｎを印加することは、ＭＲＡＭセル抵抗によって符号化されたバイナリ重み値との入力電圧のベクトル乗算に対応するビット線の出力に電流を生成する。重みは、ワード線ＷＬｉ及びビット線ＢＬｊのクロスポイントにおけるメモリセルの抵抗率Ｒｉ、ｊの逆数である、導電率ｂｉ，ｊとして符号化される。
ニューラルネットワークの層の入力が、それぞれのワード線ＷＬｉに印加される電圧Ｖｉ
ｉｎとして符号化される場合、各ビット線ＢＬｊ上の電流は、
の積となり、
式中、合計は、ｉ上にある。選択された複数のワード線に対して同時に感知動作を実行することで、クロスポイント構造はそのレイヤーの入力重み積を自動的に算出する。
【数1】
【数2】
式中、合計は、ｉ上にある。選択された複数のワード線に対して同時に感知動作を実行することで、クロスポイント構造はそのレイヤーの入力重み積を自動的に算出する。
【0083】
この配置では、ビット線に沿った複数のメモリセルは、対応するワード線上に印加された対応する入力電圧で、感知のために同時に選択されることに留意されたい。電流Ｉｊ
ｏｕｔは、これらのメモリセルの全てに対する組み合わされた結果に対応し、このプロセスは、結果として、ビット線に沿った個々のメモリセルの状態が決定される通常の読み出し動作とは異なる。このような推論動作のＩｊ
ｏｕｔは、ビット線に沿った複数のメモリセルの組み合わせ結果であり、個々のメモリセルの寄与は既知ではない。
【0084】
図１３は、アレイの３×３区間が示されている、アレイの動作に使用される、クロスポイントアレイ及び制御回路のいくつかの上面図である。各ワード線ＷＬｉ及びビット線ＢＬｊのクロスポイントは、ＭＲＡＭメモリセルＭｉ、ｊ１３０１ｉ、ｊである。ニューラルネットワークの層の入力ＩＮｉは、デジタル／アナログ変換器（ＤＡＣ）１３１１ｉ内の入力値から、対応する電圧レベルに変換される。層の入力ＩＮｉは、ネットワークの初期入力、又は前の層の出力であり得る。バイナリの実施形態では、１つの入力を高読み出し電圧Ｖｒｅａｄに変換することができ、０入力は、０Ｖ又は接地などの低読み出し電圧に変換することができ、この場合、ＤＡＣ１３１１ｉは１ビットＤＡＣであり得る。ビット線ＢＬｊの各々のアナログ電流Ｉｊ
ｏｕｔは、対応するアナログ・デジタル変換器ＡＤＣ１３１３ｊ内のデジタル値に変換されて、マルチビットデジタル出力ＯＵＴｊを生成する。出力値ＯＵＴｊは、次に、デジタル計算ブロック１３１５に行くことができ、デジタル計算ブロック１３１５は、積和演算のための加算などの演算を実行し、出力にアクティブ化機能を適用し、ニューラルネットワークを介して入力を伝搬する一部として実行される、他のそのような演算を実行することができる。図５及び図６Ａを再び参照すると、ＤＡＣ１３１１ｉ、ＡＤＣ１３１３ｊ、及びデジタル計算ブロック回路１３１５は、３１０の制御回路の構成要素とともに、行復号器３２４、列復号器３３２、及び読み出し／書き込み回路３２８の一部と見なすことができる。ＤＡＣ及び／又はＡＤＣは、ｎ＞１で２ｎレベルで量子化された信号を生成又は出力することができるマルチビットデバイスであり得る。
【0085】
アレイへのデータ（すなわち、重み値）の書き込みを考慮すると、本明細書で提示される実施形態は、ＭＲＡＭメモリセルの電気プログラミングを支援する外部磁場を使用する。より具体的には、プログラミングは、電気電圧と外部磁場との組み合わせを介して生じる。書き込まれるように選択されたメモリセルの電気的選択は、図１４Ａに関連して示されるように、半選択方式を使用して行われる。
【0086】
図１４Ａは、プログラム化されるメモリセルの選択のための半選択方式を示す。書き込まれることが意図されるビット線に沿ったセルが、下部ワイヤと上部ワイヤとの間のメモリセルにわたって印加される書き込み選択電圧Ｖｗｒを有するように、上部（ビット線）及び底部（ワード線）ワイヤに印加される。書き込まれないメモリセルは、電圧降下の半分（Ｖｗｒ／２）か、電圧降下がない。図１４Ａの実施例では、ビット線ＢＬ（Ｎ－１）とワード線ＷＬ１及びＷＬ（Ｍ－１）との交点における２つのセルは、選択されたワード線に印加された書き込み電圧Ｖｗｒ及び選択されたビット線上の０Ｖ（又はより一般的には、より低い電圧レベル）を書き込むために選択される。他のワード線とビット線は、１／２Ｖｗｒ（より一般的には、非選択のメモリセルがプログラミングされないように、選択されたワード線の書き込み電圧Ｖｗｒと低電圧レベルとの中間の他の電圧レベル）に設定される。これにより、選択されたメモリセルにわたるＶｗｒの差、及び非選択のメモリセルにわたるＶｗｒ又は１／２Ｖｗｒのいずれかが置かれる。プログラミングは、以下でより詳細に説明されるように、ビット線プロセスによってビット線で行うことができる。
【0087】
図１４Ａの実施形態では、非選択ワード線及び選択されたビット線に印加されたＶｗｒと選択されたビット線に印加される０Ｖの低電圧との間の電圧に設定される。特に、１／２Ｖｗｒは、全ての非選択ビット線及びワード線に印加される。しかしながら、他の実施形態は、非選択のワード線のＶＷＲよりも低い別の値と、非選択のビット線に対して０Ｖを超える別の値とを使用して、異なる値を使用することができる。図１４Ｂは、プログラミングのためにアレイにバイアスをかけるための代替的な実施形態の一例を示す。
【0088】
図１４Ｂは、プログラミングされるメモリセルの選択のための、「完全選択」方式を示す。ここで使用されるように、完全選択プログラミング方式では、選択されたワード線にＶｗｒをバイアスし、選択されたビット線に０Ｖをバイアスする。ただし、非選択のワード線は０Ｖに設定され、非選択のビット線はＶｗｒに設定される。このバイアス配置の下で、非選択のメモリセルは安定化され、半選択のメモリセルは、より多くのプログラミングヘッドルームを提供する半選択方式で印加される１／２Ｖｗｒではなく、それらの間に電圧が印加されない。より一般的には、非選択のワード線はＶｗｒ未満の別の電圧に設定することができ、非選択のビット線は、０Ｖより高い別の電圧に設定することができるが、非選択ワード／ビット線のための０Ｖ／Ｖｗｒの使用は、関与するバイアス回路を単純化するのに役立ち得る。
【0089】
本明細書に主に記載される実施形態では、外部磁場を使用してＭＲＡＭセルの電気プログラミングを支援する。ＭＲＡＭセルは、磁気異方性（ＶＣＭＡ）効果の電圧制御を介してスイッチング場を低減することができるように設計されている。これは、図１５、図１６Ａ、及び図１６Ｂに関連して示される。
【0090】
図１５、図１６Ａ、及び図１６Ｂは、ＭＲＡＭメモリセルの一例、及びＭＲＡＭメモリセルの自由層を切り替えるために必要とされる磁場（Ｈｃ）に対する電圧の影響を示す。より具体的には、図１５は、ＭＲＡＭメモリセルの構造の実施形態を示す。メモリセルの対応するワード線とビット線との間にメモリセル全体に印加される電圧は、電圧ソースＶａｐｐ１５１３と表される。メモリセルは、下部電極１５０１と、この例では酸化マグネシウム（ＭｇＯ）１５０５の分離層又はトンネル層によって分離された一対の磁性層（基準層１５０３及び自由層１５０７）と、その後、スペーサ１５０９によって自由層１５０７から分離された上部電極１５１１と、を含む。メモリセルの状態は、２つの層が同じ方向に磁化されている場合には、基準層１５０３及び自由層１５０７の磁性の相対的な向きに基づいており、メモリセルは低抵抗状態（ＬＲＳ）であり、及び、それらが反対の配向を有する場合、メモリセルは、高抵抗状態（ＨＲＳ）である。基準層１５０３の配向は固定され、図１５の例では下向きに配向される。自由層１５０７を、同じ配向又は反対の配向のいずれかにプログラミングすることによって、データがメモリセルに書き込まれる。一般に、ＭＲＡＭメモリセルのアレイは、それらの自由層の全てが、そのそれらの基準層と同じである磁場配向を有する低抵抗状態に設定することにより、ＭＲＡＭメモリセルの全てを初期状態又は消去状態に置く。次いで、各メモリセルは、磁場を基準層１５０３の反対側に反転させることによって、その自由層１５０７を高抵抗状態にすることによって、メモリセルの各々を選択的にプログラミングする。基準層１５０３は、自由層１５０７をプログラミングする際にその配向を維持するように形成される。基準層１５０３は、合成抗強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び説明は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁気層上のみに焦点を合わせる。
【0091】
図１６Ａは、印加された電圧Ｖａｐｐのレベルが、図１４Ａの半選択された実施形態におけるプログラミングを支援するために使用される外部磁場Ｈｐｒｏｇのレベルに対して、自由層１５０７によって見られる磁場Ｈｃにどのように影響するかを示す。印加電圧がない場合、自由層１５０７の磁場Ｈｃは高い（例えば、約２ｋＯｅ）。例えば、１Ｖが、ＭＲＡＭセルの自由層１５０７側に基準層１５０３から印加されるとき、Ｈｃは低減される（例えば、約２ｋＯｅ→～１ｋＯｅ）。０．５Ｖのみを印加したセル（すなわち、半選択されたセル）は、Ｈｃが選択されたセル（例えば、約２ｋＯｅ→～１．５ｋＯｅ）より小さく低減する。選択されたセルは、外部磁場の支援によって書き込まれ、印加された外部磁場Ｈｐｒｏｇは、選択されたセルの磁性を設定することができるレベルを上回るが、半選択されたセルの状態を反転させるレベルを上回らないように選択される。例えば、上記の値では、Ｈｐｒｏｇ＝＋／－１．２５ｋＯｅの外部場であり得、これは、１Ｖをバイアスした選択されたメモリセルの自由層１５０７のＨｃ値その高いが、半選択（０．５Ｖで）又は非選択のメモリセル（０Ｖで）のＨｃ値よりも低い。
【0092】
図１６Ｂは、完全選択実施形態における印加電圧Ｖａｐｐのレベルが、図１４Ｂの半選択された実施形態におけるプログラミングを支援するために使用される外部磁場Ｈｐｒｏｇのレベルに対して、自由層１５０７によって見られる磁場Ｈｃにどのように影響するかを示す。選択されたメモリセルは、図１６Ａのように１Ｖでバイアスがかけられるので、外部磁場Ｈｐｒｏｇに応じて再びプログラミングされる。半選択のメモリセルの場合、ワード線又はビット線のうちの１つが選択されるが、他方は、メモリセルにわたって印加される０Ｖが存在する。半選択のメモリセルが０．５Ｖを見る図１６Ａの実施形態と比較して、これはより良好なマージンを提供する。完全に非選択のメモリセルの場合、ワード線は０Ｖであり、Ｖｗｒにおけるビット線は、－１Ｖの相対電圧（Ｖｗｒが１Ｖとして取られる）を参照する。図１６Ａ～図１６Ｂを比較することによって分かるように、完全選択実施形態は、半選択された場合及び完全に選択されていない場合の両方における非選択のメモリセルのプログラミングマージンの改善を提供する。これは、電流を誘導することができる（完全に）非選択の選択されたメモリセル全体に電圧をかけるが、本明細書で提示される実施形態は、低及び高抵抗状態の両方に対して非常に高い抵抗レベルを有することができるので、この電流の大きさは非常に小さく、改善されたプログラミングマージンに対して許容可能なトレードオフであり得る。
【0093】
図１７～図１９Ｂは、外部磁場によってより詳細に支援されたＭＲＡＭクロスポイントアレイのプログラミングのための実施形態を示す。メモリセルに重みをプログラミングする前に、アレイ内の全てのメモリセルは、大きな外部磁場Ｈｉｎｉｔを使用して同じ極性に初期化される。これを図１７に示す。図１７の上部の右側に示されるように、相対的に大きな振幅の外部磁場Ｈｉｎｉｔは下向きに配向される（上部電極から下部電極に向かって）。図１７の下部のＭＲＡＭメモリセルによって示されるように、外部磁場Ｈｉｎｉｔは、同じ軸に沿って基準層及び自由層を整合させるのに十分であるべきである。この例では、全てのセルは、バイナリ１を表すことができる平行（Ｐ）状態に初期化される。
【0094】
初期化後、図１８に示すように、第２の磁場（Ｈｐｒｏｇ）は、Ｈｉｎｉｔと反対の極性で印加される。Ｈｐｒｏｇは、印加されたＶｗｒの電圧差を有するセルが、バイナリ０を表すことができる高抵抗反平行（ＡＰ）状態へとフリップするが、半選択実施形態のように、Ｖｗｒ／２を有するセルは、完全選択実施形態のように、低抵抗Ｐ状態のままであるように選択される。
【0095】
外部磁場Ｈｐｒｏｇが適用された状態で、アレイは、ＢＬ０から始まるビット線を示し、ＢＬＮに順次進行するビット線を示す、図１９Ａの半選択された実施形態のために示されるように、アレイ内の各ビット線を順次プログラミングすることなどによってプログラミングすることができる。図１９Ａに表記されているように、初期の平行状態はＰとラベル付けされ、メモリセルは、反平行状態にプログラミングされることがＡＰとラベル付けされる。プログラミングされるビット線は、接地されることによって選択されるが、他の全てのビット線はＶｗｒ／２に設定される。ビット線上のＡＰにフリップすべきセルは、Ｖｗｒをそれぞれのワード線に適用することによって選択され、Ｖｗｒ／２で全ての他のワード線を設定することによって選択される。例えば、図１９Ａの左側では、ビット線ＢＬ１及びワード線ＷＬ２及びＷＬＭ上のメモリセルが書き込まれるように選択され、図１９Ａの右側では、ビット線ＢＬＮ及びワード線ＷＬ１上のメモリセルが書き込まれるように選択される。外部場Ｈｐｒｏｇがなければ、選択されたメモリセル上のバイアスはプログラミングを誘導するのに十分ではなく、バイアスなしでは、外部磁場Ｈｐｒｏｇはプログラミングを誘導するのに十分ではない。
【0096】
図１９Ｂは、図１９Ａと同様であるが、完全選択実施形態のプログラミングシーケンスの実施形態を示す。前述のように、選択されたビット線は再び０Ｖであり、このビット線に対してプログラミングされる任意のワード線がＶｗｒに再び設定される。しかしながら、ここで、非選択のワード線は、ここで０Ｖに設定され、非選択のビット線はＶｗｒである。このことは、選択されたビット線に沿った選択されたメモリセルを再びバイアスし、それにより、選択されたメモリセルが再びプログラミングされる。しかし、非選択のメモリセルは、図１６Ｂに関して上述したように、改善されたマージンでバイアスされる。図１９Ｂは、プログラミングがＢＬ１～ＢＬＮから順次進行する実施形態における、ビット線ＢＬ１及びＢＬＮについての図１９Ａのような同じ選択されたメモリセルを示す。
【0097】
再び図５及び図６Ａを参照すると、メモリセルの読み出し及び書き込みを含む制御回路は、ステートマシン３１２などの３１０の制御回路の構成要素とともに、行復号器３２４、列復号器３３２、及び読み出し／書き込み回路３２８の一部とすることができる。書き込み動作中、行復号器３２４、及び列復号器３３２内のドライバ／バイアス回路は、図１９Ａ及び図１９Ｂに関連して示されるようにワード線及びビット線にバイアスをかけることができるので、ＭＲＡＭメモリセルは個別に選択される。プログラミングは、外部磁場の第１の値を上回る範囲の外部磁場が選択されたメモリセルの状態を変化させるのに十分高いが、非選択及び半選択のメモリセルにおける状態の変化を誘導するためには高さではない外部磁場の第２の値よりも低い時にプログラミングされるようにバイアスがかけられ、アレイ全体のリセットをもたらす。プログラミングのために外部磁場の使用することにより、ＭＲＡＭメモリセルを動作させる他の技術に対してより低い電圧を使用することが可能になるか、又は他のメモリセル技術に典型的に使用されるものよりも低い電圧が使用できるようになる。これらのより低い電圧レベルは、より小さいデバイスを使用することができ、電荷ポンプ及びレギュレータなどのより高い電圧を生成及び供給する必要がある回路及び構成要素を回避することができるため、電力使用を改善することができ、レイアウト空間を節約することができる。
【0098】
個々のメモリセルのデータ状態を判定するのではなく、図１２Ｃに関して説明されるように、推論演算におけるデータの読み取りに関して、行復号器３２４内のバイアス回路は、選択されたメモリセルの組のワード線に同時に適用される組のＶｉｎ値に、ネットワークの層の入力ベクトルを変換する。列復号器３３２及びセンス増幅器３５０を含む読み出し／書き込み回路３２８は、入力ベクトルと対応するビット線に沿って記憶された重み値の積を示すために、マルチビット感知動作として、ワード線の各々に沿った合計Ｉｏｕｔを決定する。本明細書に記載されるＭＲＡＭメモリセルは、複数のメモリセルを同時に感知する場合であっても、低抵抗（すなわち、平行）状態においても高い抵抗値を有するため、電流値は依然として比較的低くてもよく、推論プロセスは低電力プロセスである。次いで、メモリデバイス上の制御回路は、乗算結果を積和演算動作の一部として加算し、後続の層への入力又はネットワークの出力のいずれかであり得るニューラルネットワークの層の出力を決定することができる。
【0099】
いくつかの代替実施形態において、追加の特徴を組み込むことができる。例えば、図１７に関して説明される初期化プロセスは、電圧支援を用いて実行することができる。上述のように、メモリセルＶａｐｐ＝０にわたって印加されるときに、ＨｉｎｉｔがＨｃの値よりも大きい場合、初期化のためにビット線又はワード線に電圧を印加する必要はない。代替的に、全てのワード線に正電圧を印加することができ、ビット線を接地することができ、選択されたアレイの全てのメモリセルに対し、図１６Ａ及び図１６Ｂに関して示したプロセスと同様に、全てのビットを初期化するために適用される必要がある場の大きさを低減することができる。
【0100】
他の代替実施形態では、不正確な又はプログラミングされたビット下で、追加のプログラミングパスを使用することができる。このような実施形態では、プログラミングエラーは、追加のプログラミングパスによって補正することができる。上述したように、推論エンジンとして実装するため、共有ワード線に沿った複数のメモリセルとが同時に感知される。このような実装では、異なる入力電圧パターンの下でアレイの機能を試験することによって、プログラミングエラーを検出することができる。潜在的エラーは、プログラミング中にＰからＡＰに不注意に反転されたビット（又は「弱ビット」）又はプログラミング中にＰからＡＰへフリップしなかったビット（又は「ハードビット」）であり得る。弱いビットは、誤ったビットを選択する電圧プログラミングシーケンスを適用することによってプログラミングすることができるが、外部磁気プログラミング場は、Ｈｉｎｉｔと同じ極性に設定される。ハードビットは、より大きい外部磁場、より大きな電圧、又はその両方のいずれかで、制限プログラミングシーケンスを適用することによってプログラミングすることができる。
【0101】
前述の説明では、特定の実施形態に関して提示してきたが、これらはより一般的に適用可能である。例えば、前述の説明は主に、主要スイッチング機構がＶＣＭＡであるＭＲＡＭメモリセルに関して説明しているが、この技術はまた、スピン転送トルクの実装に適用できる。他の変形例では、各クロスポイント接合部で複数のＭＲＡＭメモリセルを積み重ねることによって、セル当たりの複数のビットを採用することができる。マルチビットの実施形態では、各セルは、より高いＨｃ層を最初に書き込み、次により低いＨｃ層を漸進的に書き込むことによって、それらが順次書き込まれ得るように、十分な差を有するＨｃ値を有するべきである。
【0102】
図２０は、推論エンジンのためのクロスポイントアーキテクチャを有するＭＲＡＭベースのメモリの使用のための実施形態を示すフローチャートである。図２０のフローは、ＭＲＡＭクロスポイントメモリアレイをプログラミングするための方法の実施形態（工程２００１～２００９）と、推論のためのメモリアレイの後続の使用（２０１１～２０１９）の両方を含む。本明細書では、記載された構造及び技術は、そのような用途において特に有用であり得るため、本明細書では、ニューラルネットワークに関する推論エンジンとの関連で説明されているが、高いデータ保持を有する低電力不揮発性メモリを多くのコンテキストで使用することができるので、より一般的に適用することができる。
【0103】
工程２００１では、メモリアレイが既に初期化されていないか、又は以前に書き込まれたデータを消去するために再初期化する必要がある場合、初期化が実行される。図１７に関して説明したように、メモリアレイを有するダイは、自由層１５０７及び基準層１５０３の両方を整合させるのに十分な強さの磁場内に置かれる。初期化は、ＭＲＡＭメモリセル全体に印加される電圧を用いずに実行することができるか（例えば、ワード線及びビット線を接地させるか、又はそれらにバイアスをかけないままに設定することによって）、又は代替実施形態では、電圧は、（ワード線の全てにＶｗｒをバイアスし、ビット線の全てに０Ｖをバイアスすることによって）全てのメモリセルに印加して、図１６Ａ及び図１６Ｂに関して説明される現象を使用して、初期化プロセスを支援することができる。
【0104】
ニューラルネットワークの層の重みなどのデータで個々のメモリセルを選択的に書き込むために、工程２００３において、アレイを有するメモリダイは、図１８に示されるように外部磁場Ｈｐｒｏｇ内に置かれ、Ｈｐｒｏｇは、Ｈｉｎｉｔと比較して反対極性及び低い磁場強度を有する。外部磁場Ｈｐｒｏｇでは、工程２００５でメモリアレイにバイアスがかけられ、その結果、工程２００７でプログラミングされる。バイアスは、図１４Ａに示されるようなものとして図１６Ａに示される現象を使用することができるか、又は図１４Ｂの完全選択実施形態に対して示されるようなものとして図１６Ｂに示される現象を使用し、選択されたメモリセルをプログラミングすることができる。選択されたワード線に電圧Ｖｗｒ（実施例では１Ｖ）を印加し、選択されたビット線に０Ｖを印加し、非選択ワード線及びビット線を１／２Ｖｗｒ（半選択実施形態では）、又はそれぞれ０Ｖ及びＶｗｒ（完全選択実施形態では）に設定することによって、自由層１５０７Ｈｃの磁場は、Ｈｐｒｏｇ未満に下げられ、選択されたメモリセルの自由層１５０７は、高抵抗、反平行状態になるようにフリップされる。プログラミングは、図１９Ａに示されるように、ビット線方式でビット線に進むことができる。
【0105】
いくつかの実施形態では、工程２００９において、不正確にプログラミングされたメモリセルを修正するために、１つ以上の追加のプログラミングパスを実行することができる。上述のように、これは、ハードビットエラー及びソフトビットエラーの両方を修正するために行うことができる。推論エンジンなどのいくつかの実施形態では、ワード線又は複数のワード線のサブセットの全てが同時に感知される場合、プログラミングされたデータは、入力データパターンの適切なセットを順次適用して、前のプログラミングを検証することによってチェックすることができる。
【0106】
データの初期化及びプログラミングが外部磁場の支援を使用し、これらの磁場の強度は、典型的には非常に大きく（上記の例では約１．２５ｋＯｅの外部Ｈｐｒｏｇなど）、これらのプロセスは、典型的には、エンドユーザに提供される前に行われる。例えば、メモリアレイは、出荷前に製造業者によって初期化及びプログラミングすることができ、例えば、新しいデバイス上で一般的に実行される試験プロセスの終了時などに、製造業者によってプログラミングすることができる。代替的に、メモリアレイは、エンドユーザに供給される前に中間当事者によってプログラミングされ得る。例えば、プログラミングされていないメモリアレイ（初期化又は非初期化のいずれか）を元の機器製造業者（ＯＥＭ）に提供することができ、その後、そのデータ（ＤＮＮの重みなど）をプログラミングし、次いで、プログラミングされたアレイを組み込んだ製品をＯＥＭの顧客に供給することができる。これは、例えば、ニューラルネットワークに依拠する自律的車両であって、車両が末端の操作者に提供される前に、それらのニューラルネットワークモデルの重みをアレイにプログラミングする場合である。
【0107】
工程２０１１～２０１９は、メモリアレイが推論エンジンとして使用される場合を考える。ディープニューラルネットワークは、多数の層を有することができ、これらの層の各々の重みは、上述のＭＲＡＭクロスポイント型の１つ以上のアレイに記憶することができ、各メモリダイは、１つ以上のそのようなアレイを有することができる。ＤＮＮの層を介して初期入力を伝搬するために、初期入力ベクトルは、第１の層の重みに適用され、第１の層の出力は、次の層に入力され、その結果、最終出力が達成されるまで、残りの層を介して入力される。このプロセスは、オンダイ制御回路３１０及び図５及び図６Ａに関して上述した他の要素を含む１つ以上の制御回路によって、メモリシステムコントローラ１０２（図１）によって、又はメモリパッケージ（１０４）のレベルでの制御回路によって制御することができる。例えば、ダイ上のアレイの積和演算及びダイ内での伝搬などの、推論演算は、メモリダイ上で処理することができ、ダイ間より高いレベルの処理及び転送はメモリコントローラによって監視される。
【0108】
所与の層に関する情報を考慮すると、工程２０１１において、層の入力が受信される。これは、ネットワーク内の層の位置に応じて、ニューラルネットワークの前の層又は初期入力からの出力であり得る。工程２０１３では、入力ベクトルは、対応するワード線電圧のセットに変換され、層の重み値を記憶するアレイに印加される。本明細書で主に説明される実施形態では、ネットワークは、重みがアレイのメモリセル内にバイナリ値として記憶され、入力が入力値のバイナリ値ベクトルである、バイナリニューラルネットワークである。図１３に関して上述したように、入力ベクトルＩＮｉの複数の構成要素は、ＤＡＣ１３１１ｉによって、対応するワード線ＷＬｉに印加する電圧レベルＶｉ
ｉｎに変換される。結果は、各メモリセルからの電流が、メモリセルＭｉ，ｊ１３０１ｉ，ｊに記憶されたような入力ベクトルと重みとの間のアレイ内乗算であるので、各メモリセルからの電流は、その重み値と適用された入力の積に相当し、ここで、各ビット線上の電流が、式１及び式２に関して上述したように、ビットに沿ったメモリセルの各々からの電流の合計となる。
【0109】
工程２０１５は、式２の積に対応し、ＡＤＣ１３１３ｊによってデジタル出力値ＯＵＴｊに変換されるビット線ＢＬｊの各々の現在のＩｊ
ｏｕｔを決定する。次いで、個々の列のこれらの部分的な積をデジタル計算ブロック１３１５に加算して、工程２０１７で層の出力を生成することができる。工程２０１９は、工程２０１７からの出力の更なる伝搬に対応する。実施形態に応じて、工程２０１９は、アクティブ化機能を適用すること、追加の値のための推論演算の初期工程を繰り返すこと、層の出力を提供すること、又はこれらのいくつかの組み合わせを含むことができる。次いで、層の出力は、ネットワーク内の層の位置に応じて、ネットワークの後続の層、又はネットワークの最終出力への入力として使用することができる。
【0110】
図２１は、ＭＲＡＭメモリセル設計のための実施形態をより詳細に示す。クロスポイントアレイに置かれるとき、ＭＲＡＭメモリセルの上部電極及び下部電極は、アレイの上部ワイヤ及び下部ワイヤである。本明細書に示される実施形態では、下部電極はワード線２１０１であり、上部電子はメモリセルのビット線２１１１であるが、いくつかの実施形態では、これらを反転させることができる。ワード線２１０１とビット線２１１１との間は、基準層２１０３及び自由層２１０７であり、これは再びＭｇＯバリア２１０５を分離している。図２１に示される実施形態では、ＭｇＯキャップ２１０８もまた、自由層２１０７の上部に形成され、導電性スペーサ２１０９は、ビット線２１１１とＭｇＯキャップ２１０８との間に形成される。基準層２１０３は、別の導電性スペーサ２１０２によってワード線２１０１から分離される。メモリセル構造の両側にはライナー２１２１及び２１２３があり、これらは同じ構造の一部であってもよいが、図２１の断面では別体に見える。ライナー２１２１、２１２３の両側には、クロスポイント構造の他の空の領域を充填するために使用される充填材料２１２５、２１２７の一部が示されている。
【0111】
上述のように、外部磁場プログラミング支援クロスポイント構造において本明細書で使用されるＭＲＡＭセル構造では、メモリセルは、低抵反平行状態及び高抵抗反平行状態の両方に対して非常に高い抵抗値を有するように形成することができ、超低電力推論を可能にする。ＲＡ、又はワード線とビット線との間の平面内の所与の面積に対する抵抗の量を与える抵抗×面積の積に関して、実施形態によっては、ＲＡは、ワード線２１０１とビット線２１１１との間に全厚が約２０～３０ｎｍであるメモリセルに対して、１ＭΩ以上のデバイス抵抗を提供するために、数十Ωμｍ２（２０Ωμｍ２など）、数百Ωμｍ２、及び更には最大１０００Ωμｍ２以上とすることができる。これは、高抵抗反平行状態と低抵反平行状態との間の抵抗の差に対して１００％以上の比で得ることができる（ＲＡＰ－ＲＰ）／ＲＰ＞１。実施形態によっては、メモリセルのＶＣＭＡ係数は、少なくとも５００Ｏｅ／Ｖ以上、例えば１ｋＯｅ／Ｖ及びＨｃ値の自由層２１０７は、４ｋＯｅ以上のような２ｋＯｅを超えることができる。
【0112】
自由層設計２１０７に関しては、実施形態は、約１～２ｎｍ程度の厚さを有するＣｏＦｅ又はＣｏＦｅＢ合金を含み、Ｉｒ層は、ＭｇＯバリア２１０５に近い自由層内に分散することができ、自由層２１０７は、Ｔａ、Ｗ、又はＭｏをドープすることができる。基準層２１０３の実施形態は、Ｉｒ又はＲｕスペーサ２１０２と結合されたＣｏＦｅＢ及びＣｏＰｔ多層の二重層を含むことができる。ＭｇＯキャップ２１０８は、任意選択ではあるが、自由層２１０７の異方性を増加させるために使用することができ、ここで、キャップのＲＡは主バリアの１０×ＲＡ未満であり得る。導電性スペーサは、とりわけ、Ｔａ、Ｗ、Ｒｕ、ＣＮ、ＴｉＮ、及びＴａＮなどの導電性金属であり得る。
【0113】
別の実施形態のセットでは、プログラミングのための磁場支援は、メモリダイ自体上に生成されたエルステッド場の使用を介して補足又は置き換えられ得る。推論エンジンにより一般的なＭＲＡＭアレイは、依然としてクロスポイントＭＲＡＭアレイとすることができるが、メモリチップは、オンチップで生成された磁場からの支援を用いてセルをプログラミングする機能を有する。ＭＲＡＭメモリセルに接続されていない、例えば銅などの導電ラインのアレイを、セル間又はセルの上若しくは下の金属層に追加することができ、これは、補助的なエルステッド磁場を生成し、ビットスイッチングを支援するために使用される。ローカルのエルステッド磁場は、外部場に追加され、書き込みのための標的セルを選択する役割を果たし、追加の制御回路をオンチップ制御回路に追加して、エルステッド場を制御することができる。これは、ＶＣＭＡ又はスピントルク伝達スイッチングが可能である必要がないため、より単純なＭＲＡＭセル設計とすることができるので、その結果、低いＶＣＭＡ又はスピントルク伝達特性を有する、高い抵抗差の差を有するセルを採用することができる。
【0114】
第１の組の態様によれば、装置は、１つ以上のビット線に沿って接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリセルを含むアレイに接続するように構成された制御回路を含む。制御回路は、第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する、印加された外部磁場に応じてプログラミングされるＭＲＡＭメモリセルの個々のものに選択的にバイアスをかけ、第１の複数のＭＲＡＭメモリセルに印加された対応する第１の複数の入力電圧に応じて、共有ビット線に沿って接続された第１の複数のＭＲＡＭメモリセルを同時に感知するように構成される。
【0115】
追加の態様では、方法は、不揮発性メモリデバイスを第１の外部磁場内にメモリアレイ置くことであって、メモリデバイスは、不揮発性メモリアレイを含み、メモリアリは、メモリアレイの各クロスポイントに磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを有するクロスポイントアーキテクチャに従って形成されており、置くことを含み、ＭＲＡＭメモリセルは各々、基準層と、平行極性の磁場を有する自由層と、を有する。不揮発性メモリアレイが第１の外部磁場内にある状態で、本方法は、メモリアレイの第１のビット線に沿った１つ以上の選択されたＭＲＡＭメモリセルを、第１のビット線に低電圧をバイアスすることと、ＭＲＡＭメモリセルの各々について、メモリアレイの対応するワード線に書き込み選択電圧をバイアスすることと、第１ビット線以外のメモリアレイのビット線に低電圧値よりも高い電圧レベルでバイアスすることと、選択されたＭＲＡＭメモリセルに対応しないワード線に、書き込み選択電圧よりも低い電圧レベルをバイアスすることを同時に行うことによって、選択されたメモリセルの基準層に対して反平行の極性を有する自由層を有するようにプログラミングすることも含み、書き込み選択電圧は、選択されたＭＲＡＭメモリセルのの自由層の極性が反転し、メモリアレイの選択されていないＭＲＡＭメモリセルの自由層の極性は反転しないように構成されている。
【0116】
別の一組の態様では、不揮発性メモリデバイスは、メモリアレイと、メモリアレイに接続された１つ以上の制御回路と、を含む。メモリアレイは、複数のワード線と、複数のビット線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、を含み、メモリアレイは、ＭＲＡＭメモリセルの各々がビット線のうちの対応する１本とワード線のうちの対応する１本との間に接続される、クロスポイントアーキテクチャを有する。１つ以上の制御回路は、第１のレベルを上回り、かつ第２のレベルを下回る場強度を有する印加された外部磁場に応じて、ＭＲＡＭメモリセルのうちの選択された１つをプログラミングするようにワード線及びビット線にバイアスをかけることと、複数のビット線に印加された電圧パターンに応じてビット線の各々のマルチビット値出力を決定することと、を行うように構成される。
【0117】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0118】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0119】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0120】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0121】
本明細書の目的のために、物体の「組」という用語は、複数の物体のうちの１つ以上の物体の「組」を指すことがある。
【0122】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】
【図17】
【図18】
【図19A】
【図19B】
【図20】
【図21】