特開 2024-111064 記憶回路および処理回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024111064

(43)【公開日】2024-08-16

(54)【発明の名称】記憶回路および処理回路

(51)【国際特許分類】

   G11C 11/418 20060101AFI20240808BHJP

   G11C 7/18 20060101ALI20240808BHJP

   G11C 11/54 20060101ALI20240808BHJP

   G06F 12/00 20060101ALI20240808BHJP

【ＦＩ】

G11C11/418 120

G11C7/18

G11C11/54

G06F12/00 560F

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2024096368

(22)【出願日】2024-06-14

(62)【分割の表示】P 2024008592の分割

【原出願日】2021-01-29

(31)【優先権主張番号】P 2020020954

(32)【優先日】2020-02-10

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2020178364

(32)【優先日】2020-10-23

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】503360115

【氏名又は名称】国立研究開発法人科学技術振興機構

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】菅原 聡

(72)【発明者】

【氏名】塩津 勇作

(57)【要約】

【課題】並列処理を可能とする。
【解決手段】記憶回路は、複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない。
【選択図】図４６

【特許請求の範囲】

【請求項1】

複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、
前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、
前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、
前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない、記憶回路。

【請求項2】

前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータが読み出される、請求項１に記載の記憶回路。

【請求項3】

前記複数の列における前記１つのブロック内の前記少なくとも２つのビット線から並列にデータが読み出される、請求項２に記載の記憶回路。

【請求項4】

前記複数の行にそれぞれ設けられ、行方向に配列されたメモリセルに接続する複数の第１ワード線を備える、請求項１から３のいずれか一項に記載の記憶回路。

【請求項5】

請求項１から３のいずれか一項に記載の記憶回路であるメモリと、
第１層の複数の第１ノードに対応する複数の第１データに複数の重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する処理部と、
を備え、
前記複数のメモリセルは、前記複数の重みをそれぞれ格納し、１つの第２データに対応する複数の重みは同じ行に、異なる第２データに対応する複数の重みは異なる行に格納し、
前記処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。

【請求項6】

請求項１から３のいずれか一項に記載の記憶回路であるメモリと、
第１層の複数の第１ノードに対応する複数の第１データのうち１つの第１データに複数の重みによる重み付けを行うことで第２層の複数の第２ノードに対応する複数の第２データの各々一部を算出する処理を前記複数の第１データについて行い、前記複数の第２データの各々について、前記複数の第２データの一部を前記複数の第１データ分加算することで前記複数の第２データを算出し、前記複数の第１データのうち少なくとも１つの第２データの処理を並列に処理する処理部と、
を備え、
前記複数のメモリセルは、前記複数の重みをそれぞれ格納し、１つの第１データに対応する複数の重みは同じ行に、異なる第１データに対応する複数の重みは異なる行に格納し、
前記処理部は、前記少なくとも２つの第１データの処理を並列に処理するときに、前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。

【請求項7】

請求項１から３のいずれか一項に記載の記憶回路である第１メモリと、
請求項１から３のいずれか一項に記載の記憶回路である第２メモリと、
第１層の複数の第１ノードに対応する複数の第１データに複数の第１重みによる重み付けをそれぞれ行った後に加算することにより、第２層の複数の第２ノードに対応する複数の第２データのうち１つの第２データを算出する処理を前記複数の第２データについて行うことによって、前記複数の第２データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する第１処理部と、
前記複数の第２データのうち１つの第２データに複数の第２重みによる重み付けを行うことで第３層の複数の第３ノードに対応する複数の第３データの各々一部を算出する処理を前記複数の第２データについて行い、前記複数の第３データの各々について、前記複数の第３データの一部を前記複数の第２データ分加算することで前記複数の第３データを算出し、前記複数の第２データのうち少なくとも２つの第２データの処理を並列に処理する第２処理部と、
を備え、
前記第１メモリにおける前記複数のメモリセルは、前記複数の第１重みをそれぞれ格納し、１つの第２データに対応する複数の第１重みは同じ行に、異なる第２データに対応する複数の第１重みは異なる行に格納し、
前記第２メモリにおける前記複数のメモリセルは、前記複数の第２重みをそれぞれ格納し、１つの第２データに対応する複数の第２重みは同じ行に、異なる第２データに対応する複数の第２重みは異なる行に格納し、
前記第２処理部が前記複数の第２データのうち１つの第２データの処理を実行しているときに、並列して前記第１処理部は前記複数の第２データのうち別の第２データの処理を実行し、
前記第１処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記第１メモリにおける前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出し、
前記第２処理部は、前記少なくとも２つの第２データの処理を並列に処理するときに、前記第２メモリにおける前記複数のブロックのうち１つのブロック内の前記少なくとも２つのビット線から並列にデータを読み出す処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、記憶回路および処理回路に関する。

【背景技術】

【0002】

不揮発性記憶素子を用いることなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)から構成されたインバータを用いた擬似不揮発性ＳＲＡＭ（ＶＮＲ－ＳＲＡＭ）または超低電圧（ＵＬＶ）リテンションＳＲＡＭ（Static Random Access Memory）（ＵＬＶＲ－ＳＲＡＭ）が知られている（例えば特許文献１）。ＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションが可能なシュミットトリガ（ＳＴ）モードと通常の電圧でＳＲＡＭと同等の回路性能を実現できるブーステッドインバータ（ＢＩ）モードとを切り替え可能なデュアルモードインバータを用いる。このＵＬＶリテンションＳＲＡＭをいわゆるパワーゲーティング（ＰＧ）に用いることができる。

【0003】

また、双安定回路と不揮発性記憶素子を有するメモリセル（ＮＶ－ＳＲＡＭ）を用いた記憶回路が知られている（例えば特許文献２）。ＮＶ－ＳＲＡＭでは双安定回路のデータを不揮発性記憶素子にストアし、電力消費を減らしつつ、必要な場合に不揮発性記憶素子のデータを双安定回路にリストアし、当該データを利用な状態とする。

【0004】

更にまた、ニューラルネットワークの重み係数等の係数を記憶するためのＳＲＡＭと、積和や評価関数の演算回路を組み合わせることによって、ニューラルネットワークの処理を高速に行うことが検討されている（例えば非特許文献１）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第２０１６／１５８６９１号

【特許文献2】国際公開第２００９／０２８２９８号

【非特許文献】

【0006】

【非特許文献1】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 53, pp,983-994, 2018.

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１のＶＮＲ－ＳＲＡＭでは、ＵＬＶリテンションすることで、セルの記憶内容を失うことなく、待機時電力を削減することができる。しかしながら、ＶＮＲ－ＳＲＡＭでは、１つのメモリセルに１４個または１０個のトランジスタを用いる（以下、それぞれ１４Ｔセル、１０Ｔセルと称する）。このため、メモリセルが大型化してしまう、または、セル面積が増大するという第１の課題がある。また、１０Ｔセルのようにトランジスタを減らすと、ＵＬＶリテンションの安定性（ノイズマージン）は低下する。

【0008】

また、特許文献２のＮＶ－ＳＲＡＭでは、メモリセル内の不揮発性記憶素子を用いることで、待機時にメモリセルの電源を遮断することができるため、待機時電力を削減できる。しかしながら，１つのメモリセルに不揮発性記憶素子に加えて８個トランジスタを用いる。このため、メモリセルが小型化しづらい、またはセル面積が増大するという第２の課題がある。

【0009】

本発明は、上記第１の課題または第２の課題に鑑み、小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明は、複数の行及び複数の列に行列状に配列され、相補的な一対の記憶ノードを各々有する複数のメモリセルと、前記複数の列に各々少なくとも２つのビット線が設けられ、列方向に配列されたメモリセルに接続する複数のビット線と、前記複数の行は、少なくとも２つの行を各々有する複数のブロックに分割され、前記複数のブロックの各々において、前記少なくとも２つのビット線の各々は、ブロック内の前記少なくとも２つの行のうち１つの行に設けられたメモリセルにおける前記一対の記憶ノードの少なくとも１つの記憶ノードに接続され、前記少なくとも２つの行のうち残りの行に設けられたメモリセルに接続されない、記憶回路である。

【発明の効果】

【0011】

本発明によれば、小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、比較例１におけるメモリセルのループ表示の回路図である。

【図2】図２は、比較例１におけるメモリセルのクロスカップル表示の回路図である。

【図3】図３は、比較例２におけるメモリセルのループ表示の回路図である。

【図4】図４は、比較例２におけるメモリセルのクロスカップル表示の回路図である。

【図5】図５は、実施例１におけるメモリセルのループ表示の回路図である。

【図6】図６は、実施例１におけるメモリセルのクロスカップル表示の回路図である。

【図7A】図７Ａは、実施例１におけるメモリアレイのブロック図である。

【図7B】図７Ｂは、実施例１におけるパワースイッチおよび選択回路を示す図である。

【図7C】図７Ｃは、実施例１におけるメモリアレイの別の例を示すブロック図である。

【図8】図８（ａ）および図８（ｂ）は、実施例１のＶＤＤリテンション状態におけるＷＬＰおよびＷＦＢに対するＳＮＭおよびスタンバイパワーを示す図である。

【図9】図９（ａ）および図９（ｂ）は、実施例１および比較例３のＶＤＤリテンション状態およびリード／ライト状態のリードにおけるＶＷＬに対するＳＮＭおよびスタンバイパワーを示す図である。

【図10】図１０（ａ）から図１０（ｃ）は、実施例１、比較例２および３のＶＤＤリテンション状態およびリード／ライト状態におけるＳＮＭを示す図である。

【図11】図１１は、実施例１のＵＬＶリテンション状態におけるインバータ回路の伝達特性を示す図である。

【図12】図１２（ａ）および図１２（ｂ）は、実施例１における双安定回路の回路図である。

【図13】図１３（ａ）および図１３（ｂ）は、実施例１、比較例２および３のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。

【図14】図１４（ａ）は、実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭを示す図、図１４（ｂ）は、実施例１のＵＬＶリテンション状態におけるＶＶＤＤに対するＳＮＭおよびスタンバイパワーを示す図である。

【図15】図１５は、実施例１および比較例３におけるスタンバイパワーを示す図である。

【図16】図１６は、実施例１の変形例１におけるメモリセルのループ表示の回路図である。

【図17】図１７は、実施例１の変形例１におけるメモリセルのクロスカップル表示の回路図である。

【図18】図１８は、実施例１の変形例２におけるメモリセルのループ表示の回路図である。

【図19】図１９は、実施例１の変形例２におけるメモリセルのクロスカップル表示の回路図である。

【図20】図２０は、実施例１およびその変形例２のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。

【図21】図２１（ａ）および図２１（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。

【図22】図２２は、実施例２における仮想電源方式のメモリセルの回路図である。

【図23】図２３は、実施例２の仮想電源方式におけるパワースイッチおよび選択回路を示す図である。

【図24】図２４は、実施例２における仮想接地方式のメモリセルの回路図である。

【図25】図２５は、実施例２の仮想接地方式におけるパワースイッチおよび選択回路を示す図である。

【図26】図２６は、実施例２におけるメモリアレイのブロック図である。

【図27】図２７（ａ）から図２７（ｃ）は、実施例２におけるメモリセルの動作を示す図である。

【図28】図２８（ａ）から図２８（ｃ）は、実施例２におけるメモリセルの動作を示す図である。

【図29】図２９は、実施例２におけるメモリセルの動作を示す図である。

【図30】図３０は、シミュレーション３におけるホールド状態のＷＬＰに対するＳＮＭおよびスタンバイパワーを示す図である。

【図31】図３１は、シミュレーション３におけるリード動作およびホールド状態のＶＷＬに対するＳＮＭを示す図である。

【図32】図３２（ａ）および図３２（ｂ）は、シミュレーション３におけるＨ－ストア動作の電圧ＶＳＲに対するそれぞれ電流Ｉｍ１およびＳＮＭを示す図である。

【図33】図３３（ａ）および図３３（ｂ）は、シミュレーション３におけるＬ－ストア動作の電圧Ｖｃに対するそれぞれ電流Ｉｍ２およびＳＮＭを示す図である。

【図34】図３４（ａ）および図３４（ｂ）は、シミュレーション３におけるリストア動作のそれぞれＦＦおよびＦＳの電圧ＶＳＲに対するＳＮＭを示す図である。

【図35】図３５（ａ）は、実施例２におけるＳＮＭを示す図であり、図３５（ｂ）は、実施例２および比較例３のスタンバイパワーを示す図である。

【図36】図３６は、実施例２の変形例１に係るメモリセルの回路図である。

【図37】図３７は、実施例３におけるＢＮＮモデルを示す図である。

【図38】図３８は、実施例３におけるｎ－ｔｏ－１コネクションの演算を行う演算回路のブロック図である。

【図39】図３９（ａ）は、実施例３における１－ｔｏ－ｎコネクションの演算を行う演算回路のブロック図であり、図３９（ｂ）は、蓄積器のブロック図である。

【図40】図４０は、実施例３におけるＢＮＮ装置のブロック図である。

【図41】図４１は、実施例３において処理部５２が行うｎ－ｔｏ－１コネクションの処理を示すフローチャートである。

【図42】図４２は、実施例３において処理部６２が行う１－ｔｏ－ｎコネクションの処理を示すフローチャートである。

【図43】図４３は、実施例３における時間に対する処理を示す図である。

【図44】図４４は、実施例２におけるメモリの例を示すブロック図である。

【図45】図４５は、実施例３の変形例１におけるＢＮＮ装置のブロック図である。

【図46】図４６は、実施例３の変形例１におけるメモリの例を示す図である。

【図47】図４７は、実施例３の変形例２における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。

【図48】図４８は、実施例３の変形例２における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。

【図49】図４９（ａ）は、実施例３の変形例２のリード動作における２Ｒ１Ｗ型ＮＶ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図、図４９（ｂ）は、リード動作における２Ｒ１Ｗ型ＵＬＶＲ－ＳＲＡＭメモリセルのＶＷＷＬに対するＳＮＭを示す図である。

【図50】図５０は、実施例３の変形例２における２ＲＷ型ＮＶ－ＳＲＡＭメモリセルの例を示す回路図である。

【図51】図５１は、実施例３の変形例２における２ＲＷ型ＵＬＶＲ－ＳＲＡＭメモリセルの例を示す回路図である。

【図52】図５２は、実施例３の変形例２における２Ｒ１Ｗ型メモリの例を示す図である。

【図53】図５３は、実施例３の変形例２における２ＲＷ型メモリの例を示す図である。

【図54】図５４は、実施例３の変形例における時間に対する処理を示す図である。

【図55】図５５（ａ）から図５５（ｃ）は、層数ｍに対する規格化した処理時間を示す図である。

【図56】図５６は、実施例３の変形例４に係るＮＶ－ＳＲＡＭメモリセルの回路図である。

【図57】図５７は、実施例３の変形例４に係るＵＬＶＲ－ＳＲＡＭメモリセルの回路図である。

【図58】図５８は、実施例３の変形例４におけるＢＮＮ装置のブロック図である。

【図59】図５９（ａ）および図５９（ｂ）は、それぞれ比較例４および実施例３の変形例５のパワースイッチ付近のブロック図である。

【図60】図６０は、実施例３の変形例５における６Ｔセルの回路図である。

【図61】図６１（ａ）および図６１（ｂ）は、それぞれ比較例４および実施例３の変形例５におけるＶＤＤＬに対するＳＮＭおよびスタンバイパワーを示す図である。

【発明を実施するための形態】

【0013】

図１～図２：比較例１
図３～図４：比較例２
図５～図７Ｃ：実施例１
図８（ａ）～図１０（ｃ）：シミュレーション１、比較例２、３、実施例１
図１１～図１５：シミュレーション２、比較例２、３、実施例１
図１６～図１７：実施例１の変形例１
図１８～図２０：実施例１の変形例２
図２１：実施例１およびその変形例
図２２～図２９：実施例２
図３０～図３５（ｂ）：シミュレーション３、実施例２
図３６：実施例２の変形例１
図３７～図４４：実施例３
図４５～図４６：実施例３の変形例１
図４７～図５３：実施例３の変形例２
図５４～図５５（ｃ）：実施例３、その変形例１～３のシミュレーション
図５６～図５８：実施例３の変形例４
図５９（ａ）～図６１（ｂ）：実施例３の変形例５

【0014】

実施例について説明する前に比較例について説明する。

【0015】

［比較例１］
比較例１は、特許文献１に比べフィードバックトランジスタの導電型およびゲートの接続先が異なっている。図１および図２は、比較例１におけるメモリセル１０の回路図である。図１はループ表示の回路図であり、図２はクロスカップル表示の回路図である。図１と図２とは同じ回路であるが、動作の説明には図１のループ表示がわかりやすく、回路面積等の説明には図２のクロスカップル表示がわかりやすい。

【0016】

図１および図２に示すように、インバータ回路１４および１６は、ＦＥＴｍ１～ｍ３およびｍ１ａ～ｍ３ａを備えている。ＦＥＴｍ１、ｍ２およびｍ３ａはＮチャネルＭＯＳＦＥＴであり、ＦＥＴｍ１ａ、ｍ２ａおよびｍ３はＰチャネルＭＯＳＦＥＴである。

【0017】

ＦＥＴｍ１、ｍ２、ｍ１ａおよびｍ２ａはグランド線１５ｂと電源線１５ａ（仮想電源線）との間に直列に接続されている。ＦＥＴｍ１、ｍ２、ｍ１ａおよびｍ２ａのゲートは入力ノードＮ１に接続されている。ＦＥＴｍ２とｍ２ａとの間は出力ノードＮ２である。ＦＥＴｍ１およびｍ２は、インバータ回路１４および１６のドライバであり、ＦＥＴｍ１ａおよびｍ２ａはロードである。

【0018】

ＦＥＴｍ１とｍ２との間の中間ノードＮ３とバイアスノードＮ４との間にＦＥＴｍ３が接続され、ＦＥＴｍ１ａとｍ２ａとの間の中間ノードＮ３ａとバイアスノードＮ４ａとの間にＦＥＴｍ３ａが接続されている。ＦＥＴｍ３およびｍ３ａのゲートは入力ノードＮ１に接続されている。ＦＥＴｍ３およびｍ３ａはフィードバックトランジスタＦＢＴｒである。

【0019】

記憶ノードＱ１およびＱ２はＦＥＴｍ５を介しビット線ＢＬおよびＢＬＢにそれぞれ接続されている。ＦＥＴｍ５のゲートはワード線ＷＬに接続されている。ＦＥＴｍ５はＮチャネルＦＥＴであり、パストランジスタである。

【0020】

ドライバ２６はインバータ２７ａおよび２７ｂを備えている。インバータ２７ａは制御信号ＶＣＴＲＬを反転した信号ＶＦＮをバイアスノードＮ４に出力し、インバータ２７ｂは信号ＶＦＮを反転した信号ＶＦＰをバイアスノードＮ４ａに出力する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。パワースイッチ３０は不図示の制御回路からの制御信号により仮想電源電圧ＶＶＤＤを切り替える。

【0021】

比較例１に係るメモリセルは、制御信号ＶＣＴＲＬによりインバータ回路１４および１６のモードをＳＴモードとＢＩモードに変更できる。制御信号ＶＣＴＲＬがハイレベル（ＶＶＤＤＨ、例えば１．２Ｖ）のとき、インバータ回路１４および１６はＢＩモードとなる。制御信号ＶＣＴＲＬがローレベル（ＶＧＮＤ、例えば０Ｖ）のとき、インバータ回路１４および１６はＳＴモードとなる。

【0022】

ＳＴモードは、インバータ回路１４および１６の伝達特性にヒステリシスを有するモードであり、ＢＩモードは、インバータ回路１４および１６の伝達特性にヒステリシスを実質的に有さないモードである。ＳＴモードでは、インバータ回路１４および１６に加わる仮想電源電圧ＶＶＤＤ－ＶＧＮＤを通常の電圧（例えば１．２Ｖ）とすると、リーク電流が大きくなる。ＢＩモードでは、電圧ＶＶＤＤ－ＶＧＮＤを通常の電圧としてもＳＴモードよりリーク電流が小さい。なお、ヒステリシスを実質的に有さないとはＳＴモードのような意図的なヒステリシスを有さないことであり、意図しないヒステリシスを有することを許容する。

【0023】

ＢＩモードでは、メモリセル１０は、通常のＳＲＡＭセルとして機能する。ＳＴモードでは、電圧（ＶＶＤＤ－ＶＧＮＤ）を例えば０．２Ｖと超低電圧（ＵＬＶ：Ultralow Voltage）としても双安定回路１２はデータを保持する。

【0024】

表１は、比較例１における状態を示す表である。

【0025】

【表1】

【0026】

メモリセル１０にデータの読み出しおよび書き込みを行う状態はリード／ライト状態である。リード／ライト状態のとき、制御信号ＶＣＴＲＬはハイレベルＨである。これにより、インバータ回路１４および１６はＢＩモードとなる。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）となる。読み出しまたは書き込みを行うメモリセル１０のワード線ＷＬの電圧ＶＷＬをハイレベル（例えば１．２Ｖ）とすることにより、ＦＥＴｍ５がオンし、双安定回路１２からのデータの読み出しまたは書き込みが可能となる。

【0027】

通常動作のときに、データを保持している状態はＶＤＤリテンション状態である。ＶＤＤリテンション状態のとき、制御信号ＶＣＴＲＬはハイレベルＨであり、インバータ回路１４および１６はＢＩモードである。仮想電源電圧ＶＶＤＤはＶＶＤＤＨ（例えば１．２Ｖ）であり、電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）である。読み出しまたは書き込みを行わないためワード線ＷＬの電圧ＶＷＬはローレベル（例えば０Ｖ）であり、ＦＥＴｍ５はオフである。

【0028】

メモリセル１０のデータを超低電圧で保持する状態はＵＬＶリテンション状態である。ＵＬＶリテンション状態のとき、制御信号ＶＣＴＲＬはローレベルＬであり、インバータ回路１４および１６はＳＴモードである。パワースイッチ３０は、仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨより低いＶＬ（例えば０．２Ｖ）となる。電圧ＶＷＬはローレベル（例えば０Ｖ）であり、ＦＥＴｍ５はオフである。

【0029】

［比較例２］
図３および図４は、比較例２におけるメモリセル１０の回路図である。図３はループ表示の回路図であり、図４はクロスカップル表示の回路図である。

【0030】

図３および図４に示すように、比較例２では、ＦＥＴｍ２ａ、ｍ３ａ、ドライバ２６が設けられていない。その他の構成は比較例１と同じである。

【0031】

表２は、比較例２における状態を示す表である。

【0032】

【表2】

【0033】

表２に示すように、バイアスノードＮ４の電圧はモードによらずＶＦＮ（例えば０．２Ｖ）で一定である。リード／ライト状態のとき、不図示の制御回路からの制御信号によりパワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。双安定回路１２に加わる仮想電源電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）となる。このとき、インバータ回路１４および１６はＢＩモードとなる。ワード線ＷＬの電圧ＶＷＬはハイレベル（例えば１．２Ｖ）である。ＶＤＤリテンション状態のとき、仮想電源電圧ＶＶＤＤはＶＶＤＤＨ（例えば１．２Ｖ）であり、電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨ（例えば１．２Ｖ）であり、インバータ回路１４および１６はＢＩモードである。ワード線ＷＬの電圧ＶＷＬはローレベル（０Ｖ）である。

【0034】

ＵＬＶリテンション状態のとき、パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧（ＶＶＤＤ－ＶＧＮＤ）はＶＨより低いＶＬ（例えば０．２Ｖ）となる。このとき、インバータ回路１４および１６はＳＴモードとなる。電圧ＶＷＬはローレベル（例えば０Ｖ）である。比較例１と同様に、ＵＬＶリテンション状態では消費電力を抑制できる。

【0035】

Ｎ型チャネルのＦＥＴｍ１とｍ２との間にフィードバックトランジスタＦＢＴｒとしてＦＥＴｍ３を設けるタイプをプルダウン型フィードバックＰＤＦＢと呼ぶ。Ｐ型チャネルのＦＥＴｍ１ａとｍ２ａとの間にフィードバックトランジスタＦＢＴｒとしてＦＥＴｍ３ａを設けるタイプをプルアップ型フィードバックＰＵＦＢと呼ぶ。ＦＥＴｍ３とｍ３ａを両方設けるタイプをプルアッププルダウン型フィードバックＰＵＰＤＦＢと呼ぶ。比較例１はＰＵＰＤＦＢであり、比較例２はＰＤＦＢである。

【0036】

ＦＢＴｒとＦＢＴｒが接続されるＦＥＴが異なる導電型チャネルの場合、異導電型チャネルＦＢＴｒと呼ぶ。ＰＤＦＢである比較例２では、ＦＢＴｒであるＦＥＴｍ３はＰ型チャネルであり、ＦＥＴｍ３が接続されるＦＥＴｍ１およびｍ２はＮ型チャネルである。よって、ＰＤＦＢにおいてＦＢＴｒがＰ型チャネルのときは異導電型チャネルＦＢＴｒである。ＰＵＦＢにおいてＦＢＴｒがＮ型チャネルのとき、異導電型チャネルＦＢＴｒである。ＦＢＴｒとＦＢＴｒが接続されるＦＥＴが同じ導電型チャネルの場合、同導電型チャネルＦＢＴｒと呼ぶ。ＰＤＦＢにおいてＦＢＴｒがＮ型チャネルのとき、ＰＵＦＢにおいてＦＢＴｒがＰ型チャネルのとき、同導電型チャネルＦＢＴｒである。

【0037】

異導電型チャネルＦＢＴｒでは、ゲートは、同じインバータ回路の入力ノードまたは相手方のインバータ回路の出力ノードに接続される。同導電型チャネルＦＢＴｒでは、ゲートは、同じインバータ回路の出力ノードまたは相手方のインバータ回路の入力ノードに接続される。比較例１および２は異導電型チャネルＦＢＴｒである。特許文献１では、同導電型チャネルＦＢＴｒが開示されている。

【0038】

電源線１５ａと電源１５ｃとの間にパワースイッチ３０を設け、パワースイッチ３０は仮想電源電圧ＶＶＤＤを設定し、電圧ＶＶＤＤ－ＶＧＮＤをメモリセル１０の電源電圧とする方式をヘッダＰＳと呼ぶ。グランド線１５ｂとグランドとの間にパワースイッチ３０を設け、パワースイッチ３０は仮想接地電圧ＶＶＧＮＤを設定し、ＶＤＤ－ＶＶＧＮＤをメモリセル１０の電源電圧とする方式をフッタＰＳと呼ぶ。電源線１５ａと電源１５ｃとの間とグランド線１５ｂとグランドとの間の両方にパワースイッチ３０を設け、パワースイッチ３０は仮想電源電圧ＶＶＤＤおよび仮想接地電圧ＶＶＧＮＤを設定し、ＶＶＤＤ－ＶＶＧＮＤをメモリセル１０の電源電圧とする方式をデュアルＰＳと呼ぶ。比較例１および２はヘッダＰＳである。

【0039】

ドライバ２６を設け、制御信号ＶＣＴＲＬによりバイアスノードＮ４およびＮ４ａにハイレベルおよびローレベルを印加することでＳＴモードとＢＩモードを切り替える方式をタイプ２と呼ぶ。ドライバ２６を設けず、バイアスノードＮ４を定電圧（一定のバイアス）とする方式をタイプ１と呼ぶ。比較例１はタイプ２であり、比較例２はタイプ１である。

【0040】

まとめると、比較例１は、ＰＵＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ２である。比較例２は、ＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１である。

【0041】

異導電型チャネルＦＢＴｒでは、同導電型チャネルＦＢＴｒよりＵＬＶリテンション状態における双安定回路１２の動作安定性（例えばノイズマージン）が向上することを説明する。

【0042】

例えば比較例２において、ＦＥＴｍ３がＮ型チャネル（すなわち同導電型チャネル）の場合、インバータ回路１４および１６のＦＥＴｍ３のゲートはそれぞれインバータ回路１４および１６の出力ノードＮ２に接続されている。ＵＬＶリテンション状態において、例えば記憶ノードＱ１およびＱ２がそれぞれローレベルおよびハイレベルのとき、インバータ回路１４のＦＥＴｍ３はオンし、中間ノードＮ３は電圧ＶＦＮのバイアスノードＮ４から充電される。しかし、ＦＥＴｍ３がＮ型チャネルであり、ＦＥＴｍ３の閾値電圧Ｖｔｈは正のため、バイアスノードＮ４からの充電電位は、不十分である。これにより、ＦＢＴｒであるＦＥＴｍ３のフィードバック効果が低下し、ＵＬＶリテンション状態における双安定回路の動作安定性が低下する場合がある。

【0043】

一方、比較例２のようにＦＥＴｍ３がＰ型チャネル（すなわち異導電型チャネル）のとき、例えば記憶ノードＱ１およびＱ２がそれぞれローレベルおよびハイレベルのとき、インバータ回路１４のＦＥＴｍ３がオンする。中間ノードＮ３は電圧がＶＦＮであるバイアスノードＮ４から充電される。ＦＥＴｍ３がＰ型チャネルであり、ＦＥＴｍ３のゲートにはソースおよびドレインに対し十分低い電圧が加わるため、中間ノードＮ３をＶＦＮにプルアップできる。これにより、ＦＥＴｍ３のフィードバック効果が十分に生じる。よって、ＵＬＶリテンション状態における双安定回路の動作安定性を向上させることができる。

【0044】

次に、比較例２がタイプ１となることを説明する。比較例２では、ＶＦＮをＶＶＤＤＬ程度の一定のバイアスとする。電源線１５ａにＶＶＤＤＨが印加されると、ＶＦＮはＶＶＤＤＨに対し十分に低いため、インバータ回路１４および１６はＢＩモードとなる。電源線１５ａにＶＶＤＤＬが印加されると、ＶＦＮはＶＧＮＤに対し高く、ＶＶＤＤＬに等しい、またはＶＶＤＤＬに近いため、インバータ回路１４および１６はＳＴモードとなる。このように、ＰＤＦＢ・ヘッダＰＳでは、ドライバ２６が不要となる。同様にＰＵＦＢ・フッタＰＳでは、ドライバ２６が不要となる。

【0045】

比較例１では、メモリセル１０内のトランジスタの個数は１４個であり、かつドライバ２６を設ける。これにより、図２のように、回路の面積が大きくなる。インバータ回路１４および１６に対するプルアップ側とインバータ回路１４および１６に対するプルダウン側の両方のＦＢＴｒ（ＦＥＴｍ３およびｍ３ａ）によりフィードバックをかけるため、ＵＬＶリテンション状態におけるノイズマージンが大きくなる。これにより、ＶＶＤＤＬを例えば０．１５Ｖとすることができ、消費電力を抑制できる可能性がある。

【0046】

比較例２では、メモリセル１０内のトランジスタの個数は１０個であり、かつドライバ２６が不要である。これにより、図４のように回路の面積を小さくできる。しかし、プルダウン側のＦＢＴｒ（ＦＥＴｍ３）のみによりフィードバックをかけるため、ＵＬＶリテンション状態におけるノイズマージンが比較例１より小さくなる。これにより、ＶＶＤＤＬは例えば０．２Ｖとなる。よって、比較例１より消費電力が大きくなる。

【実施例0047】

実施例１は、ＰＤＦＢ、異導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１の例である。実施例１では、比較例２のロードであるＦＥＴｍ１ａとパストランジスタであるＦＥＴｍ５とを１つのＦＥＴｍ４としている。これにより、メモリセル１０内のトランジスタの個数を８個と比較例２よりさらに削減できる。さらに、ＵＬＶリテンションにおけるノイズマージンを増大できる。

【0048】

［メモリセルの説明］
図５および図６は、実施例１におけるメモリセルの回路図である。図５はループ表示の回路図であり、図６はクロスカップル表示の回路図である。

【0049】

図５および図６に示すように、メモリセル１０は、インバータ回路１４および１６を主に備えている。インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４および１６は、ＦＥＴｍ１～ｍ４を各々備えている。ＦＥＴｍ１およびｍ２はＮチャネルＭＯＳＦＥＴであり、ＦＥＴｍ３およびｍ４はＰチャネルＭＯＳＦＥＴである。ＦＥＴｍ１～ｍ４は例えばノーマリオフ型トランジスタである。

【0050】

ＦＥＴｍ１において、ソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続され、ドレインは中間ノードＮ３に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ２において、ソースは中間ノードＮ３に接続され、ドレインは出力ノードＮ２に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ１およびｍ２はドライバである。

【0051】

ＦＥＴｍ３において、ソースおよびドレインの一方は中間ノードＮ３に接続され、ソースおよびドレインの他方はバイアスノードＮ４に接続され、ゲートは入力ノードＮ１に接続されている。ＦＥＴｍ３はフィードバックトランジスタＦＢＴｒである。

【0052】

ＦＥＴｍ４において、ソースおよびドレインの一方は出力ノードＮ２に接続され、ソースおよびドレインの他方は制御線ＣＴＲＬ１またはＣＴＲＬ２に接続され、ゲートはワード線ＷＬに接続されている。ＦＥＴｍ４は、リード／ライト状態ではパストランジスタとして機能し、ＶＤＤリテンション状態およびＵＬＶリテンション状態ではロードとして機能する。

【0053】

インバータ回路１４の入力ノードＮ１とインバータ回路１６の出力ノードＮ２は記憶ノードＱ１に接続され、インバータ回路１６の入力ノードＮ１とインバータ回路１４の出力ノードＮ２は記憶ノードＱ２に接続されている。記憶ノードＱ１とＱ２は相補的なノードである。記憶ノードＱ１はインバータ回路１６のＦＥＴｍ４を介し制御線ＣＴＲＬ１に接続され、記憶ノードＱ２はインバータ回路１４のＦＥＴｍ４を介し制御線ＣＴＲＬ２に接続されている。

【0054】

選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよび電源線１５ａ（仮想電源線）のいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよび電源線１５ａのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。

【0055】

［メモリアレイの説明］
図７Ａは、実施例１におけるメモリアレイのブロック図である。図７Ａに示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がｎ列にマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬが延伸し、列方向に制御線ＣＴＲＬ１およびＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、制御線ＣＴＲＬ１およびＣＴＲＬ２が接続されている。図７Ａでは、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。

【0056】

メモリアレイ２２に対応し、制御回路２８、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。

【0057】

パワースイッチ３０は、制御回路２８からの制御信号にしたがって、電源１５ｃの電圧ＶＤＤから、例えば分圧回路によって、得られ仮想電源電圧ＶＶＤＤを出力する。電圧ＶＶＤＤ－ＶＧＮＤが双安定回路１２に加わる電圧となる。周辺回路３８は、ＷＬデコーダ３１、選択回路３２ｂ、プリチャージ回路３３および読出書込回路３４を備えている。図７Ａでは、図５および図６の選択回路３２および３２ａを選択回路３２ｂとして説明する。以下の同様の図も同じである。

【0058】

メモリセル１０がデータを保持するときには、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎに電源線１５ａを接続するようにスイッチする。メモリセル１０からデータを読み出しまたは書き込むときには、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎにそれぞれビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎを接続するようにスイッチする。ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。読出書込回路３４に列アドレスが入力する。読出書込回路３４は列アドレスに基づきビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎから選択する列に対応するビット線ＢＬおよびＢＬＢを選択する。プリチャージ回路３３はビット線ＢＬおよびＢＬＢをプリチャージする。読出書込回路３４は、選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。

【0059】

周辺回路の別の例を図７Ｂおよび図７Ｃを用い説明する。図７Ｂは、実施例１におけるパワースイッチおよび選択回路を示す図である。図７Ｂに示すように、パワースイッチ３０は、ＦＥＴＰＳ１およびＰＳ２を備えている。ＦＥＴＰＳ１およびＰＳ２はＰチャネルＦＥＴである。ＦＥＴＰＳ１は電源１５ｃＨと電源線１５ａとの間に接続され、ＦＥＴＰＳ２は電源１５ｃＬと電源線１５ａとの間に接続されている。電源１５ｃＨおよび電源１５ｃＬにはそれぞれ電源電圧ＶＤＤＨおよびＶＤＤＬが供給されている。

【0060】

ＦＥＴＰＳ１およびＰＳ２のゲートにはそれぞれ信号ＶＰＳ１およびＶＰＳ２が入力する。信号ＶＰＳ１およびＶＰＳ２がそれぞれローレベルおよびハイレベルのとき、ＦＥＴＰＳ１およびＰＳ２はそれぞれオンおよびオフし、仮想電源電圧ＶＶＤＤはＶＤＤＨとなる。仮想電源電圧ＶＶＤＤがＶＤＤＨとなるのは、リード／ライト状態およびＶＤＤリテンション状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がそれぞれハイレベルおよびローレベルのとき、ＦＥＴＰＳ１およびＰＳ２はそれぞれオフおよびオンし、仮想電源電圧ＶＶＤＤはＶＤＤＬとなる。仮想電源電圧ＶＶＤＤがＶＤＤＬとなるのは、ＵＬＶリテンション状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば０．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がともにハイレベルのとき、ＦＥＴＰＳ１およびＰＳ２はともにオフし、仮想電源電圧ＶＶＤＤが遮断される。仮想電源電圧ＶＶＤＤが遮断されるのは、シャットダウン状態のときである。

【0061】

電源線１５ａと制御線ＣＴＲＬ１およびＣＴＲＬ２との間にプリチャージ／選択回路３３ａが設けられている。プリチャージ／選択回路３３ａはＦＥＴＭ１０～Ｍ１２を備えている。ＦＥＴＭ１０は電源線１５ａと制御線ＣＴＲＬ１との間に接続されている。ＦＥＴＭ１１は電源線１５ａと制御線ＣＴＲＬ２との間に接続されている。ＦＥＴＭ１２は制御線ＣＴＲＬ１とＣＴＲＬ２との間に接続されている。ＦＥＴＭ１０～Ｍ１２はＰチャネルＦＥＴである。ＦＥＴＭ１０～Ｍ１２のゲートには選択信号Ｓｅｌが入力する。制御線ＣＴＲＬ１およびＣＴＲＬ２と読出書込回路３４に接続されたビット線ＢＬおよびＢＬＢとの間に選択回路３２ｂが設けられている。選択回路３２ｂはトランスファーゲートＭ１３およびＭ１４を備えている。トランスファーゲートＭ１３はビット線ＢＬと制御線ＣＴＲＬ１との間に接続されている。トランスファーゲートＭ１４はビット線ＢＬＢと制御線ＣＴＲＬ２との間に接続されている。トランスファーゲートＭ１３およびＭ１４に選択信号Ｓｅｌ´およびＳｅｌ´の相補信号ＳｅｌＢ´が入力する。

【0062】

図７Ｃは、実施例１におけるメモリアレイの別の例を示すブロック図である。図７Ｃに示すように、プリチャージ／選択回路３３ａはパワースイッチ３０とメモリアレイ２２との間に設けられている。プリチャージ／選択回路３３ａは図７ＢのＦＥＴＭ１０～Ｍ１２を備え、選択回路３２ｂは図７ＢのトランスファーゲートＭ１３およびＭ１４を備えている。

【0063】

選択信号Ｓｅｌがローレベルのとき、ＦＥＴＭ１０～Ｍ１２はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２に仮想電源電圧ＶＶＤＤが供給される。選択信号Ｓｅｌがハイレベルのとき、ＦＥＴＭ１０～Ｍ１２はオフする。ＦＥＴＭ１０～Ｍ１２がオフであり、かつ選択信号Ｓｅｌ´がハイレベルのとき、トランスファーゲートＭ１３およびＭ１４はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２はビット線ＢＬおよびＢＬＢとして機能する。ＦＥＴＭ１０～Ｍ１２がオンであり、かつ選択信号Ｓｅｌ´がローレベルのとき、トランスファーゲートＭ１３およびＭ１４はオフし、制御線ＣＴＲＬ１およびＣＴＲＬ２はビット線ＢＬおよびＢＬＢから切断される。以上のように、制御線ＣＴＲＬ１およびＣＴＲＬ２の端にプリチャージ／選択回路３３ａが接続し、制御線ＣＴＲＬ１およびＣＴＲＬ２の他の端に選択回路３２ｂが接続されていてもよい。

【0064】

図７Ａおよび図７Ｃの電子回路の制御回路２８はパワースイッチ３０を制御し、双安定回路１２がデータを保持するＵＬＶリテンション状態において、実施例１の表３の電圧ＶＶＤＤ－ＶＧＮＤの電圧ＶＬ（０．２Ｖ）をリード／ライト状態（第２状態）における電圧ＶＨ（１．２Ｖ）より低くする。これにより、ＵＬＶリテンション状態における消費電力を抑制できる。

【0065】

表３は、実施例１における状態を示す表である。

【0066】

【表3】

【0067】

バイアスノードＮ４は定電圧ＶＦＮ（例えば０．２Ｖ）である。リード／ライト状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）にビット線ＢＬ（図５および図６ではビット線ＢＬおよびＢＬＢ）を接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。リード状態ではビット線ＢＬおよびＢＬＢはほぼＶＶＤＤＨとなる。ライト状態ではビット線ＢＬおよびＢＬＢの一方はほぼＶＶＤＤＨとなり、他方はほぼＶＧＮＤとなる。記憶ノードＱ１およびＱ２のハイレベルはほぼＶＶＤＤＨとなり、ローレベルはほぼＶＧＮＤとなる。インバータ回路１４および１６はＢＩモードとなる。

【0068】

読み出しまたは書き込むメモリセル１０のワード線ＷＬの電圧ＶＷＬを電圧Ｖ１（例えば０．２５Ｖ）とする。電圧Ｖ１は記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときにもＦＥＴｍ４がオンする電圧とする。これにより、メモリセル１０からデータの読み出しおよび書き込みが可能となる。

【0069】

ＶＤＤリテンション状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）に電源線１５ａを接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＨ（例えば１．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。インバータ回路１４および１６はＢＩモードとなる。

【0070】

ワード線ＷＬの電圧ＶＷＬを電圧Ｖ２（例えば１．１Ｖ）とする。電圧Ｖ２はＶＶＤＤＨより少し低いため、記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときでもＦＥＴｍ４はわずかにオンする。これにより、ＦＥＴｍ４はインバータ回路１４および１６のロードとして機能する。ＶＤＤリテンション状態では、双安定回路１２のデータが保持される。

【0071】

ＵＬＶリテンション状態のとき、選択回路３２ｂは制御線ＣＴＲＬ（図５および図６では制御線ＣＴＲＬ１およびＣＴＲＬ２）に電源線１５ａを接続する。パワースイッチ３０は仮想電源電圧ＶＶＤＤをＶＶＤＤＬ（例えば０．２Ｖ）とする。電圧ＶＶＤＤ－ＶＧＮＤはＶＬ（例えば０．２Ｖ）となる。インバータ回路１４および１６はＳＴモードとなる。

【0072】

ワード線ＷＬの電圧ＶＷＬを電圧Ｖ３（例えば０．２Ｖ）とする。電圧Ｖ３がゲートに加わると、記憶ノードＱ１およびＱ２がハイレベルおよびローレベルのいずれのときでもＦＥＴｍ４がオフするが、ＦＥＴｍ４のリーク電流によりＦＥＴｍ４はインバータ回路１４および１６のロードとして機能する。ＵＬＶリテンション状態では、超低電圧で双安定回路１２のデータが保持される。これにより、リーク電流による消費電力を抑制できる。

【0073】

［シミュレーション１］
シミュレーション１はＶＤＤリテンション状態およびリード／ライト状態のリード時におけるＳＮＭ（Static Noise Margin）およびスタンバイパワーのシミュレーションである。

【0074】

シミュレーションは、実施例１、比較例２および６個のトランジスタを用いたＳＲＡＭセル（６Ｔ）である比較例３について行った。シミュレーション条件は以下である。

【0075】

実施例１における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。

【0076】

ＦＥＴｍ１、ｍ２（ドライバ）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：ＷＦＢ／６０ｎｍ
ＦＥＴｍ４（パストランジスタ／ロード）：ＷＬＰ／６０ｎｍ
実施例１における各電圧は以下である。

【0077】

ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
ＶＷＬ＝１．１Ｖまたは０．２５Ｖ

【0078】

比較例２における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。

【0079】

ＦＥＴｍ１、ｍ２（ドライバ）：１６５ｎｍ／６０ｎｍ
ＦＥＴｍ１ａ（ロード）：１００ｎｍ／６０ｎｍ
ＦＥＴｍ３（フィードバックトランジスタ）：１２０ｎｍ／６０ｎｍ
ＦＥＴｍ５（パストランジスタ）：１００ｎｍ／６０ｎｍ
比較例２における各電圧は以下である。

【0080】

ＶＶＤＤＨ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ
ＶＦＮ＝０．２Ｖ
比較例３における各ＦＥＴのチャネル幅Ｗ／長さＬは以下である。

【0081】

ドライバ：１５０ｎｍ／６０ｎｍ
ロード：１００ｎｍ／６０ｎｍ
パストランジスタ：１００ｎｍ／６０ｎｍ
比較例３における各電圧は以下である。

【0082】

ＶＶＤＤ＝１．２Ｖ
ＶＧＮＤ＝０Ｖ

【0083】

実施例１では、制御線ＣＴＲＬ１およびＣＴＲＬ２からメモリセル１０に仮想電源電圧ＶＶＤＤが供給される。このため、ＦＥＴｍ４のサイズおよびＶＤＤリテンション状態におけるワード線ＷＬの電圧ＶＷＬによりノイズマージンおよび待機時電力が決まる。また、ＶＦＮを一定のバイアスとしているため、ＢＩモードでもＦＥＴｍ３によりＳＴモードより弱いがフィードバックがかかる。このため、ＦＥＴｍ３のサイズによりノイズマージンを設計可能である。

【0084】

そこで、ＦＥＴｍ４のサイズ（チャネル幅ＷＬＰ）およびＦＥＴｍ３のサイズ（チャネル幅ＷＦＢ）を変え、ＶＤＤリテンション状態におけるＳＮＭ（Static Noise Margin）およびスタンバイ電力をシミュレーションした。スタンバイ電力は、データを保持している状態における各ＦＥＴのリーク電流の合計に相当する。また、ワード線ＷＬの電圧ＶＷＬを変え、ＶＤＤリテンション状態におけるＳＮＭおよびスタンバイパワーをシミュレーションした。ＳＮＭは雑音余裕であり、ＳＮＭが小さいと双安定回路１２のデータが雑音等により反転しやすくなり、ＳＮＭが大きいと双安定回路１２のデータが雑音等により反転しにくくなる。ＳＮＭの指標としてＳＮＭを８０ｍＶ以上とすることを目標とした。

【0085】

図８（ａ）および図８（ｂ）は、実施例１のＶＤＤリテンション状態におけるＷＬＰおよびＷＦＢに対するＳＮＭおよびスタンバイパワーを示す図である。ＳＮＭのＴＴはＰＦＥＴおよびＮＦＥＴの閾値電圧がＴｙｐｉｃａｌなときのＳＮＭである。ＳＮＭのＦＦはＰＦＥＴおよびＮＦＥＴの閾値電圧がいずれもプロセス変動によりＴｙｐｉｃａｌ値よりＦａｓｔ（Ｆ）側（低い方）に３σずれたときのＳＮＭである。ＳＮＭのＳＳはＰＦＥＴおよびＮＦＥＴの閾値電圧がいずれもプロセス変動によりＴｙｐｉｃａｌ値よりＳｌｏｗ（Ｓ）側（高い方）に３σずれたときのＳＮＭである。ＳＮＭのＦＳおよびＳＦはＰＦＥＴおよびＮＦＥＴの閾値電圧の一方がＴｙｐｉｃａｌ値よりＦ側に、他方がＴｙｐｉｃａｌ値よりＳ側に３σずれたときのＳＮＭである。ＴＴ、ＦＦ、ＳＳ、ＦＳおよびＳＦのＳＮＭが確保されていれば、ＰＦＥＴおよびＮＦＥＴの閾値電圧が±３σの範囲内でばらついたとしてもＳＮＭを確保できる。比較例３では、パストランジスタのチャネル幅Ｗは一定である。

【0086】

図８（ａ）に示すように、ＷＦＢ＝２３０ｎｍおよびＶＷＬ＝１．１Ｖのとき、ＷＬＰを１００ｎｍから３００ｎｍまで変化させている。ＷＬＰが大きくなるとＳＮＭは大きくなる。ＷＬＰが１００ｎｍ以上ではいずれのＳＮＭも８０ｍＶ以上である。ＳＮＭが大きくなるとスタンバイパワーが大きくなる。実施例１のスタンバイパワーが比較例３（６Ｔ）より小さくなるのはＷＬＰが１１０ｎｍ以下のときである。そこで、ＷＬＰを１１０ｎｍに設定する。

【0087】

図８（ｂ）に示すように、ＷＬＰ＝１１０ｎｍおよびＶＷＬ＝１．１Ｖのとき、ＷＦＢを１００ｎｍから３００ｎｍまで変化させている。ＷＦＢが大きくなるとＳＮＭは大きくなる。ＷＦＢが２３０ｎｍ以上ではいずれのＳＮＭも８０ｍＶ以上である。実施例１のスタンバイパワーはＷＦＢに依存せずいずれのＷＦＢでも比較例３より小さい。以上より、ＷＦＢを２３０ｎｍに設定する。

【0088】

図９（ａ）および図９（ｂ）は、実施例１および比較例３のＶＤＤリテンション状態およびリード／ライト状態のリードにおけるＶＷＬに対するＳＮＭおよびスタンバイパワーを示す図である。図９（ｂ）は、図９（ａ）のＶＷＬが１．１Ｖ付近の拡大図である。ＳＮＭを８０ｍＶ以上とすることを目標とした。ＳＮＭ＝８０ｍＶを破線で示した。

【0089】

図９（ａ）に示すように、ＷＬＰ＝１１０ｎｍおよびＷＦＢ＝２３０ｎｍのとき、ＶＷＬを０Ｖから１．２Ｖまで変化させている。ＳＮＭはＶＷＬ＝０．７Ｖ付近がピークであり、ＶＷＬが０．７Ｖより小さくなるとＳＮＭは小さくなり、ＶＷＬが０．７Ｖより大きくなるとＳＮＭは小さくなる。ＶＷＬが小さくなるとスタンバイパワーは大きくなる。

【0090】

図９（ｂ）に示すように、ＶＷＬが１．１Ｖ以上では、実施例１のスタンバイパワーは比較例３より小さくなる。ＶＷＬが１．１５Ｖ以下では、いずれのＳＮＭも８０ｍＶ以上である。そこで、ＶＤＤリテンション状態におけるＶＷＬを１．１Ｖとした。

【0091】

リード／ライト状態ではＦＥＴｍ４をオンするためＶＷＬを低くする。しかし、ＳＮＭは大きいことが好ましい。図９（ａ）のように、ＶＷＬが０．２５Ｖ以上ではいずれのＳＮＭも８０ｍＶ以上である。そこで、ＶＷＬを０．２５Ｖとした。

【0092】

実施例１、比較例２および３について、リード／ライト状態およびＶＤＤリテンション状態におけるＳＮＭをシミュレーションした。実施例１では、ＷＬＰ＝１１０ｎｍ、ＷＦＰ＝２３０ｎｍとし、ＶＤＤリテンション状態のＶＷＬ＝１．１Ｖ、リード／ライト状態のＶＷＬ＝０．２５Ｖとした。

【0093】

図１０（ａ）から図１０（ｃ）は、実施例１、比較例２および３のＶＤＤリテンション状態およびリード／ライト状態におけるＳＮＭを示す図である。図１０（ａ）はＶＤＤリテンション状態のＳＮＭであり、図１０（ｂ）はリード／ライト状態においてリードのときのＳＮＭであり、図１０（ｃ）はリード／ライト状態においてライトのときのＳＮＭである。

【0094】

図１０（ａ）に示すように、ＶＤＤリテンション状態では、実施例１のＳＮＭは比較例２および３より小さいものの、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｂ）に示すように、リードでは、実施例１のＳＮＭは比較例２および３とほぼ同じであり、すべてのＳＮＭにおいて８０ｍＶより大きい。図１０（ｃ）に示すように、ライトでは、実施例１のＳＮＭは比較例２および３より大きく、すべてのＳＮＭにおいて８０ｍＶより大きい。以上のように、実施例１では、すべてのＳＮＭにおいて８０ｍＶより大きい。また、ＴＴのＳＮＭは１００ｍＶより大きい。このように、実施例１では、リード／ライト状態およびＶＤＤリテンション状態において十分なノイズマージンを確保できる。図９（ａ）および図９（ｂ）でのＶＷＬの最適化は、ＶＤＤリテンション状態およびリード／ライト状態のリードで行っているが、図１０（ａ）から図１０（ｃ）のように、リード／ライト状態のライトにおいてもＳＮＭを増加させることができる。

【0095】

［シミュレーション２］
シミュレーション２はＵＬＶリテンション状態におけるインバータ回路１４および１６の伝達特性、双安定回路１２のバタフライカーブ、ＳＮＭおよびスタンバイパワーのシミュレーションである。

【0096】

特に記載されていない各ＦＥＴのチャネル幅Ｗ／長さＬおよび各電圧はシミュレーション１と同じである。実施例１では、ＷＬＰ＝１１０ｎｍ、ＷＦＰ＝２３０ｎｍとした。比較例３ではＶＶＤＤ＝０．２Ｖである。

【0097】

実施例１について、ワード線ＷＬの電圧ＶＷＬを変えＵＬＶリテンション状態におけるインバータ回路１４および１６の伝達特性をシミュレーションした。

【0098】

図１１は、実施例１のＵＬＶリテンション状態におけるインバータ回路の伝達特性を示す図であり、インバータ回路１４および１６の入力電圧Ｖｉｎ（入力ノードＮ１の電圧）に対する出力電圧Ｖｏｕｔ（出力ノードＮ２）を示す図である。

【0099】

図１１に示すように、Ｖｉｎを高くしていくフォワードスイープでは、ＶＷＬを高くすると、出力電圧Ｖｏｕｔがハイレベルからローレベルにシフトする閾値電圧がＶｉｎの高い方にシフトしている。Ｖｉｎを低くしていくバックワードスイープでは、ＶＷＬを高くすると、出力電圧Ｖｏｕｔがローレベルからハイレベルにシフトする閾値電圧がＶｉｎの低い方にシフトしている。バックワードスイープでは、ＶＷＬを高くすると閾値電圧がよりＶｉｎの低い方にシフトする。

【0100】

図１２（ａ）および図１２（ｂ）は、実施例１における双安定回路の回路図である。双安定回路１２の回路は図５および図６においてＵＬＶリテンション状態の回路図であり、原理がわかりやすくなるように表示している。図１２（ａ）および図１２（ｂ）のうちインバータ回路１４の入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔについて説明する。

【0101】

図１２（ａ）を参照し、フォワードスイープについて説明する。初期状態では、入力電圧Ｖｉｎはローレベル（例えば０Ｖ）であり、出力電圧Ｖｏｕｔはハイレベル（例えば０．２Ｖ）である。この状態では、インバータ回路１４において、ＦＥＴｍ１およびｍ２はオフであり、ＦＥＴｍ３はオンである。ＦＥＴｍ４はＶＷＬ＝０．２Ｖではオフであるが、リーク電流が流れる。ＶＷＬが０．２Ｖより低いとＦＥＴｍ４はオンする。このため、出力ノードＮ２は点線矢印９２のようにＦＥＴｍ４のリーク電流またはオン電流により制御線ＣＴＲＬ１のＶＶＤＤＬから充電され、中間ノードＮ３は点線矢印９３のようにバイアスノードＮ４のＶＦＮにより充電されている。

【0102】

入力電圧Ｖｉｎが高くなったときに、出力電圧Ｖｏｕｔをローレベルとするためには、実線矢印９０のように出力ノードＮ２から中間ノードＮ３に放電される。しかし、実線矢印９１のように中間ノードＮ３からグランド線１５ｂに放電されないと、出力ノードＮ２から中間ノードＮ３に放電できない。このため、中間ノードＮ３が放電した後に出力ノードＮ２が放電するため、出力電圧Ｖｏｕｔがローレベルとなる閾値電圧はＶｉｎの高い方にシフトする。

【0103】

図１２（ｂ）を参照し、バックワードスイープについて説明する。初期状態では、入力電圧Ｖｉｎはハイレベル（例えば０．２Ｖ）であり、出力電圧Ｖｏｕｔはローレベル（例えば０Ｖ）である。この状態では、インバータ回路１４において、ＦＥＴｍ１およびｍ２はオンであり、ＦＥＴｍ３およびｍ４はオフである。このため、中間ノードＮ３は点線矢印９５のようにグランド線１５ｂに放電される。ＦＥＴｍ４はＶＷＬ＝０．２Ｖではオフであるが、リーク電流が流れる。ＶＷＬが０．２Ｖより低いとＦＥＴｍ４は弱くオンする。点線矢印９４のＦＥＴｍ２を介した放電が点線矢印９６のＦＥＴｍ４を介した充電より速いため、出力ノードＮ２は中間ノードＮ３に放電されている。

【0104】

入力電圧Ｖｉｎが低くなると、ＦＥＴｍ１がオフしＦＥＴｍ３がオンするため、実線矢印９７のように中間ノードＮ３はバイアスノードＮ４のＶＦＮにより充電される。ＦＥＴｍ２がオフしＦＥＴｍ４がオフまたは弱いオンであると、点線矢印９６のように出力ノードＮ２は制御線ＣＴＲＬ１のＶＶＤＤＬから充電される。しかし、ＦＥＴｍ４のオフ電流に近い電流で出力ノードＮ２が充電されるため、充電はＶＷＬに依存する。これにより、出力電圧Ｖｏｕｔがハイレベルとなる閾値電圧は、ＶＷＬを高くすると、Ｖｉｎの低い方にシフトする。特にＦＥＴｍ４のゲートにはＶＷＬが印加されている。このため、点線矢印９６の電流の大きさはＶＷＬに依存する。ＶＷＬが高いとＦＥＴｍ４の電流は小さいため、閾値電圧はＶｉｎの低い方によりシフトする。

【0105】

実施例１、比較例２および３の双安定回路１２におけるバタフライカーブをシミュレーションした。実施例１においてＶＷＬ＝０．２Ｖとした。

【0106】

図１３（ａ）および図１３（ｂ）は、実施例１、比較例２および３のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図１３（ａ）は、Ｑ１がローレベルかつＱ２がハイレベルのときが動作点であり、図１３（ｂ）は、Ｑ１がハイレベルかつＱ２がローレベルのときが動作点である。

【0107】

図１３（ａ）および図１３（ｂ）に示すように、比較例３の６Ｔ－ＳＲＡＭでは、バタフライカーブの開口（ｌｏｂｅ）が狭くノイズマージンが小さい。比較例２では動作点側の開口が広くなりノイズマージンが大きくなる。実施例１では動作点側の開口が比較例２より更に広くなりノイズマージンが比較例２よりさらに大きくなる。

【0108】

実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭをシミュレーションした。

【0109】

図１４（ａ）は、実施例１、比較例２および３のＵＬＶリテンション状態におけるＳＮＭを示す図である。図１４（ａ）に示すように、比較例３では、いずれのＳＮＭも８０ｍＶより小さく、ノイズマージンが小さい。比較例２では、いずれのＳＮＭも８０ｍＶ以上であり、ノイズマージンが大きい。実施例１では、いずれのＳＮＭも１３０ｍＶ以上であり、比較例２よりノイズマージンが大きい。実用的なＳＮＭを８０ｍＶとすると、実施例１では、ＶＶＤＤを０．２Ｖより低くすることもできる。ＶＶＤＤを０．２Ｖとすると、ＳＮＭは１３０ｍＶ以上となり双安定回路１２はＶＶＤＤを０．２Ｖより低くした場合に比べより安定となる。

【0110】

実施例１のＵＬＶリテンション状態において、ＶＶＤＤを変化させ、ＳＮＭおよびスタンバイパワーをシミュレーションした。

【0111】

図１４（ｂ）は、実施例１のＵＬＶリテンション状態におけるＶＶＤＤに対するＳＮＭおよびスタンバイパワーを示す図である。図１４（ｂ）に示すように、実施例１では、ＶＶＤＤを０．１から０．２Ｖまで変化させている。ＶＶＤＤが高くなると、ＳＮＭが大きくなり、かつスタンバイパワーが大きくなる。ＶＶＤＤが０．１５Ｖ以上では全てのＳＮＭは８０ｍＶ以上である。そこで、ＵＬＶリテンション状態におけるＶＶＤＤ（すなわちＶＶＤＤＬ）を０．１５Ｖとすることもできる。

【0112】

実施例１および比較例３について、各ＶＶＤＤに対するスタンバイパワーをシミュレーションした。

【0113】

図１５は、実施例１および比較例３におけるスタンバイパワーを示す図である。数字は、比較例３においてＶＶＤＤ＝１．２Ｖのときのスタンバイパワーに対するスタンバイパワーの削減率を示している。

【0114】

図１５に示すように、比較例３では、リード／ライトを行う通常状態ではＶＶＤＤ＝１．２Ｖである。このとき、スタンバイパワーは約４．４ｎＷである。比較例３において、リードおよびライトは行わずデータを保持するスリープ状態では、ＶＶＤＤ＝０．８Ｖである。このとき、スタンバイパワーの削減率は４４％である。

【0115】

実施例１において、ＶＤＤリテンション状態のときＶＶＤＤ＝１．２Ｖである。このときのスタンバイパワーの削減率は７％である。ＵＬＶリテンション状態のとき、ＶＶＤＤ＝０．２Ｖとすると、スタンバイパワーの削減率は９５％である。さらに、ＶＶＤＤ＝０．１５Ｖとすると、スタンバイパワーの削減率は９７％である。

【0116】

比較例２では、メモリセル１０内のトランジスタの個数は１０個であるが、実施例１では、メモリセル１０内のトランジスタの個数を８個と削減できる。これにより、図４と図６との比較のように回路面積を抑制できる。さらに、図１４（ａ）のように、ＵＬＶリテンション状態におけるノイズマージンを比較例２より大きくできる。比較例２と同じノイズマージンとすると、ＶＶＤＤＬを比較例２より低くできる。これにより、スタンバイパワーをより抑制できる。

【0117】

［実施例１の変形例１］
実施例１の変形例１は、ＰＵＦＢ、異導電型チャネルＦＢＴｒ、フッタＰＳ、タイプ１の例である。図１６および図１７は、実施例１の変形例１におけるメモリセル１０の回路図である。図１６はループ表示の回路図であり、図１７はクロスカップル表示の回路図である。なお、ＰＵＦＢ・フッタＰＳでは、ＶＤＤリテンション状態ではなくＶＳＳリテンション状態であるが、ここでは実施例１と合わせるためＶＤＤリテンション状態と呼ぶ。

【0118】

図１６および図１７に示すようにインバータ回路１４および１６は、ＦＥＴｍ１ａ～ｍ４ａを各々備えている。ＦＥＴｍ１ａおよびｍ２ａはＰチャネルＭＯＳＦＥＴであり、ＦＥＴｍ３ａおよびｍ４ａはＮチャネルＭＯＳＦＥＴである。

【0119】

ＦＥＴｍ１ａにおいて、ソースは電源電圧ＶＤＤが印加された電源線１５ａに接続されている。選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよびグランド線１５ｂ（仮想グランド線）のいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよびグランド線１５ｂのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、グランド１５ｄの電圧ＶＧＮＤを仮想接地電圧ＶＶＧＮＤに変換しグランド線１５ｂに供給する。バイアスノードＮ４には一定のバイアスＶＦＰが印加されている。その他の回路構成は実施例１の図５および図６のＦＥＴｍ１～ｍ４をＦＥＴｍ１ａ～ｍ４ａにそれぞれ置き換えた回路と同じである。

【0120】

表４は、実施例１の変形例１における状態を示す表である。

【0121】

【表4】

【0122】

バイアスノードＮ４は定電圧ＶＦＰ（例えば１．０Ｖ）である。リード／ライト状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にビット線ＢＬおよびＢＬＢをそれぞれ接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬ（例えば０Ｖ）とする。双安定回路１２に加わる仮想電源電圧ＶＤＤ－ＶＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。リード状態ではビット線ＢＬおよびＢＬＢをほぼＶＶＧＮＤＬにできる。ライト状態ではビット線ＢＬおよびＢＬＢの一方をほぼＶＶＧＮＤＬにでき、他方をほぼＶＤＤにできる。記憶ノードＱ１およびＱ２のハイレベルはほぼＶＤＤとなり、ローレベルはほぼＶＶＧＮＤＬとなる。インバータ回路１４および１６はＢＩモードとなる。読み出しまたは書き込むメモリセル１０のワード線ＷＬの電圧ＶＷＬを電圧Ｖ１（例えば０．９Ｖ）とする。

【0123】

ＶＤＤリテンション状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にグランド線１５ｂを接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬ（例えば０Ｖ）とする。電圧ＶＤＤ－ＶＶＧＮＤはＶＨ（例えば１．２Ｖ）となる。インバータ回路１４および１６はＢＩモードとなる。ワード線ＷＬの電圧ＶＷＬを電圧Ｖ２（例えば０．１Ｖ）とする。

【0124】

ＵＬＶリテンション状態のとき、選択回路３２および３２ａは制御線ＣＴＲＬ１およびＣＴＲＬ２にグランド線１５ｂを接続する。パワースイッチ３０は仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＨ（例えば１．０Ｖ）とする。電圧ＶＤＤ－ＶＶＧＮＤはＶＬ（例えば０．２Ｖ）となる。インバータ回路１４および１６はＳＴモードとなる。ワード線ＷＬの電圧ＶＷＬを電圧Ｖ３（例えば１．０Ｖ）とする。ＵＬＶリテンション状態では、超低電圧で双安定回路１２のデータが保持される。これにより、リーク電流による消費電力を抑制できる。

【0125】

［実施例１の変形例２］
実施例１の変形例２は、ＰＤＦＢ、同導電型チャネルＦＢＴｒ、ヘッダＰＳ、タイプ１の例である。図１８および図１９は、実施例１の変形例２におけるメモリセル１０の回路図である。図１８はループ表示の回路図であり、図１９はクロスカップル表示の回路図である。

【0126】

図１８および図１９に示すようにインバータ回路１４および１６においてＦＥＴｍ３はＮチャネルＦＥＴである。インバータ回路１４のＦＥＴｍ３のゲートは、インバータ回路１４の出力ノードＮ２またはインバータ回路１６の入力ノードＮ１に接続され、インバータ回路１６のＦＥＴｍ３のゲートは、インバータ回路１６の出力ノードＮ２またはインバータ回路１４の入力ノードＮ１に接続されている。その他の回路構成は実施例１の図５および図６と同じである。なお、図７Ｂと同様に、選択回路３２および３２ａの一部はパワースイッチ３０と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられたプリチャージ／選択回路３３ａであり、選択回路３２および３２ａの他の一部は読出書込回路３４と制御線ＣＴＲＬ１およびＣＴＲＬ２との間に設けられた選択回路３２ｂでもよい。

【0127】

実施例１の変形例２のＵＬＶリテンション状態におけるバタフライカーブをシミュレーションした。シミュレーション条件は実施例１のシミュレーション２とほぼ同じである。ＶＶＤＤを０．２Ｖとした。実施例１の変形例２では、ＶＷＬ＝０．１Ｖのときノイズマージンが最も大きくなるため、ＶＷＬ＝０．１Ｖとした。

【0128】

図２０は、実施例１およびその変形例２のＵＬＶリテンション状態における双安定回路のバタフライカーブを示す図である。図２０は、Ｑ１がローレベルかつＱ２がハイレベルのときが動作点である。実施例１のバタフライカーブは図１３（ａ）と同じである。

【0129】

図２０に示すように、実施例１の変形例２では、動作点側の開口は実施例１の動作点側の開口より小さい。このように、フィードバックトランジスタ（ＦＥＴｍ３）がＦＥＴｍ１およびｍ３と同導電型チャネルの場合、異導電型チャネルよりノイズマージンが小さくなる。動作点側の開口は図１３（ａ）の比較例３より広い。よって、ＵＬＶリテンションにより比較例３より消費電力を抑制できる。さらに、比較例２より回路面積を削減できる。

【0130】

実施例１およびその変形例によれば、インバータ回路１４（第１インバータ回路）およびインバータ回路１６（第２インバータ回路）において、ＦＥＴｍ１（第１ＦＥＴ）（またはＦＥＴｍ１ａ）では、ソースがグランド線１５ｂ（または電源線１５ａ）に接続され、ドレインが中間ノードＮ３に接続され、ゲートが入力ノードＮ１に接続されている。なお、実施例１およびその変形例２のようなＰＤＦＢではグランド線１５ｂが電源線に相当し、実施例１の変形例１のようなＰＵＦＢでは電源線１５ａが電源線に相当する。

【0131】

ＦＥＴｍ２（第２ＦＥＴ）（またはＦＥＴｍ２ａ）では、ソースが中間ノードＮ３に接続され、ドレインが出力ノードＮ２に接続されている。ＦＥＴｍ３（第３ＦＥＴ）（またはＦＥＴｍ３ａ）では、ソースおよびドレインの一方が中間ノードＮ３に接続され、ソースおよびドレインの他方がバイアスノードＮ４に接続されている。ＦＥＴｍ４（第４ＦＥＴ）（またはＦＥＴｍ４ａ）では、ソースおよびドレインの一方が出力ノードＮ２に接続され、ソースおよびドレインの他方が制御線ＣＴＲＬ１またはＣＴＲＬ２に接続されている。ＦＥＴｍ４（またはｍ４ａ）の導電型（第２導電型）は、ＦＥＴｍ１およびｍ２（またはＦＥＴｍ１ａおよびｍ２ａ）の導電型（第１導電型）と反対である。

【0132】

記憶ノードＱ１（第１記憶ノード）において、インバータ回路１４の入力ノードＮ１およびインバータ回路１６の出力ノードＮ２が接続され、記憶ノードＱ２（第２記憶ノード）において、インバータ回路１４の出力ノードＮ２およびインバータ回路１６の入力ノードＮ１が接続される。これにより、双安定回路１２が形成される。

【0133】

インバータ回路１４および１６のＦＥＴｍ４（またはＦＥＴｍ４ａ）のゲートはワード線ＷＬに接続されている。インバータ回路１４のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１４の入力ノードＮ１、出力ノードＮ２、インバータ回路１６の入力ノードＮ１および出力ノードＮ２のいずれか１つのノードに接続されている。インバータ回路１６のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１６の入力ノードＮ１、出力ノードＮ２、インバータ回路１４の入力ノードＮ１および出力ノードＮ２のいずれか１つのノードに接続されている。

【0134】

以上のような回路構成により、インバータ回路１４および１６のロードとパストランジスタとをＦＥＴｍ４（またはＦＥＴｍ４ａ）により共用できる。よって、比較例２に比べ回路面積を削減できる。また、ＦＢＴｒであるＦＥＴｍ３（またはＦＥＴｍ３ａ）により、ＵＬＶリテンション状態でのノイズマージンが比較例３より広くなる。よって、消費電力を削減できる。

【0135】

実施例１およびその変形例１では、ＦＥＴｍ３（またはＦＥＴｍ３ａ）は、ＦＥＴｍ１およびｍ２（またはＦＥＴｍ１ａおよびｍ２ａ）の第１導電型チャネルと反対の第２導電型のチャネルである。すなわちＦＢＴｒは異導電型チャネルである。このとき、インバータ回路１４のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１４の入力ノードＮ１またはインバータ回路１６の出力ノードＮ２に接続され、インバータ回路１６のＦＥＴｍ３（またはＦＥＴｍ３ａ）のゲートは、インバータ回路１６の入力ノードＮ１またはインバータ回路１４の出力ノードＮ２に接続されている。

【0136】

これにより、実施例１のシミュレーション２のように、ＵＬＶリテンション状態におけるノイズマージンを比較例２より大きくできる。また、ＶＶＤＤＬを低くすることで、消費電力を抑制できる。

【0137】

実施例１の変形例２のように、ＦＥＴｍ３は、ＦＥＴｍ１およびｍ２と同じ第１導電型チャネルである。すなわちＦＢＴｒは同導電型チャネルである。このとき、インバータ回路１４のＦＥＴｍ３のゲートは、インバータ回路１４の出力ノードＮ２またはインバータ回路１６の入力ノードＮ１に接続され、インバータ回路１６のＦＥＴｍ３のゲートは、インバータ回路１６の出力ノードＮ２またはインバータ回路１４の入力ノードＮ１に接続されている。

【0138】

これにより、ＵＬＶリテンション状態におけるノイズマージンを比較例３より大きくできる。また、ＶＶＤＤＬを低くすることで、消費電力を抑制できる。

【0139】

図７Ａおよび図７Ｃの電子回路の制御回路２８はパワースイッチ３０（電源回路）を制御し、双安定回路１２がデータを保持するＵＬＶリテンション状態（第１状態）において、実施例１の表３の電圧ＶＶＤＤ－ＶＧＮＤおよび実施例１の変形例１の表４のＶＤＤ－ＶＶＧＮＤの電圧ＶＬ（第１電圧）をリード／ライト状態（第２状態）における電圧ＶＨ（第２電圧）より低くする。これにより、ＵＬＶリテンション状態における消費電力を抑制できる。

【0140】

なお、電圧ＶＬは、実施例１ではＵＬＶリテンション状態におけるグランド線１５ｂと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＶＤＤ－ＶＧＮＤに相当し、実施例１の変形例１ではＵＬＶリテンション状態における電圧ＶＤＤの電源線１５ａと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧ＶＤＤ－ＶＶＧＮＤに相当する。電圧ＶＨは、リード／ライト状態における記憶ノードＱ１とＱ２との間の電圧に相当する。

【0141】

電圧ＶＬは電圧ＶＨより小さければよいが、ＵＬＶリテンション状態においてＳＮＭを確保しかつ消費電力を抑制する観点から、電圧ＶＬは電圧ＶＨの１／２以下が好ましく、１／４以下がより好ましく、１／５以下がさらに好ましく、さらに１／６以下がより好ましい。特に、消費電力を抑制する観点から１／１０程度が好ましい。電圧ＶＬは０Ｖより大きい。

【0142】

制御回路２８は、選択回路３２ｂを制御し、リード／ライト状態において、双安定回路１２からデータをリードまたはライトするためのビット線ＢＬおよびＢＬＢを制御線ＣＴＲＬ１およびＣＴＲＬ２に接続する。すなわち、制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢに設定する。これにより、制御線ＣＴＲＬ１およびＣＴＲＬ２を介し、双安定回路１２からデータをリードまたはライトできる。

【0143】

実施例１およびその変形例２のようにＰＤＦＢのとき（すなわち第１導電型がＮ型のとき）、ＦＥＴｍ４はＰ型である。このため、リード／ライト状態においてＦＥＴｍ４をオンするためワード線ＷＬの電圧ＶＷＬをグランド線１５ｂの電圧ＶＧＮＤ（例えば０Ｖ）とすることが一般的である。しかし、図９（ａ）のように、ＶＷＬを０Ｖとすると、ＳＮＭが小さくなる。

【0144】

そこで、リード／ライト状態において、制御回路２８は、パワースイッチ３０のワード線ＷＬの電圧ＶＷＬをグランド線１５ｂの電圧より高くする。例えば実施例１およびその変形例２ではＶＧＮＤ＝０Ｖに対しＶＷＬ＝０．２５Ｖとする。これにより、図９（ａ）のように、ＳＮＭが目標である８０ｍＶより小さくなることを抑制できる。

【0145】

実施例１の変形例１のようにＰＵＦＢのとき（すなわち第１導電型がＰ型のとき）、制御回路２８は、ワード線ＷＬの電圧ＶＷＬを電源線１５ａの電圧ＶＤＤより低くする。例えば実施例１の変形例１ではＶＤＤ＝１．２Ｖに対しＶＷＬ＝０．９Ｖとする。これにより、ＰＤＦＢと同様に、ＳＮＭが小さくなることを抑制できる。

【0146】

ＶＤＤリテンションおよびリード／ライト状態では、ＶＷＬがグランド線１５ｂ（または電源線１５ａ）の電圧に近すぎるとリードにおけるＳＮＭが大きくならない。よって、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、ＶＨの１／１０以上が好ましく、１／５以上がより好ましく、図９（ａ）のように１／２程度がさらに好ましい。

【0147】

ＵＬＶリテンション状態では、ＶＷＬが高くなるとＦＥＴｍ４がオンしなくなり動作速度が低下する。このため、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、電圧ＶＨの１／２以下が好ましく、１／４以下がより好ましく、１／５以下がさらに好ましい。実施例１では、速度性能を優先してグランド線１５ｂの電圧とＶＷＬとの差を１／６程度とした。

【0148】

ＵＬＶリテンション状態では、図１２（ａ）および図１２（ｂ）において、出力ノードＮ２がローレベル（例えばＧＮＤ＝０Ｖ）のときＦＥＴｍ４はオフし、出力ノードＮ２がハイレベル（例えばＶＶＤＤＬ＝０．２Ｖ）のときＦＥＴｍ４はオンすることが好ましい。よって、ＶＷＬはＶＧＮＤ以上かつＶＶＤＤＬ以下であることが好ましい。すなわち、制御回路２８は、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧を電圧ＶＬ、または電圧ＶＬより低くすることが好ましい。例えば、実施例１ではＶＬ＝０．２Ｖに対しＶＷＬ－ＶＧＮＤ＝０．２Ｖである。実施例１の変形例１ではＶＬ＝０．２Ｖに対しＶＤＤ－ＶＷＬ＝０．２Ｖである。実施例１の変形例２ではＶＬ＝０．２Ｖに対しＶＷＬ－ＶＧＮＤ＝０．１Ｖである。

【0149】

図１１のように、実施例１ではＶＷＬがＶＧＮＤに近すぎるとノイズマージンが小さくなる。よって、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧は電圧ＶＬの１／４以上が好ましく、１／２以上がより好ましい。図１１においてＶＷＬ＝０．２Ｖにおいてノイズマージンが最大となるように、ワード線ＷＬとグランド線１５ｂ（または電源線１５ａ）との間の電圧は電圧ＶＬでもよい。

【0150】

実施例１およびその変形例２のようにＰＤＦＢのとき（すなわち第１導電型がＮ型のとき）、ＦＥＴｍ４はＰ型である。このため、グランド線１５ｂと制御線ＣＴＲＬ１およびＣＴＲＬ２との間の電圧をＶＶＤＤ－ＶＧＮＤ＝ＶＨ（例えば１．２Ｖ）とするＶＤＤリテンション状態においてＦＥＴｍ４をオフするためワード線ＷＬの電圧ＶＷＬをＶＶＤＤ（例えば１．２Ｖ）とすることが一般的である。しかし、図９（ｂ）のように、ＶＷＬを１．２Ｖとすると、ＳＮＭが小さくなる。

【0151】

そこで、ＶＤＤリテンション状態（第３状態）において、制御回路２８は、ワード線ＷＬとグランド線１５ｂとの間の電圧をＶＨより小さくする。例えば、実施例１およびその変形例２ではＶＨ＝１．２Ｖに対しＶＷＬ－ＶＧＮＤ＝１．１Ｖとする。これにより、図９（ｂ）のように、ＳＮＭが小さくなることを抑制できる。

【0152】

実施例１の変形例１のようにＰＵＦＢのとき（すなわち第１導電型がＰ型のとき）、制御回路２８は、ワード線ＷＬと電源線１５ａとの間の電圧をＶＨより小さくする。例えば、実施例１の変形例１ではＶＨ＝１．２Ｖに対しＶＤＤ－ＶＷＬ＝１．１Ｖとする。これにより、ＳＮＭが小さくなることを抑制できる。

【0153】

ＶＷＬがグランド線１５ｂ（または電源線１５ａ）の電圧に近すぎるとＳＮＭが大きくならない。よって、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差はＶＨの４９／５０以下が好ましく、１９／２０以下がより好ましく、９／１０以下がさらに好ましい。

【0154】

図９（ｂ）のように、ＶＷＬが低くなるとスタンバイパワーが大きくなる。このため、グランド線１５ｂ（または電源線１５ａ）の電圧とＶＷＬとの差は、電圧ＶＨの１／２以上が好ましく、３／４以上がより好ましく、４／５以上がさらに好ましい。

【0155】

ＵＬＶリテンション状態、ＶＤＤリテンション状態およびリード／ライト状態のいずれにおいても、バイアスノードＮ４には一定のバイアスであるＶＦＮまたはＶＦＰが供給される。これにより、ドライバ２６が不要となり、回路面積を削減できる。バイアスノードＮ４に供給される電圧ＶＦＮおよびＶＦＰの好ましい範囲について考察する。

【0156】

図２１（ａ）および図２１（ｂ）は、それぞれヘッダＰＳ・ＰＤＦＢ・タイプ１型およびフッタＰＳ・ＰＵＦＢ・タイプ１型の各電圧を示す図である。図２１（ａ）では、ＶＧＮＤに対するＶＶＤＤＨおよびＶＶＤＤＬを縦方向に示し、図２１（ｂ）では、ＶＤＤに対するＶＶＧＮＤＬおよびＶＶＧＮＤＨを縦方向に示す。

【0157】

図２１（ａ）に示すように、ヘッダＰＳでは、リード／ライト状態およびＶＤＤリテンション状態では電源線１５ａにＶＶＤＤＨ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度の一定のバイアスとすると、ＶＦＮはＶＶＤＤＨに対し十分低いため、インバータ回路１４および１６はＢＩモードとなる。ＵＬＶリテンション状態では電源線１５ａにＶＶＤＤＬ、グランド線１５ｂにＶＧＮＤが供給される。このとき、ＶＦＮをＶＶＤＤＬ程度とすると、ＶＦＮはＶＧＮＤに対し高いため、インバータ回路１４および１６はＳＴモードとなる。

【0158】

定電圧ＶＦＮはＶＶＤＤＨより小さくＶＧＮＤより大きければよい。すなわち、ＶＦＮは、リード／ライト状態における記憶ノードＱ１の電圧と記憶ノードＱ２の電圧の間（図２１（ａ）の範囲４０）であればよい。定電圧ＶＦＮがＶＶＤＤＨに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＨとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。定電圧ＶＦＮがＶＧＮＤに近すぎると、仮想電源電圧ＶＶＤＤをＶＶＤＤＬとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、仮想電源電圧ＶＶＤＤによって双安定回路１２のモードを自動的に切り替えるには、定電圧ＶＦＮは、ＶＶＤＤＨとＶＧＮＤとの中点の電圧以下（すなわち（ＶＶＤＤＨ－ＶＧＮＤ）／２以下）が好ましく、ＶＶＤＤＬにＶＶＤＤＬとＶＧＮＤの差の電圧の１／２を加えた電圧以下（すなわちＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２以下）がより好ましく、さらには、（ＶＶＤＤＨ－ＶＧＮＤ）／２と、ＶＶＤＤＬとＶＧＮＤとの中点の電圧程度（すなわち（ＶＶＤＤＬ－ＶＧＮＤ）／２程度）と、の間（図２１（ａ）の範囲４１）が好ましく、ＶＶＤＤＬ＋（ＶＶＤＤＬ－ＶＧＮＤ）／２と、（ＶＶＤＤＬ－ＶＧＮＤ）／２程度と、の間（図２１（ａ）の範囲４２）が好ましい。さらには、ＶＶＤＤＬ程度が好ましい。

【0159】

図２１（ｂ）に示すように、フッタＰＳでは、リード／ライト状態およびＶＤＤリテンション状態ではグランド線１５ｂにＶＶＧＮＤＬ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度の一定のバイアスとすると、ＶＦＰはＶＶＧＮＤＬに対し十分高いため、インバータ回路１４および１６はＢＩモードとなる。ＵＬＶリテンション状態ではグランド線１５ｂにＶＶＧＮＤＨ、電源線１５ａにＶＤＤが供給される。このとき、ＶＦＰをＶＶＧＮＤＨ程度とすると、ＶＦＰはＶＤＤに対し低いため、インバータ回路１４および１６はＳＴモードとなる。

【0160】

定電圧ＶＦＰはＶＶＧＮＤＬより大きくＶＤＤより小さければよい。すなわち、ＶＦＰは、リード／ライト状態における記憶ノードＱ１の電圧と記憶ノードＱ２の電圧の間（図２１（ｂ）の範囲４０）であればよい。定電圧ＶＦＰがＶＶＧＮＤＬに近すぎると、仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＬとしたときに、インバータ回路１４および１６はＢＩモードとなり難い。定電圧ＶＦＰがＶＤＤに近すぎると、仮想接地電圧ＶＶＧＮＤをＶＶＧＮＤＨとしたときに、インバータ回路１４および１６はＳＴモードとなり難い。よって、仮想接地電圧ＶＶＧＮＤによって双安定回路１２のモードを自動的に切り替えるためには、定電圧ＶＦＰは、ＶＤＤとＶＶＧＮＤＬとの中点の電圧以上（すなわち（ＶＤＤ－ＶＶＧＮＤＬ）／２以上）が好ましく、ＶＶＧＮＤＨにＶＤＤとＶＶＧＮＤＨの差の電圧の１／２を減じた電圧以上（すなわちＶＶＧＮＤＨ－（ＶＤＤ－ＶＶＧＮＤＨ）／２以上）がより好ましく、さらには、（ＶＤＤ－ＶＶＧＮＤＬ）／２と、ＶＤＤとＶＶＧＮＤＨとの中点の電圧程度（すなわちＶＶＧＮＤＨ＋（ＶＤＤ－ＶＶＧＮＤＨ）／２程度）と、の間（図２１（ｂ）の範囲４１）が好ましく、ＶＶＧＮＤＨ－（ＶＤＤ－ＶＶＧＮＤＨ）／２と、ＶＶＧＮＤＨ＋（ＶＤＤ－ＶＶＧＮＤＨ）／２程度と、の間（図２１（ｂ）の範囲４２）が好ましい。さらにＶＶＧＮＤＨ程度が好ましい。

【0161】

実施例１およびその変形例では、ドライバ２６を設けないタイプ１を例に説明したが、ドライバ２６を設けるタイプ２でもよい。ＰＤＦＢとＰＵＦＢ、異導電型チャネルと同導電型チャネル、およびヘッダＰＳとフッタＰＳとデュアルＰＳの組み合わせは任意に設定できる。

【0162】

また、ＳＲＡＭセルを例に説明したが、マスタスレーブ型フリップフロップ回路等のフリップフロップ回路に実施例１およびその変形例の双安定回路を用いてもよい。マスタスレーブ型フリップフロップ回路では、双安定回路１２のループ内にクロック信号に同期してオンオフするパスゲート等のスイッチを設けてもよい。

【実施例0163】

実施例２は、メモリセルが不揮発性記憶素子を有する例である。
［仮想電源方式のメモリセルの説明］
図２２は、実施例２における仮想電源電圧ＶＶＤＤを用いる仮想電源方式のメモリセルの回路図である。図２２に示すように、仮想電源方式では、パワースイッチ３０が電源線１５ａ（仮想電源線）と電源１５ｃとの間に設けられている。メモリセル１０は、インバータ回路１４および１６、ＦＥＴＭ５、Ｍ６、不揮発性記憶素子としてスピントランスファートルク磁気トンネル接合素子（ＳＴＴ-ＭＴＪ：以下では単に強磁性トンネル接合素子と呼ぶ）ＭＴＪ１およびＭＴＪ２を主に備えている。

【0164】

インバータ回路１４および１６はループ状に接続され双安定回路１２を構成している。インバータ回路１４は、ＦＥＴＭ２およびＭ４を備えている。インバータ回路１６はＦＥＴＭ１およびＭ３を備えている。ＦＥＴＭ１、Ｍ２、Ｍ５およびＭ６はＮチャネルＭＯＳＦＥＴであり、ＦＥＴＭ３およびＭ４はＰチャネルＭＯＳＦＥＴである。

【0165】

ＦＥＴＭ１（第１ＦＥＴ）およびＭ２（第２ＦＥＴ）において、ソースはグランド電圧ＶＧＮＤが印加されたグランド線１５ｂに接続され、ドレインはそれぞれ記憶ノードＱ１（第１記憶ノード）およびＱ２（第２記憶ノード）に接続され、ゲートはそれぞれ記憶ノードＱ２およびＱ１に接続されている。記憶ノードＱ１とＱ２は相補的なノードである。ＦＥＴＭ１およびＭ２はドライバである。

【0166】

ＦＥＴＭ３（第３ＦＥＴ）およびＭ４（第４ＦＥＴ）において、ソースおよびドレインの一方はそれぞれ記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方はそれぞれ制御線ＣＴＲＬ１（第１制御線）およびＣＴＲＬ２（第２制御線）に接続され、ゲートはワード線ＷＬに接続されている。ＦＥＴＭ３およびＭ４は、リード動作およびライト動作のときはパストランジスタとして機能し、ホールド状態、ストア動作およびリストア動作のときはロードとして機能する。

【0167】

記憶ノードＱ１と制御線ＣＴＲＬ０との間にＦＥＴＭ５と強磁性トンネル接合素子ＭＴＪ１とが接続され、記憶ノードＱ２と制御線ＣＴＲＬ０との間にＦＥＴＭ６と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴＭ５（第１スイッチ）およびＭ６（第２スイッチ）において、ソースおよびドレインの一方は、それぞれ記憶ノードＱ１およびＱ２に接続され、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ゲートはスイッチ線ＳＲに接続されている。

【0168】

強磁性トンネル接合素子ＭＴＪ１（第１不揮発性記憶素子）およびＭＴＪ２（第２不揮発性記憶素子）は、それぞれフリー層１７、トンネル絶縁膜１８およびピン層１９を有している。フリー層１７は制御線ＣＴＲＬ０に接続され、ピン層１９はＦＥＴＭ５およびＭ６に接続されている。フリー層１７およびピン層１９は強磁性体からなる。フリー層１７とピン層１９との磁化方向が平行な状態（平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が低くなる。フリー層１７とピン層１９との磁化方向が反平行な状態（反平行状態）では、ＭＴＪ１およびＭＴＪ２の抵抗値が平行状態より高くなる。ＭＴＪ１およびＭＴＪ２は、ＭＴＪ１およびＭＴＪ２の磁化状態（すなわち抵抗値）によりデータをストアする。不揮発性記憶素子としてＭＴＪを例に説明するが、不揮発性記憶素子は、巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子でもよい。

【0169】

選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよび電源線１５ａのいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよび電源線１５ａのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、電源１５ｃの電圧ＶＤＤを仮想電源電圧ＶＶＤＤに変換し電源線１５ａに供給する。

【0170】

図２３は、実施例２の仮想電源電圧を用いる仮想電源方式におけるパワースイッチおよび選択回路を示す図である。図２３に示すように、メモリセル１０はＮＶ－ＳＲＡＭセルである。その他の回路構成は図７Ｂと同じである。実施例２では、仮想電源電圧ＶＶＤＤがＶＤＤＨとなるのは、ストア動作およびリストア動作のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．２Ｖである。仮想電源電圧ＶＶＤＤがＶＤＤＬとなるのは、ホールド状態のときであり、電圧ＶＶＤＤ－ＶＧＮＤは例えば１．０Ｖである。ＦＥＴＭ１０～Ｍ１２がオフするのは、リード動作およびライト動作のときである。

【0171】

［仮想接地方式のメモリセルの説明］
図２４は、実施例２における仮想接地方式のメモリセル１０の回路図である。図２４に示すように、仮想接地方式では、パワースイッチ３０がグランド線１５ｂ（仮想グランド線）とグランド１５ｄとの間に設けられている。ＦＥＴＭ１～Ｍ６の代わりにＦＥＴＭ１ａ～Ｍ６ａが設けられている。ＦＥＴＭ１ａ、Ｍ２ａ、Ｍ５ａおよびＭ６ａは、ＰチャネルＦＥＴであり、ＦＥＴＭ３ａおよびＭ４ａはＮチャネルＦＥＴである。

【0172】

ＦＥＴＭ１ａおよびＭ２ａのソースは電源線１５ａに接続されている。ＭＴＪ１およびＭＴＪ２のピン層１９は制御線ＣＴＲＬ０に接続され、フリー層１７はＦＥＴＭ５およびＭ６に接続されている。選択回路３２は、制御線ＣＴＲＬ１をビット線ＢＬおよびグランド線１５ｂのいずれか一方に接続する。選択回路３２ａは、制御線ＣＴＲＬ２をビット線ＢＬＢおよびグランド線１５ｂのいずれか一方に接続する。パワースイッチ（ＰＳ）３０は、グランド１５ｄの電圧ＶＧＮＤを仮想接地電圧ＶＶＧＮＤに変換しグランド線１５ｂに供給する。その他の構成は、仮想電源方式の図２２と同じであり説明を省略する。

【0173】

図２５は、実施例２の仮想接地方式におけるパワースイッチおよび選択回路を示す図である。図２５に示すように、選択回路３２ｂは、読出書込回路３４に接続されるビット線ＢＬおよびＢＬＢとグランド線１５ｂとのいずれかを制御線ＣＴＲＬ１およびＣＴＲＬ２に接続する。パワースイッチ３０は、ＦＥＴＰＳ１ａおよびＰＳ２ａを備えている。ＦＥＴＰＳ１ａおよびＰＳ２ａはＮチャネルＦＥＴである。ＦＥＴＰＳ１ａはグランド１５ｄＬとグランド線１５ｂとの間に接続され、ＦＥＴＰＳ２ａはグランド１５ｄＨとグランド線１５ｂとの間に接続されている。グランド１５ｄＬおよび１５ｄＨにはそれぞれグランド電圧ＶＧＮＤＬおよび電圧ＶＧＮＤＨが供給されている。

【0174】

ＦＥＴＰＳ１ａおよびＰＳ２ａのゲートにはそれぞれ信号ＶＰＳ１およびＶＰＳ２が入力する。信号ＶＰＳ１およびＶＰＳ２がそれぞれハイレベルおよびローレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはそれぞれオンおよびオフし、仮想接地電圧ＶＶＧＮＤはＶＧＮＤＬとなる。仮想接地電圧ＶＶＧＮＤがＶＧＮＤＬとなるのは、ストア動作およびリストア動作のときであり、ＶＤＤ－ＶＶＧＮＤは例えば１．２Ｖである。信号ＶＰＳ１およびＶＰＳ２がそれぞれローレベルおよびハイレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはそれぞれオフおよびオンし、仮想接地電圧ＶＶＧＮＤはＶＧＮＤＨとなる。仮想接地電圧ＶＶＧＮＤがＶＧＮＤＨとなるのは、ホールド状態のときであり、ＶＤＤ－ＶＶＧＮＤは例えば１．０Ｖである。信号ＶＰＳ１ａおよびＶＰＳ２ａがともにローレベルのとき、ＦＥＴＰＳ１ａおよびＰＳ２ａはともにオフし、仮想接地電圧ＶＶＧＮＤが遮断される。仮想接地電圧ＶＶＧＮＤが遮断されるのは、シャットダウン状態のときである。

【0175】

プリチャージ／選択回路３３ａは、ＦＥＴＭ１０～Ｍ１２を備えている。電源１５ｃと制御線ＣＴＲＬ１との間にＦＥＴＭ１０が接続されている。電源１５ｃと制御線ＣＴＲＬ２との間にＦＥＴＭ１１が接続されている。制御線ＣＴＲＬ１とＣＴＲＬ２との間にＦＥＴＭ１２が接続されている。ＦＥＴＭ１０～Ｍ１２のゲートには選択信号Ｓｅｌが入力する。選択信号Ｓｅｌがローレベルのとき、ＦＥＴＭ１０～Ｍ１２はオンし、制御線ＣＴＲＬ１およびＣＴＲＬ２に電源電圧ＶＤＤが印加される。ＦＥＴＭ１０～Ｍ１２がオンするのは、リード動作のプリチャージのときである。選択信号Ｓｅｌがハイレベルのとき、ＦＥＴＭ１０～Ｍ１２はオフし、選択回路３２ｂは制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢまたはグランド線１５ｂに接続する。

【0176】

以下仮想電源方式を例に、実施例２のメモリアレイおよび動作について説明する。

【0177】

［メモリアレイの説明］
図２６は、実施例２におけるメモリアレイのブロック図である。図２６に示すように、メモリアレイ２２は、メモリセル１０を有する複数のブロック２４に分割されている。ブロック２４の個数は適宜設計可能である。メモリアレイ２２内には複数のメモリセル１０がマトリックス状に配置されている。メモリアレイ２２内には、行方向にワード線ＷＬおよびスイッチ線ＳＲが延伸し、列方向に制御線ＣＴＲＬ０～ＣＴＲＬ２が延伸している。各メモリセル１０には、ワード線ＷＬ、スイッチ線ＳＲ、制御線ＣＴＲＬ０～ＣＴＲＬ２が接続されている。図２６では、１列からｎ列の制御線ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎと示している。

【0178】

メモリアレイ２２に対応し、制御回路２８、パワースイッチ３０および周辺回路３８が設けられている。制御回路２８は、パワースイッチ３０および周辺回路３８を制御する。周辺回路３８は、ＷＬデコーダ３１、選択回路３２ｂ、プリチャージ／選択回路３３ａ、読出書込回路３４、ＳＲデコーダ３５および列デコーダ３６を備えている。

【0179】

リード動作およびライト動作において、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎにそれぞれビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢｌＢｎを接続する。ＷＬデコーダ３１は行アドレスに基づきワード線ＷＬを選択する。読出書込回路３４は列アドレスに基づきビット線ＢＬ１およびＢＬＢ１からＢＬｎおよびＢＬＢｎから選択する列に対応するビット線ＢＬおよびＢＬＢを選択する。プリチャージ／選択回路３３ａはビット線ＢＬおよびＢＬＢをプリチャージする。読出書込回路３４は、選択されたメモリセル１０の双安定回路１２にデータを書き込みまたは双安定回路１２からデータを読み出しバス２５に出力する。

【0180】

ストア動作およびリストア動作において、選択回路３２ｂは制御線ＣＴＲＬ１１およびＣＴＲＬ２１からＣＴＲＬ１ｎおよびＣＴＲＬ２ｎに電源線１５ａを接続する。ストア動作において、ＳＲデコーダ３５は行アドレスに基づきスイッチ線ＳＲを選択する。列デコーダ３６は列アドレスに基づき制御線ＣＴＲＬ０を選択する。ＷＬデコーダ３１および列デコーダ３６に選択されたメモリセル１０において双安定回路１２のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアされる。

【0181】

［動作の説明］
図２７（ａ）から図２９は、実施例２におけるメモリセルの動作を示す図である。Ｈはハイレベル、Ｌはローレベルを示し、括弧内は電圧の例を示す。

【0182】

図２７（ａ）に示すように、双安定回路１２において、記憶ノードＱ１およびＱ２の電圧がそれぞれＨ（例えば１．２Ｖ）およびＬ（例えば０Ｖ）に設定されている場合について説明する。双安定回路１２のデータを読み出すリード動作のとき、制御回路２８は選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢとして機能させる。例えば制御回路２８は図２３のＦＥＴＭ１０～Ｍ１２をオフさせ、トランスファーゲートＭ１３およびＭ１４をオンさせる。制御回路２８は、ワード線ＷＬをＬ（例えば０Ｖ）とし、ＦＥＴＭ５およびＭ６をオフさせ（例えばスイッチ線ＳＲをＬ（例えば０Ｖ）とする）、制御線ＣＴＲＬ０をＬ（例えば０Ｖ）に設定する。読出書込回路３４は制御線ＣＴＲＬ１およびＣＴＲＬ２をＨ（例えば１．２Ｖ）とし、双安定回路のデータを読み出す。

【0183】

図２７（ｂ）に示すように、双安定回路１２にデータを書き込むライト動作について、記憶ノードＱ１の電圧をＨからＬに書き換え、記憶ノードＱ２の電圧をＬからＨに書き換える場合を例に説明する。制御回路２８は選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をビット線ＢＬおよびＢＬＢとして機能させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。読出書込回路３４はビット線ＢＬおよびＢＬＢをそれぞれＬ（例えば０Ｖ）およびＨ（例えば１．２Ｖ）に設定する。これにより、記憶ノードＱ１およびＱ２にそれぞれＬおよびＨが書き込まれる。

【0184】

図２７（ｃ）に示すように、双安定回路１２が揮発的にデータを保持するホールド状態のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨ（例えば１．２Ｖ）を印加させる。例えば制御回路２８は図２３のＦＥＴＭ１０～Ｍ１２をオンさせ、トランスファーゲートＭ１３およびＭ１４をオフさせ、ＦＥＴＰＳ１をオン、ＰＳ２をオフさせる。制御回路２８は、ワード線ＷＬをＨ（例えば１．２Ｖ）とし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。これにより、記憶ノードＱ１およびＱ２はそれぞれＨおよびＬに維持される。以上のように、リード動作、ライト動作およびホールド状態では、ＦＥＴＭ５およびＭ６がオフするため、ＭＴＪ１およびＭＴＪ２の影響は双安定回路１２に及ばない。

【0185】

双安定回路１２のデータをＭＴＪ１およびＭＴＪ２に不揮発的にストアする動作について説明する。ストア動作では、ＭＴＪ１およびＭＴＪ２の一方を高抵抗に設定するＨ－ストア動作（第１ストア動作）とＭＴＪ１およびＭＴＪ２の他方を低抵抗に設定するＬ－ストア動作（第２ストア動作）とを行う。Ｈ－ストア動作とＬ－ストア動作のいずれを先に実行してもよい。Ｈ－ストア動作とＬ－ストア動作との間をホールド状態としてもよい。

【0186】

図２８（ａ）に示すように、記憶ノードＱ１およびＱ２がそれぞれＨおよびＬの場合を例に説明する。Ｈ－ストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨを印加させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオン（例えば電圧ＶＳＲを０．７Ｖとする）させ、制御線ＣＴＲＬ０をＬとする。これにより、記憶ノードＱ１からＭＴＪ１を介し制御線ＣＴＲＬ０に電流Ｉｍ１が流れる。よって、ＭＴＪ１は反平行状態となり高抵抗となる。

【0187】

図２８（ｂ）に示すように、Ｌ－ストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＨとして電圧ＶＤＤＨを印加させる。制御回路２８は、ワード線ＷＬをＨ´（例えば０．８Ｖ）とし、ＦＥＴＭ５およびＭ６をオン（例えば電圧ＶＳＲを０．７Ｖとする）させ、制御線ＣＴＲＬ０をＶｃ（例えば０．５Ｖ）とする。これにより、制御線ＣＴＲＬ０から記憶ノードＱ２へＭＴＪ２を介し電流Ｉｍ２が流れる。よって、ＭＴＪ２は平行状態となり低抵抗となる。

【0188】

図２８（ａ）および図２８（ｂ）のように、ＦＥＴＭ１およびＭ２がＮ型チャネルとき、Ｈ－ストア動作（第１ストア動作）のワード線ＷＬの電圧ＶＷＬ（第１電圧）は、Ｌ－ストア動作（第２ストア動作）の電圧ＶＷＬ（第４電圧）より低く、Ｈ－ストア動作の制御線ＣＴＲＬ０の電圧Ｖｃ（第３電圧）は、Ｌ－ストア動作の電圧Ｖｃ（第６電圧）より低い。Ｈ－ストア動作およびＬ－ストア動作における制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧（第２電圧および第５電圧）はグランド線１５ｂの電圧ＶＧＮＤより高い。これにより、双安定回路１２のデータをＭＴＪ１およびＭＴＪ２にストアできる。なお、図２４のように、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルのとき、第１電圧は、第４電圧より高く、第３電圧は、第６電圧より高い。第２電圧および第５電圧は電源線１５ａの電圧ＶＤＤより低い。

【0189】

図２８（ｃ）に示すように、ストア動作の後に電源をシャットダウンする（電圧ＶＶＤＤ－ＶＧＮＤを０Ｖとする）シャットダウン状態とする。シャットダウン状態のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２にＬとして電圧ＶＧＮＤ（例えば０Ｖ）を印加させる。制御回路２８は、ワード線ＷＬをＬとし、ＦＥＴＭ５およびＭ６をオフさせ、制御線ＣＴＲＬ０をＬとする。このように、制御回路２８はメモリセル１０の電源をシャットダウンとする。シャットダウン状態では、ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗に維持される。なお、制御回路２８および周辺回路３８の電源はシャットダウンしてもよいししなくてもよい。

【0190】

図２９に示すように、ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗の場合を例に説明する。ＭＴＪ１およびＭＴＪ２のデータを双安定回路１２にリストアするリストア動作のとき、制御回路２８はパワースイッチ３０および選択回路３２ｂに制御線ＣＴＲＬ１およびＣＴＲＬ２をＬからＨ´（例えば１．０Ｖ）に立ち上げる。制御回路２８は、ワード線ＷＬをＬ´（例えば０．１Ｖ）とし、ＦＥＴＭ５およびＭ６をオンさせ（例えば電圧ＶＳＲを０．７Ｖとする）、制御線ＣＴＲＬ０をＬとする。制御線ＣＴＲＬ１からＦＥＴＭ３およびＭ５を介しＭＴＪ１に電流Ｉｍ３が流れる。同様に、制御線ＣＴＲＬ２からＦＥＴＭ４およびＭ６を介しＭＴＪ２に電流Ｉｍ４が流れる。ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗なため、電流Ｉｍ４はＩｍ３より大きい。これにより、記憶ノードＱ２の電圧は記憶ノードＱ１の電圧より速く低くなる。よって、記憶ノードＱ１およびＱ２はそれぞれＨおよびＬに安定する。以上によりリストア動作が完了する。リストア動作の後はホールド状態とすることで、双安定回路１２は揮発的にデータを保持する。また、リード動作およびライト動作を行う。

【0191】

図２７（ａ）および図２７（ｂ）のように、制御回路２８は、双安定回路１２にデータを揮発的にライトするライト動作並びに双安定回路１２からリードするリード動作のときＦＥＴＭ５およびＭ６をオフする。図２８（ａ）、図２８（ｂ）および図２９のように、双安定回路１２からＭＴＪ１およびＭＴＪ２にデータを不揮発的にストアするストア動作のとき並びにＭＴＪ１およびＭＴＪ２から双安定回路１２にデータをリストアするリストア動作のときＦＥＴＭ５およびＭ６をオンする。これにより、ライト動作およびリード動作のとき、ＭＴＪ１およびＭＴＪ２が双安定回路１２に影響することを抑制できる。

【0192】

［シミュレーション３］
実施例２における適切なチャネル幅および電圧をシミュレーションした。シミュレーション３では、以下のステップＳ１～Ｓ５を行い、各チャネル幅および電圧を決定した。まず、比較例３（６Ｔ－ＳＲＡＭ）の類推により、以下のように各ＦＥＴのチャネル幅を設定した。各ＦＥＴのチャネル長は６０ｎｍである。

【0193】

ＦＥＴＭ１、Ｍ２：ＷＤＲＶ＝１５０ｎｍ
ＦＥＴＭ３，Ｍ４：ＷＬＰ＝１００ｎｍ
ＦＥＴＭ５、Ｍ６：ＷＳＲ＝１００ｎｍ

【0194】

［ステップＳ１］
ステップＳ１では、実施例２の双安定回路１２の４Ｔセル（ＦＥＴＭ１～Ｍ４）のホールド状態におけるＳＮＭからＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰを決定した。図３０は、シミュレーション３におけるホールド状態のＷＬＰに対するＳＮＭおよびスタンバイパワーを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ワード線ＷＬの電圧ＶＷＬは１．２Ｖ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。スタンバイパワーは、実施例２（４Ｔセル）のシミュレーション結果を実線、比較例３（６Ｔセル）のシミュレーション結果を破線とした。

【0195】

図３０に示すように、ＷＬＰが大きくなるとＳＮＭは大きくなるがスタンバイパワーも大きくなる。ＷＬＰが１０５ｎｍ以上で全てのＳＮＭが８０ｍＶ以上となる。ＷＬＰが１１０ｎｍ以上となるとスタンバイパワーが比較例３を上回る。これらのことからＷＬＰを１０５ｎｍに決定した。

【0196】

［ステップＳ２］
ステップＳ２では、４Ｔセルのリード動作およびホールド状態のＳＮＭからリード動作、ライト動作およびホールド状態のワード線ＷＬの電圧ＶＷＬを決定した。図３１は、シミュレーション３におけるリード動作およびホールド状態のＶＷＬに対するＳＮＭを示す図である。ＦＥＴＭ１およびＭ２のチャネル幅ＷＤＲＶは１５０ｎｍ、ＦＥＴＭ３およびＭ４のチャネル幅ＷＬＰは１０５ｎｍ、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧ＶＤＤＨは１．２Ｖである。ＳＮＭは、ＴＴ、ＳＳ、ＳＦ、ＦＳおよびＦＦについて図示した。ＶＷＬが０Ｖ付近は、ＦＥＴＭ３およびＭ４をオンするリード動作およびライト動作に対応し、ＶＷＬが１．２Ｖ付近はＦＥＴＭ３およびＭ４をオフするホールド状態に対応する。

【0197】

図３１に示すように、ＳＮＭはＶＷＬに依存する。ＶＷＬが０Ｖから高くなるとＳＮＭは大きくなり、ＶＷＬが１．２Ｖから低くなるとＳＮＭは大きくなる。ＶＷＬが０．７Ｖ～０．８ＶにおいてＳＮＭは最も大きくなる。ＶＷＬ＝０Ｖおよび１．２ＶにおいてＳＮＭは８０ｍＶ以上であるため、リード動作およびライト動作のＶＷＬを０Ｖに決定し、ホールド状態のＶＷＬを１．２Ｖに決定した。

【0198】

［ステップＳ３］
ステップＳ３では、Ｈ－ストア動作における電流Ｉｍ１（図２８（ａ）参照）を設計した。電流Ｉｍ１はＭＴＪ１およびＭＴＪ２が平行状態から反平行状態に切り替わる閾値電流Ｉｃの１．２倍を目標とした。ストア動作では、双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。Ｈの記憶ノードＱ１からＭＴＪ１に電流Ｉｍ１を流すため、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとする。ＦＥＴＭ５およびＭ６をオンする。記憶ノードＱ１がＬにならないように、ＦＥＴＭ３をオンさせる。このため、ワード線ＷＬの電圧ＶＷＬを０Ｖとする。

【0199】

図３２（ａ）および図３２（ｂ）は、シミュレーション３におけるＨ－ストア動作の電圧ＶＳＲに対するそれぞれ電流Ｉｍ１およびＳＮＭを示す図である。図３２（ａ）に示すように、電圧ＶＳＲが高くなると電流Ｉｍ１が大きくなる。電圧ＶＳＲが０．７Ｖ以上で電流Ｉｍ１は１．２Ｉｃ以上となる。図３２（ｂ）に示すように、電圧ＶＳＲが高くなると、ＳＮＭは小さくなる。電圧ＶＳＲが０．９５Ｖ以上となるとＳＮＭが８０ｍＶを下回る。ＳＮＭが８０ｍＶ以上かつ電流Ｉｍ１が１．２Ｉｃ付近となるように、電圧ＶＳＲを０．７Ｖに決定した。

【0200】

［ステップＳ４］
ステップＳ４では、Ｌ－ストア動作における電流Ｉｍ２（図２８（ｂ）参照）を設計した。電流Ｉｍ２はＭＴＪ１およびＭＴＪ２が反平行状態から平行状態に切り替わる閾値電流Ｉｃの１．２倍以上を目標とした。双安定回路１２のデータを保持するため制御線ＣＴＲＬ１およびＣＴＲＬ２はＨ（１．２Ｖ）である。制御線ＣＴＲＬ０からＬの記憶ノードＱ２にＭＴＪ２を介し電流Ｉｍ２を流すため、制御線ＣＴＲＬ０の電圧ＶｃをＬより高くする。ＦＥＴＭ５およびＭ６をオンするため電圧ＶＳＲはＨ－ストア動作と同じ０．７Ｖとする。ワード線ＷＬの電圧ＶＷＬと制御線ＣＴＲＬ０の電圧Ｖｃを変化させた。

【0201】

図３３（ａ）および図３３（ｂ）は、シミュレーション３におけるＬ－ストア動作の電圧Ｖｃに対するそれぞれ電流Ｉｍ２およびＳＮＭを示す図である。ＳＦが最も小さいため、ＳＦをＳＮＭとして示している。図３３（ａ）に示すように、制御線ＣＴＲＬ０の電圧Ｖｃが大きくなると電流Ｉｍ２が大きくなり、ワード線ＷＬの電圧ＶＷＬが大きくなると電流Ｉｍ２が大きくなる。電圧ＶＷＬが低くなると電流Ｉｍ２が小さくなるのは、電圧ＶＷＬが０Ｖ付近ではＦＥＴＭ４が完全にオンし、記憶ノードＱ２の電圧が高くなってしまうためである。

【0202】

図３３（ｂ）に示すように、電圧ＶＷＬを０Ｖから高くするとＳＮＭは大きくなるがＶＷＬが０．４Ｖ以上となるとＳＮＭは小さくなる。ＶＷＬが０．９Ｖでは、ＳＮＭは８０ｍＶより小さくなる。電圧ＶＷＬが高くなるとＦＥＴＭ４がオフし、データを維持できないためである。電圧ＶＷＬを０．５Ｖ～０．８Ｖとすると、電圧Ｖｃを適切に選択することで電流Ｉｍ２＝１．２ＩｃとＳＮＭが１００ｍＶ以上を達成できる。電圧ＶＷＬを０．８Ｖに、電圧Ｖｃを０．５Ｖに決定した。このように、Ｌ－ストア動作の電圧ＶＷＬをＨ－ストア動作の電圧ＶＷＬより高くすることで、Ｌ－ストア動作におけるＳＮＭの低下を抑制できる。

【0203】

また、Ｌ－ストア動作のときの電圧ＶＷＬはＦＥＴＭ３およびＭ４が少しオンする程度が好ましい。よって、ＦＥＴＭ１およびＭ２がＮ型チャネルのとき、Ｌ－ストア動作における電圧ＶＷＬは制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧より低いことが好ましい。また、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルのとき、第２ストア動作における電圧ＶＷＬは制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧より高いことが好ましい。これにより、ＳＮＭを大きくできる。第２ストア動作のときの電圧ＶＷＬは、ＶＧＮＤ＋１／４（ＶＤＤ－ＶＧＮＤ）以上かつＶＤＤ－１／４（ＶＤＤ－ＶＧＮＤ）以下が好ましい。

【0204】

［ステップＳ５］
ステップＳ５では、リストア動作におけるスイッチ線ＳＲの電圧ＶＳＲおよびワード線ＷＬの電圧ＶＷＬを決定した。リストア動作では、制御線ＣＴＲＬ０の電圧Ｖｃを０Ｖとし、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を上昇させる。制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を電圧ＶＤＤＨ（１．２Ｖ）まで上昇させなくても双安定回路１２にデータは復帰される。そこで、リストア動作では、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧を１．０Ｖまで引き上げたところで終了する。リストア動作後に、例えばホールド状態とするときに制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧をＶＤＤＨ（１．２Ｖ）まで上昇させる。これにより、制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧が１．０Ｖ以上において電圧ＶＳＲを０Ｖに、電圧ＶＷＬを１．０Ｖ以上にできるため消費電力を削減できる。

【0205】

図３４（ａ）および図３４（ｂ）は、シミュレーション３におけるリストア動作のそれぞれＦＦおよびＦＳの電圧ＶＳＲに対するＳＮＭを示す図である。制御線ＣＴＲＬ１およびＣＴＲＬ２の電圧が１．０ＶのときのＳＮＭである。図３４（ａ）および図３４（ｂ）に示すように、ＦＥＴＭ３およびＭ４がオフした状態（例えばＶＷＬ＝０．８Ｖ）で、スイッチ線ＳＲの電圧ＶＳＲを高くするとＨの記憶ノードＱ１の電圧が低下し、ＳＮＭが小さくなる。ワード線ＷＬの電圧ＶＷＬを低くしＦＥＴＭ３およびＭ４をオンさせることで、Ｈの記憶ノードＱ１に制御線ＣＴＲＬ１から電流が流れ、記憶ノードＱ１のＨを維持でき、ＳＮＭが大きくなる。電圧ＶＷＬを低くしすぎるとＬの記憶ノードＱ２の電圧が高くなりＳＮＭが低下する。これらを考慮し、電圧ＶＳＲをストア動作と同じ０．７Ｖに決定し、電圧ＶＷＬを０．１Ｖに決定した。

【0206】

リストア動作を実行するとき、ワード線ＷＬの電圧ＶＷＬは、ライト動作のときの記憶ノードＱ１およびＱ２のうち低い方の電圧ＶＤＤ（例えば０Ｖ）より高く、記憶ノードＱ１およびＱ２のうち高い方の電圧ＶＧＮＤ（例えば１．２Ｖ）より低い。これにより、図３４（ａ）および図３４（ｂ）のように、ＳＮＭを大きくできる。リストア動作のときの電圧ＶＷＬは、ＦＥＴＭ１およびＭ２がＮ型チャネルとき、ＶＧＮＤ＋１／４（ＶＤＤ－ＶＧＮＤ）より低いことが好ましく、ＦＥＴＭ１ａおよびＭ２ａがＰ型チャネルとき、ＶＤＤ－１／４（ＶＤＤ－ＶＧＮＤ）より高いことが好ましい。

【0207】

表５は、以上のステップＳ１～Ｓ５に基づき決定した、各ＦＥＴのチャネル幅、各電圧を示す。

【0208】

【表5】

【0209】

表５において、リード動作、ライト動作、Ｈ－ストア動作およびＬ－ストア動作におけるワード線ＷＬの電圧ＶＷＬは、アクセスするメモリセル１０における電圧ＶＷＬである。アクセスしないメモリセル１０の電圧ＶＷＬはＦＥＴＭ３およびＭ４がオフする１．２Ｖ（ハイレベル）である。

【0210】

表５では、ホールド状態、リード動作およびライト動作のときに、スイッチ線ＳＲの電圧ＶＳＲとしてＬより低い－０．２Ｖを印加している。これは、ＦＥＴＭ５およびＭ６のリーク電流を抑制するためである。電圧ＶＳＲはＦＥＴＭ５およびＭ６がオフする電圧であればよい。ホールド状態、リード動作およびライト動作のときのＦＥＴＭ５およびＭ６のリーク電流を抑制するためには、制御線ＣＴＲＬ０の電圧ＶｃをＬより高くしてもよい。例えば電圧Ｖｃを０．０５Ｖとしてもよい。電圧ＶＳＲをＬより低くし、かつ電圧ＶｃをＬより高くしてもよい。

【0211】

Ｈ－ストア動作、Ｌ－ストア動作およびリストア動作における電圧ＶＳＲは、ＦＥＴＭ５およびＭ６がオンする程度であればよい。ホールド状態におけるワード線ＷＬの電圧ＶＷＬはＦＥＴＭ３およびＭ４がオフする程度の電圧であればよく、リード動作、ライト動作、Ｈ－ストア動作およびリストア動作の電圧ＶＷＬはＦＥＴＭ３およびＭ４がオンする程度であればよい。チャネル幅および各電圧は表５の例に限らず適宜設定できる。

【0212】

表５の数値を用い、各状態および動作におけるＳＮＭをシミュレーションした。図３５（ａ）は、実施例２におけるＳＮＭを示す図である。図３５（ａ）に示すように、ホールド状態のＦＳのＳＮＭが最も小さい。全ての状態および動作の全てのコーナにおいてＳＮＭは８０ｍＶ以上である。ＴＴでは、全ての状態および動作においてＳＮＭは１００ｍＶ以上である。

【0213】

実施例２におけるスタンバイパワーをシミュレーションし、図１５において説明した比較例３（６Ｔセル）と比較した。図３５（ｂ）は、実施例２および比較例３のスタンバイパワーを示す図である。

【0214】

図３５（ｂ）に示すように、比較例３では、ＶＶＤＤ＝１．２Ｖとする通常動作に対するＶＶＤＤ＝０．８Ｖとするスリープ状態の削減率は４４％である。比較例３のＶＶＤＤ＝１．２Ｖに対する実施例２のＶＶＤＤ＝１．２Ｖのときのスタンバイパワーの削減率は１１％である。さらに、実施例２におけるＶＶＤＤ＝１．２Ｖに対するシャットダウン状態のスタンバイパワーの削減率は９９．９９％である。

【0215】

以上のように、実施例２では、ＦＥＴＭ１およびＭ２を第１導電型のチャネルのＦＥＴとし、ＦＥＴＭ３およびＭ４を第１導電型と反対の第２導電型のチャネルのＦＥＴとし、ＦＥＴＭ３およびＭ４をパストランジスタおよびロードとして用いる。これにより、スタンバイパワーを低くできかつトランジスタの個数を６個にできるため小型化ができる。

【0216】

［実施例２の変形例１］
図３６は、実施例２の変形例１に係るメモリセルの回路図である。図３６に示すように、実施例２の変形例１では、実施例１の図６の記憶ノードＱ１と制御線ＣＴＲＬ０との間にＦＥＴＭ５およびＭＴＪ１が接続され、記憶ノードＱ２と制御線ＣＴＲＬ０との間にＦＥＴＭ６およびＭＴＪ２が接続されている。このように、双安定回路１２を実施例１およびその変形例の双安定回路としてもよい。図７Ｂおよび図２３と同様に、制御線ＣＴＲＬ１およびＣＴＲＬ２の端にプリチャージ／選択回路３３ａが接続し、制御線ＣＴＲＬ１およびＣＴＲＬ２の他の端に選択回路３２ｂが接続されていてもよい。

【0217】

メモリセル１０へのアクセス間隔が短い場合には、データを双安定回路１２にＵＬＶリテンションし、アクセス間隔が長い場合にはデータをＭＴＪ１およびＭＴＪ２にストアし、シャットダウンする。これにより、消費電力をより削減できる。