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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024111434
(43)【公開日】2024-08-19
(54)【発明の名称】表示装置
(51)【国際特許分類】
G02F 1/1368 20060101AFI20240809BHJP
G09F 9/30 20060101ALI20240809BHJP
G09F 9/40 20060101ALI20240809BHJP
G09F 9/00 20060101ALI20240809BHJP
G02F 1/1335 20060101ALI20240809BHJP
G02F 1/13357 20060101ALI20240809BHJP
G02F 1/1334 20060101ALI20240809BHJP
【ＦＩ】
G02F1/1368
G09F9/30 338
G09F9/30 348A
G09F9/40 302
G09F9/00 336J
G02F1/1335 500
G02F1/13357
G02F1/1334
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023015941
(22)【出願日】2023-02-06
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】池田 匡孝
【テーマコード（参考）】
2H189
2H192
2H291
2H391
5C094
5G435
【Ｆターム（参考）】
2H189AA04
2H189AA64
2H189HA16
2H189LA02
2H189LA15
2H189LA20
2H189LA22
2H189MA15
2H189NA09
2H192AA24
2H192BC31
2H192CB02
2H192CB05
2H192CB08
2H192CB37
2H192CB83
2H192CC33
2H192CC55
2H192CC64
2H192CC73
2H192DA12
2H192EA23
2H192FB03
2H192FB05
2H192FB22
2H192FB46
2H192GD47
2H192JA53
2H192JB01
2H192JB03
2H291FA15Y
2H291FA71X
2H291FA71Z
2H291FA85X
2H291FA85Y
2H291FA85Z
2H291GA02
2H291GA05
2H291GA19
2H291JA02
2H291LA31
2H291MA20
2H291NA62
2H391AA15
2H391AA23
2H391AA25
2H391AB04
2H391EA11
2H391FA01
2H391FA02
5C094AA10
5C094BA03
5C094BA43
5C094BA48
5C094CA19
5C094DA08
5C094DA13
5C094DB01
5C094EA04
5C094ED15
5C094FA01
5C094FA02
5C094FB02
5C094FB14
5C094FB15
5G435AA03
5G435BB12
5G435EE27
5G435FF13
5G435HH13
5G435HH14
(57)【要約】
【課題】表示装置の画素の開口率を向上させる。
【解決手段】表示装置は、第１基板の上に、第１方向に延在する第１領域と、第１領域と交差する第２領域とを有する第１導電層と、第１導電層の上に設けられた第１絶縁膜と、第１絶縁膜の上に、第２領域に沿って設けられた酸化物半導体層と、酸化物半導体層に接続され、第２領域に沿って配置された第２導電層及び第３導電層と、第３導電層の上に設けられた第２絶縁膜と、第２絶縁膜の上に設けられた画素電極と、を有し、第３導電層は、第１方向に沿った第３領域と、第２領域に沿った第４領域と、を有し、画素電極は、第２絶縁膜に設けられた開口を介して、第３領域において第３導電層と接続される。
【選択図】図４
【解決手段】表示装置は、第１基板の上に、第１方向に延在する第１領域と、第１領域と交差する第２領域とを有する第１導電層と、第１導電層の上に設けられた第１絶縁膜と、第１絶縁膜の上に、第２領域に沿って設けられた酸化物半導体層と、酸化物半導体層に接続され、第２領域に沿って配置された第２導電層及び第３導電層と、第３導電層の上に設けられた第２絶縁膜と、第２絶縁膜の上に設けられた画素電極と、を有し、第３導電層は、第１方向に沿った第３領域と、第２領域に沿った第４領域と、を有し、画素電極は、第２絶縁膜に設けられた開口を介して、第３領域において第３導電層と接続される。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１基板の上に、第１方向に延在する第１領域と、前記第１領域と交差する第２領域とを有する第１導電層と、
前記第１導電層の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に、前記第２領域に沿って設けられた酸化物半導体層と、
前記酸化物半導体層に接続され、前記第２領域に沿って配置された第２導電層及び第３導電層と、
前記第３導電層の上に設けられた第２絶縁膜と、
前記第２絶縁膜の上に設けられた画素電極と、を有し、
前記第３導電層は、前記第１方向に沿った第３領域と、前記第２領域に沿った第４領域と、を有し、
前記画素電極は、前記第２絶縁膜に設けられた開口を介して、前記第３領域において前記第３導電層と接続される、表示装置。
前記第１導電層の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に、前記第２領域に沿って設けられた酸化物半導体層と、
前記酸化物半導体層に接続され、前記第２領域に沿って配置された第２導電層及び第３導電層と、
前記第３導電層の上に設けられた第２絶縁膜と、
前記第２絶縁膜の上に設けられた画素電極と、を有し、
前記第３導電層は、前記第１方向に沿った第３領域と、前記第２領域に沿った第４領域と、を有し、
前記画素電極は、前記第２絶縁膜に設けられた開口を介して、前記第３領域において前記第３導電層と接続される、表示装置。
【請求項2】
前記酸化物半導体層は、複数の層に分割されている、請求項１に記載の表示装置。
【請求項3】
前記酸化物半導体層における前記複数の層のうちの一つは、前記第１導電層の前記第１領域と前記第２領域との交差部に重なる領域に配置される、請求項２に記載の表示装置。
【請求項4】
前記第１導電層の前記第１領域は、前記第３導電層の前記第３領域とは重ならない、請求項１に記載の表示装置。
【請求項5】
前記第２絶縁膜上に設けられた第４導電層をさらに有し、
前記第４導電層は、前記第１領域と重なる第５領域と、前記酸化物半導体層と重なる第６領域と、を有し、
前記第５領域における前記第４導電層が、前記第１領域における前記第１導電層と電気的に接続される、請求項１に記載の表示装置。
前記第４導電層は、前記第１領域と重なる第５領域と、前記酸化物半導体層と重なる第６領域と、を有し、
前記第５領域における前記第４導電層が、前記第１領域における前記第１導電層と電気的に接続される、請求項１に記載の表示装置。
【請求項6】
前記第４導電層と、前記画素電極との間に設けられた第５導電層をさらに有し、
前記第５導電層は、前記第１領域、前記第２領域、及び前記第４領域を覆い、前記第３領域の一部は前記第５導電層から露出している、請求項５に記載の表示装置。
前記第５導電層は、前記第１領域、前記第２領域、及び前記第４領域を覆い、前記第３領域の一部は前記第５導電層から露出している、請求項５に記載の表示装置。
【請求項7】
前記第１基板に対向して設けられた第２基板と、
前記第２基板に設けられた遮光層と、をさらに有し、
前記遮光層は、前記第１導電層の前記第１領域及び前記第２領域、並びに前記第３導電層の前記第３領域及び前記第４領域を覆う、請求項１に記載の表示装置。
前記第２基板に設けられた遮光層と、をさらに有し、
前記遮光層は、前記第１導電層の前記第１領域及び前記第２領域、並びに前記第３導電層の前記第３領域及び前記第４領域を覆う、請求項１に記載の表示装置。
【請求項8】
前記第１基板と前記第２基板との間に設けられた液晶層と、
前記第１基板の側面又は前記第２基板との側面に向かって光が入るように配置される光源と、をさらに有する、請求項７に記載の表示装置。
前記第１基板の側面又は前記第２基板との側面に向かって光が入るように配置される光源と、をさらに有する、請求項７に記載の表示装置。
【請求項9】
前記液晶層は、高分子分散型液晶であり、
前記高分子分散型液晶が散乱状態にあるとき、表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項８に記載の表示装置。
前記高分子分散型液晶が散乱状態にあるとき、表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、表示装置に関する。
【背景技術】
【0002】
近年、一方の面から、反対側の他方の面の背景を視認可能な透明ディスプレイの開発が進んでいる（特許文献１参照）。透明ディスプレイでは、表裏両面から映像を見ることができるため、透明ディスプレイを間に挟んで対向する二つの方向から映像又は文字を視認することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１６０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
表示装置において、画素の開口率は表示品質を評価する指標の一つである。透明ディスプレイでは、一方の面から、反対側の他方の面の背景を視認するため、開口率が低いと、透明度が低下してしまう。そのため、表示装置において、画素の開口率をより向上させることが求められている。
【0005】
本発明の一実施形態では、表示装置の画素の開口率を向上させることを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の一実施形態に係る表示装置は、第１基板の上に、第１方向に延在する第１領域と、第１領域と交差する第２領域とを有する第１導電層と、第１導電層の上に設けられた第１絶縁膜と、第１絶縁膜の上に、第２領域に沿って設けられた酸化物半導体層と、酸化物半導体層に接続され、第２領域に沿って配置された第２導電層及び第３導電層と、第３導電層の上に設けられた第２絶縁膜と、第２絶縁膜の上に設けられた画素電極と、を有し、第３導電層は、第１方向に沿った第３領域と、第２領域に沿った第４領域と、を有し、画素電極は、第２絶縁膜に設けられた開口を介して、第３領域において第３導電層と接続される。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に係る表示装置の概要を説明する斜視図である。
【図3】本発明の一実施形態に係る表示装置の構成を説明する平面図である。
【図4】本発明の一実施形態に係る表示装置における画素を表すブロック図である。
【図5】本発明の一実施形態に係る表示装置における画素のタイミングチャートである。
【図6】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図7】本発明の一実施形態に係る表示装置における画素の断面図である。
【図8】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。
【図9】本発明の一実施形態に係る表示装置における画素の平面レイアウトを拡大した図である。
【図10】本発明の一実施形態に係る表示装置における画素の平面レイアウトを拡大した図である。
【図11】本発明の一実施形態に係る表示装置における画素の平面レイアウトを拡大した図である。
【図12】本発明の一実施形態に係る表示装置における画素の平面レイアウトを拡大した図である。
【図13】比較例の表示装置の画素の開口率を説明する図である。
【図14】本発明の一実施形態に係る表示装置の画素の開口率を説明する図である。
【発明を実施するための形態】
【0008】
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。なお、本明細書等において、序数は、部品や部位等を区別するために便宜上付与するためのものであり、優先順位や順番を示すものではない。
【0009】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。また、ある一つの膜を加工して複数の膜を形成した場合、本明細書等において、－１、－２等と区別して記載する場合がある。
【0010】
なお、本明細書等において、「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書等では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【0011】
また、本明細書等において、ボトムゲート駆動とは、半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書等において、トップゲート駆動とは、半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書において、デュアルゲート駆動とは、半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。
【0012】
【0013】
＜表示装置の概要＞
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０（第１基板ともいう）、対向基板１５２（第２基板ともいう）、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０（第１基板ともいう）、対向基板１５２（第２基板ともいう）、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。
【0014】
アレイ基板１５０及び対向基板１５２は透光性を有する。アレイ基板１５０及び対向基板１５２は、好ましくは可視光に対して透明である。対向基板１５２は、アレイ基板１５０に対向するようにＤ３方向に配置される。アレイ基板１５０と対向基板１５２とは間隙を有して対向配置された状態で、シール材１５４によって貼り合わされている。アレイ基板１５０と対向基板１５２との間の間隙には、図示されない液晶層が設けられている。
【0015】
表示パネル１０２は、表示領域１２と、表示領域１２の外側の周辺領域１４とを有する。表示領域１２には、複数の画素ＰＩＸが行方向及び列方向に配置されている。ここで、行方向とはＤ１方向に平行な方向を指し、列方向とはＤ２方向に平行な方向を指すものとする。表示領域１２には、行方向にｍ個の画素が配列され、列方向にはｎ個の画素が配列される。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて適宜設定される。表示領域１２には、Ｄ１方向にゲート配線（走査信号線ともいう）が配設され、Ｄ２方向にソース配線（データ信号線ともいう）が配設される。
【0016】
アレイ基板１５０の周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８が設けられる。図１は、ゲート駆動回路２８及びソース駆動回路３８が、集積回路（ＩＣ）で提供され、アレイ基板１５０にＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される態様を示す。ゲート駆動回路２８及びソース駆動回路３８は、図示される態様に限定されず、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）方式で実装されてもよいし、アレイ基板１５０の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）によって形成されてもよい。
【0017】
周辺領域１４には、ゲート配線領域３２、コモン配線領域２２、及びソース配線領域４２が配設される。ゲート配線領域３２は、ゲート駆動回路２８と表示領域１２に配設されるゲート配線ＧＬとを接続する配線により形成されるパターンが設けられるである。コモン配線領域２２は、コモン配線により形成されるパターンが設けられる領域である。コモン配線領域２２は、回路的には、対向基板１５２に設けられるコモン電極２１８（図４参照）にコモン電圧を印加する配線として用いられる。ソース配線領域４２は、ソース駆動回路３８と表示領域１２に配設されるデータ信号線１０９とを接続する配線により形成されるパターンが設けられる領域である。
【0018】
光源１０４は、Ｄ１方向に沿った構造を有する。光源１０４は、例えば、Ｄ１方向に沿って配列された発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）により構成される。光源１０４の詳細な構造に限定はなく、Ｄ１方向に配列される発光ダイオードに加え、反射板、拡散板、レンズなどの光学部材が含まれてもよい。光源１０４及び光源１０４を制御する発光制御回路１１０は表示パネル１０２と独立した別部材として設けられていてもよい。また、光源１０４は、ゲート駆動回路２８及びソース駆動回路３８と同期する発光制御回路１１０により発光のタイミングが制御されるものであってもよい。光源１０４を制御する発光制御回路１１０は、表示パネル１０２とは別に光源１０４と同じく別部材として設けられていてもよく、個別部品としてアレイ基板１５０に実装されてもよいし、ゲート駆動回路２８又はソース駆動回路３８に組み込まれていてもよい。
【0019】
第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示領域１２及び周辺領域１４を挟むように設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示パネル１０２の保護部材としての機能を有する。また、図２を参照して説明されるように、第１透明基板１５１Ａ及び第２透明基板１５１Ｂは光源１０４から出射された光を表示パネル１０２に導入する導光板としての機能を有する。
【0020】
図２は、図１に示すＡ１－Ａ２間に対応する表示装置１０の断面構造を示す。図２に示すように、表示パネル１０２のアレイ基板１５０側に第１透明基板１５１Ａが設けられ、対向基板１５２側に第２透明基板１５１Ｂが設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、ガラス基板、又はプラスチック基板が用いられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、アレイ基板１５０及び対向基板１５２と同等の屈折率を有していることが好ましい。アレイ基板１５０と第１透明基板１５１Ａ、及び対向基板１５２と第２透明基板１５１Ｂとは、図示されない透明接着剤で接着される。
【0021】
表示パネル１０２は、アレイ基板１５０と、対向基板１５２とが対向するように配置され、その間に液晶層２１０が設けられる。アレイ基板１５０は対向基板１５２より大きく、周辺領域１４の一部が対向基板１５２から露出するような大きさを有する。アレイ基板１５０には、駆動回路（図２では、ソース駆動回路３８）が実装される。また、アレイ基板１５０の周縁部には、フレキシブルプリント回路３４が取り付けられる。
【0022】
光源１０４は、第１透明基板１５１Ａ又は第２透明基板１５１Ｂの一つの側面に隣接するように配置される。図２は、光源１０４が第２透明基板１５１Ｂの一つの側面に沿って配置された構成を示す。また、図２は、光源１０４がアレイ基板１５０に取り付けられた構成を示すが、光源１０４を配置する構成に限定はなく、取り付け位置を固定できるものであれば取り付け構造に限定はない。光源１０４は、例えば、表示パネル１０２を囲む筐体によって支持されてもよい。
【0023】
図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃに沿って配置される。図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃへ光Ｌを照射する。光源１０４は、第１側面１５Ｃに向けて光Ｌを出射することからサイド光源と呼ばれることもある。光源１０４に対向する第２透明基板１５１Ｂの第１側面１５Ｃは光入射面となる。
【0024】
図２に模式的に示すように、第２透明基板１５１Ｂの第１側面１５Ｃから入射した光Ｌは、第２透明基板１５１Ｂの第２平面１５Ｂ、第１透明基板１５１Ａの第１平面１５Ａで反射しながら、第１側面１５Ｃから遠ざかる方向（Ｄ２方向）へ伝搬する。第１透明基板１５１Ａの第１平面１５Ａ及び第２透明基板１５１Ｂの第２平面１５Ｂから外部へ光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになる。このとき、第１平面１５Ａ及び第２平面１５Ｂへ入射する光Ｌの入射角が臨界角よりも大きければ、全反射することになり、第１平面１５Ａ及び第２平面１５Ｂで反射しながらＤ２方向へ導光する。
【0025】
液晶層２１０は、高分子分散型液晶で形成される。高分子分散型液晶で形成される液晶層２１０は、画素ＰＩＸ（図１参照）毎に散乱状態と非散乱状態が制御される。図２に示すように、第１平面１５Ａ及び第２平面１５Ｂで反射しながら伝搬する光Ｌは、液晶層２１０が散乱状態となっている画素があると、少なくとも一部の光が散乱され、散乱光の入射角が臨界角よりも小さな角度となって、散乱光ＬＡ、ＬＢがそれぞれ第１平面１５Ａ及び第２平面１５Ｂから外部に出射され、出射された散乱光ＬＡ、ＬＢは、観察者に観察される。表示パネル１０２において、散乱光ＬＡ、ＬＢが出射される以外の領域は、アレイ基板１５０及び対向基板１５２、並びに第１透明基板１５１Ａ及び第２透明基板１５１Ｂが透光性を有し（可視光に対して透明であり）、液晶層２１０が非散乱状態であるため実質的に透明であり、観察者は表示パネル１０２を通して背面側を視認することができる。
【0026】
【0027】
表示領域１２は、マトリクス状に配列された複数の画素ＰＩＸを有する。複数の画素ＰＩＸの各々は、複数のトランジスタ及び液晶素子を有する。
【0028】
周辺領域１４は、表示領域１２を囲むように設けられる。なお、周辺領域１４とは、アレイ基板１５０において、表示領域１２からアレイ基板１５０の端部までの領域をいう。言い換えると、周辺領域１４は、アレイ基板１５０上で表示領域１２が設けられる以外の領域（すなわち、表示領域１２の外側の領域）をいうものとする。
【0029】
周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８の他に、ゲート配線領域３２、ソース配線領域４２、コモン配線１６、１８、コモン配線領域２２、端子部２６、３６、フレキシブルプリント回路２４、３４及び各種検査回路が設けられている。端子部２６、３６は、アレイ基板１５０の一辺に沿って配置されている。
【0030】
端子部２６には、フレキシブルプリント回路２４が接続されている。フレキシブルプリント回路２４は、ゲート駆動回路２８、コモン配線１６、１８、ＥＳＤ用保護回路５９、ＱＤパッド５６に各種信号を供給する。ゲート駆動回路２８は、複数のゲート配線ＧＬと接続されており、複数のゲート配線ＧＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のゲート配線ＧＬが設けられた領域をゲート配線領域３２として表しており、複数のゲート配線ＧＬの詳細な配置については図示を省略している。２つのゲート駆動回路２８と接続されるゲート配線ＧＬの本数は、表示領域１２における画素ＰＩＸの行の数に相当する。なお、図３において、ゲート配線領域３２は、表示領域１２と離間して設けられている構成を示すが、実際にはゲート配線ＧＬと画素ＰＩＸとは電気的に接続されている。
【0031】
端子部３６には、フレキシブルプリント回路３４が接続されている。フレキシブルプリント回路３４は、ソース駆動回路３８に映像信号を供給する。ソース駆動回路３８は、複数のソース配線ＳＬと接続されており、複数のソース配線ＳＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のソース配線ＳＬが設けられた領域を、ソース配線領域４２として表しており、複数のソース配線ＳＬの詳細な配置については図示を省略している。８つのソース駆動回路３８と接続されるソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の少なくとも３倍に相当する。本実施形態では、ソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の４倍の場合について説明する。なお、図３において、ソース配線領域４２は、表示領域１２と離間して設けられている構成を示すが、実際にはソース配線ＳＬと画素ＰＩＸとは電気的に接続されている。
【0032】
ゲート配線領域３２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ゲート検査回路４８、及び検査ライン５４が設けられている。ソース配線領域４２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ソース検査回路５２及び検査ライン５４が設けられている。検査ライン５４は、ＥＳＤ用保護回路５８と、ＱＤパッド５６と接続されている。また、コモン配線１８は、ＥＳＤ用保護回路５９と接続されている。
【0033】
コモン配線１６は、アレイ基板１５０における周辺領域１４を囲むように設けられており、２つのフレキシブルプリント回路２４から信号が供給される。また、コモン配線１６は、メッシュ状のコモン配線領域２２と電気的に接続されている。
【0034】
＜画素回路＞
図４は、本発明の一実施形態に係る表示装置１０が有する画素ＰＩＸの画素回路を説明する図である。本実施形態では、４本のゲート配線ＧＬに同時にオン電圧を供給し、列方向に並ぶ４つの画素ＰＩＸを４本のソース配線ＳＬによって同時に充電することが可能な表示装置１０について説明する。これにより、ライン順次の水平期間よりも、１水平期間を長くすることができる。言い換えると、表示領域１２に配置された全画素ラインのスキャンに必要な時間を１／４に短縮することができる。したがって、透明ディスプレイのような高速駆動パネルや、大型パネルにおいて、画素ＰＩＸの充電期間を十分に確保することができる。以下に、本実施形態における画素ＰＩＸの構成について詳細に説明する。
図４は、本発明の一実施形態に係る表示装置１０が有する画素ＰＩＸの画素回路を説明する図である。本実施形態では、４本のゲート配線ＧＬに同時にオン電圧を供給し、列方向に並ぶ４つの画素ＰＩＸを４本のソース配線ＳＬによって同時に充電することが可能な表示装置１０について説明する。これにより、ライン順次の水平期間よりも、１水平期間を長くすることができる。言い換えると、表示領域１２に配置された全画素ラインのスキャンに必要な時間を１／４に短縮することができる。したがって、透明ディスプレイのような高速駆動パネルや、大型パネルにおいて、画素ＰＩＸの充電期間を十分に確保することができる。以下に、本実施形態における画素ＰＩＸの構成について詳細に説明する。
【0035】
図４において、４つの画素ＰＩＸ１～ＰＩＸ４が列方向（Ｄ２方向）に配列されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のゲート配線ＧＬ１～ＧＬ４の各々と電気的に接続されている。また、４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のソース配線ＳＬ１～ＳＬ４の各々と電気的に接続されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、容量配線ＣＷと接続されている。以降の説明において、画素ＰＩＸ１～ＰＩＸ４を各々区別しない場合には、画素ＰＩＸと記載する。ゲート配線ＧＬ１～ＧＬ４の各々、及びソース配線ＳＬ１～ＳＬ４の各々についても区別しない場合には、ゲート配線ＧＬ及びソース配線ＳＬと記載する。
【0036】
画素ＰＩＸは、トランジスタＴｒ、液晶素子ＬＥ、及び保持容量Ｃを有する。トランジスタＴｒのゲートは、ゲート配線ＧＬと接続され、トランジスタＴｒのソースは、ソース配線ＳＬと接続され、トランジスタＴｒのドレインは液晶素子ＬＥの一方の電極及び保持容量Ｃの一方の電極と接続される。液晶素子ＬＥの他方の電極は、コモン配線ＣＬと接続される。保持容量Ｃの他方の電極は、容量配線ＣＷと接続される。
【0037】
トランジスタＴｒは、オン状態とオフ状態とを切り替えることにより、ソース配線ＳＬから供給された映像信号の画素ＰＩＸへの書き込み時間を制御する機能を有する。トランジスタＴｒをオン状態とすることにより、ソース配線ＳＬから供給された映像信号に対応する電位を、トランジスタＴｒと電気的に接続された保持容量Ｃに書き込むことができる。また、トランジスタＴｒをオフ状態とすることにより、保持容量Ｃに保持された電位を保持することができる。
【0038】
図５は、本発明の一実施形態に係る表示装置１０のタイミングチャートである。通常、ゲート配線ＧＬは、１行ずつオン電圧が供給されることで、Ｄ２方向に並ぶ画素列を同一のソース配線ＳＬで順次充電する。これに対し、本実施形態では、４本のゲート配線ＧＬに同時にオン電圧が供給されることで、４つの画素ＰＩＸの各々のトランジスタＴｒが同時にオン状態となる。この状態で、異なるソース配線ＳＬ１～ＳＬ４に対して同時に映像信号が供給される。これにより、Ｄ２方向に並ぶ４つの画素を同時に駆動することが可能となる。
【0039】
＜画素の平面レイアウト＞
図６を参照して、本発明の一実施形態に係る表示装置１０における画素ＰＩＸの平面レイアウトを説明する。図６において、ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を平面視した構成を示す。
図６を参照して、本発明の一実施形態に係る表示装置１０における画素ＰＩＸの平面レイアウトを説明する。図６において、ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を平面視した構成を示す。
【0040】
図６に示すように、Ｄ１方向に沿って、ゲート配線ＧＬｎ－１～ＧＬｎ＋１が配置されている。また、Ｄ２方向に沿って、ソース配線ＳＬ１～ＳＬ４が配置されている。ここで、画素ＰＩＸ－Ｂ１の開口領域は、隣接するゲート配線ＧＬｎ－１と、ゲート配線ＧＬｎと、ソース配線ＳＬ１と、ソース配線ＳＬ４とによって囲まれた領域である。ゲート配線ＧＬ、ソース配線ＳＬ１～ＳＬ４、及びトランジスタＴｒを覆うようにブラックマトリクスＢＭ（遮光層２１９）が設けられている。
【0041】
図６に示すように、１列の画素ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を挟むように、ソース配線ＳＬ１及びソース配線ＳＬ３と、ソース配線ＳＬ２及びソース配線ＳＬ４とが設けられている。言い換えると、１列の画素と１列の画素との間には、４本のソース配線ＳＬ１～ＳＬ４が配置される。
【0042】
ゲート配線ＧＬとソース配線ＳＬ１～ＳＬ４とが交差する領域２５０において、トランジスタＴｒが設けられる。また、トランジスタＴｒは、画素電極と接続される。画素電極は、画素ＰＩＸ－Ｂ１の開口領域に設けられる。また、複数のスペーサＳＰは、マトリクス状に配置された画素ＰＩＸの交差部に対して規則性を有するように配置される。例えば、複数のスペーサは、画素ＰＩＸの一行おき及び一列おきに配置されてもよい。言い換えると、スペーサＳＰが配置された交差部と隣接する交差部には、スペーサＳＰが配置されなくてもよい。
【0043】
図６に示すゲート配線ＧＬとソース配線ＳＬ１～ＳＬ４とが交差する領域２５０において、ソース配線ＳＬ２及びソース配線ＳＬ４は、画素ＰＩＸ－Ａ１及び画素ＰＩＸ－Ａ２と隣接し、ソース配線ＳＬ１及びソース配線ＳＬ３は、画素ＰＩＸ－Ｂ１及び画素ＰＩＸ－Ｂ２と隣接している。スペーサＳＰが配置される位置を詳細に説明すると、スペーサＳＰ１は、画素ＰＩＸ－Ｂ１及び画素ＰＩＸ－Ｂ２と隣接するソース配線ＳＬ３と、画素ＰＩＸ－Ａ１及び画素ＰＩＸ－Ａ２と隣接するソース配線ＳＬ２と、重畳する。スペーサＳＰ２は、画素ＰＩＸ－Ｂ２及び画素ＰＩＸ－Ｂ３（図示せず）と隣接するソース配線ＳＬ４と、画素ＰＩＸ－Ｃ２及び画素ＰＩＸ－Ｃ３（図示せず）と隣接するソース配線ＳＬ３と、重畳する。つまり、スペーサＳＰは、互いに隣接する４本のＳＬのうち、外側の２本のＳＬに挟まれる内側の２本のＳＬの上に設けられる。
【0044】
表示装置において、画素の開口率は表示品質を評価する指標の一つである。透明ディスプレイでは、一方の面から、反対側の他方の面の背景を視認するため、開口率が低いと、透明度が低下してしまう。そのため、表示装置において、画素の開口率をより向上させることが求められている。
【0045】
そこで、本発明の一実施形態に係る表示装置１０では、画素の開口率を向上させる。
【0046】
【0047】
図７に示すように、アレイ基板１５０の上には導電層２０２－１が設けられている。導電層２０２－１の上には、ゲート絶縁膜２０３が設けられている。ゲート絶縁膜２０３の上には、酸化物半導体層２０４－１が設けられている。酸化物半導体層２０４－１は、ゲート絶縁膜２０３を介して導電層２０２－１と対向して設けられている。酸化物半導体層２０４－１の上には、導電層２０６－３、２０６－４が設けられている。導電層２０６－３、２０６－４の上に、絶縁膜２０５が設けられている。絶縁膜２０５の上には、導電層２０８－１が設けられている。
【0048】
本実施形態において、導電層２０２－１は、ゲート配線ＧＬ（ゲート電極）として機能する。導電層２０６－３は、ドレイン電極として機能し、導電層２０６－４はソース配線ＳＬ（ソース電極）として機能する。導電層２０８－１は、ゲート配線ＧＬに接続され、バックゲートとして機能する。導電層２０２－１、酸化物半導体層２０４－１、絶縁膜２０５、及び導電層２０６－３、２０６－４は、トランジスタＴｒとして機能する。また、本実施形態では、トランジスタＴｒをボトムゲート駆動のトランジスタであるとして説明するが、これに限定されず、トップゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。
【0049】
本実施形態では、ゲート絶縁膜２０３は、積層された窒化絶縁膜２０３ａ及び酸化絶縁膜２０３ｂを有する。絶縁膜２０５は、積層された酸化絶縁膜２０５ａ及び窒化絶縁膜２０５ｂを有する。また、酸化物半導体層２０４－１は、酸化絶縁膜２０３ｂと酸化絶縁膜２０５ａとの間に挟まれている。酸化絶縁膜２０５ａと酸化絶縁膜２０３ｂは、プロセス中に、酸化絶縁膜２０３ｂ及び酸化絶縁膜２０５ａから酸素が放出される。放出された酸素を酸化物半導体層２０４－１に供給させることができる。これにより、酸化物半導体層２０４－１の酸素欠陥を修復できるため好ましい。
【0050】
導電層２０８－１及び絶縁膜２０５の上に、平坦化膜２０７が設けられている。平坦化膜２０７は、トランジスタＴｒを構成する各種配線の凹凸を緩和するために設けられている。表示装置１０を、透明ディスプレイに適用する場合、画素ＰＩＸの開口領域において、平坦化膜２０７は除去されることが好ましい。これにより、開口領域において平坦化膜２０７により光が吸収されてしまうことを抑制することができる。したがって、平坦化膜２０７は、図６において、ゲート配線ＧＬｎ－１～ＧＬｎ＋１及びソース配線ＳＬ１～ＳＬ４と重畳する位置に設けられている。図７においては、平坦化膜２０７は、導電層２０６－４及びトランジスタＴｒと重なる領域に設けられている。また、平坦化膜２０７は、画素ＰＩＸの開口領域では除去されるため、導電層２０６－３と画素電極２１６－１との間には、平坦化膜２０７は設けられていない。
【0051】
平坦化膜２０７の上には、透明導電層２１２が設けられる。透明導電層２１２に接して導電層２１４が設けられる。透明導電層２１２及び導電層２１４は、容量配線ＣＷとして機能する。透明導電層２１２及び導電層２１４は、図６に示すゲート配線ＧＬｎ－１～ＧＬｎ＋１及びソース配線ＳＬ１～ＳＬ４と重畳する位置に設けられている。なお、導電層２１４は、遮光層としても機能する。本実施形態では、透明導電層２１２の上に導電層２１４が設けられる構成について説明するが、導電層２１４の上に透明導電層２１２が設けられる構成であってもよい。導電層２１４の上に、絶縁膜２０９が設けられている。平坦化膜２０７は、開口領域では除去されているため、開口領域において、絶縁膜２０９は、絶縁膜２０５と接している。絶縁膜２０９の上に、画素電極２１６－１が設けられている。画素電極２１６－１は、絶縁膜２０５、２０９に設けられたコンタクトホールを介して導電層２０６－３と接続されている。画素電極２１６－１は、画素ＰＩＸの開口領域に設けられる。画素電極２１６－１は、ソース配線ＳＬ及びトランジスタＴｒを覆わず、導電層２０６－３の一部を覆っている。
【0052】
図７に示すように、トランジスタＴｒと重なる平坦化膜２０７の上において、透明導電層２１２の端部は、導電層２１４の端部と、画素電極２１６－１との間に設けられる。このような配置することで、トランジスタＴｒを遮光するとともに、開口領域における光の透過率を向上させることができる。
【0053】
アレイ基板１５０と対向するように対向基板１５２が設けられている。対向基板１５２には、遮光層２１９、コモン電極２１８、絶縁膜２２１が設けられている。遮光層２１９は、ブラックマトリクスＢＭ（図６）として機能する。図７に示す構造では、遮光層２１９は、図８では、導電層２０６－４と重なる領域に設けられる。遮光層２１９は、ゲート配線ＧＬｎ－１～ＧＬｎ＋１、及びソース配線ＳＬ１～ソース配線ＳＬ４を覆うように、格子状に配置される。コモン電極２１８は、表示領域１１２の全面に広がる大きさを有する。遮光層２１９は、金属膜で形成されていてもよく、透明導電膜で形成されるコモン電極２１８に接して設けられることで、補助電極としての機能を有する。アレイ基板１５０と対向基板１５２との間には液晶層２１０が設けられており、シール材１５４（図１参照）によって封止されている。画素電極２１６－１と、液晶層２１０と、コモン電極２１８とにより、液晶素子ＬＥが構成される。
【0054】
【0055】
図８は、領域２５０における導電層２０２－１～２０２－９、酸化物半導体層２０４－１～２０４－５、及び導電層２０６－１～２０６－１１の平面レイアウトである。導電層２０２－１～２０２－９は、アレイ基板１５０の上に設けられる。導電層２０２－１は、Ｄ１方向に延在する領域（第１領域ともいう）、第1領域に対してＤ２方向に交差する領域（第２領域ともいう）を有する。交差する領域は、画素ＰＩＸ－Ｂ１が設けられる領域と、画素ＰＩＸ－Ｂ２が設けられる領域とに延在する。すなわち、ゲート配線ＧＬはその配線形状の一部に第１領域と第２領域から成る十字形状のパターンを有するということもできる。また、導電層２０２－２～２０２－９は、Ｄ２方向に延在する。導電層２０２－１のＤ２方向に交差する領域の上に、ゲート絶縁膜２０３（図７参照）を介して、酸化物半導体層が設けられる。酸化物半導体層は、複数の層に分割して設けられている。本実施形態では、トランジスタＴｒを構成するために５つの酸化物半導体層２０４－１～２０４－５で構成している例について示す。酸化物半導体層２０４－１～２０４－５は、Ｄ２方向に並んで配置されている。酸化物半導体層２０４－３は、導電層２０２－１のＤ１方向に延在する領域と、Ｄ２方向に交差する領域との交差部に重なる領域に設けられる。酸化物半導体層は、複数の酸化物半導体層２０４－１～２０４－５に分離して設けることで発熱の影響を低減することができる。分割される酸化物半導体層の数は、特に限定されない。酸化物半導体層２０４－１～２０４－５は、導電層２０２－１によって、導電層２０２－１側から酸化物半導体層２０４－１～２０４－５に向かうガラス基板（アレイ基板１５０）を導光してきた光が反射され、酸化物半導体層２０４－１～２０４－５に光リークが生じにくくなる。導電層２０６－１～２０６－１１は、ゲート絶縁膜及び酸化物半導体層２０４－１～２０４－５の上に設けられる。導電層２０６－１、２０６－２、２０６－１１は、Ｄ１方向に延在し、導電層２０６－３～２０６－１０は、Ｄ２方向に延在する。
【0056】
導電層２０２－１は、導電層２０６－１、２０６－２、２０６－１１と重畳する。導電層２０２－１は、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－１を介して導電層２０６－１と接続されており、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－２を介して、導電層２０６－２と接続されている。導電層２０２－１のうち、Ｄ１方向に延在する領域は、ゲート配線として機能する。また、導電層２０２－１のうち、Ｄ２方向に延在する領域は、ゲート電極として機能する。
【0057】
導電層２０２－２、２０２－３は、導電層２０６－４と重畳する。導電層２０２－２は、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－３を介して導電層２０６－４と接続されている。導電層２０２－３は、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－４を介して導電層２０６－４と接続されている。導電層２０６－４は、導電層２０２－１と交差している。導電層２０６－４は、第１ソース配線ＳＬ１として機能する。また、導電層２０６－４において、導電層２０２－２、２０２－３と重畳しない領域は、トランジスタＴｒのソース電極として機能する。導電層２０６－３は、トランジスタＴｒのドレイン電極として機能する。導電層２０６－３は、Ｄ１方向に沿って設けられる領域（第３領域ともいう）と、Ｄ２方向に沿って設けられる領域（第４領域ともいう）を有する。導電層２０６－３のうち、Ｄ１方向に沿って設けられる領域は、画素電極２１６と電気的に接続される領域である。つまり画素電極２１６は、Ｄ１方向に沿って設けられる領域の導電層２０６－３と接続される。また、導電層２０６－３のうち、Ｄ２方向に沿って設けられる領域は、導電層２０２－１のＤ２方向に交差する領域に沿って設けられる。Ｄ２方向に沿って設けられる領域は、酸化物半導体層２０４－１～２０４－５と接続される領域である。
【0058】
導電層２０２－４は、導電層２０６－５と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－５を介して、導電層２０６－５と接続されている。導電層２０２－５は、導電層２０６－６と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－６を介して、導電層２０６－６と接続されている。導電層２０６－５は、導電層２０８－２（図１０参照）を介して導電層２０６－６と接続される。これにより、導電層２０６－５、導電層２０６－６、及び導電層２０８－２は、第３ソース配線ＳＬ３として機能する。
【0059】
導電層２０２－６は、導電層２０６－７と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－７を介して、導電層２０６－７と接続されている。導電層２０２－７は、導電層２０６－８と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－８を介して、導電層２０６－８と接続されている。導電層２０６－７は、導電層２０８－３（図１０参照）を介して導電層２０６－８と接続される。導電層２０６－７、導電層２０６－８及び導電層２０８－３は、第２ソース配線ＳＬ２として機能する。
【0060】
導電層２０２－８は、導電層２０６－９と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－９を介して、導電層２０６－９と接続されている。導電層２０２－９は、導電層２０６－９及び導電層２０６－１０と重畳している。導電層２０２－９は、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－１０を介して、導電層２０６－９と接続されている。導電層２０２－９は、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－１１を介して導電層２０６－１０と接続されている。導電層２０６－９は、導電層２０２－１と交差する領域を有する。導電層２０６－９及び導電層２０６－１０は、第４ソース配線ＳＬ４として機能する。
【0061】
また、導電層２０２－１は、導電層２０６－１１と重畳し、ゲート絶縁膜２０３に設けられたコンタクトホール２１３－１２を介して、導電層２０６－１１と接続されている。
【0062】
導電層２０２－９及び導電層２０６－８は、屈曲した領域を有する。導電層２０２－９は、導電層２０６－８と重畳し、交差する領域を有する。つまり、第２ソース配線ＳＬ２と、第４ソース配線ＳＬ４とが交差する領域を有している。
【0063】
詳述しないが、図６に示すように、導電層２０２－２及び導電層２０６－５は、屈曲した領域を有する。導電層２０２－２は、導電層２０６－５と重畳し、交差する領域を有する。つまり、第１ソース配線ＳＬ１は、第３ソース配線ＳＬ３と交差する領域を有している。
【0064】
図８に示すように、ゲート配線ＧＬは、導電層２０２－１と、導電層２０６－１、２０６－２とが積層されることで構成されている。導電層２０２－１は、Ｄ１方向に沿って延在している。また、ゲート配線ＧＬは、ソース配線ＳＬ１～ソース配線ＳＬ４と交差する領域においては、導電層２０２－１のみが設けられており、導電層２０６－１と導電層２０６－２とは離間して設けられている。また、ソース配線ＳＬ１は、導電層２０２－２、２０２－３と、導電層２０６－４とが積層されることで構成されている。また、ソース配線ＳＬ１は、ゲート配線ＧＬと交差する領域においては、導電層２０６－４のみが設けられており、導電層２０２－２と導電層２０２－３とは離間して設けられている。これにより、アレイ基板１０１における表示領域１２及び周辺領域１４の製造工程において静電気が発生したとしても、静電気を逃がすことができるため、静電気に起因する不良の発生を抑制することができる。
【0065】
図９は、領域２５０における導電層２０２－１～２０２－９、酸化物半導体層２０４－１～２０４－５、導電層２０６－１～２０６－１１、及び遮光層２１９の平面レイアウトである。図９に示すように、対向基板１５２に設けられた遮光層２１９は、導電層２０２－１～２０２－９、酸化物半導体層２０４－１～２０４－５、導電層２０６－１～２０６－１１を覆うように格子状に設けられている。遮光層２１９は、導電層２０２－１におけるＤ１方向に延在する領域と、Ｄ２方向に交差するように配置される領域と、導電層２０６－３におけるＤ１方向に延在する領域と、Ｄ２方向に交差する領域と、を覆う。また、遮光層２１９に設けられた開口部の面積によって、画素ＰＩＸの開口率が規定される。また、トランジスタＴｒを覆う遮光層２１９の面積が、画素ＰＩＸの開口率に影響を及ぼす。トランジスタＴｒと開口率との関係については、後に詳細に説明する。
【0066】
図１０は、領域２５０における導電層２０６－１～２０６－１１及び導電層２０８－１～２０８～３の平面レイアウトである。導電層２０６－１～２０６－１１については、図８において説明した通りである。導電層２０８－１～２０８－３は、絶縁膜２０５（図７参照）の上に設けられている。導電層２０８－１は、Ｄ１方向に延在する領域（第３領域ともいう）と、Ｄ２方向に延在する領域（第４領域ともいう）と、を有する。Ｄ２方向に延在する領域は、酸化物半導体層２０４－１～２０４～５、及び導電層２０２におけるＤ２方向（第２領域ともいう）に延在する領域と重畳する。また、Ｄ１方向に延在する領域における導電層２０８－１は、導電層２０６－１１と重畳しており、絶縁膜２０５に設けられたコンタクトホール２１５－３を介して導電層２０６－１１と接続されている。これにより、ゲート配線ＧＬに供給される走査信号が、導電層２０８－１に供給される。つまり、導電層２０８－１は、トランジスタＴｒのバックゲートとして機能する。また、導電層２０８－１にけるＤ１方向に延在する領域は、導電層２０６－３におけるＤ１方向に延在する領域とは、重畳しない。導電層２０８－２は、Ｄ２方向に延在している。導電層２０８－２は、導電層２０６－５及び導電層２０６－６と重畳しており、絶縁膜２０５に設けられたコンタクトホール２１５－４、２１５－７を介して導電層２０６－５及び導電層２０６－６と接続されている。導電層２０８－３は、Ｄ２方向に延在している。導電層２０８－３は、導電層２０６－７及び導電層２０６－８と重畳しており、絶縁膜２０５に設けられたコンタクトホール２１５－５、２１５－６を介して導電層２０６－７及び導電層２０６－８と接続されている。
【0067】
図１１は、領域２５０における平坦化膜２０７、透明導電層２１２、及び導電層２１４の平面レイアウトである。平坦化膜２０７は、図４に示すように画素ＰＩＸ１～ＰＩＸ４の開口領域において除去されている。つまり、平坦化膜２０７は、配線領域の上に設けられている。平坦化膜２０７の上に、透明導電層２１２が設けられている。また、透明導電層２１２の上に、導電層２１４が設けられている。透明導電層２１２及び導電層２１４は、容量配線ＣＷとして機能する。導電層２１４は、導電層２０２－１におけるＤ１方向に延在する領域と、Ｄ２方向に交差するように配置される領域と、導電層２０６－３におけるＤ１方向に延在する領域と、を覆う。一方、導電層２０６－３におけるＤ２方向に延出する領域は、透明導電層２１２から露出されている。透明導電層２１２は、導電層２０６－１～２０６－１１の上に、平坦化膜２０７を介して設けられている。そのため、ソース配線ＳＬ１～ＳＬ４と、容量配線ＣＷ配線とが離間して設けられるため、容量配線ＣＷからの電位の影響を受けにくくなる。また、導電層２１４の電気抵抗は、透明導電層２１２の電気抵抗よりも小さい。そのため、表示領域１２のうち、画素ＰＩＸがある位置による容量配線ＣＷの電位が変化した際の収束度ばらつきが抑制される。なお、透明導電層２１２は、開口２２３を有しており、導電層２１４は、開口２２５を有している。開口２２３と開口２２５とは、重なるように設けられている。当該開口２２３及び当該２２５は、トランジスタＴｒとは重ならない位置に配置される。
【0068】
透明導電層２１２及び導電層２１４は、ゲート配線ＧＬ及びソース配線ＳＬ１～ＳＬ４の上方を覆うように、格子状に設けられている。透明導電層２１２が設けられていない領域の大きさにより、保持容量Ｃが調整される。なお、透明導電層２１２は、格子状ではなく、全面に設けられていてもよい。また、導電層２１４は、トランジスタＴｒを覆うように設けられている。これにより、トランジスタＴｒの光リークを抑制することができる。
【0069】
導電層２１４は、透明導電層２１２の上に設けられている例を示すが、透明導電層２１２の下に設けられていてもよい。導電層２１４は、透明導電層２１２と積層されていればよい。導電層２１４は、遮光性を有している。そのため、配線領域を遮光することができる。導電層２１４の幅は、平面視で、ソース配線ＳＬ１～ＳＬ４を合わせた幅よりも小さくなるように設けられている。また、導電層２１４の幅は、平面視で、ゲート配線ＧＬの幅と類似する幅で設けられているが、ゲート配線ＧＬの幅よりも小さくなるように設けるようにしてもよい。これにより、ソース配線ＳＬのエッジで反射する反射光を表示パネル１０２により放射することを抑制することができる。なお、導電層２１４の幅、又はソース配線ＳＬ１～ＳＬ４を合わせた幅とは、ソース配線ＳＬ１～ＳＬ４が延在する方向と交差する方向（Ｄ１方向）の長さをいう。また、ゲート配線ＧＬの幅とは、ゲート配線ＧＬが延在する方向と交差する方向（Ｄ２方向）の長さをいう。
【0070】
図１２は、領域２５０における導電層２０６－１～２０６－１１、導電層２１４、及び画素電極２１６－１～２１６－４の平面レイアウトである。導電層２０６－１～２０６－１１については、図８において説明した通りである。導電層２１４については、図１１において説明した通りである。導電層２０６－３におけるＤ２方向に延出する領域は、導電層２１４から露出されている。画素電極２１６－１～２１６－４は、絶縁膜２０９の上に設けられている。画素電極２１６－１～２１６－４は、画素ＰＩＸの開口領域に設けられる。画素電極２１６－１は、絶縁膜２０９に設けられたコンタクトホール２１７－１、２１７－２、絶縁膜２０５に設けられたコンタクトホール２１５－１、２１５－２（図９参照）を介して、導電層２０６－３におけるＤ１方向に延在する領域と接続される。なお、絶縁膜２０９は、開口２１７－３を有する。開口２１７－３は、開口２２３及び開口２２５と重なるように設けられている。平坦化膜２０７の上において、開口２２３、２２５、開口２１７－３が設けられることで、平坦化膜２０７に含まれる水分を、開口２２３、２２５、開口２１７－３を介して、放出することができる。
【0071】
表示領域１２において、ゲート配線ＧＬ、ソース配線ＳＬ１～ＳＬ４として、導電層２０２と導電層２０６とを互いに積層して延在するように配置している。ソース配線ＳＬ１～ＳＬ４を、導電層２０２と導電層２０６とを積層して延在して配置することにより、ソース配線ＳＬ１～ＳＬ４の抵抗を均一化、及び配線容量の均一化を図ることができる。また、ソース配線ＳＬ１とソース配線ＳＬ３とを交差して配置し、ソース配線ＳＬ２とソース配線ＳＬ４とを交差して配置することができる。
【0072】
次に、表示装置１０の開口率について、図１３及び図１４を参照して説明する。図１３は、比較例の表示装置の画素の開口率を説明する図である。図１４は、本発明の一実施形態に係る表示装置１０の画素の開口率を説明する図である。
【0073】
図１３に、ゲート配線ＧＬ、ソース配線ＳＬ１～ＳＬ４、及びトランジスタＴｒを覆う、遮光層２１９Ａを示す。遮光層２１９Ａにおいて、ゲート配線ＧＬと重畳する領域における幅を長さＬ１とし、ソース配線ＳＬ１～ＳＬ４と重畳する領域における幅を長さＬ２とする。ここで、長さＬ２は、長さＬ１よりも長い。また、遮光層２１９Ａにおいて、長さＬ２にてＤ２方向に延在する領域の長さを長さＬ３とする。
【0074】
図１４に、ゲート配線ＧＬ、ソース配線ＳＬ１～ＳＬ４、及びトランジスタＴｒを覆う、遮光層２１９を示す。遮光層２１９において、ゲート配線ＧＬと重畳する領域における幅を長さＬ１とし、ソース配線ＳＬ１～ＳＬ４と重畳する領域における幅を長さＬ２とする。図１４に示す長さＬ１と長さＬ２は、図１３に示す長さＬ１と長さＬ２と同じである。また、遮光層２１９において長さＬ２にてＤ２方向に延在する領域の長さを長さＬ４とする。
【0075】
図１３に示すように、比較例の表示装置では、画素ＰＩＸ－Ｂ２を駆動するトランジスタＴｒは、画素ＰＩＸ－Ｂ２に設けられている。そのため、長さＬ２にてＤ２方向に延在する領域の長さＬ３は、トランジスタＴｒが設けられる領域の影響を受ける。これに対し、図１４に示すように、表示装置１０では、画素ＰＩＸ－Ｂ２を駆動するトランジスタＴｒは、画素ＰＩＸ－Ｂ２だけでなく、Ｄ２方向に隣接する画素ＰＩＸ－Ｂ３にも設けられている。これにより、長さＬ２にて延在する領域の長さＬ４を、長さＬ３よりも長くすることができる。また、ソース配線ＳＬ１～ＳＬ４と重畳する遮光層２１９の視認性を下げることができる。さらに、ゲート配線ＧＬと、ソース配線ＳＬ１～ＳＬ４との交差部における見栄えを向上させることができる。
【0076】
＜表示装置１０の各部材の材質＞
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型ディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型ディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。
【0077】
ゲート絶縁膜２０３、絶縁膜２０５、及び絶縁膜２０９として、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、窒化アルミニウム（ＡｌＮx）、窒化酸化アルミニウム（ＡｌＮxＯy）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）の単層又は積層構造を用いる。本実施形態では、ゲート絶縁膜２０３は、窒化絶縁膜２０３ａ、酸化絶縁膜２０３ｂの積層構造で構成される。また、絶縁膜２０５は、酸化絶縁膜２０５ａ、窒化絶縁膜２０５ｂで構成される。窒化絶縁膜２０３ａ、２０５ｂ、絶縁膜２０９として、窒化シリコンを用いる。窒化シリコン膜は、例えば、スパッタリング法により形成される。また、酸化絶縁膜２０３ｂ、２０５ａとして、酸化シリコンを用いる。
【0078】
上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【0079】
平坦化膜２０７として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。
【0080】
導電層２０２、２０６、２０８及び導電層２１４として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。
【0081】
酸化物半導体層２０４として、半導体の特性を有する酸化物半導体を用いることができる。酸化物半導体層２０４は透光性を有する。例えば、酸化物半導体層２０４として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層２０４として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体を酸化物半導体層２０４として用いてもよい。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いてもよい。
【0082】
透明導電層２１２、画素電極２１６、及びコモン電極２１８として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。ブラックマトリクスＢＭに用いる遮光層２１９は黒色の樹脂又は金属材料で形成することができる。ブラックマトリクスＢＭはコモン電極２１８と接して形成される（図７参照）。透明導電膜で形成されるコモン電極２１８に対し、ブラックマトリクスＢＭを金属材料で形成することで、抵抗損失を低減するための補助電極としての機能を持たせることができる。ブラックマトリクスＢＭを形成する金属材料としては、アルミニウムに対して相対的に反射率が低い、クロム、モリブデン、チタンなどを単層で、又は積層して用いてもよい。
【0083】
表示装置１０を透明ディスプレイに適用する場合、液晶層２１０として、高分子分散型液晶を用いることが好ましい。高分子分散型液晶は、バルク及び微粒子を含む。微粒子は、バルク内で画素電極２１６とコモン電極２１８との電位差に応じて配向が変化する。画素ＰＩＸ毎に、画素電極２１６の電位が個別に制御されることで、画素ＰＩＸ毎に少なくとも透光及び分散のいずれかの度合いが制御される。液晶層（微粒子）の散乱度は、各画素電極２１６の電圧とコモン電極２１８の電圧に応じて制御される。例えば、液晶層は各画素ＰＩＸの電圧とコモン電極２１８との間の電圧が大きくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよいし、各画素電極２１６の電圧とコモン電極２１８との間の電圧が小さくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよい。
【0084】
液晶層２１０において、バルク及び微粒子の常光屈折率は互いに等しい。画素電極２１６とコモン電極２１８との間に電圧が印加されていない状態では、あらゆる方向においてバルク及び微粒子との間の屈折率差がゼロになる。液晶層２１０は、光源から射出された光を散乱しない非散乱状態となる。光源から射出された光は、アレイ基板１５０の第１主面及び対向基板１５２の第１主面で反射しながら、光源１０４（発光部）から遠ざかる方向に伝播する。液晶層２１０が光源から射出された光Ｌを散乱しない非散乱状態であると、アレイ基板１５０から対向基板１５２の背景が視認され、対向基板１５２からアレイ基板１５０の背景が視認される。
【0085】
電圧が印加された画素電極２１６とコモン電極２１８との間では、微粒子の光軸は、画素電極２１６とコモン電極２１８との間に発生する電界によって傾くことになる。バルクの光軸は、電界によって変化しないため、バルクの光軸と微粒子の光軸の向きは互いに異なる。電圧が印加された画素電極２１６がある画素ＰＩＸにおいて、光源から射出された光が散乱される。上述したように散乱された光源から射出された光の一部がアレイ基板１５０の第１主面又は対向基板１５２の第１主面から外部に放射された光は、観察者に観察される。
【0086】
電圧が印加されていない画素電極２１６がある画素ＰＩＸでは、アレイ基板１５０の第１主面から対向基板１５２の第１主面側の背景が視認され、対向基板１５２の第１主面２０Ａからアレイ基板１５０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１０は、映像信号が入力されると、画像が表示される画素ＰＩＸの画素電極２１６に電圧が印加され、映像信号に基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。
【0087】
以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。
【符号の説明】
【0088】
１０：表示装置、１０Ａ：第１主面、１２：表示領域、１４：周辺領域、１５Ａ：第１平面、１５Ｂ：第２平面、１５Ｃ：第１側面、１６：コモン配線、１８：コモン配線、２０Ａ：第１主面、２２：コモン配線領域、２４：フレキシブルプリント回路、２６：端子部、２８：ゲート駆動回路、３２：ゲート配線領域、３４：フレキシブルプリント回路、３６：端子部、３８：ソース駆動回路、４２：ソース配線領域、４６：ＥＳＤ用保護回路、４８：ゲート検査回路、５２：ソース検査回路、５４：検査ライン、５６：ＱＤパッド、５８：ＥＳＤ用保護回路、５９：ＥＳＤ用保護回路、１０１：アレイ基板、１０２：表示パネル、１０４：光源、１０９：データ信号線、１１０：発光制御回路、１１２：表示領域、１５０：アレイ基板、１５１Ａ：第１透明基板、１５１Ｂ：第２透明基板、１５２：対向基板、１５４：シール材、２０２：導電層、２０２－１～２０２－９：導電層、２０３：ゲート絶縁膜、２０４：酸化物半導体層、２０４－１～２０４－５：酸化物半導体層、２０５：絶縁膜、２０６：導電層、２０６－１～２０６－１１：導電層、２０７：平坦化膜、２０８：導電層、２０８－１～２０８－３：導電層、２０９：絶縁膜、２１０：液晶層、２１２：透明導電層、２１３－１～２１３－１２：コンタクトホール、２１４：導電層、２１５－１～２１５－７：コンタクトホール、２１６：画素電極、２１６－１～２１６－４：画素電極、２１７－１、２１７－２：コンタクトホール、２１７－３：開口、２１８：コモン電極、２１９：遮光層、２１９Ａ：遮光層、２２１：絶縁膜、２２３：開口、２２５：開口、２５０：領域、Ｃ：保持容量、ＣＬ：コモン配線、ＣＷ：容量配線、ＥＳＤ：コモン配線、ＧＬ：ゲート配線、ＰＩＸ：画素、ＳＬ：ソース配線、ＳＰ：スペーサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】