特開 2024-11185 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024011185

(43)【公開日】2024-01-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240118BHJP

   H01L 29/06 20060101ALI20240118BHJP

   H01L 29/78 20060101ALI20240118BHJP

   H01L 29/739 20060101ALI20240118BHJP

   H01L 21/336 20060101ALI20240118BHJP

【ＦＩ】

H01L29/78 652R

H01L29/78 652P

H01L29/78 653A

H01L29/78 655A

H01L29/78 658A

H01L29/78 658H

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022112998

(22)【出願日】2022-07-14

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】脇本 博樹

(57)【要約】

【課題】逆バイアス印加時の素子特性の劣化を防止することができる半導体装置を提供する。
【解決手段】第１導電型のドリフト層１と、ドリフト層１の上面側に設けられた絶縁ゲート型電極構造（７，８）と、ドリフト層１の上部に設けられた第２導電型のベース領域３と、ベース領域３の上部に設けられた第１導電型の第１主電極領域４と、ドリフト層１の下面側に設けられた第２導電型の第２主電極領域１２と、第２主電極領域１２の上面に接し、ドリフト層１の側面を囲むように環状に設けられ、上側の幅が下側の幅よりも広い第２導電型の分離拡散領域２とを備え、分離拡散領域２の第２主電極領域１２と接する部分の幅が、ドリフト層１の上面から第２主電極領域１２の下面までの厚さの１倍以上、２倍以下である。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた絶縁ゲート型電極構造と、
前記ドリフト層の上部に設けられた第２導電型のベース領域と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ドリフト層の下面側に設けられた第２導電型の第２主電極領域と、
前記第２主電極領域の上面に接し、前記ドリフト層の側面を囲むように環状に設けられ、上側の幅が下側の幅よりも広い第２導電型の分離拡散領域と、
を備え、
前記分離拡散領域の前記第２主電極領域と接する部分の幅が、前記ドリフト層の上面から前記第２主電極領域の下面までの厚さの１倍以上、２倍以下であることを特徴とする半導体装置。

【請求項2】

前記分離拡散領域の前記第２主電極領域と接する部分の幅が、逆バイアス印加時に前記分離拡散領域の前記第２主電極領域と接する部分において、前記分離拡散領域と前記ドリフト層とのｐｎ接合から前記分離拡散領域側に伸びる空乏層の幅以上であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記分離拡散領域の前記第２主電極領域と接する部分の幅をＷｐ、逆バイアス印加時に前記分離拡散領域の前記第２主電極領域と接する部分において、前記分離拡散領域と前記ドリフト層とのｐｎ接合から前記分離拡散領域側に伸びる空乏層の幅をＷｄとして、
Ｗｐ≧Ｗｄ＋５０［μｍ］
を満たすことを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記分離拡散領域の前記第２主電極領域と接する部分において、前記分離拡散領域の外周面の不純物濃度が、前記ドリフト層の不純物濃度の２倍以上に設定されていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項5】

前記分離拡散領域の上側の不純物濃度が、前記分離拡散領域の下側の不純物濃度よりも高いことを特徴とする請求項１又は２に記載の半導体装置。

【請求項6】

前記空乏層の端部が、前記分離拡散領域を形成するためのイオン注入時のマスクの開口部の端部の位置よりも外側にあることを特徴とする請求項２又は３に記載の半導体装置。

【請求項7】

前記ドリフト層に電子線が照射されていることを特徴とする請求項１又は２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

逆阻止絶縁ゲート型バイポーラトランジスタ（ＲＢ－ＩＧＢＴ）では、ウェハプロセス完了後にダイシング工程によりチップ状態となった際に、チップ側面にｎ^－型領域が露出しないよう、ウェハプロセス初期にダイシングラインにｐ型不純物をイオン注入し、高温長時間の拡散を行い、ｐ型の分離拡散領域（分離層）を形成する。そして、基板の表面側にＭＯＳ構造及び耐圧構造を形成し、耐圧を保持するために必要な厚さまで基板を裏面側から研削する。基板の裏面側にコレクタ領域を形成し、コレクタ領域の裏面にコレクタ電極を形成して、ウェハプロセスが完了する。その後、ダイシング工程において、分離拡散領域の内側をダイヤモンドカッター等で切断し、チップ状態にする。チップ側面には分離拡散領域が露出する。

【0003】

特許文献１は、ＲＢ－ＩＧＢＴにおいて、ウェハ側面のクラック対策のため、ｐ型分離層が裏面側のｐ型コレクタ層に接続する部分における、基板面に平行方向の幅を６０～３００μｍとする構成を開示する。特許文献２は、ＲＢ－ＩＧＢＴにおいて、ｐ型分離層の表面近傍の不純物濃度が１×１０^１７～５×１０^１８／ｃｍ^３であり、裏面近傍の不純物濃度が２×１０^１４～２×１０^１５／ｃｍ^３であることを開示する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－０１２６５２号公報

【特許文献2】特許第６４６７８８２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来のＲＢ－ＩＧＢＴにおいて、ｐ型の分離拡散領域は、基板の表面側にｐ型不純物をイオン注入し、熱拡散によって形成するために、基板の裏面側のコレクタ層に近い領域ではｐ型不純物濃度が低くなる。逆バイアスの印加時には、コレクタ領域及び分離拡散領域とｎ^－型領域とのｐｎ接合から、ｎ^－型領域側だけでなく、コレクタ領域及び分離拡散領域側にも空乏層が進展する。コレクタ領域のｐ型不純物濃度は通常十分高いため、空乏層はコレクタ領域の裏面までは到達（リーチスルー）しない。

【0006】

一方、分離拡散領域の下側のコレクタ領域近傍ではｐ型不純物濃度が低くなるため、分離拡散領域の下側のコレクタ領域近傍の空乏層幅は、分離拡散領域の上側のエミッタ領域近傍の空乏層幅よりも広くなる。このため、分離拡散領域の下側のコレクタ領域近傍において、空乏層が分離拡散領域の露出した外周面まで到達（リーチスルー）し、素子特性の劣化が生じる場合がある。

【0007】

本発明は、逆バイアス印加時の素子特性の劣化を防止することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明の一態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層の上面側に設けられた絶縁ゲート型電極構造と、（ｃ）ドリフト層の上部に設けられた第２導電型のベース領域と、（ｄ）ベース領域の上部に設けられた第１導電型の第１主電極領域と、（ｅ）ドリフト層の下面側に設けられた第２導電型の第２主電極領域と、（ｆ）第２主電極領域の上面に接し、ドリフト層の側面を囲むように環状に設けられ、上側の幅が下側の幅よりも広い第２導電型の分離拡散領域とを備え、分離拡散領域の第２主電極領域と接する部分の幅が、ドリフト層の上面から第２主電極領域の下面までの厚さの１倍以上、２倍以下である半導体装置であることを要旨とする。

【発明の効果】

【0009】

本発明によれば、逆バイアス印加時の素子特性の劣化を防止することができる半導体装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】実施形態に係る半導体装置の一例を示す平面図である。

【図2】図１の領域Ａを拡大した断面図である。

【図3A】分離拡散領域の不純物濃度のプロファイルを示すグラフである。

【図3B】分離拡散領域の不純物濃度のプロファイルを示す他のグラフである。

【図4】分離拡散領域の不純物濃度と空乏層幅の相関を示すグラフである。

【図5】実施形態に係る半導体装置の製造方法の一例を説明するための断面図である。

【図6】実施形態に係る半導体装置の製造方法の一例を説明するための図５に引き続く断面図である。

【図7】実施形態に係る半導体装置の製造方法の一例を説明するための図６に引き続く断面図である。

【図8】実施形態に係る半導体装置の製造方法の一例を説明するための図７に引き続く断面図である。

【図9】実施形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く断面図である。

【図10】実施形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く断面図である。

【図11】実施形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く断面図である。

【図12】実施形態に係る半導体装置の製造方法の一例を説明するための図１１に引き続く断面図である。

【発明を実施するための形態】

【0011】

以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0012】

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0013】

また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

【0014】

（実施形態）
＜半導体装置の構造＞
実施形態に係る半導体装置であるＲＢ－ＩＧＢＴは、図１に示すように、第１導電型（ｎ型）の半導体基板１００を備える。半導体基板１００は、例えば単結晶シリコン（Ｓｉ）基板で構成されている。半導体基板１００の厚さＤは、例えば、７００Ｖ耐圧の素子では１１０μｍ以上、１２０μｍ以下程度であり、１２００Ｖ耐圧の素子では１８０μｍ以上、１９０μｍ以下程度である。半導体基板１００の一部は、ｎ型のドリフト層１を構成する。

【0015】

実施形態に係る半導体装置は、活性領域１０１と、活性領域１０１の周囲を囲むように環状に設けられた耐圧構造部１０２を備える。図１の右側に示す、半導体基板１００の中央に位置する活性領域１０１において、ドリフト層１の上部には、ドリフト層１に接して、第２導電型（ｐ型）のベース領域３が設けられている。ベース領域３の上部には、ベース領域３に接して、ｎ^＋型の第１主電極領域（エミッタ領域）４が設けられている。

【0016】

半導体基板１００の上面から深さ方向に複数のトレンチ６が互いに離間して設けられている。トレンチ６は、エミッタ領域４及びベース領域３を貫通してドリフト層１に達する。トレンチ６の側面（側壁）には、エミッタ領域４及びベース領域３の側面が接している。トレンチ６の並列方向において、隣り合うトレンチ６の間には、半導体基板１００の上部で構成されるメサ部が設けられている。メサ部には、ドリフト層１の上部、ベース領域３及びエミッタ領域４が設けられている。

【0017】

トレンチ６の底面及び側面を覆うようにゲート絶縁膜７が設けられている。ゲート絶縁膜７としては、例えば二酸化珪素膜（ＳｉＯ_２膜）、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。

【0018】

トレンチ６の内側には、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。ゲート電極８の材料としては、例えば燐（Ｐ）やボロン（Ｂ）等の不純物を高不純物濃度に添加したポリシリコン膜（ドープドポリシリコン膜）が使用可能である。ゲート絶縁膜７及びゲート電極８により絶縁ゲート型電極構造（ＭＯＳゲート構造）（７，８）が構成される。

【0019】

半導体基板１００の上面には層間絶縁膜９が設けられている。層間絶縁膜９は、例えば、「ＮＳＧ」と称される燐（Ｐ）やボロン（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ_２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ボロンを添加したシリコン酸化膜（ＢＳＧ膜）、ボロン及び燐を添加したシリコン酸化膜（ＢＰＳＧ膜）、シリコン窒化物膜（Ｓｉ_３Ｎ_４膜）、高温酸化膜（ＨＴＯ）等の単層膜や、これらの積層膜で構成されている。

【0020】

層間絶縁膜９上には、エミッタ電極１０が設けられている。エミッタ電極１０は、層間絶縁膜９を貫通するコンタクトホールに設けられたコンタクトプラグを介して、エミッタ領域４及びベース領域３に電気的に接続されている。エミッタ電極１０は、アルミニウム（Ａｌ）やＡｌ合金、銅（Ｃｕ）等の金属が使用可能である。Ａｌ合金としては、Ａｌ－シリコン（Ｓｉ）、Ａｌ－銅（Ｃｕ）－Ｓｉ、Ａｌ－Ｃｕ等が挙げられる。

【0021】

ドリフト層１の下面側には、ドリフト層１に接して、ｐ^＋型の第２主電極領域（コレクタ領域）１２が設けられている。コレクタ領域１２の厚さは、例えば０．２μｍ以上、１．０μｍ以下程度である。コレクタ領域１２の不純物濃度は、例えば２×１０^１６ｃｍ^－３以上、２×１０^１８ｃｍ^－３以下程度である。半導体基板１００の厚さＤは、ドリフト層１、ベース領域３及びエミッタ領域４の上面からコレクタ領域１２の下面までの厚さとして定義される。

【0022】

コレクタ領域１２の下面側には、コレクタ電極１３が設けられている。コレクタ電極１３は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。

【0023】

図１の左側に示す、半導体基板１００の外周部に位置する耐圧構造部１０２には、ｐ^＋型のフィールドリミッティングリング（ＦＬＲ）層５が環状に複数設けられている。ＦＬＲ層５には、層間絶縁膜９を貫通するコンタクトホールに設けられたコンタクトプラグを介して、フィールドプレート層１１が接続されている。

【0024】

耐圧構造部１０２の外周部には、ドリフト層１の周囲を囲むように、ｐ^＋型の分離拡散領域２が環状に設けられている。半導体基板１００の側面１００ａであるダイシング面には分離拡散領域２が露出している。分離拡散領域２は、半導体基板１００の上面からコレクタ領域１２の上面に亘って設けられている。分離拡散領域２の下面はコレクタ領域１２の上面に接している。

【0025】

分離拡散領域２は、半導体基板１００の上面側からのイオン注入及び熱処理により形成されている。分離拡散領域２の上側の幅は、分離拡散領域２の下側の幅よりも大きい。分離拡散領域２の不純物濃度は、上側にピーク濃度を有する。分離拡散領域２の下側の不純物濃度は、分離拡散領域２の上側の不純物濃度よりも低くなる。例えば、分離拡散領域２の上側の、半導体基板１００の上面近傍の不純物濃度は、例えば１×１０^１７ｃｍ^－３以上、５×１０^１８ｃｍ^－３以下程度である。分離拡散領域２の下側のコレクタ領域１２の近傍、即ちコレクタ領域１２の上面と接する部分の不純物濃度は、例えば２×１０^１６ｃｍ^－３以上、２×１０^１８ｃｍ^－３以下程度である。

【0026】

図１の分離拡散領域２の下側及びコレクタ領域１２を囲む破線の領域Ａの部分拡大図を図２に示す。図２では、逆バイアス印加時の分離拡散領域２とドリフト層１からなるｐｎ接合からの空乏層ｄ１，ｄ２の伸びを破線で模式的に示し、空乏層ｄ１，ｄ２が伸びる方向を矢印で模式的に示している。逆バイアス印加時には、ｐ^＋型の分離拡散領域２及びｐ^＋型のコレクタ領域１２とｎ型のドリフト層１とのｐｎ接合からドリフト層１側へ空乏層ｄ１が伸びる。

【0027】

また、分離拡散領域２及びコレクタ領域１２とドリフト層１とのｐｎ接合から分離拡散領域２及びコレクタ領域１２側へも空乏層ｄ２が伸びる。コレクタ領域１２は高不純物濃度であるため、コレクタ領域１２側への空乏層ｄ２の伸びは僅かである。一方、分離拡散領域２のコレクタ領域１２近傍では、分離拡散領域２の不純物濃度が低くなるため、空乏層ｄ２が伸びやすくなる。空乏層ｄ２が半導体基板１００の側面１００ａに到達（リーチスルー）すると、漏れ電流が発生し、耐圧が劣化する。

【0028】

そこで、実施形態に係る半導体装置では、図２に示す分離拡散領域２のコレクタ領域１２近傍、即ち分離拡散領域２のコレクタ領域１２の上面と接する部分の幅Ｗｐが、図１に示す半導体基板１００の厚さＤに対して１倍以上（Ｗｐ／Ｄ≧１）に設定されている。分離拡散領域２の幅Ｗｐを半導体基板１００の厚さＤに対して１倍以上に設定することにより、分離拡散領域２の幅Ｗｐを広く確保することができ、空乏層ｄ２が半導体基板１００の側面１００ａに到達することを抑制することができる。

【0029】

更に、分離拡散領域２の幅Ｗｐが、半導体基板１００の厚さＤに対して１．２倍以上（Ｗｐ／Ｄ≧１．２）に設定されていることが好ましい。分離拡散領域２の幅Ｗｐを半導体基板１００の厚さＤに対して１．２倍以上に設定することにより、空乏層ｄ２が半導体基板１００の側面１００ａに到達することをより確実に抑制することができる。

【0030】

また、分離拡散領域２の幅Ｗｐが、半導体基板１００の厚さＤに対して２倍以下（Ｗｐ／Ｄ≦２）に設定されている。分離拡散領域２の幅Ｗｐを半導体基板１００の厚さＤに対して２倍以下に設定することにより、素子の性能に寄与しない無効領域である耐圧構造部１０２の面積を縮小し、素子の性能に寄与する活性領域１０１の面積を確保することができ、チップサイズの増大を抑制することができる。

【0031】

更に、分離拡散領域２の幅Ｗｐが、半導体基板１００の厚さＤに対して１．８倍以下（Ｗｐ／Ｄ≦１．８）に設定されていることが好ましい。分離拡散領域２の幅Ｗｐを半導体基板１００の厚さＤに対して１．８倍以下に設定することにより、耐圧構造部１０２の面積を更に縮小し、活性領域１０１の面積を更に確保することができ、チップサイズの増大をより抑制することができる。

【0032】

また、分離拡散領域２の幅Ｗｐが、３００μｍ以下程度に設定されていることが好ましい。分離拡散領域２の幅Ｗｐを３００μｍ以下程度に設定することにより、耐圧構造部１０２の面積を縮小し、活性領域１０１の面積を確保することができ、チップサイズの増大を抑制することができる。

【0033】

例えば、７００Ｖ耐圧の素子では、半導体基板１００の厚さＤが１１０μｍ以上、１２０μｍ以下程度であり、分離拡散領域２の幅Ｗｐが１１０μｍ以上、２４０μｍ以下程度である。１２００Ｖ耐圧の素子では、半導体基板１００の厚さＤが１８０μｍ以上、１９０μｍ以下程度であり、分離拡散領域２の幅Ｗｐが１８０μｍ以上、３８０μｍ以下程度であり、より好ましくは１８０μｍ以上、３００μｍ以下程度である。

【0034】

図３Ａの実線は、実施形態に係る半導体装置の製造工程においてｎ型の半導体基板１００に分離拡散領域２を形成した後、且つ半導体基板１００の裏面研削を行う前の、分離拡散領域２及び半導体基板１００の不純物濃度のプロファイルを示す。図３Ａの縦軸は、分離拡散領域２及び半導体基板１００の不純物濃度を示す。図３Ａの横軸は、図１に示した位置Ｐ１，Ｐ２を通過する仮想的な直線Ｌ１の位置における半導体基板１００の上面（エミッタ領域４の表面）からの距離を示す。

【0035】

図３Ａの実線上の位置Ｐ１，Ｐ２は、図１に示した位置Ｐ１，Ｐ２に対応する。図１に示した位置Ｐ１は、半導体基板１００の表面において、分離拡散領域２を形成するためのイオン注入時のマスクの開口部の端部の位置に対応する。位置Ｐ２は、コレクタ領域１２とドリフト層１とのｐｎ接合界面の深さにおいて、位置Ｐ１から垂直に降ろした位置である。図２に示すように、空乏層ｄ２の端部は、位置Ｐ２よりも外側にある。即ち、空乏層ｄ２の端部は、分離拡散領域２を形成するためのイオン注入時のマスクの開口部の端部よりも外側にある。

【0036】

図３Ａの実線で示すように、分離拡散領域２のｐ型不純物濃度は半導体基板１００の上面側にピーク濃度を有し、深さが深くなるにつれて分離拡散領域２のｐ型不純物濃度が低くなっている。一方、半導体基板１００のｎ型不純物濃度は、一定の不純物濃度Ｎｄである。半導体基板１００の一部がドリフト層１を構成するため、ドリフト層１の不純物濃度は不純物濃度Ｎｄとなる。

【0037】

図３Ｂの一点鎖線は、実施形態に係る半導体装置において、分離拡散領域２のコレクタ領域１２近傍のｐ型不純物濃度のプロファイルを示す。図３Ｂの縦軸は、分離拡散領域２及び半導体基板１００の不純物濃度を示す。図３Ｂの横軸は、分離拡散領域２のコレクタ領域１２近傍、およびドリフト層１のコレクタ領域１２近傍の深さにおいて、半導体装置の側面から内側へ向かう方向の位置を示す。図３Ｂの一点鎖線上の位置Ｐ２，Ｐ３，Ｐ４は、図１に示した位置Ｐ２，Ｐ３，Ｐ４に対応する。図１に示した位置Ｐ４は、半導体基板１００の側面１００ａであるダイシング面に露出した位置である。位置Ｐ３は、分離拡散領域２の内周面のドリフト層１と接する位置である。

【0038】

図３Ｂの一点鎖線で示すように、分離拡散領域２の不純物濃度は、半導体基板１００の側面１００ａであるダイシング面に露出した位置Ｐ４から、分離拡散領域２を形成するためのイオン注入時のマスクの開口部の端部の位置Ｐ１から垂直に降ろした位置Ｐ２までの範囲で一定の不純物濃度Ｎａとなる。分離拡散領域２の不純物濃度Ｎａは、半導体基板１００の側面１００ａであるダイシング面に露出した位置Ｐ４の不純物濃度として定義できる。

【0039】

実施形態に係る半導体装置において、図２に示す分離拡散領域２の幅Ｗｐが、空乏層ｄ２の幅Ｗｄ以上に設定されることが好ましい。空乏層ｄ２の幅Ｗｄは、逆バイアス印加時に、分離拡散領域２のコレクタ領域１２に接する部分において、分離拡散領域２とドリフト層１のｐｎ接合から分離拡散領域２側に伸びる空乏層幅である。分離拡散領域２の幅Ｗｐを空乏層ｄ２の幅Ｗｄ以上に設定することにより、逆バイアス印加時に空乏層ｄ２が半導体基板１００の側面１００ａに到達することを抑制することができる。

【0040】

分離拡散領域２の不純物濃度Ｎａ、逆バイアス印加時の逆電圧Ｖ_Ｒ、及び空乏層ｄ２の幅Ｗｄに関して、一般的に下記式（１）が成り立つ。

【0041】

Ｗｄ＝（２ε_ｓＶ_Ｒ／ｑＮａ）^１／２ …（１）

【0042】

ここで、ε_ｓは半導体の誘電率であり、ｑは電子の素電荷量である。逆電圧Ｖ_Ｒは、例えば逆バイアス印加時の定格逆電圧又は最大逆電圧であり、耐圧クラス等に依存して適宜設定可能である。空乏層ｄ２の幅Ｗｄは、耐圧クラスや分離拡散領域２の不純物濃度等に依存して適宜設定可能である。

【0043】

また、実施形態に係る半導体装置において、分離拡散領域２の幅Ｗｐが、空乏層ｄ２の幅Ｗｄと５０μｍの合計値以上に設定されることが好ましい。即ち、分離拡散領域２の幅Ｗｐを、下記式（２）を満たすように設定することが好ましい。

【0044】

Ｗｐ≧Ｗｄ＋５０μｍ …（２）

【0045】

実施形態に係る半導体装置の製造工程におけるダイシング工程や、ダイシング工程後の搬送中の振動等の衝撃により、半導体基板１００の側面１００ａであるダイシング面においてクラックや割れが発生する場合がある。半導体基板１００の側面１００ａであるダイシング面におけるクラックや割れは、最大５０μｍ程度である。このため、式（２）を満たすように分離拡散領域２の幅Ｗｐを設定することにより、半導体基板１００の側面１００ａであるダイシング面におけるクラックや割れが発生した場合でも、空乏層ｄ２が分離拡散領域２のクラックや割れが発生した領域まで到達することを抑制することができる。よって、逆電圧の印加時の素子特性の劣化をより確実に抑制することができ、高い信頼性を有する素子を実現することができる。

【0046】

また、実施の形態に係る半導体装置において、分離拡散領域２のｐ型の不純物濃度Ｎａを、ドリフト層１のｎ型の不純物濃度Ｎｄに対して２倍以上に設定することが好ましい。分離拡散領域２の不純物濃度Ｎａを、ドリフト層１の不純物濃度Ｎｄに対して２倍以上に設定することにより、空乏層ｄ２の幅Ｗｄを狭くすることができ、素子の性能に寄与しない無効領域である分離拡散領域２の幅Ｗｐを狭くすることができる。

【0047】

また、分離拡散領域２のｐ型の不純物濃度Ｎａを、ドリフト層１のｎ型の不純物濃度Ｎｄに対して１０倍以下に設定することが好ましい。分離拡散領域２の不純物濃度Ｎａを、ドリフト層１の不純物濃度Ｎｄに対して１０倍以下に設定することにより、分離拡散領域２を形成するときのイオン注入及び熱処理工程の時間及び負担を抑制することができる。

【0048】

図４は、逆バイアス印加時の逆電圧Ｖ_Ｒ＝１２００Ｖの場合の分離拡散領域２の不純物濃度Ｎａと空乏層ｄ２の幅Ｗｄの相関を示す。図４に示すように、不純物濃度Ｎａが高いほど空乏層ｄ２の幅Ｗｄは狭くなる。例えば、不純物濃度Ｎａ＝１×１０^１４ｃｍ^－２の場合、空乏層ｄ２の幅Ｗｄ＝１２５μｍであり、式（２）を満たすためには分離拡散領域２の幅Ｗｐ＝１２５μｍ＋５０μｍ＝１７５μｍが必要である。これに対して、不純物濃度Ｎａを２倍（Ｎａ＝２×１０^１４ｃｍ^－２）とすることにより、式（２）を満たすためには分離拡散領域２の幅Ｗｐ＝９０μｍ＋５０μｍ＝１４０μｍとなり、分離拡散領域２の幅Ｗｐを狭くすることができる。

【0049】

実施形態に係る半導体装置によれば、逆バイアス印加時に、分離拡散領域２のコレクタ領域１２近傍の不純物濃度が低くなる部分において空乏層ｄ２が伸びやすくなる点に着目して分離拡散領域２の幅Ｗｐを設定する。これにより、空乏層ｄ２の伸びに対して十分な分離拡散領域２の幅Ｗｐを確保することができる。よって、素子特性の劣化を防止することができ、高い信頼性を有する素子を実現することができる。

【0050】

＜半導体装置の製造方法＞
次に、実施形態に係る半導体装置の一例を説明する。なお、以下に述べる半導体装置は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

【0051】

まず、図５に示すように、単結晶シリコン（Ｓｉ）ウェハであるｎ型の半導体基板１００を用意する。次に、熱酸化法又は化学気相成長（ＣＶＤ）法等により酸化膜等の絶縁膜２１を堆積し、フォトリソグラフィ技術により絶縁膜２１に開口部２１ａを形成する。絶縁膜２１をマスクとして用いて、ボロン（Ｂ）等のｐ型不純物をイオン注入し、イオン注入層２ａを形成する。絶縁膜２１の開口部２１ａの幅Ｗ１は、例えば２００μｍ以上、２５０μｍ以下程度である。図５では、後述するダイシング工程のための削りしろ２２を一点鎖線で模式的に示している。削りしろ２２の幅Ｗ２は、例えば５０μｍ以上、７０μｍ以下程度である。

【0052】

次に、高温長時間の熱処理（ドライブ拡散熱処理）により、イオン注入層２ａのｐ型不純物を活性化させ、拡散させる。この結果、図６に示すように、半導体基板１００の深い位置まで分離拡散領域２が形成される。図６では、後述する裏面研削により半導体基板１００が下面側から研削された後の半導体基板１００の下面の位置を破線Ｌ２で模式的に示している。また、絶縁膜２１の開口部２１ａの端部位置が位置Ｐ１であり、位置Ｐ１から垂直に降ろした破線Ｌ２近傍の位置が位置Ｐ２となる。その後、絶縁膜２１を除去する。

【0053】

次に、フォトリソグラフィ技術及びドライエッチング等により、半導体基板１００の上面側からドリフト層１の一部を選択的に除去し、半導体基板１００の上部に複数のトレンチ６を形成する（図１参照）。

【0054】

次に、熱酸化法又はＣＶＤ法等により、トレンチ６の底面及び側面にゲート絶縁膜７を形成する（図１参照）。次に、ＣＶＤ法等により、ゲート絶縁膜７を介してトレンチ６の内側を埋め込むように、燐（Ｐ）やボロン（Ｂ）等の不純物を高濃度で添加したポリシリコン膜（ドープドポリシリコン膜）を堆積する。その後、フォトリソグラフィ技術及びドライエッチング等により、半導体基板１００上のポリシリコン膜及びゲート絶縁膜７を選択的に除去する。この結果、トレンチ６の内側にゲート絶縁膜７及びポリシリコン膜のゲート電極８からなる絶縁ゲート型電極構造（７，８）が形成される（図１参照）。

【0055】

次に、フォトリソグラフィ工程及びイオン注入工程を繰り返し実施することにより、半導体基板１００の上面側からｐ型不純物及びｎ型不純物を順次イオン注入する。次に、熱処理により、半導体基板１００に注入されたｐ型不純物及びｎ型不純物を活性化させる。この結果、図７に示すように、活性領域において、半導体基板１００の上部にｐ型のベース領域３及びｎ^＋型のエミッタ領域４が形成される。また、耐圧構造部において、ｐ^＋型のＦＬＲ層５が形成される。

【0056】

次に、ＣＶＤ法等により、半導体基板１００の上面に層間絶縁膜９を成膜する（図１参照）。次に、フォトリソグラフィ技術及ドライエッチング等により、層間絶縁膜９にコンタクトホールを開口する。次に、スパッタリング法又は蒸着法、及びドライエッチング等により、図８に示すように、層間絶縁膜９の上面にエミッタ電極１０を形成する。

【0057】

次に、半導体基板１００の上面側又は下面側から電子線を照射することにより、ドリフト層１の内部にライフタイムキラーを導入する。或いは、半導体基板１００の上面側又は下面側からヘリウム（Ｈｅ）又はプロトン（Ｈ）等の軽元素を半導体基板１００の上面側又は下面側から照射することにより、ドリフト層１の内部にライフタイム制御領域を形成してもよい。その後、熱処理（アニール）を行うことにより、所望のライフタイムとする。なお、ライフタイムを制御するための電子線又は軽元素の照射は必ずしも実施しなくてもよい。

【0058】

次に、化学機械研磨（ＣＭＰ）等により、図９に示すように、半導体基板１００を下面側から研削し、半導体基板１００を製品厚さＤに調整する。この結果、分離拡散領域２の下面が露出する。

【0059】

次に、半導体基板１００の下面の全面に亘ってボロン（Ｂ）等のｐ型不純物をイオン注入する。その後、レーザ照射等の熱処理により、半導体基板１００に注入された不純物イオンを活性化させる。この結果、図１０に示すように、半導体基板１００の下面側にｐ^＋型のコレクタ領域１２が形成され、コレクタ領域１２が分離拡散領域２に接続される。

【0060】

次に、スパッタリング法又は蒸着法等により、図１１に示すように、半導体基板１００の下面の全面に金（Ａｕ）等からなるコレクタ電極１３を形成する。

【0061】

次に、ダイシングブレードを高速回転させて、図１２に示すように、分離拡散領域２の中央部を切断（ダイシング）して、ウェハからチップを切り出す。チップの側面には分離拡散領域２が露出する。このようにして、図１に示した実施形態に係る半導体装置が完成する。

【0062】

（その他の実施形態）
上記のように実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0063】

例えば、実施形態に係る半導体装置において、トレンチ６の内側にゲート絶縁膜７を介してゲート電極８が埋め込まれた絶縁ゲート型電極構造（ＭＯＳゲート構造）（７，８）を有するトレンチゲート型のＩＧＢＴを例示したが、半導体基板１００の上面にゲート絶縁膜を介してゲート電極が設けられた絶縁ゲート型電極構造（ＭＯＳゲート構造）を有するプレーナ型のＩＧＢＴを有していてもよい。

【0064】

また、実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0065】

１…ドリフト層
２…分離拡散領域
２ａ…イオン注入層
３…ベース領域
４…エミッタ領域
５…ＦＬＲ層
６…トレンチ
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１０…エミッタ電極
１１…フィールドプレート層
１２…コレクタ領域
１３…コレクタ電極
２１…絶縁膜
２１ａ…開口部
２２…削りしろ
１００…半導体基板
１０１…活性領域
１０２…耐圧構造部
ｄ１，ｄ２…空乏層
Ｐ１，Ｐ２，Ｐ３，Ｐ４…位置
Ｗｄ…空乏層幅
Ｗｐ…分離拡散領域幅

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】